CN101000880A

CN101000880A - 用于3d集成的堆叠晶片

Info

Publication number: CN101000880A
Application number: CNA2006101018991A
Authority: CN
Inventors: 洪湘基; C·拉马萨米; S·古他
Original assignee: TESERON SEMICONDUCTOR (SINGAPORE) Pty Ltd
Current assignee: TESERON SEMICONDUCTOR (SINGAPORE) Pty Ltd
Priority date: 2006-01-13
Filing date: 2006-07-14
Publication date: 2007-07-18
Anticipated expiration: 2026-07-14
Also published as: TWI441308B; CN101000880B; SG134187A1

Abstract

本发明公开了一种用于形成堆叠晶片器件的方法，包括步骤：提供第一晶片；在第一晶片的第一表面中形成多个铜焊盘；在第一晶片中形成与第一晶片的铜焊盘隔离的至少一个嵌入垂直连接器；提供第二晶片；在第二晶片的第一表面中形成多个铜焊盘，铜焊盘的布置与第一晶片的铜焊盘的位置重合；在第二晶片中形成与第二晶片的铜焊盘隔离的至少一个嵌入垂直连接器；使得晶片的第一表面接触，以便于接触铜焊盘；以预定的压力和预定的温度向晶片施加力，直到铜焊盘键合，并由此从键合的第一和第二晶片形成堆叠晶片器件。

Description

用于3D集成的堆叠晶片

技术领域

本发明涉及用于将多个晶片平台(platforms)集成为单规模封装(single scaled package)的堆叠晶片。尤其是，本发明涉及一种用于制造所述封装的方法，以便于将多个部件组合在单个集成结构中。

背景技术

多年以来半导体行业一直在寻求晶片级集成的可行方案，因为它允许使用大量非常短的垂直互连来分配和重新组合单片衬底上的IC设计。由于更小的芯片尺寸和相应更短的RC延迟，所以由此制造的IC提供更高的密度和速度。可以使用完全最优的工艺在不同晶片上制造不兼容的工艺，例如模拟和数字(不折衷功能)，然后重新组合以产生3维(3D)IC。从而，可以获得用于超高性能的晶片级异质衬底集成(例如，Si和SiGe分别用于数字和RF部件)。

3D集成包括特定部件的集成，例如存储器、传感器等。在各自衬底上制造所述部件，然后键合(bonded)以形成包括几个器件的单封装。为了将封装维持在本领域发展水平应用中可以使用的尺寸，必须使其上放置有各自器件的晶片变薄，使得3D集成封装的总尺寸与当前使用的单器件的尺寸相当。

除了在单封装中包含多器件的尺寸优点之外，3D集成还提供了不兼容技术的组合，同时改善封装器件的速度性能和功能性。因此，没有3D集成，多器件可以被需要附加布线的更大距离分隔开，或者更进一步地，对于完全不兼容的技术，所述器件可以依赖于进一步减弱组合系统性能的外部布线。

3D集成封装或者系统级封装(system-in-a-package，SIP)可以降低或者消除与非集成器件相关的外部布线，导致制造成本的降低，同时改善性能，并由此保持新终端产品应用的需求最新。

因此，在芯片级组合多个器件的任何尝试都需要外部布线并由此严重地影响了器件的性能。可替换地，已经在晶体管级尝试产生3D集成，由此，多个器件通过晶体管连接，同时仍然在相同的堆叠中。当就尺寸而言比在芯片级获得更好结果时，在晶体管级的集成对集成器件的速度具有限制的影响。在任何情况下，这种堆叠器件的制造涉及相当大级别的制造成本，因为为了获得所需的结果，器件之间的连接性需要更复杂的连接。

发明内容

因此，本发明的目的是提供一种形成集成封装的方法，而不具有现有技术的问题。

在第一方面中，本发明提供了一种形成堆叠晶片器件的方法，包括步骤：提供第一晶片；在第一晶片的第一表面中形成多个铜焊盘(copper pads)；在第一晶片中形成与第一晶片的铜焊盘隔离的至少一个嵌入垂直连接器(embedded vertical connector)；提供第二晶片；在第二晶片的第一表面中形成多个铜焊盘，铜焊盘的布置与第一晶片的铜焊盘的位置重合；在第二晶片中形成与第二晶片的铜焊盘隔离的至少一个嵌入垂直连接器；使得晶片的第一表面接触，以便于接触铜焊盘；以预定的压力和预定的温度向晶片施加力，直到铜焊盘键合，并由此从键合的第一和第二晶片形成堆叠晶片器件。

由此，使得晶片在焊盘处接触，并经受一段特定时间的热和压力，以获得焊盘的热扩散和由此的晶片。

集成是技术发展的关键方面。当单片集成已经有相当的发展时，会到达一个时刻，由于对必须用于单器件中的大范围不同材料系统的需求，所以限制了进一步发展。本发明提供了多片(polylithic)集成，允许每种材料完成其最适合的任务。通过获得真正的多片集成，根据本发明制造的器件由于较高速度、密度、可靠性和功耗而提供了增强的性能。

与其它制造方法相比较，例如多芯片模块(Multi-Chip-Module，MCM)、多芯片封装(Multi-Chip-Package，MCP)或者系统级封装(SIP)，其中层之间的互连可能限制到几百或者几千的芯片间连接，根据本发明形成的器件能够高出几个数量级(百万的量级)。

另外，ULSI设计可以分裂成更小的部分并重新组合以产生更高的产量。通过更高的集成而具有更短的连接，可以降低RC延迟，导致更低功耗和更高速度。

在优选实施例中，可通过阻挡层分隔嵌入垂直连接器和衬底。

在优选实施例中，阻挡层可以包括金属阻挡层，该金属阻挡层包括下面的任何一种或者其组合：Ti、TiN、Ti_xSi_yN_z、Ta、TaN、Ta_xSi_yN_z，W、WN和WN₂。在另一实施例中，阻挡层可以包括氧化物层。在又一实施例中，阻挡层可以包括氮化物层。

在优选实施例中，可在与虚设(dummy)铜焊盘相同平面上放置多个铜焊盘，该多个铜焊盘可电连接两个连接晶片以及键合目的，而该虚设铜焊盘不电连接两个连接晶片且仅用于连接目的。

在优选实施例中，多个铜焊盘可由在相同平面上的两种以上形状的键合焊盘同时形成。

在优选实施例中，可利用氟基等离子体通过干法蚀刻工艺形成该至少一个嵌入垂直连接器。在更优选的实施例中，嵌入垂直连接器可从IMD(金属间介电层)延伸到Si衬底中。

在优选实施例中，嵌入在Si衬底中的嵌入垂直连接深度可在4-10μm深的范围中。另外，嵌入垂直连接器的直径尺寸可在0.2-10μm的范围。

在优选实施例中，可通过介电阻挡层的PECVD沉积隔离嵌入垂直连接器，所述层可包含非掺杂的SiO₂、四乙基正硅酸盐(tetraethyl-orthosilicate，TEOS)、SiON、磷硅酸盐玻璃(phosphosilicateglass，PSG)、氟硅酸盐玻璃(fluorosilicate glass，FSG)、SiOC、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)和SiN。

在优选实施例中，介电阻挡层的厚度可在0.05μm到0.3μm的范围中。

在优选实施例中，当铜、钨、铝和它们的合金用于权利要求1的嵌入垂直连接器时的垂直连接器。

在优选实施例中，可通过干法蚀刻工艺或者CMP工艺形成垂直连接器的金属化。

在优选实施例中，可同步形成光刻对准目标，例如步进对准目标。另外，可改变对准目标的尺寸，以具有与垂直连接器的直径相兼容的尺寸。

在优选实施例中，可同步形成比垂直连接器相对较大的Si蚀刻终止层。另外，Si蚀刻终止层的尺寸可在1μm到100μm的范围中。

在优选实施例中，可使用湿法(或者干法)蚀刻工艺，通过降低介电表面，而形成铜键合焊盘表面从介电表面的凸起。另外，可使用BOE(缓冲的氧化物蚀刻剂)用于这种处理。

在优选实施例中，可使用乙酸和氟化铵溶液湿法清洗铜表面。另外，可以使用1∶1∶1比例的乙酸∶氟化铵∶DI水溶液。另外，可使用1∶10∶40比例的过氧化氢∶乙二胺∶DI水溶液作为组合处理。

在更优选的实施例中，可使用稀释的乙二胺作为组合处理。另外，可使用BAT(苯三唑)作为组合处理。

在优选实施例中，可使用氟基等离子体以在晶片表面上面凸起铜焊盘。另外，在处理之后或者处理过程中，可使用氢等离子体或者氮等离子体清洗铜的表面。

在优选实施例中，可通过研磨、CMP和湿法/干法蚀刻工艺或者其组合而形成堆叠(键合)晶片的外表面的减薄。

在优选实施例中，在减薄过程中，可使用嵌入垂直连接器的底表面作为Si蚀刻终止层。

在优选实施例中，在减薄过程中可使用KOH基、TMAH基、EDP蚀刻溶液通过湿法蚀刻减薄Si。或者，可通过氟基等离子体干法蚀刻工艺减薄Si。在另一个替换实施例中，可通过CMP工艺减薄Si。

在优选实施例中，可使用激光或者白光源检测蚀刻终止层，其可能是在垂直连接通孔的底部处的介电层。

在优选实施例中，可使用抛光垫上的电阻测量方法，以检测蚀刻终止层，其可能是在垂直连接通孔的底部处的介电层。

在优选实施例中，可使用抛光垫上的温度测量方法，以检测蚀刻终止层，其可能是在垂直连接通孔的底部处的介电层。

在优选实施例中，在已经检测到垂直连接通孔的底部之后，可进一步蚀刻Si。另外，进一步蚀刻的Si的厚度可在0.2μm到2μm的范围。

在优选实施例中，可从大蚀刻终止层获得蚀刻终止层检测信号，该蚀刻终止层在垂直连接通孔形成过程中同时形成。

在优选实施例中，可通过介电CMP工艺平面化介电层。可替换地，可通过覆盖式光刻胶回蚀工艺(blanket photoresist etch-back process)平面化介电层。

附图说明

相对于描述本发明的可能配置的附图而进一步描述本发明将是方便的。本发明的其它配置是可能的，因此，不能将附图的特殊性理解为代替本发明的前面描述的普遍性。

图1a是根据本发明第一实施例的CMOS晶片的正视图；

图1b是根据本发明第二实施例的CMOS晶片的正视图；

图2是根据本发明实施例的嵌入垂直连接器的正视图；

图3a是图1a的CMOS晶片在平面化之后的正视图；

图3b是图3a的CMOS晶片在蚀刻露出垂直连接器之后的正视图；

图3c是根据本发明第三实施例用图3b的CMOS晶片堆叠的图1a的CMOS晶片的正视图；

图4是放置铜焊盘之后，用图3b的CMOS晶片堆叠的图1a的CMOS晶片的正视图；

图5是堆叠在图4的CMOS晶片上的图1a的另一CMOS晶片的正视图；

图6是堆叠在图5的CMOS晶片上的I/O焊盘的正视图。

具体实施方式

图1a和1b示出了都包括IC分层CMOS工艺晶片的本发明两个实施例。IC层15、20已经形成在介电层41、42中，并一起形成在硅衬底40、45上。晶片5、10的外表面具有嵌入在电介质的表面中的铜焊盘35、38。

图1a和1b的实施例之间的主要区别点是垂直连接器25、30的布置。在图1a的情况中，在第一IC层46(金属-1)形成之前，垂直连接器已经嵌入在晶片5中。图1b具有在集成电路层20布置之后，但是在铜焊盘38布置之前，嵌入在晶片10中的垂直连接器30。实际上，本发明不依赖于垂直连接器25、30形成的任何特定位置或者阶段，它们可以在任何IC金属层(例如图1的金属-1到金属-6)之前布置。

区别图1a和1b的实施例的本发明特征是垂直连接器25、30连接到铜焊盘35、38。在图1a中，连接是隐藏的，因为从垂直连接器25通过几个IC层15连接铜焊盘35。可以以任何常规的方式构成IC层15，这些集成电路元件的精确特性和结构对于本领域技术人员是公知的。在图1b中，连接是直接的，将垂直连接器30连接到铜焊盘38，是通过使用铜双镶嵌工艺同时形成这两个元件，或者是用两个步骤，制造连接器30，然后铜焊盘38。

图2示出了根据图1a实施例的垂直连接器25的具体图。

该实施例示出了嵌入在硅衬底40和介电层42(例如二氧化硅)中的垂直连接器25。应当注意的是，衬底40可以是几种不同的材料，这是本领域技术人员可以理解的，包括Si、SeGe或者GaAs。该工艺从将通孔蚀刻到介电层42和硅衬底40中开始。接下来在用金属55填充通孔之前，沉积氮化物层70，然后氧化物层65，然后金属阻挡层60。

氮化物层70具有双重功能，首先，充当扩散阻挡层以防止金属55从通孔扩散到周围衬底中。它还有第二功能是，在用于减薄堆叠晶片背面的湿法蚀刻过程中充当蚀刻终止层。氮化物层70的厚度可在0.05到0.1μm的范围中，并可以是SiN。

氧化物层65充当周围衬底和垂直连接器之间的电绝缘体，该氧化层可是二氧化硅层，可能在0.05到0.3微米的范围中。它还有第二功能是，在用于减薄堆叠晶片背面的干法蚀刻过程中充当蚀刻终止层。

金属扩散阻挡层60在氧化物层65之上，以进一步防止金属55扩散到晶片中。优选地，扩散阻挡层60的厚度在200到1000埃的范围内，并包括金属，例如Ti、TiN、Ti_xSi_yN_z、Ta、TaN、Ta_xSi_yN_z，W、WN和WN₂。它还有第二功能是，在用于减薄堆叠晶片背面的CMP过程中充当侵蚀终止层。优选地，对于Cu的阻挡层金属可以是Ta作为连接器导电材料，对于Al或者W导电材料Ti/TiN作为下层。

然后用金属55，例如钨、铝、铜或者其合金填充通孔，以完成垂直连接器25。通过这种垂直连接器25提供的好处包括非常短的晶片间互连，对于层到层(晶片到晶片的连接性)，短于15μm。重要的是，对于随后在晶片堆叠的减薄晶片的反面上的光刻过程，它将提供白光对准目标。垂直连接器的直径可在1到10μm的范围中，并进入衬底4-6μm深。

垂直连接器30的形成可具有与图1a的实施例以及实际上落在更宽发明内的其它实施例相类似的构建。也可使用传统的双镶嵌工艺将垂直连接器30构建为铜焊盘38的整体部分。

参考图3a到3c，通过组合两个晶片5、75以在界面85使多个铜焊盘90、95接触而形成堆叠晶片72。通过使焊盘周围的相邻氧化物区(0.03～0.1μm，使用湿法/干法蚀刻)凹进，确保在界面85铜焊盘90、95的接触。由于预清洗的铜焊盘90、95的露出，所以可获得铜焊盘的高程度热内扩散(inter-diffusion)，并必定在制造堆叠晶片72所需的限度内。然后准备铜焊盘用于键合，例如，清洗焊盘和周围表面凹进处理。优选地，通过用湿法或者干法蚀刻工艺使周围介电表面凹进，接着用湿法或者干法蚀刻技术清洗处理Cu焊盘表面，可获得铜键合焊盘表面的凸起。然而，BOE(氟化铵、氢氟酸和水的混合物)可同时清洗Cu键合焊盘表面并使周围介电表面凹进，假如周围介电表面是由SiO₂构成的。

当接触时，使晶片经受足够的压力和温度条件，以促使铜焊盘进入热扩散，并由此在铜焊盘90、95之间的界面85处键合晶片5、75。用于获得铜热扩散的条件可以是在无氧(氮、惰性气体或者真空)的环境中，在300到450℃范围内的温度下，在20到60psi范围内的压力下，停留5到50分钟的时间。

已经获得界面85处的键合后，可通过使需要在其上构建I/O焊盘的底晶片减薄，而制造两个晶片堆叠的器件。可通过粗和细研磨，接着CMP，然后使它经受湿法/干法蚀刻工艺，直到垂直连接器102的底表面100出现在减薄表面，而减薄底晶片的背表面。由此，通过键合晶片5、75以形成堆叠晶片72，由于因堆叠的顶晶片75而增强的坚固性，所以在处理过程中或者后面的处理中，可减薄单独的晶片5而没有所减薄晶片破裂的风险。如图3a和3b所示，使用干法或者湿法蚀刻工艺使露出的表面100凹进0.2～2μm，以保证在周围表面103上垂直连接器102的凸起。然后在表面100和103上沉积0.3～2μm厚的SiO₂层81。然后使用标准技术，也就是氧化物CMP或者可选的氧化物回蚀工艺来平面化层81，以保证垂直电连接器102的表面露出。溅射沉积由Ti/TiN和Al合金构成的I/O焊盘金属层140。使用露出表面100(连接器102的底部)上可见的对准目标，可使I/O焊盘金属掩模以高精度对准。最后使用常规方法通过蚀刻工艺限定I/O焊盘金属。

为了形成更复杂的堆叠晶片(3个以及更多)，如图4所示，在两晶片堆叠的顶晶片的背面进行减薄工艺。已经达到了垂直连接器102的上表面100后，如上所述将Si进一步凹进。0.3～2μm的SiO₂层沉积在凹进的Si表面上，接着进行平面化工艺。然后可利用白光曝光工具来图案化新表面80，以使用常规单铜镶嵌工艺步骤最终制成铜焊盘105。在使相邻氧化物表面80凹进之后，两晶片堆叠就可与另一晶片组合。应当注意的是，铜焊盘可包括用于连接两个或者多个晶片器件的电连接焊盘以及与电连接焊盘在相同平面上的虚设焊盘。在该配置中，虚设焊盘促进了邻近晶片的键合强度。

图5示出了增加另一晶片115以形成更复杂的堆叠晶片110。如用上述的键合步骤，相应的焊盘阵列120、125被对准以形成界面130，因此，当在某温度下向那里施加压力一段特定的停留时间时，焊盘通过热扩散而键合。为了构建更复杂的堆叠晶片，可以持续该过程，直到已经形成所需的器件。

在减薄了底晶片5之后，接着进行如上面参考图3a所示形成I/O焊盘的处理工艺步骤，可产生图6中的I/O焊盘。对于I/O的背面处理和对于Cu的其它处理包括0.3-2μm厚的电介质，优选在400C下沉积的PECVD TEOS。在IC制造中，所有的I/O焊盘第一次形成在晶片的背面。对于IC制造，除去钝化掩模(因为电路埋藏在包含I/O焊盘的Si表面下面)。

本发明的其它特征可包括对准目标(对于白光和IR对准)，其使用嵌入垂直连接器(优选放置在划线之间)的背面，允许标准光刻机识别卖主推荐的和/或改变的基准。另外，减薄控制可包括在垂直连接器的侧壁上的复合材料，所具有的厚度范围对于SiN在0.05-0.1μm，对于SiO₂在0.05-0.3μm以及对于Ta或者Ti/TiN在0.025-0.1。

Claims

1、一种形成堆叠晶片器件的方法，包括步骤：

提供第一晶片；

在第一晶片的第一表面中形成多个铜焊盘；

在第一晶片中形成与第一晶片的铜焊盘隔离的至少一个嵌入垂直连接器；

提供第二晶片；

在第二晶片的第一表面中形成多个铜焊盘，铜焊盘的布置与第一晶片的铜焊盘的位置重合；

在第二晶片中形成与第二晶片的铜焊盘隔离的至少一个嵌入垂直连接器；

使得晶片的第一表面接触，以便于接触铜焊盘；

以预定的压力和预定的温度向晶片施加力，直到铜焊盘键合，并由此从键合的第一和第二晶片形成堆叠晶片器件。

2、根据权利要求1的方法，其中形成多个铜焊盘的步骤包括下述的任何一个：利用CMP工艺的单镶嵌工艺、利用CMP工艺的双镶嵌工艺、干法蚀刻工艺、湿法蚀刻工艺或者湿法和干法蚀刻工艺两者。

3、根据权利要求1或者2的方法，其中形成多个铜焊盘的步骤之前的步骤是放置阻挡层以隔离多个铜焊盘和晶片，所述层包括下述的任何一个或者其组合：Ti、TiN、Ti_xSi_yN_z、Ta、TaN、Ta_xSi_yN_z，W、WN和WN₂。

4、根据前述权利要求的任何一项的方法，其中提供所述晶片的步骤包括通过等离子体增强化学汽相沉积形成晶片。

5、根据权利要求4的方法，其中该晶片包括非掺杂的SiO₂、四乙基正硅酸盐(TEOS)、SiON、磷硅酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、SiOC、硼磷硅酸盐玻璃(BPSG)。

6、根据权利要求1的方法，其中提供所述晶片的步骤包括通过SOG(旋涂玻璃)方法形成该晶片。

7、根据权利要求6的方法，其中该晶片包括SOG、SiLK(旋涂低k电介质)。

8、根据前述权利要求的任何一项的方法，其中形成至少一个嵌入垂直连接器的步骤是利用氟基等离子体通过干法蚀刻工艺而获得的。

9、根据前述权利要求的任何一项的方法，其中嵌入垂直连接器从金属间介电层延伸到晶片衬底中。

10、根据权利要求9的方法，其中垂直连接器嵌入在晶片中的深度在4到10μm的范围。

11、根据权利要求1的方法，其中垂直连接器具有0.2-10μm的直径范围。

12、根据前述权利要求的任何一项的方法，还包括步骤：使用湿法和干法蚀刻工艺的任一种或者两种，通过降低介电表面，而露出铜焊盘，以便于从晶片表面凸起所述焊盘。

13、根据权利要求12的方法，其中露出的铜焊盘以0.2μm到2μm的范围从该表面凸起。

14、根据前述权利要求的任何一项的方法，其中至少一个嵌入垂直连接器的材料比相应晶片的材料对CMP有更大的抵抗力。

15、根据权利要求12或者13的方法，还包括步骤：使用常规CVD技术沉积介电层；以及使用CMP工艺处理介电层以提供平面的表面。

16、根据权利要求15的方法，其中介电层的厚度在1到2μm的范围。

17、根据权利要求15的方法，还包括步骤：在第一晶片的第二侧上形成I/O焊盘。

18、根据前述权利要求的任何一项的方法，还包括步骤：研磨堆叠晶片器件的外表面，然后实施CMP以露出第一和第二晶片的任一个或者两者的嵌入垂直连接器的至少一部分。

19、根据前述权利要求的任何一项的方法，还包括步骤：

提供第三晶片；

在第三晶片的第一表面中形成多个铜焊盘；

在第三晶片中形成与第三晶片的铜焊盘隔离的至少一个嵌入垂直连接器；

使得第三晶片的第一表面与堆叠晶片器件的外表面接触，以便于接触铜焊盘；

在预定的压力和在预定的温度下向第三晶片和堆叠晶片器件施加力，直到铜焊盘键合。

20、根据权利要求19的方法，其中使得第三晶片的第一表面与堆叠晶片的外表面接触包括步骤：

使用垂直连接器的可见背表面作为白光对准基准。

21、根据前述权利要求的任何一项的方法，还包括步骤：

使用垂直连接器的可见背表面作为白光对准基准，印制I/O金属层；以及

通过常规金属蚀刻工艺界定I/O焊盘以产生电有源的堆叠晶片器件。

22、根据前述权利要求的任何一项的方法，其中用于形成任何独立的嵌入垂直连接器的材料包括钛、钨、铝、铜的任何一种或者其合金。

23、根据权利要求22的方法，其中嵌入垂直连接器通过阻挡层与衬底隔离。

24、根据权利要求23的方法，其中阻挡层包括金属阻挡层，该金属阻挡层包括下述的任何一种或者其组合：Ti、TiN、Ti_xSi_yN_z、Ta、TaN、Ta_xSi_yN_z，W、WN和WN₂。

25、根据权利要求23的方法，其中阻挡层包括氧化物层。

26、根据权利要求23的方法，其中阻挡层包括氮化物层。

27、根据权利要求1的方法，其中至少一个晶片包括含有Si、SeGe或者GaAs的衬底。

28、根据权利要求1的方法，其中多个铜焊盘包括用于连接两个或者更多晶片器件的电连接焊盘，以及在与电连接焊盘相同平面上的虚设焊盘，所述虚设焊盘用于促进相邻晶片的键合强度。