CN100592506C - 非平面基板条以及使用于半导体封装方法 - Google Patents

非平面基板条以及使用于半导体封装方法 Download PDF

Info

Publication number
CN100592506C
CN100592506C CN 200710306124 CN200710306124A CN100592506C CN 100592506 C CN100592506 C CN 100592506C CN 200710306124 CN200710306124 CN 200710306124 CN 200710306124 A CN200710306124 A CN 200710306124A CN 100592506 C CN100592506 C CN 100592506C
Authority
CN
China
Prior art keywords
substrate strip
plane surface
thickness
wafer
base plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN 200710306124
Other languages
English (en)
Other versions
CN101471319A (zh
Inventor
范文正
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Priority to CN 200710306124 priority Critical patent/CN100592506C/zh
Publication of CN101471319A publication Critical patent/CN101471319A/zh
Application granted granted Critical
Publication of CN100592506C publication Critical patent/CN100592506C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Packaging Frangible Articles (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本发明是有关于一种非平面基板条，包括一基板核心层、一外防焊层以及一图案化厚膜防焊层。该外防焊层覆盖至该非平面基板条的多个基板单元的外表面。该图案化厚膜防焊层形成于基板核心层的一相对表面，以覆盖该非平面基板条的侧轨而显露出基板单元的晶片设置表面。藉此，该非平面基板条具有一增强的结构强度与黏晶强度增益性，当制造该非平面基板条之时便具有抑制翘曲的功能。另外，本发明还涉及使用该非平面基板条的半导体封装方法，可以直接以基板条型态进行后续的半导体封装作业，达到正确的传输与准确的机台对位，解决习知粘晶强化型基板无法以基板条型态进行半导体封装作业的问题。

Description

非平面基板条以及使用于半导体封装方法
技术领域
本发明是有关于一种运用于半导体晶片封装的晶片载体，特别是有关于一种非平面基板条以及使用于半导体封装方法。
背景技术
在一般的半导体封装构造中，会使用基板条(substrate strip)作为晶片载体，包括有多个矩阵排列的基板单元，在完成半导体封装作业之后再单体化切割成半导体封装产品，可以达到量产与低成本的功效，然而基板条的翘曲会造成基板条传输与定位的错误，对于半导体封装的良率影响甚大。习知的基板条为平坦状，会在其晶片设置表面与外表面各形成有一防焊层，故基板条的翘曲问题尚不严重。在一种习知的基板结构中，为了增加粘晶强度会取消晶片设置表面上的其中一层防焊层，以使粘晶材料能直接粘着到基板核心，但此举会造成上下应力不平衡，当使用组合有多个基板的基板条作为晶片载体，则翘曲程度会更严重。
请参阅图1所示，一种习知半导体封装构造100主要包括一粘晶强化型基板110、一晶片120、一黏晶材料130、多个焊线140以及一封胶体150。该基板110包括有一基板核心层111以及仅有一层的外防焊层112，该外防焊层112形成于该基板核心层111的外表面114。该基板核心层111的晶片设置表面113则无防焊层，故该黏晶材料130直接贴附于该基板核心层111，以有效粘接该晶片120。该些焊线140通过该基板110的打线槽孔115以电性连接该晶片120的多个焊垫121至该基板110的对应接指116。该封胶体150密封该晶片120与该些焊线140。多个外接端子160设置于该基板110的外接垫117。通常该基板110的该基板核心层111的材质为玻纤布含浸树脂，对于该黏晶材料130有着较佳粘着效果，藉以加强该晶片120的接合强度。然而该基板110因仅在该外表面114形成有一外防焊层112，特别是使用基板条进行半导体封装时，该基板110的翘曲程度会更加明显，导致在半导体装制程中无法作正确的传输与准确的机台对位。使得黏晶材料130的形成、该晶片120的设置等半导体封装作业皆会有不利的影响，导致良品严出率的下降。故目前的粘晶强化型基板110并无法直接以基板条型态进行半导体封装作业。
有鉴于上述现有的基板条及半导体封装方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的非平面基板条以及使用于半导体封装方法，能够改进一般现有的基板条及半导体封装方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的基板条及半导体封装方法存在的缺陷，而提供一种新型的非平面基板条以及使用于半导体封装方法，具有粘晶强化并在基板条形成之时便能抑制基板条翘曲的功效，以便于基板条的传输与定位，并能解决习知粘晶强化型基板无法以基板条型态进行半导体封装作业的问题，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。
依据本发明提出的非平面基板条，其特征在于具有多个基板单元以及一围绕该些基板单元的侧轨，该非平面基板条包括：一基板核心层，具有一晶片设置表面与一外表面；一外防焊层，形成于该基板核心层的外表面，该外防焊层具有一第一覆盖面积与一第一厚度，该第一覆盖面积覆盖至该些基板单元；以及一图案化厚膜防焊层，形成于该基板核心层的晶片设置表面，该图案化厚膜防焊层具有一第二覆盖面积与一第二厚度，该第二覆盖面积小于该第一覆盖面积而仅覆盖该侧轨而显露该基板核心层的晶片设置表面位于该些基板单元的部位，该第二厚度大于该第一厚度。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的非平面基板条，其中所述的第二厚度约介于20至40微米，该第一厚度约介于10至30微米。
前述的非平面基板条，其中所述的第二厚度与该第一厚度的厚度差值约为10微米。
前述的非平面基板条，其中在所述的每一基板单元内开设至少一打线槽孔。
前述的非平面基板条，其中所述的图案化厚膜防焊层为环状框形。
前述的非平面基板条，其中所述的图案化厚膜防焊层与该外防焊层具有相同防焊材质。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。
依据本发明提出的使用前述非平面基板条进行半导体封装方法，其包括以下步骤：设置多个晶片于该非平面基板条的晶片设置表面上，藉由一粘晶材料粘附于该晶片设置表面位于该些基板单元的显露部位；电性连接该些晶片至该非平面基板条；形成一封胶体于该非平面基板条，以密封该些晶片；以及切割该非平面基板条，以使该些设置有已封胶晶片的基板单元分离并使该包括该图案化厚膜防焊层的侧轨与该些基板单元分离。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体封装方法，其中所述的封胶体直接粘着于该晶片设置表面位于该些基板单元内且未被该些晶片覆盖的显露部位。
前述的半导体封装方法，其中另包括的步骤有设置多个外接端子于该非平面基板条的外表面。
前述的半导体封装方法，其中所述的第二厚度约介于20至40微米，该第一厚度约介于10至30微米。
前述的半导体封装方法，其中所述的第二厚度与该第一厚度的厚度差值约为10微米。
前述的半导体封装方法，其中在所述的每一基板单元内开设至少一打线槽孔，并在上述电性连接步骤中形成多个通过该些打线槽孔的焊线。
前述的半导体封装方法，其中所述的图案化厚膜防焊层与该外防焊层具有相同防焊材质。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明非平面基板条具有下列优点及有益效果：
(1)非平面基板条具有强化基板条结构强度的功效，并且在基板条形成之时，可在同一印刷或液态涂施步骤中形成图案化厚膜防焊层与外防焊层，且有相同防焊材质以便于同时固化，在该非平面基板条的制作之时便具有抑制基板条翘曲的功效，以利输送。
(2)非平面基板条可直接以基板条型态进行后续的半导体封装作业，达到正确的传输与准确的机台对位。在该非平面基板条在形成之时便具有能抑制翘曲的功效，易于基板条的传输与定位，故该非平面基板条能组合多个粘晶强化基板作为基板单元，以进行半导体封装作业，解决习知粘晶强化型基板无法以基板条型态进行半导体封装作业的问题。
综上所述，本发明是有关于一种非平面基板条，包括一基板核心层、一外防焊层以及一图案化厚膜防焊层。该外防焊层覆盖至该非平面基板条的多个基板单元的外表面。该图案化厚膜防焊层形成于该基板核心层的一相对表面，以覆盖该非平面基板条的侧轨而显露该些基板单元的晶片设置表面。藉此，该非平面基板条具有一增强的结构强度与黏晶强度增益性，当制造该非平面基板条之时便具有抑制翘曲的功能。另外，本发明还涉及使用该非平面基板条的半导体封装方法，可以直接以基板条型态进行后续的半导体封装作业，达到正确的传输与准确的机台对位，解决习知粘晶强化型基板无法以基板条型态进行半导体封装作业的问题。本发明具有上述优点及实用价值，其不论在产品结构、方法或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的基板条及半导体封装方法具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1为习知具有粘晶强化的半导体封装构造的截面示意图。
图2为依据本发明非平面基板条的具体实施例的的立体示意图。
图3为依据本发明非平面基板条的具体实施例的的截面示意图。
图4A至图4E为依据本发明半导体封装方法制程中使用非平面基板条具体实施例的截面示意图。
100：半导体封装构造
110：基板             111：基板核心层      112：外防焊层
113：晶片设置表面     114：外表面          115：打线槽孔
116：接指             117：外接垫
120：晶片             121：焊垫            130：黏晶材料
140：焊线             150：封胶体          160：外接端子
200：非平面基板条
210：基板单元         211：打线槽孔        220：侧轨
230：基板核心层       231：晶片设置表面    232：外表面
240：外防焊层         241：第一厚度
250：图案化厚膜防焊层 251：第二厚度
310：晶片             311：焊垫
320：黏晶材料         330：焊线            340：封胶体
350：外接端子         360：切割刀具
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的非平面基板条以及使用于半导体封装方法其具体实施方式、结构、方法、步骤及其功效，详细说明如后。为了方便说明，在以下的实施例中，相同的元件以相同的编号表示。
依据本发明的一具体实施例，揭示一种非平面基板条200。请参阅图2及图3所示，该非平面基板条200具有多个基板单元210以及一围绕该些基板单元210的侧轨220(side rail)。每一基板单元210为一半导体封装构造的构成要件，用以承载与电性连接一晶片(图中未绘出)，该侧轨220为在封装切割的余料，不存在于半导体封装构造内。该些基板单元210为阵列排列。在每一基板单元210内可开设至少一打线槽孔211，以供后续半导体封装作业形成的焊线通过以使晶片能与该非平面基板条200电性互连。
该非平面基板条200包括一基板核心层230、一外防焊层240以及一图案化厚膜防焊层250。请参阅图3所示，该基板核心层230具有一晶片设置表面231与一外表面232。该晶片设置表面231可供设置多个晶片，该外表面232设置有多个外接垫(图中未绘出)，可接合多个外接端子。该外防焊层240形成于该基板核心层230的该外表面232，该外防焊层240具有一第一覆盖面积与一第一厚度241，该第一覆盖面积覆盖至该些基板单元210，但应显露该些外接垫(图中未绘出)。
请参阅图2所示，该图案化厚膜防焊层250形成于该基板核心层230的该晶片设置表面231，用以增加该非平面基板条200的结构强度，并避免该非平面基板条200翘曲。请参阅图3所示，其中该图案化厚膜防焊层250具有一第二覆盖面积与一第二厚度251，该第二覆盖面积小于该第一覆盖面积而仅覆盖该侧轨220而显露该基板核心层230的该晶片设置表面231位于该些基板单元210的部位，并且该第二厚度251大于该第一厚度241，故不会增加该些基板单元210的厚度并具有外露该些基板核心层230的黏晶增益性，故在封装切割之后，该些基板单元210即成为粘晶强化型基板。在具体结构，该图案化厚膜防焊层250的该第二厚度251可约介于20至40微米，而该外防焊层240的该第一厚度241约介于10至30微米。其中该第二厚度251与该第一厚度241的厚度差值可约为10微米。请再参阅图2所示，在本实施例中，该图案化厚膜防焊层250可为环状框形。
因此，该非平面基板条200能强化基板条结构强度的功效，并且在基板条形成之时，该图案化厚膜防焊层250与该外防焊层240可在同一印刷或液态涂施步骤中形成并具有相同防焊材质以便于同时固化，在该非平面基板条200的制作之时便具有抑制基板条翘曲的功效，以利输送。并可以直接以基板条型态进行后续的半导体封装作业，达到正确的传输与准确的机台对位。
请参阅图4A至图4E，本发明另揭示使用上述的非平面基板条200的半导体封装方法。首先，请参阅图4A所示，设置多个晶片310于该非平面基板条200的晶片设置表面231上，其藉由一黏晶材料320粘附于该晶片设置表面231位于该些基板单元210的显露部位，即是，该黏晶材料320直接粘着于该基板核心层230，以加强粘晶强度。每一晶片310具有多个焊垫311，以作为该些晶片310的对外电极。该些晶片310将该些焊垫311朝向该非平面基板条200，并使每一晶片310的该些焊垫311分别对应于其下方基板单元210的打线槽孔211内。再如图4A所示，该基板核心层230的该晶片设置表面231位于该些基板单元210的部位无防焊层，粘接该些晶片310的该黏晶材料320直接黏接于该基板核心层230，故可加强该些晶片310与该非平面基板条200之间的接合强度。粘晶步骤中，该非平面基板条200不会有严重的翘曲。
接着，请参阅图4B所示，电性连接该些晶片310至该非平面基板条200。在本实施例中，电性连接的技术采用打线形成的多个焊线330，通过该些打线槽孔211并连接每一晶片310的该些焊垫311至该非平面基板条200的接指(图中未绘出)，达到每一晶片310与该非平面基板条200的电性互连。在电性连接的步骤中，该非平面基板条200不会有严重的翘曲。
请参阅图4C所示，可利用压模(transfer molding)技术形成一封胶体340于该非平面基板条200，以密封该些晶片310与该些焊线330。该封胶体340可直接粘着于该晶片设置表面231位于该些基板单元210内且未被该些晶片310覆盖的显露部位。该图案化厚膜防焊层250可不被该封胶体340所覆盖。在形成该封胶体340的步骤中，该非平面基板条200不会有严重的翘曲。
之后，请参阅图4D所示，该半导体封装方法可另包括的步骤有：设置多个外接端子350于该非平面基板条200的外表面232。在本实施例中，该些外接端子350可利用植球、钢板印刷或网板印刷等方法应配合适当的回焊，以使该些外接端子350固着于该非平面基板条200的外接垫(位于该外表面232上)。最后，请参阅图4E所示，利用切割刀具360切割该封胶体340与该非平面基板条200，以使该些设置有已封胶晶片310的基板单元210分离并使该包括该图案化厚膜防焊层250的侧轨220与该些基板单元210分离。
因此，该非平面基板条200在形成之时，便具有能抑制翘曲的功效，易于基板条的传输与定位，故该非平面基板条200能组合多个粘晶强化基板作为基板单元210，以进行半导体封装作业，解决习知粘晶强化型基板无法以基板条型态进行半导体封装作业的问题。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，本发明技术方案范围当依所附申请专利范围为准。任何熟悉本专业的技术人员可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (13)

1、一种非平面基板条，其特征在于具有多个基板单元以及一围绕该些基板单元的侧轨，该非平面基板条包括：
一基板核心层，具有一晶片设置表面与一外表面；
一外防焊层，形成于该基板核心层的外表面，该外防焊层具有一第一覆盖面积与一第一厚度，该第一覆盖面积覆盖至该些基板单元；以及
一图案化厚膜防焊层，形成于该基板核心层的晶片设置表面，该图案化厚膜防焊层具有一第二覆盖面积与一第二厚度，该第二覆盖面积小于该第一覆盖面积而仅覆盖该侧轨而显露该基板核心层的晶片设置表面位于该些基板单元的部位，该第二厚度大于该第一厚度。
2、根据权利要求1所述的非平面基板条，其特征在于其中所述的第二厚度介于20至40微米，该第一厚度介于10至30微米。
3、根据权利要求1所述的非平面基板条，其特征在于其中所述的第二厚度与该第一厚度的厚度差值为10微米。
4、根据权利要求1所述的非平面基板条，其特征在于其中在每一基板单元内开设至少一打线槽孔。
5、根据权利要求1所述的非平面基板条，其特征在于其中所述的图案化厚膜防焊层为环状框形。
6、根据权利要求1所述的非平面基板条，其特征在于其中所述的图案化厚膜防焊层与该外防焊层具有相同防焊材质。
7、一种半导体封装方法，使用权利要求1所述的非平面基板条进行，其特征在于其包括以下步骤：
设置多个晶片于该非平面基板条的晶片设置表面上，藉由一粘晶材料粘附于该晶片设置表面位于该些基板单元的显露部位；
电性连接该些晶片至该非平面基板条；
形成一封胶体于该非平面基板条，以密封该些晶片；以及
切割该非平面基板条，以使该些设置有已封胶晶片的基板单元分离并使该包括该图案化厚膜防焊层的侧轨与该些基板单元分离。
8、根据权利要求7所述的半导体封装方法，其特征在于其中所述的封胶体直接粘着于该晶片设置表面位于该些基板单元内且未被该些晶片覆盖的显露部位。
9、根据权利要求7所述的半导体封装方法，其特征在于另包括的步骤有：设置多个外接端子于该非平面基板条的外表面。
10、根据权利要求7所述的半导体封装方法，其特征在于其中所述的第二厚度介于20至40微米，该第一厚度介于10至30微米。
11、根据权利要求7所述的半导体封装方法，其特征在于其中所述的第二厚度与该第一厚度的厚度差值为10微米。
12、根据权利要求7所述的半导体封装方法，其中在每一基板单元内开设至少一打线槽孔，并在上述电性连接步骤中形成多个通过该些打线槽孔的焊线。
13、根据权利要求7所述的半导体封装方法，其特征在于其中所述的图案化厚膜防焊层与该外防焊层具有相同防焊材质。
CN 200710306124 2007-12-28 2007-12-28 非平面基板条以及使用于半导体封装方法 Expired - Fee Related CN100592506C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200710306124 CN100592506C (zh) 2007-12-28 2007-12-28 非平面基板条以及使用于半导体封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200710306124 CN100592506C (zh) 2007-12-28 2007-12-28 非平面基板条以及使用于半导体封装方法

Publications (2)

Publication Number Publication Date
CN101471319A CN101471319A (zh) 2009-07-01
CN100592506C true CN100592506C (zh) 2010-02-24

Family

ID=40828600

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200710306124 Expired - Fee Related CN100592506C (zh) 2007-12-28 2007-12-28 非平面基板条以及使用于半导体封装方法

Country Status (1)

Country Link
CN (1) CN100592506C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI416687B (zh) * 2010-12-28 2013-11-21 Powertech Technology Inc 薄化注澆口表面電鍍層之基板條結構

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI416687B (zh) * 2010-12-28 2013-11-21 Powertech Technology Inc 薄化注澆口表面電鍍層之基板條結構

Also Published As

Publication number Publication date
CN101471319A (zh) 2009-07-01

Similar Documents

Publication Publication Date Title
TW498516B (en) Manufacturing method for semiconductor package with heat sink
US7550833B2 (en) Semiconductor device having a second semiconductor construction mounted on a first semiconductor construction and a manufacturing method thereof
CN101442035B (zh) 一种扁平无引线封装件及其生产方法
TWI413195B (zh) 減少模封膠體內氣泡之壓縮模封方法與裝置
KR20040087501A (ko) 센터 패드 반도체 칩의 패키지 및 그 제조방법
TWI395316B (zh) 多晶片模組封裝件
JPH11340249A (ja) 樹脂封止型半導体装置及びその製造方法
CN102768965A (zh) 半导体装置及其制造方法
JP4635202B2 (ja) 両面電極パッケージの製造方法
JP5543084B2 (ja) 半導体装置の製造方法
TW201535541A (zh) 半導體裝置之製造方法及半導體裝置
CN105762084A (zh) 倒装芯片的封装方法及封装装置
CN107248505A (zh) 一种生物识别芯片的封装结构及封装方法
TW201218317A (en) Method of multi-chip stacking for decreasing void between chips
JP4454608B2 (ja) 半導体集積回路装置の製造方法
JP2006344898A (ja) 半導体装置及びその製造方法
US11670622B2 (en) Stacked semiconductor package and packaging method thereof
CN100592506C (zh) 非平面基板条以及使用于半导体封装方法
JP2015220235A (ja) 半導体装置
CN102263077A (zh) 一种双扁平无载体无引脚的ic芯片封装件
TWI267958B (en) Semiconductor package with stilts for supporting dice
CN101442012B (zh) 小窗口模封切割方法及形成的封装构造
KR100801608B1 (ko) 패키지 디바이스 제조시 몰딩 화합물의 넘침을 방지하는방법
CN108281398B (zh) 半导体封装件及其制造方法
TWI628756B (zh) 封裝結構及其製作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100224

Termination date: 20211228

CF01 Termination of patent right due to non-payment of annual fee