CN100590977C

CN100590977C - 一种fpga

Info

Publication number: CN100590977C
Application number: CN200710050663A
Authority: CN
Inventors: 李平; 阮爱武; 谢小东; 李威; 王贻源; 宋江明
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2007-11-30
Filing date: 2007-11-30
Publication date: 2010-02-17
Anticipated expiration: 2027-11-30
Also published as: CN101179271A

Abstract

一种FPGA结构，涉及集成电路设计技术。本发明由多个节点排列为同心环，各节点连接有CLB单元，各层环通过环上的SB对应连接。本发明的有益效果是，在信号减小延迟方面有很大的改进。功能逻辑模块间的快速通道分散了集中在FPGA中心的延迟，避免了局部延迟过长现象，同时解决了进入深亚微米之后，对称阵列结构在解决布线延迟方面所遇到的困难。

Description

一种FPGA

技术领域

本发明涉及集成电路设计技术。

背景技术

FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA(Logic CellArray)这样一个新概念，内部包括可配置逻辑模块CLB(ConfigurableLogic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。FPGA内部有丰富的触发器和I/O引脚，是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将电可擦除EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态；掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

FPGA的布线延迟已经成为提高FPGA结构性能的门槛，也是制约FPGA新结构的一个难题。XILINX公司提出的基于对称阵列的结构在延迟方面做出了较大的改进，它把集中在FPGA中心的阻塞进行了分散，避免了局部延迟过长的现象。但是进入深亚微米之后，该结构在解决布线延迟方面很难有进一步的发展。现在还有一种办法是通过改变LUT(查找表)的输入端来减小延迟。实验表明，进入深亚微米后6输入的LUT在减小布线延迟方面有一定改进。6输入的LUT可以实现很复杂的逻辑功能，但是采用6输入的LUT会造成较大的资源浪费。

国内外相关研究如下：

美国专利1：

专利名称：Progammable logic device structure in standard celldevices

专利号：US 6515509

授权日：2003年2月4日

该专利提出了对称阵列结构的基本框架，在减小延迟方面有较大的改进，但是不存在进一步改进的空间。

美国专利2：

专利名称：Six-input look-up table and associated memory controlcurcuitry for use in a field programmable gate array

专利号：US 7075332

授权日：2006年7月11日

该专利提出了六输入的LUT，在深亚微米工艺下，在减小延迟方面也有改进。6输入的LUT可以实现很复杂的逻辑功能，但是6输入的LUT会造成极大的资源浪费。

发明内容

本发明所要解决的技术问题是，提供一种新型的FPGA结构，能够有效的降低数据传输延迟。

本发明解决所述技术问题采用的技术方案是，一种FPGA结构，由多个节点排列为同心环，各节点连接有CLB单元，各层环通过环上的SB对应连接。

进一步的说，所述CLB单元包括CLB和CB，CLB通过CB与节点连接。在每一层环上，相邻节点之间设置SB，除了最外层的各层上各个各SB有一个连接端与位于相邻外层上的SB连接。同心环的中心为一个SB，与其相邻外层的各个SB连接。各节点为同心圆环状排列，或可等效于同心圆环状排列。

本发明的有益效果是，在信号减小延迟方面有很大的改进。功能逻辑模块间的快速通道分散了集中在FPGA中心的延迟，避免了局部延迟过长现象，同时解决了进入深亚微米之后，对称阵列结构在解决布线延迟方面所遇到的困难。

以下结合说明书附图和具体实施方式对本发明作进一步的说明。

附图说明

图1是作为现有技术的XILINX公司的阵列式FPGA结构示意图。

图2是本发明的实施例的示意图。

图3是本发明的实施例的等效示意图。

图4是实施例在原理上实现的示意图，带&符号的方框是实现四输入乘法的四个CLB，带+符号的是实现四输入加法的CLB。

图1～3中，长方形代表CB(连结块)，黑色正方形代表CLB(可重配置逻辑块)，白色正方形代表SB(开关块)。通道宽度未具体画出，只用连线代表各个模块之间的连接。

具体实施方式

参见图2。

本发明提供了一种新型的同心环状FPGA结构。该环形FPGA在外观上与现有的FPGA截然不同。如附图2所示，该FPGA新结构布线通道由若干同心的环形通道组成，CLB和SB呈环形排列，CB将CLB连入布线通道中，CB与CLB按照一定规律分布在特定的位置上。该结构独特的布局走向将产生低延迟特征。本发明将CLB、SB和CB分别放在特定的位置上，独有的环形结构会有效的减小布线延迟。

作为一个实施例，如图2。本发明的FPGA结构由多个节点排列为同心环，各节点连接有CLB单元，各层环通过环上的SB对应连接。图2中，部分节点以小黑点标出。所述CLB单元包括CLB和CB，CLB通过CB与节点连接。在每一层环上，相邻节点之间设置SB，各SB有一个连接端与位于相邻外层上的SB连接。本发明的同心环在理论上可以有无限多层，除了最外层，各层都遵循上述规律。同心环的中心为一个SB，与其相邻外层的各个SB连接。每一层环上的节点数量为其相邻外层的1/2。

各节点为同心圆环状排列，或可等效于同心圆环状排列。即，各节点的排列方式包括但不限于同心圆环，对于表现为同心矩形或其他多边形的实施方式，其依然属于本发明的权利范围。并且，各节点可以以等效于径向排列的方式排列为各种表现形式。

以一个简单的例子来说明该环形FPGA结构的工作过程。假设每个CLB内部仅有一个四输入的LUT(look out table查找表)，这是为了方便说明(其实现在每个CLB内都不只一个LUT)。

F＝A1*A2*A3*A4+B1*B2*B3*B4+C1*C2*C3*C4+D1*D2*D3*D4，很容易知道需要5个CLB来实现这个函数。本实施例选择了1，2，3，4，5这五个CLB来实现这个函数，之所以选择5个相隔这么远的CLB是为了说明数据的流通问题。当然这个过程本应由软件实现，但是此处只是给予一个选择思路，这5个CLB可以通过极坐标来指定，即可以通过指定半径和角度来定位，半径可以是层数，例如CLB1可以通过极坐标4∠135加以指定，表示第四层，135度位置的CLB。(传统的阵列FPGA可通过直角坐标进行指定)。

现在讨论函数的实现问题，四输入的LUT需要16个SRAM进行配置。

第一个LUT的16个SRAM的配置数据为0000，0000，0000，0001。

第二个LUT的16个SRAM的配置数据为0000，0000，0000，0001。

第三个LUT的16个SRAM的配置数据为0000，0000，0000，0001。

第四个LUT的16个SRAM的配置数据为0000，0000，0000，0001。

第五个LUT的16个SRAM的配置数据为0111，1111，1111，1111。

就本实施例而言，由于需要应用的CLB不多，可以将数据配置完成后的FPGA视为图3的形式。图3将未涉及的逻辑资源予以省略，以简化形式。

关于输入输出的问题，在图2上用IN和OUT标出了负责输入和输出的SB。数据首先经由I/O模块(图上未标出，I/O模块也是按照环形进行排列，且仅与SB进行相连)进入SB，然后再经由其他SB进入上面所提到的1，2，3，4这四个CLB(这四个CLB负责乘法运算，这是由上面的配置数据决定的)，然后这四个CLB完成运算后还是由SB负责将结果输出到第5个CLB来完成加法运算，结果由SB输出到I/O口。如图4。

经测试，本发明的环形FPGA在信号减小延迟方面有很大的改进。功能逻辑模块间的快速通道分散了集中在FPGA中心的延迟，避免了局部延迟过长现象，同时解决了进入深亚微米之后，对称阵列结构(XILINX公司3000系列)在解决布线延迟方面所遇到的困难。例如，对于附图一中给出的60个CLB的结构，结构中的最长数据通路将跨过11个SB，而XILINX公司的类似结构，将跨过15个SB。随着CLB数目的增多，新型环形结构所用到的CLB数目将大大少于对称阵列结构所用到的CLB数目，从而极大的节省了布线长度，缩短了延迟时间。随着半导体制造工艺的不断进步，特别是在进入深亚微米后，单位面积上集成的基本单元增多，因此该新结构在大规模的FPGA方面会有较好的应用。

Claims

1、一种FPGA，其特征在于，由多个节点排列为同心环，每一层环上，相邻节点通过开关块SB连接，各节点连接有可配置逻辑块CLB单元，各层环通过环上的开关块SB对应连接。

2、如权利要求1所述FPGA，其特征在于，所述可配置逻辑块CLB单元包括可配置逻辑块CLB和连接块CB，可配置逻辑块CLB通过连接块CB与节点连接。

3、如权利要求1所述FPGA，其特征在于，在每一层环上，相邻节点之间设置开关块SB，除了最外层的各层上各个开关块SB有一个连接端与位于相邻外层上的开关块SB连接。

4、如权利要求3所述FPGA，其特征在于，同心环的中心为一个开关块SB，与其相邻外层的各个开关块SB连接。

5、如权利要求1所述FPGA，其特征在于，各节点为同心圆环状排列，或可等效于同心圆环状排列。

6、如权利要求1所述FPGA，其特征在于，每一层环上的节点数量为其相邻外层的1/2。