CN100583428C - 折叠封装上的选择性参考平面桥路 - Google Patents

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Abstract

一种装置，包括：具有适合作为至少一个集成电路的支持电路的尺寸的衬底，衬底包括定义第一和第二纵向部分的横向延伸的褶皱区域；多个导电迹线，分布在衬底的第一分布平面中，并横向穿过褶皱区域；分别在衬底的第一部分和第二部分的第二分布平面中的导电材料的第一和第二层；第二分布平面中的至少一个导电桥路，横向穿过少于整个褶皱区域，并耦合到第一连续层和第二连续层；以及至少一个外部可接入接触点，耦合到第一和第二层中的至少一个。一种形成支持电路以及包括封装的系统的方法。

Description

折叠封装上的选择性参考平面桥路
领域
电路封装。
背景
电路管芯或芯片通常作为单独的预封装单元提供。典型的芯片具有扁平矩形主体，其正面具有用于连接到芯片的内部电路的触点。单独的芯片通常安装到衬底或芯片载体(衬底封装或支持电路)上，后者又安装在如印刷电路板之类的电路板上。
已经开发了多芯片模块，在其中，可能具有相关功能的若干芯片通常附加到公共电路板并由公共封装来保护。这种方法的一个优点是节省原本由独立芯片封装浪费的空间。但是，大部分多芯片模块设计采用并排设置在平面电路板表面上的单层芯片。在“倒装芯片”设计中，芯片的一面面对电路板的一面，并且芯片上的触点通过焊球或其它连接元件结合到电路板。倒装芯片设计提供较紧凑的布置，其中各芯片占用电路板上等于或略大于芯片面的面积的一个面积。
除了上述封装技术之外，还提出了叠层型封装系统。在叠层型封装系统中，芯片安装到薄膜载体上，以及薄膜载体被层叠到衬底上并连接。例如，芯片可安装在一般是挠性的带上，以及带被层叠到电路板。例如以上所述的挠性衬底封装通常具有单金属层，用于把信号提供给芯片和/或从芯片提供给板。单金属层布线到适合用于连接到板的衬底的表面上的触点结构。
还提出了可包含多个芯片的挠性衬底。在这种配置中，芯片安装到挠性衬底(例如带)的第一部分，以及一个或多个附加芯片安装在挠性衬底的其它部分。挠性衬底则可折叠，使得安装到挠性衬底的芯片可在叠加或堆叠布置中对齐。
封装(例如芯片和衬底)的性能评估用来表征封装的功能(例如频率功能)以及对其分类。当信号频率增加时，衬底的构成起更大的作用。例如，关键输入/输出(I/O)和时钟/选通迹线对于信号完整性需要受控的迹线阻抗。控制迹线阻抗的一种方式是采用衬底上的地平面。地平面通常是衬底的一面上的金属材料覆盖层。对于可折叠衬底，覆盖地平面可能影响可折叠性。
附图简介
通过以下详细描述、所附权利要求以及附图，本发明的实施例的特征、方面和优点将变得更为清楚，附图包括：
图1说明具有两个芯片的可折叠封装的示意侧视图。
图2说明未折叠状态的图1的封装衬底的示意顶视图。
图3说明未折叠状态的图1的衬底封装的示意底视图。
图4说明图1的衬底封装的一部分的截面侧视图。
图5说明根据另一个实施例的可折叠衬底封装一侧的示意图。
图6说明利用包括图1的可折叠封装的板的装置。
详细说明
图1表示包括支持电路或封装衬底以及安装在其上的两个芯片的封装的示意侧视图。在一个实施例中，封装100包括具有安装在其上的芯片110和芯片120的挠性衬底125。在这个实例中，芯片110和芯片120安装到衬底125的相同侧。图1说明折叠配置的封装100(表示为反“C”)。大家理解，封装100可包括衬底125，其中具有适合例如通过衬底125中的附加折叠(例如三个衬底的“S”形等)来安装叠加(堆叠)配置的附加芯片的面积。也可在需要时采用除叠加之外的配置。所示的叠加配置的一个优点在于，可通过Z维空间的使用来减小封装100占用的XY面积。
在一个实施例中，衬底125是挠性衬底。适合用于挠性衬底的材料包括聚酰亚胺材料，例如厚度大约25至50微米的KAPTONTM聚酰亚胺材料。在这个实例中，衬底125的第一面130包括用于支撑芯片110和芯片120、并把芯片电连接到衬底125的区域。衬底125代表性地包括具有网格阵列以支撑芯片110和芯片120到衬底125的倒装焊接(例如通过焊接触点)的区域。在这种情况中，芯片110和芯片120包括连接到芯片中的电路的一面上的触片。或者，芯片110和芯片120可具有沿一面的一个或多个边缘设置的触点，以便允许芯片到衬底125的线路接合。
图1说明折叠状态的衬底125，它形成如图所示的倒“C”，其中具有支撑叠加芯片的区域。衬底125包括接受衬底的折叠或弯曲的褶皱区域115。褶皱部分115在一种意义上把衬底125分为两个部分。
图2说明图1所示的挠性衬底125的示意顶视图。在该图中，挠性衬底125处于未折叠或一般是平面的配置。在这个实施例中，衬底125的表面130包括多个附着部位，芯片可在这些附着部位附着到衬底125。图2代表性地说明分别接纳芯片110和芯片120的第一附着部位140和第二附着部位145。为了清楚地说明，第一附着部位140和第二附着部位145在图2中表示为可见矩形区域。实际上，第一附着部位140和第二附着部位145不需要具有可见边界。
参照图2，第一附着部位140和第二附着部位145包括其中的接触点150。接触点150可对应于芯片110或芯片120上相应的一些接触点，供相应芯片电连接到衬底125。在一个实施例中，迹线155和迹线160从相应的一些接触点150延伸在第一附着部位140与第二附着部位145之间。如图所示，迹线155和迹线160可提供分别电连接在第一附着部位140和第二附着部位145的芯片110与芯片120之间的电通信。在这个实例中，在第一附着部位140上示出的附加接触点170和迹线175可用于把封装100电连接到板、如印刷电路板上。接触点170代表性地可用于连接电源、地和/或封装100与板(例如印刷电路板)之间的信号传送电路。迹线175可连接到衬底125的表面135(与表面130相对)上的导电接触点。在这个实施例中，接触点170和迹线175表示为衬底125上的多个接触点和迹线的一部分。例如，多个迹线可由总线连接在一起，或者用作到各芯片的公共电源/地线。在其它实施例中，所有迹线到达衬底125的表面135上的各个接触点。
图2说明未折叠或一般是平面的(XY)配置中的衬底125。在一个实施例中，褶皱区域115设置在第一附着部位140与第二附着部位145之间。迹线155和迹线160在衬底125上纵向延伸，并横向通过褶皱区域115。
在图2所示的实施例中，迹线155和迹线160被分隔开。在该图解中，迹线155作为一组沿封装125的周边纵向延伸。另一方面，如图所示，迹线160纵向延伸通过衬底125的中心或中间区域。在一个实施例中，对于特定应用，迹线160对应于传送比迹线155传送的信号更易受到阻抗变化影响的信号的迹线。在这一个实例中，关键输入/输出(I/O)和时钟/选通迹线及其它高速频率信号(例如大于50兆赫兹(MHz))代表性地可组合为通过衬底125的中心部分的迹线160。图2表明迹线160的集体横向宽度W2小于衬底125的横向宽度W1。
图3说明包括第二表面135的衬底125的第二侧。图3说明在表面135上具有多个可接入的接触点的衬底125的第二表面135。在一个实施例中，接触点185与邻近第一接触区域140的区域对应。在一个实施例中，接触点185可通过焊接被连接到板、如印刷电路板。大家理解，虽然仅示出几个接触点185，但多个接触点可延伸通过衬底125，并在衬底125的表面135上可见。
图3还说明与接受折叠的衬底125的区域对应的衬底125的褶皱部分115。图3还说明作为衬底125的第一部分的表面135之上或者附近的连续主体的参考平面180A以及作为衬底125的第二部分的表面135之上或者附近的连续层的参考平面180B。在一个实施例中，参考平面180A和参考平面180B处于相同的平面，可能通过单覆盖金属层形成。参考平面180A和180B通过一个或多个桥路连接，在衬底125的表面135之上或附近形成连续层(例如连续平面)。如图所示，在一个实施例中，参考平面180B在与信号线可从其中延伸在第二附着部位145与褶皱部分115之间的区域对应(例如与信号线可穿过芯片110与芯片120之间的区域对应)的区域上延伸。参考平面180A对应于信号线可从其中延伸在第一附着部位140与褶皱部分115之间的区域。大家理解，在其它实施例中，参考平面180A和参考平面180B可在衬底125的更多区域上延伸。
在图3所示的实施例中，示出单个桥路、即桥路180C。在这个实施例中，桥路180C具有空间上对齐横向宽度W2的横向宽度W3，与衬底125的相对侧中的迹线160(参见图2)对应。由参考平面180A、参考平面180B和桥路180C组成的共同参考平面可通过到电路板上的一个或多个触点的连接来接地，从而形成地平面。这样，可能对阻抗变化更敏感的信号可通过迹线160在空间上与通过褶皱115的地平面桥路对齐，以便控制迹线阻抗变化。
在以上具体参照图2和图3所述的实施例中，说明了参考平面180A与参考平面180B之间的单个桥路。这样，衬底125可比采用其横向宽度W4相当于如图所示的参考平面180A或参考平面180B的宽度或者衬底125的横向宽度的参考平面更易于通过褶皱区域115折叠。在制作通过衬底125的横向宽度的中心部分设置的参考平面桥路时，在所述实施例中，对于特定应用可能对阻抗变化敏感的信号可通过与通过衬底125的横向宽度的中心的桥路180C空间对齐的迹线来路由。大家理解，一个或多个桥路不需要设置在衬底的中心或者接近其中心，而是也可相应地隔开，或许容纳敏感信号的迹线路由的优选位置。
仍然参照图3，由参考平面180A、参考平面180B和桥路180C组成的共同参考平面表示为在衬底125的表面135附近或之上。共同参考平面可通过板(例如印刷电路板)连接被连接到地。图3代表性地说明接触点1851，它可或许通过焊接被连接到印刷电路板，从而使共同参考平面通过板接地。图3还说明接触点1852、1853和1854，它们可用于在封装125与板之间传送电力或信号。如图所示，接触点1852、1853和1854没有直接接触参考平面180A，而是通过区域190(例如反衬垫)与参考平面180A分隔。
图4说明图1所示并参照图2和图3及所附文本详细描述的衬底的一部分的截面侧视图。具体来说，图4说明具有通过表面130与表面135之间的衬底形成的接触的衬底125的一部分。代表性地描述对地的接触点。
参照图4，衬底125包括厚度大约为25至50微米的聚酰亚胺材料的绝缘体225。衬底125的第一表面130包括接触点和参考及信号迹线(例如参见图2)。例如由接合到绝缘体225的铜箔形成接触点和参考及信号迹线。适当的铜箔代表性地为大约12微米厚。例如通过在预期图案中掩蔽铜箔，蚀刻箔的未掩蔽部分，然后移去掩膜以暴露预期接触点和迹线，可图案化出接触点和迹线。
参照图4，衬底125的一面135还可包括对作为如上所述的共同参考平面的铜箔图案化。利用图3的实例，铜箔将图案化为参考平面180A、参考平面180B和在褶皱区域上的桥路180C。一旦共同参考平面图案化，可通过钻接触通孔、然后用铜材料对通孔电镀作为接触结构，可形成到衬底125的表面130上的迹线的接触点。图4说明通过绝缘体225形成到第一表面130的接触区230。接触区230在面135上的厚度代表性地可为大约15微米。
图5说明封装衬底的另一个实施例。例如，衬底325是可折叠衬底。图5说明未折叠或一般是平面的配置中的衬底325。图5说明与衬底的接地面对应的面335。面335包括分别作为衬底325的平面中(例如包括在表面335上)的第一部分和第二部分上的连续层的参考平面380A和参考平面380B。参考平面380A和参考平面380B通过桥路380C和桥路380D连接。在这个实施例中，参考平面380B作为连续层在对应于附着部位的区域与褶皱部分315之间延伸(例如与信号线可穿过衬底325的表面上的芯片之间的区域对应)。类似地，参考平面380A作为连续层在对应于附着部位的区域与褶皱部分315之间延伸。桥路380C和桥路380D设置成在空间上与例如衬底325的相对面上穿过褶皱区域315的迹线、特别是对于特定应用可能易受到阻抗变化的影响的迹线对齐。桥路380C和桥路380D的横向宽度选择成满足在另一侧布线的迹线的迹线间距以及允许衬底325的折叠或褶皱。桥路380C和桥路380D中的一个或两个的横向宽度代表性地小于参照图3及所附文本所述的桥路180C的横向宽度。
图6说明包括诸如印刷电路板等的板的装置的一个实施例。装置400的板410包括上述封装100的一个实施例。装置400代表性地为移动电话。大家理解，移动电话只是可能包括采用如上所述封装、可能在多芯片模块封装的环境中的微处理器的适当系统的一个实例。板410还包括其它可能的互连组件，在本例中它们对于操作移动电话可能是必要的，例如电源420、存储器430和其它外围组件。通过利用经由可折叠封装允许叠加芯片组装的封装，芯片封装或多芯片封装的XY尺寸可减小。
在前面段落中描述了具体的实施例。但是显然可对其进行各种修改及变更，而没有背离权利要求的广义精神及范围。因此，说明书和附图应看作是说明性而不是限制性的。

Claims (18)

1.一种集成电路封装衬底，包括：
具有适合作为至少一个集成电路的支持电路的尺寸的衬底，所述衬底包括定义第一纵向部分和第二纵向部分的横向延伸的褶皱区域，并且所述衬底具有第一分布平面和第二分布平面；
多个导电迹线，分布在所述衬底的所述第一分布平面中，并横向穿过所述第一纵向部分与所述第二纵向部分之间的所述褶皱区域延伸；
所述衬底的所述第一纵向部分中的所述第二分布平面中的导电材料的第一连续层，以及所述衬底的所述第二纵向部分中的所述第二分布平面中的导电材料的第二连续层；
至少一个导电桥路，横向穿过所述衬底的所述第二分布平面中的所述褶皱区域延伸，并耦合到所述第一连续层和所述第二连续层，所述桥路的横向宽度小于所述第一连续层和所述第二连续层其中之一；以及
至少一个外部可接入接触点，耦合到所述第一连续层和所述第二连续层中的至少一个。
2.如权利要求1所述的集成电路封装衬底，其特征在于，所述桥路通过在空间上与所述第一分布平面的区域对齐的所述第二分布平面的区域穿过所述褶皱区域延伸，所述多个导电迹线的一部分通过所述第一分布平面的所述区域横穿所述褶皱区域。
3.如权利要求2所述的集成电路封装衬底，其特征在于，所述多个导电迹线对于特定应用分类为对阻抗变化敏感的导电迹线以及对阻抗变化不敏感的导电迹线，以及所述多个导电迹线的一部分的迹线包括对阻抗变化敏感的迹线。
4.如权利要求1所述的集成电路封装衬底，其特征在于，包括多个导电桥路，它们横向彼此间隔，并且在空间上与所述多个导电迹线的相应部分横穿所述褶皱区域时通过的所述第一分布平面的相应区域对齐。
5.如权利要求1所述的集成电路封装衬底，其特征在于，还包括在所述第一纵向部分上的多个外部可接入接触点，它们耦合到所述多个导电迹线，并且配置成通过所述多个导电迹线中的相应迹线在所述第一纵向部分上的集成电路器件之间传送信号。
6.如权利要求1所述的集成电路封装衬底，其特征在于，所述衬底包括挠性材料。
7.如权利要求6所述的集成电路封装衬底，其特征在于，所述挠性材料包括聚酰亚胺。
8.一种集成电路封装，包括：
集成电路，包括多个器件和外部可接入信号电路；以及
具有适合作为至少所述集成电路的支持电路的尺寸的衬底，
所述衬底包括：
定义第一纵向部分和第二纵向部分的横向延伸褶皱区域，
多个导电迹线，分布在所述衬底的第一分布平面中且耦合到所述集成电路，并横向穿过所述第一纵向部分与所述第二纵向部分之间的所述褶皱区域延伸，
所述衬底的所述第一纵向部分中的第二分布平面中的导电材料的第一连续层，以及所述衬底的所述第二纵向部分中的所述第二分布平面中的导电材料的第二连续层，以及
至少一个导电桥路，其横向宽度小于所述第一连续层和所述第二连续层其中之一的横向宽度，横向穿过所述第二分布平面中的所述褶皱区域延伸，并耦合到所述第一连续层和所述第二连续层。
9.如权利要求8所述的集成电路封装，其特征在于，所述衬底还包括至少一个外部可接入接触点，所述接触点耦合到所述第一连续层和所述第二连续层中的至少一个。
10.如权利要求8所述的集成电路封装，其特征在于，所述衬底通过第一多个外部可接入接触点耦合到所述集成电路，以及所述衬底还包括耦合到所述导电迹线的不同的第二多个外部可接入接触点。
11.如权利要求8所述的集成电路封装，其特征在于，所述桥路通过在空间上与所述第一分布平面的区域对齐的所述第二分布平面的区域穿过所述褶皱区域延伸，所述多个导电迹线的一部分通过所述第一分布平面的所述区域横穿所述褶皱区域。
12.如权利要求8所述的集成电路封装，其特征在于，所述集成电路包括耦合到所述衬底的所述第一纵向部分的第一集成电路，以及所述装置包括耦合到所述衬底的所述第二纵向部分的第二集成电路。
13.一种集成电路封装装置，包括：
外壳；
印刷电路板，耦合到所述外壳并设置在其中；
封装，耦合到所述印刷电路板，所述封装包括集成电路和衬底；
存储芯片，耦合到所述印刷电路板，
所述衬底包括：
由所述衬底中的褶皱区域定义的第一纵向部分和第二纵向部分，
多个导电迹线，分布在所述衬底的第一分布平面中且耦合到所述集成电路，并在所述第一纵向部分与所述第二纵向部分之间延伸，
所述衬底的所述第一纵向部分中的第二分布平面中的导电材料的第一连续层，以及所述衬底的所述第二纵向部分中的所述第二分布平面中的导电材料的第二连续层，
所述第二分布平面中的至少一个导电桥路，横向穿过所述褶皱区域的一部分延伸，并耦合到所述第一连续层和所述第二连续层，以及
接触点，耦合到所述第一连续层和所述第二连续层中的至少一个，并耦合到所述印刷电路板的参考点。
14.如权利要求13所述的集成电路封装装置，其特征在于，所述印刷电路板的所述参考点是地参考点。
15.如权利要求13所述的集成电路封装装置，其特征在于，所述桥路通过在空间上与所述第一分布平面的区域对齐的所述第二分布平面的区域穿过所述褶皱区域延伸，所述多个导电迹线的一部分通过所述第一分布平面的所述区域横穿所述褶皱区域。
16.一种用于集成电路电路封装的方法，包括：
形成具有用于至少一个集成电路的支持电路的尺寸的衬底，所述衬底包括定义第一纵向部分和第二纵向部分的横向延伸的褶皱区域；
在所述衬底的第一分布平面上图案化多个导电迹线，所述多个导电迹线的一部分横向穿过所述第一纵向部分与所述第二纵向部分之间的所述褶皱区域延伸；
在所述衬底的所述第一纵向部分的与所述第一分布平面相对的所述衬底的第二分布平面上形成导电材料的第一连续层，以及在所述衬底的所述第二纵向部分的所述第二分布平面中形成导电材料的第二连续层；
形成至少一个导电桥路，所述导电桥路横向穿过所述褶皱区域的一部分延伸，并耦合到所述第一连续层和所述第二连续层；以及
形成到所述第一连续层和所述第二连续层中的至少一个的至少一个外部可接入接触点。
17.如权利要求16所述的方法，其特征在于，图案化多个导电迹线包括将对于特定应用来说对阻抗变化敏感的导电迹线以及对阻抗变化不敏感的导电迹线形成图案，以及所述多个导电迹线中对阻抗变化敏感的导电迹线被图案化为在空间上与至少一个导电桥路对齐。
18.如权利要求16所述的方法，其特征在于，形成至少一个导电桥路包括图案化彼此间隔开并且各横向穿过所述褶皱区域的一部分延伸的多个桥路。
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