CN100578760C - 薄膜晶体管阵列基板的制造方法 - Google Patents

Abstract

本发明公开了一种薄膜晶体管阵列基板的制造方法，包括如下步骤：在一透明基板上形成一栅极层图案及与所述栅极电气连接的一栅极扫描线；使用半曝光掩模版通过光刻与两次绝缘层薄膜生长形成具有不同厚度的栅极绝缘层；形成半导体层；形成沟道区、漏极/源极以及与源极电气连接的数据线，并定义出像素区域；在漏极上方形成钝化绝缘层，并在钝化绝缘层上刻蚀出接触孔；在透明基板表面形成像素电极。

Description

薄膜晶体管阵列基板的制造方法

技术领域

本发明涉及一种阵列基板的制造方法，特别是涉及一种用于液晶显示装置的可减小寄生电容的薄膜晶体管阵列基板的制造方法。

背景技术

使用薄膜晶体管(TFT)的有源矩阵液晶显示器件(AMLCD)已经成为平板显示的主流技术。用于TFT-LCD的TFT一般包括：栅极，作为栅极扫描线的一部分；半导体层，形成沟道；源极，作为数据线的一部分；以及漏电，面对半导体层上的源极，并与像素电极间电气连接。TFT一般用作开关元件，其作用是使得通过栅极扫描线传递到栅极的电气信号能够控制经由数据线传递来的数据信号向像素电极的传送。

半导体层可以由多种材料形成，这些材料可能是非晶硅、多晶硅或其他无机单质半导体材料，或者无机化合物半导体材料如氧化锌(ZnO)、硫化镉(CdS)、硒化镉(CdSe)等，或者有机半导体材料。TFT根据此类半导体材料与栅极的相对位置可以分为底部栅极型和顶部栅极型。现在的实践中，非晶硅TFT多是底部栅极型，多晶硅TFT多是顶部栅极型。在多数情况下，源极与漏极都会与栅极形成一定面积的交叠区域。这部分交叠区域会形成寄生电容。寄生电容会增大数据线的驱动负载，并且栅极的电压变化会耦合到漏极，从而影响充电或放电后的TFT-LCD相应行的像素的电压值。这个栅极耦合电压对像素电压值的影响通常从液晶像素的公共电极来补偿。如果补偿不当，会带来直流残留效应，导致画面残像的发生，并且可能发生画面闪烁。即使公共电极电压(Vcom)能够很好地进行补偿，栅极耦合电压仍然可能带来问题。因为Vcom同一时刻只能设定为一个值，而在阵列基板侧由于信号延时导致不同区域扫描信号波形不同，栅极耦合电压有差异，因此公共电极的补偿不能够实现不同区域的区别化补偿。如果能够减小漏极与栅极之间的寄生电容，就可以减小耦合电压。

栅极耦合电压主要是由于寄生电容的耦合效应引起的。一般来说，其值与栅极扫描线高低电压差大小成正比，与栅极扫描线与像素侧电极间耦合电容值近似成正比，与像素电容成反比。对非晶硅TFT-LCD而言，其公式可近似表示如下：

-Vfeedthrough＝(Voff-Von)*Cgd/Cpixel

其中，Vfeedthrough为栅电极耦合电压幅值大小，Voff与Von分别为栅极扫描线在低电压与高电压时的电压值，Cpixel为像素电极电容，包括寄生电容。Cgd为栅极扫描线与像素电极间的耦合电容，该电容主要有栅极与连接像素电极的漏极形成的交叠部分构成。

另外，数据线与扫描栅电极线的金属连线交叠的区域会形成寄生电容，增大驱动集成电路(IC)的负载，使驱动IC输出的信号发生波形变形，时间上发生延时。

发明内容

本发明解决的技术问题在于提供一种薄膜晶体管阵列基板的制造方法，通过该方法制造出来的薄膜晶体管阵列基板在不影响TFT沟道区特性的前提下，增加相应金属层交叠区域的绝缘层厚度以减小交叠区域的寄生电容。

为此，本发明提供了一种薄膜晶体管阵列基板的制造方法，包括如下步骤：在一透明基板上依次形成一第一金属层和第一绝缘层膜，使用一半曝光掩模版，所述半曝光掩模版具有非曝光区、半曝光区和全曝光区，对应不同的曝光区域，形成厚度不同的光刻胶，刻蚀去除未受光刻胶保护的第一金属层和第一绝缘层膜，形成一栅极层图案、与所述栅极电气连接的一栅极扫描线及第一栅极绝缘层图案；接着，进行光刻胶减薄，去除半曝光区域的光刻胶，保留非曝光区域的光刻胶，然后沉积具有一定厚度的第二绝缘层，去除保留的光刻胶，并将沉积其上的第二绝缘层一并去除，形成具有不同厚度的绝缘层；形成半导体层；形成沟道区、漏极/源极以及与源极电气连接的数据线，并定义出像素区域；在漏极上方形成钝化绝缘层，并在钝化绝缘层上刻蚀出接触孔；在透明基板表面形成像素电极。

所述的沟道区相对应的为非曝光区，栅极与漏极或源极交叠区域、栅极扫描线与数据线交叠区域相对应的为半曝光区，像素区域相对应的为全曝光区。

所述的第一金属层上还形成有与栅极扫描线平行的公共电极线，所述数据线与公共电极线交叠区域相对应的为掩模版的半曝光区。

基于上述构思，本发明的薄膜晶体管阵列基板的制造方法，通过使用半曝光掩模版增加一次绝缘层的生长过程，可保持不需要增加绝缘层厚度的TFT沟道区域的厚度不变；而在需要增加绝缘层厚度的区域增加厚度，并在半导体层的沉积之前完成厚度差异化绝缘层的制作工艺。不论是数据线与栅极扫描线的交叠区域，还是源极或漏极与栅极的交叠区域，或者是数据线与公共电极线之间的交叠区域，其交叠寄生电容都可以用如下公式描述：

C＝Epsilon*Area/Thickness_of_dielectric

其中，C为寄生电容，Epsilon为绝缘层的介电常数，Thickness_of_dielectric为绝缘层厚度。由上式可以看出寄生电容值与绝缘层厚度成反比，本发明通过增加绝缘层厚度来减小寄生电容值。

为了更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，不构成对本发明的限制。

附图说明

图1～图4为本发明实施例的薄膜晶体管的阵列基板的制造流程的俯视示意图及其剖面示意图；

图1A～1D为形成不同厚度绝缘层的工艺流程的俯视示意图及其剖面示意图；

图2A、2B为半导体层、源极/漏极的形成过程的俯视示意图及其剖面示意图；

图3A、3B为钝化绝缘层、接触孔的形成过程的俯视示意图及其剖面示意图；

图4A、4B为像素电极形成过程的俯视示意图及其剖面示意图；

图5为本发明另一实施例的薄膜晶体管的阵列基板的制造流程的俯视示意图及其剖面示意图。

图中：

100：透明基板          101：第一掩模板

101a：非曝光区         101b：半曝光区           101c：曝光区

102：栅极              103：栅极扫描线

104：公共电极线        105：栅极绝缘层

105a：第一绝缘层       105b：第二绝缘层

106：光刻胶            107：第二绝缘层膜        108：TFT沟道区

201：第二掩模版

201a：非曝光区         201b：半曝光区           201c：曝光区

202：非晶硅半导体层    203：掺杂非晶硅半导体层

204：源极              205：漏极                206：数据线

207：像素区域

301：第三掩模板        302：钝化绝缘层          303：接触孔

401：第四掩模版        402：像素电极

510：第一金属层        511：栅极绝缘膜

501：第一掩模板

501a：非曝光区         501b：半曝光区           501c：曝光区

502：栅极              503：栅极扫描线

504：公共电极线        505：栅极绝缘层

506：光刻胶            508：沟道区

具体实施方式

下面结合附图及典型实施例对本发明作进一步说明。

实施例1

图1～图4为本发明实施例的薄膜晶体管的阵列基板的制造流程的俯视示意图及其剖面示意图；

图1A～1D为形成不同厚度绝缘层的工艺流程的俯视示意图及其剖面示意图。

参照图1A、1B，首先提供透明基板100，透明基板100为玻璃基板或是塑胶基板。然后在透明基板100上依次形成一第一金属层(M1)和第一绝缘层薄膜(图中未示出)，并进行第一道光掩膜制造程序，利用第一掩模板101形成一栅极102及与所述栅极102电气连接的一栅极扫描线103、与栅极扫描线103平行的公共电极线104及第一栅极绝缘层105a；栅极绝缘层105a，覆盖住栅极102、栅极扫描线103和公共电极线104。

第一金属层的材料可以为铬(Cr)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)等金属或合金，栅极绝缘层105a的材料可以为氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅。第一掩模板101为半曝光掩模板，具有非曝光区101a、半曝光区101b和全曝光区101c。对应TFT沟道区108的为非曝光区101a，对应栅极102与漏极/源极交叠区域、栅极扫描线103与数据线交叠区域及数据线与公共电极线交叠区域的为半曝光区101b，对应像素区域的为全曝光区101c。

参照图1B，光刻胶106对应掩模版101的曝光区不同，形成厚度不同的区域。刻蚀去除未受光刻胶106保护的第一绝缘层薄膜和第一金属层，将在有光刻胶106的区域形成栅极图案和栅极绝缘层图案，然后进行光刻胶减薄，去除半曝光区101b对应区域的光刻胶，保留非曝光区101a对应区域的光刻胶106，如TFT沟道区108。接着，参考图1C，沉积具有一定厚度的第二绝缘层膜107，然后去除沟道区的光刻胶106，并将沉积在光刻胶106上面的第二层绝缘膜一并去除，形成第二绝缘层105b，从而在透明基板100上不同区域形成不同厚度的绝缘层105。

参照图2A、2B，接下来在透明基板100上方依次进行本征非晶硅(a-si)半导体薄膜、掺杂非晶硅(n+a-si)半导体薄膜与第二金属层(M2)(图中未绘示)的沉积和生长，利用第二道掩模板201在第二金属层上刻蚀出源极204、漏极205的图案及与源极204电气连接的数据线206，并形成非晶硅半导体层202掺杂非晶硅半导体层203的图案；接着进行光刻胶减薄，去除半曝光区201b对应的光刻胶，并进行刻蚀工艺将沟道区108处的M2及掺杂非晶硅半导体层203去除。第二金属层的材料可以为铬(Cr)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)等金属或合金。数据线206和栅极扫描线103交叉定义出像素区域207。

所述第二掩模版201同样具有非曝光区201a、半曝光区201b和曝光区201c。与第一道掩模版光刻工艺类似，进行光刻胶减薄后，再进行对非晶硅的刻蚀工艺，将沟道区108的掺杂非晶硅去除，形成沟道区108。

接着，参照图3A、3B，在透明基板100上方沉积绝缘层(图中未绘示)，并进行第三道光掩膜制造工艺，利用第三道掩模版301对绝缘层进行刻蚀，以形成图案化的钝化绝缘层302和接触孔303。钝化绝缘层302的材料为氧化硅、氮化硅、氮氧化硅等。

最后，参照图4A、4B，在透明基板100上方沉积透明导电层(图中未绘示)，然后利用第四道掩模版401形成图案化的像素电极402。其中透明导电层的材料可以为氧化铟锡或氧化铟锌。

经过以上步骤，形成了具有差异化绝缘层厚度的薄膜晶体管阵列基板。

实施例2

图5为本发明另一实施例的薄膜晶体管的阵列基板的制造流程的俯视示意图及其剖面示意图。

参照图5A，在透明基板100上依次形成一第一金属层510和一栅极绝缘膜511，并进行第一道光掩膜制造程序，利用第一掩模板501形成一栅极502及与所述栅极502电气连接的一栅极扫描线503、与栅极扫描线503平行的公共电极线504及栅极绝缘层505；栅极绝缘层505，覆盖住栅极502、栅极扫描线503和公共电极线504。

第一掩模板501为半曝光掩模板，具有非曝光区501a、半曝光区501b和全曝光区501c。对应TFT沟道区508的为半曝光区501b，对应栅极102与漏极/源极交叠区域、栅极扫描线103与数据线交叠区域及数据线与公共电极线交叠区域的为非曝光区501a，对应像素区域的为全曝光区501c。

接着，参考图5B，光刻胶506对应掩模版501的曝光区不同，形成厚度不同的区域。刻蚀去除未受光刻胶506保护的绝缘层薄膜和第一金属层，将在有光刻胶506的区域形成栅极图案和栅极绝缘层图案，然后进行光刻胶减薄，去除半曝光区501b对应区域的光刻胶，如TFT沟道区508，保留非曝光区501a对应区域的光刻胶506。接着，参考图5c，刻蚀绝缘层505，使光刻胶506完全被去除区域的绝缘层厚度减薄到期望值。将光刻胶全部去除。如此，在透明基板100上不同区域形成不同厚度的栅极绝缘层505。

后续工艺与实施例1对应图2，3，4的步骤一样。

综上所述，本发明实施例方法与现有的制造方法相比具有如下优点：

(1)在不改变TFT沟道区108、508的结构，保持TFT特性的情况下，减小了栅极102、502与漏极205之间的寄生电容，从而减小了栅极扫描线103、503与像素电极402之间的电气信号的相互耦合，减小了栅极耦合电压幅值，减小了栅极耦合电压对公共电极补偿的要求；(2)减小数据线206与栅极扫描线103、503之间的耦合电容，也减小了数据线206与公共电极线104、504间的偶合电容，从而减小了在数据线206上传输的信号波形失真，并减小了在栅极扫描线103、503上传输扫描信号的波形失真的程度，更容易将准确的信号电压在合理的时间写入相应的像素；(3)在不改变TFT沟道区108、508结构，保持TFT特性的情况下，减小了栅极102、502与源极204之间的寄生电容，从而减小了数据线206与栅极扫描线103、503之间的电气信号的相互耦合，降低了栅极扫描线103、503和数据线206上传输信号的负载。

Claims (3)

1.一种薄膜晶体管阵列基板的制造方法，包括如下步骤：

在一透明基板上依次形成一第一金属层和第一绝缘层膜，使用一半曝光掩模版，所述半曝光掩模版具有非曝光区、半曝光区和全曝光区，对应不同的曝光区域，形成厚度不同的光刻胶，刻蚀去除未受光刻胶保护的第一金属层和第一绝缘层膜，形成一栅极、与所述栅极电气连接的一栅极扫描线及第一栅极绝缘层图案；

接着，进行光刻胶减薄，去除半曝光区域的光刻胶，保留非曝光区域的光刻胶，然后沉积具有一定厚度的第二绝缘层，去除保留的光刻胶，并将沉积其上的第二绝缘层一并去除，形成具有不同厚度的绝缘层；形成半导体层；

形成沟道区、漏极/源极以及与源极电气连接的数据线，并定义出像素区域；

在漏极上方形成钝化绝缘层，并在钝化绝缘层上刻蚀出接触孔；

在透明基板表面形成像素电极。

2.根据权利要求1所述的制造方法，其特征在于沟道区对应的为非曝光区，栅极与漏极或源极交叠区域、栅极扫描线与数据线交叠区域相对应的为半曝光区，像素区域相对应的为全曝光区。

3.根据权利要求2所述的制造方法，其特征在于所述的第一金属层上还形成有与栅极扫描线平行的公共电极线，所述数据线与公共电极线交叠区域相对应的为半曝光区。

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