CN100563031C - 一种单层多晶硅、多位的非易失性存储元件及其制造方法 - Google Patents

一种单层多晶硅、多位的非易失性存储元件及其制造方法 Download PDF

Info

Publication number
CN100563031C
CN100563031C CNB2007101045508A CN200710104550A CN100563031C CN 100563031 C CN100563031 C CN 100563031C CN B2007101045508 A CNB2007101045508 A CN B2007101045508A CN 200710104550 A CN200710104550 A CN 200710104550A CN 100563031 C CN100563031 C CN 100563031C
Authority
CN
China
Prior art keywords
diffusion zone
grid
floating grid
substrate
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2007101045508A
Other languages
English (en)
Other versions
CN101079448A (zh
Inventor
郭明昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN101079448A publication Critical patent/CN101079448A/zh
Application granted granted Critical
Publication of CN100563031C publication Critical patent/CN100563031C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/10—Floating gate memory cells with a single polysilicon layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种非易失性存储元件，包括基板与形成于基板上的电介质层。控制栅极与两个浮置栅极形成于电介质层上，所述两个浮置栅极分别形成于控制栅极的两侧。因此，该非易失性存储元件可利用单一多晶硅工艺而形成，该工艺与传统互补金属氧化物半导体场效应晶体管工艺兼容。此外，该器件可储存二位数据，各储存于每一浮置栅极中。该器件可包括两个扩散区域于基板中、并分别接近每一浮置栅极，或包括四个扩散区域、并分别接近每一浮置栅极的每一边缘。

Description

一种单层多晶硅、多位的非易失性存储元件及其制造方法
技术领域
本发明的实施例涉及非易失性存储元件，尤其涉及一种与互补金属氧化物半导体场效应晶体管工艺兼容的单层多晶硅非易失性存储元件。
背景技术
许多非易失性半导体内存是基于已知的金氧半导体结构(MOS)。换言之，其包括了以电介质层而与基板分隔的栅极结构。扩散区域植入于基板中并位于栅极结构的角落之下。当施加适当的电压至扩散区域与控制栅极时，可以在基板的上层内、介于扩散区域之间并在栅极结构之下生成沟道。如电子等载流子可在扩散区域之间的沟道中移动。
若在栅极结构的方向中存在一够强的电场分量，则如电子等载流子可被吸引至栅极结构处。若电子具有足够的能量以克服电介质层的势垒，则这些载流子可穿透电介质层而注入。
举例而言，图1示出已知浮置栅极存储元件100。可以了解的是，该浮置栅极器件可做为已知快闪存储元件的基础存储结构。浮置栅极器件100包括了基板102，在基板102中则植入有扩散区域104与106。在图1的范例中，器件100为NMOS器件，即基板102为P型基板，而扩散区域104、106则为N型扩散区域。可以了解的是，特定的存储元件也可使用PMOS结构，即基板102为N型基板，且扩散区域104、106为P型扩散区域。
电介质层110接着形成于基板上、介于扩散区域104与106之间。该电介质层通常为二氧化硅(SiO2)电介质层，并可被称为隧穿氧化物层。浮置栅极112形成于电介质层110之上。浮置栅极112典型地从多晶硅层而形成，该多晶硅层沉积于基板102之上，并蚀刻至适当的尺寸。层间电介质层114接着形成于浮置栅极112之上，并且控制栅极116接着形成于层间电介质层114之上。如同浮置栅极112，控制栅极116典型地从多晶硅层经蚀刻至适当尺寸而形成。
当适当的电压施加至控制栅极116以及扩散区域104、106时，在基板102的沟道区域108中可形成沟道。施加至控制栅极116的电压将耦接至控制栅极112以生成用以将在沟道区域108中的载流子吸引至浮置栅极112所需要的场分量。可以了解的是，在控制栅极116与浮置栅极112之间的耦接取决于施加至控制栅极116的电压，并取决于与控制栅极116、层间电介质层114、浮置栅极112有关的尺寸。
可以进一步了解的是，在非易失性半导体存储技术中，密度与成本是重要的驱动因素。针对非易失性半导体存储元件的大量需求，则使得此等内存必须以大规模、低成本的方式制造。此外，非易失性半导体存储元件对于新应用的需求，将会需要更多的容量、以及更小的尺寸。
图1的器件100预防了在这个方面的几个考量。首先，由于浮置栅极112与控制栅极116由多晶硅层所形成，因此器件100以“双层多晶硅”工艺所制造。这会使得器件100的制造方式与现有的CMOS技术不兼容，因为现有的CMOS技术为单一多晶硅工艺。因此，为了制造器件100，将需要特殊的制造程序。再者，器件100仅能储存一位的信息，进而限制了使用器件100所能达到的密度。
发明内容
本发明公开一种非易失性存储元件，其包括基板，并在基板上形成电介质层。控制栅极形成于电介质层上，同时两个浮置栅极也形成于基板上、并分别位于控制栅极的两侧。因此，该非易失存储元件可使用单一多晶硅工艺而制造，因而与现有互补金属氧化物半导体场效应晶体管工艺兼容。此外，该器件可储存双位数据，分别位于每一浮置栅极。
依据本发明提供实施例的目的，该器件在基板中形成有两个扩散区域，分别接近每一浮置栅极。
依据本发明提供实施例的另一目的，该器件可包括四个扩散区域，分别接近每一浮置栅极的各边缘。
依据本发明提供实施例的又一目的，控制栅极、扩散区域与浮置栅极之间的耦接，用以在基板中形成沟道，以允许器件的操作。
依据本发明提供实施例的又一目的，沟道热电子技术被用以对该器件进行编程。
依据本发明提供实施例的又一目的，紫外线照射(UV)可被用以擦除该器件。
依据本发明提供实施例的又一目的，带间热空穴注入(BTBHHI)技术可被用以擦除此器件。
以下详细说明本发明的结构与方法。本发明内容部分的目的并非在于定义本发明。本发明由权利要求书所定义。举凡本发明的实施例、特征、目的及优点等将可透过下列说明权利要求书及附图获得充分了解。
附图说明
图1示出已知浮置栅极存储元件；
图2示出根据本发明实施例的非易失性存储元件配置；
图3根据本发明另一实施例，示出例示非易失性存储元件的配置；
图4示出图2中的器件耦合至浮置栅极；
图5示出图2的器件的例示尺寸；
图6根据本发明的实施例，示出用以对图2器件中的第一位进行编程的例示方法；
图7根据本发明的实施例，示出用以对图2器件的第二位进行编程的例示方法；
图8根据本发明的实施例，示出用以擦除图2器件中的第一位的例示方法；
图9根据本发明的实施例，示出用以擦除图2器件中的第二位的例示方法；
图10根据本发明另一实施例，示出用以擦除图2器件中的两个位的例示方法；
图11根据本发明的实施例，示出用以逆读取图2器件中的第一位的例示方法；
图12根据本发明的实施例，示出用以逆读取图2器件中的第二位的例示方法；
图13根据本发明的实施例，示出用以对图3器件中的第一位进行编程的例示方法；
图14根据本发明的实施例，示出用以对图3器件中的第二位进行编程的例示方法；
图15根据本发明的实施例，示出用以擦除图3器件中的第一位的例示方法；
图16根据本发明的实施例，示出用以擦除图3器件中的第二位的例示方法；
图17根据本发明的实施例，示出用以擦除图3器件中的两个位的例示方法；
图18根据本发明的实施例，示出用以逆读取图3器件中的第一位的例示方法；
图19根据本发明的实施例，示出用以逆读取图3器件中的第二位的例示方法；
图20-24为剖面图，示出根据本发明的实施例中用以制造图2与图3的器件的各个步骤；以及
图25为剖面图，根据本发明实施例示出用以制造图3器件的步骤。
具体实施方式
以下所述的各个实施例涉及一种非易失性存储元件，其包括基板与形成于该基板上的电介质层。控制栅极形成于该电介质层上，接着则沉积两个浮置栅极于电介质层上控制栅极的两侧。扩散区域形成于基板中。施加至控制栅极与扩散区域的电压，可被耦接至浮置栅极，以在基板中形成沟道，而提供用以使得在沟道区域中的载流子可穿透电介质层而进入浮置栅极所需要的电场。
可以了解的是，在此所述的任何尺寸、测量结果、范围、测试结果、数据资料等，接近真实且并非被用做为准确资料。其接近真实的程度将取决资料的本质、所使用特定实施例的内容与实施方式。
图2示出非易失性存储元件，其根据本发明的实施例而配置。器件200包括基板202，并于基板中形成有扩散区域212与214。在图2的实施例中，基板202为P型基板、且扩散区域212、214为N型扩散区域。因此，器件200为NMOS器件。然而可以了解的是，在其它实施例中器件200可为PMOS器件，其包括N型基板以及P型扩散区域。
电介质层204接着形成于基板202之上。浮置栅极结构206与210、以及控制栅极结构208，接着利用单一多晶硅工艺而形成于电介质层204之上。换言之，浮置栅极206、控制栅极208、浮置栅极210从单一多晶硅层所形成，而该单一多晶硅层则形成于电介质层204之上。该多晶硅层与电介质层204接着利用已知光刻技术而进行蚀刻，以形成图2所示的栅极结构与栅极电介质层。
因此，器件200可利用单一多晶硅工艺而制造，而使其与已知的CMOS工艺技术兼容。用以制造器件200的例示工艺如下所详述。
图3示出非易失性存储元件300的例示实施例，其根据本发明另一实施例而进行配置。在图3的实施例中，器件300包括额外的扩散区域220与222。器件200与300之间的操作差异，将详述如下。此外，用以制造器件200与300的工艺步骤差异，也将详述如下。
请参照图2，每一浮置栅极206与210配置成储存代表一位信息的电荷，例如逻辑“1”或逻辑“0”。因此，器件200配置成进行多位操作，其进而可增加密度、减少器件尺寸、缩短制造时间、和/或降低成本。
施加至控制栅极208的电压，可耦接至浮置栅极206与210，以协助浮置栅极206与210的编程、擦除与读取。因此，举例而言，为了对浮置栅极206进行编程，施加至控制栅极208的电压耦接至浮置栅极206，以在基板202中、浮置栅极206之下，生成沟道区域216。耦接至浮置栅极206的电压也可提供用以在沟道区域216中诱发载流子以穿透电介质层204而进入浮置栅极206所需的电场。相似地，施加至控制栅极208的电压也可耦接至浮置栅极210，以允许针对浮置栅极210中所储存的位进行编程、擦除、与读取。
该耦接可通过图4与图5而进一步了解。图4示出在器件200中的各栅极及各层与浮置栅极206之间所形成的电容。可以了解的是，针对浮置栅极210的耦接机制也是相同的。因此，为了简要起见，与浮置栅极210相关的耦接机制描述将被省略。相似地，可以了解的是，器件300的耦接机制也与器件200相同。因此，为了简要起见，与器件300相关的耦接机制描述将被省略。
如图4所示，当电压施加至控制栅极208时，该电压将经由控制栅极电容(CCG)而耦接至浮置栅极206。浮置栅极206接着经由本体电容(CB)而耦接至基板202。此外，当电压施加至扩散区域212时，浮置栅极206可经由界面电容(CJ)而与扩散区域212耦接。该电容耦接机制生成用以致使在沟道区域216中的载流子穿透电介质层204而进入浮置栅极206所需要的电场。
图5根据特定实施例，说明与器件200相关的例示尺寸。这些尺寸可用以说明器件200所能产生的耦接作用。首先，控制栅极电容(CCG)、界面电容(CJ)、与本体电容(CB)由下列方程式获得：
CCG＝ε(H*W)/L1           (1)
CB＝ε(L3*W)/T            (2)
CJ＝ε(L4*W)/T            (3)
其中，ε为介电常数；以及
W为栅极进入页面的宽度
H为栅极的高度
L1为栅极间的间隔物的长度
L3为电介质层在栅极底下的长度，不包括L4
L4为电介质层在浮置栅极下、扩散区域上的长度
T为电介质层的厚度
因此，控制栅极电容(CCG)等于ε乘以控制栅极208的高度、再乘以控制栅极208的宽度、再除以控制栅极208与浮置栅极206之间的空间。本体电容(CB)则等于ε乘以电介质层204在浮置栅极206下的长度(不包括重叠至扩散区域212的部分)、再乘以浮置栅极206的宽度、接着除以电介质层204的高度。界面电容(CJ)等于ε乘以在浮置栅极206之下、扩散区域212之上的电介质层204的长度、乘以浮置栅极206的宽度、接着除以电介质层204的厚度。
整体电容由下列方程式获得：
CTOT＝CJ+CCG+CB    (4)
在控制栅极208与浮置栅极206之间的耦合比例，由下列方程式获得：
αCG＝CCG/CTOT     (5)
在扩散区域212与浮置栅极206之间的耦合比例，由下列方程式获得：
αJ＝CJ/CTOT    (6)
因此，在浮置栅极206上的电压可由下列方程式获得：
VFG＝(VCG*αCG)+(VN*αJ)    (7)
其中，VCG系为控制栅极电压，且
VN为扩散区域电压。
举例而言，在一个实施例中，根据本发明系统与方法所配置的非易失性存储元件，可包括下列尺寸：
H＝1000埃；
L1＝200埃；
L3＝400埃；
L4＝200埃；且
T＝100埃。
因此，总体电容由方程式(4)所获得：
CTOT＝CJ+CCG+CB＝ε11W
在控制栅极208与浮置栅极206之间的耦合比例，由方程式(5)而获得：
αCG＝CCG/CTOT＝ε5W/ε11W＝5/11
在扩散区域212与浮置栅极206之间的耦合比例，接着由方程式(6)获得：
αJ＝CJ/CTOT＝ε2W/ε11W＝2/11
在浮置栅极206上的电压，可由下列方程式获得：
VFG＝(VCG*αCG)+(VN*αJ)
＝VCG*5/11+VN*2/11
可以了解的是，在此所述的尺寸可以随着特定发明的需求而改变；然而可以了解的是，无论使用何种尺寸，一定要达到足够的耦合。因此，实施例的实际尺寸必须足以提供所需要的耦合。
举例而言，在其它实施例中，上述的尺寸可落在下列近似范围内：
H＝800-1500埃；
L1＝160-300埃；
L3＝300-500埃；
L4＝160-300埃；且
T＝50-250埃。
图6根据本发明的实施例，示出器件200的浮置栅极206的例示编程操作。首先，可施加高电压至控制栅极208，该电压同时如上所述而耦接至浮置栅极206。也可施加电压至扩散区域212、214，以横越沟道区域而产生大横向电场。在此情况下，施加低电压至扩散区域214(在此作用为源极区域)，并施加高电压至扩散区域212(在此作用为漏极区域)。施加至扩散区域212的高电压也如上所述而耦接至浮置栅极206。
与浮置栅极206耦合的高电压，必须足以允许在浮置栅极206之下形成反转沟道区域216，因而使大横向电场可诱发载流子(在此为电子602)，载流子并在沟道216中从扩散区域214流向扩散区域212，最后流入浮置栅极206。耦合至浮置栅极206的电压必须足以致使至少部分载流子602经由电介质层204而注入浮置栅极206。被注入的载流子接着会被储存于浮置栅极206中，进而改变临界电压(VT)，且因此对浮置栅极206的状态进行编程。
可以了解的是，载流子602必须具有足够得能量而克服电介质层204的势垒高度。举例而言，若电介质层204为二氧化硅电介质层，载流子602必须具有超过3.2eV的能量，以克服二氧化硅层204的势垒高度。在图6中所示的注入形式，一般称为沟道热电子(CHE)注入。
在图6的实施例中，大约10伏特的高电压施加至控制栅极208，且大约5伏特的高电压施加至扩散区域212，而扩散区域214则维持在约0伏特。可以了解的是，在此所述的电压仅做为举例用，且实际的电压会随着特定实施方式的需求而变动。举例而言，在特定实施例中，施加至控制栅极208的电压可介于约8至12伏特之间，且施加至扩散区域212的电压可介于约4至6伏特之间。
图7根据本发明的实施例，示出用以对浮置栅极210进行编程的例示CHE方法。在此，横向电场的方向必须被逆转，以使得在沟道218中，载流子702从扩散区域212流向扩散区域214，而沟道218则由施加至控制栅极208与扩散区域214的电压耦接至浮置栅极210，而产生在浮置栅极210之下。与浮置栅极210耦合的电压，必须足以致使至少部分的载流子702可经由电介质层204而注入浮置栅极210。
在图7的实施例中，大约10伏特的高电压施加至控制栅极208，且大约为5伏特的高电压施加至扩散区域212，同时扩散区域214维持在约0伏特。可以了解的是，在此所述的电压仅做为举例用，且实际的电压会随着特定实施方式的需求而变动。举例而言，在特定实施例中，施加至控制栅极208的电压可介于约8至12伏特之间，且施加至扩散区域212的电压可介于约4至6伏特之间。
可以了解的是，在图6和图7所示的方法中，沟道216与218将基板202的区域长度，从扩散区域212往扩散区域214延伸。这些沟道通过施加至控制栅极208的电压、以及该电压与浮置栅极206及210之间的耦合作用而产生。
图8根据本发明的实施例，示出用以擦除器件200的第一位的例示方法。在图8的实施例中，使用带间热空穴(BTBHH)注入技术以擦除浮置栅极206。带间热空穴注入通过在浮置栅极206与扩散区域212之间产生栅极诱发漏极漏电流(GIDL)而生成。当施加负偏压至浮置栅极206，并施加正偏压至扩散区域212时，则会产生栅极诱发漏极漏电流。因此，如图8所示，大负电压施加至控制栅极208。该大负电压会耦合至浮置栅极206，因而施加负偏压至浮置栅极206。接着施加高电压至扩散区域212。扩散区域214维持在低电压(即0伏特)，以防止带间热空穴擦除浮置栅极210。
在图8的状态下，位于浮置栅极206之下并靠近沟道区域216的N型扩散区域212的一大部分，会被擦除电子。当横跨电介质层204的电场足够大、且扩散区域212的掺杂浓度介于约1018至1019cm-3的范围内时，空穴802可隧穿沟道电介质层204而流入浮置栅极206，并在此擦除所有储存于浮置栅极206中的电子。
可以了解的是，在图8中所示的电压仅做为举例用，且实际的电压会随着特定实施方式的需求而变动。举例而言，在特定实施例中，施加至控制栅极208的电压可介于约-15至-25伏特之间，且施加至扩散区域212的电压可介于约4至6伏特之间。
图9根据本发明的实施例，示出用以擦除器件200的第二位的例示带间热空穴方法。因此，其施加大负电压(例如-20伏特)至控制栅极208，以施加负偏压至浮置栅极210。在该范例中，扩散区域214施加以正偏压(例如5伏特)，而扩散区域212则维持在低电压(即0伏特)，以避免带间热空穴擦除浮置栅极206。由施加至浮置栅极210与扩散区域214的偏压所产生并横跨电介质层204的电场，会消耗在扩散区域214中的部分电子，并开始进行在电介质层204中所生成的次要载流子902的带间热空穴注入至浮置栅极210中，并在此擦除先前储存于浮置栅极210中的电子。
同样地，可以了解的是，在图9中所示的电压仅做为举例用，且实际的电压会随着特定实施方式的需求而变动。举例而言，在特定实施例中，施加至控制栅极208的电压可介于约-15至-25伏特之间，且施加至扩散区域214的电压可介于约4至6伏特之间。
图10根据本发明的实施例，示出用以擦除器件200的例示方法。根据图10，照射紫外线1004于器件200之上。紫外线1004的能量会提供能量足以穿透电介质层204的电子，并漏散进入基板202。
图11根据本发明的实施例，示出用以读取器件200的浮置栅极206的例示逆读取操作。首先，必须施加高电压至控制栅极208。也可施加高电压至扩散区域214，并施加低电压至扩散区域212。
在图11的实施例中，可施加范围介于5至9伏特的高电压(例如约6.6伏特)至控制栅极208。同时施加范围介于约1至2.5伏特的高电压(例如约1.6伏特)至扩散区域214。扩散区域212可维持在大约0伏特的低电压，同样地，在图11中所示的电压仅做为举例用，且实际的电压会随着特定实施方式的需求而变动。
相似地，图12根据本发明的实施例，示出用以读取器件200的浮置栅极210的例示逆读取操作。在此，施加至扩散区域212与214的电压相反，使得储存于器件200左侧的位可被读取。
在图12的实施例中，施加范围介于约5至9伏特的高电压(例如约6.6伏特)至控制栅极208。并施加范围介于约1至2.5伏特的高电压(例如约1.6伏特)至扩散区域212。扩散区域214可维持在约0伏特的低电压。同样地，在图12中所示的电压仅做为举例用，且实际的电压会随着特定实施方式的需求而变动。
图13根据本发明的实施例，示出器件300的例示编程操作。如同图6的实施例，使用沟道热电子(CHE)注入而对器件300的第一位进行编程。器件300可被视为包括三部分，由浮置栅极210与扩散区域214、220所构成的储存器件、由控制栅极208与扩散区域220、222所构成的存取晶体管、以及由浮置栅极206与扩散区域222、212所构成的第二储存器件。为了使电流在沟道区域216中流动以对浮置栅极206进行编程，存取晶体管必须是开启状态。
因此，可先施加高电压至控制栅极208。供应至控制栅极208的电压，会开启包括有控制栅极208的存取晶体管。同时也可施加电压至扩散区域212与214，以产生横跨沟道区域的大横向电场。在此情况中，低电压施加至扩散区域214，同时高电压施加至扩散区域212。施加至扩散区域212的高电压也同时耦合至浮置栅极206，如上所示。
耦接至浮置栅极206的高电压，必须足以允许反转沟道区域216形成于浮置栅极206之下，并使得载流子(在该例中为电子1302)可在该区域中通过大横向电场而诱发，并在沟道216中从扩散区域222流向扩散区域212。耦合至浮置栅极206的电压，也必须足以致使至少部分的载流子1302经由电介质层204而注入浮置栅极206。所注入的载流子接着则会被储存于浮置栅极206中，并改变其临界电压(VT)、并进而对浮置栅极206的状态进行编程。
可以了解的是，载流子1302的能量必须足以克服电介质层204的势垒高度。举例而言，若电介质层204为二氧化硅电介质层，则载流子1302的能量必须高于3.2eV，以克服二氧化硅层204的势垒高度。
在图13的实施例中，施加大约为10伏特的高电压至控制栅极208，并施加大约为5伏特的高电压至扩散区域212，并且扩散区域214维持在约0伏特。可以了解的是，在此所述的电压仅做为举例用，且实际的电压会随着特定实施方式的需求而变动。举例而言，在特定实施例中，施加至控制栅极208的电压可介于约8至12伏特之间，且施加至扩散区域212的电压可介于约4至6伏特之间。
图14根据本发明的实施例，示出用以对器件300的浮置栅极210进行编程的例示沟道热电子方法。在此，横向电场必须被逆转，以使得载流子1402在沟道218中从扩散区域220往扩散区域214流动，而沟道218则由于施加至控制栅极208以及扩散区域214的电压与浮置栅极210的耦合作用，而生成在浮置栅极210之下。耦合至浮置栅极210的电压，必须足以致使至少部分的载流子1402可通过电介质层204而注入浮置栅极210。
在图14的实施例中，施加大约为10伏特的高电压至控制栅极208，并施加大约为5伏特的高电压至扩散区域214，并且扩散区域212维持在约0伏特。可以了解的是，在此所述的电压仅做为举例用，且实际的电压会随着特定实施方式的需求而变动。举例而言，在特定实施例中，施加至控制栅极208的电压可介于约8至12伏特之间，且施加至扩散区域214的电压可介于约4至6伏特之间。
图15根据本发明的实施例，示出利用带间热空穴而擦除器件300的第一位的例示方法。如图15所示，施加大负电压至控制栅极208。该大负电压可被耦合至浮置栅极206，以施加负偏压至浮置栅极206。接着可施加高电压至扩散区域212。扩散区域214维持在低电压(即0伏特)，以避免带间热空穴擦除浮置栅极210。
在图15的状况中，位于浮置栅极206之下并接近沟道区域216的N型扩散区域的一大部分，将会被擦除电子。当横跨电介质层204的电场变成足够大的时候，空穴1502可通过电介质层204而注入至浮置栅极206，并在此处擦除任何先前储存于浮置栅极206中的电子。
可以了解的是，在图15中所述的电压仅做为举例用，且实际的电压会随着特定实施方式的需求而变动。举例而言，在特定实施例中，施加至控制栅极208的电压可介于约-15至-25伏特之间，且施加至扩散区域212的电压可介于约4至6伏特之间。
图16根据本发明的实施例，示出用以擦除器件300的第二位的带间热空穴方法。因此，施加大负电压(例如-20伏特)至控制栅极208，以施加负偏压至浮置栅极210。在该例中，扩散区域214施加以正偏压(例如5伏特)，且扩散区域212系持在低电压(例如0伏特)，以避免带间热空穴擦除浮置栅极206。通过施加至浮置栅极210与扩散区域214的偏压所生成于横跨电介质层204的电场，会消除扩散区域214中的部分电子，并使得在电介质层204中所生成的次要载流子1602开始进行带间热空穴注入至浮置栅极210，并在此处擦除先前储存于浮置栅极210中的电子。
相同地，可以了解的是，在图16中所述的电压仅做为举例用，且实际的电压会随着特定实施方式的需求而变动。举例而言，在特定实施例中，施加至控制栅极208的电压可介于约-15至-25伏特之间，且施加至扩散区域214的电压可介于约4至6伏特之间。
图17根据本发明的实施例，示出器件300的例示擦除操作。在图17的实施例中，照射紫外线1704于器件300上。紫外线1704的能量会提供带有足够能量的电子1702，使其穿透电介质层204并漏散至基板202中。
图18根据本发明的实施例，示出用以读取器件300的浮置栅极206的例示逆读取操作。首先，必须施加高电压至控制栅极208。也可施加高电压至扩散区域214，同时施加低电压至扩散区域212。施加至控制栅极208的高电压，会开启包括有控制栅极208的存取晶体管。
在图18的实施例中，可施加范围介于5至9伏特的高电压(例如约6.6伏特)至控制栅极208。同时施加范围介于约1至2.5伏特的高电压(例如约1.6伏特)至扩散区域214。扩散区域212可维持在大约0伏特的低电压，同样地，在图18中所示的电压仅做为举例用，且可以了解的是，实际使用的电压会随着特定实施方式的需求而变动。
相似地，图19根据本发明的实施例，示出用以读取器件300的浮置栅极210的例示逆读取操作。在此，施加至扩散区域212与214的电压相反，而可以读取储存于器件300左侧的位。
在图19的实施例中，可施加范围介于5至9伏特的高电压(例如约6.6伏特)至控制栅极208。同时施加范围介于约1至2.5伏特的高电压(例如约1.6伏特)至扩散区域212。扩散区域214可维持在大约0伏特的低电压，同样地，在图19中所示的电压仅做为举例用，且可以了解的是，实际使用的电压会随着特定实施方式的需求而变动。
因此，上述的非易失性存储元件、及其相关的方法，可提供较高的密度、较低的成本、以及较少的功率消耗。此外上述的器件与传统的单一多晶硅制造程序兼容，而可以更进一步降低成本、增加产量。
图20-24为制造如器件200的根据本发明实施例所配置的非易失性存储元件的特定工艺步骤的剖面图。首先，如图20所示，该工艺可由硅基板2002开始。在图20的实施例中，基板2002为P型硅基板，然而可以了解的是，根据本发明所述的实施例，也可使用N型硅基板。
栅极电介质层2004接着形成于基板2002之上。举例而言，栅极电介质层2004可为二氧化硅(SiO2)层。栅极电介质层2004可通过化学气相沉积(CVD)而沉积，特别是可利用高密度等离子体化学气相沉积(HDPCVD)工艺而沉积该栅极电介质层2004。
多晶硅层2006接着沉积于栅极电介质层2004之上。多晶硅层2006也可通过化学气相沉积工艺而沉积。
如图21所示，多晶硅层2006接着利用由光刻胶层2008所形成的光刻胶掩模而进行图案化，光刻胶层2008涂布于多晶硅层2006之上。光刻胶层2008可利用已知的光刻技术而被涂布并图案化(或称定义)。
如图22所示，一旦光刻胶层2008如图21所定义，多晶硅层2006与栅极电介质层2004可被蚀刻，以形成栅极结构2010、2012、2014。由于垂直侧壁为栅极结构2010、2012、2014所必须，优选使用非等向性蚀刻工艺以蚀刻多晶硅层2006与栅极电介质层2004。所定义的光刻胶层2008可接着利用如等离子体灰化法而移除。
如图23所示，氧化物隔离物2016接着形成于栅极结构2010、2012、2014的侧边。举例而言，氧化物隔离物2016可利用沉积氧化物层于基板2002上并接着移除(蚀刻)不需要的部分而形成。
如图24所示，扩散区域2018、2020可接着形成于基板2002中。
图25示出专门用以制造器件300的工艺步骤示意图。因此，器件300的制造可依照上述图20-22中制造器件200的方法而进行；然而如图25所示，一旦栅极结构2010、2012、2014形成之后，即可进行扩散区域2018、2020、2022、2024的植入。一旦扩散区域2018、2020、2022、2024的植入完成后，即可如图23而形成氧化物隔离物2016。
可以了解的是，上述的步骤并不代表所有制造非易失性存储元件时所需要的步骤。可以了解的是，也需要进行其它前置与后续工艺步骤，如清洁步骤、研磨步骤、多晶硅层和/或金属连接层形成步骤等。因此，可以了解的是上述的各个步骤，独特地涉及在制造本发明所述的非易失性存储元件时所需的步骤，而非用以列明制造该器件时所需要的所有步骤。
虽然本发明系已参照优选实施例来加以描述，但是应该了解的是，本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，并且其它替换方式及修改样式将为本领域技术人员所想到。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者皆不脱离本发明之精神范畴。因此，所有此等替换方式及修改样式旨在落在本发明于所附权利要求书及其等同物所界定的范畴之中。任何在前文中提及的专利申请以及印刷文本，均列为本案的参考。

Claims (43)

1、一种非易失性存储元件，包括：
基板；
电介质层，其形成于该基板上；
控制栅极，其形成于该电介质层上；
第一浮置栅极，其形成于该电介质层上并位于该控制栅极的一侧；
第二浮置栅极，其形成于该电介质层上并位于该控制栅极的另一侧；
第一扩散区域，其形成于该基板中接近该第一浮置栅极处；
第二扩散区域，其形成于该基板中接近该第二浮置栅极处；
第三扩散区域，其形成于该基板中接近该第一浮置栅极与该控制栅极处；以及
第四扩散区域，其形成于该基板中接近该第二浮置栅极与该控制栅极处，
其中，所述第一扩散区域、第二扩散区域、第三扩散区域、以及第四扩散区域彼此互相分离。
2、如权利要求1所述的非易失性存储元件，其中该基板为p型基板。
3、如权利要求1所述的非易失性存储元件，其中该基板为n型基板。
4、如权利要求1所述的非易失性存储元件，其中该第一与第二浮置栅极以及控制栅极，可利用单一多晶硅工艺而制造。
5、如权利要求1所述的非易失性存储元件，其中该控制栅极与该第一扩散区域配置成施加至控制栅极以及第一扩散区域的电压与该第一浮置栅极耦合。
6、如权利要求5所述的非易失性存储元件，其中介于该控制栅极与该第一浮置栅极之间的电容，为介电常数乘以该控制栅极的高度，再乘以该控制栅极的宽度，而接着除以介于该控制栅极与该浮置栅极之间的距离。
7、如权利要求6所述的非易失性存储元件，其中该控制栅极的高度为800至1500埃。
8、如权利要求6所述的非易失性存储元件，其中介于该控制栅极与该第一浮置栅极之间的距离为160至300埃。
9、如权利要求1所述的非易失性存储元件，其中介于该第一浮置栅极与该第一扩散区域之间的电容，为介电常数乘以在该第一浮置栅极之下、该第一扩散区域之上的该电介质层的长度，再乘以该第一浮置栅极的宽度，而接着除以该电介质层的厚度。
10、如权利要求9所述的非易失性存储元件，其中位于该第一浮置栅极之下、该第一扩散区域之上的该电介质层的长度，为100至300埃。
11、如权利要求9所述的非易失性存储元件，其中该电介质层的厚度为50至250埃。
12、如权利要求1所述的非易失性存储元件，其中该控制栅极与该第二扩散区域，配置成通过施加至该控制栅极及该第二扩散区域的电压而与该第二浮置栅极耦合。
13、如权利要求12所述的非易失性存储元件，其中介于该控制栅极与该第二浮置栅极之间的电容，为介电常数乘以该控制栅极的高度，再乘以该控制栅极的宽度，而接着除以介于该控制栅极与该浮置栅极之间的距离。
14、如权利要求13所述的非易失性存储元件，其中该控制栅极的高度为800至1500埃。
15、如权利要求13所述的非易失性存储元件，其中介于该控制栅极与该第二浮置栅极之间的距离为160至300埃。
16、如权利要求1所述的非易失性存储元件，其中介于该第二浮置栅极与该第二扩散区域之间的电容为介电常数乘以该电介质层的长度，再乘以该第二浮置栅极的宽度，而接着除以该电介质层的厚度，其中该电介质层位于该第二浮置栅极之下以及该第二扩散区域之上。
17、如权利要求16所述的非易失性存储元件，其中位于该第二浮置栅极之下以及该第二扩散区域之上的该电介质层的长度为100至300埃。
18、如权利要求9所述的非易失性存储元件，其中该电介质层的厚度为50至250埃。
19、如权利要求1所述的非易失性存储元件，其中该器件配置成存储二位的信息。
20、一种用于对非易失性存储元件进行编程的方法，其中该非易失性存储元件包括：基板；电介质层；形成于该电介质层上的第一浮置栅极、第二浮置栅极以及控制栅极；形成于该基板中接近该第一浮置栅极处的第一扩散区域；形成于该基板中接近该第二浮置栅极处的第二扩散区域；形成于该基板中接近该第一浮置栅极与该控制栅极处的第三扩散区域；以及形成于该基板中接近该第二浮置栅极与该控制栅极处的第四扩散区域，其中，所述第一扩散区域、第二扩散区域、第三扩散区域、以及第四扩散区域彼此互相分离，所述方法包括：
施加高电压至该控制栅极，其中配置该控制栅极以将该所施加电压与该第一浮置栅极耦合，以在该基板中该第一浮置栅极之下生成沟道；
施加高电压至该第一扩散区域，并施加低电压至该第二扩散区域，以生成高水平电场于该第一与第二扩散区域之间。
21、如权利要求20所述的方法，其中所施加至该控制栅极的该高电压为8至12伏特。
22、如权利要求20所述的方法，其中所施加至该第一扩散区域的该高电压为4至6伏特。
23、如权利要求20所述的方法，还包括注入电荷于该第二浮置栅极中，其中注入电荷于该第二浮置栅极的步骤系包括：
施加高电压至该控制栅极，其中配置该控制栅极以将所施加的电压与该第二浮置栅极耦合，以在该基板中位于该第二浮置栅极之下处生成沟道；以及
施加高电压至该第二扩散区域，并施加低电压至该第一扩散区域，以生成高水平电场于该第一与第二扩散区域之间。
24、如权利要求20所述的方法，其中用以注入电荷于该第一浮置栅极的该高水平电场，形成于该第一与该第三扩散区域之间。
25、如权利要求20所述的方法，其中用以注入电荷于该第二浮置栅极的该高水平电场，形成于该第二与该第四扩散区域之间。
26、一种用于对非易失性存储元件进行擦除的方法，其中该非易失性存储元件包括：基板；电介质层；形成于该电介质层上的第一浮置栅极、第二浮置栅极以及控制栅极；形成于该基板中接近该第一浮置栅极处的第一扩散区域；形成于该基板中接近该第二浮置栅极处的第二扩散区域；形成于该基板中接近该第一浮置栅极与该控制栅极处的第三扩散区域；以及形成于该基板中接近该第二浮置栅极与该控制栅极处的第四扩散区域，其中，所述第一扩散区域、第二扩散区域、第三扩散区域、以及第四扩散区域彼此互相分离，所述方法包括：
施加大负电压至该控制栅极，配置该控制栅极以将该所施加的电压与该第一浮置栅极耦合；
施加高电压至该第一扩散区域，其中生成于该第一浮置栅极与该第一扩散区域之间的电场生成次要载流子于该第一扩散区域中，并提供该些次要载流子足够的能量以注入穿透该电介质层，并注入该第一浮置栅极中；以及
施加低电压至该第二扩散区域，
其中该器件的擦除包括使该器件受到紫外线照射。
27、一种用于对非易失性存储元件进行擦除的方法，其中该非易失性存储元件包括：基板；电介质层；形成于该电介质层上的第一浮置栅极、第二浮置栅极以及控制栅极；形成于该基板中接近该第一浮置栅极处的第一扩散区域；形成于该基板中接近该第二浮置栅极处的第二扩散区域；形成于该基板中接近该第一浮置栅极与该控制栅极处的第三扩散区域；以及形成于该基板中接近该第二浮置栅极与该控制栅极处的第四扩散区域，其中，所述第一扩散区域、第二扩散区域、第三扩散区域、以及第四扩散区域彼此互相分离，所述方法包括：
施加大负电压至该控制栅极，配置该控制栅极以将该所施加的电压与该第一浮置栅极耦合；
施加高电压至该第一扩散区域，其中生成于该第一浮置栅极与该第一扩散区域之间的电场生成次要载流子于该第一扩散区域中，并提供该些次要载流子足够的能量以注入穿透该电介质层，并注入该第一浮置栅极中；以及
施加低电压至该第二扩散区域。
28、如权利要求27所述的方法，其中施加至该控制栅极的该大负电压为-15至-25伏特。
29、如权利要求27所述的方法，其中所施加至该第一扩散区域的高电压为4至6伏特。
30、如权利要求27所述的方法，还包括致使空穴注入该第二浮置栅极，其中致使空穴注入该第二浮置栅极的步骤包括：
施加大负电压至该控制栅极，配置该控制栅极以将所施加的电压与该第二浮置栅极耦合；
施加高电压至该第二扩散区域，其中生成于该第二浮置栅极与该第二扩散区域之间的电场，生成次要载流子于该第二扩散区域中，并提供该些次要载流子足够的能量以注入穿透该电介质层，并注入该第二浮置栅极中；以及
施加低电压至该第一扩散区域。
31、一种用于对非易失性存储元件的第一浮置栅极进行读取的方法，其中该非易失性存储元件包括：基板；电介质层；形成于该电介质层上的第一浮置栅极、第二浮置栅极以及控制栅极；形成于该基板中接近该第一浮置栅极处的第一扩散区域；形成于该基板中接近该第二浮置栅极处的第二扩散区域；形成于该基板中接近该第一浮置栅极与该控制栅极处的第三扩散区域；以及形成于该基板中接近该第二浮置栅极与该控制栅极处的第四扩散区域，其中，所述第一扩散区域、第二扩散区域、第三扩散区域、以及第四扩散区域彼此互相分离，所述方法包括：
施加高电压至该控制栅极；
施加低电压至该第一扩散区域；以及
施加高电压至该第二扩散区域。
32、如权利要求31所述的方法，其中施加至该控制栅极的该高电压为5至9伏特。
33、如权利要求31所述的方法，其中施加至该第二扩散区域的高电压为1至2.5伏特。
34、如权利要求31所述的方法，其中施加至该第一扩散区域的低电压为0伏特。
35、一种用于对非易失性存储元件的第二浮置栅极进行读取的方法，其中该非易失性存储元件包括：基板；电介质层；形成于该电介质层上的第一浮置栅极、第二浮置栅极以及控制栅极；形成于该基板中接近该第一浮置栅极处的第一扩散区域；形成于该基板中接近该第二浮置栅极处的第二扩散区域；形成于该基板中接近该第一浮置栅极与该控制栅极处的第三扩散区域；以及形成于该基板中接近该第二浮置栅极与该控制栅极处的第四扩散区域，其中，所述第一扩散区域、第二扩散区域、第三扩散区域、以及第四扩散区域彼此互相分离，所述方法包括：
施加高电压至该控制栅极；
施加高电压至该第一扩散区域；以及
施加低电压至该第二扩散区域。
36、如权利要求35所述的方法，其中施加至该控制栅极的该高电压为5至9伏特。
37、如权利要求35所述的方法，其中施加至该第一扩散区域的高电压为1至2.5伏特。
38、如权利要求35所述的方法，其中施加至该第二扩散区域的该低电压为0伏特。
39、一种制造易失性存储元件的方法，包括：
形成控制栅极结构于基板上；
形成第一浮置栅极结构于该基板上、位于该控制栅极结构的一侧处；
形成第二浮置栅极结构于该基板上、位于该控制栅极的另一侧处；
形成第一扩散区域于该基板中接近该第一浮置栅极结构处；
形成第二扩散区域于该基板中接近该第二浮置栅极结构处；
形成第三扩散区域于该基板中接近该第一浮置栅极结构与该控制栅极结构处；以及
形成第四扩散区域于该基板中接近该第二浮置栅极结构与该控制栅极结构处，
其中，所述第一扩散区域、第二扩散区域、第三扩散区域、以及第四扩散区域彼此互相分离。
40、如权利要求39所述的方法，其中形成该第一浮置栅极结构、该第二浮置栅极结构、以及该控制栅极结构的步骤包括：
沉积电介质层于该基板上；
沉积多晶硅层于该电介质层上；
利用光刻胶层定义该多晶硅层；以及
蚀刻该经定义的多晶硅层与该电介质层。
41、如权利要求40所述的方法，其中该电介质层与该多晶硅层利用化学气相沉积法而沉积。
42、如权利要求41所述的方法，其中该电介质层系利用高密度等离子体化学气相沉积法而沉积。
43、如权利要求39所述的方法，还包括形成氧化物隔离物于所述栅极结构之间。
CNB2007101045508A 2006-05-26 2007-05-25 一种单层多晶硅、多位的非易失性存储元件及其制造方法 Active CN100563031C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/420,701 2006-05-26
US11/420,701 US7773416B2 (en) 2006-05-26 2006-05-26 Single poly, multi-bit non-volatile memory device and methods for operating the same

Publications (2)

Publication Number Publication Date
CN101079448A CN101079448A (zh) 2007-11-28
CN100563031C true CN100563031C (zh) 2009-11-25

Family

ID=38749328

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101045508A Active CN100563031C (zh) 2006-05-26 2007-05-25 一种单层多晶硅、多位的非易失性存储元件及其制造方法

Country Status (2)

Country Link
US (1) US7773416B2 (zh)
CN (1) CN100563031C (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
CN109698005A (zh) * 2017-10-23 2019-04-30 亿而得微电子股份有限公司 单栅极非挥发性内存的擦除方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4658380A (en) * 1986-02-28 1987-04-14 Ncr Corporation CMOS memory margining control circuit for a nonvolatile memory
US5159570A (en) * 1987-12-22 1992-10-27 Texas Instruments Incorporated Four memory state EEPROM
US5760435A (en) * 1996-04-22 1998-06-02 Chartered Semiconductor Manufacturing, Ltd. Use of spacers as floating gates in EEPROM with doubled storage efficiency
US5949711A (en) * 1996-09-26 1999-09-07 Waferscale Integration, Inc. Dual bit memory cell
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
FR2776830B1 (fr) * 1998-03-26 2001-11-23 Sgs Thomson Microelectronics Cellule memoire electriquement programmable
TW434804B (en) * 1998-04-18 2001-05-16 United Microelectronics Corp Chemical mechanical polishing method of shallow trench isolation
US6258668B1 (en) * 1999-11-24 2001-07-10 Aplus Flash Technology, Inc. Array architecture and process flow of nonvolatile memory devices for mass storage applications
US6620683B1 (en) * 2001-12-04 2003-09-16 Taiwan Semiconductor Manufacturing Company Twin-bit memory cell having shared word lines and shared bit-line contacts for electrically erasable and programmable read-only memory (EEPROM) and method of manufacturing the same
TW535265B (en) * 2002-04-29 2003-06-01 Powerchip Semiconductor Corp Structure and manufacturing method of CMOS process compatible single poly-silicon erasable and programmable ROM
US7259984B2 (en) * 2002-11-26 2007-08-21 Cornell Research Foundation, Inc. Multibit metal nanocrystal memories and fabrication
US6737700B1 (en) * 2003-05-13 2004-05-18 Powerchip Semiconductor Corp. Non-volatile memory cell structure and method for manufacturing thereof

Also Published As

Publication number Publication date
CN101079448A (zh) 2007-11-28
US7773416B2 (en) 2010-08-10
US20070274130A1 (en) 2007-11-29

Similar Documents

Publication Publication Date Title
CN101075619B (zh) 半导体器件
JP4923321B2 (ja) 不揮発性半導体記憶装置の動作方法
JP2951605B2 (ja) Ｐｍｏｓ単一ポリ非揮発性メモリ構成体
US9196363B2 (en) Semiconductor device
KR100311486B1 (ko) 반도체메모리장치및그의제조방법
US9715933B2 (en) Dual function hybrid memory cell
US6025625A (en) Single-poly EEPROM cell structure operations and array architecture
US5844271A (en) Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate
KR100706071B1 (ko) 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법
JPH0574948B2 (zh)
KR100460020B1 (ko) 트랜지스터,트랜지스터어레이및불휘발성반도체메모리
CN100563031C (zh) 一种单层多晶硅、多位的非易失性存储元件及其制造方法
US7217616B2 (en) Non-volatile memory cell and method of forming the same
JP2006222367A (ja) 不揮発性半導体メモリ装置、駆動方法、及び製造方法
US20070200164A1 (en) Single poly embedded memory structure and methods for operating the same
CN101075643B (zh) 非易失性存储元件及其操作方法
KR100267870B1 (ko) 비휘발성 반도체 메모리와 그의 구동방법 및 제조방법
JP5374546B2 (ja) 半導体装置
CN114373766A (zh) 非易失性存储器装置
TWI331805B (en) A single poly, multi-bit non-volatile memory device and methods for operating the same
TWI533306B (zh) 非揮發性動態隨機存取記憶體裝置之結構及操作方法
TW201334085A (zh) 半導體記憶裝置及半導體記憶元件
WO2009081289A1 (en) Semiconductor storage device, operating and manufacturing thereof
US20100259996A1 (en) System and method for providing low cost high endurance low voltage electrically erasable programmable read only memory
KR20070030711A (ko) 반도체장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant