CN100552467C - 进行晶片水平的非箝位感性切换试验的结构和方法 - Google Patents

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Abstract

本发明涉及一种用于在由栅驱动器驱动的金属氧化物半导体场效应晶体管(MOSFET)器件上进行非箝位感性试验的电路。该电路包括用于测量随着从栅驱动器输入到MOSFET器件的脉冲宽度的增加而增加的非箝位感性试验(UIS)电流的电流传感电路，其中所述电流传感电路被提供来在达到预定的UIS电流时截止所述栅驱动器。该试验电路进一步包括连接到MOSFET器件的漏极，用于测量被用来在所述UIS试验期间探测MOSFET失效的漏电压变化的MOSFET失效探测电路。该试验电路进一步包括用于切换施加到所述MOSFET器件的电源的开/关的第一开关和在MOSFET的源漏极之间连接的第二开关。另外，该试验电路进一步包括用于接收来自MOSFET失效探测电路的MOSFET失效信号以及在UIS试验下探测到UIS失效时控制第一和第二开关切断施加到MOSFET器件的电源以防止探针损坏的定时和先合后开(MBB)电路。

Description

进行晶片水平的非箝位感性切换试验的结构和方法
技术领域
本发明总体涉及一种功率半导体器件的试验过程和器件参数的测量；更具体地，本发明涉及新颖的和更精确的测量结构和过程以更方便地获得在半导体器件的晶片水平上的器件参数。
背景技术
应用功率金属氧化物半导体场效应晶体管(MOSFET)切换感性负载的技术仍面临各种技术难题和限制。具体地，常规的试验结构和测量过程仍受到非箝位感性切换(UIS)电流在MOSFET功率晶体管的UIS试验过程期间不能方便而精确地设定的困难的限制。当在晶片水平上进行UIS试验时这些困难尤其显著，探针卡和电缆引进寄生电感，因此造成对UIS电流的测量偏差。
在非箝位感性切换操作期间，功率MOSFET晶体管的源漏结在切换循环的截止周期中被迫使进入雪崩击穿。如果MOSFET器件未适当地设计，则该功率MOSFET可能在雪崩击穿的过程中由于电压急变而损坏。由于这个原因，当MOSFET晶体管被设计用于切换应用时，MOSFET进行重复的非箝位感性切换的能力成为MOSFET功率晶体管的重要的性能参数。为了确保功率MOSFET的质量和可靠性，必须进行功率MOSFET晶体管的重复试验。
参考图1的进行功率MOSFET的UIS试验的典型操作。该试验开始于首先导通MOSFET晶体管10直至由记号I表示的电流达到预定值的步骤。然后使MOSFET晶体管10截止并迫使其进入雪崩击穿。应用连接到功率MOSFET 10的栅的电源15反复进行这样的循环，直至MOSFET晶体管10损坏并且记录循环的次数。
当MOSFET功率晶体管在非箝位感性切换试验下失效时，MOSFET晶体管10所有的管脚被短路到一起。通过探测短路状况探测出MOSFET晶体管的失效。但是，如下文进一步的讨论，在晶片水平的UIS试验过程中，MOSFET失效的探测需要对UIS电流的精确测量。该UIS电流I通过导通该MOSFET特定的时间周期来设定，取决于由I＝(V/L)*Δt定义的电感器值，其中V是电源电压30，L是电感器20的电感，Δt是施加到MOSFET 10的栅驱动的脉冲宽度。如该等式所示，电感L或电源电压的任何不确定性都将导致电流I的不确定性。
进行封装的功率MOSFET晶体管的UIS试验的典型过程通常通过将该晶体管插入连接到类似于图1的电路的插座中来进行。该插座是该电路的一个整体部分，因此电路的电感被很好地限定。UIS电流通常通过应用下列等式调节施加到MOSFET的栅信号的脉冲宽度来设定：
I＝(V/L)*Δt    (1)
图2说明了晶片水平的UIS试验的典型状况。功率MOSFET 10的管脚应用探针和电缆连接。探针和电缆将寄生电感40添加到该电路。该寄生电感40都会随着探针构型和电缆的长度及位置发生变化。通过简单地调节施加到MOSFET晶体管的栅驱动的固定的脉冲宽度设定UIS电流既不精确又不可靠。由于这个原因，为了进行精确的UIS试验，就需要在晶片水平的UIS试验中精确地设定UIS电流。
因此，在技术上仍存在提供经改进的器件设计和试验结构以及克服上述限制和困难的需要。
发明内容
本发明的一个目的是提供一种用可精确测量的UIS电流在MOSFET器件上进行UIS试验的经改进的电路和方法，使由于寄生电感造成的不精确性能被去除，常规技术中的各种困难能被解决。
另外，本发明的另一个目的是提供一种在试验下探测到MOSFET器件的UIS失效时切断施加到MOSFET的电源的电路和方法，使UIS失效期间的最大电流受到限制。试验探针的损坏可以通过可控制的开关来防止。
简单地说，在优选实施例中，本发明提供了一种在通过栅驱动器驱动的金属氧化物半导体场效应晶体管器件上进行非箝位感性试验的电路。该电路包括用于测量随着从栅驱动器输入到MOSFET器件的脉冲宽度的增加而增加的非箝位感性试验电流的电流传感电路，其中该电流传感电路被提供来在达到预定的UIS电流时截止栅驱动器。该试验电路进一步包括连接到MOSFET器件的漏极用于测量被用来在UIS试验期间探测MOSFET失效的漏电压变化的MOSFET失效探测电路。该试验电路进一步包括用于切换施加到MOSFET器件的电源的开/关的第一开关和在MOSFET的源漏极之间连接的第二开关。另外，该试验电路进一步包括用于接收来自MOSFET失效探测电路的MOSFET失效信号和控制在UIS试验下探测到UIS失效时切断施加到MOSFET器件的电源以防止探针损坏的第一和第二开关的定时和先合后开(MBB)电路。
在另一个优选实施例中，本发明进一步提供了一种至少包括第一和第二试验电路的试验电路阵列，其中每个试验电路都用于在第一和第二金属氧化物半导体场效应晶体管器件上进行非箝位感性试验。每个试验电路都进一步包括可控制的开关，用于在UIS试验下探测到MOSFET失效时切断施加到第一或第二MOSFET器件上的电源，限制在UIS电流的MOSFET失效期间流过第一或第二MOSFET的电流，以防止UIS试验探针的损坏。每个试验电路进一步包括用可控脉冲宽度的电脉冲驱动MOSFET的栅驱动器。每个试验电路进一步包括用于测量随着脉冲宽度的增加而增加的非箝位感性试验电流的电流传感电路，其中该电流传感电路被提供来在达到预定的UIS电流时截止栅驱动器。在优选实施例中，试验电路进一步包括连接到MOSFET器件的漏极用于测量被用来在UIS试验期间探测MOSFET失效的漏电压变化的MOSFET失效探测电路。在优选实施例中，试验电路进一步包括连接到可控制的开关的用于在UIS试验下探测到UIS失效时切断施加到MOSFET器件的电源以防止探针损坏的定时和先合后开(MBB)电路。
本发明进一步提供了一种在通过栅驱动器驱动的金属氧化物半导体场效应晶体管器件上进行非箝位感性试验的方法。该方法包括通过使用电流传感电路测量非箝位感性试验电流，同时通过连续向MOSFET器件施加来自栅驱动器的栅驱动脉冲提高UIS电流的步骤。该方法进一步包括在电流传感电路测量到预定的UIS电路时截止栅驱动器的步骤。在优选实施例中，该方法进一步包括控制用于切断施加到MOSFET器件的电源的第一开关和控制在UIS试验下探测到MOSFET失效时导通MOSFET的源漏极之间的连接的第二开关以防止试验探针损坏的步骤。在另一个优选实施例中，该方法进一步包括测量在UIS试验期间用于探测MOSFET失效的漏电压变化的步骤。在另一个优选实施例中，该方法进一步包括在试验下探测到UIS失效时控制和切断施加到MOSFET器件的电源以防止探针损坏的步骤。
附图说明
图1显示的是根据常规技术进行功率MOSFET的UIS试验的典型操作的电路图。
图2显示的是带有根据常规技术进行功率MOSFET的UIS试验的典型操作中的寄生电感的等效电路的电路图。
图3显示的是包括本发明的为设定进行UIS MOSFET试验的UISMOSFET电流而实施的电流传感电路的电路结构的电路图。
图4显示的是包括本发明的为在MOSFET失效期间限制进行UIS
MOSFET试验的UIS电流而实施的定时控制电路和开关的电路结构的电路图。
图5A显示的是包括本发明的连接到MOSFET器件的漏极的用于进行UIS MOSFET试验的电压探测电路的电路结构的电路图。
图5B显示的是在UIS试验循环期间的几个电压和电流定时。
图5C显示的是提供在多MOSFET芯片上同时并联进行晶片水平的UIS试验的UIS试验阵列的电路图。
图6显示的是设定进行MOSFET UIS试验的UIS电流的电路实施的电路图。
图7显示的是在进行MOSFET UIS试验中探测MOSFET失效的电路实施的电路图。
具体实施方式
以下结合图3～图7，对优选实施例进行详尽叙述以后，使得本发明的目的以及优点对本技术领域普通的技术人员变得显而易见。
参考图3的说明，设定非箝位感性切换(UIS)电流的操作的电路图。该过程开始于向功率MOSFET 120的栅施加来自栅驱动电路110的开栅信号。电流开始流过电感器(L)130和寄生电感器140。电流传感电路150监视流过该电感器的电流。当电流达到要求值时，信号被反馈到栅驱动电路以切断栅驱动信号。在该方法中，UIS电流可以独立于电感器的电感值和电源电压设定。该电路将调节每一循环从栅驱动电路110输入到功率MOSFET120的开脉冲宽度以达到要求的UIS电流。
当在UIS试验期间功率MOSFET 120失效时，漏极与源极短路。短路造成从电源105流向该短路的大电流。通过监视该电源电流就可以达到失效探测。但是，该UIS失效后的大电流可能损坏晶片水平的UIS试验的探针尖。探测UIS失效和限制短路电流的新方法被要求来防止晶片水平的UIS试验期间探针的损坏。
参考图4的限制UIS失效发生时的电流的新方法。除了如图3所示的电流传感电路150以外，两个开关160和170，即S1和S2，如图所示被连接到该电路。此外，定时和先合后开电路180连接在栅驱动器电路110和第一和第二开关160，170之间以在栅驱动器电路110的不同的操作状况下同步该开关。定时和MBB电路180控制第一开关160即S1在栅驱动导通的同时被接通，使电源能够向电感器提供电流。该定时和MBB电路180进一步控制第一开关160即S1在栅驱动截止时被切断。同时，定时和MBB电路180控制第二开关170即S2在第一开关160即S1接通时被切断。以及相反，定时和MBB电路180控制第二开关170即S2在第一开关160即S1切断时被接通。在功率MOSFET晶体管120的雪崩期间，第一开关160即S1处于切断位置而第二开关170即S2处于接通位置。在功率MOSFET 120失效和短路的情况下，由于第一开关160被切断以及向电源105的连接被切断，电路中的所有器件都与电源105脱离。还有，此时没有施加到晶体管120的栅驱动。因此，流过探针和所有电路元件的最大电流被限制到预设定的UIS电流值。为了保证开和关的切换定时和与栅驱动电路110同步的控制，也实施先合后开电路以避免电源与第一和第二开关160，170短路。由于MBB电路为本技术领域的普通的熟练人员熟知并且在作为MOSFET的栅驱动器的标准PWM(脉冲宽度调制)控制器中共同实施，将不再叙述MBB电路结构以及功能和操作特征的进一步的细节。
对于目前实施的如图4所示的试验电路需要一种新的失效探测方法，因为来自电源的大电流必须从试验电路消除。参考图5，UIS试验系统100进一步包括连接到MOSFET晶体管120的漏极的用于探测晶体管失效的电压探测电路190。具体地，通过监视在MOSFET晶体管120的雪崩击穿期间的漏电压而探测晶体管失效。雪崩击穿期间的漏电压比晶体管失效(短路)以后的漏电压高得多。通过实施连接到MOSFET 120的漏极的电压探测电路190的简单的电压水平探测被用于探测晶体管的失效。当栅驱动电路110被截止和第一开关160被切断同时第二开关170被接通时漏电压不呈现升高时就探测到晶体管的失效。
图5B通过采用如图5A所示的UIS试验系统100显示UIS试验循环期间的电压和电流变化。在图5B-1中，当来自栅驱动器电路110的栅控制电压脉冲提供到MOSFET 120的栅极时，漏电流开始如图5B-2所示增加。漏电流一达到预设定的UIS电流I-预设定，电流传感电路150就触发一个截止MOSFET的栅极的信号，以及如图5A所示的MBB切断开关S1和接通开关S2。该非箝位感性切换操作使MOSFET 120进入强迫的雪崩击穿，并且源漏电流如图5B-2所示下降。雪崩击穿期间的漏电压发生跳变，升高到如图5B-3所示的更高的水平。如图5B-4所示的传感控制信号被从定时和MBB电路180发送到电压探测电路190以打开该高电压探测的时间窗口。MOSFET 120在雪崩过程中的失效造成源漏短路并导致高漏电压的缺失。栅驱动电路110被截止和第一开关160被切断，同时第二开关170被接通，以避免来自电源的过大的电流。
理想的是在晶片的水平上并联试验几个器件。但是，由于所有MOSFET器件的漏极在同一个衬底上被连接到一起，就必须实施新的试验结构。该新的试验结构必须能够克服短路所有器件的源极是不实际的，因为这样将迫使全部雪崩电流进入具有最低击穿电压的一个MOSFET器件这样的技术难题。为了使每个MOSFET器件达到其自己的击穿电压，必须实施进行并联的UIS试验的结构以允许连接到每个器件的浮动电源，使试验下的每个器件的栅极和源极能达到独立的电压水平。为了实现并联的多器件UIS试验，这样的试验电路必须分别应用到作为试验阵列的并联的每个器件。以这样的方式，同一个晶片上的不同击穿电压的各个器件能够同时进行晶片水平的UIS试验。图5C是两个并联的UIS试验系统100-1和100-2的实例，这些试验系统中的每一个都被完全相同地构造成为图5A中所示的UIS试验系统100。该两个UIS试验系统100-1和100-2用由虚线195显示的共同的漏极来实施，以同时进行并联的UIS试验，因此显著减小试验成本，极大地提高试验的速度和性能。
参考图6的用于设定功率MOSFET的UIS电流的示例性电路，其中为了简洁的目的，先合后开(MBB)电路没有清楚地显示。在该示例性电路中，二极管D1，双极型晶体管Q1和电阻R1形成电流传感电路。二极管D1串联连接到功率MOSFET 120的源极。在该结构中，MOSFET 120的电流将流过二极管D1。二极管D1两端显示的电压将在双极型晶体管的Vbe和电阻R1之间分担。因此流过R1的电流只占流过功率MOSFET 120的实际电流的小百分比。电阻R2两端的电压降也正比于该电流。该电压降由比较器Comp1与参考电压Vref进行比较。
时钟脉冲启动单稳态电路(单触发)以将输出转换为高并导通功率MOSFET 120。流过MOSFET的电流以V/LTotal的比例增加，其中LTotal是130的电感和寄生电感140的总和。通过对R1，R2以及Vref的适当选择，当达到预定的电流时比较器Comp1将进行切换。比较器的输出被用于使单稳态电路清零。
UIS失效后，功率MOSFET 120的漏极与源极短路。雪崩击穿将不会发生。在下一个试验循环中漏电压将处于低电位。如上所述，通过检测漏极的雪崩击穿期间的漏电压就可实现失效探测。图7显示探测UIS失效的电路，再一次为了简洁的目的没有清楚地显示MBB电路。电压水平探测电路由缓冲放大器Buffer1，晶体管QN1，QP1和QP2，电阻R3，R4和比较器Comp2组成。比较器Comp2的一个输入通过通道晶体管QP1，QP2和缓冲放大器Buffer1连接到作为试验下的器件(DUT)的功率MOSFET 120的漏极。比较器Comp2的另一个输入连接到参考电压Vref2。功率MOSFET 120的漏极电压仅当QP1和QP2导通时才被取样。当QP1和QP2截止时，向比较器Comp2的输入由电阻R3和R4设定到高于Vref2的值。功率MOSFET 120的栅极被截止后，定时电路导通两个p沟道通道晶体管特定的时间周期。缓冲放大器Buffer1缓冲功率MOSFET 120的漏极电压。然后该电压与参考电压Vref2进行比较。如果源漏极短路，则向比较器Comp2的输入将被拉低。比较器Comp2的输出将切换逻辑电路，该逻辑电路将截止栅驱动电路110和切断输向电感器的功率。
虽然对本发明根据目前的优选实施例进行了叙述，但应该理解的是，这样的揭示不应被理解为限制。毫无疑问，在阅读了上文的揭示以后，各种替代和修改对于本技术领域的熟练人员将是显而易见的。因此，附后的权利要求将被理解为涵盖落入本发明的精神和范围内的所有替代和修改。

Claims (23)

1.一种用于在由栅驱动器驱动的金属氧化物半导体场效应晶体管器件上进行非箝位感性试验的电路，其特征在于，该电路包括：
用于测量随着从所述栅驱动器输入到所述MOSFET器件的脉冲宽度的增加而增加的非箝位感性电流的电流传感电路，其中所述电流传感电路被提供来在达到预定的非箝位感性电流时截止所述栅驱动器；
用于切换施加到所述MOSFET器件的电源的开/关的第一开关和在所述MOSFET的源漏极之间连接的第二开关，其中在所述非箝位感性试验下探测到MOSFET失效时所述第一开关受控切断以及所述第二开关受控接通以防止探针损坏。
2.一种用于在由栅驱动器驱动的金属氧化物半导体场效应晶体管器件上进行非箝位感性试验的电路，其特征在于，该电路包括：
用于测量随着从所述栅驱动器输入到所述MOSFET器件的脉冲宽度的增加而增加的非箝位感性电流的电流传感电路，其中所述电流传感电路被提供来在达到预定的非箝位感性电流时截止所述栅驱动器；
连接到所述MOSFET器件的漏极，用于测量被用来在所述非箝位感性试验期间探测所述MOSFET失效的漏电压变化的MOSFET失效探测电路。
3.一种用于在由栅驱动器驱动的金属氧化物半导体场效应晶体管器件上进行非箝位感性试验的电路，其特征在于，该电路包括：
用于测量随着从所述栅驱动器输入到所述MOSFET器件的脉冲宽度的增加而增加的非箝位感性电流的电流传感电路，其中所述电流传感电路被提供来在达到预定的非箝位感性电流时截止所述栅驱动器；
用于在所述非箝位感性试验下探测到非箝位感性试验失效时控制和切断施加到所述MOSFET器件的电源以防止探针损坏的定时和先合后开电路。
4.一种用于在由栅驱动器驱动的金属氧化物半导体场效应晶体管器件上进行非箝位感性试验的电路，其特征在于，该电路包括：
用于测量随着从所述栅驱动器输入到所述MOSFET器件的脉冲宽度的增加而增加的非箝位感性电流的电流传感电路，其中所述电流传感电路被提供来在达到预定的非箝位感性电流时截止所述栅驱动器；
连接到所述MOSFET器件的漏极，用于测量被用来在所述非箝位感性试验期间探测所述MOSFET失效的漏电压变化的MOSFET失效探测电路；
用于切换施加到所述MOSFET器件的电源的开/关的第一开关和在所述MOSFET的源漏极之间连接的第二开关；
用于接收来自所述MOSFET失效探测电路的MOSFET失效信号以及在所述非箝位感性试验下探测到非箝位感性试验失效时控制所述第一和第二开关切断施加到所述MOSFET器件的电源以防止探针损坏的定时和先合后开电路。
5.一种用于在金属氧化物半导体场效应晶体管上进行非箝位感性试验的电路，其特征在于，该电路包括：用于在所述非箝位感性试验下探测到MOSFET失效时切断施加到所述MOSFET器件的电源，限制在所述对于非箝位感性电流的MOSFET失效期间流过所述MOSFET器件的电流以防止非箝位感性试验探针损坏的可控开关。
6.如权利要求5所述的电路，其特征在于，该电路进一步包括：
用可控脉冲宽度的电脉冲驱动所述MOSFET的栅驱动器；和
用于测量随着所述脉冲宽度件的增加而增加的非箝位感性电流的电流传感电路，其中所述电流传感电路被提供来在达到预定的非箝位感性电流时截止所述栅驱动器。
7.如权利要求5所述的电路，其特征在于，该电路进一步包括：连接到所述MOSFET器件的漏极，用于测量被用来在所述非箝位感性试验期间探测所述MOSFET失效的漏电压变化的MOSFET失效探测电路。
8.如权利要求5所述的电路，其特征在于，该电路进一步包括：连接到在所述非箝位感性试验下探测到非箝位感性试验失效时切断施加到所述MOSFET器件的电源以防止探针损坏的所述可控开关的定时和先合后开电路。
9.一种至少包括第一和第二试验电路的试验电路阵列，其中每个试验电路都用于在第一和第二金属氧化物半导体场效应晶体管器件上进行非箝位感性试验，其特征在于，每个所述试验电路都包括：
用于在所述非箝位感性试验下探测到MOSFET失效时切断施加到所述第一或第二MOSFET器件的电源，限制在所述对于非箝位感性电流的MOSFET失效期间流过所述第一或第二MOSFET器件的电流以防止非箝位感性试验探针损坏的可控开关。
10.如权利要求9所述的试验电路阵列，其特征在于，每个所述试验电路进一步包括：
用可控脉冲宽度的电脉冲驱动所述MOSFET的栅驱动器；和
用于测量随着所述脉冲宽度件的增加而增加的非箝位感性电流的电流传感电路，其中所述电流传感电路被提供来在达到预定的非箝位感性电流时截止所述栅驱动器。
11.如权利要求9所述的试验电路阵列，其特征在于，每个所述试验电路进一步包括：连接到所述MOSFET器件的漏极，用于测量被用来在所述非箝位感性试验期间探测所述MOSFET失效的漏电压变化的MOSFET失效探测电路。
12.如权利要求9所述的试验电路阵列，其特征在于，每个所述试验电路进一步包括：连接到在所述非箝位感性试验下探测到非箝位感性试验失效时切断施加到所述MOSFET器件的电源以防止探针损坏的所述可控开关的定时和先合后开电路。
13.一种在由栅驱动器驱动的金属氧化物半导体场效应晶体管器件上进行非箝位感性试验的方法，其特征在于，该方法包括：
通过使用电流传感电路测量非箝位感性试验电流，同时通过向所述MOSFET器件连续施加来自所述栅驱动器的栅驱动脉冲增加所述非箝位感性电流；和
当由所述电流传感电路测量到预定的非箝位感性电流时截止所述栅驱动器；
在所述非箝位感性试验下探测到MOSFET失效时控制切断施加到所述MOSFET器件的电源的第一开关和控制第二开关以接通所述MOSFET的源漏极之间的连接，以防止试验探针损坏。
14.一种在由栅驱动器驱动的金属氧化物半导体场效应晶体管器件上进行非箝位感性试验的方法，其特征在于，该方法包括：
通过使用电流传感电路测量非箝位感性试验电流，同时通过向所述MOSFET器件连续施加来自所述栅驱动器的栅驱动脉冲增加所述非箝位感性电流；和
当由所述电流传感电路测量到预定的非箝位感性电流时截止所述栅驱动器；
测量用来在所述非箝位感性试验期间探测MOSFET失效的漏电压变化。
15.一种在由栅驱动器驱动的金属氧化物半导体场效应晶体管器件上进行非箝位感性试验的方法，其特征在于，该方法包括：
通过使用电流传感电路测量非箝位感性试验电流，同时通过向所述MOSFET器件连续施加来自所述栅驱动器的栅驱动脉冲增加所述非箝位感性电流；和
当由所述电流传感电路测量到预定的非箝位感性电流时截止所述栅驱动器；
在所述非箝位感性试验下探测到非箝位感性试验失效时控制和切断施加到所述MOSFET器件的电源以防止探针损坏。
16.一种在金属氧化物半导体场效应晶体管器件上进行非箝位感性试验的方法，其特征在于，该方法包括：
在所述非箝位感性试验下探测到MOSFET失效时控制切断施加到所述MOSFET器件的电源，限制在所述对于非箝位感性电流的MOSFET失效期间流过所述MOSFET器件的电流以防止非箝位感性试验探针损坏的开关。
17.如权利要求16所述的方法，其特征在于，该方法进一步包括：
控制用可控脉冲宽度的栅驱动脉冲驱动所述MOSFET的栅驱动器；
通过使用电流传感电路测量非箝位感性电流，同时通过向所述MOSFET器件连续施加来自所述栅驱动器的栅驱动脉冲增加所述非箝位感性电流；和
当由所述电流传感电路测量到预定的非箝位感性电流时截止所述栅驱动器。
18.如权利要求16所述的方法，其特征在于，该方法进一步包括：通过将MOSFET失效探测电路连接到所述MOSFET器件的漏极，测量在所述非箝位感性试验期间用来探测所述MOSFET失效的漏电压变化。
19.如权利要求16所述的方法，其特征在于，该方法进一步包括：在所述非箝位感性试验下探测到非箝位感性试验失效时控制和切断施加到所述MOSFET器件的电源以防止探针损坏。
20.一种通过使用至少包括第一和第二试验电路的试验电路阵列至少在并联的第一和第二金属氧化物半导体场效应晶体管器件上同时进行非箝位感性切换试验的方法，其特征在于，所述方法包括：
在所述非箝位感性试验下探测到MOSFET失效时切断施加到所述第一或第二MOSFET器件的电源，限制在所述对于非箝位感性电流的MOSFET失效期间流过所述第一或第二MOSFET器件的电流以防止非箝位感性试验探针损坏。
21.如权利要求20所述的方法，其特征在于，该方法进一步包括：
用可控脉冲宽度的电脉冲驱动每个所述第一和第二MOSFET器件；
测量每个所述MOSFET器件中的非箝位感性电流，同时通过向每个所述MOSFET器件连续施加来自所述栅驱动器的所述栅驱动脉冲增加所述非箝位感性电流；和
当在每个所述MOSFET器件上测量到预定的非箝位感性电流时切断所述施加到每个所述MOSFET器件的电脉冲。
22.如权利要求20所述的方法，其特征在于，该方法进一步包括：将MOSFET失效探测电路连接到每个所述MOSFET器件的漏极，测量在所述非箝位感性试验期间用来探测每个所述MOSFET器件的所述MOSFET失效的漏电压变化。
23.如权利要求20所述的方法，其特征在于，该方法进一步包括：在所述非箝位感性试验下探测到每个所述MOSFET器件的非箝位感性试验失效时切断施加到每个所述MOSFET器件的电源，以防止探针损坏。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355433B2 (en) * 2005-12-14 2008-04-08 Alpha & Omega Semiconductor, Ltd Configurations and method for carrying out wafer level unclamped inductive switching (UIS) tests
JP5547579B2 (ja) * 2010-08-02 2014-07-16 株式会社アドバンテスト 試験装置及び試験方法
US9759763B2 (en) 2011-07-28 2017-09-12 Integrated Technology Corporation Damage reduction method and apparatus for destructive testing of power semiconductors
CN102419413B (zh) * 2011-08-11 2014-03-19 杭州士兰微电子股份有限公司 功率mosfet器件的雪崩耐量测试电路和方法
US20130229200A1 (en) * 2012-03-05 2013-09-05 Star Technologies, Inc. Testing apparatus for performing an avalanche test and method thereof
CN104345259A (zh) * 2013-08-08 2015-02-11 北大方正集团有限公司 金氧半场效晶体管mosfet的漏电位置检测方法
JP6451097B2 (ja) * 2014-06-19 2019-01-16 富士電機株式会社 半導体試験装置
DE102014111102B4 (de) * 2014-08-05 2020-07-02 Infineon Technologies Austria Ag Sondenkarte und Verfahren zum Ausführen eines ungeklemmten induktiven Schalttests
CN105047578B (zh) * 2015-07-17 2018-05-11 北京兆易创新科技股份有限公司 一种晶体管的评估方法
US10388781B2 (en) 2016-05-20 2019-08-20 Alpha And Omega Semiconductor Incorporated Device structure having inter-digitated back to back MOSFETs
US10446545B2 (en) 2016-06-30 2019-10-15 Alpha And Omega Semiconductor Incorporated Bidirectional switch having back to back field effect transistors
US10103140B2 (en) 2016-10-14 2018-10-16 Alpha And Omega Semiconductor Incorporated Switch circuit with controllable phase node ringing
US11175332B2 (en) 2018-01-25 2021-11-16 Rohm Co., Ltd. Method for measurement of current-voltage characteristics
US10962585B2 (en) * 2018-05-09 2021-03-30 Keithley Instruments, Llc Gate charge measurements using two source measure units
US10942212B2 (en) * 2018-12-05 2021-03-09 Psemi Corporation System and method for testing radio frequency switches
CN109738781A (zh) * 2019-02-22 2019-05-10 无锡新洁能股份有限公司 基于热成像技术的半导体功率器件动态测试系统及其方法
CN109884492A (zh) * 2019-02-26 2019-06-14 浙江大学 一种功率mosfet器件雪崩耐量的测试装置
CN109917192B (zh) * 2019-02-26 2020-09-29 浙江大学 基于衰减振荡波的功率mosfet器件导通电阻和输出电容的测试装置
CN112363037B (zh) * 2019-07-25 2024-03-01 华润微电子（重庆）有限公司 场效应晶体管极限性能验证电路、系统及方法
US11346883B2 (en) 2019-11-05 2022-05-31 Formfactor, Inc. Probe systems and methods for testing a device under test
CN112230115B (zh) * 2020-10-13 2022-03-25 南京大学 一种集成氮化镓二极管和三极管的雪崩测试电路及其控制方法
CN113608090A (zh) * 2021-06-28 2021-11-05 臻驱科技（上海）有限公司 脉冲参数调整及双脉冲测试方法、装置、电子设备、介质
CN113466649B (zh) * 2021-06-29 2022-10-25 西安交通大学 一种判断浪涌电流测试中SiC MOSFET失效原因的方法
CN113447809B (zh) * 2021-09-02 2021-11-09 山东艾琳智能科技有限公司 一种人体智能感应开关耐久性能检测装置
CN117250469B (zh) * 2023-11-20 2024-02-09 忱芯电子(苏州)有限公司 一种半导体器件的uis测试电路和uis测试方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3727103B2 (ja) * 1996-04-05 2005-12-14 三菱電機株式会社 半導体素子の試験方法
US7193410B2 (en) * 2004-05-04 2007-03-20 Hewlett-Packard Development Company, L.P. Transistor monitor for a multiphase circuit
US7355433B2 (en) * 2005-12-14 2008-04-08 Alpha & Omega Semiconductor, Ltd Configurations and method for carrying out wafer level unclamped inductive switching (UIS) tests

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