CN117250469B - 一种半导体器件的uis测试电路和uis测试方法 - Google Patents
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Abstract
本申请涉及半导体检测领域，公开了一种半导体器件的UIS测试电路和UIS测试方法，该UIS测试电路包括：电源、电容、第一开关管、电感、续流二极管、被测器件和陪测管电路，其中，陪测管电路包括并联的第一陪测管和第二陪测管，第一陪测管为高压单管，第二陪测管为低压单管；第一陪测管、第二陪测管和被测器件并联，电感的一端分别连接第一开关管、续流二极管，另一端分别连接第一陪测管、第二陪测管和被测器件的一端；电容并联在电源两侧，用于储能并提供电压源，电容的一端连接第一开关管，另一端分别连接续流二极管、第一陪测管、第二陪测管、被测器件的另一端。本方案能够降低陪测管温升，便于根据器件测试需求进行扩充，降低UIS测试成本。
Description
技术领域
本发明涉及半导体器件测试技术领域，尤其是涉及一种半导体器件的UIS测试电路和UIS测试方法。
背景技术
在电力电子电路中，MOS或IGBT器件经常与感性负载连接，如果感性负载两端没有并联续流二极管，则器件在每次关断时都会使储存在电感中的高电压和大电流流入MOS管，由于此时栅极已关闭，则MOS管会短暂处于击穿状态，这一过程为非钳位感性负载开关过程（UIS）。
UIS能力是衡量功率器件可靠性的重要指标。通常用EAS（单脉冲雪崩击穿能量）和EAR（重复雪崩能量）来衡量MOS管耐受UIS的能力。UIS测试可以模拟MOS管在系统应用中遭遇极端电热应力，通过这种测试，可以得到MOS器件耐受能量的能力。
图1示出了传统UIS测试电路图。如图1所示，电感储能通道1为C1、Q1、L、陪测管Q2（Q1和陪测管Q2沟道导通）回路，电感放电通道2为D1、L和DUT (Q1和陪测管Q2沟道关断，DUT驱动GS短接，DUT一直关断）回路。当陪测管Q2用高压IGBT单管时，由于拖尾电流存在，导致关断损耗大，关断温升高，再加上陪测管Q2的导通损耗，陪测管温升剧烈，导致单管陪测管方案难以实现。如果选用高电压和大电流的陪测模块则会大大增加测试成本。
发明内容
为了降低陪测管温升和UIS测试成本，本方案提供了一种半导体器件的UIS测试电路和UIS测试方法，通过将陪测管电路分为两部分，使陪测管的损耗由两部分电路承担，电感储能和电感续流由高压单管构成，电感续流通道向电感放电通道切换由低压单管（低压单管可串联实现高压）切换实现，能够降低器件温升。相比于模块化陪测管方案，便于电路扩充，降低陪测管选择成本和UIS测试成本。
根据本发明的一个方面，提供了一种半导体器件的UIS测试电路，包括：电源、电容、第一开关管、电感、续流二极管、被测器件和陪测管电路。其中，陪测管电路包括并联的第一陪测管和第二陪测管，第一陪测管为高压单管，第二陪测管为低压单管。
第一陪测管、第二陪测管和被测器件并联；电感的一端分别连接第一开关管、续流二极管，另一端分别连接第一陪测管、第二陪测管和被测器件的一端；
电容并联在电源两侧，用于存储并提供稳定的电压源，电容的一端连接第一开关管，另一端分别连接续流二极管、第一陪测管、第二陪测管、被测器件的另一端。
可选地，在本发明提供的半导体器件的UIS测试电路中，第一陪测管能够承受的电压范围高于第二陪测管能够承受的电压范围；第一陪测管和第二陪测管为采用硅或碳化硅材料的单管器件，被测器件为MOSFET管或IGBT管。
可选地，在本发明提供的半导体器件的UIS测试电路中，UIS测试电路还包括时序控制电路，时序控制电路用于控制第一开关管、第一陪测管、第二陪测管的导通和关断。
可选地，在本发明提供的半导体器件的UIS测试电路中，时序控制电路用于在第一开关管关断时，控制第一陪测管和第二陪测管导通，延迟第一预设时间后控制第一陪测管关断，延迟第二预设时间后控制第二陪测管关断，第一预设时间和第二预设时间为微秒级。
可选地，在本发明提供的半导体器件的UIS测试电路中，当第一开关管和第一陪测管导通时，电容、第一开关管、电感、第一陪测管构成电感储能回路；当第一开关管和第一陪测管关断、第二陪测管导通时，续流二极管、电感、第二陪测管构成电感续流回路；当第一开关管、第一陪测管、第二陪测管关断时，续流二极管、电感和被测器件构成电感放电回路。
可选地，在本发明提供的半导体器件的UIS测试电路中，陪测管电路包括并联的第一数量的第一陪测管和串联的第二数量的第二陪测管，第一数量和第二数量根据被测器件的雪崩电流和雪崩电压测试需求确定。
根据本发明的另一方面，提供了一种半导体器件的UIS测试方法，可以通过上述半导体器件的UIS测试电路实现，包括：
控制第一开关管和第一陪测管导通，使电容、第一开关管、电感和第一陪测管构成电感储能回路；
控制第一开关管关断，第二陪测管导通，延时第一预设时间后控制第一陪测管关断，使续流二极管、电感和第二陪测管构成电感续流回路；
延时第二预设时间后控制第二陪测管关断，使续流二极管、电感和被测器件构成电感放电回路。
可选地，在本发明提供的半导体器件的UIS测试方法中，可以根据被测器件的雪崩电流最大值确定并联的第一陪测管的数量；根据被测器件的雪崩电压最大值确定串联的第二陪测管的数量。
根据本发明提供的半导体器件的UIS测试电路和测试方法，通过两个陪测管回路分别承担导通损耗和关断损耗（传统UIS测试中，陪测管需要承担同时导通损耗和关断损耗），能够降低UIS测试过程中的器件温升，便于扩充电感电流和雪崩电压，降低UIS测试成本。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
图1示出了传统UIS测试电路图；
图2示出了根据本发明一个实施例的半导体器件的UIS测试电路结构示意图；
图3示出了根据本发明一个实施例的半导体器件的UIS测试扩充电路结构示意图；
图4示出了根据本发明一个实施例的半导体器件的UIS测试方法400的流程示意图。
具体实施方式
在UIS测试中，陪测管通常连接在开关管和负载之间，当开关管关闭时，陪测管可以提供一条回路来吸收感性负载产生的高压脉冲，从而保护开关管。需要根据负载电压和电流要求及响应时间等因素选择陪测管。如果陪测管配置不当，会造成很大的器件温升。
为了降低陪测管温升和选择成本，本方案提供了一种半导体器件的UIS测试电路和UIS测试方法，通过两个陪测管回路分别承担导通损耗和关断损耗（传统UIS测试中，陪测管需要承担导通损耗和关断损耗），能够降低UIS测试过程中的器件温升，便于扩充电感电流和雪崩电压，降低UIS测试成本。
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
图2示出了根据本发明一个实施例的半导体器件的UIS测试电路结构示意图。如图2所示，该UIS测试电路包括电源DC、电容C、第一开关管Q1、电感L、陪测管电路、续流二极管D和被测器件DUT。其中，陪测管电路包括并联的第一陪测管Q2和第二陪测管Q3。被测器件DUT与陪测管电路并联。第一陪测管Q2为高压单管，第二陪测管Q3为低压单管。
电感L的一端分别连接第一开关管Q1、续流二极管D，另一端分别连接第一陪测管Q2、第二陪测管Q3和被测器件DUT的一端。电容C并联在电源DC两侧，用于储能并提供测试电路所需的稳定的电压源，电容C的一端连接第一开关管Q1，另一端分别连接续流二极管D1、第一陪测管Q2、第二陪测管Q3、被测器件DUT的另一端。
需要说明的是，第一陪测管能够承受的电压范围高于第二陪测管能够承受的电压范围。即，第一陪测管Q2和第二陪测管Q3中一个为高压器件，耐压范围可在几百伏至几千伏；另一个为低压器件，耐压范围在几十伏至几百伏。
第一陪测管和第二陪测管为采用硅或碳化硅材料的单管器件，被测器件为MOSFET管或IGBT管。当陪测管选用碳化硅器件时，可以实现更小的损耗和温升。
在本发明的一个实施例中，UIS测试电路还包括时序控制电路，时序控制电路用于控制第一开关管Q1、第一陪测管Q2、第二陪测管Q3的导通和关断。
具体地，时序控制电路可以在第一开关管Q1关断时，控制第一陪测管Q2和第二陪测管Q3导通，延迟第一预设时间（例如5μs）后控制第一陪测管Q2关断，此时第一陪测管Q2零电压关断，延迟第二预设时间（例如5μs）后控制第二陪测管Q3关断。
在上述UIS测试电路中存在三种模态：电感储能回路1→电感续流回路3→电感放电回路2，即：当第一开关管Q1和第一陪测管Q2导通时，电容C、第一开关管Q1、电感L、第一陪测管Q2构成电感储能回路1；当第一开关管Q1和第一陪测管Q2关断、第二陪测管Q3导通时，续流二极管D、电感L、第二陪测管Q3构成电感续流回路3；当第一开关管Q1、第一陪测管Q2、第二陪测管Q3关断时，续流二极管D、电感L和被测器件DUT构成电感放电回路2。
因此，在电感储能阶段，第一陪测管Q2承担导通损耗，在电感续流阶段，第二陪测管Q3承担短时导通损耗和短时关断损耗，这样可以显著降低陪测管的温升。
可以根据被测器件的雪崩电流和雪崩电压测试需求，调整陪测管电路中并联的第一陪测管的数量和串联的第二陪测管的数量。在本发明的一个实施例中，陪测管电路包括并联的第一数量的第一陪测管和串联的第二数量的第二陪测管，第一数量和第二数量根据被测器件的雪崩电流和雪崩电压需求确定。
图3示出了根据本发明一个实施例的半导体器件的UIS测试扩充电路结构示意图。如图3所示，陪测管电路中包括m个并联的第一陪测管（Q21......Q2m）和n个串联的第二陪测管（Q31......Q3n），n个第二陪测管（Q31......Q3n）串联后与m个第一陪测管（Q21......Q2m）并联。这样可以进一步增加电感电流最大值和雪崩电压最大值，以满足更高的器件雪崩电压和雪崩电流测试需求。
图4示出了根据本发明一个实施例的半导体器件的UIS测试方法400的流程示意图。该方法可以通过如图2所示的半导体器件的UIS测试电路或如图3所示的半导体器件的UIS测试扩充电路来实现。
如图4所示，首先执行步骤S410，控制第一开关管和第一陪测管导通，使电容、第一开关管、电感和第一陪测管构成电感储能回路。
其中，第一陪测管为高压单管器件，可以承受几百伏至几千伏的电压。在电感储能阶段，由第一陪测管承担导通损耗。
完成电感储能后，随后执行步骤S420，控制第一开关管关断，第二陪测管导通，延时第一预设时间后控制第一陪测管关断，使续流二极管、电感和第二陪测管构成电感续流回路。其中，第二陪测管为低压单管器件，能够承受几十伏至几百伏的电压。第一预设时间为几微秒，例如5μs。
在电感续流阶段，通过低压大电流的第二陪测管对电感放电电流进行续流，由第二陪测管承担短时导通损耗。
还可以根据被测器件的雪崩电流最大值确定并联的第一陪测管的数量；根据被测器件的雪崩电压最大值确定串联的第二陪测管的数量。并联的第一陪测管的数量越多，可测试的雪崩电流值越大，串联的第二陪测管越多，可测试的雪崩电压值越大。可以根据被测器件的测试需求进行电路扩充。
最后执行步骤S430，延时第二预设时间后控制第二陪测管关断，使续流二极管、电感和被测器件构成电感放电回路。其中，第二预设时间为几微秒，第二陪测管承担短时关断损耗。
根据本发明技术方案，通过两个陪测管回路分别承担导通损耗和关断损耗（传统UIS测试中，陪测管需要承担导通损耗和关断损耗），能够降低UIS测试过程中的器件温升，便于扩充电感电流和雪崩电压，降低UIS测试成本。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下被实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域那些技术人员应当理解在本文所公开的示例中的设备的模块或单元或组件可以布置在如该实施例中所描述的设备中，或者可替换地可以定位在与该示例中的设备不同的一个或多个设备中。前述示例中的模块可以组合为一个模块或者此外可以分成多个子模块。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书（包括伴随的权利要求、摘要和附图）中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书（包括伴随的权利要求、摘要和附图）中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
此外，所述实施例中的一些在此被描述成可以由计算机系统的处理器或者由执行所述功能的其它装置实施的方法或方法元素的组合。因此，具有用于实施所述方法或方法元素的必要指令的处理器形成用于实施该方法或方法元素的装置。此外，装置实施例的在此所述的元素是如下装置的例子：该装置用于实施由为了实施该发明的目的的元素所执行的功能。
如在此所使用的那样，除非另行规定，使用序数词“第一”、“第二”、“第三”等等来描述普通对象仅仅表示涉及类似对象的不同实例，并且并不意图暗示这样被描述的对象必须具有时间上、空间上、排序方面或者以任意其它方式的给定顺序。
尽管根据有限数量的实施例描述了本发明，但是受益于上面的描述，本技术领域内的技术人员明白，在由此描述的本发明的范围内，可以设想其它实施例。此外，应当注意，本说明书中使用的语言主要是为了可读性和教导的目的而选择的，而不是为了解释或者限定本发明的主题而选择的。因此，在不偏离所附权利要求书的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。对于本发明的范围，对本发明所做的公开是说明性的而非限制性的，本发明的范围由所附权利要求书限定。
Claims (7)
1.一种半导体器件的UIS测试电路，包括：电源、电容、第一开关管、电感、续流二极管、被测器件和陪测管电路，其特征在于，所述陪测管电路包括并联的第一陪测管和第二陪测管，第一陪测管为高压单管，第二陪测管为低压单管；
所述第一陪测管、第二陪测管和被测器件并联，所述电感的一端分别连接所述第一开关管、续流二极管，另一端分别连接所述第一陪测管、第二陪测管和被测器件的一端；
所述电容并联在电源两侧，用于储能并提供电压源，所述电容的一端连接所述第一开关管，另一端分别连接所述续流二极管、第一陪测管、第二陪测管、被测器件的另一端；
当所述第一开关管和第一陪测管导通时，所述电容、第一开关管、电感、第一陪测管构成电感储能回路；当所述第一开关管和第一陪测管关断、第二陪测管导通时，所述续流二极管、电感、第二陪测管构成电感续流回路；当第一开关管、第一陪测管、第二陪测管关断时，所述续流二极管、电感和被测器件构成电感放电回路。
2.根据权利要求1所述的半导体器件的UIS测试电路，其特征在于，所述第一陪测管和第二陪测管为采用硅或碳化硅材料的单管器件，所述第一陪测管能够承受的电压范围高于所述第二陪测管能够承受的电压范围，所述被测器件为MOSFET管或IGBT管。
3.根据权利要求1所述的半导体器件的UIS测试电路，其特征在于，所述UIS测试电路还包括时序控制电路，所述时序控制电路用于控制所述第一开关管、第一陪测管、第二陪测管的导通和关断。
4.根据权利要求3所述的半导体器件的UIS测试电路，其特征在于，所述时序控制电路用于在第一开关管关断时，控制所述第一陪测管和第二陪测管导通，延迟第一预设时间后控制所述第一陪测管关断，延迟第二预设时间后控制所述第二陪测管关断，所述第一预设时间和所述第二预设时间为微秒级。
5.根据权利要求1所述的半导体器件的UIS测试电路，其特征在于，所述陪测管电路包括并联的第一数量的第一陪测管和串联的第二数量的第二陪测管，所述第一数量和第二数量根据被测器件的雪崩电流和雪崩电压测试需求确定。
6.一种半导体器件的UIS测试方法，用于通过如权利要求1-5任意一项中所述的半导体器件的UIS测试电路实现，其特征在于，包括：
控制第一开关管和第一陪测管导通，使电容、第一开关管、电感和第一陪测管构成电感储能回路；
控制第一开关管关断，第二陪测管导通，延时第一预设时间后控制第一陪测管关断，使续流二极管、电感和第二陪测管构成电感续流回路；
延时第二预设时间后控制第二陪测管关断，使续流二极管、电感和被测器件构成电感放电回路。
7.根据权利要求6所述的半导体器件的UIS测试方法，其特征在于，还包括：
根据被测器件的雪崩电流最大值确定并联的第一陪测管的数量；
根据被测器件的雪崩电压最大值确定串联的第二陪测管的数量。
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Non-Patent Citations (1)
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|---|
| 基于UIS测试的SiC MOSFET单脉冲雪崩特性分析;徐晓筱;吴建德;何湘宁;李武华;;电力电子技术(第4期);120-123 * |
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|---|---|
| CN117250469A (zh) | 2023-12-19 |
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