CN100546031C - 集成电路芯片的钝化层及其制造方法 - Google Patents
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Abstract
本发明提供一种集成电路芯片的钝化层及其制造方法，至少包括第一二氧化硅层和氮化硅层，第一二氧化硅层位于氮化硅层之下，第一二氧化硅层和氮化硅层均对所述钝化层之下的金属层施加压缩应力，其特征在于，所述钝化层还包括对所述钝化层之下的金属层施加拉伸应力的第二二氧化硅层，所述第二二氧化硅层位于第一二氧化硅层和氮化硅层之间。本发明的钝化层可以有效避免钝化层与金属层、金属层与介质绝缘层之间的剥离脱落，进而提高集成电路芯片的良率。
Description
技术领域
本发明属于芯片制造领域，特别涉及一种集成电路芯片的钝化层(Passivation)及其制造方法。
背景技术
集成电路的表面钝化可以减少氧化层中的各种电荷，增强器件对离子玷污的阻挡能力，保护电路及内部互连线免受机械和化学损伤。由于各层材料的杨氏模量和热膨胀系数的差异，在集成电路制备过程中，如沉积、抛光、溅射、光刻等，由于相应的温度变化都会使薄膜内部的应力发生变化，从而形成空洞、裂纹或脱落，引起集成电路结构的形变及互连导线短路或开路，造成器件失效。
钝化层的种类和结构对于互连线内部形成的应力及应力释放的快慢影响很大。在现有技术中，如图1所示，钝化层由第一二氧化硅(SiO2)层3和氮化硅(SiN)层1组成。所述第一SiO2层3可由高密度电浆化学气相沉积(HDPCVD)制程或等离子增强化学气相沉积(PECVD)制程生成，用于缓冲SiN层1的应力，并填充金属层中的金属线4之间的空隙。由于第一SiO2层3与SiN层1的杨氏模量和热膨胀系数的差异，上述制程下的第一SiO2层3和SiN层1均对金属层施加收缩应力，导致钝化层与金属层、金属层与介质绝缘层之间的粘合性变差，形成剥离(Peeling)脱落现象，最终导致集成电路器件的失效。
发明内容
本发明的目的在于提供一种集成电路芯片的钝化层，可以有效避免钝化层与金属层、金属层与介质绝缘层之间的剥离脱落。
为实现上述目的，本发明的技术方案如下：一种集成电路芯片的钝化层，至少包括第一二氧化硅层和氮化硅层，第一二氧化硅层位于氮化硅层之下，第一二氧化硅层和氮化硅层均对所述钝化层之下的金属层施加压缩应力，所述钝化层还包括对所述钝化层之下的金属层施加拉伸应力的第二二氧化硅层，所述第二二氧化硅层位于第一二氧化硅层和氮化硅层之间。
进一步地，所述第一二氧化硅层由高密度电浆化学气相沉积制程或等离子增强化学气相沉积制程生成。
进一步地，所述第二二氧化硅层由亚大气压化学气相沉积制程生成。
进一步地，所述亚大气压化学气相沉积制程的温度是400摄氏度，压力为200托。
进一步地，第二二氧化硅层的厚度与第一二氧化硅层、氮化硅层的厚度的关系满足使所述拉伸应力部分抵消所述收缩应力后，不产生钝化层与金属层、金属层与介质绝缘层之间的剥离脱落现象。
一种上述集成电路芯片钝化层的制造方法，包括以下步骤：
A、在金属层上沉积对所述金属层施加压缩应力的第一二氧化硅层；
B、在上述第一二氧化硅层上沉积对所述金属层施加拉伸应力的第二二氧化硅层；
C、在上述第二二氧化硅层上沉积对所述金属层施加拉伸应力的氮化硅层。
进一步地，所述第一二氧化硅层由高密度电浆化学气相沉积制程或等离子增强化学气相沉积制程生成。
进一步地，所述第二二氧化硅层由亚大气压化学气相沉积制程生成。
进一步地，所述亚大气压化学气相沉积制程的温度是400摄氏度，压力为200托。
进一步地，所述第二二氧化硅层的厚度与第一二氧化硅层、氮化硅层的厚度的关系满足使所述拉伸应力部分抵消所述收缩应力后，不产生钝化层与金属层、金属层与介质绝缘层之间的剥离脱落现象。
本发明的有益效果在于：通过在原SiO2层及SiN层之间增加亚大气压化学气相沉积(SACVD)制程生成的SiO2层，新增的SiO2层对金属层施加拉伸应力，部分抵消原SiO2层及SiN层施加的收缩应力，从而有效避免钝化层与金属层、金属层与介质绝缘层之间的剥离脱落，进而提高集成电路芯片的良率。
附图说明
图1是现有的钝化层的结构示意图；
图2是本发明的钝化层的结构示意图。
具体实施方式
以下结合附图及具体实施例对本发明进行详细说明。
请参阅图2，本发明揭示了一种集成电路芯片的钝化层，至少包括第一SiO2层3、第二SiO2层2和SiN层1。第二SiO2层2位于第一SiO2层3及SiN层1之间。
第一SiO2层3由高密度电浆化学气相沉积(HDPCVD)制程或等离子增强化学气相沉积(PECVD)制程生成，第一SiO2层3和SiN层1皆对金属层施加收缩应力。在本发明中，两者的厚度和现有技术中的SiO2层和SiN层厚度一致。
第二SiO2层2由亚常压化学气相沉积(SACVD)制程生成，通常可用臭氧(O3)和四乙基原硅酸盐(TEOS)发生化学反应，沉积而成。在本具体实施例中，制程条件是：温度为400摄氏度，压力为200托。当然，本发明不限于该制程条件，只要使第二SiO2层2产生拉伸应力的制程条件皆可。由SACVD制程生长的第二SiO2层2对金属层施加拉伸应力，与第一SiO2层3和SiN层1对金属层施加的收缩应力部分抵消。
第二SiO2层2的厚度与第一SiO2层3、SiN层1的厚度相对应，使拉伸应力部分抵消收缩应力后，不产生钝化层与金属层、金属层与介质绝缘层之间的剥离脱落现象即可。在本具体实施例中，第二SiO2层2大约为2000埃，SiN层1大约为6000埃，第一SiO2层3比金属线4的高度略高，大约为10000埃。当然，本发明不限于上述厚度值。
本发明也不限于SACVD制程，只要能使沉积的二氧化硅层产生伸缩应力的制程皆可。
同时，本发明还揭示了上述集成电路芯片钝化层的制造方法，包括如下步骤：
A、在金属层上沉积第一二氧化硅层；所述第一二氧化硅层由高密度电浆化学气相沉积制程或等离子增强化学气相沉积制程生成。
B、在上述第一二氧化硅层上沉积第二二氧化硅层；所述第二二氧化硅层由亚大气压化学气相沉积制程生成。本发明中，亚大气压化学气相沉积制程的温度是400摄氏度，压力为200托。
C、在上述第二二氧化硅层上沉积氮化硅层。
以上实施例仅用以说明而非限制本发明的技术方案。不脱离本发明精神和范围的任何修改或局部替换，均应涵盖在本发明的权利要求范围当中。
Claims (10)
1、一种集成电路芯片的钝化层，至少包括第一二氧化硅层和氮化硅层，第一二氧化硅层位于氮化硅层之下，第一二氧化硅层和氮化硅层均对所述钝化层之下的金属层施加压缩应力，其特征在于，所述钝化层还包括对所述钝化层之下的金属层施加拉伸应力的第二二氧化硅层，所述第二二氧化硅层位于氮化硅层和第一二氧化硅层之间。
2、如权利要求1所述的集成电路芯片的钝化层，其特征在于，所述第一二氧化硅层由高密度电浆化学气相沉积制程或等离子增强化学气相沉积制程生成。
3、如权利要求1所述的集成电路芯片的钝化层，其特征在于，所述第二二氧化硅层由亚大气压化学气相沉积制程生成。
4、如权利要求3所述的集成电路芯片的钝化层，其特征在于，所述亚大气压化学气相沉积制程的温度是400摄氏度，压力为200托。
5、如权利要求1或2所述的集成电路芯片的钝化层，其特征在于，所述第二二氧化硅层的厚度与第一二氧化硅层、氮化硅层的厚度的关系满足使所述拉伸应力部分抵消所述收缩应力后，不产生钝化层与金属层、金属层与介质绝缘层之间的剥离脱落现象。
6、一种权利要求1所述集成电路芯片钝化层的制造方法，其特征在于，该方法包括以下步骤：
A、在金属层上沉积对所述金属层施加压缩应力的第一二氧化硅层；
B、在上述第一二氧化硅层上沉积对所述金属层施加拉伸应力的第二二氧化硅层；
C、在上述第二二氧化硅层上沉积对所述金属层施加压缩应力的氮化硅层。
7、如权利要求6所述的制造方法，其特征在于，所述第一二氧化硅层由高密度电浆化学气相沉积制程或等离子增强化学气相沉积制程生成。
8、如权利要求6所述的制造方法，其特征在于，所述第二二氧化硅层由亚大气压化学气相沉积制程生成。
9、如权利要求8所述的制造方法，其特征在于，所述亚大气压化学气相沉积制程的温度是400摄氏度，压力为200托。
10、如权利要求6或7所述的制造方法，其特征在于，所述第二二氧化硅层的厚度与第一二氧化硅层、氮化硅层的厚度的关系满足使所述拉伸应力部分抵消所述收缩应力后，不产生钝化层与金属层、金属层与介质绝缘层之间的剥离脱落现象。
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