CN100505160C - 一种半导体结构及其制造方法 - Google Patents

Abstract

一种半导体结构及形成这种结构的方法。该半导体结构包括半导体衬底。该半导体结构进一步包括在半导体衬底顶上的电绝缘区。该半导体结构还包括在半导体衬底顶上并与之直接物理接触的一个第一半导体区。该半导体结构还包括在绝缘区顶上的第二半导体区。该半导体结构还包括在第一半导体区和半导体衬底内的电容器。该半导体结构还包括在第二半导体区和电绝缘区内的电容器电极接头。

Description

一种半导体结构及其制造方法

技术领域

本发明涉及半导体电容器，更具体地说，本发明涉及在HOT衬底内形成的半导体电容器。

背景技术

制造半导体电容器的一种传统方法包括在衬底内形成两个沟槽：第一沟槽用于电容器本身，第二沟槽用于为电容器提供一个电接头(electrical contact)。因此，需要一种比现有技术的方法更简单的用于在衬底内形成电容器及其电接头的方法。

发明内容

本发明提出一种半导体结构，包括(a)半导体衬底；(b)在半导体衬底的顶上的电绝缘区；(c)在半导体衬底的顶上并与之直接物理接触的第一半导体区；(d)在绝缘区的顶上的第二半导体区；(e)在第一半导体区和半导体衬底内的电容器；和(f)在第二半导体区和电绝缘区内的电容器电极接头。

本发明提出一种半导体制造方法，包括提供一种半导体结构，该结构包括(a)半导体衬底，(b)在半导体衬底的顶上的电绝缘区，(c)在半导体衬底的顶上并与之直接物理接触的第一半导体区，和(d)在绝缘区的顶上的第二半导体区，其中第一半导体区和第二半导体区彼此电绝缘；形成第一沟槽，其中第一沟槽是在第一半导体区和半导体衬底内形成；形成第二沟槽，其中第二沟槽是在第二半导体区内形成；以及利用第一沟槽和第二沟槽分别形成沟槽电容器及该电容器的电极接头。

本发明提出一种在衬底内形成电容器及其电接头的方法，该方法比现有技术的方法更简单。

附图说明

图1至12根据本发明的实施例，说明了电容器及其电接头的制造方法。

具体实施方式

图1至12根据本发明的实施例，示出了在制造过程的不同步骤中半导体结构100的横截面图。参照图1，在一个实施例中，具体地说，制造过程在绝缘体上的硅(silicon-on-insulator，SOI)衬底110+120+130上开始，它包括(a)第一硅层110，(b)在第一硅层110顶上的掩埋绝缘层120，和(c)在绝缘层120顶上的第二硅层130。举例来说，第一硅层110的顶层包括具有(110)的晶格取向的硅，第二硅层130的顶层包括具有(100)的晶格取向的硅，掩埋绝缘层120是包含氧化硅的BOX(掩埋氧)层。需要指出的是，任何其它半导体材料，如锗、锗化硅、碳化硅、砷化镓、氮化镓、磷化铟也可用作顶部半导体层110和底部半导体层130。顶部半导体层110和底部半导体层130可以具有相同或不同的半导体材料。

然后，在一个实施例中，牺牲垫片层140在第二硅层130顶上形成。举例来说，牺牲垫片层140包含氮化硅。在一个实施例中，牺牲垫片层140通过CVD(化学气相沉积)形成。

下一步，在一个实施例中，牺牲垫片层140、第二硅层130和BOX层120被依次图案化，形成图2的半导体结构100。参照图2，在图案化处理之后，牺牲垫片层140、第二硅层130和BOX层120的剩余部分分别为牺牲垫片区140’、第二硅区130’和BOX区120’。举例来说，该图案化过程包括光刻和随后的各向异性刻蚀。

下一步，参照图3，在一个实施例中，间隔层310在图2的半导体结构100顶上形成。举例来说，氮化物间隔层310包含通过(相似(conformal))CVD形成的氧化物或者氮化物。在一个实施例中，间隔层310包含氧化硅。

下一步，在一个实施例中，氮化物间隔层310被各向异性刻蚀，形成图4中的氮化物隔片310’。在一个实施例中，对氮化物间隔层310的各向异性刻蚀可以是RIE(反应离子刻蚀)。

下一步，参照图5，在一个实施例中，利用选择性CVD，通过在第一硅层110暴露的顶面111上进行硅的选择性外延生长，形成外硅区(epi silicon region)510。由于第一硅层110具有(110)的硅晶格取向，因此外硅区510也具有(110)的硅晶格取向。在一个实施例中，相比牺牲垫片区140’的顶面141，外硅区510的顶面511在一个更高的高度上。

然后，在一个实施例中，外硅区510被平面化和凹刻，形成图5A的半导体结构100。举例来说，参照图5A，首先进行平面化处理如CMP(化学机械抛光)，直到外硅区510的顶面511与牺牲垫片区140’的顶面141在同一平面上。然后进行凹刻(recess)处理如RIE(反应离子刻蚀)，直到外硅区510的顶面511与第二硅区130’的顶面131在同一平面上。

下一步，在一个实施例中，整个牺牲垫片区140’和隔片310’的顶部被去除，形成图6的半导体结构100。举例来说，整个牺牲垫片区140’和隔片310’的顶部采用湿法刻蚀被去除。

下一步，参照图7，在一个实施例中，在图6中的半导体结构100上形成垫片层710。举例来说，垫片层710包含氮化硅。在一个实施例中，垫片层710可以通过CVD形成。可以选择的是，形成垫片层710之前，可以在图6的半导体结构100的顶上形成一个氧化物层(未示出)。

然后，在一个实施例中，硬掩模层720在垫片层710的顶上形成。举例来说，硬掩模层720包含BSG(硼硅酸盐玻璃)。在一个实施例中，硬掩模层720可以通过CVD形成。

下一步，参照图8，在一个实施例中，经过光刻(即采用单个光刻掩模)和随后的各向异性刻蚀工艺同时形成第一和第二沟槽810a和810b，得到图7的半导体结构100。第一沟槽810a比第二沟槽810b更深，因为形成第二沟槽810b的刻蚀过程被BOX区120’阻止。在一个实施例中，沟槽810a和810b经过RIE(反应离子刻蚀)工艺形成，该工艺对硅的刻蚀速度比对硬掩模层720和BOX区120’要快得多。

然后，在一个实施例中，硬掩模层720随后被完全去除。举例来说，硬掩模层720可以采用湿法刻蚀去除。

下一步，参照图8A，在一个实施例中，在半导体结构100的顶上(包括沟槽810a和810b的底部和侧壁)形成介电层812。举例来说，介电层812通过CVD或者ALD(原子层淀积)形成。在一个实施例中，介电层812包含氮化硅、氧化硅、氧氮化硅或者例如高-k(高介电)材料的其它介电材料。

下一步，在一个实施例中，第一和第二沟槽810a和810b被填充，形成图9的半导体结构100。举例来说，第一和第二沟槽810a和810b分别被n型掺杂多晶硅区814a和814b填充。或者，任何其它适合的材料，如金属(钨、钛、铜等)和金属化合物(氮化钨、氮化钛、硅化钨、硅化钴等)，也可以用于填充沟槽810a和810b。在一个实施例中，第一和第二沟槽810a和810b通过CVD或者ALD填充，并采用CMP平面化。垫片层710顶上的介电层812在CMP处理中可以被消耗掉。或者，垫片层710顶上的介电层812可以通过干法刻蚀或湿法刻蚀去除。如图9所示，介电层812(图8A)剩余的部分被称为介电层812a和812b。

下一步，在一个实施例中，n型掺杂多晶硅区814a的顶部814a’和整个n型掺杂多晶硅区814b被去除，形成图9A的半导体结构100。举例来说，n型掺杂多晶硅区814a的顶部814a’和整个n型掺杂多晶硅区814b采用各向异性刻蚀被去除。在一个实施例中，对n型掺杂多晶硅区814a的顶部814a’和整个n型掺杂多晶硅区814b的各向异性刻蚀处理是RIE处理。

然后，参照图9A，在一个实施例中，第一介电层812a的暴露部分和整个第二介电层812b被去除，形成图10的半导体结构100。举例来说，第一介电层812a的暴露部分和整个第二介电层812b采用湿法刻蚀去除。

需要指出的是，n型掺杂多晶硅区814a的顶部814a’(图9)、整个n型掺杂多晶硅区814b(图9)、第一介电层812a的暴露部分和整个第二介电层812b被去除后，形成了两个沟槽810a’和810b’(图10)。

下一步，参照图11，在一个实施例中，第一颈圈(collar)813a和第二颈圈813b分别在沟槽810a’和810b’的侧壁上形成。举例来说，第一颈圈813a和第二颈圈813b通过CVD在图10的半导体结构100上形成，然后进行各向异性刻蚀处理，例如RIE。在一个实施例中，第一颈圈813a和第二颈圈813b包含氧化硅。在一个实施例中，各向异性刻蚀步骤会持续到刻蚀通过BOX区120’，直到第一硅层110的顶面111通过沟槽810b’暴露于周围环境中。

然后，在一个实施例中，沟槽810a’和810b’分别被第二导电区815a和815b填充(图12)。在一个实施例中，导电区815a和815b包含n型掺杂多晶硅。举例来说，多晶硅区815a和815b通过下述步骤分别在沟槽810a’和810b’中形成：(i)在图11的半导体结构100(包括在沟槽810a’和810b’的内部)顶上通过CVD沉积多晶硅，(ii)通过CMP抛光图11中半导体结构100的顶面，这样形成图12中的半导体结构100。

如图12所示，半导体结构100包含一个电容器，它包括第一多晶硅电极814a+815a、第二电极110、和电容器介电层812a。n型掺杂多晶硅区815b为电容器电极110提供了电入口。

为了说明的目的，这里已经介绍了本发明一些具体的实施例，但是对于本领域技术人员来说，很多修改和变化都是显而易见的。因此，所附的权利要求是为了将所有这些修改和变化都包括在本发明真实的精神和范围之内。

Claims (19)

1.一种半导体结构，包括：

(a)半导体衬底；

(b)在半导体衬底顶上的电绝缘区；

(c)在半导体衬底顶上并与其直接物理接触的第一半导体区；

(d)在绝缘区顶上的第二半导体区；

(e)在第一半导体区和半导体衬底中的电容器；和

(f)在第二半导体区和电绝缘区中的电容器电极接头；

2.如权利要求1所述的结构，其中第一半导体区与第二半导体区电绝缘。

3.如权利要求1所述的结构，

其中半导体衬底和第一半导体区具有第一晶格取向，以及

其中第二半导体区具有不同于第一晶格取向的第二晶格取向。

4.如权利要求3所述的结构，

其中第一晶格取向为(110)，以及

其中第二晶格取向为(100)。

5.如权利要求1所述的结构，其中电绝缘区包含氧化硅。

6.如权利要求1所述的结构，其中电容器包括

(i)第一电极区；

(ii)第二电极区，它包括半导体衬底的一部分；

(iii)电容器介电层，它夹在第一和第二电极区之间，与二者直接物理接触，并使二者彼此电绝缘。

7.如权利要求6所述的结构，

其中第一电极区包含掺杂多晶硅，

其中第二电极区包含硅，以及

其中电容器介电层包含氮化硅。

8.如权利要求1所述的结构，其中电容器电极接头包含掺杂多晶硅。

9.如权利要求1所述的结构，

其中电容器电极接头与半导体衬底直接物理接触，并且

其中电容器电极接头与第二半导体区电绝缘。

10.如权利要求1所述的结构，进一步包含一个间隔区，该间隔区夹在第一和第二半导体区之间，与二者直接物理接触，并使二者彼此电绝缘。

11.一种半导体制造方法，包括：

提供一种半导体结构，包含：

(a)半导体衬底，

(b)在半导体衬底顶上的电绝缘区，

(c)在半导体衬底顶上并与其直接物理接触的第一半导体区，以及

(d)在绝缘区顶上的第二半导体区，其中第一半导体区和第二半导体区彼此电绝缘；

形成第一沟槽，

其中第一沟槽在第一半导体区和半导体衬底中形成；以及形成第二沟槽，

其中第二沟槽在第二半导体区中形成，

利用第一沟槽和第二沟槽分别形成沟槽电容器及该电容器的电极接头。

12.如权利要求11所述的方法，其中所述半导体结构进一步包括一个间隔区，它夹在第一和第二半导体区之间，与二者直接物理接触，并使二者彼此电绝缘。

13.如权利要求12所述的方法，其中所述形成第一沟槽和所述形成第二沟槽是利用同一光刻掩模同时进行的。

14.如权利要求11所述的方法，其中所述的利用第一沟槽和第二沟槽形成沟槽电容器及该电容器的电极接头包括：

在第一沟槽的侧壁和底壁上形成第一电容器介电层，并且在第二沟槽的侧壁和底壁上形成第二电容器介电层；然后

用第一导电区填充第一沟槽，并用第二导电区填充第二沟槽；然后

去除(i)第一导电区的顶部和(ii)第二导电区；然后

去除第一电容器介电层的暴露部分和整个第二电容器介电层，分别形成第三沟槽和第四沟槽；然后

在第三沟槽上形成第一颈圈，并且在第四沟槽上形成第二颈圈；然后

刻蚀通过电绝缘区，直到半导体衬底的顶面通过第三沟槽暴露于周围环境中；然后

用导电材料填充第三沟槽和第四沟槽。

15.如权利要求14所述的方法，其中第一和第二颈圈包含与电绝缘区相同的材料。

16.如权利要求14所述的方法，

其中导电材料包含掺杂多晶硅，并且

其中第一和第二电容器介电层包含氮化硅。

17.如权利要求14所述的方法，其中在所述形成第一颈圈、所述形成第二颈圈的步骤之后，通过单个各向异性刻蚀过程执行对所述第一颈圈和所述第二颈圈的刻蚀处理以及所述刻蚀通过电绝缘区的步骤。

18.如权利要求11所述的方法，其中电绝缘区包含氧化硅。

19.如权利要求11所述的方法，

其中半导体衬底和第一半导体区具有第一晶格取向，以及

其中第二半导体区具有不同于第一晶格取向的第二晶格取向。

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