CN100474527C - 等离子体蚀刻方法 - Google Patents

等离子体蚀刻方法 Download PDF

Info

Publication number
CN100474527C
CN100474527C CNB2006101485062A CN200610148506A CN100474527C CN 100474527 C CN100474527 C CN 100474527C CN B2006101485062 A CNB2006101485062 A CN B2006101485062A CN 200610148506 A CN200610148506 A CN 200610148506A CN 100474527 C CN100474527 C CN 100474527C
Authority
CN
China
Prior art keywords
film
plasma
etching
porous low
etching method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006101485062A
Other languages
English (en)
Other versions
CN1967786A (zh
Inventor
西野雅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN1967786A publication Critical patent/CN1967786A/zh
Application granted granted Critical
Publication of CN100474527C publication Critical patent/CN100474527C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种对硬质掩模的蚀刻选择比高、能够抑制聚合体的附着和侧向腐蚀现象、并且抑制对多孔Low-k膜的损伤和表面粗糙程度的等离子体蚀刻方法。在等离子体处理装置(1)的处理室内，使用处理气体对被处理体进行等离子体蚀刻处理，其中，该被处理体具有被蚀刻膜和在该被蚀刻膜上层形成的多孔Low-k膜，该处理气体含有由碳和氟所构成的碳原子数在2以下的碳氟化合物和CO2，不含由碳、氟和氢所构成的氢氟烃化合物。

Description

等离子体蚀刻方法
技术领域
本发明涉及等离子体蚀刻方法，详细地说，本发明涉及在半导体装置的制造过程中，通过等离子体对在被处理体中所形成的被蚀刻膜进行蚀刻处理的等离子体蚀刻方法。
背景技术
例如，在多层配线结构的半导体装置的制造中，在以形成配线连接用的孔等的凹部为目的而对层间绝缘膜进行蚀刻时，作为在下层配线正上方的底层的停止膜，形成有氮化硅膜或者碳化硅膜。为了实现配线间的电连接，这样的停止膜在凹部形成的最终阶段通过蚀刻被除去。
关于氮化硅膜或者碳化硅膜等的蚀刻，例如，提出了以获得有机类SiO2膜相对于底层的SiN膜的蚀刻选择比为目的，使用在分子内含有碳和氟的碳氟化合物气体(CF类气体)或者在分子内含有碳、氢、氟的氢氟烃气体(CHF类气体)进行等离子体蚀刻处理(例如，参照专利文献1)。
而且，为了对由多层结构形成的氮化硅层进行各向异性蚀刻，提出了使用碳氟化合物气体和作为氢源的CH2F2、CH3F等进行等离子体蚀刻处理的方法(例如，专利文献2)；在氮化硅层形成高长宽比(aspectratio)的槽(trench)时，为了维持相对于掩模层的高选择性，使用碳氟化合物气体和作为氢源的CHF3、CH2F2、CH3F等进行等离子体蚀刻处理的方法(例如，专利文献3)。
此外，考虑到大规模集成电路(LSI)的设计原则是从现在的90nm达到今后的65nm、进一步达到45nm，那么配线就倾向于向微细化进展。伴随着配线的微细化，在配线间的绝缘层所产生的电容成为发生信号延迟的原因，对此需要采取对策，使用为抑制该信号延迟的低介电常数材料(Low-k材料)的层间绝缘膜正在开发中。作为使用这样的Low-k材料的层间绝缘膜，与目前的Low-k膜相比，介电常数进一步降低的低电阻的多孔Low-k膜受到瞩目。但是，与其低介电常数相反，多孔Low-k膜由于在膜内保持有空孔(bore)，所以也存在着强度低、耐蚀刻性也低这样的问题。
[专利文献1]日本专利特开2003—234337号公报
[专利文献2]日本专利特开平11—102896号公报
[专利文献3]日本专利特开2000—340552号公报
在对上述底层的氮化硅膜或者碳化硅膜进行等离子体蚀刻时，需要能够确保对最上层的蚀刻掩模的蚀刻选择性。
而且，在蚀刻时，若处理气体的成分和膜中的成分反应所形成的聚合体附着于被处理体表面，就会引起蚀刻率的降低，所以就需要能够抑制聚合体的形成和附着。
再者，作为被蚀刻膜的底层氮化硅膜或者碳化硅膜，若产生在横向被蚀刻的侧向腐蚀现象(side etching)，就会损害设备特性，因此也需要防止侧向腐蚀现象。
而且，在底层氮化硅膜或者碳化硅膜上层的层间绝缘膜使用多孔Low-k膜时，多孔Low-k膜容易被氧化而产生等离子体损伤。其结果为，若在后续工序中进行氟酸处理，被氧化部分就会被除去，就存在损伤明显化这样的问题。进而，因暴露于等离子体中多孔Low-k膜的表面会形成无数的伤痕，因此会产生表面粗糙等问题。
这样，若作为层间绝缘膜的多孔Low-k膜发生劣化，则关系到半导体装置可靠性的降低，所以等离子体蚀刻就需要在对多孔Low-k膜不形成损伤的条件下实施。
如上所述，与对没有多孔Low-k膜的被处理体进行等离子体蚀刻处理时相比，在对被蚀刻膜的上层形成有多孔Low-k膜的被处理体进行等离子体蚀刻处理时，等离子体蚀刻条件的选择格外困难，至今还没有发现能够满足上述全部课题的条件。
发明内容
因此，本发明的目的是提供一种等离子体蚀刻方法，在底层的氮化硅膜或者碳化硅膜上层的层间绝缘膜使用多孔Low-k膜的被处理体中，该等离子体蚀刻方法在对上述氮化硅膜或者碳化硅膜进行蚀刻处理时，能够确保相对硬质掩模的蚀刻选择性，可以抑制聚合体的附着和侧向腐蚀现象，并且能够抑制对多孔Low-k膜的损伤和表面粗糙。
为解决上述课题，本发明的第一观点提供一种在等离子体处理装置的处理室内，通过处理气体的等离子体对被处理体进行蚀刻处理的等离子体蚀刻方法，其特征在于，
被处理体具有被蚀刻膜和在该被蚀刻膜上层所形成的多孔Low-k膜，
作为上述处理气体，使用含有由碳和氟所构成的碳原子数在2以下的碳氟化合物和CO2，不含由碳、氟和氢所构成的氢氟烃化合物的处理气体。
在上述第一观点中，上述碳氟化合物更优选为CF4。
上述碳氟化合物和上述CO2的比率优选为碳氟化合物:CO2＝3:1～10:1。
此外，上述多孔Low-k膜优选介电常数为2.0～2.7的无机Low-k膜。
如第一观点所述的等离子体蚀刻方法，优选以在上述多孔Low-k膜的上层所形成的硬质掩模作为掩模进行上述被蚀刻膜的蚀刻。
此外，上述被蚀刻膜优选为氮化硅膜或者碳化硅膜。
此外，上述硬质掩模优选为氧化硅膜。而且，上述被蚀刻膜相对上述硬质掩模的蚀刻选择比优选大于2。
此外，在上述被蚀刻膜和上述多孔Low-k膜之间，上述多孔Low-k膜和上述硬质掩模之间，优选分别具有粘着膜。
本发明的第二观点提供一种控制程序，其特征在于，在计算机上动作、运行时，控制上述等离子体处理装置实施上述第一观点的等离子体蚀刻方法。
本发明的第三观点提供一种计算机可读取的存储介质，该存储介质存储有在计算机上运行的控制程序，其特征在于，
上述控制程序，在运行时，控制上述等离子体处理装置实施发明第一到九方面中任一方面所述的等离子体蚀刻方法。
采用本发明的等离子体处理方法，在对具有被蚀刻膜和在被蚀刻膜的上层所形成的多孔Low-k膜的被处理体进行等离子体蚀刻时，作为处理气体，使用含有由碳和氟所构成的碳原子数在2以下的碳氟化合物和CO2，不含有由碳、氟和氢构成的氢氟烃化合物的处理气体，就能够在确保相对硬质掩模较高的蚀刻选择性、抑制聚合体的附着和侧向腐蚀现象、并且抑制对多孔Low-k膜的损伤、抑制多孔Low-k膜表面的粗糙化的同时，进行蚀刻。
因此，本发明的等离子体处理方法，例如，能够适用于半导体设备的制造过程中的蚀刻处理，该半导体设备为含有作为层间绝缘膜的多孔Low-k膜的多层配线结构。
附图说明
图1表示本发明的等离子体处理装置的概略图。
图2是等离子体蚀刻前的晶片截面结构的示意图。
图3是说明进行等离子体蚀刻状态的晶片截面结构的示意图。
图4是等离子体蚀刻后的晶片截面结构的示意图。
图5表示金属镶嵌工艺(Damascene process)的适用例，说明进行等离子体蚀刻状态的晶片截面结构示意图。
图6表示金属镶嵌工艺(Damascene process)的适用例，等离子体蚀刻后的晶片截面结构示意图。
符号说明
1 等离子体处理装置；2 腔室；60 过程控制器；61 用户界面；62存储部；101 下层配线用绝缘膜；102 停止(stoper)膜；103 第一粘着膜；104 多孔Low-k膜；105 第二粘着膜；106 硬质掩模；200、201叠层体；210、211 凹部
具体实施方式
下面，参照附图对本发明的优选实施方式加以说明。
图1所示为适用于本发明的一个实施方式的蚀刻处理的等离子体处理装置的示意图。该等离子体处理装置1能够使用电极板上下平行相对、双向连接有高频电源的电容耦合型平行平板等离子体蚀刻装置。
该等离子体处理装置1，例如，具有表面由耐酸铝(alumite)处理(阳极氧化处理)过的铝所构成的成形为圆筒形状的腔室2，将该腔室2接地。在腔室2内，水平载置有例如由硅构成、在其上形成有作为被处理体的规定的膜的半导体晶片(wafer)(以下简记做“晶片”)W，作为下部电极作用的基座5设置为被基座支撑台4支撑的状态。高通滤波器(high-pass filter)(HPF)6与该基座5连接。
在基座支撑台4的内部，设有温度调节介质室7，通过导入管8将温度调节介质导入温度调节介质室7中，并在其中循环，使得基座5能够被控制在需要的温度。
基座5的上中央部成形为凸状的圆板形，在其上设有与晶片W形状大致相同的静电卡盘(chuck)11。静电卡盘11形成为电极12介于绝缘材料之间的结构，通过施加来自于连接在电极12的直流电源13的例如1.5kV的直流电压，就会通过库仑力静电吸附晶片W。
为了向作为被处理体的晶片W的背面以规定压力(背压)供给传热介质，例如He气体等，在绝缘板3、基座支撑台4、基座5和静电卡盘11中形成有气体通路14。通过该传热介质实现基座5和晶片W之间的热传导，使得晶片W能够被维持在规定温度。
在基座5的上端周边部，以包围载置在静电卡盘11上的晶片W的方式配置有环状的聚焦环(focus ring)15。该聚焦环15，例如由硅构成，具有提高蚀刻的均匀性的作用。
在基座5的上方，设置有与该基座5平行相对的上部电极21。该上部电极21构成为：隔着绝缘材料22被支撑于腔室2的上部，构成与基座5的相对面，具有多个吐出孔23，由例如石英所构成的电极板24与支撑该电极24的电极支撑体25所构成，该电极支撑体25由导电性材料，例如表面由耐酸铝处理过的铝所构成。此外，基座5和上部电极21之间的间隔设置为可调节的。
在上部电极21中的电极支撑体25的中央，设有气体导入口26，气体供给管27与该气体导入口26连接，处理气体供给源30通过阀28和质量流量控制器(mass flow control)29与该气体供给管27连接，从该处理气体供给源30供给用于等离子体蚀刻的蚀刻气体。作为蚀刻气体，优选组合使用例如CF4、C2F6等碳氟化合物气体和CO2。这里的碳氟化合物气体是通过自由基反应(radical reaction)而起到蚀刻作用的气体，CO2是控制上述自由基对被蚀刻膜进行最适宜作用的气体。而且，在碳氟化合物气体和CO2以外，也可以混合例如N2、He等。此外，在图1中，虽然只代表性地图示了一个处理气体供给源30，实际上设有多个处理气体供给源30，使得能够分别独立的对例如CF4等碳氟化合物气体、CO2等进行流量控制，供给至腔室2内。
在腔室2的底部连接有排气管31，排气装置35与该排气管31连接。排气装置35具备涡轮分子泵等真空泵，通过该真空泵可以抽真空使腔室2内成为规定的减压气氛，例如达到1Pa以下的规定压力。在腔室2的侧壁设有闸阀(gate valve)32，在该闸阀32处于打开的状态下，能够在相邻的负载锁定室(未图示)之间搬送晶片W。
第一高频电源40与上部电极21连接，在其供电线上设有匹配器41。低通过滤器(LPF)42与上部电极21连接。该第一高频电源40具有在50～150MHz范围内的高频率，通过施加这样高频率的高频电力，在腔室2内就能够形成处于满意离解状态的，并且高密度的等离子体，使得能够在低压条件下进行等离子体处理。该第一高频电源40的频率优选为50～80MHz，典型的是采用如图1所示的60MHz或者在其附近的条件。
第二高频电源50与作为下部电极的基座5连接，在其供电线上设有匹配器51。该第二高频电源50具有在数百kHz～十数MHz范围内的频率，通过施加该范围内频率的高频电力，能够赋予晶体W适当的离子作用且不会带来损伤。第二高频电源50的频率采用例如图1所示的13.56MHz或者800kHz等条件。
等离子体处理装置1的各构成部，与具备CPU的过程控制器60连接并受其控制。过程控制器60连接有工序管理者为管理等离子体处理装置1而进行指令输入操作等的键盘、和可视化显示等离子体处理装置1的运转状况的显示器等所构成的用户界面61。
此外，过程控制器60连接有存储部62，该存储部62存储有为实现该过程控制器60对在等离子体装置1中运行的各种处理进行控制的控制程序(软件)，和记录有处理条件数据等的方法(recipe)。
这样，根据需要，接受来自用户界面61的命令，从存储部62调出任意的方法，在过程控制器60中运行，在过程控制器60的控制下，就能够在等离子体处理装置1中进行需要的处理。而且，上述控制程序和处理条件数据等方法，能够储存于计算机可读取的存储介质，例如CD-ROM、硬盘、软盘、闪存(flash memory)等中的状态来利用，或者也可以从其他的装置，例如通过专用线路随时传送来联机使用。
接下来，参照图2～图4，说明通过这样所构成的等离子体处理装置1对具有被蚀刻膜的叠层体进行的等离子体蚀刻工序。图2～图4是为说明本发明的一个实施方式的蚀刻处理的概要，放大显示晶片W纵切面的主要部分的示意图。在构成晶片W的硅基板(未图示)上，如图2所示，例如形成有下层配线用绝缘膜101，在其上形成有作为被蚀刻膜的停止(stop)膜102，在其上层，从下方开始依次形成第一粘着膜103、多孔Low-k膜104、第二粘着膜105、硬质掩模106，构成叠层体200。
停止膜102是以例如等离子体CVD或者旋制氧化硅(Spin onGlass)等方法成膜的Si3N4膜、SiC膜等，是在通过蚀刻形成配线槽、孔等的凹部210时，作为蚀刻停止膜(etching stopper)发挥作用。
多孔Low-k膜104是以例如CVD(化学蒸发沉积法：ChemicalVapor Deposition)法成膜的层间绝缘膜，不管是什么材质，优选使用介电常数(k值)为2.0～2.7的低介电常数材料，而且，优选使用无机类的低介电常数材料。作为构成多孔Low-k膜104的低介电常数材料，能够使用例如Black Diamond 2X、Black Diamond 3(都是商品名；アプライドマテリアルズ社制)、LKD(商品名；JSR社制)、Aurora ULK、Aurora ELK(都是商品名；ASM社制)、Porous Coral(商品名；Novellas社制)、NCS(商品名；催化剂化成工业株式会社制)等。
作为蚀刻掩模的硬质掩模106，可以使用例如由TEOS(四乙氧基硅烷)所形成的氧化硅膜(SiO2膜)等。
此外，第一粘着膜103和第二粘着膜105都是以改善多孔Low-k膜104的密闭性为目的而形成的，使其从上下夹住多孔Low-k膜104，可以使用例如致密的Low-k膜、含碳氧化硅膜等。
在叠层体200中，基于通过照相平板印刷(photolithography)技术所形成的抗蚀图形(resist pattern)，通过蚀刻，从最上层的硬质掩模106开始到露出停止膜102的深度为止，形成凹部210。
如图3所示，使用等离子体处理装置1(参照图1)，对具有凹部210的叠层体200，使用例如CF4和CO2形成的等离子体，进行蚀刻。关于该等离子体蚀刻的条件在稍后详述。
作为除去停止膜102使用的蚀刻气体，使用含有由碳和氟构成的CF4、C2F6等碳氟化合物气体(CF类气体)和CO2的处理气体。此时，若使用在碳氟化合物的分子中碳原子多的处理气体，则会大量形成作为反应生成产物的聚合体而附着在凹部210内，蚀刻率降低的同时，对硬质掩模106的蚀刻选择性也降低。因此，优选碳氟化合物的碳原子数在2以下。
而且，从相对于硬质掩模106，停止膜102的蚀刻选择比降低的方面考虑，在处理气体中，不含有由碳、氟和氢所构成的氢氟烃化合物气体(CHF类气体)是很重要的。
在蚀刻时，优选在以[停止膜102的蚀刻率]/[硬质掩模106的蚀刻率]所表示的蚀刻选择比大于2的条件下实施。蚀刻选择比小于2时，由于硬质掩模106的蚀刻增强，所以该膜厚变薄，在后续工序中，在使硬质掩模106发挥例如作为平坦化处理的停止膜的作用时，就会产生不适合。
蚀刻在例如凹部210的深度能够达到下层配线用绝缘膜101时停止。这样，如图4所示，凹部210内的停止膜102被除去，露出下层配线用绝缘膜101。
作为在等离子体处理装置1中的等离子蚀刻处理的具体顺序，首先，开放闸阀32，将形成凹部210的晶片W从未图示的负载锁定室搬入腔室2内，载置于静电卡盘11上。接着，通过从直流电源13施加直流电压，将晶片W静电吸附在静电卡盘11上。
接下来，关闭闸阀32，通过排气装置35，将腔室2抽真空直到规定的真空度。然后，开放阀28，将来自处理气体供给源30的蚀刻用气体，例如，CF4等碳氟化合物和CO2通过质量流量控制器29调整为规定的流量比，向处理气体供给管27、气体导入口26，上部电极21的中空部导入，通过电极板24的吐出孔23，如图1中的箭头所示，向晶片W均匀吐出。这里，处理气体的流量可以为，例如CF4/CO2＝75/25～600/200mL/min(sccm)，优选为150/50～500/50mL/min左右。此时，从抑制侧向腐蚀现象和多孔Low-k膜的表面粗糙、充分保证与硬质掩模的选择比、而且减少对Low-k膜的损伤和聚合体附着这些观点出发，CF4与CO2的流量比优选为CF4:CO2＝3:1～10:1。
从充分获得与硬质掩模的选择比并同时减少对Low-k膜的损伤的观点出发，处理气体的滞留时间优选为例如3～0.17秒左右，更优选为1～0.3秒。
这里的滞留时间意味着蚀刻气体在腔室1内用于蚀刻的部分所滞留的时间，能够基于下式求出，其中，以下部电极面积(在图1中，是晶片W和聚焦环15的合计面积)乘以上下电极间距离所求出的有效腔室体积(即，处理气体等离子体化的空间体积)为V[m3]、以排气速度为S[m3/秒]、以腔室内压力为p[Pa]、以处理气体的总流量为Q[Pa·m3/秒]、以滞留时间为τ[秒]。
τ＝V/S＝pV/Q
从抑制侧向腐蚀现象和多孔Low-k膜的表面粗糙、充分保证与硬质掩模的选择比、而且减少对Low-k膜的损伤的观点出发，腔室2内的压力维持在规定压力，例如5～20Pa，优选为6～13Pa左右。分别从第一高频电源40向上部电极21供给200～2500W，优选400～1500W左右的高频电力，从第二高频电源50向作为下部电极的基座5供给100～1000W，优选为100～300W左右的高频电力，将蚀刻气体等离子体化，对停止膜102进行蚀刻。此外，背压(back pressure)优选设定为晶片W的中心部/边缘部为约2000Pa/约5500Pa左右。从确保与硬质掩模的选择比、抑制侧向腐蚀现象和聚合体附着的观点出发，作为处理温度，例如晶片W(基座5)的温度优选为0～40℃。
接下来，参照图5和图6，对本发明更具体的适用例进行说明。在具有多层配线结构的半导体装置的制造过程中，配线连接用的接触插头(contact plug)、Cu配线等，一般是通过在层间绝缘膜中形成通孔或槽之后，将金属埋入而形成的。特别是Cu配线的埋入方法，所知的是金属镶嵌工艺(Damascene process)(单层金属镶嵌工艺(singleDamascene process)或者双层金属镶嵌工艺(dual Damascene process))。例如，如图5所例示，在通过单层金属镶嵌工艺形成配线时，在未图示的硅基板上，在下层配线用绝缘膜112中设有隔着势垒金属(barriermetal)113埋入的Cu等金属材料所构成的下层配线114，在其上叠层多层的层间绝缘膜120，即，由从下开始依次叠层SiC或SiN等构成的停止膜115、第一粘着膜116、多孔Low-k膜117、第二粘着膜118、硬质掩模119，由此，准备叠层体201。此外，在图5和图6中，符号111是由SiO2等构成的下层的绝缘膜。此外，第一粘着膜116和第二粘着膜118都是以改善多孔Low-k膜117的密闭性为目的而设置的，也可以省略。
在多层的层间绝缘膜120中，形成有凹部211。凹部211是如下形成的：通过照相平板印刷技术在层间绝缘膜120上形成与之对应的抗蚀图形，然后，将该抗蚀图形作为掩模(mask)，对层间绝缘膜120进行蚀刻加工，直到露出停止膜115为止。
接下来，以硬质掩模119作为掩模，对上述停止膜115进行蚀刻，如图6所示，使由Cu等构成的下层配线114露出。此时，如上所述，使用等离子体处理装置1，通过含有碳氟化合物气体和CO2的处理气体来进行等离子体蚀刻处理。
以后的工序省略了图示，例如，使用溅射法、PVD法(物理气相沉淀：Physical Vapor Deposition)、电镀法等将势垒金属和Cu埋入凹部211中，通过CMP(化学机械研磨法：Chemical Mechanical Polishing)除去剩余的铜，进行平坦化处理。在该平坦化处理时，硬质掩模119作为停止膜发挥作用。通过上述方法，就能够在多层配线结构的半导体装置中形成金属配线。
接下来，对确认本发明效果的试验结果加以说明。
在具有与图2同样的叠层结构、以规定间隔形成多个凹部210(槽)的行与间隔(line & space)的叠层体中，硬质掩模106作为掩模与向凹部210内露出的停止膜102相对，使用与图1所示的同样结构的等离子体处理装置1实施蚀刻处理，评价蚀刻特性。作为蚀刻气体，使用表1所示的各种气体，适宜组合进行实验。
表1
 
试验组(气体组成) 多孔Low-k膜的损伤  蚀刻选择比(相对硬质掩模)      聚合物的抑制效果 多孔Low-k膜的表面粗糙程度           侧向腐蚀现象
(1)CF<sub>4</sub> ○ ×(约1) × ○ ○
(2)CF<sub>4</sub>/N<sub>2</sub> ○ ×(不足1) × ○ ○
(3)CF<sub>4</sub>/O<sub>2</sub> × ○(超过2) ○ ○ ○
(4)CF<sub>4</sub>/CO<sub>2</sub> ○ ○(超过2) ○ ○ ○
(5)CF<sub>4</sub>/N<sub>2</sub>/CO<sub>2</sub> ○ △(1.5～2) ○ △ ○
(6)CF<sub>4</sub>/CHF<sub>3</sub>/CO<sub>2</sub> ○ △(约2) ○ ○ ○
(7)CF<sub>4</sub>/CH<sub>2</sub>F<sub>2</sub>/CO<sub>2</sub> ○ △(约2) ○ ○ ○
(8)C<sub>4</sub>F<sub>8</sub>/CO<sub>2</sub> ○ ×(不足1) ○ ○ ○
(9)CH<sub>2</sub>F<sub>2</sub>/CF<sub>4</sub>/Ar/O<sub>2</sub> × ○(超过2) ○ × ○
(10)CH<sub>2</sub>F<sub>2</sub>/CF<sub>4</sub>/Ar/CO<sub>2</sub> ○ ○(超过2) ○ × ○
(11)CHF<sub>3</sub>/CH<sub>2</sub>F<sub>2</sub>/Ar ○ ○(超过2) × × ○
(12)NF<sub>3</sub>/Ar × ◎(超过3) ○ × ×
(13)NF<sub>3</sub>/He/Ar × ◎(超过3) ○ × ×
(14)NF<sub>3</sub>/Ar/CO × ◎(超过3) ○ × ○
在表1所示的(1)～(14)的各试验组中，气体流量如下：
(1)CF4＝150mL/min(sccm)；
(2)CF4/N2＝150/50mL/min(sccm)；
(3)CF4/O2＝150/15mL/min(sccm)；
(4)CF4/CO2＝300/100mL/min(sccm)；
(5)CF4/N2/CO2＝300/50/100mL/min(sccm)；
(6)CF4/CHF3/CO2＝150/50/100mL/min(sccm)；
(7)CF4/CH2F2/CO2＝150/15/100mL/min(sccm)；
(8)C4F8/CO2＝30/50mL/min(sccm)；
(9)CH2F2/CF4/Ar/O2＝15/60/450/30mL/min(sccm)；
(10)CH2F2/CF4/Ar/CO2＝15/60/450/100mL/min(sccm)；
(11)CHF3/CH2F2/Ar＝80/20/800mL/min(sccm)；
(12)NF3/Ar＝8/200mL/min(sccm)；
(13)NF3/He/Ar＝8/100/200mL/min(sccm)；
(14)NF3/Ar/CO＝8/200/50mL/min(sccm)
作为试验组(1)～(14)的共同条件，腔室2内的压力设为6.7Pa(50mTorr)，分别向上部电极21供给400W的高频电压、向作为下部电极的基座5供给100W的高频电压，将各蚀刻气体等离子体化进行蚀刻。此时，背压设定为晶片W的中心部/边缘部为2000Pa(15Torr)/5333Pa(40Torr)，处理温度设定为腔室2的侧壁＝60℃；基座5＝20℃，蚀刻时间根据试验组而设定。
蚀刻特性是针对多孔Low-k膜104的损伤、与硬质掩模106(TEOS-SiO2)的选择比、聚合体附着物的抑制效果、向凹部210内露出的多孔Low-k膜104的表面粗糙程度和侧向腐蚀现象，以如下所示的评价基准进行判断。
<多孔Low-k膜的损伤>
将蚀刻处理后的晶片W利用氟酸(HF)处理，测定槽部的宽度(CD；临界尺寸：Critical Dimension)的变化。若出现等离子体损伤，则多孔Low-k膜104的表面被氧化，因此通过氟酸处理除去氧化膜的CD就会变化。在本试验中，CD的变化率超过7％的判断为损伤，损伤发生的评价为×(不良)，未发生的评价为○(良好)。此外，上述CD的变化率7％，是CD的变化量，即[氟酸处理后的CD值]-[氟酸处理前的CD值]的值，相当于6nm。
<与硬质掩模(SiO2)的蚀刻选择比>
从停止膜102的蚀刻率(ER1)和停止膜106的蚀刻率(ER2)，求出比率ER1/ER2，约1以下的评价为×(不良)、超过约1小于等于约2的评价为△(普通)、超过2小于等于3的评价为○(良好)、超过3的评价为◎(最佳)。
<聚合体(附着物)的抑制效果>
聚合体的附着显著的评价为×(不良)、几乎未见到附着的评价为○(良好)。
<多孔Low-k膜104的表面粗糙程度>
向凹部内露出的多孔Low-k膜104的表面被削减、很显著表面粗糙化的评价为×(不良)、少量表面粗糙化的评价为△(普通)、几乎没有削减、没有表面粗糙化的评价为○(良好)。
<侧向腐蚀现象>
凹部210内的停止膜102中发生侧向腐蚀现象的评价为×(不良)、几乎没有发生侧向腐蚀现象的评价为○(良好)。
由以上的蚀刻特性的评价(表1中显示的结果)可知，在试验组(1)的单一气体CF4和试验组(2)的CF4/N2中，几乎未得到蚀刻选择比，可见在凹部210内的多孔Low-k膜104的侧壁上附着有大量的聚合体。此外，在试验组(3)的CF4/O2中，虽然未发生聚合体的附着，但是对多孔Low-k膜104的损伤很明显。
在碳氟化合物气体(CF4)和CO2中组合了氢氟烃气体(CHF3、CH2F2)的试验组(6)和(7)中，可见到与硬质掩模106的选择比降低的倾向。
而且，在碳氟化合物气体和CO2的组合中，在使用含碳原子数大的碳氟化合物C4F8的试验组(8)中，与硬质掩模106的选择比也显著降低。
在处理气体中含有Ar的试验组(9)～(14)中，虽然与硬质掩模的选择比提高了，但是发生了多孔Low-k膜104的损伤和表面粗糙。这考虑是由于若在处理气体中含有Ar，则离子溅射作用就会增强，显示出Ar不适用于具有多孔Low-k膜104的层间绝缘膜的蚀刻。
与以上相对，在使用只含有含碳原子数少的碳氟化合物气体CF4和CO2的处理气体的试验组(4)中，在多孔Low-k膜104的破坏、与硬质掩模106的蚀刻选择比、聚合体附着的抑制效果、凹部210内露出的多孔Low-k膜104的表面粗糙程度、和侧向腐蚀现象这些全部的试验项目中得到了唯一良好的结果。而且，在使用含碳数量少的碳氟化合物气体CF4和CO2中进一步含有N2的处理气体的试验组(5)中，尽管在与硬质掩模106的蚀刻选择比和多孔Low-k膜的表面粗糙程度的项目中，其评价稍有不佳，但是在和试验组(2)的CF4/N2的比较中，可见到蚀刻选择比的改善、聚合体的附着防止效果的显著改善。因此能够确认，与CF4/N2气体类相比，CF4/N2/CO2气体类更能够改善蚀刻特性。
以上虽然叙述了本发明的实施方式，但是本发明不限于上述实施方式，可以有多种变形。
例如，虽然在上述实施方式中使用了电容耦合型平行平板蚀刻装置，但是不论什么装置，只要能够以本发明的气体种形成等离子体就可以，例如，能够使用感应耦合型等多种等离子体处理装置。

Claims (9)

1.一种等离子体蚀刻方法，用于在等离子体处理装置的处理室内，通过处理气体的等离子体对被处理体进行蚀刻处理，其特征在于，
被处理体具有被蚀刻膜、和在该被蚀刻膜的上层形成的多孔Low-k膜，
所述处理气体含有由碳和氟构成的碳原子数在2以下的碳氟化合物和CO2，不含由碳、氟和氢构成的氢氟烃化合物。
2.如权利要求1所述的等离子体蚀刻方法，其特征在于，所述碳氟化合物为CF4。
3.如权利要求1或2所述的等离子体蚀刻方法，其特征在于，所述碳氟化合物和所述CO2的流量比为碳氟化合物:CO2＝3:1～10:1。
4.如权利要求1或2所述的等离子体蚀刻方法，其特征在于，所述多孔Low-k膜是介电常数为2.0～2.7的无机Low-k膜。
5.如权利要求1或2所述的等离子体蚀刻方法，其特征在于，以在所述多孔Low-k膜的上层所形成的硬质掩模作为掩模，对所述被蚀刻膜进行蚀刻。
6.如权利要求5所述的等离子体蚀刻方法，其特征在于，所述被蚀刻膜为氮化硅膜或碳化硅膜。
7.如权利要求5所述的等离子体蚀刻方法，其特征在于，所述硬质掩模为氧化硅膜。
8.如权利要求5所述的等离子体蚀刻方法，其特征在于，所述被蚀刻膜相对于所述硬质掩模的蚀刻选择比大于2。
9.如权利要求8所述的等离子体蚀刻方法，其特征在于，在所述被蚀刻膜和所述多孔Low-k膜之间、以及所述多孔Low-k膜和所述硬质掩模之间，分别具有粘着膜。
CNB2006101485062A 2005-11-17 2006-11-17 等离子体蚀刻方法 Expired - Fee Related CN100474527C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005332896 2005-11-17
JP2005332896A JP4849875B2 (ja) 2005-11-17 2005-11-17 プラズマエッチング方法

Publications (2)

Publication Number Publication Date
CN1967786A CN1967786A (zh) 2007-05-23
CN100474527C true CN100474527C (zh) 2009-04-01

Family

ID=38076473

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101485062A Expired - Fee Related CN100474527C (zh) 2005-11-17 2006-11-17 等离子体蚀刻方法

Country Status (2)

Country Link
JP (1) JP4849875B2 (zh)
CN (1) CN100474527C (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4948278B2 (ja) * 2006-08-30 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20100065321A (ko) * 2007-08-07 2010-06-16 피포탈 시스템즈 코포레이션 가스의 화학적 조성을 확인하는 방법 및 장치
JP2016157793A (ja) * 2015-02-24 2016-09-01 東京エレクトロン株式会社 エッチング方法
WO2018037799A1 (ja) * 2016-08-25 2018-03-01 日本ゼオン株式会社 プラズマエッチング方法
JP7061941B2 (ja) * 2018-08-06 2022-05-02 東京エレクトロン株式会社 エッチング方法及び半導体デバイスの製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3866694B2 (ja) * 2003-07-30 2007-01-10 株式会社日立ハイテクノロジーズ Ｌｓｉデバイスのエッチング方法および装置

Also Published As

Publication number Publication date
CN1967786A (zh) 2007-05-23
JP4849875B2 (ja) 2012-01-11
JP2007142099A (ja) 2007-06-07

Similar Documents

Publication Publication Date Title
US6380096B2 (en) In-situ integrated oxide etch process particularly useful for copper dual damascene
US6949203B2 (en) System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
KR101160102B1 (ko) 가스 화학물 및 탄화 수소 첨가의 주기적 조절을 이용하는 플라즈마 스트리핑 방법
US8859430B2 (en) Sidewall protection of low-K material during etching and ashing
US6168726B1 (en) Etching an oxidized organo-silane film
KR101223819B1 (ko) 플라즈마 에칭 방법 및 플라즈마 에칭 장치
CN104143521B (zh) 原位金属硬掩模形状控制的脉冲电介质蚀刻工艺
US7871908B2 (en) Method of manufacturing semiconductor device
TWI495010B (zh) 用於互連圖案化之硬遮罩移除時之側壁及倒角保護
US20040072443A1 (en) Method for plasma etching performance enhancement
US8815745B2 (en) Reducing damage to low-K materials during photoresist stripping
KR20050118267A (ko) 플라즈마 에칭 성능 강화를 위한 방법
JP4999419B2 (ja) 基板処理方法および基板処理システム、ならびにコンピュータ読取可能な記憶媒体
KR101075045B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
CN100521111C (zh) 等离子体蚀刻方法
CN100474527C (zh) 等离子体蚀刻方法
US20110097904A1 (en) Method for repairing low-k dielectric damage
TW201721738A (zh) 電漿蝕刻方法
CN111819669B (zh) 形成气隙的系统及方法
US20100022091A1 (en) Method for plasma etching porous low-k dielectric layers
JP2000091308A (ja) 半導体装置の製造方法
US7501350B2 (en) Plasma processing method
TW202022149A (zh) 用於圖案化應用的高密度碳膜
US20070111529A1 (en) Plasma etching method
JP3326864B2 (ja) ドライエッチング方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090401

Termination date: 20151117

EXPY Termination of patent right or utility model