CN100468698C - 半导体器件的制造方法 - Google Patents

Abstract

本发明公开了一种半导体器件制造方法，该方法结合了表面平坦化技术、湿法腐蚀技术与栅极刻蚀技术，按照不同类型器件对电参数的不同要求，灵活地控制阶梯高度，在后面进行的栅极刻蚀制造中，利用该阶梯高度的调整，调节了栅极刻蚀终点，也就调整了刻蚀的根部形状，得到了预计的器件电参数。本发明在不增加现有平坦化技术和栅极刻蚀技术的工艺难度的情况下，通过有效地控制STI结构的阶梯高度实现了对器件电参数的调整。

Description

半导体器件的制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种将表面平坦化技术、湿法腐蚀技术与栅极刻蚀技术结合起来对器件电参数进行调整的半导体器件制造方法。

背景技术

随着超大规模集成电路器件特征尺寸不断地等比例缩小，集成度不断地提高，对于半导体制造的关键工艺之一，刻蚀的要求也越来越高。不但要求图形转移的保真度要高，刻蚀的选择比要高，刻蚀的均匀性要好；同时还要求刻蚀设备在大规模量产中能保证极高的稳定性、极低的缺陷率。目前，等离子体刻蚀已成为集成电路制造中的关键工艺之一，其目的是完整地将掩膜图形复制到硅片表面，该工艺水平将直接影响到最终产品质量及生产技术的先进性。

对于亚微米MOSFET工艺而言，栅极的刻蚀尤为关键，其刻蚀质量不仅决定了器件的栅极尺寸，也决定了器件的饱和漏极电流(I_Dsat，Saturation DrainCurrent)等电参数，是对器件性能有重要影响的关键工艺之一。为提高其刻蚀质量，得到优化的电参数，提高器件性能，已进行了大量的科学研究，但目前为止仍局限于从刻蚀本身着手进行改进。实践中发现，晶片表面的平整度也会影响到刻蚀的根部形状和刻蚀的质量，这是因为刻蚀工艺往往是采用终点检测(EPD，End Point Detection)方法确定刻蚀的结束，如果晶片表面不平整，则会造成检测到终点时实际仍会残留部分栅极材料。而这些残留物在随后的过度刻蚀(OE，Over Etch)工艺中会改变刻蚀根部形状，引起反窄沟道效应等的变化，并最终影响到器件的性能。在制备半导体器件的栅极之前，对器件表面平整度影响最大的就是进行器件间隔离的工艺。

随着半导体器件特征尺寸的不断缩小，器件之间的隔离区域也随之相应缩小，对器件隔离的要求也越来越高，早期采用的局部场氧化隔离技术(LOCOS，Local Oxidation of Silicon)因其会在有源区边界形成“鸟嘴”(BIRD’S BEAK)区，使得分离区扩大等问题，已逐渐被浅沟槽隔离技术(STI，Shallow Trench Isolation)所取代。采用STI技术制备隔离区域实现器件间的隔离，优点在于可以最有效地利用有源区的线宽，提高集成度。

参照图1，其为现有形成STI结构的剖面示意图。首先在Si衬底101上沉积生长一薄层的缓冲氧化层102，然后沉积停止层103，其材料为Si₃N₄。光刻出隔离图案后进行Si₃N₄层103、SiO₂层102和Si衬底101的刻蚀，形成STI沟道；接着沉积一层厚的SiO₂层104作为填充物。

形成STI结构后需要作平坦化处理以去除多余的填充物，可以采用多种方法进行，现在广泛使用的是化学机械研磨法(CMP，Chemical MechanicalPolishing)，该技术是机械削磨和化学腐蚀的组合技术，它借助超微粒子的研磨作用和化学腐蚀作用在被研磨的介质表面形成光洁平坦表面，因其具有工艺简单、操作温度接近室温，并可兼顾局部平坦化与全面平坦化的要求，而成为目前应用最广的平坦化工艺。由于CMP工艺是以STI填充物104及停止层103之间较大的研磨速率差来获取研磨终点，判断研磨是否完成，研磨完成后去掉作为研磨终点的停止层103。但正是因为填充物104及停止层103之间的研磨速率差别较大，当研磨至停止层103时，若填充物104研磨速率较慢，与停止层103相比，易出现凸台；若填充物104研磨速率较快，易出现凹陷，若所余停止层103已较薄时，甚至可能造成氧化硅过磨削(Dishing)和有源区硬掩膜过磨削(Erosion)问题。而若停止层103剩余较厚，则STI填充物104可能与晶片表面相比仍可能呈凸台状态，也就是说，实际上现有CMP技术难以有效地控制STI填充物104的厚度，易造成CMP后晶片表面凹、凸不平，影响后面工艺的正常进行。如图2A至2C所示，STI填充物104与晶片表面之间的高度差，称为阶梯高度201(SH，Step Height)，图2A所示为SH＝0，填充物104与晶片表面基本齐平时的情况；图2B所示为SH>0，出现凸台时的情况；图2C所示为SH<0，出现凹陷时的情况。

在申请号为01109191.6的中国专利中，虽然指出形成STI结构时控制SH对器件性能具有重要作用，并针对这一点提出了加强对SH控制的改进方法，其采用在去除停止层Si₃N₄层103之前，通过旋涂等方式形成另一层氧化硅膜，再利用腐蚀气体对其进行腐蚀，同时部分去除停止层Si₃N₄层103与填充物SiO₂层104，提高了对SH的控制。但是该方法操作较为复杂，增加了工艺流程，提高了生产成本，对SH的控制也不够灵活、全面，未能进行全局化的考虑及优化。

发明内容

因此，本发明的目的在于提供一种半导体器件制造方法，根据所需的器件电参数，通过表面平坦化技术、湿法腐蚀技术与栅极刻蚀技术的结合，在不增加工艺难度的情况下实现对电器参数的调整。

为达到上述目的，本发明提供一种半导体器件制造方法，包括以下步骤:

a 提供一半导体衬底，在其上沉积停止层，形成沟槽并沉积填充物；

b 根据器件电参数确定沟槽的阶梯高度；

c 对所述的沟槽进行平坦化处理；

d 湿法腐蚀填充物，获得所述的阶梯高度；

e 形成栅极。

其中，步骤a中所述的停止层为氮化硅层或氮氧化硅，所述的STI填充物为氧化硅或氮氧化硅。

其中，步骤b中所述的电参数为饱和漏极电流。

其中，步骤b中所述的阶梯高度范围为-50

到500

之间。

其中，步骤c中所述的平坦化处理所用的方法为化学机械研磨方法、湿法腐蚀方法或干法刻蚀方法。

其中，所述的步骤d中的湿法腐蚀是利用氟化物腐蚀液完成，如HF腐蚀液、NH₄F腐蚀液等。

其中，所述步骤e还进一步包括以下步骤:

e1 沉积栅极材料；

e2 构图栅极图案；

e3 刻蚀形成栅极。

其中，所述的栅极材料为多晶硅、多晶锗硅或金属材料。

与现有技术相比，本发明具有以下优点:

本发明的半导体器件制造方法，按照不同类型的器件对电性能参数的要求不同，预先设定SH值，并在STI结构的平坦化处理后，按设定的SH进行湿法腐蚀。由于获得了适合的SH，在随后的栅极刻蚀工艺中就形成了合适的刻蚀根部形状，进而得到了预先优化了的器件电参数。也就是说，通过将平坦化工艺后的湿法腐蚀与栅极的刻蚀工艺结合起来进行优化，实现了在不增加工艺难度的情况下的电器参数的调整。

另外，因为在去除停止层之前，增加了对STI中填充物进行湿法腐蚀的步骤，使得前面的平坦化工艺可以在还残留较厚的STI填充层时就停止研磨，防止了氧化硅过磨削(Dishing)和有源区硬掩膜过磨削(Erosion)问题的出现损坏器件，或导致器件性能变差、成品率降低。这一湿法腐蚀步骤的加入，也增加了SH控制的灵活性，实现了对SH值的良好控制。

除此以外，如果平坦化工艺控制不好，又没有补救措施，则会导致SH绝对值较大，残留物过多，这一晶片表面的不平整也会对后面的工艺，如光刻、刻蚀等有影响，即使对后步工艺本身进行改进，其工艺质量仍无法得到保证。而这步湿法腐蚀工艺步骤的加入，改善了晶片的表面平整性，确保了后步工艺的顺利进行。

附图说明

图1为现有技术中的STI结构剖面图；

图2A至图2C为STI填充物与晶片表面间的阶梯高度示意图；

图3A至图3C为说明STI填充物与晶片表面齐平时进行栅极制备的器件剖面图；

图4A至图4C为说明STI填充物高于晶片表面时进行栅极制备的器件剖面图；

图5A至图5C为说明STI填充物低于晶片表面时进行栅极制备的器件剖面图；

图6A至图6C为说明本发明的半导体器件制造方法的器件剖面示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

半导体器件的制造是在晶片的内部或表面形成固态电子元件，虽然所制造器件的种类和功能各有不同，但都是由基本结构和生产工艺制造出来的。这些基本工艺以不同的方式被应用，制造出客户希望的产品。其中一些关键的结构和工艺对器件性能起着主要作用，对这些结构和工艺的轻微改进就能有效地提高器件的性能及器件制造的成品率。本发明就是通过将化学机械研磨与栅极刻蚀两步工艺条件结合起来进行微调及优化，控制了器件栅极刻蚀的根部形状，实现了对器件电参数的调整。

首先根据不同类型的器件对电参数的不同要求，例如对饱和漏电流的不同要求，得出对不同器件的栅极根部形状的不同要求，再通过在表面平坦化完成后增加一步湿法腐蚀工艺来灵活地控制阶梯高度SH，以实现这一不同类型器件刻蚀出不同根部形状的要求。能实现这一控制的原因在于刻蚀工艺往往采用终点检测(EPD)方法确定刻蚀工艺的结束，不同的SH，会使得EPD确定刻蚀结束时，晶片表面仍会有不同量的残留栅极材料未被刻蚀掉。而不同量的残留物会因在OE处理中发生反应而产生的不同量的副产物，该副产物附着在所刻蚀图形的侧壁上，阻碍了OE的进行，就形成了不同的栅极根部形状。这一不同的栅极根部形状，不仅会影响栅极尺寸，也会引起器件反窄沟道效应等的变化，导致器件电参数发生变化，如饱和漏极电流I_Dsat，最终实现对器件电参数的调整。

如图3A至图3C所示为在STI结构表面平坦化处理后，STI填充物与晶片表面基本齐平时进行栅极制备时的情况，图3A为其沉积栅极材料后的器件结构剖面图，可以看到若前面平坦化处理控制至SH＝0时，在其上沉积栅极材料后，表面仍会维持平整的状态。如图3B所示为在随后进行的栅极刻蚀过程示意图，由图中可见，当终点检测304检测到终点结束主刻蚀工艺时，在晶片表面只残留了微量的栅极材料301。这种情况下，在主刻蚀结束后进行的OE处理303过程中只会生成微量的反应产物，其对侧壁的修复影响不大。这样，在OE处理303后可形成基本垂直的栅极剖面，拐角基本为90°，如图3C所示，此时的图形保真度最高，线条最好。

如图4A至图4C所示为在STI结构表面平坦化处理后，STI填充物高于晶片表面时进行栅极制备时的情况，图4A为其沉积栅极材料后的结构剖面图，可以看到若前面平坦化处理控制至SH>0时，在其上沉积栅极材料后，表面上也会出现凸起的状态。如图4B所示为在随后进行的栅极刻蚀示意图，当终点检测304检测到终点，主刻蚀工艺结束时，因填充物104高于表面，会导致达到终点检测条件时实际在晶片表面还残留着较多的栅极材料301，且在填充物104高台的边角部分也会残留下部分栅极材料301。这种情况下，在随后进行的OE处理303中，因残留的栅极材料301较多，会有大量的反应产物附着在栅极的侧壁上，阻止了OE处理303对栅极形状的修复，最终形成如图4C所示的小足部(footing)的轮廓。这一现象的出现会使实际的栅极长度大于设计值，I_ds将减小，从而使IC工作速度缓慢，严重时甚至基本不能工作。

如图5A至图5C所示为在STI结构表面平坦化处理后，STI填充物低于晶片表面时进行栅极制备时的情况，图5A为其沉积栅极材料后的结构剖面图，可以看到若前面平坦化处理控制至SH<0时，在其上沉积栅极材料后，表面上也会出现凹陷的状态。如图5B所示为在随后进行的栅极刻蚀示意图，当终点检测304检测到终点，主刻蚀工艺结束时，因凹陷的存在，可能会导致达到终点检测条件时实际已造成了过刻蚀，严重时会损伤有源区，造成器件无法正常工作。此外，即使器件未受损伤，在随后进行的OE处理303中，也会造成对多晶硅栅极的钻蚀，最终形成如图5C所示的小缺角(notch)的轮廓。这一现象的出现会使实际的多晶硅栅极长度小于设计值，如果这一多晶硅栅极长度过短，源区和漏区就可能穿通。

本发明中利用了图3A、4A和5A中不同的SH会导致图3C、4C和5C中所示的根部形状的微小变化，进而引起器件栅极尺寸及反窄沟道等效应发生变化的情况，对器件的电性能进行小范围内的调节。针对不同的器件对电性能的不同要求，在不改变表面平坦化工艺和栅极刻蚀工艺本身参数的情况下，通过增加一步湿法腐蚀方便、灵活及有效地实现了对SH的控制，并因此引起栅极的根部形状发生预计的微小变化，从而实现对器件性能的优化。而这一微小变化不仅不会影响器件的正常工作，也不会影响到器件的可靠性。

实际工艺中，可能采用的STI填充物的研磨(腐蚀、刻蚀)速率比停止层的快或慢，这样，在平坦化处理后二者之间可能是形成凹陷或凸起。图6A至图6C为说明本发明半导体器件制造方法实施例之一的器件剖面示意图，图中所用结构是平坦化后的STI结构，包括有Si衬底101，在其上沉积生长的一薄层的缓冲氧化层102，沉积的停止层Si₃N₄层103，以及沟槽内的填充物SiO₂层104。假定运用了化学机械研磨方法进行平坦化处理，因填充物SiO₂层104研磨速率较快，表现为凹陷情况，应注意到本发明对凸起情况同样适用。

图6A所示为化学机械研磨(CMP)结束的情况，生长STI填充物SiO₂层104后，进行CMP研磨处理，在与现有技术相比仍残留较厚STI填充物104时停止研磨，有效地防止了氧化硅过磨削(Dishing)和有源区硬掩膜过磨削(Erosion)问题。

根据器件类型确定合适的电参数；然后根据该电参数确定合适的栅极刻蚀根部形状；最后根据该栅极刻蚀根部形状选取合适的SH值。考虑到不同类型的器件对电性能参数的不同要求，这一SH值会有一定的变化范围，如可在-50

到500之间，比如为100

。

利用原子粒显微镜AFM确定图6A中完成研磨后的SH值，再与前面推出的不同器件所适合的SH值相减，得到所需腐蚀的STI填充物SiO₂层104的台面总量，最后据此确定湿法腐蚀SiO₂层104的条件，如利用浓度比为HF:H₂O＝1:1到1:100之间的，比如为1:10，HF酸腐蚀液腐蚀SiO₂层104，腐蚀时间为1秒到300秒之间，比如为10秒。如图6B所示是利用HF酸腐蚀液对SiO₂层104进行湿法腐蚀后的结果示意图，图6C所示是用热磷酸腐蚀液去除Si₃N₄层103后的示意图。可以看到，通过调整这一湿法腐蚀工艺，实现了方便、灵活、有效地控制STI填充物SiO₂层104的阶梯高度SH。

接着进行栅极的制备，首先用热氧化法生长一层二氧化硅栅极介质层302，然后生长栅极材料多晶硅301；如图3A、4A及5A所示，在此步骤中，由于对SH的不同控制要求，可能会出现不同的表面情况，也就是说，上一步的工艺形状会被继承下来。

生长完栅极材料后，光刻形成栅极图案。为更好地保护栅极，可以在光刻前先生长一层硬掩膜，光刻后对该硬掩膜进行刻蚀，然后再作为保护掩膜与光刻胶一起在随后的刻蚀工艺中对栅极进行保护。

构图完成后，就可以对多晶硅301进行刻蚀以形成栅极。一般是利用干法刻蚀，如反应离子刻蚀RIE，电感耦合等离子刻蚀(ICP，Inductive CoupledPlasma)等制备栅极。刻蚀过程一般是分为主刻蚀与过度刻蚀OE处理303，当终点检测304检测到Si含量由100％降至如100％到90％间的一定值，比如为97％时，确定主刻蚀工艺结束。开始进行过度刻蚀OE处理303，OE处理采用的化学反应剂可为HBr和O₂，主要是为了去除表面残留的多晶硅301，并修正多晶硅栅极的根部形状。

根据按不同器件类型预先选定的SH值，在EPD确定刻蚀结束时，晶片表面会残留有预定量的多晶硅栅极材料未被刻蚀掉。这一预定量的残留物在OE处理时会发生反应而产生预定量的副产物，其附着在所刻蚀图形的侧壁上，形成了预计的栅极根部形状，并最终得到预先设计的器件电参数，如饱和漏极电流I_Dsat，实现了对器件性能的优化。

本实施例是通过湿法腐蚀精确控制了根据器件电参数要求所确定的阶梯高度SH，调整了刻蚀后的栅极根部形状，最终得到了预计的器件电参数。

在本发明的其它实施例中，也可以通过只湿法腐蚀控制阶梯高度SH，防止器件在CMP制备中出现氧化硅或有源区硬掩膜过磨削，在栅极刻蚀中出现小足角或小缺角等缺陷而导致器件性能变差。

以上所述的实施例中，所用STI填充物为SiO₂，在本发明的其它实施例中，STI填充物还可以为氮氧化硅、旋涂介电质或其它绝缘物质。

以上所述的实施例中，所用停止层为氮化硅，在本发明的其它实施例中，停止层还可以为氮氧化硅或其它物质。

以上所述的实施例中，采用了HF酸腐蚀液来腐蚀STI填充物，在本发明的其它实施例中，还可以是NH₄F腐蚀液等其它氟化物腐蚀液。

以上所述的实施例中，所用的表面平坦化工艺为化学机械研磨方法，在本发明的其它实施例中，还可以用湿法腐蚀、干法刻蚀等工艺方法实现。

以上所述的实施例中，所用栅极材料为多晶硅，在本发明的其它实施例中，栅极材料还可以为多晶锗硅或金属材料等其它导电材料。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (9)

1、一种半导体器件制造方法，其特征在于，包括以下步骤:

a 提供一半导体衬底，在其上沉积停止层，刻蚀沟槽并沉积填充物；

b1 根据器件电参数确定栅极刻蚀根部形状；

b2 根据所述栅极刻蚀根部形状选取合适的阶梯高度；

c 对所述的沟槽进行平坦化处理；

d 湿法腐蚀所述的填充物，获得所述的阶梯高度；

e1 沉积栅极材料；

e2 构图栅极图案；

e3 刻蚀形成栅极。

2、如权利要求1所述的半导体器件制造方法，其特征在于:步骤a中所述的停止层为氮化硅层或氮氧化硅。

3、如权利要求1所述的半导体器件制造方法，其特征在于:步骤a中所述的填充物为STI填充物，且所述STI填充物为氧化硅或氮氧化硅。

4、如权利要求1所述的半导体器件制造方法，其特征在于:步骤b1中所述的电参数为饱和漏极电流。

5、如权利要求1所述的半导体器件制造方法，其特征在于:步骤b2中所述的阶梯高度范围为-50

到500

之间。

6、如权利要求1所述的半导体器件制造方法，其特征在于:步骤c中所述的平坦化处理所用的方法为化学机械研磨方法、湿法腐蚀方法或干法刻蚀方法。

7、如权利要求3所述的半导体器件制造方法，其特征在于:所述的步骤d中的湿法腐蚀是利用氟化物腐蚀液完成。

8、如权利要求7所述的半导体器件制造方法，其特征在于:所述的氟化物腐蚀液是HF腐蚀液、NH₄F腐蚀液。

9、如权利要求1所述的半导体器件制造方法，其特征在于:所述的栅极材料为多晶硅、多晶锗硅或金属材料。

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