CN100452321C - 提高双极器件中电荷载流子迁移率的方法以及双极器件 - Google Patents
提高双极器件中电荷载流子迁移率的方法以及双极器件 Download PDFInfo
- Publication number
- CN100452321C CN100452321C CNB2005100832511A CN200510083251A CN100452321C CN 100452321 C CN100452321 C CN 100452321C CN B2005100832511 A CNB2005100832511 A CN B2005100832511A CN 200510083251 A CN200510083251 A CN 200510083251A CN 100452321 C CN100452321 C CN 100452321C
- Authority
- CN
- China
- Prior art keywords
- film
- mobility
- stress
- strain
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000002800 charge carrier Substances 0.000 claims abstract description 15
- 150000004767 nitrides Chemical group 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 27
- 239000000463 material Substances 0.000 abstract description 11
- 230000037230 mobility Effects 0.000 description 45
- 230000007935 neutral effect Effects 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000005260 corrosion Methods 0.000 description 11
- 230000007797 corrosion Effects 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000006835 compression Effects 0.000 description 5
- 238000007906 compression Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- FNYLWPVRPXGIIP-UHFFFAOYSA-N Triamterene Chemical compound NC1=NC2=NC(N)=NC(N)=C2N=C1C1=CC=CC=C1 FNYLWPVRPXGIIP-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 201000006549 dyspepsia Diseases 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 208000015181 infectious disease Diseases 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000003278 mimic effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 208000001491 myopia Diseases 0.000 description 1
- 230000004379 myopia Effects 0.000 description 1
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
通过在器件中产生压应变以提高电子在器件中的迁移率以及在器件中产生张应变以提高空穴在器件中的迁移率，提高了电荷载流子在双极(BJT)器件中的迁移率。借助于将应力膜涂敷在器件的发射极结构邻近以及器件的基极膜顶部上，来产生压应变和张应变。以这种方式，压应变和张应变被定位在器件本征部分的紧邻处。应力膜的适当材料是氮化物。发射极结构可以是“T形的”，它具有直立部分顶部上的横向部分，直立部分的底部与基极膜形成接触，且横向部分悬挂在基极膜之上。
Description
技术领域
本发明涉及到半导体器件的制造，更确切地说是涉及到提高双极器件性能的技术。
背景技术
双极器件是一种半导体器件，其工作基于使用多数载流子和少数载流子(也称为“电荷载流子”)二者。依赖于器件的极性，多数载流子和少数载流子是电子或是空穴。
双极器件的一个例子是双极结型晶体管(BJT)，这是一种具有3个称为发射极、基极、收集极的半导体区的晶体管。发射极是电导率非常高的区域，用作注入到相邻基极区的自由载流子的源。收集极是从基极收集载流子的区域。基极区被夹在发射极与收集极之间，且通常控制着自由载流子在发射极与收集极之间的流动。极性与从发射极流到收集极的载流子相反的较少的载流子，从基极流到发射极。
用具有不同掺杂区的一种半导体材料(硅)来制造常规的BJT。异质结双极晶体管(HBT)采用一种以上的半导体材料，利用了不同材料例如与硅组合的SiGe的不同性质(例如带隙)。典型地用MBE(分子束外延)、RTCVD(快速热化学气相淀积)、或LPCVD(低压化学气相淀积)技术，将(硅之外的)其它材料形成为外延层。
双极晶体管包含含有第一导电类型杂质的发射极层(或区)、含有第二导电类型杂质的基极层(或区)、以及含有第一导电类型杂质的收集极层(或区)。
双极晶体管典型地是二种不同类型或极性的，即n-p-n(具有n型发射极和收集极以及p型基极)或p-n-p(具有p型基极和收集极以及n型基极)。
此“类型”(p或n)由外延过程中注入或淀积到半导体材料中的杂质来决定。p型的杂质是硼(B)，而n型的杂质是磷(P)、砷(As)、锑(Sb)。
对于n-p-n双极晶体管，从发射极注入的自由载流子是电子，且从基极流到发射极的载流子是空穴。对于p-n-p双极晶体管，载流子的类型相反。通常，由于载流子迁移率(μ)μn＞μp，且饱和速度(v)vn＞vp，故作为多数电荷载流子，电子比空穴更优选。因此，若有可能，则典型地优选n型双极器件。
图1一般地示出了现有技术的n-p-n型BJT，它包含中性的发射极、中性的收集极、以及排列在中性发射极与中性收集极之间的中性基极，示出了电子经由基极从中性发射极到中性收集极的路径，并示出了空穴从中性基极到中性发射极的路径。发射极-基极空间电荷层(区)被形成在中性发射极与中性基极之间。基极-收集极空间电荷层(区)被形成在中性基极与中性收集极之间。(对于p-n-p极性BJT，空穴在中性发射极与中性收集极之间横越，而电子在中性基极与中性发射极之间横越)。
众所周知晶格应变对载流子迁移率和饱和速度有影响。已经指出了各种方法来引起场效应晶体管(FET)中的应变。例如，沿电流流动方向(有时沿垂直于电流流动的方向)引起张应变的薄膜能够改善FET中的电子迁移率和饱和速度。应该理解的是，FET的工作与BJT的工作有根本的不同。其中之一是电荷仅仅沿平行于晶片表面的一个方向流动。此外，FET具有单一的载流子(NFET是电子，而PFET是空穴)，故晶格应变的作用对于单一载流子类型是直接产生沿基本上一个方向的应变。
在下列文章中，能够找到在FET中采用应变技术的一些例子：
“A 90nm High Volume Manufacturing Logic TechnologyFeaturing Novel 45nm Gate Length Strained Silicon CMOSTransistors”，T.Ghani et al.，Portland Techology Development，IntelCorp.，Hillsboro，OR，0-7803-78733/03(c)2003，IEEE描述了组合到300mm晶片上90nm逻辑技术中的应变晶体管结构的细节。
此应变PMOS晶体管结构的特点是埋置在源漏区中的外延生长的应变SiGe膜。报道了相对于非应变器件的巨大性能提高。Ghani的图1示出了具有埋置到源漏区中以便在沟道区中诱发压应变的应变外延SiGe膜的一种PMOS晶体管。
“Enhanced Hole Mobilities in Surface-channel Strained-Sip-MOSFETs”，K.Rim et al.，Solid State Electronics Laboratory，Stanford University，Stanford，CA 94305，0-7803-2700-4，(c)1995，IEEE描述了采用赝晶生长应变硅层的表面沟道p-MOSFET中空穴迁移率的应变依赖关系。观察到当弛豫Si1-xGex缓冲层中的Ge含量增大时，空穴迁移率的提高大致随应变而线性地增大。
“Fabrication and Mobility Characteristics of Ultra-thin StrainedSi Directly on Insulator(SSDOI)MOSFETs”，K.Rim et al.，T.J.Waston Resrarch Center，Yorktown Heights，NY 10598，0-7803-78733/03，IEEE公开了一种被转移的张应变的硅层来形成直接在绝缘体结构上的超薄(＜20nm)应变硅(SSDOI)。制造了MOSFET，并在应变硅沟道下方没有SiGe层的直接在绝缘体结构上的应变硅上验证了电子和空穴迁移率的提高。
发明内容
电路从晶体管性能的提高而受益。如上所述，MOSFET器件从应变硅晶格得到了提高的性能，这改善了低场载流子迁移率，从而驱动了这些器件中的电流。但根据本发明人的理解，应变尚未使双极器件的性能得到提高。其中，迄今描述了许多方法来将应变赋予到MOSFET器件中，对于双极器件，则尚未在很大程度上涉及到此领域。
双极器件(BJT)的性能部分地受到载流子通过空间电荷区和通过中性基极的渡越时间的限制。低场迁移率和饱和速度的提高将使这一渡越时间受益。性能还受到基极区、发射极区、以及收集极区中的非本征电阻的限制。这些电阻值由低场电子和空穴迁移率所支配，并将受到器件中的应变的影响。压应变使空穴迁移率受益，而张应变使电子迁移率受益。施加到器件中正确位置处的应变显著地改善性能。
参照图1，n-p-n晶体管的性能可以受益于改善空穴沿横向的迁移率以及改善电子沿垂直方向的迁移率。在极性相反的情况下，p-n-p晶体管可以受益于改善电子沿横向的迁移率以及改善空穴沿垂直方向的迁移率。
根据本发明，通常，对于n-p-n BJT，借助于产生横向压应变来改善空穴沿横向的迁移率，而借助于产生垂直张应变来改善电子沿垂直方向的迁移率。对于p-n-p BJT，借助于产生横向张应变来改善电子沿横向的迁移率，而借助于产生垂直压应变来改善空穴沿垂直方向的迁移率。
以下主要来描述是为BJT的n型(n-p-n)双极器件。
根据本发明，通常，张应变沿电子流动的方向(图中的垂直方向)被施加到器件的本征部分(包括发射极、基极、以及收集极)，而压应变沿空穴流动的方向(图中的横向)被施加，因为空穴主要沿这一方向在基极层内流动，且由压应变改善的空穴迁移率有利地影响基极端子的电阻。
根据本发明，通常，形成一种结构，其中，张应变通过覆盖的压应力氮化物膜被施加在器件的本征基极。通过如上所述提高空穴迁移率，这改善了本征基极电阻。这也引起器件发射极下方沿电子流动方向的垂直张应变，增强了器件的电子流并改善了电子渡越时间以及发射极和收集极入口电阻。
根据本发明，提高双极器件中电荷载流子迁移率的方法包含下列步骤：在器件中产生张应变，以便提高器件中电子的迁移率，以及在器件中产生压应变，以便提高器件中空穴的迁移率。此器件可以是BJT。对于是为n-p-n晶体管的BJT，空穴沿横向的迁移率被提高，而电子沿垂直方向的迁移率被提高。对于是为p-n-p晶体管的BJT，电子沿横向的迁移率被提高，而空穴沿垂直方向的迁移率被提高。
利用邻近器件发射极结构和器件基极膜顶部的应力膜，来产生压应变和张应变。以这种方式，压应变和张应变位于器件本征部分紧邻。应变膜被排列在器件本征部分紧邻。应变膜的适当材料是氮化物。
根据本发明，双极器件包含收集极区、排列在收集极区顶部上的基极膜、形成在基极层顶部上的发射极结构、以及排列在发射极结构附近和基极膜顶部上的应力膜。依赖于双极器件的极性，此应力膜可以是张应变膜或压应变膜。
发射极结构可以是“T形”的，它具有直立部分顶部上的横向部分，直立部分的底部与基极膜形成接触，且横向部分在基极膜之上突出(overhang)。
本发明提供一种提高双极器件中电荷载流子的迁移率的方法，它包含下列步骤：在器件中产生压应变，以便提高器件中空穴的迁移率；以及在器件中产生张应变，以便提高器件中电子的迁移率，其中通过将应力膜涂敷到器件的发射极结构邻近处以及器件的基极膜顶部上而产生压应变和张应变。
根据本发明的上述方法，其中：双极器件是n-p-n晶体管；且空穴迁移率沿横向被提高，而电子迁移率沿垂直方向被提高。
根据本发明的上述方法，其中：双极器件是p-n-p晶体管；且电子迁移率沿横向被提高，而空穴迁移率沿垂直方向被提高。
根据本发明的上述方法，它包括将压应变和张应变定位在器件的本征部分的紧邻处的步骤。
根据本发明的上述方法，它包括通过将应力膜涂敷到器件的本征部分的紧邻处而产生压应变和张应变的步骤。
根据本发明的上述方法，其中，应力膜包含氮化物。
根据本发明的上述方法，其中，应力膜的本征应力至少为0.5GPa。
本发明还提供一种双极器件，它包含：收集极区；设置在收集极区顶部上的基极膜；形成在基极膜顶部上的发射极结构；以及设置在发射极结构邻近处以及基极膜顶部上的应力膜，其中，发射极结构是“T形的”，在直立部分的顶部上具有一个横向部分；直立部分的底部接触所述基极膜；所述应力膜包含氮化物；所述应力膜覆盖发射极结构的暴露表面并与之直接接触；并且所述应力膜覆盖基极膜的暴露表面、在基极膜的暴露表面的顶部并与之直接接触。
根据本发明的上述双极器件，其中，应力膜被设置在器件本征部分的紧邻处。
根据本发明的上述双极器件，其中，应力膜是压缩膜。
根据本发明的上述双极器件，其中，应力膜是伸张膜。
根据本发明的上述双极器件，其中，应力膜的本征应力至少为0.5GPa。
根据本发明的上述双极器件，其中所述应力膜包含：用来在器件中产生压应变以便提高器件中电子的迁移率的部分；以及用来在器件中产生张应变以便提高器件中空穴的迁移率的部分。
根据本发明的上述双极器件，其中，压应变和张应变被定位在器件的本征部分的紧邻处。
附图说明
根据参照附图进行的下列描述，本发明的结构、工作、以及优点将变得更为明显。这些附图是说明性的，而不是限制性的。
为了说明的简洁，一些附图中的某些元件可以被省略或不按比例绘制。为了说明的简洁，剖面图可以是“切片”形式或“近视”剖面图，省略了“真实”剖面图中可以看到的某些背景线条。
在下述的附图中，参考号和图例(标签，文字描述)二者常常可以被用来指明元件。若提供了图例，则这些图例仅仅被认为为对读者的帮助，而决不应该被解释为限制。
通常，各个图中相似的元件可以用相似的参考号来表示，在此情况下，典型地至少二个重要数字可以是相同的，最重要的数字是附图的编号。
图1是现有技术BJT的示意图，示出了一般化的双极晶体管结构及其工作的一些基本原理，特别是电荷的流动。
图2是BJT的简化剖面图，示出了根据现有技术的发射极结构的具体类型。
图3是根据本发明技术制造的BJT的简化剖面图。
图4和4A-4F是根据本发明的用来制造BJT的一系列步骤的剖面图。
图5是根据本发明的图4和4A-4F所示步骤制作的成品BJT的剖面图。
图6曲线示出了根据本发明的BJT中的横向应力。
图7曲线示出了根据本发明的图6的BJT中的垂直应力。
图8曲线示出了根据本发明的图6的BJT中的应力。
具体实施方式
在下面的描述中，为了提供对本发明的透彻理解，提出了大量细节。本技术领域熟练人员要理解的是，在仍然达到本发明的结果的同时，这些具体细节的各种变化是可能的。但为了避免不必要地使本发明的描述难以理解，可以不详细地描述那些众所周知的加工步骤。
各种材料(例如二氧化硅)可以用它们的正式名称和/或通用名称以及它们的化学式来表示。数目可以存在于正常格式中而不是作为下标。例如，二氧化硅可以被简称为“氧化物”，化学式为SiO2。例如，氮化硅(化学比为Si3N4，常常缩写为“SiN”)可以被简称为“氮化物”。
在下面的描述中，可以为本发明的说明性实施方案提供示例性尺寸。此尺寸不应该被解释为限制。它们可以被用来提供一种比例的了解。一般地说，重要的是各种元件之间的关系、它们所处的地点、它们的对比组成、以及有时它们的相对尺寸。
图2示出了制作在半导体衬底(未具体示出)中的现有技术的BJT 200。此BJT包含收集极区202、排列在收集极区202顶部上的基极膜204、以及形成在基极层208顶部上的发射极结构206。这种发射极结构被称为“T形”发射极，它具有其顶部上是一个水平(横向)部分的垂直(直立)部分。发射极结构206典型地由多晶硅组成。发射极结构206的直立部分的底部形成到基极膜204的接触，并在环绕此接触的区域内，发射极多晶硅由典型为二氧化硅的绝缘体208在基极膜204之上突出。用本技术领域熟练人员众所周知的步骤(例如接触形成等)来完成器件200。例如在美国专利No.5117271和6667489中，可以找到这种BJT的例子，因此不再赘述。在本例子中，绝缘体208邻近发射极结构206的直立部分，并在基极膜204的(顶部)表面上。
图3示出了一般是图2所示类型但根据本发明的技术制造的BJT300。BJT 300包含收集极区302、排列在收集极区302顶部上的基极膜304、以及形成在基极层304顶部上的发射极结构306。通常，借助于清除绝缘体层208并代之以(涂敷)在器件本征区内产生应变的膜308，来产生器件中的应变。“应力”膜308优选在此区域内产生压应变和张应变二者。在本例子中，膜308邻近发射极结构306的直立部分，并在基极膜304的顶部上。由于膜308紧邻器件的本征部分，故被排列在此区域内。(器件的本征区是直接在发射极多晶硅的垂直部分下方，致使包围载流子从中性发射极到中性收集极中的流动的区域。提供连接的部分即发射极多晶硅、不在发射极多晶硅下方的基极层部分、以及大部分收集极层，被认为是非本征的)。
对于n型(n-p-n)BJT，膜308是压应变膜。由于发射极的T形结构和膜308的位置，即邻近发射极结构和基极膜顶部上，故膜308沿垂直(如所见)方向施加张应变，而沿水平方向施加压应变。(对于p型(p-n-p)器件，此膜可能是张应变膜，导致沿垂直方向的压应变和沿水平方向的张应变)。
借助于清除先前的氧化物膜，并代之以故意的应力膜，应变可以被置于(位于)紧邻器件本征区处。载流子迁移率和饱和速度得到的提高具有提供更高的电流驱动和更短的渡越时间以改善RF器件性能的效果。
通常，在工艺后期来清除氧化物208，并在工艺中尽可能晚淀积膜308，以便保留应变。至少具有0.5GPa本征应力的应力氮化物膜适合于用作膜308。
示例性实施方案
图4以及4A-4F示出了用来形成根据本发明的BJT实施方案的一系列步骤。图5示出了根据图4以及4A-4F所示步骤制作的成品BJT。
如图4所示，多个分隔开的浅沟槽406a、406b、406c被形成在已经被淀积在重掺杂(n+)的单晶硅半导体子收集极或衬底402上的轻掺杂(n-)的硅半导体材料外延层404中。浅沟槽406a、406b、406c被隔离氧化物408填充。用众所周知的共形氧化物淀积和氧化物抛光步骤或使氧化物408的表面达到与外延层404的表面相同的水平的其它方法，来适当地形成隔离氧化物408。此时，对层404最右边的沟槽406b与406c之间的直立部分即台面410执行离子注入步骤，使之重掺杂到与衬底402相同的浓度和导电类型。用众所周知的光刻和离子注入步骤来适当地进行离子注入。层404的直立部分即台面410将最终形成贯通衬底402的子收集极，这是图4J器件的子收集极。层404最左边的沟槽406a与406b之间的直立部分即台面402，最终将形成成品BJT的收集极。
可以可选地形成深沟槽(未示出)。可以可选地形成CMOS层(未示出)。(见例如美国专利No.6448124)。
在台面410/412的离子注入之后，腐蚀停止材料层(优选为二氧化硅)416和多晶硅薄层418被淀积在台面410和412的表面上以及隔离氧化物408上。这一组层提供了使台面410免受稍后加工影响的保护，还提供了促进下一步骤外延生长的初始层。对应于区域412并重叠区域406a和406b的区域通过光刻被确定，且薄的多晶硅层418被腐蚀，停止于薄的腐蚀停止层416上。然后，优选采用诸如稀释HF之类的湿法腐蚀工艺，来腐蚀层416，暴露台面412的表面。
接着，如图4A所示，用非选择性的外延淀积技术，硅半导体材料的层420被淀积在台面412的表面上以及隔离氧化物408上。层420淀积成氧化物408上的多晶材料、台面412表面上的单晶材料、以及保留在416上的薄多晶硅层上的多晶硅。层420未被掺杂。层420中包括的是被掺杂成具有p导电类型的一个薄的部分。层420将形成BJT的基极。层420也可以包括硅锗合金(SiGe)，以便形成异质结双极晶体管(HBT)。此层420在台面412上(窗口中)以及在层416和418上的厚度约为10-50nm。
可以用分别在氧化物区408以及台面410和412上提供所需多晶区和单晶区的众所周知的外延淀积技术，来淀积层420。
优选的方法是用低温外延(LTE)技术来淀积层420。硼可以被用作p导电类型掺杂剂，并可以具有每立方厘米5×1018-5×1019的掺杂浓度。用这种方式，借助于以众所周知的方式在淀积步骤中简单地引入适当的组分，淀积的层420就由硼掺杂的硅或硅/锗组成。
半导体衬底402、层404、418、以及420优选都由硅半导体材料组成。但应该理解的是，也可以采用砷化镓那样的其它半导体材料。而且，在图4A中，诸如衬底402以及台面410和412之类的掺杂的半导体区都是n导电类型的，但这些区域也可以是p导电类型的而不偏离本发明的构思。典型的n导电类型掺杂剂是磷、砷、和锑。
接着，如图4B所示，在淀积层420之后，淀积氧化物层422和氮化物层424。可以以半导体制造技术领域的熟练人员众所周知的方式来淀积这些层。或者，倘若在不导致本征基极掺杂剂在层420中过量扩散的条件下发生氧化，则可以用众所周知的现有技术来热生长氧化物层422。
接着，用常规光刻技术，对氮化物层424开窗口，以便具有其中要形成发射极的窗口426。用下方氧化物422作为腐蚀停止层，氮化物424被适当地腐蚀。最后，(如图4C所示)，氧化物422被腐蚀，以便在窗口426中暴露基极层420。
接着，如图4C所示，借助于淀积并图形化多晶硅，来形成发射极430。为了对多晶硅进行图形化，首先在多晶硅上淀积一个硬掩模(例如氧化物)432，进行光刻图形化，并腐蚀，在窗口426上留下比窗口426更宽的多晶硅。这就导致所示的“T形”发射极结构。最后，淀积并腐蚀氧化物侧壁隔垫434。注意，发射极的底部与基极层420相接触。
接着，如图4D所示，整个清除氮化硅膜424。可以用诸如热磷酸腐蚀之类的湿法腐蚀工艺来完成这一步，从而导致“T形”发射极的垂直部分和水平部分的下侧被暴露。最后，氧化硅422以及下方的基极多晶硅420和硅418被图形化和腐蚀(在此图及随后各图中分别被标为422’和420’)。多晶硅膜420和418的腐蚀采用层416作为腐蚀停止层，致使贯通台面区不受此腐蚀影响。
接着，如图4E所示，氧化物膜416被腐蚀掉，以便暴露层420’和贯通区域410。可以用较低的腐蚀速率或较大的厚度来建造氧化物层434和432，使之在清除416之后仍然保留。例如，可以通过臭氧TEOS工艺来淀积层416导致高腐蚀速率，并可以用CVD工艺来淀积层434和432导致较低腐蚀速率。也如图4E所示，通过金属溅射淀积、反应、以及转换的众所周知的工艺来形成硅化物层440a、440b、以及440c。由于硅化物仅仅形成在暴露的硅层上，故不形成在氧化物层上。由于金属通过溅射工艺被淀积，故不淀积在层430的突出区域下方，使区域420”没有硅化物。
接着，如图4F所示，共形应力膜450(与308比较)被淀积，覆盖所有暴露的表面。典型地用PECVD或RTCVD工艺来淀积此膜。在PECVD工艺的情况下，通过对淀积条件的RF功率的修正而施加应力，而在RTCVD的情况下，通过修正前体来施加应力。为了使之有相当比例，示例性的大致尺寸为：
-台面412的宽度(横向尺寸)：300-1000nm
-台面410的宽度：200-700nm
-氧化物406a、406b、406c的厚度(垂直尺寸)：200-400nm
-发射极的总高度：100-200nm
-发射极在“T”顶部处的宽度：150-800nm
-“T”顶部的厚度：50-100nm
-发射极垂直部分的宽度：50-200nm
-发射极垂直部分的高度：50-100nm
-基极膜420(420’，420”)的厚度：10-50nm
-下方膜422的厚度：20-100nm
-硅化物440的厚度：20-60nm
-应力膜450的厚度：10-50nm。
在图5所示的最后一组步骤中，借助于制造线条中间(MOL)的氧化物介质452和电极454a、b、c、d，而完成BJT器件400的加工。电极454a延伸到硅化物440a。硬掩模432被开窗口，使电极454b能够延伸到发射极430。电极454c延伸到硅化物440b。电极454d沿伸到台面410上的硅化物440c。
如上所述，对于n-p-n晶体管，借助于产生横向压应变，应力膜450改善了空穴沿横向的迁移率，并借助于产生垂直张应变而改善了电子沿垂直方向的迁移率。对于p-n-p晶体管，借助于产生横向压应变，应力膜450改善了电子沿横向的迁移率，并借助于产生垂直张应变而改善了空穴沿垂直方向的迁移率。
如图4F所示，应力膜被“开槽口”，没有填充“T形”发射极430水平顶部下方的整个空间。这无关紧要，此空间也可以被填充。
但应该理解的是，本发明同样可应用于简单矩形(剖面)而非T形的发射极结构的情况。(关于形态表示，假定你愿意，发射极结构没有突出的垂直部分)。通常重要的是：
-应力膜(450)被排列成邻近发射极并在基极层上。
-应力膜横向延伸到基极接触电极454a和454c(图5)。
-应力膜包含大于0.5GPa的本征应力。
模拟结果
图6-8示出了应力膜的模拟效应。
图6示出了感兴趣的半个器件区的剖面图。二个轴都是距离，单位是微米。为了模拟效果仅仅示出了半个器件。受压应力的氮化物膜处于基极膜的顶部。表示横向应力的等应力线被示于结构中。在发射极层垂直部分下方，横向应力是压应力，基极膜与发射极膜之间界面附近的应力最大。在压缩的氮化物膜下方，基极层处于伸张状态，也是表面附近幅度最大。
图7示出了与图6相同的结构，也具有表示垂直应力的等应力线。二个轴都是距离，以微米表示。此处，发射极膜下方的基极膜处于垂直伸张状态，表面附近的幅度最大。图7还示出了一个水平“分割线”，它表示图8中曲线的应力定量的位置。
图8示出了分割线位置处的应力曲线。水平轴是距离，以微米表示，垂直轴是以应力单位表示。正值(水平线以上)表示受张应力的膜。负值(水平线以下)表示受压应力的膜。本征器件的边沿(其中电子垂直通过此分割线流动)位于尺度0.10微米处。
此二组数据表示横向应力(SXX)和垂直应力(SYY)，且能够看到在器件的本征部分内存在着垂直张应力和横向压应力。
这显示出压缩的氮化硅膜具有在这种器件的本征部分内产生垂直张应力和横向压应力的所希望的性质。
虽然就一些优选实施方案而论已经描述了本发明，但对于本技术领域的其他熟练人员来说，阅读和理解本说明书和附图时，将出现一些等效的改变和修正。特别是关于上述各个组成部分(装配件、器件、电路等)执行的各种功能，除非另有说明，否则，虽然结构上不等效于执行此处公开的所述本发明示例性实施方案中的功能的结构，用来描述这种组成部分的术语(包括“装置”)也被认为对应于执行所述组成部分的特定功能的任何组成部分(亦即功能上等效)。此外，虽然仅仅就几个实施方案之一而言已经公开了本发明的一个具体特点，但当可能需要以及对任何给定或特殊的应用有利时，这一特点可以与其它实施方案的一个或多个特点进行组合。
Claims (14)
1.一种提高双极器件中电荷载流子的迁移率的方法，它包含下列步骤：
在器件中产生压应变，以便提高器件中空穴的迁移率；以及
在器件中产生张应变，以便提高器件中电子的迁移率；
其中通过将应力膜涂敷到器件的发射极结构邻近处以及器件的基极膜顶部上而产生压应变和张应变。
2.权利要求1的方法，其中：
双极器件是n-p-n晶体管；且
空穴迁移率沿横向被提高，而电子迁移率沿垂直方向被提高。
3.权利要求1的方法，其中：
双极器件是p-n-p晶体管；且
电子迁移率沿横向被提高，而空穴迁移率沿垂直方向被提高。
4.权利要求1的方法，它包括将压应变和张应变定位在器件的本征部分的紧邻处的步骤。
5.权利要求1的方法，它包括通过将应力膜涂敷到器件的本征部分的紧邻处而产生压应变和张应变的步骤。
6.权利要求1的方法，其中，应力膜包含氮化物。
7.权利要求1的方法，其中，应力膜的本征应力至少为0.5GPa。
8.一种双极器件，它包含：
收集极区；
设置在收集极区顶部上的基极膜；
形成在基极膜顶部上的发射极结构；以及
设置在发射极结构邻近处以及基极膜顶部上的应力膜；
其中，发射极结构是“T形的”，在直立部分的顶部上具有一个横向部分；
直立部分的底部接触所述基极膜；
所述应力膜包含氮化物；
所述应力膜覆盖发射极结构的暴露表面并与之直接接触；并且
所述应力膜覆盖基极膜的暴露表面、在基极膜的暴露表面的顶部并与之直接接触。
9.权利要求8的双极器件，其中，应力膜被设置在器件本征部分的紧邻处。
10.权利要求8的双极器件，其中，应力膜是压缩膜。
11.权利要求8的双极器件，其中，应力膜是伸张膜。
12.权利要求8的双极器件，其中，应力膜的本征应力至少为0.5GPa。
13.权利要求9的双极器件，其中所述应力膜包含：
用来在器件中产生压应变以便提高器件中电子的迁移率的部分；以及
用来在器件中产生张应变以便提高器件中空穴的迁移率的部分。
14.权利要求13的双极器件，其中，压应变和张应变被定位在器件的本征部分的紧邻处。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/710,548 US7329941B2 (en) | 2004-07-20 | 2004-07-20 | Creating increased mobility in a bipolar device |
| US10/710,548 | 2004-07-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1725453A CN1725453A (zh) | 2006-01-25 |
| CN100452321C true CN100452321C (zh) | 2009-01-14 |
Family
ID=35657771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100832511A Expired - Fee Related CN100452321C (zh) | 2004-07-20 | 2005-07-07 | 提高双极器件中电荷载流子迁移率的方法以及双极器件 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7329941B2 (zh) |
| CN (1) | CN100452321C (zh) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7115965B2 (en) * | 2004-09-01 | 2006-10-03 | International Business Machines Corporation | Vertical bipolar transistor with a majority carrier accumulation layer as a subcollector for SOI BiCMOS with reduced buried oxide thickness for low-substrate bias operation |
| US7262484B2 (en) * | 2005-05-09 | 2007-08-28 | International Business Machines Corporation | Structure and method for performance improvement in vertical bipolar transistors |
| US8407634B1 (en) * | 2005-12-01 | 2013-03-26 | Synopsys Inc. | Analysis of stress impact on transistor performance |
| US7466008B2 (en) * | 2007-03-13 | 2008-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | BiCMOS performance enhancement by mechanical uniaxial strain and methods of manufacture |
| US8921196B2 (en) * | 2008-12-30 | 2014-12-30 | Micron Technology, Inc. | Double patterning method for creating a regular array of pillars with dual shallow trench isolation |
| US8020128B2 (en) | 2009-06-29 | 2011-09-13 | International Business Machines Corporation | Scaling of bipolar transistors |
| US8119522B1 (en) | 2010-11-08 | 2012-02-21 | International Business Machines Corporation | Method of fabricating damascene structures |
| US20120313146A1 (en) | 2011-06-08 | 2012-12-13 | International Business Machines Corporation | Transistor and method of forming the transistor so as to have reduced base resistance |
| CN103377918B (zh) * | 2012-04-27 | 2015-10-21 | 中芯国际集成电路制造(上海)有限公司 | Npn异质结双极晶体管及其制造方法 |
| CN102723340B (zh) * | 2012-07-16 | 2015-08-12 | 西安电子科技大学 | 一种SOI BJT双应变平面BiCMOS集成器件及制备方法 |
| US9817928B2 (en) | 2012-08-31 | 2017-11-14 | Synopsys, Inc. | Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits |
| US9190346B2 (en) | 2012-08-31 | 2015-11-17 | Synopsys, Inc. | Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits |
| US9379018B2 (en) | 2012-12-17 | 2016-06-28 | Synopsys, Inc. | Increasing Ion/Ioff ratio in FinFETs and nano-wires |
| US8847324B2 (en) | 2012-12-17 | 2014-09-30 | Synopsys, Inc. | Increasing ION /IOFF ratio in FinFETs and nano-wires |
| US8927381B2 (en) * | 2013-03-20 | 2015-01-06 | International Business Machines Corporation | Self-aligned bipolar junction transistors |
| US9496250B2 (en) | 2014-12-08 | 2016-11-15 | Globalfoundries Inc. | Tunable scaling of current gain in bipolar junction transistors |
| US10374042B2 (en) * | 2015-08-31 | 2019-08-06 | International Business Machines Corporation | Semiconductor device including epitaxially formed buried channel region |
| US9825157B1 (en) * | 2016-06-29 | 2017-11-21 | Globalfoundries Inc. | Heterojunction bipolar transistor with stress component |
| US10964796B2 (en) | 2017-02-08 | 2021-03-30 | Globalfoundries U.S. Inc. | Heterojunction bipolar transistors with stress material for improved mobility |
| US11056533B1 (en) * | 2020-02-28 | 2021-07-06 | Globalfoundries U.S. Inc. | Bipolar junction transistor device with piezoelectric material positioned adjacent thereto |
| US11869941B2 (en) | 2022-02-24 | 2024-01-09 | Globalfoundries U.S. Inc. | Vertical bipolar junction transistor and method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB928562A (en) * | 1960-07-18 | 1963-06-12 | Western Electric Co | Methods of varying carrier mobility in semiconductive bodies |
| US6465317B2 (en) * | 2000-01-21 | 2002-10-15 | Stmicroelectronics S.A. | Process for producing a bipolar transistor with self-aligned emitter and extrinsic base |
| US20030219952A1 (en) * | 2002-05-21 | 2003-11-27 | Hirokazu Fujimaki | Semiconductor device and method of manufacturing same |
| EP1403929A1 (en) * | 2001-06-05 | 2004-03-31 | Sony Corporation | Semiconductor layer and forming method therefor, and semiconductor device and production method therefor |
| CN1507071A (zh) * | 2002-12-12 | 2004-06-23 | �Ҵ���˾ | 具有受应力通道的场效应晶体管及其制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117271A (en) | 1990-12-07 | 1992-05-26 | International Business Machines Corporation | Low capacitance bipolar junction transistor and fabrication process therfor |
| US6448124B1 (en) | 1999-11-12 | 2002-09-10 | International Business Machines Corporation | Method for epitaxial bipolar BiCMOS |
| US6531369B1 (en) * | 2000-03-01 | 2003-03-11 | Applied Micro Circuits Corporation | Heterojunction bipolar transistor (HBT) fabrication using a selectively deposited silicon germanium (SiGe) |
| JP4060580B2 (ja) | 2001-11-29 | 2008-03-12 | 株式会社ルネサステクノロジ | ヘテロ接合バイポーラトランジスタ |
| US6639256B2 (en) * | 2002-02-04 | 2003-10-28 | Newport Fab, Llc | Structure for eliminating collector-base band gap discontinuity in an HBT |
| US7022561B2 (en) * | 2002-12-02 | 2006-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS device |
| US7101742B2 (en) * | 2003-08-12 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel complementary field-effect transistors and methods of manufacture |
| US7102205B2 (en) * | 2004-09-01 | 2006-09-05 | International Business Machines Corporation | Bipolar transistor with extrinsic stress layer |
| US7060549B1 (en) * | 2005-07-01 | 2006-06-13 | Advanced Micro Devices, Inc. | SRAM devices utilizing tensile-stressed strain films and methods for fabricating the same |
-
2004
- 2004-07-20 US US10/710,548 patent/US7329941B2/en not_active Expired - Fee Related
-
2005
- 2005-07-07 CN CNB2005100832511A patent/CN100452321C/zh not_active Expired - Fee Related
-
2007
- 2007-11-29 US US11/946,940 patent/US7741186B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB928562A (en) * | 1960-07-18 | 1963-06-12 | Western Electric Co | Methods of varying carrier mobility in semiconductive bodies |
| US6465317B2 (en) * | 2000-01-21 | 2002-10-15 | Stmicroelectronics S.A. | Process for producing a bipolar transistor with self-aligned emitter and extrinsic base |
| EP1403929A1 (en) * | 2001-06-05 | 2004-03-31 | Sony Corporation | Semiconductor layer and forming method therefor, and semiconductor device and production method therefor |
| US20030219952A1 (en) * | 2002-05-21 | 2003-11-27 | Hirokazu Fujimaki | Semiconductor device and method of manufacturing same |
| CN1507071A (zh) * | 2002-12-12 | 2004-06-23 | �Ҵ���˾ | 具有受应力通道的场效应晶体管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7329941B2 (en) | 2008-02-12 |
| US20080067631A1 (en) | 2008-03-20 |
| CN1725453A (zh) | 2006-01-25 |
| US20060019458A1 (en) | 2006-01-26 |
| US7741186B2 (en) | 2010-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100452321C (zh) | 提高双极器件中电荷载流子迁移率的方法以及双极器件 | |
| US7102205B2 (en) | Bipolar transistor with extrinsic stress layer | |
| JPH06291133A (ja) | ヘテロ接合バイポーラトランジスタ | |
| US20030219952A1 (en) | Semiconductor device and method of manufacturing same | |
| JP2008517455A (ja) | ＢｉＣＭＯＳと互換性を有するＪＦＥＴ装置及びその製造方法 | |
| US10014397B1 (en) | Bipolar junction transistors with a combined vertical-lateral architecture | |
| JPH01264253A (ja) | 半導体装置の製造方法 | |
| US11322595B2 (en) | Heterojunction bipolar transistor and preparation method thereof | |
| JP4643130B2 (ja) | 半導体装置およびその製造方法 | |
| US20080029809A1 (en) | Semiconductor device having a vertical transistor structure | |
| JPH0712057B2 (ja) | トランジスタ及びその製造方法 | |
| JPH08330601A (ja) | 半導体装置およびその製造方法 | |
| US11158722B2 (en) | Transistors with lattice structure | |
| CN107887430A (zh) | 衬底施加单轴应力的硅锗异质结双极晶体管及其制造方法 | |
| CN112992898A (zh) | 一种SiGe BiCMOS晶体管集成结构及其实现方法 | |
| SE522891C2 (sv) | En kisel-germanium mesa transistor, en metod för dess framställning och en integrerad krets innefattande en sådan transistor | |
| US6740560B1 (en) | Bipolar transistor and method for producing same | |
| US11171210B2 (en) | Double mesa heterojunction bipolar transistor | |
| JP2613029B2 (ja) | 超自己整合垂直構造バイポーラトランジスターの製造方法 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| CN116799047A (zh) | 一种hbt结构及其制造方法 | |
| CN115966601A (zh) | 具有背栅极的横向双极结型晶体管 | |
| JP2002368004A (ja) | 半導体装置およびその製造方法 | |
| JPH0499329A (ja) | 半導体装置の製造方法 | |
| JP2000124225A (ja) | ヘテロ接合バイポーラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090114 Termination date: 20200707 |