CN100447901C - 在闪存器件的多扇区擦除期间用于控制擦除电压的系统与方法 - Google Patents

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Abstract

一种用于擦除闪存的方法，在具有多扇区的闪存器件中选定多个用于擦除的扇区(810)。选定扇区的子集(815)并对该子集中的全部扇区同时施加擦除脉冲(820)。在具有起始电压值的擦除脉冲施加之后，校验该子集中的至少一个扇区(825)。如果该校验扇区中具有至少一个未擦除的扇区，则调整该擦除电压(830)并对该扇区的子集施加另一个擦除脉冲(820)。该擦除电压的调整可以是已经施加在该子集的擦除脉冲次数的函数。对该子集重复该周期直至该选定的扇区被校验为已擦除为止。在扇区校验之后，对该子集中剩余扇区的一个或多个扇区施加该擦除/校验周期，直至该剩余扇区的每一个扇区被校验为已擦除为止。在该子集中的所有扇区被擦除之后，见该擦除电压复位至其起始值(840)，并选定该扇区的另一个子集以前述的方式予以擦除/校验(815)。可重复该过程直至该器件中的所有存储器扇区均被擦除为止(850)。具有嵌入逻辑的闪存器件可用于执行该方法。

Description

在闪存器件的多扇区擦除期间用于控制擦除电压的系统与方法
技术领域
本发明涉及一种非易失性存储器。更具体而言，本发明涉及一种用于控制在闪存器件的擦除期间所施加的栅极电压的方法。
背景技术
许多的电子装置，如计算机、个人数字助理、移动电话、数字相机等相类似的系统与装置均包括处理器与存储器。该存储器用于储存通过该装置被执行的计算机程序和/或通过该处理器所运算的数据以实现该装置的功能。许多的装置与系统要求将该信息保存在永久性储存单元/非易失性媒介，以致于当电源切断时该数据与计算机程序不会流失。
目前的半导体存储器件已发展成不要求周围(ambient)电源来保持储存于其中的数据。这些器件被称为“非易失性”半导体存储器件。在一般针对非易失性半导体存储器件的设计中，数据是以所谓扇区的存储器单元的形式被擦除，而无法以字节为单元被擦除。每一个扇区划分成所谓“页”(page)的多个部分。当该整体扇区被存取用于擦除时，数据通过页的形式被存取用于读取和编程。
闪存(或快闪随机存取存储器(Flash RAM))是非易失性存储器件的一个示例。闪存器件利用具有浮动栅极结构的存储单元晶体管。在闪存器件中典型的存储单元包含存取(access)晶体管以及储存元件，如浮动栅极等。闪存器件中的数据在衬底与浮动栅极之间的薄绝缘膜分别通过电荷的累积或耗尽被编程或擦除。通过在该晶体管施加足够的电位差以导致过量的电子累积在浮动栅极而产生该存储单元的编程。该浮动栅极上过量的电子的累积提高了栅极上的电荷和晶体管的临界电压。所升高的该晶体管临界电压显著的超过在读取周期所施加的电压，据此该晶体管在读取周期中不会开启。因此，编程后的存储单元不会载运电流，且表示为逻辑值“0”。通过在该扇区的每一个存储单元中的晶体管施加电位差以使每一个晶体管中的浮动栅极的过量电子离开该膜的过程来产生该数据扇区的擦除。因此，该晶体管的临界电压低于施加在该晶体管上用于读取该数据的电势。在擦除后的状态中，电流不会流过该晶体管。当施加读取电势时，该电流会流过该存储单元的晶体管，且表示为储存在该存储单元中的逻辑值“1”。
图1中的现有技术显示了示例的非易失性存储器件的简略方块图，该非易失性存储器件包括多个由区块SA0、SA1、SA2...SA63以及SS0、SS1、SS2...SS7所指示的存储器扇区。该存储器扇区SA0、SA1、SA2...SA63以及SS0、SS1、SS2...SS7排列成多个行(row)与列(column)，其中每一行包含四个存储器扇区。该存储器扇区的行从Z4(0)至Z4(17)被连续编号，且该存储器扇区的列从Z3(0)至Z3(3)被连续编号。标示为SA0、SA1、SA2...SA63的扇区可用于储存数据或编码，而标示为SS0、SS1、SS2...SS7的扇区则保留作为程序代码储存。每一个扇区包含排列成多个行与列的存储单元阵列。多个字线耦接至该存储单元的各个行，且多个位线耦接至该存储单元的各个列。举例而言，如果该标示为SA0、SA1、SA2...SA63的扇区的每一个扇区具有64千字节的存储器，则每一个扇区可包括包含512个字线与1024个位线的阵列。
在低电压闪存器件的一种类型中要求用于编程与擦除的电压必须通过具有有限的电流容量的电荷泵(charge pump)予以产生。举例而言，器件可由1.8伏特或3伏特的外部电压供电，并利用大约10伏特的内部电压。针对依靠电荷泵作为擦除与编程电压的器件，可同时编程或擦除的存储单元数量是有限的。
图2A中的现有技术显示了当编程存储单元时实施加在该存储单元的典型电压。该存储单元200的漏极D被施加大约5伏特的电压，栅极G被施加大约9伏特的电压，而该存储单元200的源极S则接地。
图2B中的现有技术显示了当利用负栅极擦来除擦除存储单元时实施加在该存储单元200的源极与栅极的典型电压。该存储单元200的源极S被施加大约5伏特的电压，而该栅极G被施加大约-9伏特的电压。一种可替代的擦除方法是利用接地的栅极与正向偏压的源极。在栅极接地的情况下，提高栅极擦除电压是指增加该栅极与源极之间的电压。
除图2B的结构外，其它如沟道擦除等擦除技术均可以利用。沟道擦除的讨论可参见美国专利第6,188,609号，“Ramped or stepped gatechannel erase for flash memory application”，其所有的内容将并入本文作为参照。
图2C中的现有技术显示了当有缺陷(weakly)编程时施加在该存储单元200的漏极、源极与栅极的典型电压。施加大约5伏特的电压至该存储单元200的漏极D，且该栅极G与源极S接地。缺陷编程又称的为“擦除后自动编程干扰”(Automatic Program Disturb after Erase；APDE)，是可施加在过擦除(over-erase)存储单元的自限性(self-limiting)修正。
举例而言，为了编程16位的字，位于十六个位线的十六列存储单元被归类成四个组，每一个组包含四列。当该存储单元以传统的嵌入编程模式被编程时，该传统的内部泵提供灌注电流通过各个位线，以便以一次一组的方式编程该存储单元。举例而言，典型的具有编号0～15的位的16位可归类至位编号为0～3、4～7、8～11与12～15的四个组。当任何组的四个位被编程至四个“0”时，此种排列确保了足够的灌注电流通过各个位线施加至每一个存储单元的漏极。当该存储单元处于传统的嵌入芯片擦除模式时，该传统的内部泵同样会限制于仅能以一次一组存储单元的方式通过施加源极电压至该源极以擦除该存储单元。
因为传统的内部泵具有限制的电流供应且仅能以一次一组的方式编程或擦除在该位线上的存储单元，在沿着每一个字线编程或擦除每个符期间其需要多个通过该内部泵产生的将被提供至不同组位线的脉冲。此外，在编程或擦除每个字期间来自该内部泵的电源必须切换至不同组的位线。因此，在习知的嵌入编程与擦除模式下整体存储单元扇区的编程与擦除是耗时的。
在另一种闪存器件类型中，通过允许额外的较高电压的选择输入来避免该电荷泵的内部限制，该额外的较高电压能够被选择以取代由该电荷泵所产生的内部电压。此种类型的器件由于具有较大的电流量因此提供较快速的编程与擦除。该选择的高电压输入提供用于同时传送擦除脉冲至多个扇区的能力。擦除脉冲实质上是针对时间周期所施加的电压。然而，即便一个擦除脉冲可施加的扇区数量已经增加，用于施加脉冲的基本过程大部分仍然与用于擦除单一扇区的过程相同。
在典型的单一扇区擦除过程中，可以连续的提高该擦除电压以保持对该擦除/校验过程的精确控制。在扇区被擦除与校验之后，该擦除电压被复位至起始值。在多个扇区擦除中，该擦除脉冲被施加至多个扇区，且该扇区被逐个的予以校验。在各个扇区完成校验之后，可能会有一个或多个剩余的扇区会要求额外的脉冲。尽管在校验单一扇区之后复位该擦除电压是无害的，但是针对剩余扇区所要求的任何后续脉冲将随着该复位电压而起始，其通常比先前所施加的电压要低。在复位之后，将会要求一些脉冲以达到实际提高针对剩余扇区所施加的电压。额外脉冲的要求导致较长的整体擦除时间。因此，需要一种擦除电压控制方法，用于提供在多个扇区擦除期间不要求提高所施加的脉冲数量的复位。
发明内容
本发明提供一种用于控制在同时擦除闪存的多个扇区期间所施加的擦除电压。该方法在存储器扇区组的子集的改变受到一系列擦除/校验周期所支配时提供增进的擦除性能。在擦除程序期间，每一个施加至给定的一个或多个扇区的擦除脉冲等于或大于先前的脉冲。
本发明揭露一种用于擦除闪存的方法。在具有多扇区的闪存器件中，选定扇区的子集并同时对该子集中的全部扇区施加擦除脉冲。在具有起始电压值的擦除脉冲施加之后，校验该子集中的至少一个扇区。如果该校验扇区中具有至少一个未擦除的扇区，则调整该擦除电压并施加另一个擦除脉冲至该扇区的子集。该擦除电压的调整可以是已经施加在该子集的擦除脉冲次数的函数。在该子集重复该周期直至该选定的扇区被校验为已擦除为止。在扇区校验之后，在该子集中剩余扇区的一个或多个扇区施加该擦除/校验周期直至该剩余扇区的每一个扇区被校验为已擦除为止。在该子集中的所有扇区被擦除之后，将该擦除电压复位至其起始值，并选定该扇区的另一个子集以前述的方式予以擦除/校验。可重复该程序直至该器件中的所有存储器扇区均被擦除为止。
在本发明的一个实施例中，在具有多个四个存储器扇区的闪存器件中选定四个扇区。在该四个扇区施加具有起始擦除电压值的擦除脉冲并校验第一扇区。重复脉冲施加与校验直至该第一扇区被校验为已擦除为止。在该擦除/校验周期的重复期间，施加斜坡函数(rampfunction)至该擦除脉冲电压值。一旦该第一扇区的校验结果为已擦除，则施加该擦除/校验周期至该第二和第四扇区，在该第二扇区上执行校验。一旦该第二扇区的校验结果为已擦除，则施加该擦除/校验周期至该第三扇区。一旦该第三扇区的校验结果为已擦除，则施加该擦除/校验周期至该第四扇区。在该第四扇区的校验结果为已擦除之后，将该擦除脉冲电压值复位至其起始值。
在另一实施例中，闪存器件可具有用于选择多个扇区并决定施加的栅极擦除电压的嵌入逻辑。该嵌入逻辑还可提供编程、缺陷编程(APDE)与校验等功能。
附图说明
图1是现有技术，用于显示典型的非易失性存储器件中存储器扇区的排列；
图2A是现有技术，用于显示当包含典型的二进制双栅极NOR器件的存储单元在快速编程模式下被编程时施加至该存储单元的漏极、源极与栅极的电压的实施例；
图2B是先前技术，用于显示当如图5A所示的存储单元在快速芯片擦除模式下被擦除时施加至该存储单元的漏极、源极与栅极的电压的实施例；
图2C是先前技术，用于显示当如图5A所示的存储单元在快速芯片擦除模式下被缺陷编程(APDE)时施加至该存储单元的漏极、源极与栅极的电压的实施例；
图3显示了依据本发明一个实施例的加速电路的方块图；
图4显示了依据本发明一个实施例在快速芯片擦除模式下执行快速擦除操作的步骤期间供应源极电压至该存储单元的源极的加速电路的电路图；
图5显示了依据本发明一个实施例在快速芯片擦除模式下执行快速缺陷编程操作的步骤期间供应漏极电压至该存储单元的漏极的加速电路的电路图；
图6显示了依据本发明一个实施例结合快速芯片擦除功能的闪存器件的电路图；
图7A显示了依据本发明一个实施例的整体擦除程序的流程图；
图7B显示了依据本发明一个实施例的包含APDE的整体擦除程序的流程图；
图8显示了依据本发明一个实施例的多个扇区同时擦除的流程图；以及
图9显示了依据本发明一个实施例的四个扇区同时擦除的流程图。
具体实施方式
以下将针对本发明的一种在闪存器件的多个扇区擦除期间用于控制擦除电压的系统以及方法的较佳实施例更具体的予以揭露。当本发明伴随着较佳实施例被说明时，应了解到本发明并非限定于该实施例中。相反的，在不脱离后叙权利要求的精神与范围的前提下，本发明的范围应包括任何修饰、变更与等效替换。
此外，在以下本发明的详细说明中，所提及的许多的具体说明用于提供对于本发明的了解。然而，本领域技术人员应了解的是本发明可在不需要如此具体说明的情况下被实施。另一方面，为避免模糊本发明的观点因此已知的方法、程序、构件以及电路将不予以具体描述。
图3显示了依据本发明一个实施例的加速电路的方块图。
图3显示了依据本发明一个实施例的用于存储单元的快速编程与快速芯片擦除的加速电路305的方块图300。该加速电路305的详细讨论可参见2001年3月27日所公告的美国专利第6,208,558号，其内容将通过引用并入本文。该加速电路305通常包含加速输入330，其能够提供加速电压Vacc以供应在快闪编程模式下用于一次编程所有组位线上的存储单元的电流。此外，该加速电路305包含耦接至该加速输入330的触发电路310，其能够使该内部电压供应泵405(显示在图4和5中)停止工作，并能够响应存在于该加速输入330的加速电压Vacc使加速电压Vacc一次施加至所有组的位线。该加速电压Vacc可由加速管脚(请参见图6的元件符号630)予以供应，该加速管脚用作加速输入330并能够为该非易失性存储器接收来自集成电路芯片外部源的加速电压Vacc。
在图3所示的实施例中，该触发电路310包含耦接至该加速输入330用于接收该加速电压Vacc的高电压检测器315，在一个实施例中该加速电压Vacc的范围大约介于7伏特至10伏特之间。该高电压检测器315一旦检测到位于该加速输入330的加速电压Vacc时产生加速电压指示器信号ACCH，并将该加速电压指示器信号ACCH反馈给逻辑电路320。
该逻辑电路320耦接有用于接收来自该高电压检测器315的加速电压指示器信号ACCH的输入，并具有至少一个指令写入输入325以在快速操作模式中设定该非易失性存储阵列。在该非易失性存储阵列以快速编程模式被设定的实施例中，该指令写入输入325还包含能够接收编程指令的编程指令写入输入。在该非易失性存储阵列以快速芯片擦除模式被设定的另一个实施例中，该指令写入输入325还包含能够接收擦除指令的擦除指令写入输入。
该逻辑电路320具有能够响应由该高电压检测器315所产生的加速电压指示器信号ACCH以及存在于该编程指令写入输入325的编程指令而产生快速编程指令FPGM 340以在快速编程模式中设定该非易失性存储阵列的输出。在另一个实施例中，逻辑电路320具有能够产生快速芯片擦除指令FCER 335以在快速芯片擦除模式中设定该非易失性存储阵列的第二输出。该逻辑电路320响应来自该高电压检测器315的加速电压指示器信号ACCH以及存在于该擦除指令写入输入325的擦除指令而产生快速快速芯片擦除指令FCER 335。
图4显示了依据本发明在快速芯片擦除模式下的快速擦除操作期间该存储阵列460的一个实施例的电路图。在此实施例中，调整器415耦接至该加速输入330以将该加速电压Vacc降低至源极电压Vs以擦除具有位“1”的该存储单元，在一个实施例中该加速电压Vacc大约介于7伏特至10伏特间，而该源极电压Vs则约为5伏特。
如图4所示，通过源极擦除电路425将调整的电压Vs提供至包括在存储阵列460中的存储单元435a、435b、440a与440b的存储单元的源极，在一个实施例中的源极擦除电路425可为本领域技术人员所知的传统的源极擦除电路以将该调整的电压Vs分散至该存储单元435a、435b、440a、440b...的源极。请参阅图4，分别通过该源极线路430a与430b将该电压Vs供应至该存储单元435a、440a与435b、440b。在该快速芯片擦除模式下对该存储单元执行快速擦除操作步骤期间，为连接至该存储单元栅极的字线供应典型的约为-9伏特的栅极电压。在执行快速擦除操作步骤期间该存储单元435a、440a与435b、440b的漏极处于浮动状态。
因为在该快速芯片擦除模式下的快速擦除操作期间该源极电压Vs与该漏极电压VD相同，该漏极电压VD针对典型的双栅极NOR存储单元在快速预先编程与快速缺陷编程(APDE)操作期间典型的约为5伏特，所以可使用该相同的调整器415以将该加速电压Vacc(在一实施例中该加速电压Vacc大约介于7伏特至10伏特间)降低至与快速预先编程和快速APDE操作的漏极电压以及快速擦除操作的源极电压相同的大约5伏特的调整的电压。此外，该相同的调整器415用于在快速编程模式下产生该大约5伏特的漏极电压VD。
图5显示了存储器扇区的电路图，该存储器扇区包括存储阵列460、也被称为X解码器420的行解码器、也被称为Y解码器410的列解码器、触发电路310以及当该存储单元在快速编程模式下的加速输入330。在此实施例中，通过该触发电路310所产生的快速编程指令信号FPGM允许该加速输入330供应电源以产生该漏极电压VD。在一个实施例中该加速电压Vacc大约介于7伏特至10伏特之间，调整器415耦接至该加速输入330以将该加速电压Vacc降低至预期的漏极电压VD，在一个实施例中针对传统的包含双栅极NOR器件的闪存单元该漏极电压VD大约是5伏特。
在图5所示的示例中，快速编程开关540包含传统的能够供应该漏极电压VD至该Y解码器410的MOS晶体管。在一实施例中，该Y解码器410包含多行传统的MOS晶体管，以选择性的将该漏极电压VD所产生的电流分散至存储阵列中的位线。在图5所示的示例中，该Y解码器410包含耦接至该快速编程晶体管540的四个第一层MOS晶体管560、580、600与620。来自每个第一层MOS晶体管560、580、600与620的电流流至多个第二层MOS晶体管。举例而言，流过该第一层晶体管560的电流会流至第二层晶体管640a、640b、640c...。此外，每一个第二层晶体管640a、640b、640c耦接至二个第三层MOS晶体管，每一个第三层MOS晶体管连接至该存储阵列460中的各个位线以在将该编程电流供应至各位线上的存储单元的漏极。举例而言，该第二层晶体管640耦接至二个第三层晶体管660a与660b，其分别将编程电流分散至位线680a与680b。
该晶体管行的数量以及在该Y解码器410的每一行中晶体管的数量依据存储阵列每一个扇区中位线的数量而定。举例而言，如果耦接该调整器415以供应编程电流至64个位线，四个第一层MOS耦接至该快速编程晶体管540，八个第二层MOS晶体管耦接至每一个第一层晶体管，且二个第三层MOS晶体管耦接至该Y解码器410中的每一个第二层晶体管。
在快速编程模式中，该Y解码器410中的MOS晶体管可选择性的开启或关闭以选择性的编程该位线，但当每一个字线在快速编程模式下被编程时，该阵列460中所有选定将被编程的位线被提供漏极电压VD的单一脉冲。图5所示的列译码结构仅为说明用于将由该加速电压Vacc所产生的电流供应至闪存阵列中的每一个位线的机制的示例。然而，本发明并不限定于图5中所示的列译码结构。在本发明的范围中也可利用其它的列译码结构以将来自该加速输入330的电流分散至该存储阵列中的位线。
在另一个实施例中，在快速编程模式中该加速电压Vacc可作为用于该存储单元的栅极电压被供应至该字线。图5显示了具有四个分别包含传统双栅极NOR器件的存储单元435a、435b、440a与440b的存储阵列460的部分。该存储单元435a与435b的栅极通过字线470连接至该X解码器420，而该存储单元440a与440b的栅极则通过字线475连接至该X解码器420。尽管用于典型的双栅极NOR器件的该栅极开启电压典型的大约为9伏特，但大约7伏特至10伏特的电压也足以开启选定的将被编程的字线上的NOR器件。
在每一行中的该NOR器件的栅极连接至各个字线。由于该字线仅用于将栅极电压供应至各个行中的存储单元，所以流过选定将被编程的字线的电流小的可以忽略。因此，针对该X解码器420的电源供应通常不会是该电源所供应的电流的限制关键。
请再参阅图4，在一个实施例中，无需调整即将来自该加速输入330的加速电压Vacc供应至该X解码器420。当该存储阵列460在快速编程模式时，该存储阵列460中的字线470、475...可成功的被一次开启一个以编程每一个字线的存储单元。举例而言，当将该加速电压Vacc供应至该字线470时，该NOR器件435a与435b开启。举例而言，当由该调整器415通过降低该加速电压Vacc产生的漏极电压VD通过该快速编程开关54以及Y解码器410将编程电流提供至该存储单元435a的漏极时，存储单元435a统位“0”予以编程。
在沿着该字线470的所有存储单元被编程之后，该未调整的加速电压Vacc通过该X解码器420被供应至该下一字线475，以沿着该字线475开启存储单元。然后漏极电压VD的单一脉冲能够通过位“0”编程包括沿着字线475的存储单元440a与440b的所有存储单元。在依据本发明的快速编程模式中，该存储单元的源极接地。图5所示的电路可用于执行快速编程或快速缺陷编程(APDE)的其中之一。针对APDE，该字线470与475接地。
图6显示了依据本发明一个实施例的结合快速芯片擦除功能的闪存器件的电路图600。该器件具有耦接至状态控制与指令寄存器605、上层数据库610与下层数据库615的地址总线620。在此实施例中，该上层数据库610与下层数据库615是可同时写入与读出的存储阵列。数据总线625也耦接至该状态控制与指令寄存器605、上层数据库610与下层数据库615。WP#/ACC管脚630用作写入保护和Vacc的输入。该状态控制与指令寄存器605通过状态线635耦接至该数据总线625并通过控制线640耦接至该上层数据库610与下层数据库615。该状态控制与指令寄存器605可提供嵌入编程、擦除与APDE功能。
图7A显示了依据本发明一个实施例的整体擦除程序的流程图。在步骤705中，执行预先编程/校验以将闪存器件内一组存储单元中所有位设定至“0”。这可使该组存储单元的晶体管的临界电压正常化，以至于可获得更一致的起始行为。在步骤715中，对该组存储单元施加擦除电压。在步骤720中，校验步骤715中所执行的擦除。如果该组存储单元并未完全被擦除，则在步骤725中斜坡化该擦除电压并重复步骤715。当重复步骤715时，该组存储单元可能会或可能不会与先前的组相同。如果该组存储单元校验为已擦除，则在步骤730中复位该擦除电压。图7A中所示的程序可用于以反复的方式擦除闪存器件。
图7B显示了依据本发明一个实施例的包含APDE的整体擦除程序的流程图。在步骤705中，执行预先编程/校验以将闪存器件内一组存储单元中所有位设定至“0”。在步骤715中，对该组存储单元施加该擦除电压。在步骤720中，校验步骤715中所执行的擦除。如果该组存储单元并未完全被擦除，则在步骤725中斜坡化该擦除电压并重复步骤715。当重复步骤715时，该组存储单元可能会或可能不会与先前的组相同。如果该组存储单元校验为已被擦除时，接着在步骤735中执行APDE步骤。在步骤730中，复位该擦除电压。图7B中所示的程序可用于以反复的方式擦除闪存器件。
如图7A与7B所示，该整体的擦除程序可包括预先编程与APDE步骤以使可变性最小化并提供过度擦除与不足擦除的修正。杂本发明中，当对被擦除的扇区组的子集重复的实施该擦除与擦除校验时，所施加的栅极擦除电压单调的递增。即，从选定用于擦除的该扇区组之时开始，到在一系列擦除脉冲施加之后该组中的最后扇区被校验为已擦除时，该施加的栅极擦除电压不会降低。该栅极擦除电压仅在另一组未擦除扇区被选择时才降低(复位)。
图8显示了依据本发明一个实施例的多个扇区同时擦除的流程图。在步骤810中，选择闪存器件中的一组存储器扇区。当该组存储器扇区被选择予以擦除时，该栅极擦除电压被设定为起始值。在步骤810中，选择在步骤805中所选定的组的子集用于擦除脉冲的施加。在步骤820中，对步骤815中所选定的扇区的子集施加擦除脉冲。该步骤815的子集可包括该组中的所有扇区。在步骤825中，擦除校验该子集中的一个或多个扇区。如果步骤825所校验的扇区未被擦除时，则在步骤830中调整该栅极擦除电压。需特别注意的是步骤820与825的执行顺序可被调换，该栅极擦除电压可取决于具体过程被提高，或该电压仅当以当前电压施加特定的脉冲数量时被增加。举例而言，在施加四个-5.2伏特的脉冲之后，-5.2伏特的起始栅极电压会降低0.13伏特至-5.33伏特。在此示例中，该电压将降低直至存储单元被校验为已擦除或达到如-9.2伏特的最大栅极电压为止。
如果在步骤825中该存储器扇区被校验为已擦除时，则在步骤835中检查以确认在该组中是否有任何未擦除的扇区。如果在步骤835中有未擦除的扇区时，则重复步骤815。如果没有未擦除的扇区存在于该组中，则复位该栅极擦除电压并在步骤845中检查以确认该器件中是否有任何未擦除的扇区。如果有未擦除的扇区存在于该器件中，则重复该步骤810。如果该器件中未存在有任何未擦除的扇区，则在步骤850中完成擦除。
图9显示了依据本发明一个实施例的四个扇区同时擦除的流程图。在步骤910中，选择闪存器件中用于擦除的四个存储器扇区。在步骤915中，校验该四个存储器扇区的第一个存储器扇区。如果该第一存储器扇区未被校验为已擦除时，则在步骤920中对所有四个存储器扇区施加擦除脉冲。在步骤925中，施加栅极电压斜坡。该栅极擦除电压可随着每一个脉冲而提高，或可在给定电压的一些脉冲施加之后被提高。重复步骤915、920与925直至该第一存储器扇区被校验为已擦除为止。
在步骤930中，校验该第二存储器扇区。如果该第二存储器扇区未被校验为已擦除时，则在步骤935中对该第二与第四存储器扇区施加擦除脉冲。在步骤940中，施加栅极电压斜坡。该栅极擦除电压可随着每一个脉冲而提高，或可在给定电压的一些脉冲施加之后被提高。重复步骤930、935与940直至该第二存储器扇区被校验为已擦除为止。
在步骤945中，校验该第三存储器扇区。如果该第三存储器扇区未被校验为已擦除时，则在步骤950中对该第三存储器扇区施加擦除脉冲。在步骤955中，施加栅极电压斜坡。该栅极擦除电压可随着每一个脉冲而提高，或可在给定电压的一些脉冲施加之后被提高。重复步骤945、950与955直至该第三存储器扇区被校验为已擦除为止。
在步骤960中，校验该第四存储器扇区。如果该第四存储器扇区未被校验为已擦除，则在步骤965中对该第四存储器扇区施加擦除脉冲。在步骤970中，施加栅极电压斜坡。该栅极擦除电压可随着每一个脉冲而提高，或可在给定电压的一些脉冲施加之后被提高。重复步骤960、965与970直至该第四存储器扇区被校验为已擦除为止。
在该四个存储器扇区在步骤960被校验为已擦除之后，在步骤975复位该栅极电压。在步骤980中，执行检查以确认是否存在有未擦除的扇区。如果不存在有未擦除的扇区，则在步骤985完成该器件的擦除。如果存在有未擦除的扇区，则重复步骤910，且继续该过程直至该器件被擦除为止。
图8和9中所示的过程可嵌入在该闪存器件的逻辑中(如图6的状态控制与指令寄存器控制605)。当嵌入该擦除程序时，可利用简化的指令以起始整体芯片的擦除。

Claims (10)

1.一种擦除划分成多个扇区的闪存的方法，包括：
(a)选择该多个将被擦除的扇区的第一部分(810)；
(b)对该第一部分的第一子集施加擦除脉冲(820)；
(c)校验该第一子集的扇区的擦除(825)；
(d)斜坡化该擦除脉冲的电位并重复(b)与(c)直至已经以该电位施加于特定的脉冲数量以及该第一子集的扇区被擦除为止(830)；
(e)再次斜坡化该电位，并对该第一部分的第二子集施加该擦除脉冲；
(f)校验该第二子集的扇区的擦除；
(g)重复(e)与(f)直至该第二子集的扇区被擦除为止；以及
(h)在该第一部分被擦除之后复位该电位。
2.如权利要求1的方法，其中该擦除脉冲包含对于存储单元(200)的源极电势为负的栅极电势。
3.如权利要求2的方法，其中斜坡化该电位包含使栅极电位相对于与该源极更为负向。
4.如权利要求1的方法，其中该方法被嵌入在该闪存(600)中。
5.如权利要求1的方法，还包含，在步骤(g)之后，施加擦除后自动编程干扰脉冲。
6.如权利要求1的方法，其中该电位通过位于该闪存器件(600)外部的电源予以取得。
7.如权利要求1的方法，还包含，在步骤(a)之前，施加预先编程脉冲(705)。
8.一种闪存器件，包含：
多个存储器扇区(610、615)；以及
用于擦除该闪存器件的嵌入逻辑(605)，其用于：
(a)选择该多个存储器扇区的第一部分；
(b)校验该第一部分的第一子集的扇区的擦除；
(c)如果该第一子集的扇区未被擦除，则对该第一子集施加一个或多个擦除脉冲；
(d)如果已经以该电位施加于特定的脉冲数量以及该第一子集的扇区未被擦除，斜坡化该一个或多个擦除脉冲的电位；
(e)重复(b)至(e)直至该第一子集的扇区被擦除为止；
(f)校验该第一部分的第二子集的扇区的擦除；
(g)如果该第二子集的扇区未被擦除，则再次斜坡化该电位；
(h)如果该第二子集的扇区未被擦除，则对该第二子集施加一个或多个擦除脉冲；
(i)重复(f)与(h)直至该第二子集的扇区被擦除为止；以及
(j)在该第一部分的所有扇区被擦除之后复位该电位。
9.如权利要求8的闪存器件，其中每次斜坡化该电位时通过增加总数使该电位更为负向。
10.如权利要求9的闪存器件，其中当该电位达到预设的最大负值时终止该斜坡化。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7200708B1 (en) * 2003-12-31 2007-04-03 Intel Corporation Apparatus and methods for storing data which self-compensate for erase performance degradation
US7450433B2 (en) 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
US7457166B2 (en) 2005-03-31 2008-11-25 Sandisk Corporation Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7522457B2 (en) 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7403424B2 (en) 2005-03-31 2008-07-22 Sandisk Corporation Erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells
DE602006015930D1 (de) * 2005-03-31 2010-09-16 Sandisk Corp Löschen nichtflüchtiger speicher unter verwendung individueller überprüfung und zusätzlichen löschens von untergruppen von speicherzellen
KR100715151B1 (ko) * 2006-05-23 2007-05-10 삼성전자주식회사 메모리 섹터별로 소거 패스 전압을 가지는 불휘발성 반도체메모리 장치 및 이에 대한 소거 방법
US7382676B2 (en) * 2006-06-26 2008-06-03 Semiconductor Components Industries, Llc Method of forming a programmable voltage regulator and structure therefor
KR100744014B1 (ko) * 2006-07-31 2007-07-30 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티 블록 소거 방법
US7733706B2 (en) * 2006-09-29 2010-06-08 Hynix Semiconductor Inc. Flash memory device and erase method thereof
US7495954B2 (en) 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
US7499338B2 (en) 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
US7535766B2 (en) 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory
US7499317B2 (en) 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
KR100830589B1 (ko) 2007-04-17 2008-05-22 삼성전자주식회사 워드 라인으로 음의 고전압을 전달할 수 있는 고전압스위치를 갖는 플래시 메모리 장치
US7995392B2 (en) 2007-12-13 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
JP2009163782A (ja) * 2007-12-13 2009-07-23 Toshiba Corp 半導体記憶装置
US7643352B2 (en) * 2008-06-03 2010-01-05 Elite Semiconductor Memory Technology Inc. Method for erasing flash memory
CN102930899B (zh) * 2009-02-11 2015-11-25 北京兆易创新科技股份有限公司 一种非易失存储器的擦除方法及装置
KR101710089B1 (ko) 2010-08-26 2017-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
WO2014019156A1 (en) * 2012-08-01 2014-02-06 Datacard Corporation Variable erase for thermally rewritable cards
CN104380386A (zh) * 2012-08-29 2015-02-25 瑞萨电子株式会社 半导体器件
US9449698B1 (en) 2015-10-20 2016-09-20 Sandisk Technologies Llc Block and zone erase algorithm for memory
KR102377469B1 (ko) 2015-11-02 2022-03-23 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법
KR102609177B1 (ko) * 2016-07-04 2023-12-06 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법 및 불휘발성 메모리 장치의 동작 방법
US10141065B1 (en) * 2017-08-29 2018-11-27 Cypress Semiconductor Corporation Row redundancy with distributed sectors
US10460816B2 (en) * 2017-12-08 2019-10-29 Sandisk Technologies Llc Systems and methods for high-performance write operations
CN110838326B (zh) * 2018-08-17 2022-03-11 北京兆易创新科技股份有限公司 一种存储器的擦除方法和系统
CN109256166A (zh) * 2018-08-22 2019-01-22 长江存储科技有限责任公司 闪存器的擦除方法及闪存器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270979A (en) * 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM
US5537358A (en) * 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
CN1143812A (zh) * 1995-08-18 1997-02-26 三菱电机株式会社 存储装置
EP1225596A2 (en) * 2000-12-07 2002-07-24 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396468A (en) * 1991-03-15 1995-03-07 Sundisk Corporation Streamlined write operation for EEPROM system
DE69533429T2 (de) * 1995-06-07 2005-08-18 Macronix International Co. Ltd., Hsinchu Automatischer progammier-algorithmus für flash-speicher im seitenmodus mit variabler programmierimpulshöhe und -breite
US5745410A (en) * 1995-11-17 1998-04-28 Macronix International Co., Ltd. Method and system for soft programming algorithm
US6055184A (en) 1998-09-02 2000-04-25 Texas Instruments Incorporated Semiconductor memory device having programmable parallel erase operation
US6208558B1 (en) 1999-04-16 2001-03-27 Advanced Micro Devices, Inc. Acceleration circuit for fast programming and fast chip erase of non-volatile memory
US6188609B1 (en) 1999-05-06 2001-02-13 Advanced Micro Devices, Inc. Ramped or stepped gate channel erase for flash memory application
US6172909B1 (en) * 1999-08-09 2001-01-09 Advanced Micro Devices, Inc. Ramped gate technique for soft programming to tighten the Vt distribution
DE10237584B4 (de) * 2002-08-16 2005-10-06 Siemens Ag Verfahren zur Verwaltung von Ressourcen beim Aufbau eines Ersatzpfades in einem transparent schaltbaren Netzwerk

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270979A (en) * 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM
US5537358A (en) * 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
CN1143812A (zh) * 1995-08-18 1997-02-26 三菱电机株式会社 存储装置
EP1225596A2 (en) * 2000-12-07 2002-07-24 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array

Also Published As

Publication number Publication date
TW200404293A (en) 2004-03-16
US6891752B1 (en) 2005-05-10
DE60318714T2 (de) 2009-01-08
TWI286758B (en) 2007-09-11
DE60318714D1 (de) 2008-03-06
WO2004013864A1 (en) 2004-02-12
KR100953330B1 (ko) 2010-04-20
EP1527458A1 (en) 2005-05-04
JP2006500705A (ja) 2006-01-05
EP1527458B1 (en) 2008-01-16
AU2003222282A1 (en) 2004-02-23
CN1672218A (zh) 2005-09-21
KR20050032103A (ko) 2005-04-06
JP4249131B2 (ja) 2009-04-02

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