CN100399501C - 具有降低工艺变化敏感度的成像器光电二极管电容器结构 - Google Patents
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Abstract
像素单元具有两个串联电容器，其中每个电容器的电容接近外围电容器的电容，以使串联电容器的有效电容小于每个外围电容器的电容。串联电容器连接到浮动扩散(FD)区，用于在饱和状态期间接收来自FD区的“剩余”电荷。
Description
技术领域
本发明一般涉及成像器件，更具体地说，涉及具有串联阵列电容器的互补金属氧化物半导体(CMOS)像素单元。
背景技术
成像器件，包括电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)传感器，已广泛使用在光电成像应用中。
示范CMOS成像电路，其工艺步骤以及成像电路中各种CMOS元件功能的详细说明在以下专利中进行了描述，例如：授予Rhodes的美国专利No.6,140,630、授予Rhodes的美国专利No.6,376,868、授予Rhodes等人的美国专利No.6,310,366、授予Rhodes的美国专利No.6,326,652、授予Rhodes的美国专利No.6,204,524、授予Rhodes的美国专利No.6,333,205以及美国专利申请公布No.2002/0117690。上述每个专利的公开内容都通过引用结合在本文中。
成像器，例如CMOS成像器，包括像素单元的焦面阵列，每个单元包括光敏器件，例如光门(photogate)、光电导体或叠加在衬底上的光电二极管，用于在衬底的掺杂区中产生光生成的电荷。每个像素单元配有一个读出电路，该电路包括至少一个源跟随器晶体管和行选择晶体管，用于将源跟随器晶体管连接到列输出线。像素单元通常还有一个浮动扩散节点，它连接到源跟随器晶体管的栅极。光敏器件产生的电荷被传送到浮动扩散节点。成像器还可包括：转移晶体管，用于将电荷从光敏器件转移到浮动扩散节点；以及复位晶体管，用于在电荷转移前将浮动扩散节点复位到预定的电荷电平。
图1示出了图像传感器例如CMOS成像器的常规像素单元10。像素单元10通常包括光电二极管12，它具有p型区12a和n型区12b，都在p型衬底14中。该像素还包括具有关联栅极16的转移晶体管、在更重掺杂的p型阱20中形成的浮动扩散区18以及具有关联栅极22的复位晶体管。打到光电二极管12的p型区12a表面的光子产生电子，这些电子聚集在光电二极管12的n型区12b。当转移栅极16导通时，因光电二极管12和浮动扩散区18之间存在的电位差，n型区12b中的光生电子就转移到浮动扩散区18。浮动扩散区18连接到源跟随器晶体管24的栅极，其接收由浮动扩散区18暂时存储的电荷，并将电荷转移到行选择晶体管的第一源/漏端子和关联栅极26。当行选择信号RS走高时，光生电荷就转移到列线28，在此再由采样/保持电路和信号处理电路(未示出)处理。
在图1所示的像素单元10的工作中，光电二极管12中累积的电荷通常由转移晶体管栅极16转移到浮动扩散区18。当光电二极管12中累积的电荷达到预定电平时，转移晶体管栅极16被激活。一旦被激活，电荷就从光电二极管12转移到浮动扩散区18。
与图1的像素单元10相关联的一个问题是，浮动扩散区18吸收电荷仅能达到其饱和电平。一旦浮动扩散区18已达到其饱和电平，它对来自光电二极管12的电子就不再有任何反应。光电二极管12中不再能转移到饱和的浮动扩散区18的“剩余”电荷通常被转移到邻近的像素单元，以及它们的相关联电荷收集区。剩余电荷常导致邻近像素单元中的成像滞后和“散焦”。散焦是由于电荷从一个像素单元溢出到下一像素单元而引起的，并可在所得图像中形成亮斑或条纹。
参阅图2，增加像素单元10中浮动扩散区18的存储容量的一个方法是形成电容器34(称为阵列电容器)，将其电连接到浮动扩散区18。示范CMOS成像电路、其工艺步骤以及具有连接到浮动扩散区的电容器的CMOS成像器的功能详细说明在授予Rhodes的美国专利申请公布No.2002/0117690中描述了。上述专利的公开内容通过引用全部结合在本文中。
虽然添加阵列电容器34增加了浮动扩散区18的容量，从而可有更高的饱和极限，但将电容器添加到像素单元上有其自身的缺点。例如，电容器34通常是和外围电容器(形成在像素单元之外的那些)同时形成的。外围电容器是像素单元10外部的采样保持电路的一部分，并用来存储基准(全信号)和每个像素单元10的关联光电二极管12的输出信号。外围电容器通常形成为具有比连接到浮动扩散区18的阵列电容器34所需电容更高的电容。具有高电容的阵列电容器34导致某些问题，包括成像滞后和电荷转移效率低。所以，理想的是，像素单元10中的阵列电容器34应具有低于外围电容器的电容。
但有一些缺点和降低像素单元10中阵列电容器34的电容相关联。例如，降低电容的常规方法包括增加电容器介电层的厚度。但增加介电层厚度也降低了外围电容器中的电容，因为阵列电容器(例如34)和外围电容器是同时形成的。所以，必须采取附加的工艺步骤确保外围电容器的介电层厚度小于阵列电容器34的介电层厚度。
降低阵列电容器34电容的另一方法是定标电容器34。通过减小电容器34的尺寸，电容器的面积(以及电容)也将减小。但尺寸的减小增加了一个阵列电容器与另一阵列电容器(例如另一像素单元的)之间电容的总体变化量，因为在光刻工艺中要保持临界尺寸(CD)控制很难。所以，随着电容器物理尺寸的减小，因光刻和蚀刻工艺造成的CD误差百分比就会增加。结果，所得阵列电容器的电容就各不相同，不能作成相互一致。所以，需要开发一种阵列电容器，用于存储来自浮动扩散区的附加电荷，且与外围电容器相比具有减小的电容。而且，这种阵列电容器应易于制造成具有一致的结果。
发明内容
本发明解决了上述问题，并公开了一种像素单元，其阵列电容小于外围电容器，易于结合到现有制造技术中，并具有一致的结果。
附图说明
从参阅附图所作的以下详细说明，会更清楚地理解本发明的上述特征和优点，附图包括：
图1示出常规像素单元；
图2示出第二种常规像素单元；
图3示出按照本发明示范实施例构建的像素单元示意图；
图4示出图3像素单元的部分截面图；
图5示出图3像素单元的自上而下的视图；
图6示出图3像素单元的部分截面视图；
图7示出包括按照图3构建的像素单元的CMOS成像器的方框图；以及
图8示出按照本发明示范实施例包括图7的CMOS成像器的处理器系统示意图。
具体实施方式
本文所用的术语“半导体衬底”和“衬底”应理解为包括任何基于半导体的结构。半导体结构应理解为包括硅、硅-绝缘体(SOI)、硅-蓝宝石(SOS)、硅-锗、掺杂和未掺杂半导体、由基半导体底座支持的硅外延层以及其它半导体结构。半导体不必是基于硅的。半导体可以是锗或砷化镓。在以下说明中提到半导体衬底时，可能已使用了之前工艺步骤在基半导体或底座中或其上形成了区或结。
在本文中所用的术语“像素单元”是指包含光敏器件的光电元件单元，用于将光子转换为电信号。为说明起见，在本文附图和说明书中仅示出了单一代表性像素及其形成方式，但通常多个相同像素是同时制造的。所以，以下详细说明不应认为是限制性的。
在以下说明中，为方便起见，针对CMOS成像器对本发明作说明，但本发明广泛适用于任何成像器单元的任何光敏器件，包括电荷耦合器件(CCD)。参阅图3，图中示出了按照本发明示范实施例构建的像素单元100的示意图。
像素单元100有两个阵列电容器34、36，二者电串联。按以下公式，串联有效降低了总体阵列电容：
式中C34表示第一电容器34的电容，C36表示第二电容器36的电容。阵列电容器34、36和浮动扩散区18与Vdd端子和晶体管24栅极之间的源跟随器晶体管24电并联。应指出，公式(1)适用于每个电容器的电容小于1F的阵列电容器34、36。
按照本发明的示范实施例，外围(采样/保持)和阵列电容器(例如34、36)可以同时形成，无需任何附加步骤。就是说，串联的阵列电容器34、36可以具有和外围电容器基本类似的电容值。
应指出，虽然在图3的示范像素单元100中仅示出两个阵列电容器34、36，但像素单元100可包括不止两个电串联的电容器。而且，虽然像素单元100示为4晶体管(4T)结构，但本发明也可用3晶体管(3T)结构(例如没有转移晶体管16)实现，或在具有更多或更少晶体管的其它像素单元结构中实现。应指出，两个阵列电容器34、36可以是平板电容器、沟道式电容器、柱式电容器或其组合，或者已知在业界使用的任何其它类型的电容器。
图4示出了图3像素单元100的部分截面图。像素单元100类似于图1的像素单元10，不同的是，图4的像素单元100有两个串联的阵列电容器34、36电连接到浮动扩散区18。由转移晶体管栅极16从光电二极管12转移到浮动扩散区18的电荷被浮动扩散区18和串联的阵列电容器34、36共用。这样，浮动扩散区18的饱和电平增加。但串联的阵列电容器34、36和浮动扩散区的电容并不像外围电容器那么高，如以上结合图3所述。
图5示出按照本发明示范实施例构建的图3-4像素单元100的自上而下的视图。浮动扩散区18通过第一连接线38电连接到电容器34下电极34a的触点42。电容器34的上电极34b有触点44，触点44连接到电容器36的上电极36b的触点46。电容器36也有一个下电极36a，它有一个触点连接到Vdd。触点44、46由导线48电连接，由此使阵列电容器34、36相互串联。源跟随器晶体管24的栅极形成第一阵列电容器34的下电极34a。
像素单元100还有带关联栅极22的复位晶体管。在电荷转移之前，通过导通带有栅极22的复位晶体管而将浮动扩散区18设定为预定的低电荷状态，这使区18中的电子流入连接到源/漏30的电压源。此外，像素单元100具有带关联栅极26的行选择晶体管。从源跟随器晶体管24的栅极出来的电荷被传导到行选择晶体管的栅极，该栅极又将电荷传导到与读出电路(未示出)相连的列线28(图4)。
图6示出了按照本发明示范实施例的像素单元100的形成。图示像素单元100具有绝缘层50，它形成在半导体衬底14上的像素单元上。绝缘层50可由硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、未掺杂硅酸盐玻璃(USG)或任何其它适合材料制成。
将部分绝缘层50蚀刻掉，形成一个管道，其中充填上导电材料，形成触点38。触点38将浮动扩散区18连接到电容器34的下电极34a。触点38还通过第一连接线40将浮动扩散区18连接到源跟随器晶体管栅极24，如图所示。还示出电容器36的下电极36a形成在邻近下电极34a处。还示出阵列电容器34、36的上电极层54形成在下电极34a、36a之上。介电层56将上电极层54和下电极34a、36a分隔开。虽然阵列电容器34、36示为形成在转移栅极16和复位栅极22之上，但应指出，阵列电容器34、36可以形成在浅沟槽隔离区32之上。还应指出，虽然阵列电容器34、36示为形成在绝缘层50上，但阵列电容器34、36可以形成在其它地方，例如在衬底14中，或在随后形成的层中或层上。常规的导体层和绝缘层也可用来使结构互连，以及将像素单元连接到外围电路。然而，这些细节对于描述本发明是不必要的。
在这个阶段，图6的像素单元100已基本完成。像素单元100可与外围电路组合，以形成成像器装置。例如，图7示出具有像素阵列300的CMOS成像器装置308的框图。像素阵列300包括多个像素，排列成预定数量的行和列。图示像素阵列300包含至少一个按照本发明示范实施例构建的像素单元100，如以上结合图3-6所述。阵列300中每行的像素100都由行选择线同时接通，而每列的像素则由各个列选择线选择性地输出。整个阵列300配有多条行线和列线。行线由行驱动器310响应于行地址解码器320依次选择性地激活，而列选择线由列驱动器360响应于列地址解码器370对于每次行激活依次选择性地激活。这样，就对每个像素100提供了行和列地址。CMOS成像器由控制电路350操作，控制电路350控制地址解码器320、370，以选择适当的行线和列线进行像素读出，并控制行和列驱动器电路310、360，其将驱动电压加到所选行线和列线的驱动晶体管上。
像素输出信号通常包括：像素复位信号Vrst，其在浮动扩散节点复位时从浮动扩散节点(例如图6的18)取出；以及像素图像信号Vsig，其在图像所产生的电荷被转移到浮动扩散节点后从浮动扩散节点(例如图6的18)取出。如结合图6所述，当从光电二极管12转移到浮动扩散区18的电荷达到浮动扩散区18的饱和电平时，阵列电容器34、36用于存储“剩余”电荷。Vrst和Vsig信号与阵列电容器34、36(图6)存储的任何电荷一起由采样和保持电路361读出，并由差分放大器362减去，得到每个像素100的差分信号(Vrst-Vsig)，该信号表示打到像素上的光量。这个信号差由模数转换器375数字化。数字化的像素差分信号然后被馈送到图像处理器380，以形成数字图像。此外，如图7所示，CMOS成像器装置308可包含在半导体芯片(例如晶片700)上。
图8示出系统400，这是一个典型的基于处理器的系统，修改为包括如图7所示的成像器装置308。基于处理器的系统是可包括成像器装置308的数字电路系统的示范实例。基于处理器的系统的实例可包括但不限于：计算机系统、摄像机系统、扫描器、机器视觉系统、车辆导航系统、可视电话、监视系统、自动聚焦系统、星体跟踪系统、运动检测系统、图像稳定系统以及用于高清晰度电视的数据压缩系统，以上任何一项都可利用本发明。
系统400包括成像器装置308，其具有示于图7的总体配置，其中阵列300的像素按照本发明的任一实施例构建。系统400包括处理器402，它的中央处理单元(CPU)通过总线404与各种装置通信。连接到总线404的一些装置提供入/出系统400的通信；输入/输出(I/O)装置406和成像器装置308就是这种通信装置的实例。连接到总线404的其它装置提供存储器，图示包括随机存取存储器(RAM)410、硬盘驱动器412以及一个或多个外围存储装置，例如软盘驱动器414和光盘(CD)驱动器416。成像器装置308可接收来自CPU 402或系统400其它组件的控制或其它数据。成像器装置308可再将定义图像的信号提供到处理器402，作图像处理或其它图像处理操作。
应再指出，虽然已具体参阅具有两个串联阵列电容器(例如图6的34、36)的CMOS像素单元对本发明作了说明，但本发明具有更广泛的适用性，并可用在任何成像装置中。例如，本发明可以和电荷耦合器件(CCD)成像器一起使用。上述说明和附图示出了实现本发明的目的、特征和优点的优选实施例。虽然以上已说明了某些优点和优选实施例，但业界技术人员应认识到，在不背离本发明的精神和范围的前提下，可以进行各种替代、添加、删除、改动和/或其它改变。所以，本发明不限于上述说明，仅受所附权利要求书范围的限制。
Claims (28)
1.一种像素单元，包括：
光敏器件；
电荷收集区，连接到所述光敏器件，用于接收由所述光敏器件产生的电荷；以及
至少两个存储电容器，其相互串联，所述串联电容器还与所述电荷收集区串联，用于接收来自所述电荷收集区的电荷。
2.如权利要求1所述的像素单元，其中所述至少两个存储电容器中至少一个是平板电容器。
3.如权利要求1所述的像素单元，其中所述至少两个存储电容器中至少一个是沟道式电容器。
4.如权利要求1所述的像素单元，其中所述至少两个存储电容器中至少一个是柱式电容器。
5.如权利要求1所述的像素单元，其中所述光敏器件是光电二极管。
6.如权利要求1所述的像素单元，其中所述光敏器件是光门。
7.如权利要求1所述的像素单元，其中所述电荷收集区是浮动扩散区。
8.如权利要求1所述的像素单元，还包括在所述光敏器件和所述电荷收集区之间形成的转移晶体管栅极。
9.一种像素单元，包括：
光敏器件；
电荷收集区，连接到所述光敏器件，用于接收由所述光敏器件产生的电荷；以及
阵列电容，由连接到所述电荷收集区的至少两个串联存储电容器形成，所述阵列电容的电容值低于可变换地连接到所述像素单元的外围电容的电容值。
10.如权利要求9所述的像素单元，其中所述至少两个串联存储电容器连接在所述电荷收集区和电压源端子之间。
11.如权利要求10所述的像素单元，其中所述电压源端子是Vdd端子。
12.如权利要求9所述的像素单元，其中所述至少两个存储电容器相互邻近地形成在所述电荷收集区上的基本同一水平面。
13.如权利要求9所述的像素单元，其中所述电荷收集区是浮动扩散区。
14.如权利要求9所述的像素单元，还包括在所述光敏器件和所述电荷收集区之间形成的转移晶体管栅极。
15.一种包含CMOS成像器的半导体芯片，所述成像器包括像素阵列，所述阵列的每个像素单元包括：
光敏器件；
电荷收集区，连接到所述光敏器件，用于接收由所述光敏器件产生的电荷；以及
阵列电容，由连接到所述电荷收集区的至少两个串联存储电容器形成，所述阵列电容的电容值低于位于所述像素阵列外的外围电容的电容值。
16.一种成像器集成电路，包括：
像素单元阵列，其形成在半导体衬底中，其中所述阵列的每个像素单元包括：
光敏器件；
电荷收集区，连接到所述光敏器件，用于接收由所述光敏器件产生的电荷；
至少两个存储电容器，其相互串联，所述串联电容器还与所述电荷收集区串联，用于接收来自所述电荷收集区的电荷；以及
信号处理电路，其形成在所述衬底中并电连接到所述阵列，用于接收和处理表示所述阵列获取的图像的像素信号，并提供表示所述图像的输出数据。
17.一种处理系统，包括：
处理器；
成像装置，其连接到所述处理器，所述成像装置具有多个像素单元，所述像素单元中至少一个包括：
光敏器件；
电荷收集区，连接到所述光敏器件，用于接收由所述光敏器件产生的电荷；以及
至少两个存储电容器，其相互串联，所述串联电容器还与所述电荷收集区串联，用于接收来自所述电荷收集区的电荷。
18.一种形成像素单元的方法，所述方法包括：
形成光敏器件，
形成连接到所述光敏器件的电荷收集区；以及
形成相互串联的至少两个存储电容器，所述串联电容器还与所述电荷收集区串联，用于接收来自所述电荷收集区的电荷。
19.如权利要求18所述的方法，其中所述形成至少两个存储电容器的动作包括形成至少一个平板电容器。
20.如权利要求18所述的方法，其中所述形成至少两个存储电容器的动作包括形成至少一个沟道式电容器。
21.如权利要求18所述的方法，其中所述形成至少两个存储电容器的动作包括形成至少一个柱式电容器。
22.如权利要求18所述的方法，其中所述形成光敏器件的动作包括形成光电二极管。
23.如权利要求18所述的方法，其中所述形成光敏器件的动作包括形成光门。
24.如权利要求18所述的方法，还包括在所述光敏器件和所述电荷收集区之间形成转移晶体管栅极。
25.一种形成包含像素阵列的CMOS成像器的方法，所述阵列中至少一个像素单元通过如下方式形成：
在衬底中形成电荷收集区；
形成连接到所述像素单元的至少一个外围电容器；以及
在所述形成所述至少一个外围电容器的动作的同时，在所述像素单元中形成至少两个串联存储电容器。
26.如权利要求25所述的方法，其中所述形成所述至少两个串联存储电容器的动作包括在所述电荷收集区之上形成所述至少两个串联存储电容器。
27.如权利要求25所述的方法，其中所述形成电荷收集区的动作包括形成浮动扩散区。
28.如权利要求25所述的方法，其中所述形成至少两个串联电容器的动作包括在所述电荷收集区上的基本同一水平面形成所述至少两个电容器。
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