CN100376088C - 数字基带接收机中处理多个信号的方法和系统 - Google Patents

Abstract

本发明涉及一种用于GSM/GPRS/EDGE手机中具有数字RF/IF/VLIF支持功能的数字基带接收机的方法和系统。该方法包括接收输入信号，该输入信号可以是数字RF信号、IF信号、或VLIF信号，且该输入信号可包括I分量和Q分量。该串行数字RF信号被转换成并行数字格式信号，后者被转换成多路复用器的输入。该被接收的IF信号或VLIF信号可被滤波并转换成反旋单元的输入，该反旋单元通过使用CORDIC运算法则处理该VLIF信号，将该VLIF信号转换成基带信号。反旋单元的输出被传递至多路复用器的输入，使得多路复用器可以选择并行数字格式信号或反旋单元的输出。

Description

数字基带接收机中处理多个信号的方法和系统

技术领域

本发明涉及无线通信，具体涉及RF信号的接收和处理，以及一种用于GSM/GPRS/EDGE手机中具有数字RF/IF/VLIF支持功能的数字基带接收机的方法和系统。

背景技术

通常，发射的射频(RF)被接收并转换成中频(IF)，接下来该中频被转换成实际需要的信号，声音或数据。技术进一步的发展使得能在每个RF信道发送两个分量，一个同相(I)分量和一个正交(Q)分量。I分量和Q分量彼此正交，所以互不干涉，因此相比传统RF传送方式，能够传送更多的信息。因而，具有I和Q分量的RF被选作GSM/GPRS/EDGE电话的新的标准基带—RF接口。

GSM(全球移动通信系统)是一种依赖声音时分多址标准的无线通信系统。随着对无线数据通信的需求增加，GPRS(通用分组无线业务)被增加到GSM中，以允许对数字数据的专用访问，而不是像调制解调器和传真那样将通过语音线传送数据。使用数字数据通信的例子有：访问因特网、访问电子邮件和短消息服务(SMS)、以及访问多媒体通信。随着对更快数据速率的需求增加，一种基于EDGE(增强型数据速率演进技术)解决方案的软件被引入到GPRS中，使得在同一频谱和射频上数据速度增加三倍以上。

通常，RF模块用于将接收到的RF频率转换成IF频率，另一个模块将该IF转换成基带信号。但是，某些模块通信系统可使用OHz的IF。就是说，该RF模块的输出是基带信号。尽管如此，该信号仍然被称为IF。而且，另一些通信系统利用超低中频(VLIF)，其中该IF频率不为零，但是比通常的IF频率低几个兆赫，例如，VLIF的频率是100KHz。一些其它的通信系统可利用基带信号的串行数字数据(称为数字RF)作为RF模块的输出。

随着对无线设备的操作的要求变得更加迫切，数据处理硬件和RF模块之间的相互作用的复杂性也在增加。例如，可能要求多个厂家的RF模块与一个不同厂家的基带处理器能有效地配合工作。为基带处理器可能对接的每个RF前端接收器使用单独的基带接收器接口，从集成电路布局空间的角度来看，成本很高。由于在无线设备中器件的尺寸和成本都是关键所在，因此将尽可能地限制多个基带接收器接口的使用。另外，这种方法也会限制可能在一个特殊的基带处理器中实现的接口数量。

如本申请伴随附图的剩余部分中所陈述的，通过将常规和传统方法的系统与本发明的某些方面进行比较，对于熟知本技术领域的人来说，常规和传统方法的更多局限和缺点将会变得明显。

发明内容

本发明的某些实施例可包含在用于GSM/GPRS/EDGE手机中具有数字RF/IF/VLIF支持功能的数字基带接收机的方法和系统中。该方法包括接收输入信号，该输入信号可以是数字RF(射频)信号、IF(中频)信号、或VLIF(超低中频)信号，且该输入信号可包括同相(I)分量和正交(Q)分量。该数字RF信号被转换成并行数字格式信号，后者被转换成多路复用器的输入。该被接收的IF信号或VLIF信号可被滤波并转换成反旋单元(derotation unit，简称DU)的输入。根据本发明的一个实施例，反旋单元通过对VLIF信号进行处理可将VLIF信号转换成基带信号，且反旋单元可以旁路对IF信号的处理。反旋单元利用坐标旋转数字计算(CORDIC)运算法则处理该VLIF信号。

产生的数字输出可基于该并行数字格式的信号、该产生的基带信号或旁路IF信号，且该产生的数字输出包括I分量和Q分量。这个产生的数字输出从并行数字格式的信号的至少一部分和产生的基带信号的至少一部分中选取，或者从该并行数字格式的信号的至少一部分和旁路IF信号的至少一部分中选取。这个产生的数字输出也可被滤波。产生和/或接收至少一个用于控制该基带信号的转换、旁路和产生及控制该数字输出的产生的控制信号。

所述系统包括多个滤波器、DU、串并行转换单元，多个多路复用器和状态机控制器。第一滤波器和第二滤波器连接到DU，DU连接到第三滤波器和第四滤波器。第三滤波器可连接到第一多路复用器，第四滤波器连接到第二多路复用器。串-并行转换单元(SPU)连接到第一多路复用器和第二多路复用器。第一多路复用器连接到第五滤波器，第二多路复用器连接到第六滤波器。

第一滤波器和第二滤波器用于滤波输入信号，该输入信号可以是IF信号或VLIF信号，且该输入信号具有I分量和Q分量。该串-并行转换单元(SPU)接收输入信号，该输入信号可以是数字RF信号并可具有I分量和Q分量，该串-并行转换单元(SPU)可用于将该数字RF信号转换成具有I分量和Q分量的并行数字格式信号。

该反旋单元(DU)将该滤波后的输入信号IF或VLIF接受为输入信号，如果该输入信号是VLIF，该DU处理该滤波后的输入信号VLIF，以产生基带信号。如果该输入信号是IF信号，该DU旁路处理该滤波后的输入信号IF。例如，该DU利用CORDIC运算法则处理该滤波后的输入信号VLIF。该第一多路复用器和第二多路复用器用于多路传输具有I分量和Q分量的DU的输出、具有I分量和Q分量的并行数字格式信号，以产生包括I分量和Q分量的数字输出。第五滤波器和第六滤波器可滤波该数字输出的I分量和Q分量。该系统可产生和/或接收至少一个用于控制该基带信号的滤波、转换、旁路和产生及控制该数字输出的产生的控制信号。在这点上，有限状态机(FSM)可用于产生该控制信号。

根据本发明的一个方面，提供了一种处理多个信号的方法，包括：

接收输入信号；

产生或接收控制信号，以进行如下处理步骤：

如果所述被接收的输入信号是数字RF信号，将所述数字RF信号转

换成并行数字格式的基带信号；

如果所述被接收的输入信号是VLIF信号，则对所述VLIF信号进行滤波、模数转换、反旋、从而产生并行数字格式的基带信号；

如果所述被接收的输入信号是IF信号，则对所述IF信号进行滤波、模数转换，从而产生并行数字格式的基带信号；以及

基于所述并行数字格式的基带信号，产生数字输出。

优选地，所述被接收的输入信号包括I分量和Q分量。

优选地，所述产生的数字输出包括I分量和Q分量。

优选地，所述方法还包括滤波所述产生的数字输出。

优选地，所述产生的数字输出从所述并行数字格式信号的至少一部分和所述产生的基带信号的至少一部分中选取。

优选地，所述产生的数字输出从所述并行数字格式信号的至少一部分和所述旁路的IF信号的至少一部分中选取。

优选地，所述方法还包括滤波所述产生的数字输出。

优选地，所述方法还包括产生至少一个用于控制所述基带信号的转换、旁路和产生及控制所述数字输出的产生的控制信号。

优选地，所述方法还包括接收至少一个用于控制所述基带信号的转换、旁路和产生及控制所述数字输出的产生的控制信号。

根据本发明的一个方面，提供了一种处理多个信号的系统，包括：

接收输入信号的电路；

用于产生或接收控制信号的电路，以控制以下电路工作状态；

如果所述被接收的输入信号是数字RF信号，将所述被接收的输入信号转换成并行数字格式的基带信号的电路；

如果所述被接收的输入信号是VLIF信号，对所述被接收的输入信号进行滤波、模数转换、反旋，以产生并行数字格式的基带信号的电路；

如果所述被接收的输入信号是IF信号，对所述被接收的输入信号进行滤波、模数转换，以产生并行数字格式的基带信号的电路；以及

基于所述并行数字格式的基带信号，产生数字输出的电路。优选地，所述被接收的输入信号包括I分量和Q分量。

优选地，所述产生的数字输出包括I分量和Q分量。

优选地，所述系统还包括滤波所述产生的数字输出的电路。

优选地，用于从所述并行数字格式信号的至少一部分和所述产生的基带信号的至少一部分中选取以产生所述产生的数字输出的电路。

优选地，用于从所述并行数字格式的信号的至少一部分和所述旁路的IF信号的至少一部分中选取以产生所述产生的数字输出的电路。

优选地，所述系统还包括滤波所述产生的数字输出的电路。

优选地，所述系统还包括产生至少一个控制信号的电路，其中所述控制信号用于控制所述基带信号的转换、旁路和产生及控制所述数字输出的产生。

优选地，所述系统还包括接收至少一个控制信号的电路，其中所述控制信号用于控制所述基带信号的转换、旁路和产生及控制所述数字输出的产生

根据本发明的一个方面，提供了一种处理多个信号的系统，包括：

接收VLIF信号和IF信号的I分量的第一滤波器，其中所述第一滤波器连接到反旋单元；

接收VLIF信号和IF信号的Q分量的第二滤波器，其中所述第二滤波器连接到所述反旋单元；

连接到所述反旋单元的输出端的第三滤波器，其中所述第三滤波器滤波所述反旋单元产生的I分量输出；

连接到所述反旋单元的输出端的第四滤波器，其中所述第四滤波器滤波所述反旋单元产生的Q分量输出；

连接到所述第三滤波器的第一多路复用器，其从所述第三滤波器接收被滤波的I分量输出；

连接到所述第四滤波器的第二多路复用器，其从所述第四滤波器接收被滤波的Q分量输出；

接收数字RF信号的I分量和Q分量的串-并行转换单元，其中所述串-并行转换单元连接到所述第一多路复用器的至少一个输入端和所述第二多路复用器的至少一个输入端；

连接到所述第一多路复用器输出端的第五滤波器，其产生第一数字输出；

连接到所述第二多路复用器输出端的第六滤波器，其产生第二数字输出。

优选地，所述第一数字输出是I分量输出，所述第二数字输出是Q分量输出。

优选地，所述反旋单元利用CORDIC运算法则。

本发明的这些和其它优点、特征和新颖特点，及其举例说明的实施例的细节，从以下的描述和附图中，将会得到更完全的理解。

附图说明

图1是根据本发明的实施例的一个典型的接收器和发射器系统的框图。

图2示出了图1中基带处理器的一个典型实施例的框图。

图3示出了图2中数据处理器的一个典型实施例的框图。

图4是可用在本发明的实施例中的滤波器的实现方式示意图，如SINC滤波器。

图5是根据本发明的实施例的反旋单元的框图。

图6是根据本发明的实施例的用于确定反旋单元的输出的CORDIC运算规则的典型流程图。

图7是根据本发明的实施例的实现状态机控制的典型状态图。

具体实施方式

本发明的某些实施例可包含在用于GSM/GPRS/EDGE手机中具有数字RF/IF/VLIF支持功能的数字基带接收机的方法和系统中。本发明的多方面为多个不同的RF/IF接口(包括数字RF、VLIF和通常IF)提供了支持。数字基带接收器为基带处理器提供了能与市场上所有种类的RF/IF芯片协同工作的能力。另外，由于这三种接口设计在单个路径的同一个模块中，其模块的尺寸比接口分开设计、每个接口有自己的路径和控制的模块要小得多。

图1是根据本发明的实施例的一个接收器和发射器的典型系统的框图。参照图1，示出了基带处理器(BP)102，发射单元(TU)104，接收单元(RU)106，发射/接收切换开关(TRS)108和天线110。

基带处理器102包括合适的逻辑、电路和/或代码，它们可用于将模拟IF信号或VLIF信号或数字RF信号转换成合适的并行数字格式，以便基带处理器102在数字基带信号输出上执行数字信号处理。基带处理器102也可接收数字基带信号作为输入，并处理该数字信号以产生模拟IF信号、模拟VLIF信号或数字RF信号，这些信号可以由发射单元104调制成模拟RF信号。

发射单元104包括合适的逻辑、电路和/或代码，可用于将模拟IF信号、或模拟VLIF信号或数字RF信号转换成适于发送的模拟RF信号。发射单元104可将基带模拟IF信号直接调制成模拟RF信号，或将模拟VLIF信号调制成模拟RF信号，或将该数字RF信号转换成模拟RF信号。模拟RF信号可通过旁路滤波器滤波，以清除不想要的频率，然后在通过天线110发送前放大至所需的功率水平。

接收单元106包括合适的逻辑、电路和/或代码，它们可用于将模拟RF信号转换成模拟IF信号、模拟VLIF信号或数字RF信号。接收单元106首先滤波被接收的模拟RF信号，以清除不想要的频率，然后放大该模拟RF信号。这个放大信号然后被解调成基带模拟IF信号、或模拟VLIF信号或数字RF信号。接下来，该解调信号可由基带处理器102进一步处理。

发射/接收切换开关108包括合适的逻辑、电路或代码，它们可用于使RF信号从发射单元104至天线110，或者使RF信号从天线110至接收单元106。物理上，发射/接收切换开关108是一个单刀双掷开关，在两个位置中任一位置，处于“开”状态时，损耗很低，例如，0.5dB，处于“关”状态时，隔离度极高，例如，30dB。发射/接收切换开关的失真也极低，以保持被接收和发送的信号的完整性。

在发送阶段，基带处理器102可以从数字信号源，例如数字信号处理器(DSP)，接收数字数据信号。该基带处理器102将数字信号转换成模拟IF或模拟VLIF(IF_Out)或数字RF(Dig_RF_Out)，并将这些信号输出至发射单元104。发射单元104然后将来自基带处理器102的IF_Out或Dig_RF_Out调制至所需的RF频率(例如，蜂窝系统大约是900MHz，PCS系统大约是1900MHz)，并输出被调制的信号(RF Out)。发射/接收切换开关108接收RF Out信号，如果发射/接收切换开关处于发送模式则允许该输出信号(RF)传播至天线110。然后天线110辐射该RF信号，以通过合适的媒介，例如，大气层，广播该RF信号。

在接收阶段，天线110接收模拟RF信号，然后将该模拟RF信号(RF)作为输入发送至发射/接收切换开关108，如果发射/接收切换开关108处于接收模式则允许发射/接收切换开关108的输出(RF In)传播至接收单元106。接收单元106接收RF In信号并将它解调成模拟IF信号或模拟VLIF信号(IF_In)，或数字RF信号(Dig_RF_In)，作为基带处理器102的输入信号。基带处理器102将输入信号转换成并行数字数据以进行所需的进一步处理，例如，由DSP进行。

图2是根据本发明的实施例，示出了图1中的基带处理器的一个典型实施例的框图。参见图2，示出了放大器(PGA)202和204，模数转换器(ADC)206和208以及数据处理器(DP)210。图2示出了对模拟输入信号IF_In或数字RF输入信号(Dig_RF_In)的处理，两种输入信号均包含I分量和Q分量。

放大器202和204包括合适的逻辑、电路和/或代码，可用于放大和/或滤波IF或VLIF频率的IF_In。在这点上，放大器包括可编程增益放大电路和/或模拟滤波电路，可用于放大和/或滤波IF_In，以清除不想要的频率。放大器202的输入是I分量中频，称为IF_I，放大器202的输出称为I1。放大器204的输入是Q分量中频，称为IF_Q，放大器204的输出称为Q1。

ADC 206和208包括合适的逻辑、电路和/或代码，可用于将模拟信号转换成并行格式的数字信号，例如，8位字，16位字，24位字，或32位字。ADC206的输入是I1，ADC 206的输出称为I2。ADC 208的输入是Q1，ADC 208的输出称为Q2。

数据处理器210包括合适的逻辑、电路和/或代码，可用于处理数字输入并产生合适的控制信号，以对接至接收单元106，以便从接收单元106处接收IF，VLIF或数字RF信号。数据处理器210用于接收Dig RF_In的I分量(DR_I)和Di g_RF_In的Q分量(DR_Q)及12和Q2。12可由模拟输入信号IF_In的I分量IF_I得到，其可被滤波并被转换成并行数字格式。Q2可由模拟输入信号IF_In的Q分量IF_Q得到，其可被滤波并被转换成并行数字格式。数据处理器210的部分输出包括至接收单元106的三种信号：同步信号DR_fsr，时钟信号DR_clkr和激活(enable)信号DR_enr。

数据处理器210可用于产生多个输出信号，包括DR_fsr，DR_clkr和DR_enr。信号DR_enr可以使Dig_RF_In信号从接收单元106连续传送至数据处理器210。信号DR_clkr起时钟作用，以便于Dig_PF_In信号的传输。在Dig_RF_In信号从接收单元106传送至数据处理器210时，信号DR_fsr的功能是作为一个帧同步输入。

图3是根据本发明的实施例，示出了图2中一个典型的数据处理器的实施例。参见图3，示出了状态机控制(SMC)302，滤波器304、306、308、310、316、318、324和326，反旋单元(DU)312，串-并行转换单元(SPU)314，以及多路复用器320与322。

状态机控制302包括合适的逻辑、电路和/或代码，可用于为来自接收单元106的数据的传输产生控制信号，以在数据处理器210(如图2)的部件内传送数据，并控制数据处理器210(如图2)的部件的功能。状态机控制302可包括多个输入，也就是mclk和sybp，它们可用于产生控制信号DR_fsr，DR_enr和DR_clkr。如果某些部件对一特定的输入而言是非必要的，状态机控制302可禁止这些部件的功能，以节省能量。例如，如果使用了输入DR_I和DR_Q，则滤波器304、306、308、310、316和318以及反旋单元312是不必工作的。

滤波器304、306、308、310、316、318、324和326包括合适的逻辑、电路和/或代码，可用于滤波数字信号。例如，滤波器304和306是12∶1比率的三阶SINC抽取滤波器，滤波器308和310是2∶1比率的25分支FIR抽取滤波器(25-tap FIR decimation filters)，其最大分支值是2047，滤波器316，318和326是2∶1比率的32分支FIR抽取滤波器(32-tap FIR decimationfilters)，其最大分支值是4082。抽取滤波器可用于清除频带外信号和噪音，并降低取样率。在本发明的一个示例性实施例中，滤波器304和306是12∶1比率的抽取滤波器，输入取样率或频率约为26MHz。输出频率大约是2.17MHz。类似地，滤波器308和310是2∶1比率的抽取滤波器，输入频率约为2.17MHz。输出频率约为1.09MHz。

反旋单元312包括合适的逻辑、电路和/或代码，可用于对数字VLIF信号进行处理，以清除VLIF频率，产生基带信号输出。串-并行转换单元314包括合适的逻辑、电路和/或代码，可用于将串行数字DR_I和DR_Q信号转换成并行数字数据信号DI和DQ。串行至并行转换后，该并行数字信号可以是16位并行数据信号。多复用器320和322包括合适的逻辑、电路和/或代码，可用于多路复用并行数字数据。例如，多路复用器320和322包括两个输入和一个输出。

滤波器304、308、306和310可对I分量输入12和Q分量输入Q2进行滤波。例如，如果滤波器304和306是12∶1比率的抽取滤波器，输出F1I和F1Q的频率将会是输入12和Q2的1/12。在一个类似的例子中，如果滤波器308和310是2∶1比率的抽取滤波器，输出F2I和F2Q的频率将会是输入F1I和F1Q的1/2。F2I和F2Q可输入至反旋单元312，如果F2I和F2Q是从VLIF信号中抽取，则反旋单元312可处理该输入F2I和F2Q，以输出基带信号DUI和DUQ。上述反旋单元312对F2I和F2Q的处理将清除VLIF调制频率，并可包括CORDIC运算法则。如果反旋单元312的输入F2I和F2Q来自IF信号，则信号F2I和F2Q旁路掉反旋单元312的处理，输出DUI和DUQ与输入F2I和F2Q相同。输出DUI和DUQ由滤波器316和318进行滤波，例如，滤波器316和318是2∶1比率的抽取滤波器，输出F3I和F3Q的频率是DUI和DUQ的1/2。

I分量输入DR_I和Q分量输入DR_Q由串-并行转换单元314接收，该串-并行转换单元314串行数字数据DR_I和DR_Q转换成并行数字格式的输出DI和DQ。输出DI与输出F3I一起由多路复用器320多路复用，输出DQ与输出F3Q一起由多路复用器322多路复用。多路复用器320与322的输出MI和MQ分别由抽取滤波器324和326滤波，例如，抽取滤波器324和326分别为2∶1的比率。滤波器324与326的输出分别是I分量Dig_I和Q分量Dig_Q。

图4是可用于本发明的实施例中的滤波器(如SINC滤波器)的典型实现方式示意图。参见图4，三阶SINC滤波器的实现(该滤波器类似于图3所示的滤波器304)包括积分器402、404、406，向下取样器408，以及微分器410、412、414。积分器402、404、406包括加法器416，模运算器(modulo operator)418和延迟z-1420。微分器410、412、414包括延迟z-1422，加法器424和模运算器426。微分器410、412、414可执行3阶梳状滤波器的操作。

加法器416包括合适的逻辑、电路和/或代码，可用于对积分器402、404、406的输入和输出做加法运算。在这个典型的积分器402实施例中，输入是4位值，延迟z^-1420的输出是15位值。对于积分器404、406而言，输入是15位值，输出也是15位值。延迟z^-1420包括合适的逻辑、电路和/或代码，可用于提供一个单元的时间延迟。在延迟z^-1420的典型实施例中，输入是15位值，输出也是15位值。模运算器(modulo operator)418包括合适的逻辑、电路和/或代码，可用于赋值，当x>2¹⁴-1时x＝x-2¹⁵，当x<-2¹⁴时x＝x+2¹⁵，其中x是模运算器418的输入。

向下取样器408包括合适的逻辑、电路和/或代码，可用于对数字信号向下取样。在滤波器304(如图3中所示)的典型第三阶SINC滤波器的实施例中，向下取样器408用于对积分器406的输出进行12位向下取样。在另一实施例中，滤波器可有不同的抽取率，向下取样器408可进行N位向下取样，其中N对应所需的抽取率。

加法器424包括合适的逻辑、电路，和/或代码，可用于对微分器410、412、414的输入做加法运算，并将微分器410、412、414内延迟z-1422的输出做减法运算。在微分器410、412、414的典型实施例中，输入是15位值，输出也是15位值。延迟z^-1422包括合适的逻辑、电路和/或代码，可用于提供一个单元的时间延迟。在延迟z^-1422的一个典型实施例中，输入是15位值，输出也是15位值。模运算器426包括合适的逻辑、电路和/或代码，可用于赋值，当x>2¹⁴-1时x＝x-2¹⁵，当x<-2¹⁴时x＝x+2¹⁵，其中x是模运算器426的输入。

图5是根据本发明的实施例的反旋单元的框图。参见图5，反旋单元312(如图3中所示)的频率清除功能的典型实施例包括混频器502和加法器504。混频器502包括合适的逻辑、电路和/或代码，可用于将反旋单元312(如图3中所示)的输入与对应的三角函数值混合。加法器504包括合适的逻辑、电路和/或代码，可用于加/减混频器502的输出，以确定反旋单元312(如图3中所示)的输出。

反旋函数可表示如下：

$\left\{\frac{O_x\left(t\right)}{O_y\left(t\right)}\right\}=\left\{\begin{array}{c}{I}_x\left(t\right)\cos \left(\mathrm{\&theta;}\left(t\right)\right)-I_y\left(t\right)\sin \left(\mathrm{\&theta;}\left(t\right)\right)\\ I_y\left(t\right)\sin \left(\mathrm{\&theta;}\left(t\right)\right)+I_y\left(t\right)\cos \left(\mathrm{\&theta;}\left(t\right)\right)\end{array}\right\},$

其中，I_x(t)和I_y(t)是反旋单元312的输入，分别对应于F2I和F2Q数据信号。Q_x(t)和Q_y(t)是反旋单元312的输出，分别对应于频率漂移值DUI和DUQ数据信号分量，θ(t)是0-360度之间的一个角度。反旋函数的表达式不要求分别确定cos(θ(t))和sin(θ(t))，因为可通过利用坐标旋转数字计算(CORDIC)运算法则来确定表达式。在这个典型实施例中，角度θ(t)由一个17位的值表示，反旋单元312的输入和输出都是16位的值。角度θ(t)可表示为θ(t)＝θ(t-1)+Δθ，Δθ表示每个取样周期的一个相位增量，可被存储在反旋单元312的寄存器中，使得VLIF频率可从输入信号F2I和F2Q中清除，其中本发明的一个可选择的实施例将寄存功能布置在反旋单元312之外。例如对于100KHz的频率带宽和13/12MHz的抽样率，Δθ＝12099。在该典型实施例中，当θ(t)>2¹⁷，θ(t)等于θ(t)-2¹⁷，当θ(t)<0，θ(t)等于θ(t)+2¹⁷。θ(t)的值也可由下式确定：

$\mathrm{\&theta;}\left(\mathrm{\&tau;}\right)=\left\{\begin{array}{c}\mathrm{\&theta;}(\mathrm{\&tau;}-1)+\mathrm{\&Delta;\&theta;}\mathrm{\&Delta;\&theta;}>0\\ \mathrm{\&theta;}(\mathrm{\&tau;}-1)+2^{17}+\mathrm{\&Delta;\&theta;}\mathrm{\&Delta;\&theta;}<0\end{array}\right.$

图6是根据本发明的实施例的用于确定反旋单元的输出的CORDIC运算规则的典型流程图。参见图6，在起始步骤602后，在步骤604中，通过赋予θ(t)第一笛卡尔域值Φ和符号值，反旋单元312(如图3中所示)将相位规格化到第一笛卡尔域。例如，当θ(t)＜32768(或2¹⁵)，Φ等于θ(t)，符号为0；当32768≤0(t)＜65536(或2¹⁶)，Φ等于θ(t)-32768，符号为1；当65536≤0(t)＜98304(或2¹⁷一2¹⁶)，Φ等于θ(t)-65536，符号为2：否则，Φ等于θ(t)一98304，符号等于3。

在步骤606中，使用CORDIC运算法则来确定输出参数x和y。该运算法则从设定x=I_x(t)及y=I_y(t)开始，其中I_x(t)和I_y(t)分别对应于反旋单元312(如图3中所示)的输入F2I和F2Q。对于一个N步CORDIC运算法则，可以确定一个步长表(step size table)STEPS[N]，其中整数N是步长表的步数(step size table size)。该步长表寄存在反旋单元312(如图3所示)中，本发明的一个可选择的实施例将该表寄存在反旋单元312(如图3所示)之外。在CORDIC运算法则的一个典型的实施例中，以下步骤被执行：

for j=1to N一1

{   d_x=x＞＞j：

    d_y=y＞＞j：

When≥0，then

＝-STEPS[j]；

x=x-d_y：

y=y+d_x：

else

＝+STEPS[j]；

x=x+d_y：

y=y—d_x； }．

其中j是计数值，N是步长表STEPS[N]的步数，d_x和d_y是临时变量，STEPS[j]对应STEPS[N]的第j个入口。操作(operation)d_y=y＞＞j表示将输出参数y右移计数值j示出的位数。

在图6中的步骤608，对输出参数x和y进行修正，以规格化在步骤606中的循环操作所产生的增益。在该典型的CORDIC实施例中，对输出参数的修正为x＝round(x*311/512)，y＝round(y*311/512)，其中round代表舍入运算。

在步骤610，输出0_x(t)和Oy(t)根据步骤608的输出参数x与y以及步骤604确定的符号值来确定。例如，当符号＝0，则Ox(t)＝x，Oy(t)＝y；当符号＝1，则O_x(t)＝-y，Oy(t)＝x；当符号等于2，则O_x(t)＝-x，Oy(t)＝y，当符号等于4，则O_x(t)＝y，Oy(t)＝-x。当输出O_x(t)和Oy(t)的输出已经在步骤610确定时，反旋单元312(如图3所示)回到起始步骤602，以从下一个即将到达的I和Q数据中清除VLIF频率。

图7是根据本发明的实施例的状态机控制(SMC)的典型状态图。例如，图7是图3中SMC 302的一个实施例。图7中的SMC包括多个状态，包括：空闲702、CO704、C1706、C2708、…，C45710、C46712和C47714。该SMC有两个输入，用于产生图7中的状态。第一个输入是一个信号sybp，第二个输入是时钟输入mclk，该时钟输入mclk的上升沿触发从一种状态至下一种状态的转变。SMC最初处于空闲702状态。当信号sybp在mclk信号的上升沿是逻辑“1”时，状态机转变到状态CO704，当信号sybp在mclk信号的上升沿是逻辑“0”时，状态机保持为空闲702状态。当SMC处于状态CO704至C46712中任一状态时，如果信号sybp在mclk信号的上升沿是逻辑“0”，SMC转变到下一个状态，例如，从状态CO704至状态C1706，从状态C1706至状态C2708，…，从状态C45710至状态C46712，从状态C46712至状态C47714。如果信号sybp在mclk信号的上升沿是逻辑“1”，下一步将转换至状态CO704。如果SMC处于状态C47714，且信号sybp是逻辑“1”，下一步将转换至状态CO704，如果sybp是逻辑“0”，下一步将转换至空闲702状态。

在本发明的一个典型实施例中，采用二进制数字通过唯一的位组合格式来表示每种状态。每个二进制数字的不同位用于产生对数据处理器210中的不同部件的控制信号，如滤波器304、306、308、310、316、318、324和326，反旋单元312，也用于产生数字RF接口信号DR_fsr、DR_enr、DR_clkr。

在图7的典型实施例中，数字RF接口的控制信号Dig_rf_fsr是二进制字的最不重要(the least significant？)位。滤波器304和306有一个控制信号，该控制信号是信号sybp。滤波器308和310有包括二进制字的17至23位的控制信号。滤波器316和318有包括二进制字的9至16位的控制信号。滤波器324和326有包括二进制字的1至8位的控制信号。反旋单元312有包括二进制字的9至23位的控制信号。

数据处理器210可被编程使得数据处理器210能够按照需要执行功能。例如，处理数据处理器210的输出信号DG_I和DG_Q的数字信号处理器可给参数编程。某些被编程的信息是输入类型，无论是数字RF、IF或VLIF，FIR滤波器的系数，例如，滤波器308、310、316、318、324、326，如果它们已经当作FIR滤波器使用，以及至反旋单元312的值，使得VLIF频率被反旋单元312清除。

从IF或VLIF信号产生的并行数字数据I2和Q2，由可降低输入信号的取样率或频率的滤波器304、306、308和310滤波。例如，如果滤波器304和306是12∶1比率的抽取滤波器，输出F1I和F1Q的频率分别是输入I2和Q2的频率的1/12。在一个类似的例子中，如果滤波器308和310是2∶1的抽取滤波器，输出F2I和F2Q的频率分别是输入信号F1I和F1Q的频率的1/2。如果信号12和Q2来自VLIF信号，反旋单元312会将VLIF频率分量清除，作为重新得到所需数据的一部分。但是，如果I2和Q2来自IF信号，反旋单元312对信号12和Q2而言可视为透明的。当不需要反旋功能时，例如对IF信号的12和Q2而言，SMC 302的控制信号用于禁止该反旋功能。反旋单元312的输出信号DUI和DUQ，可由滤波器316和318滤波，其中滤波器316和318可以是2∶1比率的抽取滤波器。滤波器316和318的输出分别是F3I和F3Q，频率分别是滤波器316和318的输入DUI和DUQ的频率的1/2，且分别是多路复用器320和322的第一输入。

串行数字RF输入DR_I和DR_Q输入到串-并行转换单元314。信号DR_enr用于激活至接收单元106标准串行接口(SSI)总线的连接。信号DR_clkr用作DR_I和DR_Q串行数据传送的时钟输入。信号DR_fsr用作串行数据传送的帧同步输入。信号DR I和DR_Q用作串行数字数据信号输入。例如，SSI总线为每个GSM符号周期提供两个I样值和两个Q样值。DR_I的输入数据模式是跟随有8个空白位的16位I数据，DR_Q的输入数据模式是跟随有8个空白位的16位Q数据。在本发明的一个典型实施例中，当ADC 206和208的取样率是26MHz，DR_fsr是13/24MHz或541.667KHz，用于标记I和Q数据传输的开始时，而DR clkr是13MHz。如果输入为数字RF信号，SMC 302将使数据处理器210中不必要的部件停止工作，例如，滤波器304、306、308、310、316和318，以及反旋单元312。

串-并行转换单元314的输出DI和DQ是多路复用器320和322的第二输入。多路复用器320和322的输出，分别是MI和MQ，分别由滤波器324和326滤波。滤波器324和326是2∶1比率的抽取滤波器，因而滤波器324和326的输出Di g_I和Dig_Q的频率，分别是滤波器324和326的输入MI和MQ的频率的1/2。

因此，本发明可以在硬件、软件，或者软、硬件的结合中实现。本发明可以在至少一个计算机系统中以集中方式实现，或者在分布在几个互连的计算机系统中的不同部分以分散方式实现。任何可以实现所述方法的计算机系统或其它设备都是可适用的。常用软硬件的结合可以是安装有计算机程序的通用计算机系统，通过安装和执行所述程序控制计算机系统，使其执行所述方法。

本发明还可以在计算机程序产品中实施，所述程序包含能够实现本发明方法的全部特征，当其安装到计算机系统中时，可以实现本发明的方法。本文件中的计算机程序所指的是：可以采用任何程序语言、代码或符号编写的一组指令的任何表达式，该指令组使系统具有信息处理能力，以直接实现特定功能，或在进行下述一个或两个步骤之后，a)转换成其它语言、编码或符号；b)以不同的格式再现，实现特定功能。

本发明是通过几个具体实施例进行说明的，本领域技术人员应当明白，在不脱离本发明范围的情况下，还可以对本发明进行各种变换及等同替代。另外，针对特定情形或具体情况，可以对本发明做各种修改，而不脱离本发明的范围。因此，本发明不局限于所公开的具体实施例，而应当包括落入本发明权利要求范围内的全部实施方式。

Claims (10)

1.一种处理多个信号的方法，包括：

接收输入信号；

产生或接收控制信号，以进行如下处理步骤：

如果所述被接收的输入信号是数字射频信号，将所述数字射频信号转换成并行数字格式的基带信号；

如果所述被接收的输入信号是超低中频信号，则对所述超低中频信号进行滤波、模数转换、反旋，从而产生并行数字格式的基带信号；

如果所述被接收的输入信号是中频信号，则对所述中频信号进行滤波、模数转换，从而产生并行数字格式的基带信号；以及

基于所述并行数字格式的基带信号，产生数字输出。

2.根据权利要求1所述的处理多个信号的方法，其特征在于，所述被接收的输入信号包括同相分量和正交分量。

3.根据权利要求1所述的处理多个信号的方法，其特征在于，所述产生的数字输出包括同相分量和正交分量。

4.根据权利要求1所述的处理多个信号的方法，其特征在于，还包括滤波所述产生的数字输出。

5.一种处理多个信号的系统，包括：

接收输入信号的电路；

用于产生或接收控制信号的电路，以控制以下电路工作状态；

如果所述被接收的输入信号是数字射频信号，将所述被接收的输入信号转换成并行数字格式的基带信号的电路；

如果所述被接收的输入信号是超低中频信号，对所述被接收的输入信号进行滤波、模数转换、反旋，以产生并行数字格式的基带信号的电路；

如果所述被接收的输入信号是中频信号，对所述被接收的输入信号进行滤波、模数转换，以产生并行数字格式的基带信号的电路；以及

基于所述并行数字格式的基带信号，产生数字输出的电路。

6.根据权利要求5所述的处理多个信号的系统，其特征在于，所述被接收的输入信号包括同相分量和正交分量。

7.根据权利要求5所述的处理多个信号的系统，其特征在于，所述产生的数字输出包括同相分量和正交分量。

8.根据权利要求5所述的处理多个信号的系统，其特征在于，还包括滤波所述产生的数字输出的电路。

9.一种处理多个信号的系统，包括：

接收超低中频信号和中频信号的同相分量的第一滤波器，其中所述第一滤波器连接到反旋单元；

接收超低中频信号和中频信号的正交分量的第二滤波器，其中所述第二滤波器连接到所述反旋单元；

连接到所述反旋单元的输出端的第三滤波器，其中所述第三滤波器滤波所述反旋单元产生的同相分量输出；

连接到所述反旋单元的输出端的第四滤波器，其中所述第四滤波器滤波所述反旋单元产生的正交分量输出；

连接到所述第三滤波器的第一多路复用器，其从所述第三滤波器接收被滤波的同相分量输出；

连接到所述第四滤波器的第二多路复用器，其从所述第四滤波器接收被滤波的正交分量输出；

接收数字射频信号的同相分量和正交分量的串-并行转换单元，其中所述串-并行转换单元连接到所述第一多路复用器的至少一个输入端和所述第二多路复用器的至少一个输入端；

连接到所述第一多路复用器输出端的第五滤波器，其产生第一数字输出；

连接到所述第二多路复用器输出端的第六滤波器，其产生第二数字输出。

10.根据权利要求9所述的处理多个信号的系统，其特征在于，所述第一数字输出是同相分量输出；所述第二数字输出是正交分量输出。

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