JPH11251965A

JPH11251965A - マッチドフィルタ及びｃｄｍａ通信方式の無線受信装置

Info

Publication number: JPH11251965A
Application number: JP10054019A
Authority: JP
Inventors: Hon Chin; 奔陳
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-03-05
Filing date: 1998-03-05
Publication date: 1999-09-17
Also published as: CN1228650A

Abstract

(57)【要約】【課題】マッチドフィルタに関し、マッチドフィルタ
計算の特徴、データ依存性、データ対称性を利用して、
ディジタル回路の低電力設計手法で設計することで、最
適なアーキテクチャーを選択し、回路全体のスイッチン
グ率を効果的に下げ、消費電力を大幅に低減させるよう
にする。【解決手段】マッチドフィルタにおいて、受信した拡
散データを保持する場所を時々刻々と指定するデータ入
力制御部２と、受信データを保持するデータ保持部４
と、複数のデータ保持部４よりなって、データ入力制御
部２からの制御を受ける拡散データパス部３と、拡散デ
ータパス部３の出力における受信拡散データと、自分で
発生させた拡散レプリカ符号とを、ＥＸＯＲ演算して加
算出力する演算部５とをそなえて構成する。

Description

【発明の詳細な説明】

【０００１】（目次）発明の属する技術分野従来の技術（図２０〜図２４）発明が解決しようとする課題課題を解決するための手段（図１，図２）発明の実施の形態・第１実施形態の説明（図３〜図８，図１３，図１４）・第１実施形態の変形例の説明（図９）・第２実施形態の説明（図１０〜図１２）・その他（図１５〜図１９）発明の効果

【０００２】

【発明の属する技術分野】本発明は、広帯域ＤＳ−ＣＤ
ＭＡ方式を用いて好適な、マッチドフィルタ及びＣＤＭ
Ａ通信方式の無線受信装置に関する。

【０００３】

【従来の技術】近年、第３世代移動無線通信方式の無線
インタフェースの検討が活発に行なわれているが、第３
世代システムの無線アクセス方式として、符号分割多重
接続（以下，ＣＤＭＡ：ＣｏｄｅＤｉｖｉｓｉｏｎ
ＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）方式が有望と考えら
れており、日本では、郵政省電波産業会（ＡＲＩＢ）に
おいて、直接スペクトラム拡散変調（以下，ＤＳ−Ｓ
Ｓ：ＤｉｒｅｃｔＳｅｑｕｅｎｃｅＳｐｒｅａｄ
Ｓｐｅｃｔｒｕｍ）を用いたＤＳ−ＣＤＭＡ方式をベー
スに検討が進められている。

【０００４】拡散帯域幅が１．２５ＭＨｚの狭帯域ＤＳ
−ＣＤＭＡ（ＮａｒｒｏｗｂａｎｄＤＳ−ＣＤＭＡ）方
式は、ＩＳ−９５として、既に米国のディジタルセルラ
の標準に採用されている。これに対して、拡散帯域幅を
５ＭＨｚ以上にした広帯域ＤＳ−ＣＤＭＡ（Ｗｉｄｅｂ
ａｎｄＤＳ−ＣＤＭＡ）方式は、セルラＣＤＭＡが持
つ高い周波数利用効率に加えて、伝送レートに対する柔
軟性と高速データ伝送特性において優れた特長を持って
いる。

【０００５】ＤＳ−ＣＤＭＡ方式を使用した信号伝送方
法は、送信側は、送信しようとするディジタル信号を、
異なる拡散符号（ＰＮ符号：ＰｓｅｕｄｏＮｏｉｓｅ
符号）を掛け合わせることによって帯域拡散させた後、
送信し、一方、受信側では、全ての受信信号の中から、
希望の受信信号を取り出すために、相関受信が行なわれ
る。すなわち、送信と同一のパターンを持った拡散レプ
リカ符号との相互相関をとることにより相関ピークを検
出して、同期捕捉及び保持を行ない、復調する。

【０００６】相互相関を実現するデバイスは、スライデ
ィング相関器に代表される能動相関素子と、マッチドフ
ィルタ、ＳＡＷ（ＳｕｒｆａｃｅＡｃｏｕｓｔｉｃ
Ｗａｖｅ）コンボルバー、ＣＣＤ（ＣｏｕｐｌｅｄＣ
ｈａｒｇｅＤｅｖｉｃｅ）などの受動相関素子とに大
別される。ここで、能動相関素子とは、受信符号をいっ
たん記憶した後、拡散レプリカ符号をチップ時間（ｃｈ
ｉｐｄｕｒａｔｉｏｎ）毎に１ビットづつずらして逐
次的に、ＥＸＯＲ演算を取って、加算出力するものであ
って、ハードウェア規模は小さくてよいが、同期捕捉に
は、非常に時間がかかる。

【０００７】これに対し、受動相関素子とは、チップレ
ート（ｃｈｉｐｒａｔｅ）で入力されてくる受信符号
と、拡散レプリカ符号とを、チップ時間毎に時々刻々と
ＥＸＯＲ演算を取って、加算出力するものであって、ハ
ードウェア規模は大きくなるが、同期捕捉はきわめて高
速である。このため、同期捕捉が高速であるマッチドフ
ィルタが使用されることが多い。

【０００８】マッチドフィルタは、比較的長いＰＮコー
ドにも対応可能であり、初期捕捉がきわめて速いうえ、
逆拡散まで一度に完了でき、フルディジタルなので、Ｌ
ＳＩ技術による小型化がし易いなどメリットがあるが、
広帯域信号に対応する高速なチップレートの信号に対し
ては、消費電力がかなり増加するという課題がある。特
に携帯端末などへ応用する場合、マッチドフィルタの低
消費電力問題を解決しなければならない。

【０００９】一般的な、ＤＳ−ＣＤＭＡ方式を用いた無
線端末の送信部のブロック図を、図２０に示す。この図
２０に示すＤＳ−ＣＤＭＡ方式を用いた無線端末の送信
部３０は、ベースバンド信号に対して一次変調を施し、
帯域拡散処理を施し、アップコンバートした後に、増幅
して、アンテナから無線伝搬路に送出するものであっ
て、一次変調部３１、拡散変調部３２、周波数変換部３
３、ＲＦ増幅部３４、アンテナ３５をそなえて構成され
ている。

【００１０】一次変調部３１は、ベースバンド信号をデ
ィジタル変調するものである。また、拡散変調部３２
は、一次変調された信号に帯域拡散処理を施すものであ
る。例えば、一次変調方式に、ＱＰＳＫ（Ｑｕａｄｒａ
ｔｕｒｅＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇ）変調
方式を用いる場合は、図２１に示すように、データシン
ボルＤ_i，Ｄ_qは、拡散コードＣ_i，Ｃ_qと乗算器３６
ａ，３６ｂ，３６ｃ，３６ｄにおいて、複素乗算された
後、加算器３７ａ，３７ｂにおいて加算されて、送信コ
ードＳ_i，Ｓ_qが得られる。

【００１１】すなわち、数式で表すと、帯域信号Ｑ
₁（ｔ），Ｑ₂（ｔ）の複素包絡線をそれぞれｘ
（ｔ），ｙ（ｔ）とし、また、互いに異なった搬送周波
数ｆ₁，ｆ₂を持つとすると、Ｑ₁（ｔ），Ｑ₂（ｔ）
は次のようになる。Ｑ₁（ｔ）＝Ｒｅ〔ｘ（ｔ）・ｅｘｐ（ｊ・２πｆ
₁ｔ）〕Ｑ₂（ｔ）＝Ｒｅ〔ｙ（ｔ）・ｅｘｐ（ｊ・２πｆ
₂ｔ）〕ここで、Ｒｅ〔〕は、実数部を表わし、ｘ（ｔ），ｙ
（ｔ）は、次式で表される複素数である。

【００１２】ｘ（ｔ）＝Ｄ_i（ｔ）＋ j・Ｄ_q（ｔ）ｙ（ｔ）＝Ｃ_i（ｔ）＋ j・Ｃ_q（ｔ）Ｑ₁（ｔ）とＱ₂（ｔ）の乗積をとると、次の式（１）のようになる。Ｑ₁（ｔ）・Ｑ₂（ｔ）＝Ｒｅ〔ｘ（ｔ）・ｙ（ｔ）・ｅｘｐ（ｊ・２π（ｆ₁＋ｆ₂）ｔ）／２〕＋Ｒｅ〔ｘ^*（ｔ）・ｙ（ｔ）・ｅｘｐ（ｊ・２π（ｆ₂−ｆ₁）ｔ）／２〕・・・（１）ここで、ｘ^*（ｔ）は、ｘ（ｔ）の複素共役である。

【００１３】式（１）の第１項が帯域を拡散した信号を
表すので、送信コードＳ_i，Ｓ_qは、次式のようにな
る。Ｓ_i＝Ｒｅ〔（Ｄ_i＋ j・Ｄ_q）・（Ｃ_i＋ j・
Ｃ_q）〕Ｓ_q＝Ｉｍ〔（Ｄ_i＋ j・Ｄ_q）・（Ｃ_i＋ j・
Ｃ_q）〕ここで、Ｉｍ〔〕は、虚数部を表す。

【００１４】周波数変換部３３は、拡散変調部３２の出
力の送信コードをアップコンバートするものである。Ｒ
Ｆ増幅部３４は、帯域拡散された無線信号を、電力増幅
するものであり、具体的にはハイパワーアンプ（ＨＰ
Ａ）から構成される。アンテナ３５は、ＲＦ増幅部３４
の出力における無線信号を無線伝搬路に送出するもので
ある。

【００１５】次に、受信系について説明する。図２２
に、一般的な、ＤＳ−ＣＤＭＡ方式を用いた無線端末の
受信部のブロック図を示す。この図２２に示すＤＳ−Ｃ
ＤＭＡ方式を用いた無線端末の受信部４０は、無線信号
を受信し、その受信信号を増幅し、ダウンコンバートし
た後、逆拡散を施し、一次復調を行なって、情報データ
を取り出すものであって、アンテナ４１、ＲＦ増幅部４
２、周波数変換部４３、拡散復調部４４、一次復調部４
５をそなえて構成されている。

【００１６】アンテナ４１は、無線信号を受信するもの
である。ＲＦ増幅部４２は、帯域拡散されて大変弱い無
線信号を、低雑音で増幅するものであり、具体的にはロ
ーノイズアンプ（ＬＮＡ）から構成される。周波数変換
部４３は、ＲＦ増幅部４２の出力における無線信号をダ
ウンコンバートするものである。

【００１７】拡散復調部４４は、周波数変換部４３でダ
ウンコンバートされた信号と、受信機内部で発生させた
拡散レプリカ符号（ＰＮ符号）との帯域相互相関をとっ
て、狭帯域信号を取り出すものであって、図２３に示す
ように、ハイブリッド器４４ａ、ミキサ４４ｂ、局部発
振器４４ｃ、９０°移相器４４ｄ、ミキサ４４ｅ、Ａ／
Ｄ（アナログ／ディジタル）変換器４４ｆ、拡散レプリ
カ符号発生器４４ｇ、Ａ／Ｄ変換器４４ｈ、マッチドフ
ィルタ２０−１〜２０−４、加算器４４ｉ，４４ｊをそ
なえて構成されている。

【００１８】また、一次復調部４５は、拡散復調部４４
の出力における、逆拡散されたディジタル信号をディジ
タル復調するものである。ここで、拡散復調部４４の帯
域相互相関演算を数式で表すと、以下に示すような過程
をとる。すなわち、受信された帯域信号をＱ₁（ｔ）、
復調部の局部発振器の帯域信号をＱ₂（ｔ）とし、それ
ぞれの複素包絡線をｘ（ｔ），ｙ（ｔ）、また、搬送周
波数ｆ₁，ｆ₂を持つとすると、Ｑ₁（ｔ）、Ｑ
₂（ｔ）は次式のように表される。

【００１９】Ｑ₁（ｔ）＝Ｒｅ〔ｘ（ｔ）・ｅｘｐ（ｊ
・２πｆ₁ｔ）〕Ｑ₂（ｔ）＝Ｒｅ〔ｙ（ｔ）・ｅｘｐ（ｊ・２πｆ
₂ｔ）〕また、ｘ（ｔ），ｙ（ｔ）は、次式で表されるような複
素数である。ｘ（ｔ）＝Ｄ_i（ｔ）＋ j・Ｄ_q（ｔ）ｙ（ｔ）＝Ｃ_i（ｔ）＋ j・Ｃ_q（ｔ）ここで、Ｄ_i，Ｄ_qは、それぞれ受信したデータ符号の
同相成分、直交成分を表し、Ｃ_i，Ｃ_qは、それぞれ自
局で発生させた拡散レプリカ符号の同相成分、直交成分
を表す。

【００２０】Ｑ₁（ｔ），Ｑ₂（ｔ）の帯域相互相関Ｑ
₁₂（ｔ）は、次式で表される。Ｑ₁₂（ｔ）＝Ｒｅ〔ｒ₁₂（ｔ）・ｅｘｐ（ｊ・２π（ｆ₂−ｆ₁）ｔ）ここで、複素包絡線ｒ₁₂（ｔ）は、次式で表される、ｒ₁₂（ｔ）＝ｘ（ｔ）・ｙ^*（ｔ）／２・・・（２）また、ｙ^*（ｔ）は、ｙ（ｔ）の複素共役を表す。

【００２１】同期検波によると、搬送周波数ｆ₁＝ｆ₂
であるので、ｒ₁₂（ｔ）は直接低域信号ｒ_12L（ｔ）と
なって、定数項を無視すると、式（２）は、ｒ_12L（ｔ）＝ｘ_L（ｔ）・ｙ_L ^*（ｔ）＝（Ｄ_i＋ j・Ｄ_q）・（Ｃ_i− j・Ｃ_q）＝Ｄ_i・Ｃ_i＋Ｄ_q・Ｃ_q ＋ j・（Ｃ_i・Ｄ_q）− j・（Ｄ_i・Ｃ_q）・・・（３）で表される。従って、その出力における同相成分Ｓ_i、直交成分Ｓ_qは、Ｓ_i＝Ｄ_i・Ｃ_i＋Ｄ_q・Ｃ_q ・・・（４−１）Ｓ_q＝Ｃ_i・Ｄ_q−Ｄ_i・Ｃ_q ・・・（４−２）で表される。

【００２２】ハイブリッド器４４ａは、受信信号をＩチ
ャネルとＱチャネルとに、分波するものである。ミキサ
４４ｂは、ハイブリッド器４４ａの出力におけるＩチャ
ネル信号に対して、局部発振器４４ｃから出力されるア
ナログ正弦波を掛け合わせて、無線信号からベースバン
ド信号を取り出すものである。また同様に、ミキサ４４
ｅは、ハイブリッド器４４ａの出力におけるＱチャネル
信号に対して、９０°移相器４４ｄを通して位相を９０
°ずらしたアナログ余弦波を掛け合わせて、無線信号か
らベースバンド信号を取り出すものである。

【００２３】Ａ／Ｄ変換器４４ｆは、ミキサ４４ｂの出
力信号をアナログ・ディジタル変換するものであり、同
様に、Ａ／Ｄ変換器４４ｈは、ミキサ４４ｅの出力信号
をアナログ・ディジタル変換するものである。拡散レプ
リカ符号発生器４４ｇは、逆拡散のため、送信側と同じ
系列のＰＮ符号である拡散レプリカ符号Ｃ_i，Ｃ_qを発
生するものであり、具体的には、数カ所のタップから帰
還線を設けた巡回シフトレジスタで構成されている。

【００２４】ここで、受信側の同相成分、直交成分をそ
れぞれ同相成分用、直交成分用の拡散符号によって逆拡
散するだけでは、両拡散符号間の相互相関によって、逆
拡散後の信号のＳ／Ｎ（Ｓｉｇｎａｌ／Ｎｏｉｓｅ）比
が劣化するため、同相、直交それぞれの成分は、それぞ
れ２回づつ、逆拡散は計４回行なわれる。すなわち、マ
ッチドフィルタ２０−１は、Ａ／Ｄ変換器４４ｆの出力
信号Ｄ_iと拡散レプリカ符号発生器４４ｇの出力信号Ｃ
_iとの帯域相互相関演算、具体的には、上記式（３）の
第１項に対応した演算を行なうものである。

【００２５】同様に、マッチドフィルタ２０−２は、Ａ
／Ｄ変換器４４ｆの出力信号Ｄ_iと拡散レプリカ符号発
生器４４ｇの出力信号Ｃ_qとの帯域相互相関演算、具体
的には、上記式（３）の第４項に対応した演算を行なう
ものである。同様に、マッチドフィルタ２０−３は、Ａ
／Ｄ変換器４４ｈの出力信号Ｄ_qと拡散レプリカ符号発
生器４４ｇの出力信号Ｃ_iとの帯域相互相関演算、具体
的には、上記式（３）の第３項に対応した演算を行なう
ものである。

【００２６】同様に、マッチドフィルタ２０−４は、Ａ
／Ｄ変換器４４ｈの出力信号Ｄ_qと拡散レプリカ符号発
生器４４ｇの出力信号Ｃ_qとの帯域相互相関演算、具体
的には、上記式（３）の第２項に対応した演算を行なう
ものである。そして、各マッチドフィルタ内で行なわれ
る演算は、Ｍ（ｎＴ）＝Σ^c _k=1Ｒ（ｋ）・Ｐ（ｎＴ）・Ｚ^-k ・・・（５）で表される。ここで、Ｔはチップ時間、Ｃはタップ数、
Ｒ（ｋ）は拡散レプリカ符号、ｎは整数、Ｐ（ｎＴ）は
入力拡散データを表す。

【００２７】このマッチドフィルタを用いることによ
り、初期捕捉が極めて速くなり、逆拡散までを一度に完
了することができるが、その一方で、長いシフトレジス
タ及び加算器による回路規模、消費電力の増大などが課
題となっている。加算器４４ｉは、マッチドフィルタ２
０−１の出力信号と、マッチドフィルタ２０−４の出力
信号とを加算して、ＩチャネルデータＳ_iを取り出すも
のであり、同様に、加算器４４ｊは、マッチドフィルタ
２０−２の出力を反転した信号と、マッチドフィルタ２
０−３の出力信号とを加算し、ＱチャネルデータＳ_qを
取り出すものである。

【００２８】図２４に、従来のマッチドフィルタのブロ
ック図を示す。この図２４に示すマッチドフィルタ２８
は、受信したチップレートの速さを持つ拡散データと、
自局で発生させた拡散レプリカ符号との、ＥＸＯＲ演算
を行ない、その結果を加算して出力するもので、拡散デ
ータパス部２２、乗算部２３、レプリカ符号用レジスタ
２４、加算部２５をそなえて構成されている。また、具
体的な数値例として、拡散データパスビット数は８、タ
ップ数は２５６、オーバーサンプリング数は４であると
する。

【００２９】ここで、拡散データパスビット数は、一次
変調の変調多値数分のビット数のデータ幅を表し、図例
では１シンボルを８ビットで受信したことになる。ま
た、タップ数は、拡散符号長を表す。さらに、オーバー
サンプリング数は、１チップ時間内で何回サンプリング
を行なうかを表す。

【００３０】拡散データパス部２２は、サンプリングク
ロック毎に、受信した拡散データを取り込んで、そのデ
ータ符号を１段づつシフトさせるシフトレジスタ群であ
って、シフトレジスタ２２−ａ，２２−ｂ，２２−ｃ，
２２−ｄ，２２−ｅ，２２−ｆ，２２−ｇ，２２−ｈの
８本がパラレルに配置されて構成される。そして、各シ
フトレジスタは、多段直列に連結したフリップフロップ
（以下、フリップフロップをＦＦと称することがある）
から構成されている。

【００３１】すなわち、シフトレジスタ２２−ａは、Ｍ
段直列に連結されたＦＦ２２−１ａ〜ＦＦ２２−Ｍａを
そなえて構成され、シフトレジスタ２２−ｂは、Ｍ段直
列に連結されたＦＦ２２−１ｂ〜ＦＦ２２−Ｍｂをそな
えて構成され、同様にして、シフトレジスタ２２−ｈ
は、Ｍ段直列に連結されたＦＦ２２−１ｈ〜ＦＦ２２−
Ｍｈをそなえて構成されている。

【００３２】ここで、Ｍは、タップ数Ｔと、オーバーサ
ンプリング数Ｏによって次式のように表される。Ｍ＝Ｔ × Ｏ・・・（６）また、これから、必要な全フリップフロップの数Ｎは、次式で表される。Ｎ＝Ｄ × Ｍ・・・（７）ここで、Ｄは、拡散データパスビット数であり、一次変
調の変調多値数分のビット数のデータ幅を表し、Ｔは、
タップ数であり、Ｏは、オーバーサンプリング数を表
す。

【００３３】なお、以下の説明のため、複数フリップフ
ロップ（以下、この複数フリップフロップをＦＦｓと称
することがある）を定義しておく。すなわち、ＦＦｓ２
２−１は、ＦＦ２２−１ａからＦＦ２２−１ｈを横断的
に８個並列に配置して構成され、ＦＦｓ２２−２は、Ｆ
Ｆ２２−２ａからＦＦ２２−２ｈを横断的に８個並列に
配置して構成され、同様にして、ＦＦｓ２２−Ｍは、Ｆ
Ｆ２２−ＭａからＦＦ２２−Ｍｈの８個を串刺しするよ
うに、横断的に８個並列に配置して構成されている。ま
た、それぞれの複数フリップフロップは、８ビットの受
信符号の２の補数を格納し、次段での演算を簡単化する
ようにしている。

【００３４】レプリカ符号用レジスタ２４は、拡散レプ
リカ符号発生器で発生させた拡散レプリカ符号を格納し
ておくレジスタである。乗算部２３は、拡散データパス
部２２の出力と、レプリカ符号用レジスタ２４の出力と
を乗算するものであり、その段数は、拡散データパス部
２２の出力の各タップと対応するように、式（６）で表
される。具体的には、ＥＸＯＲゲートによって実現され
る。また、拡散符号（１，−１）はそれぞれ、（０，
１）で表現される。

【００３５】加算部２５は、乗算部２３からのＴ個のタ
ップ出力の和を取って、８ビットで出力するものであ
る。式（５）から、入力される拡散データＰ（ｎＴ）の
ライフタイムは、ちょうど拡散符号の１周期に相当する
Ｕ（秒）である。ここでＵは、Ｕ＝チップ時間 × タップ数・・・（８）である。

【００３６】すなわち、式（５）の演算を完成するため
には、入力拡散データをそれぞれ、Ｕ（秒）間だけ保持
すれば良く、シフトの必要は全くない。また、式（５）
の演算は、前後の演算結果に依存しないため、演算器の
順番或いは位置からくる制限がなく、どこで演算を行な
ってもよい。さらに、全ての入力拡散データに対して、
演算の内容は、全く同じであるため、‘対称的’な演算
であることがわかる。

【００３７】本発明は、このような拡散信号を逆拡散す
る方式に必要なキーデバイスである、マッチドフィルタ
の低電力化に関するものである。

【００３８】

【発明が解決しようとする課題】よって、マッチドフィ
ルタは、次のような特徴がある。入力拡散データの１周期Ｕ（秒）間保存。演算器空間の独立性。すなわち、演算器の順番或いは
位置からくる制限がなく、どこで演算を行なってもよ
い。

【００３９】演算の対称性さらに、動作的な面から、次のような特徴が挙げられ
る。チップレート或いはそれ以上の周波数（オーバサンプ
リングが２以上の場合）で動作する。拡散データパス部は、シフトレジスタ構成が主流であ
るため、すべてのフリップフロップが、サンプリングク
ロック毎に動作している。

【００４０】ＱＰＳＫ変調の場合、Ｉチャネル（ｃ
ｈ）と、Ｑチャネル（ｃｈ）を分離するため、基本的に
４つのマッチドフィルタが必要である。，，の理由により、拡散データパス部２２のスイ
ッチング率（ＳｗｉｔｃｈｉｎｇＲａｔｅ）は、非常
に高くなり、消費電力が大きいという課題がある。ここ
で、スイッチング率とは、回路中で、動作している素子
の割合を表す。

【００４１】本発明は、このような課題に鑑み創案され
たもので、マッチドフィルタの消費電力を低減させるた
めに、マッチドフィルタ計算の特徴、データ依存性、デ
ータ対称性を利用した、ディジタル回路の低電力設計手
法を用いることで、最適なアーキテクチャーを選択し、
回路全体のスイッチング率を効果的に下げ、前述の問題
を解決するマッチドフィルタ及びＣＤＭＡ通信方式の無
線受信装置を提供することを目的とする。

【００４２】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図に示すように、本発明にかかるマッチ
ドフィルタ１は、拡散データ入力制御部２、拡散データ
パス部３、演算部５をそなえて構成されている。ここ
で、拡散データパス部３は、拡散データを入力されるべ
く、複数のデータ保持部４を並列的に配置して構成され
ているもので、データ入力制御部２は、受信した拡散デ
ータの入力に応じて、上記の拡散データパス部３におけ
る各データ保持部４へのデータ保持制御を順次行なって
いくものである。また、演算部５は、拡散データパス部
３の各データ保持部４からの出力と、拡散符号との乗算
を行なうとともに、それぞれの乗算結果を加算して出力
するものである（請求項１）。

【００４３】また、図２は、本発明の別の原理ブロック
図で、この図に示すように、本発明にかかるマッチドフ
ィルタ６は、拡散データ入力制御部２、拡散データパス
部３、複数演算部１９をそなえて構成されている。ここ
で、拡散データパス部３は、拡散データを入力されるべ
く、複数のデータ保持部４を並列的に配置して構成され
ているもので、拡散データ入力制御部２は、該拡散デー
タの入力に応じて、上記の拡散データパス部３における
各データ保持部４へのデータ保持制御を順次行なってい
くものである。また、複数演算部１９は、上記の拡散デ
ータパス部３の各データ保持部４からの出力を共通信号
として、該各データ保持部４からの出力と、拡散符号と
の乗算を行なうとともに、それぞれの乗算結果を加算し
て出力する複数の演算部５をそなえて構成されている
（請求項２）。

【００４４】また、図１又は図２に記載のマッチドフィ
ルタにおいては、該拡散データ入力制御部２が、複数の
有限状態保持部を環状に配置したラウンドロビン環をそ
なえ、該ラウンドロビン環における複数の有限状態保持
部のうちの１つの有限状態保持部のみが他の有限状態保
持部と状態が異なるように、該複数の有限状態保持部の
状態を順次変更していくことにより、上記の拡散データ
パス部３における各データ保持部４へのデータ保持が順
次更新されていくように構成することができる（請求項
３）。

【００４５】さらに、図１又は図２に記載のマッチドフ
ィルタにおいては、該拡散データ入力制御部２がカウン
タをそなえ、該カウンタによる計数結果に基づいて、上
記の拡散データパス部３における各データ保持部４への
データ保持が順次更新されていくように構成することも
できる（請求項４）。そして、図１又は図２に記載のマ
ッチドフィルタにおいては、該拡散データパス部３の該
拡散データの入力側に、該拡散データ入力制御部２から
の制御信号に応じて、該拡散データパス部３へ該拡散デ
ータを入力させるかどうかの制御を行なうゲート部を設
けて構成することもできる（請求項５）。

【００４６】ここで、図１又は図２又は請求項５に記載
のマッチドフィルタにおいては、該拡散データパス部３
におけるデータ保持部４のクロック入力側に、該拡散デ
ータ入力制御部２からの制御信号を遅延させて該遅延出
力を該データ保持部４へのクロック入力信号とする遅延
部を設けて構成してもよく（請求項６）、該拡散データ
パス部３におけるデータ保持部４のクロック入力側に、
システムクロックを反転するとともに、このシステムク
ロック反転信号と該拡散データ入力制御部２からの制御
信号との論理積演算を施して該論理積演算出力を該デー
タ保持部４へのクロック入力信号とする論理回路部を設
けて構成してもよい（請求項７）。

【００４７】さらに、図１又は図２に記載のマッチドフ
ィルタにおいては、該拡散データパス部３と該演算部６
との間に、上記の各データ保持部４からの出力を選択的
に該演算部５へ出力しうるセレクタ部が設けられるとと
もに、該セレクタ部の選択制御を行なうセレクタ制御部
を設けて構成することができる（請求項８）。ところ
で、本発明のＣＤＭＡ通信方式の無線受信装置は、受信
アンテナを通じて受信されたＣＤＭＡ通信方式の受信信
号について拡散復調を施す拡散復調部をそなえたＣＤＭ
Ａ通信方式の無線受信装置において、該拡散復調部が、
拡散データを入力されるべく複数のデータ保持部を並列
的に配置した構成の拡散データパス部と、該拡散データ
の入力に応じて上記の拡散データパス部における各デー
タ保持部へのデータ保持制御を順次行なっていく拡散デ
ータ入力制御部と、上記の拡散データパス部の各データ
保持部からの出力と、拡散符号との乗算を行なうととも
にそれぞれの乗算結果を加算して出力する演算部とを有
するマッチドフィルタをそなえて構成されていることを
特徴としている（請求項９）。

【００４８】また、本発明のＣＤＭＡ通信方式の無線受
信装置は、受信アンテナを通じて受信されたＣＤＭＡ通
信方式でＱＰＳＫ変調を施された受信信号について拡散
復調を施す拡散復調部をそなえたＣＤＭＡ通信方式の無
線受信装置において、該拡散復調部が、拡散データを入
力されるべく複数のデータ保持部を並列的に配置した構
成の拡散データパス部と、該拡散データの入力に応じて
上記の拡散データパス部における各データ保持部へのデ
ータ保持制御を順次行なっていく拡散データ入力制御部
と、上記の拡散データパス部の各データ保持部からの出
力とＩチャネル用拡散符号との乗算を行なうとともに、
それぞれの乗算結果を加算して出力する第１演算部と、
上記の拡散データパス部の各データ保持部からの出力と
Ｑチャネル用拡散符号との乗算を行なうとともにそれぞ
れの乗算結果を加算して出力する第２演算部とを有する
マッチドフィルタをそなえて構成されていることを特徴
としている（請求項１０）。

【００４９】

【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を説明する。（Ａ）本発明の第１実施形態本発明の第１実施形態にかかるディジタルマッチドフィ
ルタも、前述した広帯域ＤＳ−ＣＤＭＡ方式を用いた無
線端末の受信部の拡散復調部に設けられるものである。

【００５０】即ち、図３に示すように、第１実施形態に
かかるディジタルマッチドフィルタが適用された拡散復
調部４４についても、ハイブリッド器４４ａ、ミキサ４
４ｂ、局部発振器４４ｃ、９０°移相器４４ｄ、ミキサ
４４ｅ、Ａ／Ｄ変換器４４ｆ、拡散レプリカ符号発生器
４４ｇ、Ａ／Ｄ変換器４４ｈ、ディジタルマッチドフィ
ルタ（低電力マッチドフィルタ）２０−１〜２０−４、
加算器４４ｉ，４４ｊをそなえて構成されている。

【００５１】これにより、拡散復調部４４では、周波数
変換部４３でダウンコンバートされた無線信号を、ハイ
ブリッド器４４ａにおいて、ＩチャネルとＱチャネルと
に分波し、ミキサ４４ｂにおいて、Ｉチャネルを、局部
発振器４４ｃから出力されるアナログ正弦波と掛け合わ
せ、また、ミキサ４４ｅにおいて、Ｑチャネルを、局部
発振器４４ｃの出力波形が９０°移相器４４ｄにて移相
されたアナログ余弦波と掛け合わす。そして、Ａ／Ｄ変
換器４４ｆ，４４ｈにおいて、ミキサ４４ｂ，ミキサ４
４ｅからの出力信号をアナログ・ディジタル変換し、デ
ィジタルマッチドフィルタ２０−１〜２０−４におい
て、拡散レプリカ符号発生器４４ｇの出力における拡散
レプリカ符号Ｃ_i，Ｃ_qと、Ａ／Ｄ変換器４４ｆ，４４
ｈからの出力信号であるＤ_i，Ｄ_qとにより、帯域相互
相関演算を行なう。さらに、加算器４４ｉ，４４ｊにお
いて、ディジタルマッチドフィルタ２０−１〜２０−４
における両出力信号を加減算して、ＩチャネルデータＳ
_i及びＱチャネルデータＳ_qとして出力する。

【００５２】ところで、本第１実施形態にかかる、ディ
ジタルマッチドフィルタ２０−１，２０−２，２０−
３，２０−４は、受信した拡散入力データを、チップ時
間毎に、指定された複数フリップフロップのうちの１個
に、順番的に書き込み、これと同時に、拡散レプリカ符
号（ＰＮ符号）を、チップ時間毎にシフトさせて、逆拡
散の演算を行なって出力するもので、図４に示すよう
に、拡散データ入力制御回路（部）１０、拡散データパ
スレジスタ回路（拡散データパス部）７、オーバサンプ
リング回路（セレクタ制御部）８、演算回路（部）９を
そなえて構成されている。

【００５３】ここで、拡散データ入力制御回路１０は、
受信した拡散入力データを、拡散データビット数づつ順
次、拡散データパスレジスタ回路７内の１つのデータ保
持部としてのＦＦｓ１３に書き込みを行なうべく、その
書き込み位置を制御するものである。また、拡散データ
パスレジスタ回路７は、拡散データ入力制御回路１０に
よって指定された１つのＦＦｓ１３に、チップ時間幅を
持つ拡散データビット数の受信拡散データを保存するも
のである。ここで、１つのＦＦｓ１３は、１ワードデー
タを表し、拡散データパス数分のＦＦ１３ａが、並列的
に配置されており、例えば、拡散データパス数が８の場
合においては、拡散入力データは８ビットづつ、順次異
なるＦＦｓ１３に保存される。

【００５４】図５に、拡散データ入力制御回路１０の構
成を示す。図５に示す拡散データ入力制御回路１０は、
ラウンドロビン環と呼ばれる、数珠状に連結された複数
のフリップフロップ１０ａから構成されたシフトレジス
タであって、全部のＦＦ１０ａの出力端子が、次段のＦ
Ｆ１０ａの入力端子に連結されて、全体として数珠状に
閉じた接続形態をなしている。そして、ＦＦ１０ａの個
数は、（タップ数×オーバサンプリング数）個である。

【００５５】また、このＦＦ１０ａは、ある有限な状態
を保持するもので、具体的にはＤＦＦ（ＤｅｌａｙＦ
ｌｉｐＦｌｏｐ：遅延フリップフロップ）などが用い
られる。これにより、ＦＦ１０ａが、有限状態保持部と
して機能することになる。すなわち、ラウンドロビン環
内で、‘１’という状態のフリップフロップを常に１つ
のみにし、残りのフリップフロップはすべて‘０’とい
う状態にしておくことで、１つのフリップフロップだけ
が、他のフリップフロップと状態が異なるようにし、こ
の‘１’状態のフリップフロップがサンプリングクロッ
ク毎に順次シフトしていく。

【００５６】なお、有限状態保持部としては、１ビット
のフリップフロップに限定されるものではなく、その他
のものを用いてもよい。そして、各ＦＦ１０ａの出力
は、次段の拡散データパスレジスタ回路７の各ＦＦｓ１
３に、過不足なくつながっており、この値が‘１’とな
ることによって、唯一つのＦＦｓ１３がアクティブにさ
れて、その内容が更新される。

【００５７】ここで、拡散データパスレジスタ回路７の
各ＦＦｓ１３が更新される周期は、（タップ数×チップ
時間）の期間であり、拡散符号の全長が現れるのに要す
る時間に相当する。また、このような構成により、（タ
ップ数×オーバサンプリング数）段数のラウンドロビン
環で‘１’となったフリップフロップにつながっている
ＦＦｓ１３のみが、入力側から自分宛ての１ワード分の
拡散入力データをラッチするので、ラウンドロビン環
は、各ＦＦｓ１３に対してデータ更新できる順番を知ら
せる働きをしている。

【００５８】図１３に、ＦＦｓ１３の回路構成を示す。
この図１３に示すＦＦｓ１３は、８個のＦＦ１３ａと、
８個のＡＮＤゲート１３ｂとをそなえて構成されてい
る。なお、図１３の８個は、受信した１ワードデータの
ビット数を表しており、一次変調の変調多値数分のビッ
ト数分に対応している。そして、受信した１ワードデー
タの２の補数が入っており、これらが、次段のオーバサ
ンプリング回路８に出力される。また、このようなＦＦ
ｓ１３の個数は、ラウンドロビン環を構成するＦＦ１０
ａの数と等しく、（タップ数×オーバサンプリング数）
個である。

【００５９】また、ＦＦ１３ａは、ＡＮＤゲート１３ｂ
の出力に応じて、受信した拡散データのうちの１ビット
を、１周期の間だけ保持するものである。また、ＡＮＤ
ゲート１３ｂは、入力制御回路であって、拡散データ入
力制御回路１０からの制御信号に応じて、受信した拡散
データを取り込んで保持するか、若しくは取り込まない
か、の決定をするゲートである。

【００６０】図１４（ａ）に、ＦＦ１３ａの入力制御回
路の構成を示す。ここで、ＡＮＤゲート１３ｂは、拡散
入力データビットと、拡散データ入力制御回路１０から
出力されるＦＦ入力制御信号との論理積を取って、その
出力がＦＦ１３ａのＤ端子に入力されるものである。図
１４（ｂ）に、ＦＦ１３ａのタイミングチャートを示
す。すなわち、ＦＦ入力制御信号ＲＢ−ＣＮＴがオンに
なると、各ＦＦ１３ａのイネーブル端子がアクティブに
なり、クロックＣＬＫの立ち上がりエッジで、拡散入力
データビットは、各ＦＦ１３ａのＤ端子に取り込まれ
る。逆に、オフのときは、各ＦＦ１３ａはスリープにな
るので、拡散入力データビットは、各ＦＦ１３ａに取り
込まれない。

【００６１】また、このようにして、拡散データパス回
路７の各ＦＦｓ１３の入力は、拡散入力データとは常に
は接続されず、データ入力時以外は停止状態になるた
め、各ＦＦｓ１３のデータ入力端子のスイッチング率を
抑えられ、無駄な電力を消費しない。すなわち、ある時
刻に、動作しているＦＦｓ１３は、拡散データパスのビ
ット数幅の１ワード分だけとなり、拡散データパス回路
７の各ＦＦｓ１３の入力端子のスイッチング率は、大幅
に下げられ、消費電力を効果的に低減することができ
る。

【００６２】なお、ここで、書き込み制御の動きは、拡
散データパスレジスタ回路７が、あたかも環状に配置さ
れているように見える。この“環状”という語について
説明する。図６に示すように、各ＦＦｓ１３の出力のＱ
端子と、次段のＦＦｓ１３の入力のＤ端子は、回路的に
は、連結しているわけではないが、拡散データ入力制御
回路１０が、中心に位置し、その回りを拡散データパス
回路７の各ＦＦｓ１３が、概念的には、放射円状に配置
されていて、更新タイミングの順番が割り振られている
と捕らえることができる。

【００６３】さらに、拡散データパスレジスタ回路７
は、受信した拡散入力データを保持する複数個のＦＦｓ
１３から構成されており、このＦＦｓ１３を単位に拡散
データ入力が更新される。次に、オーバサンプリング制
御について説明する。オーバサンプリング数が１なら制
御方法を検討する必要はないが、１より大きい場合は、
１チップ時間内に行なわれるオーバサンプリングの度
に、ＦＦｓ１３のシフト制御が必要となる。すなわち、
例えば、４倍サンプリングのとき、１チップ時間内に４
回乗算が繰り返されるので、各サンプリングクロック毎
に拡散データパス回路７のＦＦｓ１３の出力をずらして
いかなくてはならない。

【００６４】図７に、一般的な４倍オーバサンプリング
制御回路の１例を示す。この図７に示す４倍オーバサン
プリング制御回路５０は、ＦＦｓ１３が（タップ数×
４）段直列に連結したシフトレジスタ群から構成され
る。この、４倍オーバサンプリング制御回路５０は、受
信した８ビット幅の拡散データ入力をサンプリングクロ
ック毎にシフトさせるレジスタであって、４段毎のＦＦ
ｓ１３のデータが出力され、その出力が、演算回路５１
に入力される。

【００６５】演算回路５１は、４倍オーバサンプリング
制御回路５０からの受信符号と、外部の拡散レプリカ符
号発生器４４ｇからの拡散レプリカ符号とを逆拡散演算
するもので、乗算回路５１ａ、加算回路５１ｂをそなえ
て構成されている。乗算回路５１ａは、４倍オーバサン
プリング制御回路５０から出力される４クロック毎の８
ビットデータと、拡散レプリカ符号発生器４４ｇからの
８ビット拡散レプリカ符号とをＥＸＯＲ演算して、加算
回路５１ｂに出力するものである。

【００６６】また、加算回路５１ｂは、乗算回路５１ａ
からの出力をすべて足し合わせるものである。このよう
に、拡散レプリカ符号発生器４４ｇのデータはシフトせ
ずに、４倍オーバサンプリング制御回路５０のデータが
シフトして演算が行なわれる。また、４倍オーバサンプ
リング制御回路５０のデータは、１周期の間更新されな
い。

【００６７】これに対して本発明では、データが１周期
の間更新されない点は同じであるが、受信した拡散入力
データはシフトせずに、拡散レプリカ符号がシフトする
ようになっている。このため、拡散入力データを選択す
る手段が必要となる。図８に、本発明にかかる４倍オー
バサンプリング制御回路の構成を示す。この図８に示
す、オーバサンプリング制御回路８は、拡散データパス
レジスタ回路７内の複数のＦＦｓ１３の中から１つの出
力を選択して、演算回路９へ出力するもので、複数のセ
レクタ（ＳＬＴ）８ａ、‘Ｏ’−状態のＦＳＭ（‘Ｏ’
−ＳｔａｔｅＦｉｎｉｔｅＳｔａｔｅＭａｃｈｉ
ｎｅ：有限状態マシーン）８ｂをそなえて構成されてい
る。

【００６８】セレクタ８ａは、拡散データパスレジスタ
回路７における４個のＦＦｓ１３から１個のＦＦｓ１３
を選択するセレクタである。また、‘Ｏ’−状態ＦＳＭ
８ｂは、１チップ時間内で、何番目のオーバサンプリン
グが行なわれているかを表すものであって、４倍であれ
ば、具体的には、例えば２ビットのカウンタによって、
‘００’が状態０、‘０１’が状態１、‘１０’が状態
２、‘１１’が状態３などと表すことができる。なお、
状態の表示方法は、これに限定されるものではなく、他
の表示方法を用いてもよい。

【００６９】すなわち、拡散データパスレジスタ回路７
内の各ＦＦｓ１３の出力は、４個づつまとめられて、セ
レクタ８ａに入力される。その際、４−状態ＦＳＭ８ｂ
が、各セレクタ８ａを制御することによって、４個のＦ
Ｆｓ１３から１個のＦＦｓ１３が選択され、そのＦＦｓ
１３が格納しているデータだけが、演算回路９に出力さ
れる。

【００７０】このように、受信した拡散入力データをシ
フトさせずに、拡散レプリカ符号をシフトさせるという
構成なので、オーバサンプリング制御回路８を設けるこ
とによって、セレクタによって選択されたＦＦｓ１３だ
けが動作し、その他のＦＦｓ１３は、停止状態になるの
で低消費電力化がなされる。演算回路９は、オーバサン
プリング制御回路８内のセレクタ８ａの出力と、自局で
発生させた拡散レプリカ符号とを、ＥＸＯＲ演算して、
そのすべての結果を足し合わせて出力するものであっ
て、乗算回路９ａ、拡散レプリカ符号レジスタ２６、加
算回路９ｂをそなえて構成されている。

【００７１】すなわち、乗算回路９ａは、オーバサンプ
リング制御回路８内のセレクタ８ａの出力と、自局で発
生させた拡散レプリカ符号とを、ＥＸＯＲ演算するもの
である。１サンプリングクロック毎の、立ち上がりクロ
ック、又は、立ち下がりクロックで、演算が行なわれ
る。また、サンプリングクロック間隔は、次式で表され
る。

【００７２】サンプリングクロック間隔＝チップ時間／オーバサンプリング数・・・（９）また、拡散レプリカ符号レジスタ２６は、拡散レプリカ
符号発生器４４ｇで発生させた拡散レプリカ符号を読み
込んで、１チップ時間毎に、１ビットづつシフトしてい
く巡回シフトレジスタである。

【００７３】加算回路９ｂは、乗算回路９ａのすべての
結果を足し合わせて出力するものである。このようにし
て、本実施例では、相互相関の計算の特徴、データの依
存性、対称性などを利用して、広帯域ＤＳ−ＣＤＭＡ方
式の受信機の復調部に使われるディジタルマッチドフィ
ルタの各要素において、回路全体のスイッチング率を下
げるよう低電力設計を行ない、スイッチング率が効果的
に改善されるので、消費電力を低減させることができ、
例えば、移動機のような消費電力を厳しく要求する設計
に対して非常に有効である。さらに、フルディジタルの
ため、他の回路と一緒に簡単に大規模集積化が可能とな
って、装置の小型化を促進することができ、端末の低コ
スト化に寄与できる。

【００７４】（Ａ１）本発明の第１実施形態の変形例なお、上記の第１実施形態で用いられていた、オーバサ
ンプリング制御回路を、構成要素からはずしてもディジ
タルマッチドフィルタを構成できる。すなわち、オーバ
サンプリング数が１の場合は、式（９）より、サンプリ
ング間隔は、チップ時間となるので、オーバサンプリン
グ制御回路が必要ない。

【００７５】図９は、本発明の第１実施形態の変形例に
かかる、ディジタルマッチドフィルタのブロック図であ
り、同図に示すディジタルマッチドフィルタ１１は、受
信した拡散入力データを、チップ時間毎に、拡散データ
入力制御回路１０によって指定されたＦＦｓ１３のうち
の１個に、順番的に書き込み、これと同時に、拡散レプ
リカ符号を、サンプリング時間毎にシフトさせて、逆拡
散の演算を行なって出力するもので、拡散データ入力制
御回路１０、拡散データパスレジスタ回路７、演算回路
９をそなえて構成されている。

【００７６】ここで、上記の第１実施形態と同じ符号を
有する部材は、同様なものを表すので、更なる説明は省
略する。オーバサンプリング数が１の場合、上述のラウ
ンドロビン環のフリップフロッップの数は、タップ数と
等しくなり、オーバサンプリング制御用のセレクタが必
要ないので、著しく消費電力が改善される。

【００７７】このようにして、本発明の第１実施形態の
変形例によれば、オーバサンプリング制御回路を省略し
ても、ディジタルマッチドフィルタを構成できるので、
上記の第１実施形態よりも一層、消費電力を低減するこ
とができる。（Ｂ）本発明の第２実施形態上記の第１実施形態及び第１実施形態の変形例において
は、ディジタルマッチドフィルタを構成するユニット
を、消費電力を抑えた回路にすることにより低消費電力
化を図っていた。

【００７８】ところで、受信機の拡散復調部で使用され
るディジタルマッチドフィルタの個数を減らすことによ
っても消費電力を抑えることができる。図１０に、本発
明の第２実施形態にかかる広帯域ＤＳ−ＣＤＭＡ方式を
用いた無線端末の拡散復調部のブロック図を示す。この
図１０に示す、拡散復調部４６は、受信した無線信号を
周波数変換部４３でダウンコンバートさせたのち、この
信号と、受信機内部で発生させた拡散レプリカ符号との
帯域相互相関をとって、狭帯域信号を取り出すものであ
って、ハイブリッド器４４ａ、ミキサ４４ｂ、局部発振
器４４ｃ、９０°移相器４４ｄ、ミキサ４４ｅ、Ａ／Ｄ
変換器４４ｆ、拡散レプリカ符号発生器４４ｇ、Ａ／Ｄ
変換器４４ｈ、ディジタルマッチドフィルタ（低電力マ
ッチドフィルタ）２１−１，２１−２、加算器４４ｉ，
４４ｊをそなえて構成されている。

【００７９】ここで、上記の第１実施形態と同じ符号を
有する部材は、同様なものを表すので、更なる説明は省
略する。上記の第１実施形態でのディジタルマッチドフ
ィルタは４個であるのに対して、本変形例では、ディジ
タルマッチドフィルタは、２個だけとなっている。で
は、なぜ、ディジタルマッチドフィルタが、２個だけで
よいのか、の理由を説明する。

【００８０】上述したように、一次変調にＱＰＳＫを用
いているので、受信したＩｃｈデータのＤ_iと、Ｑｃｈ
データのＤ_qとの２種類のデータは、共通信号として、
分岐して計算に用いられている。すなわち、上述の式
（３）を変形すると、Ｓ_i＋ｊ・Ｓ_q ＝Ｄ_i・（Ｃ_i− j・Ｃ_q）＋Ｄ_q・（Ｃ_q＋ j・Ｃ_i）・・（１０）が得られ、従来、Ｄ_i・Ｃ_iの計算と、Ｄ_i・ j・Ｃ_q
の計算とを別々のディジタルマッチドフィルタで行なっ
ていたものを、式（１０）第１項のように、Ｉｃｈデー
タＤ_iと、（Ｃ_i− j・Ｃ_q）との計算で行なうように
なっている。また同様に、Ｄ_q・Ｃ_qの計算と、Ｄ_q・
j・Ｃ_iの計算とを別々のディジタルマッチドフィルタ
で行なっていたものを、式（１０）第２項のように、Ｑ
ｃｈデータＤ_qと、（Ｃ_q＋ j・Ｃ_i）との計算で行な
うようになっている。

【００８１】これにより、従来は、Ｉｃｈのパスに属す
る２つのディジタルマッチドフィルタが必要とした計算
を、１つのディジタルマッチドフィルタで行なう一方、
Ｑｃｈのパスに属する２つのディジタルマッチドフィル
タが必要とした計算を、１つのディジタルマッチドフィ
ルタで行なうことで、復調部全体では、第１，第２の２
個のディジタルマッチドフィルタで済むようになる。

【００８２】そして、受信したＩｃｈとＱｃｈのデータ
を共用するために、共用の拡散データパス回路を用意し
て演算を行なう。図１１に、本発明の第２実施形態にか
かるディジタルマッチドフィルタのブロック図を示す。
この図１１に示す、データパス共用型ディジタルマッチ
ドフィルタ２１−１，２１−２は、拡散データ入力制御
回路１０、共用型拡散データパスレジスタ回路７７、オ
ーバサンプリング回路８、演算回路９、及びオーバサン
プリング回路８８、演算回路９９をそなえて構成されて
いる。

【００８３】また、図１２に、本発明の第２実施形態に
かかる共用拡散データパス回路７７と、オーバサンプリ
ング回路８及びオーバサンプリング回路８８との接続形
態を示す。この図１２に示す共用拡散データパス回路７
７は、受信した拡散入力データを保持し、２か所の演算
回路に対して、データを提供するものであって、複数の
ＦＦｓ１３を並列的に配置してそなえている。

【００８４】オーバサンプリング回路８８は、オーバサ
ンプリング回路８と同様であって、拡散データパスレジ
スタ回路７７内の複数のＦＦｓ１３の中から１つの出力
を選択して、演算回路９９へ出力するもので、複数のセ
レクタ（ＳＬＴ）８８ａ、‘Ｏ’−状態のＦＳＭ８８ｂ
をそなえて構成されている。演算回路９９は、演算回路
９と同様であって、オーバサンプリング制御回路８８内
の出力と、拡散レプリカ符号レジスタ２７の出力におけ
る拡散レプリカ符号とを、乗算回路９９ａにおいてＥＸ
ＯＲ演算して、そのすべての結果を加算回路９ｂにおい
て足し合わせて出力するものである。

【００８５】このような構成により、共用拡散データパ
ス回路７７の出力は、共通信号として、オーバサンプリ
ング回路８及びオーバサンプリング回路８８に、共用さ
れている。また、オーバサンプリング回路８の出力は、
Ｉチャネル用拡散符号と乗算され、その結果が演算回路
９から加算出力される。同様に、オーバサンプリング回
路８８の出力は、Ｑチャネル用拡散符号と乗算され、そ
の結果が演算回路９９から加算出力される。

【００８６】また、従来のものと比較して、オーバサン
プリング数が４の場合、拡散データパスレジスタ回路７
７内のＦＦｓ１３が、あたかも環状に構成され、さら
に、この出力が共用されるため、オーバサンプリング回
路８，８８が導入されているのにもかかわらず、消費電
力は５５％の改善が得られた。このようにして、本実施
形態では、相互相関の計算の特徴、データの依存性、対
称性などを利用して、広帯域ＤＳ−ＣＤＭＡ方式の受信
機の復調部に使われるディジタルマッチドフィルタの各
要素において、回路全体のスイッチング率を下げるよう
に低電力設計を行ない、拡散データパス回路を共用する
ことで、従来４個必要だったディジタルマッチドフィル
タを２個に減らすことができ、スイッチング率が大幅に
改善されるので、消費電力をほぼ半分に減少させること
ができる。これはまた、例えば、移動機のような消費電
力を厳しく要求する設計に対して非常に有効である。さ
らに、フルディジタルのため、他の回路と一緒に簡単に
大規模集積化が可能となって、移動機の小型化を促進す
ることができ、端末の低コスト化に寄与できる。

【００８７】（Ｃ）その他上記の、各実施形態では、拡散データパス回路７の各Ｆ
Ｆｓ１３のスイッチング率を改善する方法として、各Ｆ
Ｆ１３ａのイネーブル端子を使用する方法を用いている
が、本実施形態はこれに限定されるものではなく、各複
数フリップフロップをオン・オフ制御する方法として、
各複数フリップフロップのクロック端子を使用するよう
に構成してもよい。

【００８８】各フリップフロップのクロック端子を使用
した入力制御回路を持つ、クロック遅延型ＦＦｓ制御回
路の構成を図１５に示す。この図１５に示すＦＦｓ１４
は、拡散データ入力制御回路１０からの制御信号に応じ
て、受信した拡散データを取り込んで保持するか、若し
くは取り込まないか、の決定がされるものであって、８
個のＦＦ１４ａ、８個のＡＮＤゲート１４ｂ、８個のバ
ッファ１４ｃをそなえて構成されている。ここで、図１
５の８個は、受信した１ワードデータのビット数を表し
ており、一次変調の変調多値数分のビット数分に対応し
ている。そして、受信した１ワードデータの２の補数が
入っており、これらが、次段のオーバサンプリング回路
８に出力される。

【００８９】また、ＦＦ１４ａは、ＡＮＤゲート１４ｂ
の出力に応じて、受信した拡散データのうちの１ビット
を、１周期の間だけ保持するものである。具体的には、
ＤＦＦ（遅延フリップフロップ）などが用いられる。ま
た、ＡＮＤゲート１４ｂは、入力制御回路であって、拡
散データ入力制御回路１０からの制御信号に応じて、受
信した拡散データを取り込んで保持するか、若しくは取
り込まないか、の決定をするゲートである。すなわち、
拡散入力データビットと、拡散データ入力制御回路１０
から出力されるＦＦ入力制御信号ＲＢ−ＣＮＴとの論理
積を取って、その出力がＦＦ１４ａのＤ端子に入力され
るものである。

【００９０】また、バッファ１４ｃは、ＦＦ入力制御信
号ＲＢ−ＣＮＴを遅延させて、ＦＦ１４ａに出力するも
のである。図１６（ａ）に、クロック遅延型ＦＦ１４ａ
の入力制御回路の構成を示すとともに、図１６（ｂ）
に、ＦＦ１４ａのタイミングチャートを示す。すなわ
ち、ＦＦ入力制御信号ＲＢ−ＣＮＴは、バッファ１４ｃ
によって時間遅延がされたＣＮＴ−ＩＮとして、ＦＦ１
４ａのクロック端子ＣＫに入力される。

【００９１】ここで、ＦＦ入力制御信号ＲＢ−ＣＮＴの
出力がオンになると、拡散データビットＰＮＤのパスが
開き、クロックＣＮＴ−ＩＮの立ち上がりエッジで、各
ＦＦ１４ａに取り込まれて、ＦＦ１４ａの出力のＱ端子
がセットされる。逆に、ＦＦ入力制御信号ＲＢ−ＣＮＴ
の出力がオフのときは、各ＦＦ１４ａはスリープになる
ので、拡散データビットは、各ＦＦ１４ａに取り込まれ
ず、電力を消費しない。

【００９２】また、これから、各ＦＦｓ１４のクロック
端子のスイッチング率は、従来構成の１／（タップ数×
オーバサンプリング数）となる。なぜならば、動作する
ＦＦｓ１４の個数は、従来構成では、上述した式（７）
から、（拡散データパスビット数×タップ数×オーバサ
ンプリング数）個であるが、本構成では、入力制御信号
によってオンにされたＦＦｓ１４のみ動作するため、Ｆ
Ｆｓ１４内の、（拡散データパスビット数）個のＦＦ１
４ａのみが、スイッチングされているからである。

【００９３】このような構成により、各ＦＦ１４ａのク
ロック端子として、高速なサンプリングクロックの代わ
りに、各ＦＦ１４ａの入力制御信号ＲＢ−ＣＮＴを使う
ことによって、各ＦＦ１４ａの動作を停止状態にさせる
ため、低消費電力が実現される。さらに、クロック制御
方法は、本発明の趣旨を逸脱しない範囲で、種々変形し
て実施することができ、その部分を別の回路にしてもよ
い。

【００９４】すなわち、クロック制御方法を変形させる
例として図１７に、反転クロック型ＦＦｓ制御回路の構
成を示す。この図１７に示すＦＦｓ１５は、拡散データ
入力制御回路１０からの制御信号に応じて、受信した拡
散データを取り込んで保持するか、若しくは取り込まな
いか、の決定がされるものであって、８個のＦＦ１５
ａ、８個のＡＮＤゲート１５ｂ、８個のＡＮＤゲート１
５ｃ、インバータ１５ｄをそなえて構成されている。な
お、図１７の８個は、受信した１ワードデータの２の補
数が入っており、次段のオーバサンプリング回路８に出
力される。

【００９５】図１８（ａ）に、ＦＦ１５ａの入力制御方
法を示す。ＦＦ１５ａは、ＡＮＤゲート１５ｂからの出
力に応じて、受信した拡散データを１周期の間だけ保持
するものである。また、ＡＮＤゲート１５ｂは、拡散デ
ータビットと、拡散データ入力制御回路１０から出力さ
れるＦＦ入力制御信号ＲＢ−ＣＮＴとの論理積を取っ
て、その出力がＦＦ１５ａのＤ端子に入力されるもので
ある。

【００９６】また、ＡＮＤゲート１５ｃは、インバータ
１５ｄの出力における反転ＣＬＫと、ＦＦ入力制御信号
ＲＢ−ＣＮＴとの論理積を取って、その出力がＦＦ１５
ａのＣＫ端子に入力されるものである。バッファ１５ｄ
は、システムクロックＣＬＫを反転させて、ＡＮＤゲー
ト１５ｃに出力するものである。

【００９７】図１８（ｂ）に、ＦＦ１５ａのタイミング
チャートを示す。すなわち、ＦＦ入力制御信号ＲＢ−Ｃ
ＮＴの出力がオンになると、拡散データビットＰＮＤの
パスが開き、拡散入力データは、クロックＣＫの立ち上
がりエッジで、各ＦＦ１５ａに取り込まれる。ここで、
ＦＦ入力端子ＣＫには、ＦＦ入力制御信号ＲＢ−ＣＮＴ
がオンのときだけ、反転ＣＬＫが入力される。

【００９８】逆に、ＦＦ入力制御信号ＲＢ−ＣＮＴの出
力がオフのときは、各ＦＦ１５ａはスリープになるの
で、拡散データビットは、各ＦＦ１５ａに取り込まれ
ず、電力を消費しない。このような構成により、各フリ
ップフロップのクロック端子に、直接高速なサンプリン
グクロックを入力せずに、入力制御信号ＲＢ−ＣＮＴと
の論理積をとることによって、各フリップフロップの動
作を停止状態にさせるため、低消費電力が実現される。

【００９９】さて、上記の各実施形態では、拡散データ
パス回路７の各複数フリップフロップのスイッチング率
を改善する方法として、ラウンドロビン環を用いた拡散
データ入力制御方式を用いているが、本発明はこれに限
定されるものではなく、本発明の趣旨を逸脱しない範囲
で、種々変形して実施することができ、拡散データ入力
制御方式を別の回路にしてもよい。

【０１００】すなわち、上述した各実施形態では、拡散
データ入力制御方式として、ラウンドロビン環を用いた
制御方式が用いられており、このラウンドロビン環が持
つフリップフロップの個数は、（タップ数×オーバサン
プリング数）個の多数となる。従って制御方式として、
フリップフロップ数が少ないことを特徴とする２進数カ
ウンタ方式を用いるようにしてもよい。

【０１０１】すなわち、図１９に、２進数カウンタ方式
を用いた拡散データ入力制御回路と拡散データパス回路
７との接続構成を示す。この図１９に示す２進数カウン
タ方式拡散データ入力制御回路１６は、受信した拡散デ
ータを、チップ時間毎に順番的に、指定された拡散デー
タパス回路７内のＦＦｓ１３のうちの１個に、書き込む
ものであって、Ｋビットカウンタ１７、デコーダ１８を
そなえて構成されている。

【０１０２】Ｋビットカウンタ１７は、拡散データを書
き込むべきＦＦｓ１３の番号を示す２進数カウンタであ
る。ここで、必要となるＫの値は、ＦＦｓ１３の全段数
以上にとるようにすればよく、タップ数をＴ、オーバサ
ンプリング数をＯとすれば、次式が得られる。２^K≧ Ｔ × Ｏ例えば、タップ数が２５６、オーバサンプリング数が４
の場合、Ｋ ≧ ｌｏｇ₂（２５６×４）より、Ｋ＝１０となる。

【０１０３】また、デコーダ１８は、Ｋビットカウンタ
１７の値をデコードして、拡散データを書き込むべき番
号のＦＦｓ１３だけをアクティブにしてデータを更新す
るものである。この方法によれば、それぞれの拡散デー
タパス回路７内のＦＦｓ１３の位置が、Ｋビットカウン
タ値と対応している。また、このカウンタ値は、カウン
タの状態を表しているので、ある瞬間に１つの値しか持
たないため、条件に応じて、カウンタ値をインクリメン
ト又はデクリメントさせれば、特定のＦＦｓ１３を指し
示すことから、ラウンドロビン環の効果を果たせること
ができる。

【０１０４】このようにして、本例によれば、回路を小
さくすることができ、また、消費電力を少なくすること
ができる。このようにして、本変形例では、相互相関の
計算の特徴、データの依存性、対称性などを利用して、
広帯域ＤＳ−ＣＤＭＡ方式を用いた無線端末の復調部に
使われるディジタルマッチドフィルタの各要素におい
て、低電力設計を行ない、また、スイッチング率が効果
的に改善されるので、消費電力を低減させることがで
き、例えば、移動機のような消費電力を厳しく要求する
設計に対して非常に有効である。さらに、フルディジタ
ルのため、他の回路と一緒に簡単に大規模集積化が可能
となって、移動機の小型化を促進することができ、端末
の低コスト化に寄与できる。

【０１０５】そして、本発明は上述した実施形態に限定
されるものではなく、フリップフロップの論理を反転さ
せたものでも、また、ある有限な状態を複数のビットで
表示してもよく、本発明の趣旨を逸脱しない範囲で、種
々変形して実施することができるのは、言うまでもな
い。

【０１０６】

【発明の効果】以上詳述したように、請求項１記載の本
発明のマッチドフィルタによれば、拡散データを入力さ
れるべく、複数のデータ保持部を並列的に配置した構成
の拡散データパス部と、その拡散データの入力に応じ
て、上記の拡散データパス部における各データ保持部へ
のデータ保持制御を順次行なっていく拡散データ入力制
御部と、上記の拡散データパス部の各データ保持部から
の出力と、拡散符号との乗算を行なうとともに、それぞ
れの乗算結果を加算して出力する演算部とをそなえて構
成されているので、相互相関の計算の特徴、データの依
存性、対称性などを利用して、マッチドフィルタ内の各
要素において、低電力設計を行ない、回路全体のスイッ
チング率が効果的に改善されて、消費電力を非常に小さ
くすることができる利点がある。また、例えば、広帯域
ＤＳ−ＣＤＭＡ方式を用いた無線端末で移動機のような
消費電力を厳しく要求する設計に対して非常に有効であ
るという利点がある。さらに、フルディジタルのため、
他の回路と一緒に簡単に大規模集積化が可能となって、
移動機の小型化を促進することができ、端末の低コスト
化に寄与できるという利点がある。

【０１０７】また、請求項２記載の本発明のマッチドフ
ィルタによれば、拡散データを入力されるべく、複数の
データ保持部を並列的に配置した構成の拡散データパス
部と、その拡散データの入力に応じて、上記の拡散デー
タパス部における各データ保持部へのデータ保持制御を
順次行なっていく拡散データ入力制御部とをそなえると
ともに、上記の拡散データパス部の各データ保持部から
の出力を共通信号として、該各データ保持部からの出力
と、拡散符号との乗算を行なうとともに、それぞれの乗
算結果を加算して出力する複数の演算部をそなえて構成
されているので、例えばＱＰＳＫを一次変調に用いた場
合、従来の４個のマッチドフィルタを用いた復調回路と
比較して、消費電力をほぼ半減にできるという利点があ
る。また、相互相関の計算の特徴、データの依存性、対
称性などを利用して、マッチドフィルタ内の各要素にお
いて、低電力設計を行ない、回路全体のスイッチング率
が効果的に改善されて、消費電力を非常に小さくするこ
とができる利点がある。また、例えば、広帯域ＤＳ−Ｃ
ＤＭＡを用いた無線端末で移動機のような消費電力を厳
しく要求する設計に対して非常に有効であるという利点
がある。その上、フルディジタルのため、他の回路と一
緒に簡単に大規模集積化が可能となって、移動機の小型
化を促進することができ、端末の低コスト化に寄与でき
るという利点もある。

【０１０８】また、該拡散データ入力制御部は、複数の
有限状態保持部を環状に配置したラウンドロビン環をそ
なえ、該ラウンドロビン環における複数の有限状態保持
部のうちの１つの有限状態保持部のみが他の有限状態保
持部と状態が異なるように、該複数の有限状態保持部の
状態を順次変更していくことにより、上記の拡散データ
パス部における各データ保持部へのデータ保持が順次更
新されていくように構成することができ、このようにす
れば、例えば、データ保持部を複数のフリップフロップ
で実現した場合において、ある時刻に、動作しているフ
リップフロップは、拡散データパスのビット数個分だけ
となり、その他のフリップフロップの入力は、拡散デー
タ入力とは、接続されていないので、各フリップフロッ
プのデータ入力端子のスイッチング率は、大幅に下げら
れ、消費電力を効果的に低減することができるという利
点がある（請求項３）。

【０１０９】さらに、該拡散データ入力制御部は、カウ
ンタをそなえ、該カウンタによる計数結果に基づいて、
上記の拡散データパス部における各データ保持部へのデ
ータ保持が順次更新されていくように構成することもで
き、このようにすれば、ラウンドロビン方式と比べて、
回路規模をかなり小さくすることができ、また、消費電
力を少なくすることができる利点がある（請求項４）。

【０１１０】そして、該拡散データパス部の該拡散デー
タの入力側に、該拡散データ入力制御部からの制御信号
に応じて、該拡散データパス部３へ該拡散データを入力
させるかどうかの制御を行なうゲート部を設けて構成す
ることもでき、このようにすれば、例えば、データ保持
部を複数のフリップフロップで実現した場合において、
各フリップフロップは、データ入力時以外は停止状態に
なるため、低消費電力が実現できる利点がある（請求項
５）。

【０１１１】ここで、該拡散データパス部におけるデー
タ保持部のクロック入力側に、該拡散データ入力制御部
からの制御信号を遅延させて該遅延出力を該データ保持
部へのクロック入力信号とする遅延部を設けて構成して
もよく、このようにすれば、例えば、データ保持部を複
数のフリップフロップで実現した場合において、各フリ
ップフロップのクロック端子として、高速なサンプリン
グクロックの代わりに、拡散データ入力制御部からの制
御信号を使うことによって、各フリップフロップ状態を
オン・オフ制御できるため、低消費電力が実現できる利
点がある（請求項６）。

【０１１２】さらに、該拡散データパス部におけるデー
タ保持部のクロック入力側に、システムクロックを反転
するとともに、このシステムクロック反転信号と該拡散
データ入力制御部からの制御信号との論理積演算を施し
て該論理積演算出力を該データ保持部へのクロック入力
信号とする論理回路部を設けて構成してもよく、このよ
うにすれば、例えば、データ保持部を複数のフリップフ
ロップで実現した場合において、各フリップフロップの
クロック端子に、直接高速なサンプリングクロックを入
力せずに、拡散データ入力制御部からの制御信号との論
理積をとることによって、各フリップフロップ状態をオ
ン・オフ制御できるため、低消費電力が実現される（請
求項７）。

【０１１３】そして、該拡散データパス部と該演算部と
の間に、上記の各データ保持部からの出力を選択的に該
演算部へ出力しうるセレクタ部が設けられるとともに、
該セレクタ部の選択制御を行なうセレクタ制御部を設け
て構成することができ、このようにすれば、例えば、デ
ータ保持部を複数のフリップフロップで実現した場合に
おいて、セレクタによって選択されたフリップフロップ
だけが動作し、その他のフリップフロップは、停止状態
になるので低消費電力化がなされるという利点がある
（請求項８）。

【０１１４】本発明のＣＤＭＡ通信方式の無線受信装置
によれば、受信アンテナを通じて受信されたＣＤＭＡ通
信方式の受信信号について拡散復調を施す拡散復調部を
そなえたＣＤＭＡ通信方式の無線受信装置において、該
拡散復調部が、拡散データを入力されるべく複数のデー
タ保持部を並列的に配置した構成の拡散データパス部
と、該拡散データの入力に応じて上記の拡散データパス
部における各データ保持部へのデータ保持制御を順次行
なっていく拡散データ入力制御部と、上記の拡散データ
パス部の各データ保持部からの出力と、拡散符号との乗
算を行なうとともにそれぞれの乗算結果を加算して出力
する演算部とを有するマッチドフィルタをそなえて構成
されているので、相互相関の計算の特徴、データの依存
性などを利用して、低電力設計ができ、回路全体のスイ
ッチング率が効果的に改善されて、消費電力を非常に小
さくすることができる利点がある。また、例えば、移動
機のような消費電力を厳しく要求する設計に対して非常
に有効であるという利点があり、また、フルディジタル
のため、他の回路と一緒に簡単に大規模集積化が可能と
なって、移動機の小型化を促進することができ、さら
に、端末の低コスト化に寄与できるという利点がある
（請求項９）。

【０１１５】また、本発明のＣＤＭＡ通信方式の無線受
信装置によれば、受信アンテナを通じて受信されたＣＤ
ＭＡ通信方式でＱＰＳＫ変調を施された受信信号につい
て拡散復調を施す拡散復調部をそなえたＣＤＭＡ通信方
式の無線受信装置において、該拡散復調部が、拡散デー
タを入力されるべく複数のデータ保持部を並列的に配置
した構成の拡散データパス部と、該拡散データの入力に
応じて上記の拡散データパス部における各データ保持部
へのデータ保持制御を順次行なっていく拡散データ入力
制御部と、上記の拡散データパス部の各データ保持部か
らの出力とＩチャネル用拡散符号との乗算を行なうとと
もに、それぞれの乗算結果を加算して出力する第１演算
部と、上記の拡散データパス部の各データ保持部からの
出力とＱチャネル用拡散符号との乗算を行なうとともに
それぞれの乗算結果を加算して出力する第２演算部とを
有するマッチドフィルタをそなえて構成されているの
で、マッチドフィルタの個数を半分にすることができ、
相互相関の計算の特徴、データの依存性、対称性などを
利用して、低電力設計ができ、回路全体のスイッチング
率が効果的に改善されて、消費電力を非常に小さくする
ことができる利点がある。また、例えば、移動機のよう
な消費電力を厳しく要求する設計に対して非常に有効で
あるという利点があり、また、フルディジタルのため、
他の回路と一緒に簡単に大規模集積化が可能となって、
移動機の小型化を促進することができ、さらに、端末の
低コスト化に寄与できるという利点がある（請求項１
０）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の原理ブロック図である。

【図３】一般的な、広帯域ＤＳ−ＣＤＭＡ方式を用いた
無線端末の受信部の拡散復調部を示すブロック図であ
る。

【図４】本発明の第１実施形態にかかるディジタルマッ
チドフィルタのブロック図である。

【図５】本発明の第１実施形態にかかる拡散データ入力
制御回路と拡散データパスレジスタ回路の接続構成を示
す図である。

【図６】本発明の第１実施形態にかかる拡散データパス
レジスタ回路が、概念的に環状に配置されていることを
説明するための図である。

【図７】一般的な４倍オーバサンプリング制御回路を示
す図である。

【図８】本発明に適用される４倍オーバサンプリング制
御回路の構成を示す図である。

【図９】本発明の第１実施形態の変形例にかかるディジ
タルマッチドフィルタのブロック図である。

【図１０】本発明の第２実施形態にかかる広帯域ＤＳ−
ＣＤＭＡ方式を用いた無線端末の拡散復調部のブロック
図である。

【図１１】本発明の第２実施形態にかかるディジタルマ
ッチドフィルタのブロック図である。

【図１２】本発明の第２実施形態にかかる共用拡散デー
タパス部と、オーバサンプリング回路及びオーバサンプ
リング回路との接続形態を示す図である。

【図１３】本発明に適用されるＦＦｓ（複数フリップフ
ロップ）の回路構成を示す図である。

【図１４】（ａ）は本発明に適用されるＦＦ（フリップ
フロップ）の入力制御回路の構成を示す図であり、
（ｂ）はそのＦＦのタイムチャートを示す図である。

【図１５】本発明に適用されるクロック遅延型ＦＦｓ制
御回路の構成を示す図である。

【図１６】（ａ）は本発明に適用される、クロック遅延
型ＦＦの入力制御回路の構成を示す図であり、（ｂ）は
そのＦＦのタイムチャートを示す図である。

【図１７】本発明に適用される反転クロック型ＦＦｓ制
御回路の構成を示す図である。

【図１８】（ａ）は本発明に適用される、反転クロック
型ＦＦの入力制御回路の構成を示す図であり、（ｂ）は
そのＦＦのタイムチャートを示す図である。

【図１９】本発明に適用される２進数カウンタ方式拡散
データ入力制御回路を示す図である。

【図２０】一般的な、ＤＳ−ＣＤＭＡ方式を用いた無線
端末の送信部を示すブロック図である。

【図２１】一般的な、ＤＳ−ＣＤＭＡ方式において一次
変調にＱＰＳＫを用いた場合の送信データを示すブロッ
ク図である。

【図２２】一般的な、ＤＳ−ＣＤＭＡ方式を用いた無線
端末の受信部を示すブロック図である。

【図２３】一般的な、広帯域ＤＳ−ＣＤＭＡ方式を用い
た無線端末の受信部の拡散復調部を示すブロック図であ
る。

【図２４】従来の、マッチドフィルタのブロック図であ
る。

【符号の説明】

１，６マッチドフィルタ２データ入力制御部３拡散データパス部４データ保持部５演算部７，７７拡散データパスレジスタ回路（拡散データ
パス部）８，８８オーバサンプリング制御回路（セレクタ制
御部）８ａ，８８ａセレクタ８ｂ，８８ｂ ‘Ｏ’−ＳｔａｔｅＦＳＭ９，５１，９９演算回路（部）９ａ，５１ａ，９９ａ乗算回路９ｂ，５１ｂ，９９ｂ加算回路１０拡散データ入力制御回路（部）１０ａ，１３ａ，１４ａ，１５ａＦＦ（フリップフ
ロップ）１１ディジタルマッチドフィルタ（低電力マッチド
フィルタ）１３，１４，１５ＦＦｓ（複数フリップフロップ）１３ｂ，１４ｂ，１５ｂ，１５ｃＡＮＤゲート１４ｃバッファ１５ｄインバータ１６２進数カウンタ方式拡散データ入力制御回路１７Ｋビットカウンタ１８デコーダ１９複数演算部２０−１，２０−２，２０−３，２０−４，２１−１，
２１−２ディジタルマッチドフィルタ（低電力マッ
チドフィルタ）２２拡散データパス回路２２−ａ，２２−ｂ，２２−ｃ，２２−ｄ，２２−ｅ，
２２−ｆ，２２−ｇ，２２−ｈシフトレジスタ２２−ｉ（ｉ＝１，２，・・・，Ｍ）シフトレジス
タ２２−ｉａ（ｉ＝１，２，・・・Ｍ）ＦＦ２２−ｉｂ（ｉ＝１，２，・・・Ｍ）ＦＦ２２−ｉｃ（ｉ＝１，２，・・・Ｍ）ＦＦ２２−ｉｄ（ｉ＝１，２，・・・Ｍ）ＦＦ２２−ｉｅ（ｉ＝１，２，・・・Ｍ）ＦＦ２２−ｉｆ（ｉ＝１，２，・・・Ｍ）ＦＦ２２−ｉｇ（ｉ＝１，２，・・・Ｍ）ＦＦ２２−ｉｈ（ｉ＝１，２，・・・Ｍ）ＦＦ２３乗算部２４レプリカ符号用レジスタ２５加算部２６，２７拡散レプリカ符号レジスタ２８ディジタルマッチドフィルタ３０ＤＳ−ＣＤＭＡ方式を用いた無線端末の送信部３１一次変調部３２拡散変調部３３周波数変換部３４ＲＦ増幅部３５アンテナ３６ａ，３６ｂ，３６ｃ，３６ｄ乗算器３７ａ，３７ｂ加算器４０ＤＳ−ＣＤＭＡ方式を用いた無線端末の受信部４１アンテナ４２ＲＦ増幅部４３周波数変換部４４，４６拡散復調部４４ａハイブリッド器４４ｂ，４４ｅミキサ４４ｃ局部発振器４４ｄ９０°移相器４４ｆ，４４ｈＡ／Ｄ（アナログ／ディジタル）変
換器４４ｇ拡散レプリカ符号発生器４４ｉ，４４ｊ加算器４５一次復調部５０４倍オーバサンプリング制御回路

Claims

【特許請求の範囲】

【請求項１】拡散データを入力されるべく、複数のデ
ータ保持部を並列的に配置した構成の拡散データパス部
と、該拡散データの入力に応じて、上記の拡散データパス部
における各データ保持部へのデータ保持制御を順次行な
っていく拡散データ入力制御部と、上記の拡散データパス部の各データ保持部からの出力
と、拡散符号との乗算を行なうとともに、それぞれの乗
算結果を加算して出力する演算部とをそなえて構成され
たことを特徴とする、マッチドフィルタ。
【請求項２】拡散データを入力されるべく、複数のデ
ータ保持部を並列的に配置した構成の拡散データパス部
と、該拡散データの入力に応じて、上記の拡散データパス部
における各データ保持部へのデータ保持制御を順次行な
っていく拡散データ入力制御部とをそなえるとともに、上記の拡散データパス部の各データ保持部からの出力を
共通信号として、該各データ保持部からの出力と、拡散
符号との乗算を行なうとともに、それぞれの乗算結果を
加算して出力する複数の演算部をそなえて構成されたこ
とを特徴とする、マッチドフィルタ。
【請求項３】該拡散データ入力制御部が、複数の有限
状態保持部を環状に配置したラウンドロビン環をそな
え、該ラウンドロビン環における複数の有限状態保持部
のうちの１つの有限状態保持部のみが他の有限状態保持
部と状態が異なるように、該複数の有限状態保持部の状
態を順次変更していくことにより、上記の拡散データパ
ス部における各データ保持部へのデータ保持が順次更新
されていくように構成されたことを特徴とする、請求項
１又は請求項２に記載のマッチドフィルタ。
【請求項４】該拡散データ入力制御部がカウンタをそ
なえ、該カウンタによる計数結果に基づいて、上記の拡
散データパス部における各データ保持部へのデータ保持
が順次更新されていくように構成されたことを特徴とす
る、請求項１又は請求項２に記載のマッチドフィルタ。
【請求項５】該拡散データパス部の該拡散データの入
力側に、該拡散データ入力制御部からの制御信号に応じ
て、該拡散データパス部へ該拡散データを入力させるか
どうかの制御を行なうゲート部が設けられたことを特徴
とする、請求項１又は請求項２に記載のマッチドフィル
タ。
【請求項６】該拡散データパス部におけるデータ保持
部のクロック入力側に、該拡散データ入力制御部からの
制御信号を遅延させて該遅延出力を該データ保持部への
クロック入力信号とする遅延部が設けられたことを特徴
とする、請求項１，２，５のいずれかに記載のマッチド
フィルタ。
【請求項７】該拡散データパス部におけるデータ保持
部のクロック入力側に、システムクロックを反転すると
ともに、このシステムクロック反転信号と該拡散データ
入力制御部からの制御信号との論理積演算を施して該論
理積演算出力を該データ保持部へのクロック入力信号と
する論理回路部が設けられたことを特徴とする、請求項
１，２，５のいずれかに記載のマッチドフィルタ。
【請求項８】該拡散データパス部と該演算部との間
に、上記の各データ保持部からの出力を選択的に該演算
部へ出力しうるセレクタ部が設けられるとともに、該セレクタ部の選択制御を行なうセレクタ制御部が設け
られたことを特徴とする、請求項１又は請求項２に記載
のマッチドフィルタ。
【請求項９】受信アンテナを通じて受信されたＣＤＭ
Ａ通信方式の受信信号について拡散復調を施す拡散復調
部をそなえたＣＤＭＡ通信方式の無線受信装置におい
て、該拡散復調部が、拡散データを入力されるべく複数のデータ保持部を並列
的に配置した構成の拡散データパス部と、該拡散データ
の入力に応じて上記の拡散データパス部における各デー
タ保持部へのデータ保持制御を順次行なっていく拡散デ
ータ入力制御部と、上記の拡散データパス部の各データ
保持部からの出力と、拡散符号との乗算を行なうととも
にそれぞれの乗算結果を加算して出力する演算部とを有
するマッチドフィルタをそなえて構成されていることを
特徴とする、ＣＤＭＡ通信方式の無線受信装置。
【請求項１０】受信アンテナを通じて受信されたＣＤ
ＭＡ通信方式でＱＰＳＫ変調を施された受信信号につい
て拡散復調を施す拡散復調部をそなえたＣＤＭＡ通信方
式の無線受信装置において、該拡散復調部が、拡散データを入力されるべく複数のデ
ータ保持部を並列的に配置した構成の拡散データパス部と、該拡散データの入力に応じて上記の
拡散データパス部における各データ保持部へのデータ保
持制御を順次行なっていく拡散データ入力制御部と、上
記の拡散データパス部の各データ保持部からの出力とＩ
チャネル用拡散符号との乗算を行なうとともにそれぞれ
の乗算結果を加算して出力する第１演算部と、上記の拡
散データパス部の各データ保持部からの出力とＱチャネ
ル用拡散符号との乗算を行なうとともにそれぞれの乗算
結果を加算して出力する第２演算部とを有するマッチド
フィルタをそなえて構成されていることを特徴とする、
ＣＤＭＡ通信方式の無線受信装置。