CN100356686C

CN100356686C - 以导流电路增加响应速度的震荡器

Info

Publication number: CN100356686C
Application number: CNB2003101129223A
Authority: CN
Inventors: 林忠明
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2002-12-25
Filing date: 2003-12-25
Publication date: 2007-12-19
Anticipated expiration: 2023-12-25
Also published as: CN1512659A

Abstract

一种以导流电路增加响应速度的振荡器，包含复数个延迟单元，各延迟单元互相串联，每一延迟单元的正、负输出端分别电连于另一延迟单元的负、正输入端，以产生时脉；每一延迟单元包含有：一设有一正、负输出端及一第一控制端的第一驱动电路，于该负输出端输出一反相于正输入端信号的信号，而该负输出端输出的信号位准由该第一控制端输入的电流控制；一设有一负、正输出端及一第二控制端的第二驱动电路，于该正输出端输出一反相于负输入端信号的信号，而正输出端输出的信号位准由第二控制端输入的电流控制；以及一导流电路，根据正、负输出端输出信号的位准改变该第一及第二控制端电流大小；由于导流电路能在延迟单元正负输出端的电压差过大时，重新分配第一、第二驱动单元的电流供应，有效限制正负输出端间的电压差，减少了延迟时间，故本发明中的振荡器能产生更高频率的时脉。

Description

以导流电路增加响应速度的震荡器

技术领域

本发明提供一种由复数个延迟单元组成的环式振荡器(RingOscillator)，尤指一种延迟单元中具有导流电路以加快运作速度的振荡器。

背景技术

在现代化的资讯社会，用来处理数字资料的数字系统，都要使用时脉来系统一、协调数字资料传播、处理的时序过程，所以用来产生时脉的振荡器已经成为现代数字电路中最重要的基础电路之一。另外，一般的通讯系统、光碟机、硬碟机等的信号处理电路中，也经常在其锁相回路(phase lock loop)中运用到压控振荡器(Voltage-Controlled Oscillator，VCO)，以便用电压来控制压控振荡器产生时脉的周期、频率。随着数字信号传播、处理的速度加快，能产生高频(短周期)时脉的振荡器，也成为业者研发的重点之一。

请参考图1，图1为一典型环式压控振荡器10的电路示意图。环式振荡器10具有复数个延迟单元(图1中绘出三个延迟单元DUp1、DUp2、DUp3做为代表)。各个延迟单元的构造相同，其具有正输入端IP+、负输入端IP-、正输出端OP+、负输出端OP-及一频率控制端Ncp。正、负输入端I_P+、I_P-分别用来差动输入互为反相的两个输入信号；正、负输出端OP+、OP-则分别用来输出与负、正输入端I_P-、I_P+反相的信号。换句话说，当正输入端I_P+的输入为低位准的信号，负输出端OP-的输出就是高位准的信号；当正输入端I_P+的输入为高位准的信号，负输出端OP-的输出则是低位准的信号。同理，当负输入端I_P-的输入为高、低位准的信号时，正输入端OP+会分别输出低、高位准的信号。既然正、负输入端I_P+、I_P-的输入信号互为反相，正、负输出端分别输出的信号也会互成反相。振荡器10中的各个延迟单元互相串联，使每一个延迟单元的正、负输出端分别连接于下一个延迟单元的负、正输入端；而如图1所示，延迟单元DUp3的正、负输出端还分别反馈连接至延迟单元DUp1的负、正输出端。各延迟单元的频率控制端Nep统一由一控制电压V_p来控制。

环式振荡器10的运作原理可描述如下。环式振荡器10中的每一延迟单元都要将过一特定的延迟时间t_d才能反应输入信号的变化。举例来说，当延迟单元DUp1的正输入端I_P+的信号在时间t由高位准转为低位准时，延迟单元DUp1负输出端OP-输出的信号要等到延迟时间td过后，才能在时间t+t_d由原先的低位准升高至高位准；当正输入端I_P+的输入信号由低位准升高至高位准后，负输出端OP-也要经过一段延迟时间才能将输出信号由原先的高位准降为低位准。在各个延迟单元串接为振荡器后，当延迟器DUp1正输入端I_P+的输入信号由低位准升高为高位准时，延迟器DUp1的负输出端OP-输出信号会在一段延迟时间后由原先的高位准降至低位准；随后，延迟器DUp2的负输出端OP-在经过另一段延迟时间后，其输出信号也会由低位准升至高位准。延迟单元DUp3正输入端I_P+的输入信号会随着延迟器DUp2负输出端OP-的输出信号由低位准升至高位准，并带动DUp3负输出端OP-的输出信号在另一段延迟时间后由高位准降至低位准，并反馈至延迟单元DUp1的正输入端I_P+。当最初延迟单元DUp1正输入端I_P+的输入信号由低位准升至高位准后，经过三延迟单元的三段延迟时间，延迟单元DUp1正输入端I_P+的输入信号又会因延迟单元DUp3负输出端OP-的反馈而由高位准降回低位准。同理，再经过三段延迟时间后，延迟单元DUp1正输入端I_P+的输入信号又会再度由低位准升至高位准。如此循环下去，各延迟单元正、负输出入端的信号都会在三段延迟时间后改变状态(即高低位准互换)，形成振荡的时脉；而此时脉的周期就取决于各延迟单元的延迟时间。就如图1所示，延迟单元DUp3正负输出端OP+、OP-的输出信号就可当作振荡器10产生的两个互为反相的时脉CK_p+及CK_p-。

请参考图2。以图1中的延迟单元DUp1为例，图2所示的就是习知技术中延迟单元的电路示意图。习知的延迟单元DUp1中设有电流镜12及第一驱动电路14A、第二驱动电路14B，由直流电源V_dd供应偏压。电流镜12中设有两个p型金属氧化物半导体晶体管(Metal-Oxide Semiconductor，MOS)T7、T8；分别用来产生第一控制电流I_p1及第二控制电流I_p2，晶体管T7、T8的栅极则共同连接至延迟单元DUp1的频率控制端Ncp，统一由控制电压V_p来控制晶体管T7、T8栅极电压的大小。通常晶体管T7、T8实质上具有相同的集合及掺杂，为两匹配(match)的晶体管，并使这两个晶体管产生的第一、第二控制电流I_p1、I_p2也相等。第一驱动电路中14A中设有n型晶体管T1、T3及T5，分别用来当作第一第一输入晶体管、一第一负载晶体管及一第一锁定晶体管；各晶体管的漏极(drain)电连至节点Np1，源极(source)则电连至地端G。晶体管T1的栅极连接于延迟单元DUp1的正输入端I_P+，晶体管T3的栅极电连于漏极以做为一二极管。基于相似的配置，第二驱动电路14B中也有三个n金属氧化物半导体晶体管T2、T4及T6，分别是第二输入晶体管、第二负载晶体管及第二锁定晶体管；各晶体管的漏极电连至节点Np2，源极接至地端G。晶体管T2的栅极为延迟单元的负输入端I_P-，晶体管T4同样也是做二极管式的连接。而晶体管T5的栅极电连于节点Np2，T6的栅极电连于节点Np1，使得这两个第一、第二锁定晶体管形成一类似于锁定电路(latch)的结构。而电流镜12产生的第一控制电流I_p1就由节点Np1流入第一驱动电路14A，第二控制电流I_p2则由节点Np2注入第二驱动电路14B。同时，节点Np1、Np2也分别电连于延迟单元的负输出端OP-及正输出端OP+。晶体管T1、T3、T5会分别和晶体管T2、T4、T6匹配(match)，使图2中延迟单元DUp1的电路结构左右对称。

图2中习知的延迟单元工作的情形可描述如下。电流镜12会对第一驱动电路14A及第二驱动电路14B分别提供第一控制电流Ip1及第二控制电流Ip2。当正输入端I_P+的输入为高位准(电压位准接近电源V_dd的电压)、负输入端I_P-的输入为低位准(电压位准接近地端G的电压)，此时第一驱动电路14A中晶体管T1开启(turn on)而导通，使节点Np1的电压为低位准，而晶体管T3关闭(turn off)不导通；晶体管T5导通，而节点Np1的低位准电压也使晶体管T6关闭。负输入端IP-的低位准使晶体管T2关闭，节点Np2的电压为高位准也使晶体管T4导通。此时第一控制电流I_p1经由导通的晶体管T1、T5流向地端G，第二控制电流I_p2则经由导通的晶体管T4流向地端G，并由此建立正输出端OP+的高位准电压。当正输入端I_P+的输入转为低位准而负输入端I_P-的输入转为高位准时，晶体管T1转为关闭，第一控制电流I_p1会向晶体管T3及T6的栅极充电，使晶体管T3及T6转为导通，并使节点Np1的电压由原来的低位准升高。在此同时，第二控制电流I_p2也会协助抽走晶体管T4、T5栅极的电荷，使节点Np2的电压由原来的高位准降低，并使晶体管T4、T5转为关闭。最后晶体管T1、T4及T5关闭、晶体管T2、T3及T6导通，节点Np1(即负输出端OP-)的电压为高位准，节点Np2(即正输出端OP+)的电压为低位准。接下来当正输入端I_P+的输入再度转为高位准、负输入端I_P-的输入转为低位准时，第二控制电流I_p2则会对晶体管T4、T5充电；第一控制电流I_p1则协助晶体管T3、T6放电。

由以上描述可知，第一控制电流I_p1及第二控制电流I_p2会在正负输入端I_P+、I_P-的位准改变时，分别对第一、第二驱动电路中的晶体管充放电，以使各晶体管改变状态，驱动正负输出端OP+、OP-的电压做出对应的改变。所以，第一控制电流I_p1及第二控制电流I_p2的电流大小会影响延迟单元的延迟时间；这两个控制电流越大，对晶体管充放电的速度就越快，延迟时间就会缩短。在电流镜12中，改变控制电压V_p的大小，就能改变晶体管T7、T8的栅极偏压条件，控制第一、第二控制电流I_p1、I_p2的大小，以进一步控制延迟单元DUp1的延迟时间。另外，正负输出端OP+、OP-的输出信号达到的稳态位准也会影响延迟单元的延迟时间。上述的因素可用图3来说明。请参考图3。图3为图2中延迟单元一输出端(正输出端OP+或负输出端OP-)输出信号的电压波形于高低位准间变化的情形；图3的横轴为时间，纵轴为电压振幅的大小，电压位准V_hp及V_1p则分别是输出端的高、低稳态位准。就如图2所示，要由高稳态位准V_hp降低至低稳态位准V_1p需要T_d1的延迟时间，由低稳态位准V_1p升至高稳态位准V_hp需要T_d2的延迟时间。如前所述，输出端信号位准的转换要由第一控制电流I_p1及第二控制电流I_p2对第一驱动电路14A及第二驱动电路14B充放电；所以第一、第二控制电流的大小实质上控制了输出端波形变化时的变化率(也就是振幅对时间的斜率)。第一、第二控制电流越大，变化率也会更大，使得电压波形能更快地在高低稳态位准间切换，延迟时间T_d1、T_d2也会减少。另一方面，高低稳态位准间的电压差D_v(如图3所标示)也会改变延迟时间的长短；电压差D_v越大，就要花越多的时间来充放电，延迟时间也就变长。总而言之，图2中延迟单元DUp1的延迟时间可说是与第一、第二控制电流的大小成反比，而与电压差D_v成正比。

图2中习知延迟单元的缺点，就是电压差D_v无法适当地控制，导致延迟时间无法有效地调整、缩短。如图2所示，当负输出端OP-的信号为高位准时，晶体管T1、T5皆关闭，节点Np1的高稳态位准是由第一控制电流I_p1注入作为第一负载晶体管的晶体管T3而建立的；同理，第二控制电流I_p2也注入晶体管T4建立正输出端OP+的高稳态位准。如前面讨论过的，若想要加快环式振荡器的时脉频率，就要增加延迟单元中电流镜第一、第二控制电流的大小，以减少各延迟单元的延迟时间。然而，如前所述，增加第一控制电流I_p1的大小，第一负载晶体管T3也会被偏压至较高的跨压，使负输出端OP-输出的高稳态位准变得更高；同理，增加第二控制电流I_p2的大小也会导致正输出端OP+输出的高稳态位准变得更高。这样一来，反而增加高低稳态位准间的电压差D_v，导致延迟时间无法有效缩小。另外，当负输出端OP-输出为高稳态位准时，也会一并使晶体管T7的漏极电压升高。若高稳态位准的电压升高，晶体管T7栅极及漏极间的电压差就可能过小，导致晶体管T7被偏压至三极区(triode region)而无法正常地产生第一控制电流，并使整个延迟单元无法正常动作。同理，晶体管T8也会因输出端OP+的高稳态位准过高而被驱入三极区。

发明内容

因此，本发明的主要目的在于提供一种延迟单元中设有导流电路的环式振荡器，能适当地将电流镜产生的电流重新分配，有效限制高低稳态位准间的电压差，以缩减延迟时间，使延迟单元于高低稳态位准间的切换速度越快，并使本发明中的振荡器能产生更快的时脉。

本发明的技术方案是：一种振荡器，用来产生一时脉；该振荡器包含有复数个延迟单元，其中每一延迟单元包含有：

一第一驱动电路，设有一正输入端、一负输出端及一第一控制端；当该正输入端接收的信号位准为一高位准时，该第一驱动电路会于该负输出端输出一低于该高位准的第一位准的信号；当该正输入端接收的信号位准为低位准时，该第一驱动电路会于该负输出端输出一高于该低位准的第二位准的信号；而该第一控制端用来接收一第一控制电流，当该第一控制电流增加时，该第一驱动电路会使该第一位准升高；当该第一控制电流减少时，该第一驱动电路会使该第二位准降低；

一第二驱动电路，设有一负输入端、一正输出端及一第二控制端；当该负输入端接收的信号位准为一高位准时，该第二驱动电路会于该正输出端输出一低于该高位准的第三位准的信号；当该负输入端接收的信号位准为低位准时，该第二驱动电路会于该正输出端输出一高于该低位准的第四位准的信号；而该第二控制端用来接收一第二控制电流，当该第二控制电流增加时，该第二驱动电路会使该第三位准升高；当该第二控制电流减少时，该第二驱动电路会使该第四位准降低；

其中各延迟单元互相串联，每一延迟单元的正输出端及负输出端分别电连于另一延迟单元的负输入端及正输入端，使得每一延迟单元正输出端及负输出端输出的信号得以经由其他延迟单元而分别反馈至该延迟单元的负输入端及正输入端，并由其中一延迟单元的正输出端或负输出端以产生该时脉；

本发明与习知技术不同之处在于，本振荡器还另设有一导流电路，电连于该正输出端及该负输出端之间，用来根据该正输出端及该负输出端输出信号的位准改变该第一控制电流及该第二控制电流的大小；若该正输出端的信号位准高于该负输出端的信号位准达一预设的位准，则该导流电路会增加该第一控制电流并减少该第二控制电流；若该负输出端的信号位准高于该正输出端的信号位准一预设的位准，则该导流电路会增加该第二控制电流并减少该第一控制电流；该导流电路包含有：

一第一导流单元，电连于该第一控制端及该第二控制端之间；当该导流电路减少该第一控制电流并增加该第二控制电流时，由该第一导流单元将第一控制电流的部分电流分流至该第二控制端以增加该第二控制电流；以及

一第二导流单元，电连于该第一控制端及该第二控制端之间；当该导流电路减少该第二控制电流并增加该第一控制电流时，由该第二导流单元将第二控制电流的部分电流分流至该第一控制端以增加该第一控制电流。

一般来说，延迟单元的延迟时间与高低稳态位准的电压差成正比，与充放电的驱动控制电流成反比。在习知技术中，延迟单元的高稳态位准要由电流镜产生的控制电流注入负载晶体管来产生，一旦要减少延迟时间而增加控制电流，高稳态电压也会随之增加，使得习知延迟单元的延迟时间缩减的程度有限；再者，高稳态位准升高，也会将电流镜中产生控制电流的晶体管错误地偏压至三极区，无法正常工作。

在本发明中的延迟单元，则以两个二极管连接的晶体管形成一导流电路；当延迟单元正负输出端的电压差达到一定程度后，用来建立高稳态位准的负载晶体管的电流会被导流电路分流而减少，以进一步限制高低稳态位准间的电压差，使得本发明中延迟单元的延迟时间得以有效减少，也能维持电流镜中晶体管的偏压正确。因此，本发明中的延迟单元能有效减少延迟时间，使本发明中的振荡器能产生更高频率的时脉。

附图说明

图1为一典型环式振荡器的电路示意图；

图2为一习知用于图1振荡器的延迟单元的电路图；

图3为图2中延迟单元一输出端信号位准改变的波形时序图；

图4为本发明环式振荡器的电路示意图；

图5为图4中延迟单元的电路图；

图6为图4中延迟单元一输出端信号位准改变的波形时序图。

图示的符号说明：

10、20振荡器 12、22电流镜

14A、24A第一驱动电路 14B、24B第一驱动电路

26导流电路

I_p1、I₁第一控制电流 I_p2、I₂第二控制电流

IP+、In+正输入端 IP-、In-负输入端

OP+、Out+正输出端 OP-、Out-负输出端

Ncp、Nc频率控制端 DUp1-DUp3、DU延迟单元

I_1A、I_2A电流 G地端

V_dd电源 T1-T8、M1-M10晶体管

V_p、V_c控制电压

T_d1、T_d2、t_d1、T_d2延迟时间

V_hp、V_h高稳态位准 V_1p、V₁低稳态位准

D_v、D_v0电压差

CKp+、CKp-、CK+、CK-时脉

Np1、Np2、N1、N2、N3A、N 3B、N4A、N4B节点

W、W₀波形 t₀时点

具体实施方式

请参考图4。图4为本发明中环式振荡器20的电路示意图。与图1中典型的环式振荡器10相同，振荡器20中设有复数个延迟单元DU(图4中绘出三个做为代表)。各延迟单元DU具有正输入端In+、负输入端In-、正输出端Out+、负输出端Out-及频率控制端Nc。正负输入端In+、In-分别用来输入两个互为反相的输入信号，负、正输出端Out-、Out+则分别用来输出反相于正、负输入端In+、In-输入信号的输出信号。各延迟单元DU互相串联，各延迟单元DU的正、负输出端Out+、Out-分别连接于次一延迟单元的负、正输入端In-、In+。环式振荡器2 0与习知振荡器10的工作原理相同，都是通过各延迟单元的正负输出入端的连接与反馈来产生位准周期变换的时脉(并输出为两个互为反相的时脉CK+、CK-)，时脉的周期也同样由各延迟单元的延迟时间来决定。各延迟单元DU的延迟时间则可由连接至各频率控制端Nc的控制电压Vc来控制。在不妨碍本发明技术揭露的情形下，振荡器20工作的原理于此不再赘述。

本发明最主要的改进在于延迟单元中的电路设计。请参考图5。图5为本发明中延迟单元DU的电路图。延迟单元DU中设有一电流镜22、一第一驱动电路24A、一第二驱动电路24B及一导流电路26。电流镜22中设有两个匹配的p型金属氧化物半导体晶体管M9、M10，这两个晶体管的栅极共同电连于频率控制端Nc，由控制电压Vc来控制栅极电压，产生电流I₁、I₂(如图5中所标示)。第一驱动电路24A中设有n型晶体管M1、M3及M5，分别作为第一输入晶体管、第一负载晶体管及第一锁定晶体管，这三个晶体管的源极皆接至地端G、漏极皆电连至节点N1。而此节点N1就作为一第一控制端，用来接收由节点N3B注入的第一控制电流I₁。晶体管M1的栅极电连于延迟单元DU的正输入端In+；晶体管M3的栅极电连于漏极，等效上形成一二极管。基于相似的配置，第二驱动电路24B中设有晶体管M2、M4及M6，分别作为第二输入晶体管、第二负载晶体管及第二锁定晶体管；此三晶体管的源极皆电连至地端G，漏极则皆电连于节点N2。节点N2作为一第二控制端，用来接收由节点N4B注入的第二控制电流I2。晶体管M2的栅极电连于延迟单元DU的负输入端In-；晶体管M4连接为一二极管。晶体管M6的栅极则电连于节点N1；连同栅极电连于节点N2的晶体管M5，晶体管M5、M6共同形成一类似于锁定电路的结构。电流镜22的晶体管M9的漏极电连于节点N1，晶体管M10的漏极电连于节点N2；延迟单元DU的负、正输出端Out-、Out+也分别电连于节点N1、N2。晶体管M1、M3及M5分别匹配于晶体管M2、M4及M6，使第一驱动单元24A与第二驱动单元24B形成一对称电路结构。

延迟单元DU与习知延迟单元不同之处，在于本发明延迟单元DU中另加入了导流电路26。导流电路26中设有两个做二极管连接的n型晶体管M7、M8；晶体管M7作为一第一导流单元，其漏极作为一正端，电连于节点N3B；其源极则为一负端，电连于节点N4B。晶体管M8作为一第二导流单元，其漏极作为一正端，电连于节点N4A；其源极作为一负端，电连于节点N3A。

本发明延迟单元DU的工作情形可描述如下。在控制电压Vc维持一定的情形下，电流镜22的晶体管M9、M10会分别产生电流I_1A、I_2A注入节点N3A、N4A。当正输入端In+的输入信号由高位准降至低位准，而负输入端In-的输入信号由低位准升至高位准时，电流I_1A会由节点N1注入第一驱动电路24A，将晶体管M3及M6的栅极充电；由节点N2注入第二驱动电路2 4B的电流I_2A则会协助将晶体管M4、M5的栅极电荷抽走。在节点N1(也就是负输出端Out-)的电压逐渐升高、节点N2的电压(也就是正输出端Out+)的电压逐渐降低的过程中，导流电路26的晶体管M7、M8都会因为各自正负端间的电压差不大而不会导通，故第一控制电流I₁就等于电流镜22产生的电流I_1A；第二控制电流I₂也等于电流I_2A。等到晶体管M1、M5几乎完全关闭而不漏取电流时，电流I_1A会直接由节点N1注入晶体管M3，升高节点N1的电压；相对地此时晶体管M2、M6也完全导通而拉低节点N2的电压，这样一来节点N3B与节点N4B之间的电压差也会越来越大。一旦节点N3B(即负输出端Out-)及节点N4B(即正输出端Out+)的电压差大于一预设值(也就是晶体管M7的临限电压)，晶体管M7就会开始导通，将部分的电流I_1A由节点N3B分流至节点N4B，使流入节点N1的第一控制电流I₁减少，并使流入节点N2的第二控制电流I₂增加。这样晶体管M3导通的程度就会降低，使得节点N1的电压不会持续升高。另一方面，增加后的第二控制电流I2会增加晶体管M4的导通程度，使得节点N2的电压不会降至太低。综合上述两种效应，节点N1、N2间的最后稳态的电压差就会缩小。

当然，当正输出端Out+的电压要升高、负输出端Out-的电压要降低时，节点N2、N1间持续增加的电压差会使晶体管M8的正端与负端的电压差大于晶体管M8的临限电压，使晶体管M8导通，并将晶体管M10产生的电流I_2A经由节点N4A分流至节点N3A。这样第一控制电流I₁增加，以增加晶体管M3的导通程度；第二控制电流I₂则减少，也一并减少晶体管M4的导通程度，使得最后节点N2及节点N1间的电压差受到限制。

请参考图6。图6为图5中延迟单元DU运作时一输出端(正输出端Out+或负输出端Out-)输出信号电压波形变化的示意图；图6的横轴为时间，纵轴为电压振幅。为了比较方便，实线波形W为延迟单元DU的输出波形，虚线波形W0则是图2中习知延迟单元DUp1的输出波形。在延迟单元DU各晶体管M1至M6分别与晶体管T1至T6(见图2)相同、晶体管M9、M10分别与晶体管T7、T8(见图2)相同、控制电压Vc及Vp相同(故电流镜12、22产生的电流也相同)产生的的情形下，习知延迟单元的高低稳态位准分别是电压V_hp、V_1p，两电压相差电压差D_v，在两稳态位准间交换所需的延迟时间为T_d1及T_d2。相较之下，本发明延迟单元的高低稳态位准分别是V_h及V₁，两电压相差电压差D_V0，在两稳态位准间交换所需的延迟时间为t_d1及t_d2。如前所述，延迟单元的延迟时间与高低稳态位准间电压差成正比，与电流镜产生的电流大小成反比；在电流镜电流大小相等的情况下，本发明中延迟单元DU的高低稳态位准间的电压差较小，故延迟单元在高低稳态位准间切换的速度较快，延迟时间也得以有效缩小。而本发明中延迟单元DU的高低稳态电压差之所以能缩小，就是因为设置了导流电路26。以图6为例，在时点t₀当一输出端(设为正输出端Out+)的电压要开始沿波形W上升时，另一输出端(负输出端Out-)的电压也会开始下降(波形未绘出)，并使两输出端间的电压差持续增加，终于使原来未导通的晶体管M8开始导通，将电流镜22的电流I_2A分流，并使第二控制电流I2减少、第一控制电流I₁增加。这样一来，正输出端Out+的电压就会被减少的第二电流限制到高稳态位准V_h，不会持续爬升至习知延迟单元的高稳态位准V_hp。当然，当正输出端Out+的电压开始下降、负输出端Out-的电压也会开始上升，最后使晶体管M7导通，将电流I_1A分流，使第二控制电流I₂增加；而增加的第二电流I₂就会将低稳态位准提高至V₁，而不会降低至习知延迟单元的低稳态位准V_1p。

在习知技术的延迟单元DUp1中，正负输出端OP+、OP-间的电压差难以控制，一方面使得习知延迟单元的延迟时间无法有效地调整缩小、产生出来的时脉频率无法提高；另一方面过高的电压差亦使习知延迟单元中用来提供偏压电流的电流镜易被驱动至三极区而无法正常运作。为了防止电流镜不当操作，习知延迟单元中电流镜产生的电流也不能过高，以免在晶体管T3、T4导通时使正负输出端的高稳态电压过高。相较之下，本发明延迟单元DU中因为加上了导流电路26，能在正负输出端Out+、Out-间电压差过大时，将电流镜22对第一、第二驱动单元24A、24B供应的电流I_1A、I_2A重新分配，以有效限制正负输出端间的电压差。在电流镜产生的电流相同的情况下，本发明延迟单元的延迟时间就能比习知延迟单元的延迟时间缩短；这也会使本发明中延迟单元组成的环式振荡器能产生出更快的时脉。此外，因为本发明延迟单元DU正负输出端的电压受限，也能防止电流镜22的晶体管M9、M10因栅极、漏极间电压差而被驱动至三极区。也因为上述的原因，本发明延迟单元延迟时间调整的幅度也能加大。因为在本发明中，即使调整控制电压Vc而使电流镜22产生较大的电流，也不易因正负输出端的电压过大而将晶体管M9、M10驱入三极区，因此用来控制延迟时间的电流I₁、I₂也可以增高而进一步缩短延迟时间，使本发明中的振荡器能产生低频至较高频率的各种时脉，使时脉频率的调整更具弹性。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims

1.一种振荡器，用来产生一时脉；该振荡器包含有复数个互相串联的延迟单元，其特征是：每一延迟单元包含有：

一第一驱动电路，设有一正输入端及一负输出端

一第二驱动电路，设有一负输入端及一正输出端

一电流镜，电连于该负输出端及该正输出端，用来产生一第一控制电流及一第二控制电流；以及

一导流电路，电连于该正输出端及该负输出端之间，用来根据该正输出端及该负输出端的位准改变该第一控制电流及该第二控制电流的大小，该导流电路包含：

一第一导流单元，电连于该正输出端及该负输出端之间，用来于该负输出端的位准高于该正输出端的位准达到一预设的位准时导通，使得该负输出端的第一控制电流分流至该正输出端；及

一第二导流单元，电连于该正输出端及该负输出端之间，用来于该负输出端的位准低于该正输出端的位准达到一预设的位准时导通，使得该正输出端的第二控制电流分流至该负输出端；

其中，每一延迟单元的正输出端及负输出端分别电连于另一延迟单元的负输入端及正输入端，并由其中一延迟单元的正输出端或负输出端产生该时脉。

2.如权利要求1所述的振荡器，其特征是：该第一导流单元为一N型金属氧化物半导体晶体管，其栅极及漏极电连于该负输出端，源极电连于该正输出端。

3.如权利要求1所述的振荡器，其特征是：该第二导流单元为一N型金属氧化物半导体晶体管，其栅极及漏极电连于该正输出端，源极电连于该负输出端。

4.如权利要求1所述的振荡器，其特征是：

该第一驱动电路包含有：

一第一输入晶体管，其具有一栅极及一漏极；该栅极连接于该正输入端，该漏极连接于该负输出端；

一第一负载晶体管，其具有一正端；该正端连接于该负输出端；以及

一第一锁定晶体管，其具有一栅极及一漏极，该漏极连接于该负输出端，而该栅极连接于该正输出端；

而该第二驱动电路包含有：

一第二输入晶体管，其具有一栅极及一漏极；该栅极连接于该负输入端，该漏极连接于该正输出端；

一第二负载晶体管，其具有一正端；该正端连接于该正输出端；以及

一第二锁定晶体管，其具有一栅极及一漏极，该漏极连接于该正输出端；而该栅极连接于负输出端。

5.如权利要求1所述的振荡器，其特征是：该电流镜另设有一频率控制端，该电流镜可根据该频率控制端的电压大小同时改变该第一控制电流及该第二控制电流的大小。

6.如权利要求5所述的振荡器，其特征是：该电流镜包含有两个金属氧化物半导体晶体管，每一晶体管具有一栅极及一漏极；两晶体管的漏极分别连接于该负输出端及该正输出端；两晶体管的栅极则共同连接于该频率控制端。