CN100339977C

CN100339977C - 分离式栅极快闪存储器及其制造方法

Info

Publication number: CN100339977C
Application number: CNB2004100770671A
Authority: CN
Inventors: 王廷熏
Original assignee: Promos Technologies Inc
Current assignee: Promos Technologies Inc
Priority date: 2004-09-10
Filing date: 2004-09-10
Publication date: 2007-09-26
Anticipated expiration: 2024-09-10
Also published as: CN1747149A

Abstract

本发明提供一种分离式栅极快闪存储器及其制造方法，其中分离式栅极快闪存储器具有一控制栅极、一浮置栅极及一中间介电层，浮置栅极具有一锐角状结构覆盖于控制栅极的部分顶部表面，而中间介电层则设置于控制栅极与浮置栅极之间。

Description

分离式栅极快闪存储器及其制造方法

技术领域

本发明涉及一种分离式栅极快闪存储器的结构和制造方法，特别是涉及一种可由自我对准方式形成的分离式栅极快闪存储器的结构和制造方法。

背景技术

在半导体存储装置中，快闪存储器是一种非挥发性(non-volatile)存储器，且属于可抹除及可编程的只读存储器(erasable programmable read-onlymemory，EPROM)。快闪存储器的优点是其可针对整个存储器区块进行抹除，且抹除速度快，约只需1至2秒。因此，近年来，快闪存储器已被广泛地运用于电子消费性产品，例如：数码相机、数字摄影机、移动电话、手提电脑、随身听等产品上。

图1绘示出一现有分离栅极式快闪存储器的结构剖面图。标号100为一硅基底，基底100中具有一源极区S及一漏极区D。在源极区S上设置有一源极线110。源极线110外侧设置有一浮置栅极104、一氧化层102及一保护层106，且浮置栅极104通过一间隙壁108与源极线110绝缘。以形成间隙壁的方式所形成的弧状控制栅极114设置于浮置栅极104外侧，且以氧化层113作绝缘。另外，位于漏极区D上方接触窗119内的位线120通过层间介电层(interlayer dielectric，ILD)118及间隙壁116与控制栅极(字线)114绝缘。

然而，上述的快闪存储器结构中，弧状控制栅极114的厚度不易控制，亦即不易控制控制栅极的关键图形尺寸(critical dimension，CD)。另外，由于位线119需与控制栅极114保持一间距L以防止位线119与控制栅极114短路而造成元件失效，因此限制了于位线119的线宽而难以生产制造且无法缩短元件之间的间距而降低集成度。

并且，因为现有快闪存储器的制造工艺全部依靠光掩模以界定元件的大小及位置，但是光掩模的精密度有其极限，因此对于线宽较小的元件，光掩模对准的困难度大为提高，只要些微的光刻偏差(misalignment)就足以造成半导体元件电性的短路或断路，使得元件失去原先设计的功能。此外，现有的快闪存储器元件在抹除步骤的操作电压偏高，造成电路设计的复杂化。此外，现有的制造工艺结构乃利用浮置栅极(floating gate)来定义控制栅极(controlgate)的图案。因此，在外围晶体管的栅极需增加额外的沉积及光掩模步骤。

发明内容

有鉴于此，为了解决上述问题，本发明的主要目的在于提供一种分离式栅极快闪存储器的制造方法，可通过自对准的方式形成。此外，本发明的另一目的在于提供一种分离式栅极快闪存储器，可帮助浮置栅极中的电荷在抹除步骤中快速转出(transfer)。并利用控制栅极来定义浮置栅极而精简了制造步骤。

根据上述目的，本发明提供一种分离式栅极快闪存储器的制造方法，包括下列步骤：

(a)提供一半导体基底，其中半导体基底上依序形成有一栅极介电层、一控制栅极、一掺杂氧化层；

(b)从侧面方向移除部份掺杂氧化层；

(c)氧化控制栅极，以在控制栅极侧边露出的表面上形成一氧化层，其中氧化层的顶部呈鸟嘴状；

(d)形成一第一间隙壁于掺杂氧化层上；

(e)形成一填充绝缘层以保护控制栅极、掺杂氧化层及第一间隙壁的一侧边；

(f)以填充绝缘层及第一间隙壁为蚀刻掩模，移除部分露出表面的掺杂氧化层，以形成一锐角状空隙；

(g)氧化暴露的半导体基底及控制栅极以形成一中间介电层；及

(h)形成一第四间隙壁于第一间隙壁及控制栅极的外侧侧壁上，第四间隙壁填满锐角状空隙。

根据上述目的，本发明提供一种分离式栅极快闪存储器，包括：一控制栅极设置于一基板上；一浮置栅极设置于基板上且部分浮置栅极邻接于控制栅极侧壁。控制栅极具有一锐角状结构覆盖于控制栅极的部分顶部表面；及一中间介电层，设置于控制栅极与浮置栅极之间。

为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。

附图说明

图1为显示现有分离栅极式快闪存储器的剖面示意图。

图2-18为显示本发明优选实施例分离栅极式快闪存储器的剖面示意图。

图19为本发明分离式栅极快闪存储器的上视示意图。

简单符号说明

现有技术

100～基底； S～源极区；

D～漏极区； 102、113～氧化层；

104～浮置栅极； 106～保护层；

108～间隙壁； 110～源极线；

110～源极线； 114～控制栅极；

116～间隙壁； 118～层间介电层；

119～接触窗； 120～位线；

L～间距；

本发明技术：

200～半导体基底； 201～栅极介电层；

202、202b、202c～第一导电层；

203～掺杂氧化层； 204～硬掩模层；

204a～图形化硬掩模层； 202a～图形化第一导电层；

203a～图形化的掺杂氧化层；

235～缺口； 205～第一氧化层；

206～牺牲层； 21～开口；

207～第一绝缘层； 207a～第一间隙壁；

208～第二间隙壁； D～漏极区；

210～第二绝缘层； 210a～第三间隙壁；

210b～填充绝缘层； S～源极区；

22～光致抗蚀剂开口； 211～光致抗蚀剂层；

209a～掺杂氧化层； 23～第一导电层顶角；

213～中间介电层； 214～第二导电层；

24～锐角状结构； 214a～第四间隙壁；

215～层间介电层； 216～光致抗蚀剂层；

25～图案化开口； 217～位线接触。

具体实施方式

以下配合图2-19说明本发明的一实施例。图2-19为绘示一本发明的分离栅极式快闪存储器的制造方法的结构剖面图。

首先，请参考图2，提供一半导体基底，半导体基底200上依序形成有一栅极介电层201、一第一导电层202、一掺杂氧化层203及一硬掩模层(氮化层)204，其中掺杂氧化层203可以是例如掺杂磷的掺杂氧化层，磷的掺杂量优选为3％，以使掺杂氧化层203的蚀刻速率较一般热氧化层为快。

接下来，以现有的光刻及蚀刻方法图案化硬掩模层204。并接着以图案化(构图)的硬掩模层为一蚀刻掩模204a，对第一导电层202、掺杂氧化层203及硬掩模层204进行各向异性蚀刻以形成图形化的第一导电层202a及掺杂氧化层203a。

其后，进行一例如浸泡HF的各向同性蚀刻，以从侧面方向蚀刻掺杂氧化层203。其中，由于掺杂氧化层203的蚀刻速率远较栅极介电层201为快，因此可以控制制造工艺条件，例如时间，使仅有少量的栅极介电层201被蚀刻，而能于掺杂氧化层203侧壁产生一缺口235，如图3所示。

如图4所示，进行氧化程序(thermal oxidation)，以在第一导电层202a露出的侧表面上形成一第一氧化层205。在此优选的热氧化温度为800℃～1100℃，且形成的第一氧化层优选的厚度控制在100埃～～300埃。如此，由于上一步骤所形成的缺口，位于掺杂氧化层203a侧边下方的第一氧化层205顶部会呈现一鸟嘴状205a。

其后，如图5所示，于半导体基底200上全面性沉积一例如氧化硅的牺牲层206。在此，牺牲层206的厚度优选为超过图形化硬掩模层204a表面的高度，并接着对牺牲层进行化学机械研磨的CMP的平坦化步骤，直至露出硬掩模层204a。

如图6所示，去除硬掩模层204a以形成一露出掺杂氧化层表面的开口。在此，去除硬掩模层204a的方法优选为一对于氮化硅和氧化硅有很高的蚀刻比的蚀刻氮化硅方法，例如浸泡磷酸。如此，在移除硬掩模层204a能不损伤到硬掩模层204a下方的掺杂氧化层203a。其后，于牺牲层206及开口21内顺应性形成一例如氮化层的第一绝缘层207。在此，沉积的第一绝缘层207厚度优选为500埃～～1000埃。

如图7所示，对第一绝缘层进行各向异性蚀刻(plasma etching或RIE)至露出牺牲层表面，以在该开口内侧侧壁上形成一第一间隙壁207a。在此步骤的各向异性蚀刻，优选为使用CHF₃或是NF₃为反应气体，并辅以等离子体反应的蚀刻方法。

再来，如图8所示，以第一间隙壁207a及牺牲层206为蚀刻掩模，依序对露出表面的掺杂氧化层203a及第一导电层202a进行各向异性蚀刻(plasma etching或RIE)至露出栅极介电层。再如图9所示，以一沉积及回蚀刻方法，于开口露出的第一导电层202b内侧侧壁上形成一例如氮化硅所组成的第二间隙壁208。对开口21进行离子注入步骤，以在对应开口位置的半导体基底形成一漏极区D。

之后，以第一间隙壁207a及第二间隙壁208作为蚀刻掩模，依序对牺牲层206以及露出表面的第一氧化层205、第一导电层202b、栅极介电层201进行各向异性蚀刻(plasma etching或RIE)直至露出半导体基底200，所形成的结构如图10所示。如图11所示，于半导体基底上顺应性形成一第二绝缘层210，在此，第二绝缘层需填满开口21，且第二绝缘层210的材料需与第一间隙壁207a及第二间隙壁208的材料相异，以使后续蚀刻第二绝缘层210能达到自我对准的效果。在此，第二绝缘层210优选为氧化硅所组成。

如图12所示，对第二绝缘层进行各向异性蚀刻(plasma etching或RIE)，以在第一间隙壁207a及第一导电层202c的外侧侧壁形成一第三间隙壁210a并于该开口内形成一填充绝缘层210b。对半导体基底200进行离子注入，以在第三间隙壁210a外侧的半导体基底形成一源极区S。

接下来的步骤为将部分第三间隙壁210a移除，以在后续的步骤形成浮置栅极。在本实施例中，优选的方法，如图13所示，利用曝光显影的方法形成一具有多个开口22的光致抗蚀剂层211，开口22露出部分的第三间隙壁210a。并利用各向异性蚀刻将暴露第三间隙壁210a移除，之后将光致抗蚀剂层211移除。

接下来，如图14所示，以填充绝缘层210b及第一间隙壁207a为蚀刻掩模，对露出表面的掺杂氧化层209a及第一多晶硅202c层进行侧向蚀刻。在此，蚀刻主要为去除部份的掺杂氧化层并圆化第一导电层的顶角23，以在第一导电层的侧边上方会形成一锐角状空隙。因此，在此的蚀刻方法可以是一浸泡HF，或是以CF4或CHF3为蚀刻气体，并调整流量及功率以达到侧向蚀刻掺杂氧化层209a，并修饰第一导电层202c顶角的效果。

如图15所示，对半导体基底200进行氧化程序(thermal oxidation)，以在露出表面的该半导体基底200及该第一导电层202c上形成一中间介电层213。并于半导体基底上全面性且顺应性地沉积一例如多晶硅所组成的第二导电层214，其中第二导电层214会填满该锐角状空隙以形成一锐角状结构24。

如图16所示，对第二导电层进行各向异性蚀刻步骤(plasma etching或RIE)，以在第一间隙壁207a及第一导电层202c的外侧侧壁上形成一第四间隙壁214a。第四间隙壁214a具有上述的锐角状结构24，且第四间隙壁214a用以作为一浮置栅极。

如图17所示，于半导体基底200上依序全面性形成一例如氧化硅所组成的层间介电层215及一光致抗蚀剂层216。定义光致抗蚀剂层形成一图案化开口25以露出该层间介电层215的表面，其中图案化开口25的位置与基板上的漏极区D对应。以光致抗蚀剂层216为蚀刻掩模，对层间介电层215进行蚀刻直至露出漏极区D以形成一位线接触开口。

如图18所示，去除光致抗蚀剂层，并于位线接触开口内填入一金属层以作为位线接触(bit line contact)217。在此，金属层优选为钨、铜、铝或多晶硅层所组成。

请参照图18及图19，图19为本发明分离式栅极快闪存储器的上视示意图，图18为图19延18-18’的剖面图。本发明提供的分离式栅极快闪存储器，包括有具有源极区S及漏极区D的半导体基底200。一控制栅极214a设置于半导体基底200上，且与漏极区D耦接。一浮置栅极214a设置于半导体基底200上，与源极区S耦接，且位于漏极区D的相反侧与控制栅极202c邻接。浮置栅极214a具有一锐角状结构覆盖于控制栅极202c的部分顶部表面。一中间介电层213，设置于控制栅极202c与浮置栅极214a之间。

因此，本发明提供的分离式栅极快闪存储器及其制造方法的控制栅极202c及浮置栅极214a由自我对准的方式形成，可以减少光刻对准的误差，及提升分离式栅极快闪存储器沟道区域的精确度。此外，由于本发明分离式栅极快闪存储器的浮置栅极具有一锐角状结构24，其锐角状结构24具有尖端放电的特性，可以有效降低快闪存储器在抹除数据时的操作电压，避免电路设计的复杂化。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims

1、一种分离式栅极快闪存储器的制造方法，包括下列步骤：

(a)提供一基底，其中该基底上依序形成有一栅极介电层、一控制栅极、一掺杂氧化层及一保护层；

(b)从一侧面方向移除部分该掺杂氧化层以形成一缺口；

(c)形成一中间介电层于该控制栅极的外侧侧壁及该基底上；及

(d)形成一浮置栅极于该保护层及该控制栅极的外侧侧壁，该浮置栅极填入该缺口以形成一锐角状结构。

2、如权利要求1所述的分离式栅极快闪存储器的制造方法，其中该保护层为一第一间隙壁，且该第一间隙壁由氮化硅所组成。

3、如权利要求1所述的分离式栅极快闪存储器的制造方法，其中(b)步骤的移除部分掺杂氧化层以该控制栅极及该第一间隙壁为掩模，利用HF、CF₄或CHF₃对该掺杂氧化层进行蚀刻。

4、如权利要求1所述的分离式栅极快闪存储器的制造方法，其中该中间介电层以一热氧化法所形成。

5、如权利要求1所述的分离式栅极快闪存储器的制造方法，其中(b)步骤包括形成一填充绝缘层于该控制栅极、该掺杂氧化层及该第一间隙壁的内侧壁。

6、如权利要求2所述的分离式栅极快闪存储器的制造方法，其中(a)步骤包括形成一硬掩模层于一导电层上、沉积并研磨一牺牲层于该半导体基底上、去除该硬掩模层以形成一开口、形成该第一间隙壁于该开口的内侧侧壁。

7、如权利要求6所述的分离式栅极快闪存储器的制造方法，其中形成该控制栅极的方法为以该第一间隙壁为掩模，蚀刻该导电层。

8、如权利要求1所述的分离式栅极快闪存储器的制造方法，其中(d)步骤的形成浮置栅极的方法为沉积并回蚀刻一第二导电层。

9、一种分离式栅极快闪存储器的制造方法，包括下列步骤：

(a)提供一半导体基底，其中该半导体基底上依序形成有一栅极介电层、一导电层、一掺杂氧化层及一硬掩模层；

(b)从一侧面方向移除部分该掺杂氧化层；

(c)氧化该导电层，以在该导电层侧边露出的表面上形成一氧化层；

(d)沉积并研磨一牺牲层于该半导体基底上，其中研磨后的牺牲层与该硬掩模层等高；

(e)去除该硬掩模层以形成一开口；

(F)形成一第一间隙壁于该开口的内侧侧壁；

(g)以该第一间隙壁及该牺牲层为掩模，依序对该开口内露出表面的该掺杂氧化层、及该导电层进行蚀刻；

(h)形成一第二间隙壁于该开口内侧侧壁上；

(i)以该第二间隙壁及该第一间隙壁作为蚀刻掩模，依序蚀刻该牺牲层、露出表面的该掺杂氧化层及该导电层至露出该半导体基底；

(j)形成一填充绝缘层于该开口内，并形成一第三间隙壁于该第一间隙壁与该第一导电层的外侧侧壁；

(k)移除部分的第三间隙壁；

(l)以该填充绝缘层及该第一间隙壁为蚀刻掩模，蚀刻部分露出表面的该掺杂氧化层，并且该导电层的侧边上方形成一缺口；

(m)氧化暴露的该半导体基底及该导电层以形成一中间介电层；及

(n)形成一第四间隙壁于该第一间隙壁及该导电层的外侧侧壁上，该第四间隙壁填满该缺口以形成一锐角状结构。

10、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中在(e)步骤后还包括一离子注入步骤，以在该开口露出的该半导体基底形成一漏极区。

11、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中在(j)步骤更包括进行一离子注入步骤，以在该半导体基底形成一源极区。

12、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中该硬掩模层为氮化硅层。

13、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中该导电层为多晶硅层。

14、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中该牺牲层为氧化硅层。

15、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中该第一间隙壁为氮化硅层。

16、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中该第二间隙壁为氮化硅层。

17、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中该第三间隙壁及该填充绝缘层为氧化硅层。

18、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中该第三间隙壁与该第一间隙壁及该第二间隙壁的材料相异。

19、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中(b)步骤及(l)步骤的移除部分掺杂氧化层利用氢氟酸对该掺杂氧化层进行蚀刻。

20、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中该第四间隙壁为多晶硅层。

21、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中该其第四间隙壁为该分离式栅极快闪存储器的浮置栅极。

22、如权利要求9所述的分离式栅极快闪存储器的制造方法，其中该(g)步骤蚀刻后的该导电层为该分离式栅极快闪存储器的控制栅极。

23、一种分离式栅极快闪存储器，包括：

一控制栅极，设置于一基板上；

一浮置栅极，设置于该基板上且邻接该控制栅极的侧壁，该浮置栅极具有一锐角状结构覆盖于该控制栅极的部分顶部表面；及

一中间介电层，设置于该控制栅极与该浮置栅极之间。

24、如权利要求23所述的分离式栅极快闪存储器，还包括一掺杂氧化层位于部分该控制栅极上邻接该中间介电层，及一第一间隙壁位于该掺杂氧化层上且邻接该浮置栅极。

25、如权利要求24所述的分离式栅极快闪存储器，其中该第一间隙壁为氮化硅所组成。

26、如权利要求23所述的分离式栅极快闪存储器，其中该控制栅极与一漏极区耦接。

27、如权利要求23所述的分离式栅极快闪存储器，其中该浮置栅极与一源极区耦接。