La présente invention concerne un procédé de détection d'une perte de synchronisation logique entre un terminal émetteur de données et un terminal récepteur de réseau numérique de communication. On notera que l'invention ne concerne pas la détection, analogique, de la phase des bits de données reçus, qui servirait à asservir un oscillateur fixant les instants de lecture des bits reçus en entrée du récepteur.
Sur une liaison de transmission de données, il peut se produire des perturbations engendrant des erreurs dans la réception des données. Si ces données sont numériques, elles peuvent être protégées par un mot de code assurant une redondance pour ces données. Cependant, un code détecteur et correcteur d'erreurs ne peut, dans le récepteur, corriger les erreurs que dans la mesure où elles sont en nombre limité. Sinon, le récepteur invalide tout un bloc de données.
Or, lorsqu'il s'agit d'une transmission de données par cellules, séparées, d'un groupe d'octets, comme en transmission selon la technique de Multiplexage par Transfert Asychrone (ATM), une cellule émise peut être perdue sans que cela ne soit immédiatement détecté.
Si le flux des données transmises par les cellules successives a préalablement traversé un circuit embrouilleur, un circuit débrouilleur recevant les données sortant du récepteur sera alors désynchronisé logiquement par rapport au circuit embrouilleur car il sera en retard d'une cellule, c'est-à-dire qu'il tentera, sans succès, de débrouiller les bits de la cellule suivant celle qui a été perdue, au moyen d'une clé électronique prévue pour la cellule perdue.
Cette perte de synchronisation logique empêche ainsi le débrouillage, donc l'exploitation, des cellules suivant celle qui a été perdue, jusqu'à ce qu'un algorithme de détection d'un tel défaut entame une procédure pour resynchroniser le débrouilleur, en déterminant puis annulant le retard ci-dessus. Entre temps, de nombreuses cellules restent inexploitables et, s'il s'agit d'une transmission de données qui doivent être exploitées immédiatement, comme la parole numérisée, les données non débrouillées sont définitivement perdues, ce qui peut engendrer un silence de durée perceptible, inacceptable.
La présente invention vise à pallier cet inconvénient.
A cet effet, elle concerne tout d'abord un procédé de détection d'une perte de synchronisation logique entre deux terminaux, l'un émetteur et alimentant un canal de données, l'autre, récepteur, d'un réseau numérique de communication, caractérisé par le fait qu'il comporte les étapes suivantes:
- on réserve, dans le canal de données, un canal de synchronisation dans lequel l'émetteur émet une séquence déterminée de mots de code d'émission,
- le récepteur lit, au rythme d'arrivée des mots de code d'émission, une séquence de mots de code de réception identique à la séquence d'émission et compare les mots de code d'émission et de réception,
- en cas de défaut d'identité de mots de code d'émission et de réception, le récepteur engendre un signal de perte de synchronisation logique pour resynchroniser les deux terminaux.
On détecte ainsi immédiatement, au niveau physique de la transmission, la perte de synchronisation logique, alors que, si cette même détection devait être effectuée par interprétation du flux des données transmises, elle interviendrait avec retard et serait souvent incertaine.
Avantageusement, lors de la comparaison de deux mots de code d'émission et de réception, on détermine leurs positions respectives dans les deux séquences et on compare ces positions pour fournir un signal de resynchronisation représentatif d'un décalage entre lesdites positions.
La resynchronisation peut ainsi être immédiate.
Avantageusement encore, à l'émission, on réunit les bits du canal de données et les bits du canal de synchronisation dans des octets successifs.
Comme les composants logiques usuels transmettent les bits par octets, on peut utiliser une seule chaîne de transmission pour les deux canaux.
L'invention présente un intérêt tout particulier dans le cas où, à l'émission, on embrouille les données, et où, à la réception, on débrouille les données sous la commande éventuelle du signal de perte de synchronisation logique et du signal de resynchronisation.
L'invention concerne aussi un terminal d'un réseau numérique de communication, caractérisé par le fait qu'il est agencé pour la mise en Öuvre du procédé de l'invention et qu'il comporte des moyens séquenceurs pour insérer, dans un canal de transmission de données, un canal de synchronisation pour transmettre une séquence déterminée de mots de code d'émission.
Dans le cas de liaisons bidirectionnelles, le terminal ci-dessus comporte avantageusement d'autres moyens séquenceurs, pour extraire, d'un autre canal de données, un autre canal de synchronisation et recevoir une autre séquence déterminée de mots de code d'émission, ainsi que des moyens comparateurs agencés pour recevoir des mots de code d'émission et des mots de code de réception et engendrer un signal de perte de synchronisation logique en cas de défaut d'identité des mots de code d'émission et de réception.
L'invention sera mieux comprise à l'aide de la description suivante de la forme de réalisation préférée de l'émetteur et du récepteur faisant application du procédé selon l'invention, en référence au dessin annexé, sur lequel:
la fig. 1 est un diagramme par blocs d'une liaison reliant un émetteur à un récepteur mettant en Öuvre le procédé de l'invention,
la fig. 2 représente, en fonction du temps t, des cellules de données transmises selon la technique ATM,
la fig. 3 est un schéma par blocs d'un circuit émetteur de synchronisation logique selon l'invention,
la fig. 4 est un schéma par blocs d'un circuit récepteur détecteur de perte de synchronisation logique selon l'invention et
la fig. 5 illustre, en fonction du temps t, la façon selon laquelle sont regroupés les bits transmis.
Le procédé de l'invention est, dans cet exemple, mis en Öuvre dans une liaison de transmission de parole numérisée, embrouillée et transmise sur un réseau numérique utilisant le principe de la transmission par Multiplexage par Transfert Asynchrone (ATM).
Les bits des données à transmettre proviennent d'un terminal émetteur et y traversent un circuit embrouilleur 1, représenté sur la fig. 1, commandant, à travers un circuit de synchronisation logique 2, un émetteur 3 relié à une ligne 4 du réseau numérique de communication 84.
Un terminal récepteur comporte un récepteur 5, relié en entrée à la ligne 4, dont la sortie attaque un détecteur 6 de perte de synchronisation logique entre l'émetteur 3 et le récepteur 5.
Le détecteur 6 fournit, à un circuit débrouilleur 7, les bits de données reçus ainsi qu'un signal 8 de perte de synchronisation logique, si tel est le cas, accompagné ici d'un signal de resynchronisation 9 indiquant la grandeur du décalage logique correspondant.
De façon connue, l'émetteur 3 reçoit un flux continu de bits et, dans cet exemple, les émet par paquets, ou cellules 10 représentées sur la fig. 2, constitués, très schématiquement, d'un champ 11 de données et d'un champ 12 de signaux de service et d'adresse. Les cellules 10 arrivent à des instants aléatoires au récepteur 5 qui, par une mémoire tampon, restitue un flux continu de données.
On comprendra bien que le découpage, temporaire, en cellules 10 du flux de données, pour leur transport sur la liaison physique 4, est effectué d'une façon systématique qui ne prend pas en compte la signification de ces données, liée à l'application, ou exploitation, prévue.
En d'autres termes, si, comme expliqué plus loin, les données sont rangées dans une suite de motifs pour leur exploitation, ces motifs successifs seront, pour être logés dans les cellules 10 successives, découpés de façon a priori variable d'un motif au suivant, en fonction des longueurs relatives d'un motif et du champ de données 11 des cellules 10.
Dans la présente application, l'embrouilleur 1 reçoit des bits de parole numérisée issus d'un codeur non représenté et, de façon connue, transcode le flux de bits en un flux embrouillé de bits, au moyen d'un clé électronique commandant un circuit de transcodage pouvant prendre un grand nombre d'états se reproduisant de façon cyclique et constituant un motif de transcodage 20, de longueur connue, ici bien supérieure à celle d'une cellule 10.
Les bits du motif 20 sont, ici, émis à rythme fixe par blocs de sept bits, dans un canal de données 19 (fig. 3), vers un registre tampon 21 à accès parallèle/parallèle, en entrée du circuit 2. Les sept sorties correspondantes du registre 21 sont reliées à un multiplexeur 22 à huit entrées adressé par trois bits 23 de poids faible d'un compteur 26 piloté par un circuit d'horloge 27.
Trois bits suivants 24, de poids intermédiaires, du compteur 26 adressent un multiplexeur 28 à huit entrées recevant les huit bits suivants 25, de poids fort, du compteur 26, qui constituent un mot de code d'émission, ou nombre de synchronisation d'émission. Un canal de synchronisation 29 prend naissance en sortie du multiplexeur 28 et parvient à la huitième entrée du multiplexeur 22. La sortie du multiplexeur 22 fournit à l'émetteur 3 les bits à émettre.
En sortie du récepteur 5, le détecteur 6 stocke temporairement chaque octet reçu dans un registre tampon 61 à accès parallèle/parallèle, représenté sur la fig. 4. Sept sorties, correspondant aux positions mémoires du registre 61 qui contiennent les sept bits de données embrouillées, sont reliées aux entrées d'un multiplexeur 62 relié en sortie au débrouilleur 7.
Un registre à décalage 63, à huit sorties parallèles, reçoit le canal de synchronisation 29, c'est-à-dire le huitième bit du registre 61, et avance au rythme d'un signal d'horloge 64, issu d'un compteur d'une base de temps 65 asservie au rythme des bits issus du récepteur 5. Le signal 64 commande aussi la mémorisation dans le registre tampon 61. La fig. 5 illustre, en fonction du temps t, la façon dont les bits du canal de données 19 et du canal de signalisation 29 sont groupés et apparaissent en sortie du registre 61.
Le multiplexeur 62 est adressé par la base de temps 65 à un rythme sept fois plus rapide que celui du signal 64, afin d'assurer l'adaptation de vitesse, entre le récepteur 5 et le débrouilleur 7, nécessitée par l'extraction du bit du canal de synchronisation 29.
Un compteur 66 avance, sous la commande de la base de temps 65, au rythme d'un signal 67, huit fois moindre que celui du signal d'horloge 64. Le compteur 66 est initialisé, en début de transmission de données, par l'envoi d'un signal START, 70, constitué, ici, de deux des mots de synchronisation, éventuellement plus, mais qui ne diffèrent pas d'une unité, ce qui permet à un circuit 69 de détecter la réception du signal START, 70, et d'initialiser le compteur 66.
Le compteur 66 comporte huit sorties fournissant un mot de code de réception, ici un nombre de synchronisation de réception, qui sont reliées au soustracteur 68, relié par ailleurs aux huit sorties du registre 63. Le soustracteur 68 fournit le signal 8, sous forme d'un bit indiquant, à l'état activé, que le résultat de la soustraction entre le nombre de code d'émission (25) et le nombre de code de réception est différent de zéro. Il fournit au débrouilleur 7, en supplément, le résultat lui-même sous forme d'un signal 9 de resynchronisation.
Les sorties du soustracteur 68 fournissant les signaux 8 et 9 sont validées par le signal d'horloge 67, qui présente un facteur de forme de 1/8 afin de limiter cette validation à la seule période du signal 64 pour laquelle les huit bits 25 d'un même nombre de synchronisation d'émission sont, en l'absence de défaut de transmission, mémorisés dans le registre 63.
Le fonctionnement des circuits ci-dessus va maintenant être expliqué.
Les données embrouillées issues de l'embrouilleur 1 sont transmises à l'émetteur 3 par le multiplexeur 22 du circuit 2, qui assure l'adaptation de rythme nécessitée par le fait qu'il insère, dans chaque octet émis, un bit de synchronisation (25) issu du compteur 26, à chaque fois que les trois bits de poids faible 23 effectuent un cycle d'adressage du multiplexeur 22, soit huit pas d'avance du compteur 26. Au début de chaque tel cycle, les trois bits 24 adressent une autre entrée du multiplexeur 28, si bien que les huit bits 25 de poids fort sont lus au bout de huit cycles, soit 64 pas d'avance du compteur 26. Le nombre représenté par les huit bits de poids fort 25, qui est le mot de code ou nombre de synchronisation destiné au récepteur 5, est alors incrémenté d'une unité et est transmis, comme expliqué ci-dessus, lors des 64 pas suivants.
Le compteur 26 repasse par un même état après émission des 256 combinaisons possibles des bits de poids fort 25.
L'émetteur 3 et le récepteur 5 assurent, de façon connue, la transmission du flux de données au moyen des cellules 10.
Le registre 61 du détecteur 6 recevant les octets, le bit (25) du canal de synchronisation 29 est à chaque fois mémorisé dans le registre 63. Après réception des huit bits 25 appartenant à un même nombre émis, les sorties du soustracteur 68 sont validées par le signal 67 pendant une période du signal 64, si bien que le comparateur 68 lit, au rythme d'arrivée des mots de code d'émission, la séquence, qui suit une progression prédéterminée ici à pas unitaire, des mots de code de réception. Cette séquence, constituée par les nombres successifs apparaissant en sortie du compteur 66, est identique à la séquence d'émission et le comparateur 68 compare les mots de code d'émission et de réception.
En cas de défaut d'identité entre le nombre du mot de code d'émission représenté par les huit bits 25 et celui du mot de code de réception prévu, fourni par le compteur 66, le signal de perte de synchronisation 8 passe à l'état actif et le signal 9 fournit la valeur du retard du compteur de réception 66 par rapport aux poids forts 25 du compteur d'émission 26. Une unité dans cette différence correspond donc à un bloc de 64 pas du compteur 26, c'est-à-dire à la longueur de huit octets nécessaire pour transmettre un nombre d'un mot de code d'émission (25).
On détecte et corrige ainsi un retard pouvant atteindre 255 blocs de huit octets.
On remarquera qu'il est possible de détecter et mesurer un retard inférieur à un bloc de huit octets en prévoyant un registre 63 étendu à deux octets et en comparant les bits 25 homologues dans chacun des deux octets, au moyen de huit portes OU exclusif (non représentées) servant de comparateur. Le bit de plus faible poids de chaque octet de bits 25 occupe dans le registre 63, en tenant compte cependant du décalage progressif dû à l'avance du registre 63, la position pour laquelle le OU exclusif correspondant fournit en permanence un niveau logique 1 en sortie, indiquant une discordance permanente. En effet, ce bit de poids le plus faible change d'état d'un nombre de mot de code au suivant, alors que tout autre des sept autres bits 25 reste inchangé au moins une fois après un changement d'état du nombre.
La détection de la position du poids le plus faible des bits 25 peut ainsi s'effectuer en un peu plus d'une période du signal d'horloge 64. Connaissant le décalage de cette position par rapport à la position normale, on peut alors alimenter les huit entrées correspondantes du soustracteur 68 à travers respectivement huit multiplexeurs à huit entrées, non représentés. Ces multiplexeurs sont adressés par trois bits représentant ce décalage, afin d'appliquer au soustracteur 68 un octet de bits 25 correctement cadré, c'est-à-dire correspondant à un même nombre de synchronisation, octet pouvant présenter un décalage compris entre 0 et 7 bits par rapport à sa position prévue (registre 63 tel que représenté, à seulement un octet).
La valeur du décalage correspondant peut alors être fournie avec le signal de resynchronisation 9. pour augmenter la précision de l'information qu'il fournit.
Les signaux 8 et 9 servent aussi à resynchroniser le détecteur 6, pour rétablir la bonne réception physique des données. De plus, dans cette application, le signal 8 sert à commander le débrouilleur 7 pour qu'il entame une procédure de resynchronisation. Une telle procédure est connue et n'est donc pas décrite ici. Dans cet exemple, le signal 9 de resynchronisation permet au débrouilleur 7 de se resynchroniser de façon déterministe, donc rapide, puisqu'il suffit, pour retrouver sa position correcte dans le motif d'embrouillage/débrouillage, de corriger sa position erronée par la valeur de son retard, ou décalage.
Dans le cas où, comme ici, le risque majeur est la perte d'une cellule 10, le champ de données 11 des cellules a une taille, en nombre d'octets, qui est un multiple entier du nombre d'octets, ici huit octets, nécessaire pour transmettre les huit bits 25 du canal de synchronisation 29. Ainsi, le décalage, en cas de défaut, est égal à ce multiple entier, ce qui facilite la correction du défaut.
Il aurait aussi pu être prévu, contrairement à ce qui a été indiqué initialement, de transmettre le motif 20 dans un nombre entier déterminé de cellules 10, pouvant par exemple transmettre huit octets chacune dans le champ 11. C'est-à-dire qu'il est avantageux d'émettre les données par paquets d'un nombre déterminé de cellules 10 en synchronisant les motifs 20 et les cellules 10, par exemple en choisissant une longueur de, motif 20 qui soit un multiple entier de la longueur du champ 11, afin que la perte d'une cellule 10 n'affecte qu'un seul motif 20, en une position prédéterminée parmi plusieurs.
Afin d'augmenter le débit offert aux données de l'embrouilleur 1, il aurait pu être prévu de n'insérer le bit du mot de synchronisation d'émission que dans un nombre limité d'octets transmis, par exemple tous les huit octets, afin de transmettre 63 bits de parole, contre 56 précédemment, dans chaque bloc de huit octets. Il aurait aussi pu être prévu de réserver au canal de synchronisation 29 au moins un emplacement de bit uniquement dans des octets déterminés séparés les uns des autres par un nombre déterminé d'octets. En particulier, on aurait pu prévoir de transmettre plusieurs bits du canal de synchronisation 29 dans certains des octets transmis, éventuellement huit bits, quitte, comme ci-dessus, à réserver les autres octets aux données de l'embrouilleur 1.
En d'autres termes, le canal de synchronisation 29 peut être multiplexé de façon spatiale et/ou temporelle avec le canal de données 19, d'une façon fixe ou variable connue du détecteur 6.
Dans le cas où des transmissions dans un sens et l'autre devraient pouvoir être établies entre les deux terminaux, chacun comporterait avantageusement les moyens d'émission 1-3 et les moyens de réception 5-7.
On comprendra que le format du champs de données 11 décrit, ici huit ensembles de un octet de bits, n'est donné qu'à titre d'exemple et que des ensembles de bits de taille autre que l'octet peuvent être choisis et regroupés en tout nombre souhaité pour constituer le champ de données d'une cellule.
The present invention relates to a method for detecting a loss of logical synchronization between a data sending terminal and a receiving digital communication network terminal. It will be noted that the invention does not relate to the analogue detection of the phase of the received data bits, which would serve to control an oscillator fixing the instants for reading the bits received at the input of the receiver.
On a data transmission link, there may be disturbances causing errors in the reception of data. If this data is digital, it can be protected by a code word ensuring redundancy for this data. However, an error detecting and correcting code can only correct errors in the receiver insofar as they are limited in number. Otherwise, the receiver invalidates an entire data block.
However, when it is a question of a transmission of data by separate cells, of a group of bytes, as in transmission according to the technique of Multiplexing by Asychronous Transfer (ATM), a transmitted cell can be lost without this is not immediately detected.
If the flow of data transmitted by the successive cells has previously passed through a scrambling circuit, a descrambler circuit receiving the data leaving the receiver will then be logically desynchronized with respect to the scrambling circuit because it will be one cell behind, i.e. - say that it will try, unsuccessfully, to unscramble the bits of the cell following that which has been lost, by means of an electronic key provided for the lost cell.
This loss of logical synchronization thus prevents the unblocking, therefore the operation, of the cells following that which has been lost, until an algorithm for detecting such a fault begins a procedure to resynchronize the descrambler, by determining then canceling the above delay. In the meantime, many cells remain unusable and, if it is a transmission of data which must be exploited immediately, like digitized speech, the unscrambled data are definitively lost, which can generate a perceptible silence of duration , unacceptable.
The present invention aims to overcome this drawback.
To this end, it relates first of all to a method for detecting a loss of logical synchronization between two terminals, one transmitting and supplying a data channel, the other, receiving, of a digital communication network, characterized by the fact that it comprises the following stages:
- a synchronization channel is reserved in the data channel in which the transmitter transmits a determined sequence of emission code words,
the receiver reads, at the rate of arrival of the transmission code words, a sequence of reception code words identical to the transmission sequence and compares the transmission and reception code words,
- in the event of a fault in the identity of transmission and reception code words, the receiver generates a loss of logical synchronization signal to resynchronize the two terminals.
This immediately detects, at the physical level of the transmission, the loss of logical synchronization, whereas, if this same detection were to be carried out by interpretation of the flow of the transmitted data, it would occur with delay and would often be uncertain.
Advantageously, when comparing two transmission and reception code words, their respective positions are determined in the two sequences and these positions are compared to provide a resynchronization signal representative of an offset between said positions.
Resynchronization can thus be immediate.
Advantageously also, on transmission, the bits of the data channel and the bits of the synchronization channel are combined in successive bytes.
As the usual logical components transmit the bits by bytes, it is possible to use only one transmission chain for the two channels.
The invention is of particular interest in the case where, on transmission, the data is scrambled, and where, on reception, the data is unscrambled under the possible control of the loss of logic synchronization signal and of the resynchronization signal .
The invention also relates to a terminal of a digital communication network, characterized in that it is arranged for implementing the method of the invention and that it includes sequencing means for inserting, into a communication channel data transmission, a synchronization channel for transmitting a determined sequence of emission code words.
In the case of bidirectional links, the above terminal advantageously comprises other sequencing means, for extracting from another data channel another synchronization channel and receiving another determined sequence of emission code words, as well as comparator means arranged to receive emission code words and reception code words and generate a signal of loss of logical synchronization in the event of a lack of identity of the emission and reception code words.
The invention will be better understood using the following description of the preferred embodiment of the transmitter and the receiver applying the method according to the invention, with reference to the appended drawing, in which:
fig. 1 is a block diagram of a link connecting a transmitter to a receiver implementing the method of the invention,
fig. 2 represents, as a function of time t, data cells transmitted according to the ATM technique,
fig. 3 is a block diagram of a logic synchronization transmitter circuit according to the invention,
fig. 4 is a block diagram of a receiver circuit detecting a loss of logical synchronization according to the invention and
fig. 5 illustrates, as a function of time t, the way in which the transmitted bits are grouped.
The method of the invention is, in this example, implemented in a digital speech transmission link, scrambled and transmitted over a digital network using the principle of transmission by Asynchronous Transfer Multiplexing (ATM).
The bits of the data to be transmitted come from a transmitting terminal and pass there through a scrambling circuit 1, represented in FIG. 1, controlling, through a logic synchronization circuit 2, a transmitter 3 connected to a line 4 of the digital communication network 84.
A receiver terminal includes a receiver 5, connected at the input to line 4, the output of which attacks a detector 6 of loss of logical synchronization between the transmitter 3 and the receiver 5.
The detector 6 supplies, to a descrambler circuit 7, the data bits received as well as a signal 8 of loss of logical synchronization, if this is the case, accompanied here by a resynchronization signal 9 indicating the magnitude of the corresponding logical offset .
In known manner, the transmitter 3 receives a continuous stream of bits and, in this example, transmits them in packets, or cells 10 shown in FIG. 2, made up, very schematically, of a data field 11 and a field 12 of service and address signals. The cells 10 arrive at random times at the receiver 5 which, by a buffer memory, restores a continuous flow of data.
It will be understood that the temporary division into cells 10 of the data stream, for their transport on the physical link 4, is carried out in a systematic manner which does not take into account the meaning of these data, linked to the application. , or exploitation, planned.
In other words, if, as explained below, the data are arranged in a series of patterns for their exploitation, these successive patterns will, in order to be accommodated in the successive cells, be cut out a priori from a pattern to the next, depending on the relative lengths of a pattern and the data field 11 of cells 10.
In the present application, the scrambler 1 receives bits of digitized speech from an encoder not shown and, in known manner, transcodes the bit stream into a scrambled bit stream, by means of an electronic key controlling a circuit transcoding which can take a large number of cyclically reproducing states and constituting a transcoding pattern 20, of known length, here much greater than that of a cell 10.
The bits of the pattern 20 are, here, transmitted at a fixed rate in blocks of seven bits, in a data channel 19 (FIG. 3), to a buffer register 21 with parallel / parallel access, at the input of the circuit 2. The seven corresponding outputs of register 21 are connected to a multiplexer 22 with eight inputs addressed by three least significant bits 23 of a counter 26 controlled by a clock circuit 27.
Three following bits 24, of intermediate weight, of counter 26 address a multiplexer 28 with eight inputs receiving the following eight bits 25, of high weight, of counter 26, which constitute a code word of emission, or number of synchronization of program. A synchronization channel 29 arises at the output of the multiplexer 28 and arrives at the eighth input of the multiplexer 22. The output of the multiplexer 22 supplies the transmitter 3 with the bits to be transmitted.
At the output of the receiver 5, the detector 6 temporarily stores each byte received in a buffer register 61 with parallel / parallel access, shown in FIG. 4. Seven outputs, corresponding to the memory positions of register 61 which contain the seven scrambled data bits, are connected to the inputs of a multiplexer 62 connected at output to the descrambler 7.
A shift register 63, with eight parallel outputs, receives the synchronization channel 29, that is to say the eighth bit of the register 61, and advances at the rate of a clock signal 64, coming from a counter. of a time base 65 slaved to the rhythm of the bits coming from the receiver 5. The signal 64 also controls the storage in the buffer register 61. FIG. 5 illustrates, as a function of time t, the way in which the bits of the data channel 19 and of the signaling channel 29 are grouped and appear at the output of the register 61.
The multiplexer 62 is addressed by the time base 65 at a rate seven times faster than that of the signal 64, in order to ensure the speed adaptation, between the receiver 5 and the descrambler 7, required by the extraction of the bit synchronization channel 29.
A counter 66 advances, under the control of the time base 65, at the rate of a signal 67, eight times less than that of the clock signal 64. The counter 66 is initialized, at the start of data transmission, by l sending of a START signal, 70, consisting, here, of two of the synchronization words, possibly more, but which do not differ by one, which allows a circuit 69 to detect the reception of the START signal, 70 , and initialize the counter 66.
The counter 66 has eight outputs providing a reception code word, here a reception synchronization number, which are connected to the subtractor 68, which is also connected to the eight outputs of the register 63. The subtractor 68 provides the signal 8, in the form of a bit indicating, in the activated state, that the result of the subtraction between the number of transmission code (25) and the number of reception code is different from zero. It provides the descrambler 7, in addition, the result itself in the form of a resynchronization signal 9.
The outputs of the subtractor 68 supplying the signals 8 and 9 are validated by the clock signal 67, which has a form factor of 1/8 in order to limit this validation to the only period of the signal 64 for which the eight bits 25 d 'the same number of transmission synchronizations are, in the absence of a transmission fault, stored in register 63.
The operation of the above circuits will now be explained.
The scrambled data from the scrambler 1 is transmitted to the transmitter 3 by the multiplexer 22 of the circuit 2, which ensures the timing adaptation required by the fact that it inserts, in each transmitted byte, a synchronization bit ( 25) from the counter 26, each time the three least significant bits 23 carry out an addressing cycle of the multiplexer 22, ie eight steps ahead of the counter 26. At the start of each such cycle, the three bits 24 address another input of the multiplexer 28, so that the eight most significant bits 25 are read after eight cycles, ie 64 steps ahead of the counter 26. The number represented by the eight most significant bits 25, which is the code word or synchronization number intended for receiver 5, is then incremented by one and is transmitted, as explained above, during the following 64 steps.
The counter 26 returns to the same state after transmission of the 256 possible combinations of the most significant bits 25.
The transmitter 3 and the receiver 5 ensure, in a known manner, the transmission of the data stream by means of the cells 10.
The register 61 of the detector 6 receiving the bytes, the bit (25) of the synchronization channel 29 is each time stored in the register 63. After reception of the eight bits 25 belonging to the same transmitted number, the outputs of the subtractor 68 are validated by signal 67 during a period of signal 64, so that comparator 68 reads, at the rate of arrival of the emission code words, the sequence, which follows a predetermined progression here in unitary steps, of code words reception. This sequence, constituted by the successive numbers appearing at the output of the counter 66, is identical to the transmission sequence and the comparator 68 compares the words of transmission and reception code.
In the event of a lack of identity between the number of the transmission code word represented by the eight bits 25 and that of the expected reception code word, supplied by the counter 66, the loss of synchronization signal 8 goes to active state and the signal 9 provides the value of the delay of the reception counter 66 with respect to the most significant 25 of the transmission counter 26. A unit in this difference therefore corresponds to a block of 64 steps of the counter 26, that is to say that is, the length of eight bytes required to transmit a number of a program code word (25).
A delay of up to 255 blocks of eight bytes is thus detected and corrected.
It will be noted that it is possible to detect and measure a delay less than a block of eight bytes by providing a register 63 extended to two bytes and by comparing the homologous bits 25 in each of the two bytes, by means of eight exclusive OR gates ( not shown) serving as a comparator. The least significant bit of each byte of bits 25 occupies in register 63, however taking into account the progressive shift due to the advance of register 63, the position for which the corresponding exclusive OR permanently provides a logic level 1 in exit, indicating a permanent discrepancy. Indeed, this least significant bit changes state from one number of code words to the next, while any other of the other seven bits 25 remains unchanged at least once after a change of state of the number.
The detection of the position of the least significant of the bits 25 can thus be carried out in a little more than one period of the clock signal 64. Knowing the offset of this position relative to the normal position, it is then possible to supply the eight corresponding inputs of the subtractor 68 through respectively eight multiplexers with eight inputs, not shown. These multiplexers are addressed by three bits representing this offset, in order to apply to subtractor 68 a byte of bits 25 correctly framed, that is to say corresponding to the same synchronization number, byte may have an offset between 0 and 7 bits relative to its intended position (register 63 as shown, only one byte).
The value of the corresponding offset can then be supplied with the resynchronization signal 9. to increase the precision of the information it provides.
The signals 8 and 9 also serve to resynchronize the detector 6, to restore good physical reception of the data. In addition, in this application, the signal 8 is used to control the descrambler 7 so that it begins a resynchronization procedure. Such a procedure is known and is therefore not described here. In this example, the resynchronization signal 9 allows the descrambler 7 to resynchronize in a deterministic manner, therefore rapid, since it suffices, to recover its correct position in the scrambling / descrambling pattern, to correct its erroneous position by the value of its delay, or lag.
In the case where, as here, the major risk is the loss of a cell 10, the data field 11 of the cells has a size, in number of bytes, which is an integer multiple of the number of bytes, here eight bytes, necessary to transmit the eight bits 25 of the synchronization channel 29. Thus, the offset, in the event of a fault, is equal to this integer multiple, which facilitates the correction of the fault.
Contrary to what was initially indicated, provision could also have been made to transmit the pattern 20 in a determined whole number of cells 10, which could for example transmit eight bytes each in field 11. That is to say that it is advantageous to transmit the data in packets of a determined number of cells 10 by synchronizing the patterns 20 and the cells 10, for example by choosing a length of, pattern 20 which is an integer multiple of the length of the field 11 , so that the loss of a cell 10 affects only one motif 20, at a predetermined position among several.
In order to increase the bit rate offered to the data of the scrambler 1, provision could have been made to insert the bit of the transmission synchronization word only in a limited number of transmitted bytes, for example every eight bytes, in order to transmit 63 speech bits, compared to 56 previously, in each block of eight bytes. Provision could also have been made to reserve at least one bit location for synchronization channel 29 only in determined bytes separated from one another by a determined number of bytes. In particular, provision could have been made to transmit several bits of the synchronization channel 29 in some of the bytes transmitted, possibly eight bits, even if, as above, reserving the other bytes for the data of the scrambler 1.
In other words, the synchronization channel 29 can be spatially and / or temporally multiplexed with the data channel 19, in a fixed or variable manner known to the detector 6.
In the case where transmissions in one direction and the other should be able to be established between the two terminals, each would advantageously include the transmission means 1-3 and the reception means 5-7.
It will be understood that the format of the data field 11 described, here eight sets of one byte of bits, is given only by way of example and that sets of bits of size other than the byte can be chosen and grouped in any number desired to constitute the data field of a cell.