CH640668A5

CH640668A5 - Von einem eingangssignal abhaengige zeitverzoegerungsschaltung.

Info

Publication number: CH640668A5
Application number: CH3679A
Authority: CH
Inventors: Stig Aviander; Curt Jacobsson
Original assignee: Asea Ab
Priority date: 1978-02-09
Filing date: 1979-01-04
Publication date: 1984-01-13
Also published as: FI65685C; DE2903555C2; SE7801510L; GB2016839B; GB2016839A; FR2417174A1; CA1123516A; FR2417174B1; FI65685B; DE2903555A1; YU29379A; US4275356A; FI790390A; SE410369B

Description

Die Erfindung betrifft eine Zeitverzögerungsschaltung nach dem Oberbegriff des Anspruchs 1. Eine solche, digitale Komponenten aufweisende Zeitverzögerungsschaltung ist insbesondere für lange Verzögerungszeiten bestimmt.

Es ist bekannt, dass aus analogen Komponenten aufgebaute Zeitverzögerungsschaltungen wegen der in RC-Netz-werken mit hohen Widerstands- und Kapazitätswerten unvermeidlichen Leckbixö'Tie nur für begrenzte Verzögerungszeiten geeignet sind. Längere Verzögerungszeiten lassen sich insbesondere dann nicht erreichen, wenn die Abhängigkeit zwischen der Zeitverzögerung und dem Wert des Stromes nicht linear, sondern exponentiell ist, z.B. wenn die Zeitverzögerung mit dem Quadrat oder der dritten Potenz des Stromwertes ansteigt, weil dann unlineare Schaltungskreise erforderlich sind. Dabei ist auch die erreichbare Zeitspanne zwischen der längsten und der kürzesten Verzögerungszeit begrenzt.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Zeitverzögerungsschaltung zu schaffen, welche eine derartige Begrenzung zwischen der längsten und der kürzesten erreichbaren Verzögerungszeit nicht aufweist.

Die gestellte Aufgabe wird erfindungsgemäss durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.

Die Rechenschaltung der erfindungsgemässen Zeitverzögerungsschaltung dient zur Erzeugung von Impulsen in Abhängigkeit vom Eingangssignal, welche Impulse dem nachgeschalteten Zähler zugeführt werden, der nach einer vorbestimmten Anzahl von Impulsen ein Auslösesignal abgibt. Bei dem mindestens einen digital steuerbaren Frequenz-Multiplikationsglied der Rechenschaltung kann es sich um einen «Binary Rate Multiplier» abgekürzt BRM oder um einen «Decade Rate Multiplier» abgekürzt DRM handeln. Die Frequenz des Referenzsignals kann zur Vorbestimmung einstellbar sein. Die gewünschte Zeitverzögerung vom Überschreiten des Schwellwertes des Eingangssignals bis zur Abgabe des Auslösesignals ist somit einerseits vom Produkt der Frequenz des Referenzsignals und dem Steuersignal und andererseits von der Einstellung des Zählers abhängig.

Anhand der Zeichnung wird ein Ausführungsbeispiel der Erfindung näher erläutert. Die einzige Figur zeigt ein Schaltbild einer Zeitverzögerungsschaltung.

Ein der Zeitverzögerungsschaltung Z zugeführtes Eingangssignal I wird in einem ersten Wandler 1 in eine entsprechende Spannung U umgewandelt. Diese Spannung U wird in einem zweiten Wandler 2 in eine, dem Eingangssignal I proportionale, durch mehrere simultane Digitalsignale dargestellte binäre Zahl n umgewandelt, die beispielsweise aus vier binären Ziffern bestehen kann. Die Spannung U wird auch einem Niveaudetektor 3 zugeführt, der erst dann ein Ausgangssignal an den ersten Eingang eines UND-Gliedes 4 abgibt, wenn das Eingangssignal I einen bestimmten, einstellbaren Schwellwert überschreitet. Ein Oszillator 5 liefert ein Signal mit einer bestimmten, jedoch einstellbaren Frequenz f, welches dem zweiten Eingang des UND-Gliedes 4 zugeführt wird. Am Ausgang des UND-Gliedes 4 tritt somit ein Signal a mit der Frequenz f auf, wenn der am Niveaudetektor 3 eingestellte Schwellwert der Spannung U überschritten wird.

Zwei in Reihe geschaltete Frequenz-Multiplikationsglieder 61 und 62 bilden eine Rechenschaltung der Zeitverzögerungsschaltung. Anstelle der dargestellten zwei Frequenz-Multiplikationsglieder kann die Rechenschaltung auch nur ein einziges oder mehrere davon aufweisen. Diese Frequenz-Multiplikationsglieder können, wie dargestellt, vom Typ BRM sein oder auch vom Typ DRM sein, wobei diese Abkürzung eingangs bereits erläutert wurden.

Ein 4-Bit-Multiplikationsglied dieses Typs gibt eine Ausgangsimpulsfrequenz ab, wobei es sich um die Impulsfrequenz handelt, die mit Vi6 der binären Zahl multipliziert ist, die dem Multiplikationsglied als Steuersignal zugeführt wird, und die im vorliegenden Fall vom Eingangssignal I abhängig ist. In der Figur ist die Steuerung der Multiplikationsglieder 61 und 62 mit den Pfeilen 71 und 72 bezeichnet. Das Signal a am Eingang des ersten Multiplikationsgliedes 61 weist entsprechend dem vorstehenden Text eine konstante Frequenz = f auf. Das Signal b, das am Ausgang des ersten Multiplikationsgliedes 61 auftritt, wird die Frequenz f • n/k haben, wobei k eine für das Multiplikationsglied 61 bestimmte Konstante ist, die bei einem 4-Bit-Multiplikationsglied =16 und bei einem Multiplikationsglied des Typs DRM = 10 ist.

Wenn man annimmt, dass die binäre Zahl 7 ist, so wird die Frequenz des Signals b = f • 7/16 für ein Multiplikationsglied des Typs BRM und f • 7/10 für ein Multiplikationsglied des Types DRM sein.

Da im dargestellten Ausführungsbeispiel dem ersten Multiplikationsglied 61 ein zweites Multiplikationsglied 62 nachgeschaltet ist, ergibt sich am Ausgang des zweiten Multiplikationsgliedes 62 ein Signal c mit der Frequenz = f • n2/k2, vorausgesetzt, dass die beiden Multiplikationsglieder einander gleich sind. Setzt man die genannten Werte von n und k ein, so wird die Frequenz für das Signal c = f • 49/256 sein.

Wenn die Rechenschaltung, wie im dargestellten Ausführungsbeispiel zwei in Reihe geschaltete Multiplikationsglieder 61 und 62 aufweist, so ergibt sich also ein quadratisches Verhältnis zwischen dem Eingangssignal n und der Frequenz des Ausgangssignals c bei unveränderter Frequenz f.

Durch eine Kaskadenschaltung von mehreren 4-Bit-Multiplikatoreinheiten innerhalb jede des Multiplikations-

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gliedes 61 bzw. 62 ergibt sich ein Multiplikationsglied mit mehreren Bits und damit eine bedeutend bessere Auflösung des Wertes für das Eingangssignal. Die Kaskadenschaltung wird auf eine für diese Multiplikatoreinheiten bekannte Weise vorgenommen. Durch die Kaskadenschaltung erhalten die Multiplikationsglieder 61 und 62 eine grössere Anzahl Bits, und demzufolge muss der A/D-Umformer 2 in dieser Hinsicht den Multiplikationsgliedern angepasst sein.

Das die Ausgangsfrequenz des zweiten Multiplikationsgliedes 62 enthaltende Signal c wird einem binären Zähler 8 bekannter Ausführung zugeführt. Wenn der Zähler einen im voraus festgelegten Inhalt erreicht, gibt er ein Ausgangssignal an seinem Ausgang 9 ab.

Eine Verlängerung der Zeit, die von dem Augenblick, in welchem das Zeitverzögerungsglied startet, bis zu dem 5 Augenblick, in welchem der Zähler 8 ein Ausgangssignal abgibt, verstreichen soll, kann entweder durch eine Vermehrung der Anzahl von Impulsen, die der Zähler zählen soll, bevor er ein Ausgangssignal abgibt, oder dadurch, dass die Frequenz f des Oszillators auf einen niedrigeren Wert einge-10 stellt wird, oder durch eine Kombination dieser beiden Massnahmen erfolgen.

1 Blatt Zeichnungen

Claims

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1. Von einem Eingangssignai abhängige Zeitverzögerungsschaltung (Z), mit-Wandlern (1.2) zum Umformen eines analogen Eingangssignals (1) in eine, dem Eingangssignal (I) proportionale, durch mehrere simultane Digitalsignale dargestellte binäre Zahl (n), mit Schaltungsgliedern (3,4, 5) zum Liefern eines eine vorbestimmte Frequenz aufweisenden Referenzsignals (a) beim Überschreiten eines vorbestimmten Schwellwertes des Eingangssignal (I), sowie mit einer Rechenschaltung, dadurch gekennzeichnet, dass die Rechenschaltung mindestens ein digital steuerbares Frequenz-Multi-plikationsglied (61,62) aufweist, auf dessen Eingänge ein aus der binären Zahl (n) bestehendes Steuersignal und das eine Eingangsfrequenz darstellende Referenzsignal (a) geschaltet sind, während dessen Ausgang mit einem Zähler (8) verbunden ist, um diesem ein Signal (c) zuzuführen, dessen Frequenz dem Produkt der Frequenz des Referenzsignals (a) und der binären Zahl (n) proportional ist, wobei der Zähler (8) dazu eingerichtet ist, ein Ausgangssignal abzugeben, wenn der gezählte Wert des ihm zugeführten Signals (c) einen vorbestimmten Referenzwert erreicht.

2. Zeitverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Rechenschaltung mindestens zwei in Reihe geschaltete Frequenz-Multiplikationsglieder (61, 62) aufweist, um ein Signal (c) abzugeben, dessen Frequenz mindestens zur zweiten Potenz der binären Zahl (n) proportional ist.

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'PATENTANSPRÜCHE

3. Zeitverzögerungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jedes der Frequenz-Multiplika-tionsglieder eine Kaskadenschaltung von mindestens zwei Multiplikatoreinheiten aufweist.

4. Zeitverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass das mindestens eine Frequenz-Multiplikationsglied entweder Binär-Multiplikatoren oder Decaden-Multiplikatoren aufweist.