CH631018A5 - Data processing installation - Google Patents

Description

45 La présente invention concerne une installation de traitement de données. Elle se situe donc dans le domaine des ordinateurs numériques, c'est-à-dire le domaine des procédés et appareils grâce auxquels les états de divers circuits de verrou, de bascule, etc. ..., dans un ensemble de traitement de données, 50 sont explorés dans un but d'analyse d'entretien et d'erreur.

Dans les installations de traitement de données à grande échelle et grande vitesse, la capacité de détecter l'état de tout verrou ou bascule ou autre circuit dans le système de traitement de données est désirable en particulier pour l'analyse et la détec-55 tion de conditions de défaut. Les installations de la technique antérieure ont fréquemment comporté des points clés à câblage direct dans le système de traitement de données vers un tableau ou pupitre de commande afin d'illuminer les lampes du pupitre pour donner ainsi une indication de l'état des circuits de mémo-60 risation dans le système. La tentative de câblage direct devient toutefois impossible à maîtriser pour de grands systèmes de traitement de données parce que le nombre de lampes à illuminer sur le pupitre du système devient trop grand pour une analyse utile ou intéressante de la part de l'opérateur.

65 D'autres installations de la technique antérieure ont utilisé la capacité de calcul du système pour enregistrer des données en utilisant les parcours de données classiques du système de traitement afin de mémoriser les états du circuit en des emplacements

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prescrits de la mémoire du système. L'utilisation des parcours de données normaux dans le système de mémorisation offre le problème que si le parcours de données ou le circuit de commande qui lui est associé est défectueux, l'information enregistrée est erronée, ce qui rend la localisation du défaut et son isolement difficiles tout en prenant beaucoup de temps.

A cause de ces problèmes s'attachant aux installations de traitement de données de la technique antérieure, il existe un besoin pour un accès amélioré aux circuits de mémorisation dans le système de traitement de données afin de faciliter l'analyse d'une information d'entretien et à d'autres fins. Le but de l'invention consiste notamment en l'obtention de telles performances.

Conformément à l'invention, ce but est atteint par la présence des caractères énoncés dans la revendication 1.

Les revendications dépendantes définissent des formes d'exécution particulièrement avantageuses, notamment quant à leur fiabilité, l'efficacité de leurs structures, leur économie, et la qualité de leur construction.

On note que, du moment que l'adressage et l'accès se font sous la commande d'un programme secondaire dans un ordinateur numérique, la séquence suivant laquelle les divers circuits sont adressés et mis en accès peut être modifiée aisément. Ceci offre donc l'avantage d'une grande souplesse dans la manière dont on a accès aux informations, pour une localisation de défaut ou pour tout autre but.

L'invention offre donc de nombreux perfectionnements par rapport à ce que connaissait l'art antérieur.

Des détails et particularités de l'objet de l'invention ressorti-ront de la description ci-après, donnée à titre d'exemple et en se référant aux dessins annexés, dans lesquels:

la fig. 1 est un schéma synoptique d'une forme d'exécution d'une installation de traitement de données, conforme à la conception particulière proposée,

la fig. 2 est une représentation schématique de l'unité de pupitre de l'installation de la fig. 1,

la fig. 3 est une représentation schématique du dispositif de commande d'interface et de l'interface de commande de pupitre dans l'unité de pupitre de la fig. 2,

la figure 4 est une représentation schématique de la manière dont l'installation de traitement de données de la figure 1 est assemblé avec des supports de multiplaquette qui sont adressés et auxquels on a accès grâce à l'interface de commande de pupitre de la figure 3.

La figure 5 est une représentation schématique du groupement physique d'un support de microplaquettes multiples typique.

La figure 6 est une représentation schématique de la manière dont les microplaquettes sur un support typique sont groupées logiquement.

La figure 7 est une représentation schématique du plusieurs parcours de données dans l'unité d'exécution de l'installation de la figure 1.

La figure 8 est une représentation schématique de l'agencement de microplaquettes du registre 1H qui fait partie du parcours de données dans l'appareil de la figure 7.

La figure 9 est une représentation schématique de la microplaquette associée à un bit dans le circuit de la figure 8.

La figure 10 est une représentation schématique de la microplaquette d'enregistrement associée au support de plaquettes multiples contenant le circuit de la figure 8.

La figure 11 est une représentation schématique d'une variante de réalisation du circuit de sélection de microplaquettes.

A la figure 1, l'installation de traitement de données suivant l'invention est représentée comme comprenant une mémoire principale 2, une unité de commande de mémorisation 4, une unité d'instruction 8, une unité d'exécution 10, une unité de canal ou de voie 6 avec une entrée/sortie associée et une unité

de pupitre 12. L'installation de la figure 1 travaille sous la commande d'instructions d'installation principal dont un groupe organisé forme un programme d'installation. Les instructions de système et les données sur lesquelles travaillent les instructions 5 sont introduites à partir de l'équipement entrée/sortie par l'intermédiaire de l'unité de canal ou de voie 6 et de l'unité de commande de mémorisation 4, dans la mémoire principale 2. A partir de cette dernière, les instructions d'installation les données sont recherchées par l'unité d'instruction 8 par l'intermé-10 diaire de la commande de mémorisation 4 et sont traitées de façon à commander l'exécution dans l'unité d'exécution 10.

En se référant à la figure 4, les circuits logiques et d'autres constituant la totalité ou la majeure partie de l'installation de la figure 1 sont réalisés sur des supports de multiplaquette (MCC) 15 602 dont chacun comporte une multiplicité de microplaquettes de circuit intégré comme indiqué d'une façon générale à la figure 5. Par exemple, jusqu'à 64 supports de multiplaquette 602 désignés par MCC(0,0), .. ., (MCC(7,7) peuvent être prévus. Chacun de ces supports comporte d'une façon typique jusqu'à 20 42 microplaquettes en un groupement rectangulaire de 6 X 7, comme indiqué à la figure 5.

On a représenté plus en détail à la figure 2 l'unité de pupitre 12 de la figure 1. Le pupitre 12 comprend un ordinateur numérique 501 qui est interconnecté avec une mémoire de 32 kilobits 25 502, d'une manière classique. L'ordinateur numérique 501 est connecté à une multiplicité de dispositifs de commande tels qu'un dispositif de commande de disque 516, un dispositif de commande de voie ou de canal 411, un dispositif de commande de tableau 513 et un dispositif de commande d'interface 511. 30 Des dispositifs de commande supplémentaires peuvent être connectés à l'ordinateur indiqué 501, d'une manière analogue.

Le dispositif de commande de disque 516 établit un interface entre l'ordinateur 501 et un système de classement de disques de 256 kilobits 528. Le dispositif de commande de canal 411 est 35 l'un des dispositifs de commande de canal ou de voie 6 de la figure 1. Le dispositif de commande de tableau 513 assure l'interface entre l'ordinateur numérique 501 et le tableau de commande 524. Le dispositif de commande d'interface 511 assure l'interface entre l'interface de commande de pupitre 525 et I'or-40 dinateur numérique 501.

L'ordinateur 501 est, d'une façon typique, un ordinateur Nova 1200 fabriqué par la firme «Data General Corporation». Les détails de fonctionnement d'un tel ordinateur et la façon suivant laquelle les unités de commande telles que les unités 45 411,511, 513 et 516 de la figure 2 assurent l'interface avec l'ordinateur 501 sont décrits dans une publication intitulée «How to use the Nova Computers», DG NM-5, Data General Corporation, avril 1971.

Le dispositif de commande d'interface 511, connecté à l'orso dinateur numérique 501 par un câblage à 48 bits 535, assure la connexion avec l'interface de commande de pupitre par un câblage 533. L'interface de commande de pupitre (CCI)525 est connecté par un câblage d'exploration de sortie 436 à des circuits dans tout le système de traitement de données de la figure 55 1. Les interconnexions d'unité I, d'unité C et d'unité S à partir de l'interface de commande de pupitre 525 seront décrites plus en détail ci-aprés.

A la figure 3, l'interface de commande de pupitre 525 et le dispositif de commande d'interface 511 ainsi que leurs inter-60 connexions sont représentés de manière plus détaillée. L'interface de commande de pupitre (CCI)525 comprend un registre d'ordre à 16 bits (CR)551 possédant une sortie de câblage d'ordre à 16 bits 540 qui est connectée en tant qu'entrée à l'unité I et l'unité C, comme décrit ci-après. L'interface 525 65 comporte en outre des registres d'adressage à 16 bits 552 et 553 qui forment le câblage d'adresse de sortie à 32 bits 542 qui assure l'interconnexion avec des parcours d'adresse dans l'unité I et l'unité S de l'installation traitement de données.

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L'interface 525 comprend en outre des registres de données à 16 bits 554 et 555 possédant des sorties formant le câblage de données de pupitre à 32 bits 543 qui agit en tant qu'entrée de données de pupitre vers les parcours de données dans l'unité C, l'unité S et l'unité I du système de traitement de données de la figure 1.

Les registres de pupitre 551 à 556 et des portes 561 à 565 sont adressés par les sorties décodées provenant d'un décodeur 567 qui décode et sélectionne l'une des ces 11 entités en réponse à l'adresse dans un registre d'adresse de mémorisation à 4 bits 574 dans le dispositif de commande d'interface 511.

L'interface 525 comporte en outre un registre d'adresse d'exploration de sortie à 9 bits 556 qui spécifie, par l'intermédiaire d'un câblage d'adresse d'exploration à 9 bits 590, des circuits dans l'installation de traitement données qui doivent être explorés.

L'interface 525 comprend en outre un câblage de données d'exploration de sortie à 64 bits 591 qui est connecté aux portes d'exploration à 16 bits 561 à 564. De même, un câblage d'état déclenché à 16 bits 592 est connecté à des portes d'état 572 vers l'ordinateur de pupitre 501 et par l'intermédiaire d'un circuit de sélection 576 et du câblage 535. Le décodeur 567 reçoit l'entrée à 4 bits du registre d'adresse de mémorisation 574 et décode cette adresse à 4 bits en l'une des 11 lignes 621-1 à 621-11. Les lignes de sélection 621-7 à 621-11 agissent de manière à sélectionner les portes d'exploration 561 à 564 et la porte d'état 565, respectivement. Les portes 561 à 565 sont chacune à 16 bits et reçoivent les câblages 634-1 à 634-4 qui forment le câblage de données d'exploration à 64 bits 591. Le câblage d'état déclenché 592 dérive une information d'état de l'unité I dans l'installation de traitement de données de la figure 1.

L'interface 525 comporte en outre la commande d'interface de pupitre (CIC)570 qui comporte des circuits logiques établissant des sorties en réponse à des entrées identifiées collectivement comme des lignes 541. Plus précisément, une ligne de démarrage agit de manière à amorcer des signaux d'horloge dans l'unité I afin d'établir des signaux de réglage de temps dans toute l'installation de la figure 1. Des lignes S, I et C valables 545, une pour chacune des unités S, I et C, respectivement, agissent de manière à signaler une ou plusieurs des unités sélectionnées respectives qui doivent être mis en action pour recevoir des ordres à partir de l'unité de pupitre. Lorsque les unités S, I et C respectives ont reçu un signal «valable», elles indiquent la réception de ce signal par l'intermédiaire de lignes ordre S, I et C 544, une pour chacune des unités S, I et C, respectivement. Une ligne d'état actif d'unité 1595 signale les conditions d'état arrêt, attente PSW, arrêt vérification et mesure alors qu'elles surviennent dans le système de la figure 1. Une ligne fin OP détecte les impulsions de réglage de temps associées à l'installation de la figure 1 et si le retard entre les impulsions dépasse une durée fixée, une condition d'erreur existe dans l'installation de la figure 1. La ligne fin OP constitue une entrée d'un circuit de détection de retenue 581 qui détecte la durée de temps entre les impulsions de réglage de temps et produit une sortie pour signaler un retard excessif.

La commande 570, le circuit de détection de retenue 581 et la ligne d'arrêt indiquent par l'intermédiaire des portes d'état actif (AS) 582 l'état du système de la figure 1, grâce aux lignes 584 connectées aux circuits de sélection 576. Des portes 583 détectent le registre de masque d'interruption à 8 bits (IMR)579. Les portes 582 et le registre 579 possèdent une corrélation de un bit pour un bit qui constitue pour les bits 0,1, ..., 7, les ordres ordre S, ordre C, arrêt, attente PSW, arrêt vérification, détecteur retenu et mesure, respectivement.

Le registre de masque d'interruption 579 commande les réglages de la ligne «exécuté» à partir de la porte 583. Etant donné qu'il existe une correspondance de un pour un entre les bits dans le registre IMR 579 et les bits dans les portes d'état actif 582, la mise en activité d'un bit dans la porte d'état actif règle la ligne exécuté si le bit correspondant dans le registre 579 n'est pas réglé. Si le bit dans le registre 579 est réglé, la sortie de ligne exécuté à partir de la porte 583 n'est pas réglée.

5 Un registre de validation 578 mémorise 3 bits d'information qui définissent quelle ou quelles lignes parmi les lignes S, I et C valables 545 doivent être mises en action. Un bit 0 signifie la sélection de l'unité S, un bit 1 la sélection de l'unité I et un bit 2 la sélection de l'unité C. Les conditions décodées restantes des 3 10 bits dans le registre 578 sont des conditions «sans importance».

Le CIC 570 répond à une ligne d'entrée démarrage qui provoque également la mise en action de la ligne de sortie démarrage. En outre, la ligne d'entrée démarrage CIC amorce le fonctionnement du circuit de commande 570. Une ligne d'ent-15 rée vider CIC agit de manière à vider les circuits logiques CIC 570 en prévision d'un nouvel ordre destiné au système de la figure 1 à partir de l'ordinateur 501.

En se référant à présent à la figure 4, le câblage d'adresse d'exploration 590 partant du registre de données d'exploration 2o de sortie 556 de la figure 3 est connecté en parallèle à plusieurs supports de multiplaquette 602 afin d'adresser une microplaquette particulière sur chaque support et pour adresser en outre un verrou ou une bascule particulière sur la microplaquette d'adresse pour chaque support de multiplaquette. L'état du ver-25 rou adressé apparaît en tant que sortie sur une ligne respective parmi les lignes d'exploration de sortie 603. Par exemple, le verrou adressé sur le support (0,0) présente sa sortie sur une ligne d'exploration 603(0,0). D'une manière analogue, chacun des 64 supports de plaquettes multiples de la figure 4 possède 30 une ligne de sortie correspondante 603 produisant donc le câblage de 64 bits 591. Ce câblage 591 est le câblage de données de sortie d'exploration 591 qui est connecté en tant qu'entrée aux portes d'exploration 561 à 564 à la figure 3.

En se référant à présent à la figure 5, on a représenté un 35 support de plaquettes multiples 602 typique constitué par 42 microplaquettes 606. Ces microplaquettes sont groupées, pour la facilité, en 7 rangées numérotées de 1 à 7 et 6 colonnes répertoriées A à F. Chacune des microplaquettes logiques 606 comprend une multiplicité de circuits destinés à réaliser les fonc-40 tions logiques et de mémorisation exécutées dans le système de la figure 1. En outre, au moins l'une des microplaquettes, par exemple la microplaquette 1F à la figure 5, est une microplaquette d'exploration ou d'enregistrement qui reçoit le câblage d'adresse d'exploration à 9 bits 590 et offre la ligne d'explora-45 tion de sortie à 1 bit 603 qui, conjointement avec les autres lignes d'exploration à 1 bit des autres supports de plaquettes multiples, forme le câblage de données d'exploration de sortie. Bien que l'emplacement 1F ait été sélectionné pour la microplaquette d'enregistrement à la figure 5, n'importe lequel des em-50 placements de microplaquette peut en fait contenir cette microplaquette d'enregistrement, étant donné que la situation physique dans le groupement n'est pas critique. A la figure 5, chaque support de plaquettes multiples est représenté comme comprenant d'une façon typique jusqu'à 42 microplaquettes, chacune 55 d'elle possédant un emplacement physique particulier sur son support.

A la figure 6, le support de plaquettes multiples physique de la figure 5 est redéfini en fonction de son accessibilité logique par l'appareil d'exploration. Le support de plaquettes multiples 60 logique de la figure 6 est défini comme comprenant 32 microplaquettes logiques adressables avec chaque microplaquette logique 608 de la figure 6 comportant au moins une microplaquette physique 606 de la figure 5. Etant donné qu'il n'existe que 32 microplaquettes adressables à la figure 6, chaque microplaquet-65 te logique 608 peut comprendre une microplaquette physique non adressable 608 ou une partie quelconque d'une microplaquette physique 606 pour la facilité. La microplaquette d'enregistrement 611 à la figure 6 correspond à la microplaquette 1F à

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la figure 5. Les microplaquettes logiques C(0,0), C(0,1), .. C(0,7) de la figure 6 sont organisées en une première rangée parmi quatre rangées. Les microplaquettes 608 à la figure 6 peuvent correspondre à une combinaison quelconque des microplaquettes 606 de la figure 5. La microplaquette d'enregistrement 611 à la figure 6 reçoit en tant qu'entrée le câblage d'adresse d'exploration à 9 bits 590 et offre 1 bit sur une ligne de sortie 603 du câblage de données d'exploration de sortie 591 des figures 3 et 4. En outre, la microplaquette d'enregistrement 611 offre 8 lignes de sélection de colonne de sortie 614-1 à 614-8 et 4 lignes de sélection de microplaquette 613. La microplaquette d'enregistrement 611 reçoit en outre le câblage à 4 bits 612 qui est constitué par 4 lignes d'exploration de rangées 612-1 à 612—4. Chaque ligne de rangée 612-1 à 612-4 reçoit les données d'exploration de sortie à partir d'une rangée de 8 microplaquettes logiques 608, toutes groupées ensemble suivant une logique OU pour former une ligne commune.

La microplaquette d'enregistrement 611 à la figure 6 agit de manière à recevoir l'adresse à 9 bits sur le câblage 590. Les 3 bits de rang supérieur de ce câblage 590 sont décodés pour sélectionner l'une des 8 lignes 614. La ligne 614 sélectionnée, par exemple la ligne 614-1, sélectionne la colonne correspondante, par exemple la colonne C(0,0), C(1,0), C(2,0) ou C(3,0). Les 4 bits de rang inférieur de l'adresse à 9 bits sur la ligne 590 sont transmis par l'intermédiaire du câblage 613 à chacune des microplaquettes 608 pour la sélection d'un circuit parmi jusqu'à 64 circuits sur chaque microplaquette 608. L'état du circuit sélectionné sur chaque microplaquette est alors transféré par porte vers la ligne de rangée correspondante 612-1 à 612-4. Les 2 bits d'adresse restants (au centre) sur le câblage 590 sont utilisés dans la microplaquette d'enregistrement 611 pour sélectionner l'une des 4 lignes d'exploration de rangée 612 pour une transmission en tant que sortie sur la ligne de câblage d'exploration 603. D'autres détails de l'agencement d'exploration de sortie seront à présent décrits en se référant à un exemple typique. L'exemple décrit est le registre 1H dans l'unité d'exécution 10 du système de la figure 1, tel qu'illustré à la figure 7.

A la figure 7, le registre 1H 24 est représenté entre l'unité LUCK 20 et l'additionneur de multiplet 32, qui font tous partie de l'unité d'exécution 10 du système de la figure 1.

D'une façon générale, le registre 1H 24 est un registre à 32 bits qui reçoit des données d'entrée de l'unité LUCK 20 et connecte sa sortie, entre autres, à l'additionneur de multiplet 32. L'information est verrouillée dans le registre 24 par une impulsion d'horloge sur une ligne 631 provenant d'une horloge 102. On considère qu'un bit typique, identifié en tant qu'emplacement de bit 124, comporte un circuit de verrou ou de bascule. Le circuit de verrou 124 du registre 24 à la figure 7 est représenté de façon plus détaillée à propos des figures 8 et 9.

A la figure 8, le bit 124 représentant la position de bit 24 des 32 bits de 0 à 31, est situé sur la microplaquette 606-1. En plus du bit 24 du registre 24 à la figure 7, des bits 25 à 31 sont également représentés comme situés sur des microplaquettes 606-2,606-3, ..., 606-8 qui sont désignées comme bit 25, bit 26, ..., bit 31, respectivement. Le bit 24, désigné par 606-1, est l'une des microplaquettes 606 semblables à celle décrite précédemment à propos de la figure 5. De même, chacune des autres microplaquettes 606-2 à 606-8 est également identique d'une façon typique aux microplaquettes 606 de la figure 5. Les huit microplaquettes 606-1 à 608-8 font partie des huit microplaquettes qui forment une rangée telle que la rangée 0 à la figure 6 possédant une sortie commune combinée suivant une logique OU, 612-1.

En plus des microplaquettes 606-1 à 606-8, les microplaquettes logiques de la figure 6 dans une rangée comprennent une autre logique qui n'est pas située sur les mêmes microplaquettes physiques. Par exemple, une microplaquette logique C(0,0) comprend la microplaquette physique 606-1 et une porte logique 623-1. De même, la microplaquette logique de la figure 6, C(0,1) comprend la microplaquette physique 606—2 de la figure 8 et la porte de sélection de colonne 623-2. Les portes de sélection de colonne 623-1 et 623-2, dans une forme de 5 réalisation préférée, sont situées sur des microplaquettes physiques différentes. D'une manière analogue, les microplaquettes 606-3,606—4 et 606-5 de la figure 8 sont trois microplaquettes physiques différentes et chacune d'elles est associée aux portes de sélection de colonne 623-3,623^4 et 623-5, respectivement, io Les portes de sélection de colonne 623-3 à 623—5 sont réalisées, dans une forme préférée, sur une seule microplaquette physique. De même, les microplaquettes 606-6,606-7 et 606-8 sont constituées chacune par trois microplaquettes physiques différentes tandis que les portes de sélection correspondantes 623-6, 15 623—7 et 623-8 sont situées sur une microplaquette physique différente. De la manière décrite, les circuits 617—1 groupés sur des microplaquettes physiques de la manière indiquée, forment une rangée de C(0,0) à C(0,7) de microplaquettes logiques 608.

De la même manière suivant laquelle les circuits 617-1 re-20 présentent une rangée de huit microplaquettes logiques pour un support de plaquettes multiples de type 601, des circuits supplémentaires semblables 617-2,617-3 et 617-4 représentent des rangées de microplaquettes logiques qui offrent chacune une ligne de sortie 612—2,612—3 et 612-4, respectivement. Les 25 quatre lignes 612-1 à 612—4 forment le câblage à 4 bits 612. Chacun des circuits de rangée 617-1 à 617-4 reçoit les huit lignes de sélection de colonne 614 et les quatre lignes d'adresse de microplaquette 613 dérivées de la microplaquette d'enregistrement 611 à la figure 6.

30 D'autres détails de la microplaquette de bit 24,606-1, qui représente le bit 24 dans le registre 1H 24 de la figure 7, sont illustrés à la figure 9. Dans cette dernière, la microplaquette 606-1 comprend un circuit de verrou ou de bascule 124-1 qui constitue le bit 24 parmi les bits 0 à 31 du registre 1H 24 de la 35 figure 7. Le verrou 124-1 reçoit son entrée de l'unité LUCK 20, par l'intermédiaire des lignes 652 dont l'une est une ligne de données et l'autre une ligne de commande. De même, le verrou 124—1 reçoit des entrées du registre de décalage par l'intermédiaire de lignes 653, dont l'une est une ligne de commande et 40 une autre une ligne de donnée, et à partir de l'additionneur par l'intermédiaire de lignes 654, dont l'une est une ligne de données et une autre une ligne de commande. Le verrou 124-1 possède encore une entrée de remise à l'état initial synchrone par l'intermédiaire d'une ligne 651 pour ramener le verrou à 45 l'état initial à des moments appropriés au cours du fonctionnement du système de traitement de données. De plus, le verrou 124—1 reçoit des entrées sur des lignes 631 et 632 afin de commander la synchronisation du verrou. La ligne 631 est une entrée de l'horloge 102, tandis que la ligne 632 est une commande 50 d'inhibition destinée à empêcher la commande d'horloge du verrou 124-1. Le verrou 124-1 possède une sortie sur une ligne 656 qui est connectée à un séparateur de phase 637 qui constitue le premier niveau, I, de la logique associée à l'additionneur de multiplets. En plus de la connexion avec le séparateur de 55 phase 637 qui constitue le parcours de données normal du système de la figure 1, le verrou 124-1 possède une sortie vers un séparateur de phase supplémentaire 638 qui constitue le début des parcours de données d'exploration de l'installation de la figure 1.

60 En plus du verrou 124—1, la microplaquette 606-1 dans une forme de réalisation préférée de l'invention, comporte un verrou ou bascule 124-2 qui est associé au bit 24 dans le registre 2H 25 des circuits de la figure 7. De même, la microplaquette 606-1 comprend des circuits de verrou 124—3 et 124-4 corre-65 spondant aux bits 24 du registre IL et du registre 2L qui sont des registres supplémentaires associés à l'unité d'éxécution 10 mais qui ne sont pas représentés plus particulièrement dans le présent brevet. La sortie du verrou 124—2 sur la ligne 657 est de

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même connectée au séparateur de phase 637 et au séparateur de" phase 638 comme c'est le cas pour les sorties des verrous 124-3 et 124-4.

Le séparateur de phase 638 comprend une porte 639 qui transmet l'état du verrou 124—1 tel qu'indiqué sur la ligne 656 à la porte de sélection 641. Cette dernière est l'une des quatre portes dans le circuit sélecteur 640 destiné à sélectionner convenablement celui des quatre verrous 124-1 à 124-1 qui doit être connecté à une sortie sur la ligne 643. La sélection de la porte concernée dans le sélecteur 641 se fait sous la commande du décodeur 642 qui comprend deux portes bipolaires 645 et 646 répondant à 2 bits sur des lignes 613-1 et 613-2 du câblage à 4 bits 613. Les 2 bits sur la ligne 613—1 et 613-2 sont décodés de manière à sélectionner d'une façon particulière l'une des quatre portes dans le circuit sélecteur 640. Lorsque les lignes +LAet +LB des portes 645 et 646 sont excitées, la porte 641 est sélectionnée en offrant la sortie de la ligne 643 en tant qu'entrée vers une porte 644 qui offre les sorties sur une ligne 619. En se référant à nouveau à la figure 8, la sortie sur la ligne 619 est la sortie de bit 24 de la microplaquette sélectionnée. Dans les circuits 601—1 de la figure 9, deux seulement des quatre lignes d'adresse de microplaquette du câblage 613 sont utilisées, à savoir les lignes 613-1, 613-2. Les deux adresses binaires spécifiées par ces deux lignes définissent d'une façon tout à fait particulière l'un des quatre verrous 124-1 à 124—4. Des lignes supplémentaires 613-3 et 613-4 peuvent être utilisées de telle sorte qu'un total pouvant atteindre 16 circuits de verrou ou d'un autre type par microplaquette peut être utilisé dans une forme de réalisation préférée de l'invention. La sortie sur la ligne 619 conformément à la figure 9 représente l'un de quatre verrous sur la microplaquette 606-1. Lorsqu'un plus grand nombre de verrous est utilisé, jusqu'à 16, la sortie sur la ligne 619 représentera l'un des 16 états de verrou tels qu'adressés par l'adresse survenant sur le câblage 613.

D'autres détails de la microplaquette d'enregistrement de la figure 8 sont représentés à la figure 10. La microplaquette d'enregistrement 611 reçoit les 9 bits d'adresse d'entrée sur le câblage d'entrée 590. Les 3 bits de rang supérieur sur les lignes 590-1,590—2 et 590—3 sont appliqués aux circuits de décodage de sélection de colonne 626 ou, d'une manière classique, ils sont décodés pour sélectionner huit lignes de sortie 614. Les huit lignes 614—1 à 614—8 forment le câblage 614 qui est connecté en tant qu'entrée à chacun des circuits de sélection de rangée 617-1 à 617-4 de la figure 8. Dans cette dernière, les lignes de sélection de colonne agissent de manière à sélectionner une porte à la fois, conformément aux 3 bits d'adresse d'entrée, parmi les portes 623-1 à 623-8, respectivement.

Les 2 bits de rang immédiatement suivant du câblage d'adresse 590 apparaissent sur les lignes 590—4 et 590-5 où ils servent d'entrées pour les circuits de décodage et de sélection de rangée 627. Dans ces derniers, les 2 bits sur les lignes 590-4 et 590-5 sont décodés pour sélectionner l'une des quatre portes 661—1 à 661-4 qui reçoivent les lignes d'état de rangée 612-1 à 612—4, respectivement, sur le câblage 612 partant du support de plaquettes multiples de la figure 8. La ligne sélectionnée parmi les quatre lignes 612 en réponse à l'information codée dans les bits d'entrée 590-4 et 590-5 apparaît en tant que sortie sur la ligne 603 qui constitue l'une des 16 bits dans le câblage 634—1 qui est l'un des 64 bits dans le câblage à 64 bits 591 illustré à la figure 4.

De même, les 4 bits de rang inférieur sur les lignes 590-6 à 590-9 sont alimentés dans le circuit d'excitation de puissance 628 et retransmis par l'intermédiaire du câblage 613 vers chacune des microplaquettes sur le support 601 de la figure 6 et en particulier vers les microplaquettes de rangée 617—1 de la figure 8. Les signaux sur les lignes 590-6 à 590-9 apparaissent en tant que signaux identiques sur les lignes 613-1 à 613-4, respectivement.

L'appareil principal de la figure 1, sous la commande des instructions principales traitées par l'unité d'instruction 8, recueille ou recherche des informations à partir de la commande de mémorisation 4 et de la mémoire principale 2. L'unité d'exé-5 cution 10 exécute les instructions principales sous la commande de l'information provenant de l'unité d'instruction 8. A titre d'exemple, certaines instructions principales dans l'appareil principal utilisent un additionneur dans l'unité d'exécution 10 qui est représenté plus en détail à la figure 7. Pour exécuter une 10 instruction principale, une information est appliquée à l'additionneur 32 de la figure 7, par l'intermédiaire de l'unité LUCK 20, où elle est mémorisée dans le registre 1H 24 et le registre 2H 25. L'information verrouillée dans les registres 24 et 25 est ajoutée par l'additionneur 32 de manière à former des résultats 15 qui apparaissent dans le registre 38.

Le verrouillage de données dans le registre 24 survient plus précisément à un moment commandé dans le temps par le signal d'horloge sur la ligne 631, ligne qui agit, comme illustré à la figure 9, de manière à régler chacune des positions de bit de 0 à 20 32 du registre 24 et plus précisément le bit 24 du registre 1H désigné par 124—1. Le réglage du verrou ou bascule 124—1 et des autres positions de bit dans le registre 24 se fait en général sous la commande de l'appareil principal pour l'exécution des instructions d'un courant d'instructions principal. 25 L'ordinateur de pupitre 501 de la figure 2 agit de manière à donner accès à l'information à partir d'emplacements d'adresse dans l'appareil principal de la figure 1 conformément à un programme d'instructions secondaires. Le fonctionnement de l'appareil secondaire et du programme des instructions secondaires 3o dans l'ordinateur 501 est indépendant du fonctionnement de l'appareil principal pour l'exécution des instructions principales.

Dans une forme de réalisation préférée, des emplacements d'adresse dans l'appareil principal de la figure 1 sont spécifiés conformément à une adresse binaire à 16 bits produite par l'or-35 dinateur 501. Cette adresse a la signification suivante.

Les bits 0 et 1 spécifient l'un de quatre groupes de 16 supports de plaquettes multiples et en particulier leurs lignes de sortie 603. Les bits 0 et 1 sont décodés pour sélectionner l'une 40 de quatre portes d'exploration 561 à 564 à la figure 3, en sélectionnant ainsi l'un de quatre groupes de 16 lignes.

Les bits 2 à 5 spécifient l'un des 16 bits d'information apparaissant sur ce groupe particulier de 16 lignes sélectionné par les bits 0 et 1.

45 Le bit 6 spécifie si oui ou non le bit d'information sélectionné des 64 supports de plaquettes multiples de la figure 4 doit être inversé pour avoir la polarité correcte. Le bit 6 est utile dans une forme de réalisation préférée de l'invention, étant donné qu'une technologie préférée fait appel à une logique d'inver-50 sion. Dans une logique d'inversion, l'existence d'un nombre impair ou d'un nombre pair de niveaux logiques dans la transmission d'information vers les portes d'exploration détermine si l'information possède une polarité correcte ou inversée. En utilisant le bit 6 dans le présent format d'adressage, l'information 55 adressée peut être renvoyée arbitrairement aux portes d'exploration sans qu'il soit nécessaire d'exiger l'utilisation d'un nombre impair ou d'un nombre pair de niveaux logiques. En réglant convenablement le bit 6, la polarité correcte-est établie pour chaque bit d'information auquel on a accès.

60 Les bits 7 à 9 sélectionnent l'une des huit colonnes des plaquettes 608 à la figure 6. Les bits 7 à 9 sont trois des neuf bits d'adresse dans la sortie sur le câblage d'adresse d'exploration 590 de la figure 3.

Les bits 10 et 11 sélectionnent l'une des quatre rangées des 65 microplaquettes 608 à la figure 6. Les bits 10 et 11 sont deux des neuf bits d'adresse sur le câblage d'adresse d'exploration 590.

Les bits 12 à 15 sont quatre bits qui sélectionnent un circuit parmi jusqu'à seize circuits sur chacune des microplaquettes 608

7

631 018

de la figure 6. Les bits 12 à 15 sont les quatre bits restants des neuf bits d'adresse sur le câblage 590 de la figure 3.

Bien que n'importe quel emplacement de circuit dans l'appareil principal puisse être rendu adressable pour un accès par l'ordinateur de pupitre 501, un exemple particulier sélectionné à titre d'explication est le registre 1H 24 et plus précisément l'emplacement du bit 24 dans celui-ci, comme illustré à la figure 7.

Le bit 24 du registre 1H 24 possède l'adresse binaire à 16 bits suivante:

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1010100000 0 0 0 0 0 0

Dans l'adresse binaire du bit 24, les bits 0 et 1 représentent un 3 binaire qui signifie que la porte 563 d'exploration 2 sera celle mise en action. La porte 563 reçoit l'information adressée de l'appareil principal et plus précisément les 16 lignes 603 des supports de plaquettes multiples MCC(0,4), MCC(1,4), ..., MCC(7,4) et MCC(0,5), MCC(1,5), ..., MCC(7,5).

Les bits 2 à 5 de l'adresse du bit 24 représentent un 0 binaire qui signifié que le bit d'information désiré apparaîtra sur le dixième support de plaquettes multiples, MCC(1,5), dans le groupe de supports spécifié par les bits 0 et 1.

Le 0 dans le bit 6 de l'adresse binaire précitée indique qu'aucune inversion n'est requise dans l'information renvoyée pour le bit 24 du registre 1H.

Tous les 0 pour les bits de sélection de colonne 7 à 9 et pour les bits de sélection de rangée 10 et 11 signifient que le bit 24 du registre 1H se trouve sur la microplaquette située dans la colonne 0 et la rangée 0 des microplaquettes. Plus précisément, en se référant à la figure 6, la colonne 0 et la rangée 0 ont pour intersection la microplaquette C(0,0).

En se référant à la figure 10, les bits 7, 8 et 9 sont appliqués aux lignes 590-1,590-2 et 590-3 pour sélectionner la ligne de sortie de colonne 0 614-1 parmi les huit lignes 614. Cette ligne 614-1 à la figure 8 agit de manière à sélectionner la porte 0 623-1 qui reçoit comme autre entrée, la sortie sur la ligne 619 de l'emplacement de bit 24 601-1 dans la colonne 0 de la rangée 0 617—1. Simultanément, les rangées 617-2,617-3 et 617-4 sélectionnent également une sortie de colonne 0 sur leurs lignes 612-2,612-3 et 612-4.

A la figure 10, les bits 10 et 11 pour la sélection de rangée sont appliqués aux lignes 590-4 et 590-5 et sont décodés afin de sélectionner la porte 661-1 qui fonctionne ainsi de manière à sélectionner parmi les quatre lignes de rangée 612, la ligne de rangée 0 612-1 qui est dérivée de la figure 8.

A la figure 10, les bits 12,13,14 et 15 sont appliqués aux lignes 590-6 à 590-9 qui apparaissent dans le câblage de sortie 613 qui est à son tour appliqué aux microplaquettes de la figure 6, y compris la microplaquette C(0,0) qui est la microplaquette 606-1 des figures 8 et 9. A la figure 9, deux de ces 4 bits sont utilisés effectivement dans une forme de réalisation préférée, à savoir les 2 bits sur les lignes 613-1 et 613-2. Etant donné que les bits 12 à 15 sont des 0, ils conditionnent les portes 645 et 646 avec +LA et +LB à l'état 0. L'état 0 de ces deux sorties est appliqué en tant qu'entrée au décodeur 640 et agit de manière à conditionner la porte 641 avec des 0 aux entrées +LA et +LB. Avec la porte 641 ainsi conditionnée, sa sortie est commandée par l'état de la ligne 656' de la porte 639. La porte 639 est connectée à partir de la sortie d'inversion de la bascule 124-1 sur la ligne 656. La sortie inversée sur la ligne 656 est évidemment l'inverse du bit 24 adressé du registre 1H.

La sortie sur la ligne 656 est inversée dans la porte 639, dans la porte 641, dans la porte 644, dans la porte 623-1 à la figure 8 et dans la porte 661-1 à la figure 10, en offrant l'entrée adressée parmi les 64 entrées sur la ligne 603 au câblage à 64 bits 591. Le nombre d'inversions de la ligne 656 à la ligne 603 à la figure 6 est de cinq, ce qui en combinaison avec la sortie inversée par elle-même sur la ligne 656, offre la polarité correcte à la porte d'exploration 563 de la figure 3.

L'ordinateur de pupitre 501 de la figure 2 travaille par l'intermédiaire de la commande d'interface 511 et de l'interface de commande de pupitre 525 de manière à effectuer l'adressage et l'accès requis pour l'information dans l'appareil principal de la figure 1 conformément à un programme d'instructions secondaires tel qu'indiqué par le tableau I ci-après.

Tableau I ■>

S 1

XLOGB:

STA

3,2

S 2

NORM:

LDA

1,LGAMK

S 3

AND

0,1

S 4

SUB

1,0

S 5

MOVS

1,1

S 6

MOVR

1,3

S 7

MOVR

1,1

S 8

COM

1,1

S 9

.PTY

S10

100

Sil

DOB

1,CCI1

S12

LDA

3,SADR

S13

DOAP

3,CCI1

S14

MOVZL

0,0

S15

MOVL

0,0

S16

MOVL

0,0

S17

LDA

1,RMSK

S18

AND

0,1

S19

MOVR

0,0

S20

LDA

3,GRPT

S21

ADD

1,3

S22

LDA

1,0,3

S23

DOA

1,CCI1

S24

DIA

1,CCI1

S25

.PTY

S26

200

S27

BITSL:

MOVZL

0,0,SZC

S28

MOVS

1,1

S29

MOVL

0,0,SZC

S30

ADDL

1,1,SKP

S31

MOV

0,0,SKP

S32

ADDL

1,1

S33

MOVL

0,0,SZC

S34

ADDL

1,1

S35

MOVL

0,0,SZC

S36

MOVL

1,1

S37

SUBZR

3,3

S38

MOVZL

1,1

S39

AND

3,0,SNR

S40

MOVC

0,0

S41

MOVL

0,0

S42

JMP

0,2

S43

SADR:

120000

S44

GRPT:

. + 1

S45

000000

S46

010000

S47

130000

S48

040000

S49

LGAMK:

000777

S50

RMSK:

000003

Le traitement du programme d'instructions secondaires précité est décrit à propos du bit 24 dans le registre 1H 24. Dans une forme de réalisation préférée, l'ordinateur 501 est un ordinateur Nova utilisant les instructions Nova normalisées. Une sous-routine de saut (JSR) est utilisée pour entrer le programme du tableau I. L'ordinateur saute à l'adresse XLOGB comme

5

10

15

20

25

30

35

40

45

50

55

60

65

631 018

8

indiqué dans l'instruction SI du tableau I. Dans l'instruction SI, une adresse de retour dans l'accumulateur 3 est mémorisée dans l'accumulateur 2.

Préalablement à l'instruction S2, l'adresse de 16 bits du bit 24 dans le registre IH a été mémorisée dans l'accumulateur 0.

En S2, l'accumulateur 1 est chargé avec le contenu d'une adresse fixée, «LGAMK», en S49. Comme indiqué en S49, la valeur est 000777 en code octal.

En S3, le contenu de l'accumulateur 0 est combiné suivant une logique ET avec le contenu de l'accumulateur 1, de telle sorte que les bits d'adresse 7 à 15 sont mémorisés dans les emplacements 7 à 15 de l'accumulateur 1.

En S4, les bits d'adresse 7 à 15 dans l'accumulateur 1 sont soustraits du contenu des bits 0 à 15 de l'accumulateur 0, de telle sorte que les bits 0 à 6 sont laissés dans l'accumulateur 0 aux emplacements 0 à 6, tandis que les bits 7 à 15 de l'accumulateur 0 sont à présent égaux à 0.

En S5, S6 et S7, les bits 7 à 15 aux emplacements 7 à 15 de l'accumulateur 1 sont décalés vers les emplacements 0 à 8 de l'accumulateur 1.

En S8, le contenu de l'accumulateur 1 est mis sous forme de complément pour amener l'information à la forme voulue lors du transfert au système par le registre de données de sortie (ODR) 575 de la figure 3.

En S9 et S10, un appel d'installation empêche une interruption du courant d'instructions jusqu'à S25 et S26.

En SI 1, les bits d'adresse 7 à 15 aux emplacements 0 à 8 de l'accumulateur 1 sont transmis au registre de données de sortie (ODA) 575 dans le dispositif de commande d'interface 511.

En S12, l'accumulateur 3 est chargé avec le contenu d'une adresse fixe «SADR», en S43. Comme indiqué en S43, le contenu d'adresse SADR est 1200000 en code octal.

En S13, le contenu de l'accumulateur 3 est transmis au dispositif de commande d'interface 511 et verrouillé dans le SAR 574. Le décodeur 567 agit de manière à décoder le code octal 1200000 pour conditionner, par l'intermédiaire de la ligne 621-6, la porte d'entrée 548 vers le registre SADR 556. En S13 également, un signal est produit sur la ligne 549, qui excite les portes 548, ce qui, conjointement avec le signal sur la ligne 621-6, verrouille l'adresse de 9 bits provenant du registre ODR 575 dans le registre SADR 556. En S13, l'appareil secondaire en réponse au programme secondaire du tableau I, adresse l'appareil primaire conformément à l'adresse de 9 bits dans le registre 556.

En S14, S15 et S16, les bits d'adresse 0 et 1 sont déplacés dans l'accumulateur 0 des emplacements 0 et 1 vers les emplacements 14 et 15. Cette opération laisse les bits 2 à 6 en des emplacements de report jusqu'à 4.

En S17, l'accumulateur 1 est chargé avec le contenu d'une adresse fixe, «RMSK», en S50. Comme indiqué en S50, la valeur est 000003 en code octal.

En SI 8, le contenu de l'accumulateur 0 est combiné suivant une logique ET avec l'accumulateur 1, de telle sorte que ce dernier à cause du masque présente les bits d'adresse 0 et 1 aux emplacements 14 et 15.

En S19, les bits d'adresse 2 à 6 sont déplacés des emplacements de report jusqu'à 4 de l'accumulateur 0 aux emplacements 0 à 5 de l'accumulateur 0.

En S20, l'accumulateur 3 est chargé avec le contenu de l'adresse fixe GRPT, qui est l'adresse de S44 plus un.

En S21, le contenu de l'accumulateur 1, les bits 0 et 1, qui constitue le 2 binaire pour le bit 24 du registre 1H, est ajouté à l'adresse de l'accumulateur 3 pour spécifier la porte adressée parmi les quatre portes d'exploration 561,562, 563 et 564 à la figure 3.

En S22, l'accumulateur 1 est chargé avec l'adresse de porte d'exploration à partir du contenu de l'emplacement dont l'adresse se trouve dans l'accumulateur 3.

En S23, l'adresse de porte d'exploration de l'accumulateur 1 est appliquée au registre SAR 574 et décodée par le décodeur 567 afin de sélectionner la porte 563.

En S24, des portes d'entrée 572 sont conditionnées pour 5 verrouiller les 16 bits d'information d'exploration provenant des portes 563 dans l'accumulateur 1. En S24, l'obtention d'accès de l'information à partir de l'appareil primaire est terminé. L'information à laquelle on a eu accès en S24 est celle qui a été adressée en SI 3.

10 En S25 et S26, l'inhibition d'interruptions établie en S9 et S10 est supprimée.

En S27 à S38, en faisant appel à des techniques de programmation normalisées, les bits d'adresse 2 à 6 situés dans l'accumulateur 0 sont analysés pour déterminer celui des 16 bits d'in-15 formation d'exploration dans l'accumulateur 1 qui constitue le bit désiré correspondant à l'état des bits 24 du registre 1H. Le programme détermine qu'il s'agit du dixième bit. En S38, ce bit est déplacé vers les emplacements de report.

En S39, le bit d'adresse 6 est interrogé, ce qui provoque une 20 dérivation vers S40 si le dixième bit d'exploration doit être mis sous forme de complément.

En S40, en prend le complément si nécessaire comme déterminé en S39.

En S41, le dixième bit d'exploration à l'emplacement de 25 report est placé à l'emplacement 15 de l'accumulateur 0.

En S42, le programme est terminé et l'installation de traitement de données secondaires revient à l'adresse de retour spécifiée en SI.

On a représenté à la figure 11 une variante de réalisation 30 pour les circuits de décodage et de sélection avec les quatre bits utilisés pour l'adressage sur les microplaquettes. Plus précisément, le câblage à 9 bits 590 possède les quatre bits sur microplaquette 590-6,590-7,590-8 et 590-9 qui sont appliqués en tant qu'entrée à un recodeur de 4 à 7 586. Le recodeur 596, 35 dans une forme de réalisation préférée, recode les quatre bits d'entrée 590-6 à 590-9 comformément au tableau II si-après. Dans ce dernier, les quatre lignes d'adresse 590-6 à 590—9 sont identifiées dans les colonnes lignes 590- La sortie recodée apparaît dans le tableau II dans les colonnes lignes 597-,

40

Tableau II

Lignes 590-

Lignes 597-

OCTAL

6

7

8

9

A

B

c

D

E

F

G

45 0

0

0

0

0

0

0

1

1

1

1

1

1

0

0

0

1

0

1

1

0

1

1

1

2

0

0

1

0

1

0

0

1

1

1

1

3

0

0

1

1

1

1

0

0

1

1

1

4

0

1

0

0

0

1

0

1

1

1

1

50 5

0

1

1

0

0

1

1

1

1

0

1

6

0

1

1

0

1

1

0

1

0

1

1

7

0

1

1

1

1

1

0

1

1

0

1

10

1

0

0

0

1

0

1

1

0

1

1

11

1

0

0

1

1

1

1

0

0

1

1

55 12

1

0

1

0

1

0

1

0

1

1

1

13

1

0

1

1

1

1

1

0

1

0

1

14

1

1

0

0

0

1

1

1

0

1

1

15

1

1

0

1

1

1

1

1

0

0

1

16

1

1

1

0

1

0

1

1

1

1

0

60 17

1

1

1

1

1

0

1

1

1

0

1

En se référant toujours à la figure 11, le câblage à 7 bits 597 du recodeur 586 est connecté aux décodeurs 581—1,587—2, ..., 587-8. Les décodeurs 587 comprennent chacun une multi-65 plicité de trois portes d'entrée 598. La porte 598-0 reçoit deux des sept sorties sur le câblage 597 et reçoit une entrée 473 qui est connectée au même circuit dans l'installation de traitement de données de la figure 1 qui doit présenter une information

9

631018

sortie par exploration lorsque la porte 598-0 est conditionnées par des entrées 0 sur deux des lignes 597. La porte 598-0 reçoit d'une façon typique les entrées 597-A et 597-B parmi les sept lignes 597. Ces lignes correspondent à un code octal de 0 et sélectionnent d'une façon exclusive la porte 598-0.

D'une manière analogue, la porte 598-1 présente des entrées 597-A et 597-D qui représentent un 1 octal dans le tableau II. Les sorties des portes 598-0 à 598-7 sont connectées en commun à la première porte 599—1 des huit portes de colonne 599-1 à 599-8. Les sorties des décodeurs 587-2 à 587-8 sont de même connectées aux portes de colonne 599-2 à 599-8, respectivement.

Les huit portes de colonne 599-1 à 599-8 sont connectées à leur tour en commun pour former la ligne de sortie 612'-1 qui est analogue à la ligne 612-1 de la figure 8. De même, les quatre lignes 612'-1 à 612'-4 sont analogues aux quatre lignes dans le câblage 612 de la figure 10.

Les deux schémas de décodage des figures 9 et 11 sont utilisés dans une forme de réalisation préférée de l'invention. Dans une forme de réalisation préférée, le circuit typique connecté à la ligne 473 est dérivé de l'unité de pupitre. Cette ligne 5 473 détecte l'état actif du circuit lorsque celui-ci n'est pas un circuit de verrou ou de bascule. Le bit 24 du registre 1H tel que défini à propos de la figure 9 est, à titre de comparaison, un circuit de verrou ou de bascule. Par conséquent, la disposition décrite peut être utilisée soit pour lire l'état de verrous ou autres éléments de mémorisation dans l'installation de traitement de données, soit pour lire l'état de lignes particulières qui peuvent se modifier dynamiquement indépendamment du verrouillage des données. Bien que les circuits explorés soient principalement des circuits de verrou ou de bascule, il sera évident pour le technicien en la matière que l'état de n'importe quel circuit peut être exploré.

10

15

C

8 feuilles dessins

Claims (8)

1. 631 018

   REVENDICATIONS

   1. Installation de traitement de données, caractérisée en ce qu'elle comprend:

   - un appareil principal de traitement de données, formé d'une pluralité d'unités (2,4,6,8,10) dont l'une au moins comprend des circuits principaux (20,24,25,32,38) interconnectés par des voies principales et fonctionnant pour traiter des données, chaque dit circuit principal étant établi à un état logique en réponse à un programme d'instructions principal exécuté par ledit appareil principal,

   - et un appareil secondaire (12) pour le traitement d'un programme secondaire d'instructions indépendamment du traitement de données par ledit appareil principal, cet appareil secondaire (12) comprenant des moyens d'adressage (552-553), connectés par des voies indépendantes, étrangères aux dites voies principales, et fonctionnant en réponse à une adresse provenant du dit programme secondaire pour adresser les dits circuits principaux sans perturber leurs états logiques, ledit appareil secondaire comprenant encore un dispositif d'accès (561-565) pour accéder sélectivement à certains, sélectionnés, des dits circuits principaux, sous la commande du dit programme secondaire et indépendamment des dites voies principales, de façon que le dit appareil secondaire (12) reçoive les états logiques de ces circuits principaux sélectionnés.
2. 2. Installation suivant la revendication 1, caractérisée en ce que l'appareil secondaire (12) comprend:

   - un ordinateur numérique programmable (501) pour communiquer avec des dispositifs périphériques par l'intermédiaire d'une pluralité de dispositifs de commande (411,513,516) en réponse au programme secondaire,

   - un dispositif de commande d'interface (511) destiné à communiquer avec l'ordinateur numérique (501), ce dispositif de commande d'interface comportant un registre de données de sortie (575) pour fournir des adresses des circuits principaux;

   - et un dispositif d'interface de commande (525) comprenant un registre d'adresse d'exploration de sortie (556) et connecté entre le dispositif de commande d'interface (511) et l'appareil principal, ce dispositif d'interface de commande (525) comprenant les dits moyens d'adressage (552,553) et le dit dispositif d'accès (561-565), les dits moyens d'adressage (552, 553) étant connectés de manière à être conditionnés par le registre de données de sortie (575) en réponse au programme secondaire pour adresser et donner accès aux circuits principaux.
3. 3. Installation suivant la revendication 2, caractérisée en ce que le dit registre d'adresse d'exploration de sortie (556) est connecté au registre de données de sortie (575) et possède une sortie formant un câblage d'adresse d'exploration (590) connecté en parallèle avec une pluralité de dits circuits principaux (20,24,25, 32,38), le dit dispositif d'accès (561—565) étant constitué de portes d'exploration connectées à une pluralité de dits circuits principaux par un câblage de données d'exploration de sortie (591), et en ce que le dispositif d'interface de commande (525) comporte un dispositif (567) répondant aux adresses produites par le programme secondaire afin de conditionner le registre d'adresse d'exploration de sortie et les portes d'exploration, de façon qu'une information soit adressée et qu'un accès soit obtenu vers elle dans l'appareil principal.
4. 4. Installation suivant la revendication 3, caractérisée en ce qu'elle comprend:

   - une pluralité de microplaquettes de circuit intégré (608) contenant chacune une pluralité de dits circuits principaux,

   - une pluralité de supports de microplaquettes (601,602), contenant chacun une pluralité associée de ces microplaquettes (608), et connectés chacun de manière à recevoir le câblage d'adresse d'exploration (590) et à offrir une entrée vers le câblage de données d'exploration de sortie (591),

   - un dispositif (611) associé à chaque support de microplaquettes pour adresser l'une des microplaquettes dans la pluralité associée en réponse à une information sur le câblage d'adresse d'exploration (590),

   - et, sur chacune des microplaquettes, un dispositif (623) 5 répondant au câblage d'adresse d'exploration pour adresser un circuit principal spécifié sur la microplaquette et pour connecter chaque circuit principal adressé au câblage de données d'exploration de sortie (591).
5. 5. Installation selon la revendication 1, comprenant une plu-loralité de microplaquettes de circuit intégré (608) pour former les dits circuits principaux (20,24,25, 32,38), caractérisée en ce qu'elle comprend un dispositif d'exploration de sortie (640, 642) sur chaque microplaquette pour adresser certains, sélectionnés, de ces circuits principaux, sous la commande du dit 15 programme secondaire d'instruction, de même que pour donner accès aux états logiques de ces circuits principaux ainsi sélectionnés, indépendamment des dites voies principales et sous la commande du dit programme secondaire d'instructions.
6. 6. Installation suivant la revendication 5, caractérisée en ce 20 que l'appareil secondaire comprend en outre un ordinateur numérique, un dispositif de commande d'interface (511) répondant au fonctionnement de l'ordinateur numérique et un dispositif d'interface de commande de pupitre (525) connectant le dispositif de commande d'interface aux microplaquettes.

   25 7. Installation suivant la revendication 6, caractérisée en ce que le dispositif d'interface de commande de pupitre (525) comprend un registre d'adresse d'exploration de sortie (556) pour mémoriser les adresses des circuits principaux auxquels on doit avoir accès et fournir ces adresses, et un câblage de données 30 d'exploration de sortie (591) connecté à une pluralité de dits circuits principaux pour recevoir l'état du circuit spécifié par le registre d'adresse d'exploration de sortie (556).
7. 8. Installation suivant la revendication 7, caractérisée en ce qu'elle comprend une pluralité de supports de microplaquettes

   35 (601,602), chaque support offrant une ligne (603) pour le câblage de données d'exploration de sortie.
8. 9. Installation suivant la revendication 8, caractérisée en ce que chaque support de microplaquettes (601, 602) comprend un élément (611) pour la réception d'un câblage d'adresse d'explo-

   40 ration (590) afin de sélectionner un circuit principal à mettre en liaison avec la ligne de données d'exploration associée.