BR112015014405B1

BR112015014405B1 - Método de comunicações para um sistema de rede óptica, dispositivo de rede óptica e sistema de comunicações

Info

Publication number: BR112015014405B1
Application number: BR112015014405-5A
Authority: BR
Inventors: Shiwei NIE; Zhenping Wang; Zhiguang Xu
Original assignee: Huawei Technologies Co., Ltd.
Priority date: 2012-12-18
Filing date: 2012-12-18
Publication date: 2022-05-17
Also published as: RU2627112C2; CN108183771B; EP2928101A1; EP2928101A4; ES2645246T3; MX343868B; SG11201504834TA; EP2928101B1; US9787432B2; CN104081701B; AU2012397151B2; JP2016510520A; US20150288484A1; CN104081701A; KR101773156B1; KR20150096764A; CN108183771A; AU2012397151A1; JP6148350B2; BR112015014405A2

Abstract

MÉTODO DE COMUNICAÇÕES PARA UM SISTEMA DE REDE ÓPTICA, DISPOSITIVO DE REDE ÓPTICA E SISTEMA DE COMUNICAÇÕES. A presente invenção refere-se a um dispositivo, sistema e método de comunicação de dados para um sistema de rede óptica. Por meio da realização (S204) de codificação de 32 bits para 34 bits em um fluxo de dados submetido a decodificação de 8 bits/10 bits e da realização (S206) de codificação de correção antecipada de erros no fluxo de dados submetido a codificação de 32 bits p ara 34 bits, e do envio (S210) do fluxo de dados submetido a codificação, ou da realização de decodificação de correção antecipada de erros em um fluxo de dados recebido e da realização de decodificação de 32 bits para 34 bits no fluxo de dados submetido a decodificação, uma nova maneira de codificação é realizada, salvando os recursos de largura de banda de uma linha, enquanto isso, o monitoramento da linha no caso de o tráfego não ser interrompido é realizado, e a implantação é simples, aprimorando muito o desempenho geral do sistema.

Description

CAMPO DA TÉCNICA

[0001] A presente invenção refere-se ao campo de tecnologias de comunicações e, em particular, a um método, sistema e aparelho de comunicações para um sistema de rede óptica.

ANTECEDENTES

[0002] Uma tecnologia de rede óptica passiva (Rede óptica passiva, PON) é uma das tecnologias de fibra ao domicílio (fibra ao domicílio, FTTH) que são mais amplamente usadas atualmente. As PONs existentes podem ser classificadas em uma rede óptica passiva de divisão de potência e uma rede óptica passiva de multiplexação de divisão de comprimento de onda (rede óptica passiva de multiplexação de divisão de comprimento de onda, WDMPON) de acordo com uma forma de distribuição de sinal. Uma rede óptica passiva de banda larga existente (Rede óptica passiva de banda larga, BPON), rede óptica passiva com capacidade gigabit (Rede óptica passiva com capacidade gigabit, GPON), Rede óptica passiva de Ethernet (Rede óptica passiva de Ethernet, EPON), e similares são redes ópticas passiva de divisão de potência. A WDMPON baseada em uma tecnologia de multiplexação de divisão de comprimento de onda implanta acesso por enlace ascendente com o uso da tecnologia de multiplexação de divisão de comprimento de onda, tem a capacidade de fornecer uma largura de banda operacional relativamente alta, e implanta acesso de banda larga simétrica.

[0003] Em vários sistemas de PON, um esquema de codificação 8b/10b é adotado principalmente; entretanto, a adoção desse esquema de codificação tem uma sobrecarga de largura de banda de até 25%, e a adoção desse esquema de codificação não pode implantar uma função de detecção de linha para um serviço online. Portanto, como aprimorar o esquema de existente para reduzir uma sobrecarga de sistema e implantar a função de detecção de linha em um sistema de PON se torna um problema urgente a ser resolvido.

SUMÁRIO

[0004] Em vista disto, as modalidades da presente invenção fornecem um método de comunicações para um sistema de rede óptica, e um sistema e dispositivo de rede óptica, para resolver um problema que uma sobrecarga de sistema é alta e uma linha não pode ser detectada devido a um esquema de codificação existente do sistema de rede óptica. A adoção de um novo esquema de codificação sem mudar a taxa de linha reduz a sobrecarga de sistema e implanta a detecção de linha, que é fácil de implantar e aprimora bastante vários tipos de desempenho do sistema.

[0005] De acordo com um primeiro aspecto, a presente invenção fornece um método de comunicações para um sistema de rede óptica, em que o método de comunicações inclui: receber um fluxo de dados de uma camada de acoplamento de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada; realizar a decodificação de 8 bits/10 bits no fluxo de dados recebido; realizar a codificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada; realizar a codificação de correção de erro antecipada no fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada; realizar a conversão de largura de bits de 34 bits/10 bits no fluxo de dados no qual a codificação de correção de erro antecipada foi realizada; e enviar o fluxo de dados no qual a conversão de largura de bits foi realizada a uma camada dependente de meio físico na taxa de linha.

[0006] Em uma primeira forma de implantação possível do primeiro aspecto, antes da etapa de realizar a codificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada, o método de comunicações inclui adicionalmente:

[0007] receber, sequencial e consecutivamente, o fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada, para formar quatro blocos de dados, em que qualquer um dos blocos de dados é um primeiro bloco de caracteres de controle ou um bloco de caracteres de dados, e qualquer primeiro bloco de caracteres de controle ou qualquer bloco de caracteres de dados é um código binário de 8 bits; e

[0008] determinar se um primeiro bloco de caracteres de controle existe dentre os quatro blocos de dados.

[0009] Com referência ao primeiro aspecto ou à primeira forma de implantação possível do primeiro aspecto, em uma segunda forma de implantação possível, a realização da codificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada inclui especificamente:

[0010] se nenhum primeiro bloco de caracteres de controle existir dentre os quatro blocos de dados, adicionar um primeiro cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados, e emitir os blocos de dados ao qual o primeiro cabeçalho de sincronização é adicionado, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits, e o primeiro identificador é usado para identificar se os blocos de dados são todos blocos de caracteres de dados.

[0011] Com referência ao primeiro aspecto, à primeira forma de implantação possível do primeiro aspecto, ou à segunda forma de implantação possível do primeiro aspecto, em uma terceira forma de implantação possível, a realização da codificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada inclui especificamente:

[0012] se pelo menos um primeiro bloco de caracteres de controle existir dentre os quatro blocos de dados, adicionar um segundo cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits, e o segundo identificador é usado para identificar se pelo menos um primeiro bloco de caracteres de controle existe dentre os blocos de dados;

[0013] gerar, de acordo com uma quantidade de primeiros blocos de caracteres de controle dentre os quatro blocos de dados e uma localização do primeiro bloco de controle dentre os blocos de dados, um código de mapeamento de localização de bloco de caracteres de controle de 4 bits, e configurar o código de mapeamento de localização de bloco de caracteres de controle, em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização;

[0014] converter, de modo correspondente, o primeiro bloco de caracteres de controle dentre os quatro blocos de dados em um segundo bloco de caracteres de controle de 4 bits; e

[0015] emitir os blocos de dados processados, em que os blocos de dados processados include o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, e o segundo bloco de caracteres de controle que é obtido após a conversão, ou os blocos de dados processados include o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, o segundo bloco de caracteres de controle que é obtido após a conversão e o bloco de caracteres de dados.

[0016] Com referência ao primeiro aspecto, à primeira forma de implantação possível do primeiro aspecto, à segunda forma de implantação possível do primeiro aspecto, e à terceira forma de implantação possível do primeiro aspecto, em uma quarta forma de implantação possível, a emissão dos blocos de dados processados inclui especificamente:

[0017] se os quatro blocos de dados incluírem adicionalmente include pelo menos um bloco de caracteres de dados, não realizar qualquer processamento no bloco de caracteres de dados dentre os quatro blocos de dados, e reter o bloco de caracteres de dados dentre os blocos de dados; e

[0018] emitir os blocos de dados processados, em que os blocos de dados processados include o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, o segundo bloco de caracteres de controle que é obtido após a conversão e um bloco de dados do bloco de caracteres de dados.

[0019] Com referência ao primeiro aspecto, à primeira forma de implantação possível do primeiro aspecto, à segunda forma de implantação possível do primeiro aspecto, à terceira forma de implantação possível do primeiro aspecto, e à quarta forma de implantação possível do primeiro aspecto, em uma quinta forma de implantação possível, o método inclui adicionalmente: determinar se uma quantidade de bits que são incluídos nos blocos de dados processados emitidos é 34; e

[0020] se a quantidade dos bits que estão incluídos nos blocos de dados processados emitidos for menor do que 34, adicionar um número aleatório a uma extremidade de um último bloco de dados dentre os blocos de dados processados emitidos até que a quantidade dos bits dos blocos de dados processados emitidos se torne 34, em que o número aleatório é um código binário gerado aleatoriamente.

[0021] Com referência ao primeiro aspecto, à primeira forma de implantação possível do primeiro aspecto, à segunda forma de implantação possível do primeiro aspecto, à terceira forma de implantação possível do primeiro aspecto, à quarta forma de implantação possível do primeiro aspecto, e à quinta forma de implantação possível do primeiro aspecto, em uma sexta forma de implantação possível, após a etapa de receber um fluxo de dados de uma camada de acoplamento de meio físico em uma taxa de linha, o método de comunicações inclui adicionalmente: sincronizar o fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada.

[0022] Com referência ao primeiro aspecto, à primeira forma de implantação possível do primeiro aspecto, à segunda forma de implantação possível do primeiro aspecto, à terceira forma de implantação possível do primeiro aspecto, à quarta forma de implantação possível do primeiro aspecto, à quinta forma de implantação possível do primeiro aspecto, e à sexta forma de implantação possível do primeiro aspecto, em uma sétima forma de implantação possível, após a etapa de realizar a codificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada, o método de comunicações inclui adicionalmente:

[0023] embaralhar o fluxo de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização no fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada.

[0024] De acordo com um segundo aspecto, a presente invenção fornece um método de comunicações para um sistema de rede óptica, em que o método de comunicações inclui: receber um fluxo de dados de uma camada dependente de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada;

[0025] realizar a conversão de largura de bits de 10 bits/34 bits no fluxo de dados recebido;

[0026] realizar a decodificação de correção de erro antecipada no fluxo de dados no qual a conversão de largura de bits foi realizada;

[0027] realizar a decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada;

[0028] realizar a codificação de 8 bits/10 bits no fluxo de dados no qual a decodificação de 32 bits para 34 bits foi realizada; e

[0029] enviar o fluxo de dados no qual a codificação de 8 bits/10 bits foi realizado a uma camada de acoplamento de meio físico.

[0030] Com referência ao segundo aspecto, em uma primeira forma de implantação possível do segundo aspecto, antes da etapa de realizar a decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada, o método de comunicações inclui adicionalmente:

[0031] analisar o fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada, e emitir 51 blocos de dados, em que qualquer um dos blocos de dados é um segundo bloco de caracteres de controle ou um bloco de caracteres de dados, qualquer segundo bloco de caracteres de controle é um código binário de 4 bits, e qualquer bloco de caracteres de dados é um código binário de 8 bits;

[0032] analisar qualquer um dos blocos de dados, e obter um cabeçalho de sincronização de qualquer um dos blocos de dados, em que o cabeçalho de sincronização inclui: um primeiro cabeçalho de sincronização ou um segundo cabeçalho de sincronização, o primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits, o primeiro identificador é usado para identificar se os blocos de dados são todos blocos de caracteres de dados, o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits, e o segundo identificador é usado para identificar se pelo menos um segundo bloco de caracteres de controle existe dentre os blocos de dados; e

[0033] determinar se o cabeçalho de sincronização do qualquer um dos blocos de dados é um primeiro cabeçalho de sincronização ou um segundo cabeçalho de sincronização.

[0034] Com referência ao segundo aspecto ou à primeira forma de implantação possível do segundo aspecto, em uma segunda forma de implantação possível, a etapa de realizar a decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada inclui especificamente:

[0035] se o cabeçalho de sincronização for um primeiro cabeçalho de sincronização, apagar o primeiro cabeçalho de sincronização, e emitir os blocos de dados dos quais o primeiro cabeçalho de sincronização é apagado.

[0036] Com referência ao segundo aspecto, a primeira forma de implantação possível do segundo aspecto, ou a segunda forma de implantação possível do segundo aspecto, em uma terceira forma de implantação possível, a etapa de realizar a decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada inclui especificamente:

[0037] se o cabeçalho de sincronização for um segundo cabeçalho de sincronização, analisar os blocos de dados, e obter um código de mapeamento de localização de bloco de caracteres de controle de 4 bits;

[0038] obter uma quantidade dos segundos blocos de caracteres de controle dentre os blocos de dados e uma localização do segundo bloco de caracteres de controle dentre os blocos de dados de acordo com o código de mapeamento de localização de bloco de caracteres de controle;

[0039] converter, de modo correspondente, o segundo bloco de caracteres de controle dentre os blocos de dados em um primeiro bloco de caracteres de controle de 8 bits de acordo com a quantidade dos segundos blocos de caracteres de controle e com a localização do segundo bloco de caracteres de controle dentre os blocos de dados;

[0040] apagar o segundo cabeçalho de sincronização e o código de mapeamento de localização de bloco de caracteres de controle dos blocos de dados, em que o código de mapeamento de localização de bloco de caracteres de controle está em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização; e

[0041] emitir os blocos de dados processados, em que os blocos de dados processados include: o primeiro bloco de caracteres de controle e/ou o bloco de caracteres de dados, e qualquer primeiro bloco de caracteres de controle ou qualquer bloco de caracteres de dados é um código binário de 8 bits.

[0042] Com referência ao segundo aspecto, à primeira forma de implantação possível do segundo aspecto, à segunda forma de implantação possível do segundo aspecto, ou à terceira forma de implantação possível do segundo aspecto, em uma quarta forma de implantação possível, a etapa de emitir os blocos de dados processados inclui especificamente:

[0043] se os blocos de dados incluírem adicionalmente pelo menos um bloco de caracteres de dados, não realizar qualquer processamento no bloco de caracteres de dados dentre os blocos de dados, e reter o bloco de caracteres de dados; e

[0044] emitir os blocos de dados processados, em que os blocos de dados processados include: o primeiro caractere de controle e o bloco de caracteres de dados.

[0045] Com referência ao segundo aspecto, à primeira forma de implantação possível do segundo aspecto, à segunda forma de implantação possível do segundo aspecto, à terceira forma de implantação possível do segundo aspecto, ou à quarta forma de implantação possível do segundo aspecto, em uma quinta forma de implantação possível, antes da etapa de realizar a conversão de largura de bits de 10 bits/34 bits no fluxo de dados recebido, o método de comunicações inclui adicionalmente: sincronizar o fluxo de dados recebido.

[0046] Com referência ao segundo aspecto, à primeira forma de implantação possível do segundo aspecto, à segunda forma de implantação possível do segundo aspecto, à terceira forma de implantação possível do segundo aspecto, à quarta forma de implantação possível do segundo aspecto, ou à quinta forma de implantação possível do segundo aspecto, em uma sexta forma de implantação possível, antes da etapa de realizar a decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada, o método de comunicações inclui adicionalmente:

[0047] desembaralhar o fluxo de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada.

[0048] De acordo com um terceiro aspecto, a presente invenção fornece um dispositivo de rede óptica, em que o dispositivo de rede óptica inclui:

[0049] uma primeira unidade de interface configurada para receber um fluxo de dados de uma camada de acoplamento de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada, e realizar a conversão de serial em paralela no fluxo de dados recebido;

[0050] um decodificador de 8 bits/10 bits configurado para realizar a decodificação de 8 bits/10 bits no fluxo de dados recebido, e emitir o fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada;

[0051] um codificador de 32 bits para 34 bits configurado para realizar a codificação de 32 bits para 34 bits no fluxo de dados de saída no qual a decodificação de 8 bits/10 bits foi realizada, e emitir o fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada;

[0052] um codificador de correção de erro antecipada configurado para realizar a codificação de correção de erro antecipada no fluxo de dados de saída no qual a codificação de 32 bits para 34 bits foi realizada, e emitir o fluxo de dados no qual a codificação de correção de erro antecipada foi realizada;

[0053] um primeiro conversor de largura de bits configurado para realizar a conversão de largura de bits de 34 bits/10 bits no fluxo de dados de saída no qual a codificação de correção de erro antecipada foi realizada; e

[0054] uma segunda unidade de interface configurada para enviar o fluxo de dados no qual a conversão de largura de bits foi realizada a uma camada dependente de meio físico na taxa de linha.

[0055] Com referência ao terceiro aspecto, em uma primeira forma de implantação possível do terceiro aspecto, o codificador de 32 bits para 34 bits inclui adicionalmente:

[0056] uma primeira unidade de recebimento configurada para receber, sequencial e consecutivamente, o fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada, para formar quatro blocos de dados, em que qualquer um dos blocos de dados é um primeiro bloco de caracteres de controle ou um bloco de caracteres de dados, e qualquer primeiro bloco de caracteres de controle ou qualquer bloco de caracteres de dados é um código binário de 8 bits; e

[0057] uma primeira unidade de determinação configurada para determinar se um primeiro bloco de caracteres de controle existe dentre os quatro blocos de dados.

[0058] Com referência ao terceiro aspecto ou à primeira forma de implantação possível do terceiro aspecto, em uma segunda forma de implantação possível, o codificador de 32 bits para 34 bits inclui adicionalmente:

[0059] uma primeira unidade de processamento configurada para: se nenhum primeiro bloco de caracteres de controle existir dentre os quatro blocos de dados, adicionar um primeiro cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados, e emitir os blocos de dados ao qual o primeiro cabeçalho de sincronização é adicionado, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits, e o primeiro identificador é usado para identificar se os blocos de dados são todos blocos de caracteres de dados.

[0060] Com referência ao terceiro aspecto, à primeira forma de implantação possível do terceiro aspecto, ou à segunda forma de implantação possível do terceiro aspecto, em uma terceira forma de implantação possível do terceiro aspecto, o codificador de 32 bits para 34 bits inclui adicionalmente uma segunda unidade de processamento, e a segunda unidade de processamento inclui especificamente:

[0061] uma unidade de geração de cabeçalho de sincronização configurada para: se pelo menos um primeiro bloco de caracteres de controle existir dentre os quatro blocos de dados, adicionar um segundo cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits, e o segundo identificador é usado para identificar se pelo menos um primeiro bloco de caracteres de controle existe dentre os blocos de dados;

[0062] uma unidade de geração de código de mapeamento configurada para gerar, de acordo com uma quantidade de primeiros blocos de caracteres de controle dentre os quatro blocos de dados e uma localização do primeiro bloco de controle dentre os blocos de dados, um código de mapeamento de localização de bloco de caracteres de controle de 4 bits, e configurar o código de mapeamento de localização de bloco de caracteres de controle, em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização;

[0063] uma primeira unidade de conversão de bloco de caracteres de controle configurada para converter, de modo correspondente, o primeiro bloco de caracteres de controle dentre os quatro blocos de dados em um segundo bloco de caracteres de controle de 4 bits; e

[0064] uma primeira unidade de emissão configurada para emitir os blocos de dados processados, em que os blocos de dados processados include o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, e o segundo bloco de caracteres de controle que é obtido após a conversão, ou os blocos de dados processados include o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, o segundo bloco de caracteres de controle que é obtido após a conversão e o bloco de caracteres de dados.

[0065] Com referência ao terceiro aspecto, à primeira forma de implantação possível do terceiro aspecto, à segunda forma de implantação possível do terceiro aspecto, ou à terceira forma de implantação possível do terceiro aspecto, em uma quarta forma de implantação possível do terceiro aspecto, a primeira unidade de emissão é especialmente configurada para: se os quatro blocos de dados incluírem adicionalmente pelo menos um bloco de caracteres de dados, não realizar qualquer processamento no bloco de caracteres de dados dentre os quatro blocos de dados, e reter o bloco de caracteres de dados dentre os blocos de dados; e emitir os blocos de dados processados, em que os blocos de dados processados incluem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, o segundo bloco de caracteres de controle que é obtido após a conversão e um bloco de dados do bloco de caracteres de dados.

[0066] Com referência ao terceiro aspecto, à primeira forma de implantação possível do terceiro aspecto, à segunda forma de implantação possível do terceiro aspecto, à terceira forma de implantação possível do terceiro aspecto, ou à quarta forma de implantação possível do terceiro aspecto, em uma quinta forma de implantação possível do terceiro aspecto, a primeira unidade de emissão é adicionalmente configurada para determinar se uma quantidade de bits que estão incluídos nos blocos de dados processados emitidos é 34; e se a quantidade dos bits que estão incluídos nos blocos de dados processados emitidos for menor do que 34, adicionar um número aleatório a uma extremidade dos blocos de dados processados emitidos até que a quantidade dos bits dos blocos de dados processados emitidos se torne 34, em que o número aleatório é um código binário gerado aleatoriamente.

[0067] Com referência ao terceiro aspecto, à primeira forma de implantação possível do terceiro aspecto, à segunda forma de implantação possível do terceiro aspecto, à terceira forma de implantação possível do terceiro aspecto, à quarta forma de implantação possível do terceiro aspecto, ou à quinta forma de implantação possível do terceiro aspecto, em uma sexta forma de implantação possível do terceiro aspecto, o dispositivo de rede óptica inclui adicionalmente:

[0068] uma primeira unidade de sincronização configurada para sincronizar o fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada.

[0069] Com referência ao terceiro aspecto, à primeira forma de implantação possível do terceiro aspecto, à segunda forma de implantação possível do terceiro aspecto, à terceira forma de implantação possível do terceiro aspecto, à quarta forma de implantação possível do terceiro aspecto, à quinta forma de implantação possível do terceiro aspecto, ou à sexta forma de implantação possível do terceiro aspecto, em uma sétima forma de implantação possível do terceiro aspecto, o dispositivo de rede óptica inclui adicionalmente: um embaralhador configurado para embaralhar o fluxo de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização no fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada.

[0070] De acordo com um quarto aspecto, a presente invenção fornece um dispositivo de rede óptica, em que o dispositivo de rede óptica inclui:

[0071] uma terceira unidade de interface configurada para receber um fluxo de dados de uma camada dependente de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada;

[0072] um segundo conversor de largura de bits configurado para realizar a conversão de largura de bits de 10 bits/34 bits no fluxo de dados recebido;

[0073] um decodificador de correção de erro antecipada configurado para realizar a decodificação de correção de erro antecipada no fluxo de dados no qual a conversão de largura de bits foi realizada;

[0074] um decodificador de 32 bits para 34 bits configurado para realizar a decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada;

[0075] um codificador de 8 bits/10 bits configurado para realizar a codificação de 8 bits/10 bits no fluxo de dados no qual a decodificação de 32 bits para 34 bits foi realizada; e

[0076] uma quarta unidade de interface configurada para enviar o fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada a uma camada de acoplamento de meio físico.

[0077] Com referência ao quarto aspecto, em uma primeira forma de implantação possível do quarto aspecto, o codificador de 32 bits para 34 bits inclui:

[0078] uma primeira unidade de análise configurada para analisar o fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada, e emitir 51 blocos de dados, em que qualquer um dos blocos de dados é um segundo bloco de caracteres de controle ou um bloco de caracteres de dados, qualquer segundo bloco de caracteres de controle é um código binário de 4 bits, e qualquer bloco de caracteres de dados é um código binário de 8 bits;

[0079] uma segunda unidade de análise configurada para analisar qualquer um dos blocos de dados, e obter um cabeçalho de sincronização de qualquer um dos blocos de dados, em que o cabeçalho de sincronização inclui: um primeiro cabeçalho de sincronização ou um segundo cabeçalho de sincronização, o primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits, o primeiro identificador é usado para identificar se os blocos de dados são todos blocos de caracteres de dados, o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits, e o segundo identificador é usado para identificar se pelo menos um segundo bloco de caracteres de controle existe dentre os blocos de dados; e

[0080] uma segunda unidade de determinação configurada para determinar se o cabeçalho de sincronização do qualquer um dos blocos de dados é um primeiro cabeçalho de sincronização ou um segundo cabeçalho de sincronização.

[0081] Com referência ao quarto aspecto ou à primeira forma de implantação possível do quarto aspecto, em uma segunda forma de implantação possível, o codificador de 32 bits para 34 bits inclui adicionalmente:

[0082] uma terceira unidade de processamento configurada para: se o cabeçalho de sincronização for um primeiro cabeçalho de sincronização, apagar o primeiro cabeçalho de sincronização, e emitir os blocos de dados dos quais o primeiro cabeçalho de sincronização é apagado.

[0083] Com referência ao quarto aspecto, a primeira maneira implantação possível do quarto aspecto ou a segunda maneira de implantação possível do quarto aspecto, in uma terceira maneira de implantação possível do quarto aspecto, o codificador de 32 bits para 34 bits inclui adicionalmente uma quarta unidade de processamento e uma quarta unidade de processamento inclui especificamente:

[0084] uma unidade de análise de código de mapeamento configurada para: se o cabeçalho de sincronização for um segundo cabeçalho de sincronização, analisar os blocos de dados e obter um código de mapeamento de localização de bloco de caracteres de controle de 4 bits;

[0085] uma segunda unidade de conversão de caracteres de controle configurada para obter uma quantidade dos segundos blocos de caracteres de controle dentre os blocos de dados e uma localização do segundo bloco de caracteres de controle dentre os blocos de dados de acordo com o código de mapeamento de localização de bloco de caracteres de controle; e converter, de modo correspondente, o segundo bloco de caracteres de controle dentre os blocos de dados em um primeiro bloco de caracteres de controle de 8 bits de acordo com uma quantidade dos segundos blocos de caracteres de controle e com uma localização do segundo bloco de caracteres de controle dentre os blocos de dados;

[0086] uma unidade de apagamento de cabeçalho de sincronização configurada para apagar o segundo cabeçalho de sincronização e o código de mapeamento de localização de bloco de caracteres de controle dos blocos de dados, em que o código de mapeamento de localização de bloco de caracteres de controle está em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização; e

[0087] uma segunda unidade de emissão configurada para emitir os blocos de dados processados, em que os blocos de dados processados incluem: o primeiro bloco de caracteres de controle e/ou o bloco de caracteres de dados e qualquer primeiro bloco de caracteres de controle ou qualquer bloco de caracteres de dados é um código binário de 8 bits.

[0088] Com referência ao quarto aspecto, a primeira maneira implantação possível do quarto aspecto, a segunda maneira de implantação possível do quarto aspecto ou a terceira maneira de implantação possível do quarto aspecto, em uma quarta maneira de implantação possível do quarto aspecto, um segunda unidade de emissão é especificamente configurada para: se os blocos de dados incluírem adicionalmente pelo menos um bloco de caracteres de dados, não realizar qualquer processamento no bloco de caracteres de dados dentre os blocos de dados e reter o bloco de caracteres de dados e emitir os blocos de dados processados, em que os blocos de dados processados incluem: o primeiro caractere de controle e o bloco de caracteres de dados.

[0089] Com referência ao quarto aspecto, à primeira maneira implantação possível do quarto aspecto, à segunda maneira de implantação possível do quarto aspecto, à terceira maneira de implantação possível do quarto aspecto ou à quarta maneira de implantação possível do quarto aspecto, em uma quinta maneira de implantação possível do quarto aspecto, o dispositivo de rede óptica inclui adicionalmente:

[0090] uma segunda unidade de sincronização configurada para sincronizar o fluxo de dados recebido.

[0091] Com referência ao quarto aspecto, à primeira maneira implantação possível do quarto aspecto, à segunda maneira de implantação possível do quarto aspecto, à terceira maneira de implantação possível do quarto aspecto, à quarta maneira de implantação possível do quarto aspecto ou à quinta maneira de implantação possível do quarto aspecto, em uma sexta maneira de implantação possível do quarto aspecto, o dispositivo de rede óptica inclui adicionalmente:

[0092] um desembaralhador configurado para desembaralhar o fluxo de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização no fluxo de dados no qual uma decodificação de correção de erro antecipada foi realizada.

[0093] De acordo com um quinto aspecto, a presente invenção fornece um sistema de rede óptica, em que o sistema de rede óptica inclui: o dispositivo de rede óptica de acordo com o terceiro aspecto e o dispositivo de rede óptica, de acordo com o quarto aspecto.

[0094] De acordo com um sexto aspecto, a presente invenção fornece um sistema de rede óptica, em que o sistema de rede óptica inclui pelo menos: um terminal de linha óptica e uma unidade de rede óptica, em que o terminal de linha óptica inclui o dispositivo de rede óptica de acordo com o terceiro aspecto e uma unidade de rede óptica inclui o dispositivo de rede óptica, de acordo com o quarto aspecto, ou uma unidade de rede óptica inclui o dispositivo de rede óptica, de acordo com o terceiro aspecto, e o terminal de linha óptica inclui o dispositivo de rede óptica, de acordo com o quarto aspecto.

[0095] Um novo esquema de codificação é implantado com uso das soluções precedentes: realizar uma codificação de 32 bits para 34 bits em um fluxo de dados em que a decodificação de 8 bits/10 bits foi realizada, realizar uma codificação de correção de erro antecipada no fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada e enviar o fluxo de dados codificado ou realizar uma decodificação de correção de erro antecipada em um fluxo de dados recebido e realizar uma decodificação de 32 bits para 34 bits no fluxo de dados no qual uma decodificação de correção de erro antecipada foi realizada. Dessa maneira, um recurso de largura de banda de uma linha é salvo; monitoramento de linha pode ser implantado sem interromper um serviço que é fácil para implantar e aperfeiçoar enormemente vários tipos de desempenho de um sistema.

BREVE DESCRIÇÃO DOS DESENHOS

[0096] Para descrever as soluções técnicas nas modalidades da presente invenção mais claramente, o que será dito a seguir introduz brevemente os desenhos anexos exigidos para descrever as modalidades. Aparentemente, os desenhos anexos na descrição a seguir mostram meramente algumas modalidades da presente invenção e uma pessoa com habilidade comum na técnica pode ainda produzir outros desenhos anexos a partir desses desenhos anexos sem esforços criativos.

[0097] A Figura 1 é um diagrama estrutural esquemático de camadas de protocolo de um sistema de comunicações;

[0098] A Figura 2 é um fluxograma de um método de comunicações para um sistema de rede óptica;

[0099] A Figura 3 é um diagrama esquemático de uma regra de codificação de 32 bits para 34 bits;

[00100] A Figura 4 é um diagrama esquemático de codificação de 32 bits para 34 bits específica;

[00101] A Figura 5 é um diagrama esquemático de uma tabela de conversão de bloco de caracteres de controle;

[00102] A Figura 6 é outro diagrama esquemático de codificação de 32 bits para 34 bits específica;

[00103] A Figura 7 é outro diagrama esquemático de codificação de 32 bits para 34 bits específica;

[00104] A Figura 8 é um fluxograma específico de um método de comunicações para um sistema de rede óptica;

[00105] A Figura 9 é um diagrama esquemático de codificação específica de um bloco de código adicionado recentemente;

[00106] A Figura 10 ilustra outro método de comunicações para um sistema de rede óptica;

[00107] A Figura 11 é um diagrama esquemático de codificação específica de decodificação de 32 bits para 34 bits;

[00108] A Figura 12 é um diagrama estrutural esquemático de um dispositivo de rede óptica;

[00109] A Figura 13 é um diagrama estrutural esquemático de composição de um codificador de 34 bits para 32 bits;

[00110] A Figura 14 é um diagrama estrutural esquemático de composição de outro dispositivo de rede óptica;

[00111] A Figura 15 é um diagrama estrutural esquemático de composição de um decodificador de 34 bits para 32 bits;

[00112] A Figura 16 é um diagrama estrutural esquemático de um sistema de rede óptica;

[00113] A Figura 17 é um diagrama estrutural esquemático de um sistema de computador; e

[00114] A Figura 18 é um diagrama estrutural esquemático de outro sistema de computador.

DESCRIÇÃO DAS MODALIDADES

[00115] O que será dito a seguir descreve clara e completamente as soluções técnicas nas modalidades da presente invenção com referência aos desenhos anexos nas modalidades da presente invenção. Aparentemente, as modalidades descritas são meramente algumas, mas não todas as modalidades da presente invenção. Todas as outras modalidades obtidas por uma pessoa com habilidade comum na técnica com base nas modalidades da presente invenção sem esforços criativos devem ser abrangidas pelo escopo protetivo da presente invenção.

[00116] Conforme mostrado na Figura 1, a Figura 1 é um diagrama estrutural esquemático de camadas de protocolo de um sistema de comunicações, de acordo com uma modalidade da presente invenção.

[00117] Na Figura 1, uma subcamada de codificação física (subcamada de codificação física, PCS) 100 recebe um fluxo de dados em uma taxa específica, realiza codificação de 8B/10B no fluxo de dados recebido e emite o fluxo de dados codificado. Conforme ilustrado na Figura 1, a taxa pode ser 1 Gbit/s em que a recepção a partir de uma camada superior é realizada e após a codificação de 8B/10B, o fluxo de dados é enviado para uma camada de PMA 102 em uma taxa de 1,25 Gbit/s. A taxa mostrada na Figura 1 não é limitada e pode ser de 1 Gbit/s ou outra taxa.

[00118] A camada de fixação de meio físico (fixação de meio físico, PMA) 102 realiza conversão serial para paralela na emissão de fluxo de dados pelo PCS 100 e envia o fluxo de dados convertido para uma camada codificada adicionada recentemente 104.

[00119] Uma camada dependente de meio físico (dependente de meio físico, PMD) 106 envia o fluxo de dados recebido para uma linha física em uma taxa específica.

[00120] A camada de codificação 104 é adicionada recentemente entre a camada de PMA 102 e a camada de PMD 106 e a camada codificada adicionada recentemente 104 inclui: uma camada de PMA 1040, uma camada de PCS 1042, uma camada de codificação/decodificação de 32b/34b 1044 uma correção de erro antecipada (correção de erro antecipada, FEC) uma camada de codificação/decodificação 1046, e uma camada de PMA 1048.

[00121] As funções das camadas da camada codificada adicionada recentemente 104 do topo ao fundo são descritas conforme segue:

[00122] a camada de PMA 1040 recebe um fluxo de dados a partir da camada de PMA 102 em uma taxa de linha, realiza conversão de serial para paralela no fluxo de dados recebido e emite o fluxo de dados convertido para a camada de PCS 1042 para processamento, em que a taxa de linha pode ser d 1,25 Gbit/s ilustrada na Figura 1 ou outra taxa que não é limitada no presente documento;

[00123] a camada de PCS 1042 realiza decodificação de 8 bits/10 bits no fluxo de dados recebido;

[00124] a camada de codificação/decodificação de 32B/34B 1044 realiza a codificação de 32 bits para 34 bits no fluxo de dados no qual uma codificação de 8 bits/10 bits foi realizada;

[00125] a camada de codificação/decodificação FEC 1046 realiza a codificação de correção de erro antecipada no fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada; e

[00126] a camada de PMA 1048 realiza conversão serial para paralela no fluxo de dados no qual uma codificação de correção de erro antecipada foi realizada e envia o fluxo de dados no qual a conversão serial para paralela foi realizada para a camada dependente de meio físico na taxa de linha.

[00127] Opcionalmente, na camada entre a camada de codificação/decodificação de 32b/34b 1044 e a camada de codificação/decodificação de FEC 1046,

[00128] uma camada embaralhadora/desembaralhadora, configurada para embaralhar o fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada e admitir o fluxo de dados embaralhado para a camada de codificação/decodificação de FEC 1046 para codificação de FEC.

[00129] Adicionalmente, a camada embaralhadora/desembaralhadora pode ser combinada com a camada de codificação/decodificação de 32B/34B 1044 ou pode ser configurada independentemente entre a camada de codificação/decodificação de 32B/34B 1044 e a camada de codificação/decodificação de FEC 1046.

[00130] Opcionalmente, na camada entre a camada de codificação/decodificação de FEC 1046 e a camada de PMA 1048, em que o processo do método de codificação/decodificação compreende adicionalmente: realizar uma conversão de largura de bits de 34 bits/10 bits no fluxo de dados no qual uma codificação de correção de erro antecipada foi realizada e inserir o fluxo de dados no qual a conversão de largura de bit foi realizada para a camada de PMA 1048 processar.

[00131] Opcionalmente, antes de a decodificação de 8 bits/10 bits ser realizada no fluxo de dados recebido, a sincronização é realizada também no fluxo de dados recebido.

[00132] As funções das camadas da camada codificada adicionada recentemente 104 do fundo ao topo são descritas conforme segue:

[00133] a camada de PMA 1048 recebe um fluxo de dados em uma taxa de linha, realiza a conversão de serial para paralela no fluxo de dados recebido e emite o fluxo de dados convertido, em que o fluxo de dados é um fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada;

[00134] a camada de codificação/decodificação de FEC 1046 realiza decodificação de correção de erro antecipada no fluxo de dados recebido;

[00135] a camada de codificação/decodificação de 32B/34B 1044 realiza decodificação de 32 bits para 34 bits no fluxo de dados no qual uma decodificação de correção de erro antecipada foi realizada;

[00136] a camada de PCS 1042 realiza codificação de 8 bits/10 bits no fluxo de dados no qual uma decodificação de 32 bits para 34 bits foi realizada; e

[00137] a PMA 1040 envia o fluxo de dados no qual uma codificação de 8 bits/10 bits foi realizada para a PMA 102.

[00138] Opcionalmente, o que será dito a seguir é incluído também entre a camada de codificação/decodificação de 32B/34B 1044 e a camada de codificação/decodificação de FEC 1046:

[00139] a camada embaralhadora/desembaralhadora, configurada para realizar o processo de desembaralhamento no fluxo de dados no qual a codificação de FEC foi realizada.

[00140] Adicionalmente, a camada embaralhadora/desembaralhadora pode ser combinada com a camada de codificação/decodificação de 32B/34B 1044 ou pode ser configurada independentemente entre a camada de codificação/decodificação de 32B/34B 1044 e a camada de codificação/decodificação de FEC 1046.

[00141] Opcionalmente, após a PMA 1048 receber o fluxo de dados e antes de o fluxo de dados entrar na camada de codificação/decodificação de FEC 1046, o processo de sincronização é realizado no fluxo de dados.

[00142] Opcionalmente, a conversão de largura de bit de 10 bits/34 bits é realizada no fluxo de dados no qual o processo de sincronização foi realizado e o fluxo de dados no qual uma conversão de largura de bits foi realizada é admitida na camada de codificação/decodificação de FEC 1046 para codificar FEC.

[00143] O diagrama estrutural das camadas de protocolo mostradas na Figura 1 pode ser aplicado a um dispositivo terminal ou a um dispositivo de escritório central em um sistema de Gigabit Ethernet (Gigabit Ethernet, GE) ou em um sistema de WDMPON (rede óptica passiva de multiplexação de divisão de comprimento de onda, WDMPON) e, especificamente, uma camada codificada adicionada recentemente 104 pode estar localizada entre uma camada de PMA 102 e uma camada de PMD 106 do dispositivo terminal ou entre uma camada de PMA 102 e uma camada de PMD 106 do dispositivo de escritório central.

[00144] As funções da camada codificada adicionada recentemente são principalmente realizar uma codificação de 32 bits para 34 bits e decodificar e realizar uma verificação de FEC em uma linha. Dessa maneira, um novo esquema de codificação é usado para salvar a largura de banda e implantar a verificação de FEC na linha sem interromper a transmissão de serviço.

[00145] Conforme mostrado na Figura 2, a Figura 2 é um fluxograma de um método de comunicações para um sistema de rede óptica. O método de comunicações pode ser aplicado em um dispositivo de escritório central ou um dispositivo terminal de um sistema de GE ou um dispositivo de escritório central ou um dispositivo terminal de um sistema de WDMPON. Especificamente, o método de comunicações é conforme segue:

[00146] Etapa S200: receber um fluxo de dados a partir de PMA em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual uma codificação de 8 bits/10 bits foi realizada.

[00147] Etapa S202: realizar decodificação de 8 bits/10 bits no fluxo de dados recebido.

[00148] Etapa S204: realizar codificação de 32 bits para 34 bits no fluxo de dados no qual uma decodificação de 8 bits/10 bits foi realizada.

[00149] Etapa S206: realizar codificação de correção de erro antecipada no fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada.

[00150] Etapa S208: realizar conversão de largura de bit de 34 bits/10 bits no fluxo de dados no qual uma codificação de correção de erro antecipada foi realizada.

[00151] Etapa S210: enviar o fluxo de dados no qual uma conversão de largura de bits foi realizada para uma camada de PMD na taxa de linha.

[00152] Opcionalmente, antes da etapa S202, o método inclui adicionalmente:

[00153] sincronizar o fluxo de dados no qual uma codificação de 8 bits/10 bits foi realizada.

[00154] Opcionalmente, após a etapa S204, o método inclui adicionalmente:

[00155] embaralhar o fluxo de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização no fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada.

[00156] Adicionalmente, antes da etapa de realizar uma codificação de 32 bits para 34 bits no fluxo de dados no qual uma decodificação de 8 bits/10 bits foi realizada, o método inclui adicionalmente:

[00157] receber, sequencial e consecutivamente, o fluxo de dados no qual uma decodificação de 8 bits/10 bits foi realizada, para formar quatro blocos de dados, em que os blocos de dados incluem um primeiro bloco de caracteres de controle e/ou um bloco de caracteres de dados, e qualquer primeiro bloco de caracteres de controle ou qualquer bloco de caracteres de dados é um código binário de 8 bits; e

[00158] determinar se um primeiro bloco de caracteres de controle existe dentre os blocos de dados.

[00159] Uma realização da codificação de 32 bits para 34 bits no fluxo de dados no qual uma decodificação de 8 bits/10 bits foi realizada inclui especificamente:

[00160] se nenhum primeiro bloco de caracteres de controle existir dentre os blocos de dados, adicionar o primeiro cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os blocos de dados e emitir os blocos de dados ao qual o primeiro cabeçalho de sincronização é adicionado, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits e o primeiro identificador é usado para identificar se os blocos de dados são todos blocos de caracteres de dados;

[00161] se pelo menos um primeiro bloco de caracteres de controle existir dentre os blocos de dados, adicionar o segundo cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os blocos de dados, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits e o segundo identificador é usado para identificar se pelo menos um primeiro bloco de caracteres de controle existe dentre os blocos de dados;

[00162] gerar, de acordo com uma quantidade de primeiros blocos de caracteres de controle dentre os blocos de dados e uma localização do primeiro bloco de controle dentre os blocos de dados, um código de mapeamento de localização de bloco de caracteres de controle de 4 bits e configurar o código de mapeamento de localização de bloco de caracteres de controle, em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização;

[00163] converter, de modo correspondente, o primeiro bloco de caracteres de controle dentre os blocos de dados em um segundo bloco de caracteres de controle de 4 bits; e

[00164] emitir os blocos de dados processados, em que os blocos de dados processados include o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, e o segundo bloco de caracteres de controle que é obtido após uma conversão ou os blocos de dados processados incluem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, o segundo bloco de caracteres de controle que é obtido após uma conversão e o bloco de caracteres de dados.

[00165] Adicionalmente, se os blocos de dados incluírem também pelo menos um bloco de caracteres de dados, nenhum processamento será realizado no bloco de caracteres de dados dentre os blocos de dados e o bloco de caracteres de dados dentre os blocos de dados é retido e os blocos de dados processados são emitidos, em que os blocos de dados processados incluem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, o segundo bloco de caracteres de controle que é obtido após uma conversão e um bloco de dados do bloco de caracteres de dados.

[00166] Adicionalmente, o método inclui adicionalmente:

[00167] determinar se uma quantidade de bits que são incluídos nos blocos de dados processados emitidos é 34 e se a quantidade dos bits que são incluídos nos blocos de dados processados emitidos é inferior a 34, adicionar um número aleatório (que pode ser um código binário acrescentado aleatoriamente no presente documento) um uma extremidade dos blocos de dados processados emitidos até que uma quantidade dos bits dos blocos de dados processados emitidos se torne 34, em que o número aleatório é um código binário gerado aleatoriamente ou qualquer código binário.

[00168] Usada como um exemplo, a Figura 3 é um diagrama esquemático de uma regra de codificação de 32 bits para 34 bits. Um processo específico para realizar uma codificação de 32 bits para 34 bits em um fluxo de dados de entrada é descrito com uso de um exemplo específico.

[00169] Etapa 1: receber sequencial e sucessivamente o fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada, para formar quatro blocos de dados, em que os quatro blocos de dados têm 32 bits no total, qualquer um dos quatro blocos de dados pode ser um primeiro bloco de caracteres de controle ou um bloco de caracteres de dados e qualquer primeiro bloco de caracteres de controle ou bloco de caracteres de dados é um código binário de 8 bits.

[00170] Etapa 2: determinar se um primeiro bloco de caracteres de controle ou um bloco de caracteres de dados existe dentre os quatro blocos de dados recebidos.

[00171] Etapa 3: se os quatro blocos de dados recebidos forem todos blocos de caracteres de dados e não houver bloco de caracteres de controle, adicionar um primeiro cabeçalho de sincronização (Cabeçalho de sincronização, SH) a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados, mapear diretamente os quatro blocos de caracteres de dados para uma carga de bloco de dados sem qualquer conversão e emitir os blocos de dados aos quais o primeiro cabeçalho de sincronização é adicionado.

[00172] O primeiro bloco de dados é um código binário de 8 bits inserido primeiramente. O primeiro cabeçalho de sincronização é adicionado a uma localização do registro de início do primeiro bloco de dados que é admitida primeiro. O primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits e o primeiro identificador é usado para identificar se os blocos de dados são todos blocos de caracteres de dados.

[00173] Conforme mostrado na Figura 3, os blocos de dados recebidos sequencialmente são D0D1D2D3, em que cada letra representa um caractere de dados de 8 bits, por exemplo, D0 indica uma primeira entrada de bloco de caracteres de dados primeiro e é um código binário de 8 bits; os quatro blocos de dados de entrada são todos blocos de caracteres de dados e não há bloco de controle. Nesse caso, um primeiro cabeçalho de sincronização "01" é adicionado a um registro de início de D0 e 01D0D1D2D3, os blocos de dados de 34 bits obtidos após o primeiro cabeçalho de sincronização ser adicionado, são emitidos. Para um processo específico, consulte a Figura 4.

[00174] A Figura 4 mostra quatro blocos de dados de entrada sequencialmente D0D1D2D3, em que D0 é uma primeira entrada de bloco de dados. No presente documento, a primeira entrada de bloco de dados é os oito bits mais significativos e a última entrada de bloco de dados D3 é pelo menos oito bits significativos; a primeira entrada de bloco de dados também pode ser definida como pelo menos oito bits significativos e a última entrada de bloco de dados D3 também pode ser definida como os oito bits mais significativos. O primeiro cabeçalho de sincronização "01" (um código binário de 2 bits) é adicionado a um registro de início da primeira entrada de bloco de dados (isto é, um primeiro bloco de caracteres de dados), e um fluxo de dados de 34 bits 01D0D1D2D3 é emitido. Dessa maneira, o fluxo de dados de 32 bits de entrada é convertido no fluxo de dados de 34 bits de entrada com uso do esquema de codificação. O primeiro cabeçalho de sincronização "01" é apenas um exemplo. Uma forma de combinação específica do código binário de 2 bits não é limitada, desde que seja configurado que o código binário de 2 bits possa identificar que o fluxo de dados é todos os blocos de caracteres de dados.

[00175] Etapa 4: se houver pelo menos um primeiro bloco de caracteres de controle dentre os quatro blocos de dados, adicionar um segundo cabeçalho de sincronização ao registro de início do primeiro bloco de dados dentre os quatro blocos de dados, em que o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits e o segundo identificador é usado para identificar se há pelo menos um primeiro bloco de caracteres de controle dentre os blocos de dados.

[00176] Etapa 5: gerar, de acordo com uma quantidade de primeiros blocos de caracteres de controle dentre os quatro blocos de dados e uma localização do primeiro bloco de controle dentre os blocos de dados, um código de mapeamento de localização de bloco de caracteres de controle de 4 bits (o "código de mapeamento" na Figura 3 é o "código de mapeamento de localização de bloco de caracteres de controle" no presente documento) e configurar o código de mapeamento de localização de bloco de caracteres de controle, em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização.

[00177] Etapa 6: converter, de modo correspondente, o primeiro bloco de caracteres de controle dentre os quatro blocos de dados em um segundo bloco de caracteres de controle de 4 bits.

[00178] Etapa 7: emitir os blocos de dados processados, em que os blocos de dados processados incluem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle e em que o segundo bloco de caracteres de controle é obtido após uma conversão ou os blocos de dados processados incluem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, em que o segundo bloco de caracteres de controle é obtido após uma conversão e o bloco de caracteres de dados.

[00179] Para mais detalhes, consulte a Figura 3. Quatro blocos de dados C0D1D2D3 são admitidos, em que a letra C representa um primeiro bloco de caracteres de controle de 8 bits e D representa um bloco de caracteres de dados de 8 bits. Nesse caso, um primeiro bloco de caracteres de controle C0 e há três blocos de caracteres de dados D1, D2, e D3 dentre os quatro blocos de dados de entrada. Um processo específico para realizar uma codificação de 32 bits para 34 bits em um fluxo de dados de entrada que inclui pelo menos um bloco de caracteres de controle é conforme segue:

[00180] Em primeiro lugar, um segundo cabeçalho de sincronização "10" é adicionado a um registro de início de um primeiro bloco de dados (o registro de início do primeiro bloco de dados é especificamente o primeiro bit binário dentre bits binários de entrada sucessivamente) dentre os quatro blocos de dados de entrada, isto é, "10" é adicionado antes de C0.

[00181] Em segundo lugar, há um primeiro bloco de caracteres de controle "C0" dentre os quatro blocos de dados e C0 está em uma localização do primeiro bloco de dados dentre os quatro blocos de dados, isto é, C0 é uma primeira entrada de bloco de dados. Nesse caso, um código de mapeamento de localização de bloco de caracteres de controle de 4 bits "1000" é gerado de acordo com C0, em que "1" em "1000" representa que o primeiro caractere de controle é o primeiro bloco de dados dentre os quatro blocos de dados e os outros três blocos de dados são blocos de caracteres de dados. Adicionalmente, "1000" é configurado em uma localização após o segundo cabeçalho de sincronização "10" e antes do primeiro bloco de dados.

[00182] Em seguida, o primeiro bloco de caracteres de controle de 8 bits "C0" dentre os blocos de dados é convertido em um segundo bloco de caracteres de controle de 4 bits K0, em que K0 representa o primeiro e segundo bloco de caracteres de controle e cada caractere K representa um código binário de 4 bits. Um processo de conversão específico é conforme segue:

[00183] Uma tabela de conversão de bloco de caracteres de controle mostrada na Figura 5 é pesquisada de acordo com a primeira entrada de bloco de caracteres de controle "C0" e um segundo caractere de controle correspondente de 4 bits é emitido em uma localização do bloco de dados correspondente. Por exemplo, "C0" é "000 11100" e um segundo bloco de caracteres de controle de 4 bits "0000" obtido após a conversão é emitido de modo correspondente de acordo com um resultado da pesquisa da tabela de conversão de bloco de caracteres de controle mostrada na Figura 5. Na Figura 3, o segundo caractere de controle obtido após a conversão é indicado por K0.

[00184] Adicionalmente, uma correspondência entre um primeiro bloco de caracteres de controle e um segundo bloco de caracteres de controle mostrada na Figura 5 pode variar e não é limitada à correspondência mostrada na tabela, desde que o segundo bloco de caracteres de 4 bits obtido após conversão possa identificar exclusivamente um primeiro bloco de caracteres de controle de 8 bits. Isso se deve ao fato de existir 12 tipos de primeiros blocos de caracteres de controle atualmente, e um código binário de 4 bits pode representar 16 tipos de caracteres de controle.

[00185] Por fim, os blocos de caracteres de dados dentre os quatro blocos de dados não são processados e são mapeados diretamente a localizações correspondentes dos blocos de dados que precisam ser emitidos. Os blocos de dados de 34 bits por fim emitidos são "10 1000 K0D1D2D3", em que "10" identifica que um primeiro bloco de caracteres de controle existe dentre os quatro blocos de dados inseridos, "1000" identifica que um primeiro bloco de caracteres de controle existe e é o primeiro bloco de dados dentre os quatro blocos de dados, "K0" é o segundo bloco de caracteres de controle obtido após o primeiro bloco de caracteres de controle de 8 bits "C0" ser convertido, e "D1D2D3" são os três blocos de caractere.

[00186] O processo de conversão pode ser descrito adicionalmente com o uso da Figura 6. Conforme mostrado na Figura 6, os blocos de dados inseridos são "C0D1D2D3"; após a codificação de 32 bits para 34 bits, o segundo cabeçalho de sincronização "10" e o código de mapeamento de localização de bloco de caracteres de controle "1000" são adicionados antes de C0, o primeiro caractere de controle "C0" é convertido no segundo caractere de controle "K0", e o fluxo de dados decodificado emitido é "10 1000 K0D1D2D3".

[00187] Deve-se verificar que se apenas um bloco de caractere de controle existe dentre os blocos de dados inseridos, e os outros são todos blocos de caractere de dados, o processamento é realizado da maneira mostrada na Figura 6. Caso haja tanto um bloco de caractere de controle quanto um bloco de caractere de dados dentre os blocos de dados inseridos, e uma quantidade de blocos de caractere de controle seja pelo menos 2, após a codificação de 32 bits para 34 bits, a mesma pode ser obtida calculando-se que uma quantidade de bits dos blocos de dados emitidos é menor que 34. Portanto, deve-se determinar adicionalmente se a quantidade dos bits que são incluídos no fluxo de dados decodificado é 34; e se A quantidade dos bits que são incluídos nos blocos de dados processados emitidos ou fluxo de dados é menor que 34, um número aleatório é adicionado a uma extremidade de um último bloco de dados dentre os blocos de dados emitidos ou no fluxo de dados emitidos até que uma quantidade dos bits dos blocos de dados processados emitidos se torne 34, em que o número aleatório é um código binário gerado aleatoriamente ou qualquer código binário.

[00188] A seguir, encontra-se um exemplo para descrição.

[00189] Com referência à Figura 3, à Figura 5 e à Figura 7, conforme mostrado na Figura 3, caso os blocos de dados sequencialmente inseridos são "C0D1C2D3", o segundo cabeçalho de sincronização SH "10" e um código de mapeamento de localização de bloco de caractere de controle "1010" sejam adicionados sequencialmente a um registro de início de um primeiro bloco de dados emitidos primeiramente. Então, pesquisando-se a tabela de conversão de bloco de caractere de controle na Figura 5, um primeiro bloco de caracteres de controle de 8 bits "C0" é convertido em um segundo bloco de caractere de controle de 4 bits correspondente "K0" (conforme mostrado na Figura 5, caso "C0" seja "001 11100", após a tabela de conversão de caractere de controle ser pesquisada, o segundo bloco de caractere de controle emitido "K0" é "0001", em que "K0" no presente documento representa o segundo bloco de caractere de controle de 4 bits), e um primeiro bloco de caracteres de controle de 8 bits "C2" é convertido em um segundo bloco de caractere de controle de 4 bits correspondente "K2". Os blocos de caractere de dados "D1" e "D3" não são modificados. Após a codificação de 32 bits para 34 bits, os blocos de dados emitidos são "10 1010 K0D1K2D3", conforme mostrado na Figura 7. Obtém-se através do cálculo que os blocos de dados emitidos têm apenas 32 bits, portanto, um número aleatório de 4 bits precisa ser adicional a uma extremidade de um último bloco de dados, ou seja, um número aleatório binário de 4 bits é adicionado aleatoriamente na localização de "Rsvd". De modo ideal, recomenda-se tentar evitar o uso de um número aleatório de uma combinação de totalmente “0” ou totalmente “1”, uma combinação de "0" e "1" alternativos pode ser usada, ou um código binário é preenchido aleatoriamente.

[00190] Conforme mostrado na Figura 8, a Figura 8 é um fluxograma específico de um método de comunicações para um sistema de rede óptica.

[00191] Etapa S804: Receber um fluxo de dados a partir de uma primeira camada de PMA em uma taxa de linha, realizar a conversão de serial para paralela no fluxo de dados recebido, e emitir sequencialmente o fluxo de dados em uma taxa de blocos de dados de 10 bits a cada vez, em que o fluxo de dados é um fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada.

[00192] Etapa S806: Sincronizar o fluxo de dados emitidos.

[00193] Etapa S808: Realizar a decodificação de 8 bits/10 bits no fluxo de dados sincronizados.

[00194] Etapa S810: Realizar a codificação de 32 bits para 34 bits no fluxo de dados no qual uma decodificação de 8 bits/10 bits foi realizada.

[00195] Etapa S812: Embaralhar o fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada.

[00196] Etapa S814: Realizar codificação de FEC no fluxo de dados embaralhados.

[00197] Etapa S816: Realizar a conversão de largura de bit de 34 bits/10 bits no fluxo de dados no qual a codificação de FEC foi realizada.

[00198] Etapa S818: Enviar o fluxo de dados no qual uma conversão de largura de bits foi realizada ao segundo PMA na taxa de linha, e realizar uma conversão de paralelo em serial.

[00199] Etapa S820: Enviar o fluxo de dados no qual a conversão de paralelo em serial foi realizada em uma linha física na taxa de linha através do PMD.

[00200] Conforme mostrado na Figura 9, a Figura 9 é um diagrama esquemático de codificação específica de um bloco de código adicionado recentemente. As descrições de etapa detalhadas das etapas S810 a S818 são conforme o seguinte:

[00201] Etapa S900: Receber um fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada, receber consecutivamente quatro códigos binários de 8 bits, e emitir "D0D1D2D3", em qualquer letra D representa um bloco de caractere de dados de 8 bits, sendo que o fluxo de dados inclui quatro blocos de dados, e os quatro blocos de dados inseridos são todos blocos de caractere de dados de 8 bits; adicionar, de acordo com a regra de codificação, um primeiro cabeçalho de sincronização SH, por exemplo "01" (contanto que um valor do primeiro cabeçalho de sincronização possa ser distinguido de um valor de um segundo cabeçalho de sincronização, e o primeiro cabeçalho de sincronização e o segundo cabeçalho de sincronização sejam identificados separadamente), antes de um primeiro bloco de dados "D0", ou seja, antes de um primeiro bit de "D0", em que o primeiro cabeçalho de sincronização identifica que o fluxo de dados são todos os blocos de caractere de dados; e emitir "10 D0D1D2D3".

[00202] S902: Embaralhar “10 D0D1D2D3” de 34 bits emitido, em que os blocos de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização são embaralhados, por exemplo, o primeiro cabeçalho de sincronização "10" não é embaralhado, e apenas os blocos de dados "D0D1D2D3" são embaralhados, sendo que o primeiro cabeçalho de sincronização "10" é adicionado a um registro de início de um primeiro bloco de dados dentre os blocos de dados embaralhados durante a emissão, e um fluxo de dados por fim emitido é "10 S0S1S2S3".

[00203] S904. Consecutivamente, receber cinquenta e um blocos de dados embaralhados de 34 bits, e preencher um registro de início de um primeiro bloco de dados embaralhados de 34 bits com 10 bits de "0", ou seja, "0000000000", para formar um fluxo de dados de 218 bytes.

[00204] S906. Realizar a codificação Reed-Solomon (Reed- Solomon, RS) (250 bytes, 218 bytes) no fluxo de dados de 218 bytes inseridos e emitir um fluxo de dados de 250 bytes. Especificamente, oito blocos de paridade de 32 bits são adicionados a uma extremidade dos cinquenta e um dados de 34 bits. Com os 10 bits preenchidos anteriormente, os dados de 2000 bits, ou seja, 250 bytes, são emitidos. A codificação RS (250 bytes, 218 bytes) é um tipo de codificação de FEC, e outro esquema de codificação de FEC também pode ser selecionado. No entanto, selecionar a codificação RS (250 bytes, 218 bytes) é uma modalidade ideal no presente documento. Além disso, pode ser visto a partir do processo de formação que os dados emitidos de 2000 bits, ou seja, 250 bytes, incluem: os cinquenta e um blocos de dados de 34 bits, os oito blocos de paridade de 32 bits, e os dez "0" preenchidos durante a codificação, em que os cinquenta e um blocos de dados de 34 bits são dados de carga.

[00205] S908. Apagar os 10 bits preenchidos dos 250 bytes, emitidos, adicionar um bloco de dados de 34 bits a um registro de início dos dados emitidos como um delimitador, e adicionar um número aleatório 2 bits (ou qualquer código binário) a um registro de início de qualquer um dentre os oito blocos de paridade de 32 bits para formar oito blocos de paridade de 34 bits, em que sessenta blocos de dados de 34 bits, ou seja, 2040 bits no total, são por fim formados. Pode ser visto a partir do processo de formação descrito que os sessenta blocos de dados de 34 bits include: um delimitador de 34 bits, os cinquenta e um blocos de dados de 34 bits como os dados de carga, e os oito blocos de paridade de 34 bits.

[00206] S910. Realizar a conversão de largura de bit de 34 bits /10 bits nos sessenta fluxos de dados de 34 bits e emitir os fluxos de dados nos quais a conversão de largura de bit foi realizada, o que é especificamente realizar a conversão de largura de bit em cada um dos blocos de dados de 34 bits, ou sejas, converter os sessenta fluxos de dados de 34 bits em duzentos e quatro 10 bits fluxos de dados, e emitir os fluxos de dados.

[00207] Essa modalidade da presente invenção fornece um método de comunicações para um sistema de rede óptica. O método de comunicações pode ser aplicado em um sistema de GE ou um sistema de WDMPON, para resolver um problema em que uma sobrecarga de sistema é alta e uma linha não pode ser detectada devido a um esquema de codificação existente do sistema de rede óptica. A adoção de um novo esquema de codificação sem mudar uma taxa de linha reduz a sobrecarga de sistema e implanta a detecção de linha, o que é fácil de implantar e aprimora consideravelmente vários tipos de desempenho do sistema.

[00208] Uma modalidade da presente invenção fornece adicionalmente outro método de comunicações para um sistema de rede óptica, conforme mostrado na Figura 10.

[00209] Etapa S1002: Receber um fluxo de dados a partir de uma camada de PMD em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada.

[00210] Etapa S1004: Realizar a conversão de largura de bit de 10 bits/34 bits no fluxo de dados recebido.

[00211] Etapa S1006: Realizar a decodificação de correção de erro antecipada no fluxo de dados no qual uma conversão de largura de bits foi realizada.

[00212] Etapa S1008: Realizar uma decodificação de 32 bits para 34 bits no fluxo de dados no qual uma decodificação de correção de erro antecipada foi realizada.

[00213] Etapa S1010: Realizar a codificação de 8 bits/10 bits no fluxo de dados no qual uma decodificação de 32 bits para 34 bits foi realizada.

[00214] Etapa S1012: Enviar o fluxo de dados no qual uma codificação de 8 bits/10 bits foi realizada em uma camada de PMA.

[00215] Opcionalmente, antes da etapa S1004, o método inclui adicionalmente: sincronizar o fluxo de dados recebido.

[00216] Opcionalmente, antes da etapa S1008, o método inclui adicionalmente: desembaralhar o fluxo de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização no fluxo de dados no qual uma decodificação de correção de erro antecipada foi realizada.

[00217] Além do mais, antes da etapa S1008, o método inclui adicionalmente:

[00218] analisar o fluxo de dados no qual uma decodificação de correção de erro antecipada foi realizada e emitir 51 blocos de dados, em que qualquer um dos blocos de dados é um segundo bloco de caracteres de controle ou um bloco de caracteres de dados, sendo que qualquer segundo bloco de caracteres de controle é um código binário de 4 bits, e qualquer bloco de caracteres de dados é um código binário de 8 bits;

[00219] analisar qualquer um dos blocos de dados, e obter um cabeçalho de sincronização de qualquer um dos blocos de dados, em que o cabeçalho de sincronização inclui: um primeiro cabeçalho de sincronização ou um segundo cabeçalho de sincronização, sendo que o primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits, em que o primeiro identificador é usado para identificar se os blocos de dados são todos blocos de caracteres de dados, e sendo que o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits, em que o segundo identificador é usado para identificar se pelo menos um primeiro bloco de caracteres de controle existe dentre os blocos de dados; e

[00220] determinar se o cabeçalho de sincronização do qualquer um dos blocos de dados é um primeiro cabeçalho de sincronização ou um segundo cabeçalho de sincronização.

[00221] Além disso, se o cabeçalho de sincronização for um primeiro cabeçalho de sincronização, o primeiro cabeçalho de sincronização é apagado, e os blocos de dados dos quais o primeiro cabeçalho de sincronização é apagado são emitidos.

[00222] Adicionalmente, se o cabeçalho de sincronização for um segundo cabeçalho de sincronização, os blocos de dados são analisados, e um código de mapeamento de localização de bloco de caracteres de controle de 4 bits é obtido;

[00223] uma quantidade dos segundos blocos de caracteres de controle dentre os blocos de dados e uma localização do segundo bloco de caracteres de controle dentre os blocos de dados são obtidas de acordo com o código de mapeamento de localização de bloco de caracteres de controle;

[00224] o segundo bloco de caracteres de controle dentre os blocos de dados é convertido correspondentemente em um primeiro bloco de caracteres de controle de 8 bits de acordo com uma quantidade dos segundos blocos de caracteres de controle e com uma localização do segundo bloco de caracteres de controle dentre os blocos de dados;

[00225] o segundo cabeçalho de sincronização e o código de mapeamento de localização de bloco de caracteres de controle são apagados dos blocos de dados, em que o código de mapeamento de localização de bloco de caracteres de controle está em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização; e;

[00226] os blocos de dados processados são emitidos, em que os blocos de dados processados incluem: o primeiro bloco de caracteres de controle e/ou o bloco de caracteres de dados, e qualquer primeiro bloco de caracteres de controle ou qualquer bloco de caracteres de dados é um código binário de 8 bits.

[00227] Além disso, caso os blocos de dados recebidos incluam adicionalmente pelo menos um bloco de caractere de dados, nenhum processamento é realizado no bloco de caracteres de dados dentre os blocos de dados, e o bloco de caracteres de dados é retido; e os blocos de dados processados são emitidos, em que os blocos de dados processados incluem: o primeiro caractere de controle e o bloco de caracteres de dados.

[00228] Especificamente, um processo de decodificação do fluxo de dados recebidos do PMD é mostrado na Figura 11. A Figura 11 é um diagrama esquemático de codificação específica de decodificação de 32 bits para 34 bits. Com referência à Figura 11, o processo de decodificação ocorre conforme o seguinte:

[00229] Etapa S1102: Receber um fluxo de dados de um PMD, em que o fluxo de dados é um fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada.

[00230] Etapa S1104: Realizar a conversão de paralelo em serial no fluxo de dados recebido, receber um fluxo de dados de 10 bits a cada vez e realizar o processamento de sincronização no fluxo de dados recebido.

[00231] Etapa S1106: Realizar a conversão de largura de bit de 10 bits em 34 bits no fluxo de dados no qual o processamento de sincronização foi realizado, de modo que um fluxo de dados de 34 bits seja inserido a cada vez.

[00232] Etapa S1108: Após os sessenta blocos de dados de 34 bits serem recebidos consecutivamente, realizar decodificação de FEC nos sessenta blocos de dados de 34 bits, e emitir os blocos de dados no qual a decodificação de FEC foi realizada.

[00233] Um processo de decodificação de FEC específica ocorre conforme o seguinte:

[00234] Os sessenta blocos de dados inseridos de 34 bits incluem: um delimitador de 34 bits, cinquenta e um blocos de dados de 34 bits (os cinquenta e um blocos de dados de 34 bits são dados de carga), e oito blocos de paridade de 34 bits.

[00235] Um primeiro bloco de dados dentre os sessenta blocos de dados inseridos de 34 bits é apagado, em que o primeiro bloco de dados é o delimitador de 34 bits; 10 bits de "0", ou seja, "0000000000" é adicionado antes do primeiro bloco de dados; em seguida, os últimos oito blocos de paridade de 34 bits são convertidos em oito blocos de paridade de 32 bits (dois bits inseridos primeiramente são apagados de cada um dos blocos de paridade de 34 bits, em, que os dois bits são preenchidos com um número aleatório ou qualquer código binário); e "0000000000+cinquenta e um blocos de dados de 34 bits+oito blocos de paridade de 32 bits" são emitidos. A decodificação RS (250 bytes, 218 bytes) é realizada nos blocos de dados emitidos, e os cinquenta e um blocos de dados de 34 bits nos quais a decodificação RS foi realizada são emitidos. Em seguida, os cinquenta e um blocos de dados de 34 bits são separados, e o processamento é realizado em base em que os 34 bits são um bloco de dados. Qualquer um dentre os blocos de dados de 34 bits separados é analisado e é obtido após a análise de que um cabeçalho de sincronização de 2 bits SH em um registro de início do bloco de dados é "01". Um bloco de dados de 32 bits, por exemplo, "01 S0S1S2S3" na Figura 11, que é obtido após o cabeçalho de sincronização de 2 bits é apagado, é desembaralhado e um bloco de dados desembaralhados de 32 bits, por exemplo, "D0D1D2D3" na Figura 11, é emitido. O cabeçalho de sincronização é adicionado a um registro de início de um primeiro bloco de dados D0 do bloco de dados desembaralhados de 32 bits "D0D1D2D3", um bloco de dados "01 D0D1D2D3" obtido após o cabeçalho de sincronização ser adicionado é emitido, a decodificação de 32 bits para 34 bits é realizada nos dados emitidos, e os dados "D0D1D2D3" obtidos após a decodificação de 32 bits para 34 bits são emitidos. Por fim, a codificação de 8 bits/10 bits é realizada nos dados "D0D1D2D3" obtidos após a decodificação de 32 bits para 34 bits, e um bloco de dados obtidos após a codificação de 8 bits/10 bits é emitido.

[00236] Uma regra de decodificação é um processo inverso do processo de codificação de 32 bits para 34 bits, e os detalhes são conforme o seguinte:

[00237] Exemplo 1: a Figura 4 é usada como um exemplo. O fluxo de dados de 34 bits inserido é analisado, e dois bits inseridos primeiramente no fluxo de dados inserido são determinados, em que os dois bits são um cabeçalho de sincronização. O cabeçalho de sincronização inclui: um primeiro cabeçalho de sincronização ou um segundo cabeçalho de sincronização; o primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits, e o primeiro identificador é usado para identificar que os blocos de dados inseridos são todos blocos de caractere de dados; e o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits, e o segundo identificador é usado para identificar se pelo menos um segundo bloco de caracteres de controle existe dentre os blocos de dados inseridos.

[00238] Caso o mesmo seja obtido após analisar que o cabeçalho de sincronização é "01", determina-se que o cabeçalho de sincronização é o primeiro identificador, ou seja, os blocos de dados inseridos são todos blocos de caractere de dados (predetermina-se que o primeiro identificador "01" identifica que os blocos de dados são todos blocos de caractere de dados, e "10" identifica que há pelo menos um segundo bloco de caractere de controle dentre os blocos de dados).

[00239] Além disso, o primeiro cabeçalho de sincronização "01" é apagado, os quatro blocos de caractere de dados restantes são emitidos diretamente sem processamento, e os blocos de dados por fim emitidos são “D0D1D2D3” de 32 bits.

[00240] Exemplo 2: a Figura 6 é usada como um exemplo. O fluxo de dados de 34 bits inserido é analisado, e um valor de um cabeçalho de sincronização do fluxo de dados é obtido. Caso o valor do SH seja "10", conclui-se, de acordo com valores predefinidos do primeiro identificador e do segundo identificador, que há pelo menos um segundo bloco de caractere de controle no fluxo de dados inserido, e o cabeçalho de sincronização é um segundo cabeçalho de sincronização.

[00241] Além disso, quatro bits após o segundo cabeçalho de sincronização "10" são analisados. Caso os quatro bits após o segundo cabeçalho de sincronização seja um código de mapeamento de localização de bloco de caractere de controle, por exemplo, "1000", pode-se concluir, de acordo com o "1000", que o primeiro bloco de dados dentre os blocos de dados após o código de mapeamento de localização de bloco de caracteres de controle é um segundo bloco de caractere de controle, e os três blocos de dados restantes são blocos de caractere de dados.

[00242] Além disso, um bloco de dados é analisado adicionalmente, de acordo com a análise. Caso o mesmo seja obtido após analisar que o fluxo de dados inserido é "10 1000 K0D1D2D3", "K0" é analisado adicionalmente. A tabela de conversão de bloco de caractere de controle mostrada na Figura 5 é pesquisada, um segundo bloco de caracteres de controle de 4 bits é inserido, um primeiro bloco de caracteres de controle de 8 bits "C0" é emitido após a tabela ser pesquisada, e os três blocos de caractere de dados restantes não são convertidos. Nesse caso, quatro blocos de dados de 8 bits "C0D1D2D3" obtidos após a conversão são emitidos, e são 32 bits no total.

[00243] Exemplo 3: a Figura 7 é usada como um exemplo. O fluxo de dados de 34 bits inserido é analisado, um valor de um cabeçalho de sincronização do fluxo de dados é obtido, e presume-se que o valor do SH é "10".

[00244] Adicionalmente, quatro bits após o segundo cabeçalho de sincronização "10" são analisados. Caso os quatro bits após o segundo cabeçalho de sincronização sejam um código de mapeamento de localização de bloco de caractere de controle, por exemplo, "1010", pode-se concluir, de acordo com o "1010", que um primeiro bloco de dados dentre os blocos de dados após o código de mapeamento de localização de bloco de caracteres de controle é um segundo bloco de caractere de controle, um terceiro bloco de dados é também um segundo bloco de caractere de controle, um segundo bloco de dados é um bloco de caractere de dados, e um quarto bloco de dados é um bloco de caractere de dados.

[00245] Além disso, conclui-se, de acordo com o código de mapeamento de localização de bloco de caracteres de controle, que há pelo menos dois blocos de caractere de controle nos fluxo de dados de 34 bits inserido. Nesse caso, um código binário preenchido aleatoriamente nos últimos quatro bits no fluxo de dados inserido é decorado de acordo com a regra de codificação de 32 bits para 34 bits (segundo cabeçalho de sincronização de 2 bits+ código de mapeamento de localização de bloco de caractere de controle de 4 bits+segundo bloco de caractere de controle de 4 bits+bloco de caractere de dados de 8 bits+segundo bloco de caractere de controle de 4 bits+bloco de caractere de dados de 8 bits=30 bits, e os quatro bits restantes são o código binário preenchido aleatoriamente). No presente documento, com base na análise, o código binário preenchido aleatoriamente nos últimos quatro bits dos blocos de dados pode ser apagado diretamente, ou o último código binário preenchido automaticamente pode não ser processado adicionalmente. Isso se deve ao fato de que após os segundos blocos de caractere de controle de 4 bits serem convertidos em primeiros blocos de caracteres de controle de 8 bits pesquisando-se a tabela, o código binário preenchido automaticamente é protegido automaticamente, e um primeiro caractere de controle obtido após a conversão e um caractere de dados são emitidos diretamente.

[00246] Além disso, o primeiro bloco de dados e o terceiro bloco de dados são analisados adicionalmente. Caso o mesmo seja obtido após analisar que o fluxo de dados inserido é "10 1010 K0D1K2D3", "K0" e "K2" são analisados adicionalmente. Aa tabela de conversão de bloco de caractere de controle mostrada na Figura 5 é pesquisada, os segundos blocos de caractere de controle de 4 bits são inseridos, e os primeiros blocos de caracteres de controle de 8 bits "C0" e "C2" são emitidos separadamente pesquisando-se na tabela. O segundo bloco de dados e o quarto bloco de dados são blocos de caractere de dados e não são convertidos; quatro blocos de dados de 8 bits "C0D1D2D3" obtidos após a conversão são, por fim, emitidos e são de 32 bits no total. Além disso, uma quantidade dos segundos blocos de caracteres de controle dentre os blocos de dados inseridos é pelo menos dois, portanto, os últimos poucos bits nos blocos de dados inseridos são um código binário preenchido aleatoriamente, o que tem como meta garantir que os blocos de dados inseridos tenham 34 bits. Durante a decodificação de 32 bits para 34 bits, o código binário preenchido aleatoriamente pode ser ignorado devido ao fato de que o código binário preenchido aleatoriamente é protegido após os segundos blocos de caractere de controle de 4 bits serem convertidos nos primeiros blocos de caracteres de controle de 8 bits pesquisando-se na tabela de conversão de bloco de caractere de controle.

[00247] Essa modalidade da presente invenção fornece outro método de comunicações para um sistema de rede óptica. O método de comunicações pode ser aplicado em um sistema de GE ou em um sistema de WDMPON, a fim de resolver um problema em que uma sobrecarga de sistema é alta e uma linha não pode ser detectada devido a um esquema de decodificação existente do sistema de rede óptica. A adoção de um novo esquema de decodificação sem mudar uma taxa de linha reduz a sobrecarga de sistema e implanta a detecção de linha, o que é fácil de implantar e aprimorar consideravelmente vários tipos de desempenho do sistema.

[00248] Uma modalidade da presente invenção fornece adicionalmente um dispositivo de rede óptico, sendo que, conforme mostrado na Figura 12, o dispositivo de rede óptica inclui:

[00249] uma primeira unidade de interface 1200, configurada para receber um fluxo de dados de uma camada de acoplamento de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual uma codificação de 8 bits/10 bits foi realizada e para realizar uma conversão de serial para paralela no fluxo de dados recebido;

[00250] um decodificador de 8 bits/10 bits 1204, configurado para realizar uma decodificação de 8 bits/10 bits no fluxo de dados recebido e para emitir o fluxo de dados no qual uma decodificação de 8 bits/10 bits foi realizada;

[00251] um codificador de 32-bit para 34 bits 1206, configurado para realizar uma codificação de 32 bits para 34 bits no fluxo de dados de saída no qual uma decodificação de 8 bits/10 bits foi realizada e para emitir o fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada;

[00252] um codificador de correção de erro antecipada 1208, configurado para realizar a codificação no fluxo de dados de saída de correção de erro antecipada na qual uma codificação de 32 bits para 34 bits foi realizada e para emitir o fluxo de dados no qual uma codificação de correção de erro antecipada foi realizada;

[00253] um primeiro conversor de largura de bits 1210, configurado para realizar uma conversão de largura de bit de 34 bits/10 bits no fluxo de dados de saída no qual uma codificação de correção de erro antecipada foi realizada; e

[00254] uma segunda unidade de interface 1212, configurada para enviar o fluxo de dados no qual uma conversão de largura de bits foi realizada a uma camada dependente de meio físico na taxa de linha.

[00255] O dispositivo de rede óptica inclui adicionalmente:

[00256] uma primeira unidade de sincronização 1202, configurada para sincronizar o fluxo de dados no qual uma codificação de 8 bits/10 bits foi realizada.

[00257] O dispositivo de rede óptica inclui adicionalmente:

[00258] um embaralhador, configurado para embaralhar o fluxo de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização no fluxo de dados no qual uma codificação de 32 bits para 34 bits foi realizada. O embaralhador não é marcado na Figura 12. O embaralhador pode ser um dispositivo independente localizado entre o codificador de 32 bits/34 bits 1206 e o codificador de correção de erro antecipada 1208; ou o embaralhador pode ser integrado no codificador de 32 bits/34 bits 1206.

[00259] Além disso, conforme mostrado na Figura 13, a composição interior do codificador de 32 bits para 34 bits (ou seja, o codificador de 32 bits/34 bits) 1206 no dispositivo de rede óptica especificamente inclui:

[00260] uma primeira unidade de recebimento 1300, configurada para sequencial e consecutivamente receber o fluxo de dados no qual uma decodificação de 8 bits/10 bits foi realizada, a fim de formar quatro blocos de dados, em que qualquer um dos blocos de dados é um primeiro bloco de caracteres de controle ou um bloco de caracteres de dados, e qualquer primeiro bloco de caracteres de controle ou qualquer bloco de caracteres de dados é um código binário de 8 bits; e

[00261] uma primeira unidade de determinação 1302, configurada para determinar se há um primeiro bloco de caracteres de controle dentre os quatro blocos de dados.

[00262] O codificador de 32 bits para 34 bits inclui adicionalmente:

[00263] uma primeira unidade de processamento 1304, configurada para: caso não haja nenhum primeiro bloco de caracteres de controle dentre os quatro blocos de dados, adicionar um primeiro cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados e para emitir os blocos de dados ao qual o primeiro cabeçalho de sincronização é adicionado, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits, e o primeiro identificador é usado para identificar se os blocos de dados são todos blocos de caracteres de dados.

[00264] O codificador de 32 bits para 34 bits 1206 inclui adicionalmente uma segunda unidade de processamento 1306, em que uma segunda unidade de processamento 1306 especificamente inclui:

[00265] uma unidade de geração de cabeçalho de sincronização 1308, configurada para; caso haja pelo menos um primeiro bloco de caracteres de controle dentre os quatro blocos de dados, adicionar um segundo cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits, e o segundo identificador é usado para identificar se há pelo menos um primeiro bloco de caracteres de controle dentre os blocos de dados;

[00266] uma unidade de geração de código de mapeamento 1310, configurada para gerar, de acordo com uma quantidade de primeiros blocos de caracteres de controle dentre os quatro blocos de dados e uma localização do primeiro bloco de controle dentre os blocos de dados, um código de mapeamento de localização de bloco de caracteres de controle de 4 bits, e configurar o código de mapeamento de localização de bloco de caracteres de controle, em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização;

[00267] uma primeira unidade de conversão de bloco de caracteres de controle 1312, configurada para converter de modo correspondente o primeiro bloco de caracteres de controle dentre os quatro blocos de dados em um segundo bloco de caracteres de controle de 4 bits; e

[00268] uma primeira unidade de emissão 1314, configurada para emitir os blocos de dados processados, em que os blocos de dados processados incluem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, e o segundo bloco de caracteres de controle que é obtido após a conversão, ou os blocos de dados processados incluem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, o segundo bloco de caracteres de controle que é obtido após a conversão e o bloco de caracteres de dados.

[00269] Um princípio de trabalho específico do codificador de 32 bits para 34 bits é descrito da seguinte maneira:

[00270] Para detalhes, em referência á Figura 3. Quatro blocos de dados C0D1D2D3 são inseridos, em que a letra C representa um primeiro bloco de caracteres de controle de 8 bits, e D representa um bloco de caracteres de dados de 8 bits. Nesse caso, um primeiro bloco de caracteres de controle C0 e três caracteres de dados de bloco D1, D2, e D3 existem dentre os quatro blocos de dados inseridos. Um processo específico de codificação de 32 bits para 34 bits em um fluxo de dados que inclui pelo menos um caractere de controle em um fluxo de dados inseridos é da seguinte maneira:

[00271] Em primeiro lugar, um segundo cabeçalho de sincronização "10" é adicionado a um registro de início de um primeiro bloco de dados (o registro de início do primeiro bloco de dados é especificamente um primeiro bit binário inserido consecutivamente) dentre os quatro blocos de dados inseridos, ou seja, "10" é adicionado antes de C0.

[00272] Em segundo lugar, um primeiro bloco de caracteres de controle "C0" existe dentre os quatro blocos de dados, e C0 está em uma localização do primeiro bloco de dados dentre os quatro blocos de dados, ou seja, C0 é um bloco de dados inserido primeiro. Nesse caso, um código de mapeamento de localização de bloco de caracteres de controle de 4 bits "1000" é gerado de acordo com C0, em que "1" em "1000" representa que o primeiro caractere de controle é o primeiro bloco de dados dentre os quatro blocos de dados, e os outros três blocos de dados são caracteres de dados de bloco. Adicionalmente, "1000" é definido em uma localização após o segundo cabeçalho de sincronização "10" e antes do primeiro bloco de dados.

[00273] Então o primeiro bloco de caracteres de controle de 8 bits "C0" dentre os blocos de dados é convertido em um segundo bloco de caracteres de controle de 4 bits K0, em que K0 representa um primeiro segundo bloco de caracteres de controle, e cada caractere K representa um código binário de 4 bits. Um processo de conversão específica se dá da seguinte maneira:

[00274] A tabela de conversão de bloco de caracteres de controle mostrada na Figura 5 é buscada de acordo com o primeiro bloco de caracteres de controle inserido "C0", e um segundo controle de caracteres de 4 bits correspondente é emitido em uma localização do bloco de dados correspondente. Por exemplo, "C0" é "000 11100", e um segundo bloco de caracteres de controle de 4 bits "0000" obtido após a conversão é emitido de modo correspondente pesquisando-se a tabela de conversão de bloco de caracteres de controle mostrada na Figura 5. Na Figura 3, o segundo caractere de controle obtido após a conversão é indicado por K0.

[00275] Adicionalmente, a correspondência entre um primeiro bloco de caracteres de controle e um segundo bloco de caracteres de controle mostrado na Figura 5 pode variar e não é limitado à correspondência mostrada na tabela, desde que o segundo bloco de caracteres de controle de 4 bits obtido após a conversão tenha capacidade de identificar exclusivamente um primeiro bloco de caracteres de controle de 8 bits. Isso se deve ao fato de que há 12 tipos de primeiros blocos de caracteres de controle atualmente, e um código binário de 4 bits pode representar 16 tipos de caractere de controles.

[00276] Por fim, os blocos de caracteres de dados dentre os quatro blocos de dados não são processados e são diretamente mapeados às localizações correspondentes dos blocos de dados que precisam ser emitidos. Os 34-bit blocos de dados finalmente emitidos são "10 1000 K0D1D2D3", em que "10" identifica que um primeiro bloco de caracteres de controle existe dentre os quatro blocos de dados inseridos, "1000" identifica que um primeiro bloco de caracteres de controle existe e é o primeiro bloco de dados dentre os quatro blocos de dados, "K0" é o segundo bloco de caracteres de controle obtido depois que o primeiro bloco de caracteres de controle de 8 bits "C0" é convertido, e "D1D2D3" são os três blocos de caracteres.

[00277] O processo de conversão pode ser adicionalmente descrito com o uso da Figura 6. Conforme mostrado na Figura 6, os blocos de dados inseridos são "C0D1D2D3". Após a codificação de 32 bits para 34 bits, o segundo cabeçalho de sincronização SH "10" e o código de mapeamento de localização de bloco de caracteres de controle "1000" são adicionados antes de C0, o primeiro caractere de controle "C0" é convertido ao segundo caractere de controle "K0", e o fluxo de dados codificados emitidos é "10 1000 K0D1D2D3".

[00278] Deve-se observar que se somente um bloco de caractere de controle existe dentre os blocos de dados inseridos, e os outros são todos caracteres de dados de blocos, processamento é realizado da maneira mostrada na Figura 6. Se ambos um bloco de caracteres de controle e um bloco de caracteres de dados existem dentre os blocos de dados inseridos, e uma quantidade de blocos de caracteres de controle é pelo menos 2, após a codificação de 32 bits para 34 bits, o mesmo pode ser obtido calculando-se que uma quantidade de bits dos blocos de dados emitidos é menor do que 34. Portanto, é preciso determinar também se a quantidade dos bits que são incluídos no fluxo de dados codificados é 34; e se a quantidade dos bits que são incluídos nos blocos de dados processados emitidos ou fluxo de dados é menor do que 34, um número aleatório é adicionado a uma cauda de um último bloco de dados dentre os blocos de dados emitidos ou nos fluxo de dados emitidos até que a quantidade dos bits dos blocos de dados processados emitidos se torne 34, em que o número aleatório é um código binário gerado aleatoriamente ou qualquer código binário.

[00279] De acordo com a introdução à função de cada módulo no dispositivo de rede óptica, sendo o dispositivo de rede óptica fornecido nessa modalidade da presente invenção resolve um problema de que uma suspensão de sistema é alta e uma linha não pode ser detectado devido a um esquema de codificação do sistema de rede óptica. Adotando um novo esquema de codificação sem mudar uma taxa de linha reduz a suspensão de sistema e implanta a detecção de linha, que é fácil de implantar e aprimora amplamente vários tipos de desempenho do sistema.

[00280] Uma modalidade da presente invenção fornece adicionalmente outro dispositivo de rede óptica. Para detalhes, referência à Figura 14.

[00281] Na Figura 14, o outro dispositivo de rede óptica pode incluir:

[00282] uma terceira unidade de interface 1400, configurada para receber um fluxo de dados de uma camada dependente de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada;

[00283] um segundo conversor de largura de bit 1404, configurado para realizar conversão de largura de bits de 10 bits/34 bits no fluxo de dados recebido;

[00284] um decodificador de correção de erro dianteiro 1406, configurado para realizar decodificação de correção de erro antecipada no fluxo de dados no qual a conversão de largura de bits foi realizada;

[00285] um decodificador de 32 bits a 34 bits 1408, configurado para realizar decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada;

[00286] um codificador de 8 bits e 10 bits 1410, configurado para realizar codificação de 8 bits/10 bits no fluxo de dados no qual a decodificação de 32 bits para 34 bits foi realizada; e

[00287] uma quarta unidade de interface 1412, configurado para enviar o fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada a uma camada de acoplamento de meio físico.

[00288] Além disso, o dispositivo de rede óptica inclui adicionalmente:

[00289] uma segunda unidade de sincronização 1402, configurado para sincronizar o fluxo de dados recebido.

[00290] Além disso, o dispositivo de rede óptica inclui adicionalmente:

[00291] um desembaralhador configurado para desembaralhar o fluxo de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada. O desembaralhador não é marcado na Figura 14. O embaralhador pode ser um dispositivo independente localizado entre o decodificador de 32 bits/ 34 bits 1408 e o decodificador de correção de erro antecipada 1406; ou o embaralhador pode ser integrado no decodificador de 32 bits/ 34 bits 1408.

[00292] Especificamente, conforme mostrado na Figura 15, uma estrutura de composição interna do decodificador de 32 bits/34 bits 1408 (ou seja, o codificador de 32 bits para 34 bits 1408) inclui:

[00293] uma primeira unidade de análise 1500, configurado para analisar o fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada, e emitir 51 blocos de dados, em que qualquer um dos blocos de dados é um segundo bloco de caracteres de controle ou um bloco de caracteres de dados, qualquer segundo bloco de caracteres de controle é um código binário de 4 bits, e qualquer bloco de caracteres de dados é um código binário de 8 bits;

[00294] uma segunda unidade de análise 1502, configurado para analisar qualquer um dos blocos de dados, e obter um cabeçalho de sincronização de qualquer um dos blocos de dados, em que o cabeçalho de sincronização inclui: um primeiro cabeçalho de sincronização ou um segundo cabeçalho de sincronização, o primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits, o primeiro identificador é usado para identificar se os blocos de dados são todos blocos de caracteres de dados, o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits, e o segundo identificador é usado para identificar se pelo menos um segundo bloco de caracteres de controle existe dentre os blocos de dados; e

[00295] uma segunda unidade de determinação 1504, configurada para determinar se o cabeçalho de sincronização do qualquer um dos blocos de dados é um primeiro cabeçalho de sincronização ou um segundo cabeçalho de sincronização.

[00296] Além disso, o codificador de 32 bits para 34 bits inclui adicionalmente:

[00297] uma terceira unidade de processamento 1506, configurada para: se o cabeçalho de sincronização for um primeiro cabeçalho de sincronização, apagar o primeiro cabeçalho de sincronização, e emitir os blocos de dados dos quais o primeiro cabeçalho de sincronização é apagado.

[00298] Além disso, o codificador de 32 bits para 34 bits inclui adicionalmente uma quarta unidade de processamento 1508, em que a quarta unidade de processamento 1508 inclui especificamente:

[00299] uma unidade de análise de código de mapeamento 1510, configurada para: se o cabeçalho de sincronização for um segundo cabeçalho de sincronização, analisar os blocos de dados, e obter um código de mapeamento de localização de bloco de caracteres de controle de 4 bits;

[00300] uma segunda unidade de conversão de caractere de controle 1512, configurada para obter uma quantidade dos segundos blocos de caracteres de controle dentre os blocos de dados e uma localização do segundo bloco de caracteres de controle dentre os blocos de dados de acordo com o código de mapeamento de localização de bloco de caracteres de controle; e converter, de modo correspondente, o segundo bloco de caracteres de controle dentre os blocos de dados em um primeiro bloco de caracteres de controle de 8 bits de acordo com a quantidade dos segundos blocos de caracteres de controle e com a localização do segundo bloco de caracteres de controle dentre os blocos de dados;

[00301] uma unidade de apagamento de cabeçalho de sincronização 1514, configurada para deletar o segundo cabeçalho de sincronização e o código de mapeamento de localização de bloco de caracteres de controle dos blocos de dados, em que o código de mapeamento de localização de bloco de caracteres de controle está em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização; e

[00302] uma segunda unidade de emissão 1516, configurada para emitir os blocos de dados processados, em que os blocos de dados processados incluem: o primeiro bloco de caracteres de controle e/ou o bloco de caracteres de dados, e qualquer primeiro bloco de caracteres de controle ou qualquer bloco de caracteres de dados é um código binário de 8 bits.

[00303] Além disso, a segunda unidade de emissão 1516 é especificamente configurada para: se os blocos de dados incluem adicionalmente pelo menos um bloco de caracteres de dados, não realizar nenhum processamento no bloco de caracteres de dados dentre os blocos de dados, e reter o bloco de caracteres de dados; e emitir os blocos de dados processados, em que os blocos de dados processados incluem: o primeiro caractere de controle e o bloco de caracteres de dados.

[00304] Um processo inverso do processo de codificação de 32 bits para 34 bits, ou seja, o processo de decodificação de 32 bits para 34 bits, se dá especificamente da seguinte maneira:

[00305] Exemplo 1: A Figura 4 é usada como um exemplo. O fluxo de dados de 34 bits inserido é analisado, e dois bits inseridos primeiro no fluxo de dados inseridos são determinados, em que os dois bits são um cabeçalho de sincronização. O cabeçalho de sincronização inclui: um primeiro cabeçalho de sincronização ou um segundo cabeçalho de sincronização; o primeiro cabeçalho de sincronização inclui um primeiro identificador de 2 bits, e o primeiro identificador é usado para identificar que os blocos de dados inseridos são todos caracteres de dados de blocos; e o segundo cabeçalho de sincronização inclui um segundo identificador de 2 bits, e o segundo identificador é usado para identificar se pelo menos um segundo bloco de caracteres de controle existe dentre os blocos de dados inseridos.

[00306] Se o mesmo for obtido após a análise de que o cabeçalho de sincronização é "01", é determinado que o cabeçalho de sincronização é o primeiro identificador, ou seja, os blocos de dados inseridos são todos caracteres de dados de bloco (é predeterminado que o primeiro identificador "01" identifica que os blocos de dados são todos caracteres de dados de bloco, e "10" identifica que pelo menos um segundo bloco de caracteres de controle existe dentre os blocos de dados).

[00307] Além disso, o primeiro cabeçalho de sincronização "01" é deletado, os quatro caracteres de dados de bloco restantes são emitidos diretamente sem processamento, e blocos de dados finalmente liberados são 32 bits "D0D1D2D3".

[00308] Exemplo 2: A Figura 6 é usada como um exemplo. O fluxo de dados de 34 bits emitido é analisado, e um valor de um cabeçalho de sincronização do fluxo de dados é obtido. Se o valor do SH for "10", é aprendido, de acordo com valores predefinidos do primeiro identificador e do segundo identificador, que pelo menos um segundo bloco de caracteres de controle existe no fluxo de dados inseridos, e o cabeçalho de sincronização é um segundo cabeçalho de sincronização.

[00309] Além disso, quatro bits após o segundo cabeçalho de sincronização "10" são analisados. Se os quatro bits após que o segundo cabeçalho de sincronização forem um código de mapeamento de local de bloco de caracteres de controle, por exemplo, "1000", pode- se aprender, de acordo com o "1000", que o primeiro bloco de dados dentre os blocos de dados depois que o código de mapeamento de localização de bloco de caracteres de controle for um segundo bloco de caracteres de controle, e os três blocos de dados remanescentes são caracteres de dados de bloco.

[00310] Além disso, um bloco de dados é adicionalmente analisado de acordo com a análise. Se for obtido após a análise que o fluxo de dados inseridos é "10 1000 K0D1D2D3", "K0" é adicionalmente analisado. A tabela de conversão de bloco de caracteres de controle mostrada na Figura 5 é pesquisada, um segundo bloco de caracteres de controle de 4 bits é inserido, um primeiro bloco de caracteres de controle de 8 bits "C0" é emitido depois que a tabela é pesquisada, e os três caracteres de dados de bloco restantes não são convertidos. Nesse caso, quatro blocos de dados de 8 bits "C0D1D2D3" obtidos após a conversão são emitidos, e são 32 bits no total.

[00311] Exemplo 3: A Figura 7 é usada como um exemplo. O fluxo de dados de 34 bits inseridos é analisado, um valor de um cabeçalho de sincronização do fluxo de dados é obtido, e é assumido que o valor do SH é "10".

[00312] Além disso, quatro bits após o segundo cabeçalho de sincronização "10" são analisados. Se os quatro bits após o segundo cabeçalho de sincronização forem um código de mapeamento de local de bloco de caracteres de controle, por exemplo, "1010", pode-se aprender, de acordo com o "1010", que um primeiro bloco de dados dentre os blocos de dados após o código de mapeamento de localização de bloco de caracteres de controle é um segundo bloco de caracteres de controle, um terceiro bloco de dados é também um segundo bloco de caracteres de controle, um segundo bloco de dados é um bloco de caracteres de dados, e um quarto bloco de dados é um bloco de caracteres de dados.

[00313] Além disso, aprende-se, de acordo com o código de mapeamento de localização de bloco de caracteres de controle, que pelo menos dois blocos de caracteres de controle existem no fluxo de dados de 34 bits inseridos. Nesse caso, um código binário aleatoriamente preenchido nos últimos quatro bits no fluxo de dados inseridos é aprendido de acordo com a regra de codificação de 32 bits para 34 bits (2-bit segundo cabeçalho de sincronização de 2 bits + código de mapeamento de local de bloco de caracteres de controle de 4 bits + segundo bloco de caracteres de controle de 4 bits + bloco de caracteres de dados de 8 bits + segundo bloco de caracteres de controle de 4 bits + bloco de caracteres de dados de 8 bits=30 bits, e os quatro bits restantes são o código binários aleatoriamente preenchido). No presente documento, com base na análise, o código binário aleatoriamente preenchido nos últimos quatro bits dos blocos de dados pode ser diretamente deletado, ou o último código binário aleatoriamente preenchido pode não ser adicionalmente processado. Isso se deve ao fato de que, depois que os segundos blocos de caracteres de controle de 4 bits são convertidos em primeiros blocos de caracteres de controle de 8 bits pesquisando-se a tabela, o código binário aleatoriamente preenchido é automaticamente protegido, e um primeiro caractere de controle obtido após a conversão e um caractere de dados são diretamente liberados.

[00314] Além disso, o primeiro bloco de dados e o terceiro bloco de dados são adicionalmente analisados. Se for obtido após a análise que o fluxo de dados inseridos é "10 1010 K0D1K2D3", "K0" e "K2" são adicionalmente analisados. A tabela de conversão de bloco de caracteres de controle mostrados na Figura 5 é pesquisada, os segundos blocos de caracteres de controle de 4 bits são inseridos, e primeiros blocos de caracteres de controle de 8 bits "C0" e "C2" são separadamente emitidos pesquisando-se a tabela. O segundo bloco de dados e o quarto bloco de dados são caracteres de dados de bloco e não são convertidos; quatro blocos de dados de 8 bits "C0D1D2D3" obtidos após a conversão são finalmente emitidos, e são 32 bits no total. Adicionalmente, uma quantidade dos segundos blocos de caracteres de controle dentre os blocos de dados inseridos é pelo menos dois e, portanto, os últimos poucos bits nos blocos de dados inseridos são um código binário aleatoriamente preenchido, que visa garantir que os blocos de dados inseridos têm 34 bits. Durante a decodificação de 32 bits para 34 bits, o código binário aleatoriamente preenchido pode ser ignorado; os segundos blocos de caracteres de controle de 4 bits são convertidos nos primeiros blocos de caracteres de controle de 8 bits pesquisando-se a tabela de conversão de bloco de caracteres de controle, e o código binário aleatoriamente preenchido não existe.

[00315] De acordo com a introdução à função de cada módulo no dispositivo de rede óptica, o dispositivo de rede óptica fornecido nessa modalidade da presente invenção resolve um problema de que uma suspensão de sistema é alta e uma linha não pode ser detectada devido a um esquema de decodificação existente do sistema de rede óptica. A adoção um novo esquema de codificação sem mudar uma taxa de linha reduz a suspensão de sistema e implanta a detecção de linha, que é fácil de implantar e aprimora amplamente vários tipos de desempenho do sistema.

[00316] Uma modalidade da presente invenção fornece adicionalmente um sistema de comunicações, em que o sistema de comunicações inclui pelo menos dois dispositivos de rede óptica. Especificamente, o primeiro dispositivo de rede óptica é mostrado na Figura 12, e um segundo dispositivo de rede óptica é mostrado na Figura 14.

[00317] Especificamente, o primeiro dispositivo de rede óptica inclui:

[00318] uma primeira unidade de interface 1200, configurada para receber um fluxo de dados de uma camada de acoplamento de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada, e realizar conversão de serial para paralela no fluxo de dados recebido;

[00319] um decodificador de 8 bits/10 bits 1204, configurado para realizar decodificação de 8 bits/10 bits no fluxo de dados recebido, e emite o fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada;

[00320] um codificador de 32-bit para 34-bit 1206, configurado para realizar codificação de 32 bits para 34 bits no fluxo de dados de saída no qual a decodificação de 8 bits/10 bits foi realizada, e emitir o fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada;

[00321] um codificador de correção de erro antecipada 1208, configurado para realizar codificação de correção de erro antecipada no fluxo de dados de saída no qual a codificação de 32 bits para 34 bits foi realizada, e emite o fluxo de dados no qual a codificação de correção de erro antecipada foi realizada;

[00322] um primeiro conversor de largura de bit 1210, configurado para realizar conversão de largura de bit de 34 bits/10 bits no fluxo de dados de saída no qual a codificação de correção de erro antecipada foi realizada; e

[00323] uma segunda unidade de interface 1212, configurada para enviar o fluxo de dados no qual a conversão de largura de bits foi realizada para uma camada dependente de meio físico na taxa de linha.

[00324] O primeiro dispositivo de rede óptica inclui adicionalmente:

[00325] uma primeira unidade de sincronização 1202, configurada para sincronizar o fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada.

[00326] O primeiro dispositivo de rede óptica inclui adicionalmente:

[00327] um embaralhador, configurado para embaralhar o fluxo de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização no fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada. O embaralhador não é marcado na Figura 12. O embaralhador pode ser um dispositivo independente localizado entre o codificador de 32-bit/34-bit 1206 e o codificador de correção de erro antecipada 1208; ou o embaralhador pode ser integrado no codificador de 32-bit/34-bit 1206.

[00328] O segundo dispositivo de rede óptica inclui adicionalmente:

[00329] uma terceira unidade de interface 1400, configurada para receber um fluxo de dados de uma camada dependente de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada;

[00330] um segundo conversor de largura de bit 1404, configurado para realizar conversão de largura de bit de 10 bits/34 bits no fluxo de dados recebido;

[00331] um decodificador de correção de erro antecipada 1406, configurado para realizar decodificação de correção de erro antecipada no fluxo de dados no qual a conversão de largura de bits foi realizada;

[00332] um decodificador de 32-bit para 34-bit 1408, configurado para realizar decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada;

[00333] um codificador de 8-bit/10-bit 1410, configurado para realizar codificação de 8 bits/10 bits no fluxo de dados no qual a decodificação de 32 bits para 34 bits foi realizada; e

[00334] uma quarta unidade de interface 1412, configurada para enviar o fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada a uma camada de acoplamento de meio físico.

[00335] Adicionalmente, o segundo dispositivo de rede óptica inclui:

[00336] uma segunda unidade de sincronização 1402, configurada para sincronizar o fluxo de dados recebido.

[00337] Adicionalmente, o segundo dispositivo de rede óptica inclui adicionalmente:

[00338] um desembaralhador configurado para desembaralhar o fluxo de dados exceto o primeiro cabeçalho de sincronização ou o segundo cabeçalho de sincronização no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada. O desembaralhador não é marcado na Figura 14. O embaralhador pode ser um dispositivo independente localizado entre o decodificador de 32- bit/34-bit 1408 e o decodificador de correção de erro antecipada 1406; ou o embaralhador pode ser integrado no decodificador de 32-bit/34-bit 1408.

[00339] Para estruturas de composição interna específicas do codificador de 32 bits para 34 bits e do decodificador de 32-bit para 34- bit, consulte a Figura 13 e Figura 15 e as descrições nas modalidades correspondentes, e detalhes são não descritos no presente documento novamente.

[00340] Uma modalidade da presente invenção fornece adicionalmente um sistema de rede óptica, como mostrado na Figura 16. O sistema de rede óptica pode ser um sistema de WDMPON ou um sistema de GE.

[00341] O sistema de rede óptica inclui pelo menos: um terminal de linha óptica 1600 e uma unidade de rede óptica 1602, em que o terminal de linha óptica 1600 inclui qualquer primeiro dispositivo de rede óptica ilustrado na Figura 12, e a unidade de rede óptica 1602 inclui qualquer segundo dispositivo de rede óptica ilustrado na Figura 14; ou a unidade de rede óptica 1602 inclui qualquer primeiro dispositivo de rede óptica ilustrado na Figura 12, e o terminal de linha óptica 1600 inclui qualquer segundo dispositivo de rede óptica ilustrado na Figura 14. Para estruturas de composição específicas do primeiro dispositivo de rede óptica e do segundo dispositivo de rede óptica, consulte a Figura 12, Figura 14, e as descrições nas modalidades correspondentes. Adicionalmente, para estruturas de composição interna específicas do codificador de 32 bits para 34 bits e do decodificador de 32-bit para 34- bit, consulte a Figura 13 e Figura 15 e as descrições nas modalidades correspondentes, e detalhes não são descritos no presente documento novamente.

[00342] O sistema de comunicações ou o sistema de rede óptica fornecido nessa modalidade da presente invenção inclui pelo menos dois dispositivos de rede óptica. Um novo esquema de codificação é implantado da seguinte maneira: O primeiro dispositivo de rede óptica realiza codificação de 32 bits para 34 bits e codificação de FEC em um fluxo de dados recebido, e emite o fluxo de dados codificado para o segundo dispositivo de rede óptica; e o segundo dispositivo de rede óptica realiza decodificação de FEC e decodificação de 32 bits para 34 bits no fluxo de dados recebido, e então emite o fluxo de dados decodificado. Dessa forma, o recurso de largura de banda da linha é economizado; monitoramento de linha pode ser implantado sem interromper um serviço, o que é fácil para implantar e aprimora muito vários tipos de desempenho do sistema.

[00343] Uma modalidade da presente invenção fornece adicionalmente a sistema computador para processamento de sinal. Como mostrado na Figura 17, uma estrutura de sistema computador geral é adotada para o sistema computador, e componentes que são usados para processamento de sinal e estão no sistema computador incluem:

[00344] um primeiro dispositivo de entrada 1700, configurado para receber dados;

[00345] um primeiro dispositivo de saída 1702, configurado para enviar os dados;

[00346] uma primeira memória 1704, que é configurada para armazenar um programa e inclui:

[00347] uma primeira unidade de interface configurada para receber um fluxo de dados de uma camada de acoplamento de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada, e realizar conversão de serial para paralela no fluxo de dados recebido;

[00348] um decodificador de 8 bits/10 bits configurado para realizar a decodificação de 8 bits/10 bits no fluxo de dados recebido, e emitir o fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada;

[00349] um codificador de 32 bits para 34 bits configurado para realizar a codificação de 32 bits para 34 bits no fluxo de dados de saída no qual a decodificação de 8 bits/10 bits foi realizada, e emitir o fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada;

[00350] um codificador de correção de erro antecipada configurado para realizar a codificação de correção de erro antecipada no fluxo de dados de saída no qual a codificação de 32 bits para 34 bits foi realizada, e emitir o fluxo de dados no qual a codificação de correção de erro antecipada foi realizada;

[00351] um primeiro conversor de largura de bits configurado para realizar a conversão de largura de bits de 34 bits/10 bits no fluxo de dados de saída no qual a codificação de correção de erro antecipada foi realizada; e

[00352] uma segunda unidade de interface configurada para enviar o fluxo de dados no qual a conversão de largura de bits foi realizada a uma camada dependente de meio físico na taxa de linha; e

[00353] um primeiro processador 1706, acoplado ao primeiro dispositivo de entrada 1700, ao primeiro dispositivo de saída 1702, e à primeira memória 1704, e configurado para controlar a execução do programa.

[00354] Especificamente, o sistema computador pode ser especificamente um computador baseado em processador, por exemplo, um computador pessoal de propósito geral (PC), um dispositivo portátil tal como um computador do tipo tablet ou um telefone inteligente. O sistema computador inclui um barramento, o primeiro processador 1706, a primeira memória 1704, uma interface de comunicações 1708, o primeiro dispositivo de entrada 1700, e o primeiro dispositivo de saída 1702. O barramento pode incluir um canal para transmitir informações entre componentes de um computador. O primeiro processador 1706 pode ser uma unidade central de processamento de propósito geral (CPU), um microprocessador, um circuito integrado específico à aplicação (ASIC), ou um ou mais circuitos integrados configurados para controlar a execução do programa da solução na presente invenção. O sistema computador inclui adicionalmente uma ou mais memórias, que pode ser uma memória somente de leitura (ROM) ou um dispositivo de armazenamento estático de outro tipo, que seja capaz de armazenar informações estáticas e a instrução estática, uma memória de acesso randômico (RAM) ou um dispositivo de armazenamento dinâmico de outro tipo, que seja capaz de armazenar informações dinâmicas e uma instrução dinâmica, ou pode ser uma memória de disk magnético. A uma ou mais memórias se conectam ao processador com o uso do barramento.

[00355] O primeiro dispositivo de entrada 1700 inclui um aparelho, por exemplo, um teclado, um mouse, uma câmera, um digitalizador, uma caneta óptica, um aparelho de entrada de voz, e uma tela sensível ao toque, para receber dados e informações entrados ou saídos por um usuário. O primeiro dispositivo de saída 1702 pode incluir um aparelho, que inclui uma tela, uma impressora, a alto-falante, e similares, para permitir a saída de informações para o usuário. O sistema computador inclui adicionalmente a interface de comunicações 1708, que usa um aparelho tal como um transceptor para se comunicar com outro dispositivo ou rede de comunicações, por exemplo, uma rede Ethernet, a rede acesso por rádio (RAN), e uma rede de área local sem fio (WLAN).

[00356] A primeira memória 1704, por exemplo, a RAM, armazena o programa que executa a solução da presente invenção, e também pode armazenar um sistema operacional e outro programa de aplicação. A memória armazena um programa ou código de programa armazenado que executa a solução da presente invenção, e o processador controla a execução.

[00357] O programa que executa a solução da presente invenção e está na primeira memória inclui especificamente a primeira unidade de interface, o decodificador de 8-bit/10-bit, o codificador de 32-bit para 34- bit, o codificador de correção de erro antecipada, o primeiro conversor de largura de bit, e a segunda unidade de interface. Para a descrição detalhada da função de cada parte, consulte a Figura 12 e a descrição na modalidade correspondente, e detalhes não são descritos no presente documento novamente. (Deve ser observado que essa parte fornece detalhes adicionais de um aparelho relacionado a um ponto da invenção, e a subdivisão da estrutura pode ser realizada de acordo com casos diferentes).

[00358] O sistema computador para processamento de sinal pode ser aplicado a um dispositivo de escritório central em um sistema de GE ou um sistema de WDMPON, por exemplo, um terminal de linha óptica, ou pode ser aplicado a um dispositivo terminal em um sistema de GE ou um sistema de WDMPON, por exemplo, uma unidade de rede óptica ou um terminal de rede óptica.

[00359] Uma modalidade da presente invenção fornece adicionalmente outro sistema computador para processamento de sinal. Como mostrado na Figura 18, a estrutura de sistema computador geral é adotada para o sistema computador, e ações de processamento de sinal executadas pelo sistema computador incluem:

[00360] um segundo dispositivo de entrada 1800, configurado para receber dados;

[00361] um segundo dispositivo de saída 1802, configurado para enviar os dados;

[00362] uma segunda memória 1804, que é configurada para armazenar um programa e inclui:

[00363] uma terceira unidade de interface configurada para receber um fluxo de dados de uma camada dependente de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada;

[00364] um segundo conversor de largura de bits configurado para realizar a conversão de largura de bits de 10 bits/34 bits no fluxo de dados recebido;

[00365] um decodificador de correção de erro antecipada configurado para realizar a decodificação de correção de erro antecipada no fluxo de dados no qual a conversão de largura de bits foi realizada;

[00366] um decodificador de 32 bits para 34 bits configurado para realizar a decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada;

[00367] um codificador de 8 bits/10 bits configurado para realizar a codificação de 8 bits/10 bits no fluxo de dados no qual a decodificação de 32 bits para 34 bits foi realizada; e

[00368] uma quarta unidade de interface configurada para enviar o fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada a uma camada de acoplamento de meio físico.

[00369] Especificamente, o sistema computador pode ser computador baseado em processador, por exemplo, um computador pessoal de propósito geral (PC), um dispositivo portátil tal como um computador do tipo tablet ou um telefone inteligente. O sistema computador inclui um barramento, um processador, a memória, uma interface de comunicações, o dispositivo de entrada, e o dispositivo de saída. O barramento pode incluir um canal para transmitir informações entre componentes de um computador. Um segundo processador pode ser uma unidade central de processamento de propósito geral (CPU), um microprocessador, um circuito integrado específico à aplicação (ASIC), ou um ou mais circuitos integrados configurados para controlar a execução do programa da solução na presente invenção. O sistema computador inclui adicionalmente uma ou mais memórias, que pode ser a memória somente de leitura (ROM) ou um dispositivo de armazenamento estático de outro tipo, que seja capaz de armazenar informações estáticas e uma instrução estática, uma memória de acesso randômico (RAM) ou um dispositivo de armazenamento dinâmico de outro tipo, que seja capaz de armazenar informações e uma instrução, ou pode ser uma memória de disco magnético. Essas memórias se conectam ao processador com o uso do barramento.

[00370] O segundo dispositivo de entrada 1800 inclui um aparelho, por exemplo, um teclado, um mouse, uma câmera, um digitalizador, uma caneta óptica, um aparelho de entrada de voz, e uma tela sensível ao toque, para receber dados e informações entrados ou saídos por um usuário. O segundo dispositivo de saída 1802 pode incluir um aparelho, que inclui uma tela, uma impressora, um alto-falante, e similares, para permitir a saída de informações para o usuário. O sistema computador inclui adicionalmente a interface de comunicações 1808, que usa um aparelho tal como um transceptor para se comunicar com outro dispositivo ou rede de comunicações, por exemplo, uma rede Ethernet, uma rede de acesso por rádio (RAN), e uma rede de área local sem fio (WLAN).

[00371] A segunda memória 1804, por exemplo, a RAM, armazena o programa que executa a solução da presente invenção, e também pode armazenar um sistema operacional e outro programa de aplicação. A memória armazena um programa ou código de programa armazenado que executa a solução da presente invenção, e o processador controla a execução.

[00372] O programa que executa a solução da presente invenção e fica na segunda memória 1804 inclui especificamente: a terceira unidade de interface, o segundo conversor de largura de bit, o decodificador de correção de erro antecipada, o decodificador de 32-bit para 34-bit, o codificador de 8-bit/10-bit, e a quarta unidade de interface. Para a descrição detalhada da função de cada parte, consulte a Figura 14 e a descrição na modalidade correspondente, e detalhes não são descritos no presente documento novamente. (Deve ser observado que essa parte fornece detalhes adicionais de um aparelho relacionado a um ponto da invenção, e a subdivisão da estrutura pode ser realizada de acordo com casos diferentes).

[00373] O sistema computador para processamento de sinal pode ser aplicado a um dispositivo de escritório central em um sistema de GE ou um sistema de WDMPON, por exemplo, um terminal de linha óptica, ou pode ser aplicado a um dispositivo terminal em um sistema de GE ou um sistema de WDMPON, por exemplo, uma unidade de rede óptica ou um terminal de rede óptica.

[00374] Com descrições das modalidades referenciadas acima, uma pessoa versada na técnica pode entender claramente que a presente invenção pode ser implantada por hardware, firmware ou uma combinação dos mesmos. Quando a presente invenção é implantada por software, as funções referenciadas acima podem ser armazenadas em um meio legível por computador ou transmitidas como uma ou mais instruções ou código no meio legível por computador. O meio legível por computador inclui um meio de armazenamento de computador e um meio de comunicações, em que o meio de comunicações inclui qualquer meio que permite que um programa de computador seja transmitido de um lugar para outro. O meio de armazenamento pode ser qualquer meio disponível accessível para um computador. A seguir é fornecido um exemplo, porém não imposta uma limitação: O meio legível por computador pode incluir uma RAM, uma ROM, um EEPROM, um CD- ROM ou outro armazenamento de disco óptico, um meio de armazenamento de disco magnético ou outro dispositivo de armazenamento magnético, ou qualquer outro meio que possa transportar ou armazenar código de programa esperado na forma de uma instrução ou uma estrutura de dados e possa ser acessado por um computador. Adicionalmente, qualquer conexão pode apropriadamente se tornar o meio legível por computador. Por exemplo, se o software for transmitidas de um website, um servidor ou outra fonte remota com o uso de um cabo coaxial, uma fibra/cabo óptico, um par trançado, uma linha de assinante digital (DSL) ou tecnologias sem fio tais como raios infravermelhos, rádio e micro-ondas, o cabo coaxial, fibra/cabo óptico, par trançado, DSL ou tecnologias sem fio tais como raios infravermelhos, rádio e micro-ondas são incluídos na fixação de um meio ao qual os mesmos pertencem. Por exemplo, um disco usado pela presente invenção inclui um disco compacto (CD), um disco laser, um disco óptico, um disco versátil digital (DVD), um disco flexível, e um disco Blu-ray, em que o disco geralmente copia dados por um meio magnético ou opticamente por um meio de laser. A combinação referenciada acima também deve ser incluída no escopo de proteção do meio legível por computador.

[00375] Em suma, o que é descrito acima são meramente modalidades exemplificativas das soluções técnicas da presente invenção, mas não é destinado a limitar o escopo de proteção da presente invenção. Qualquer modificação, substituição equivalente, ou aprimoramento feito sem se afastar do espírito e princípio da presente invenção deve ser abrangido pelo escopo de proteção da presente invenção.

Claims

1. Método de comunicações para um sistema de rede óptica, caracterizado pelo fato de que o método de comunicações compreende as etapas de: receber (S200) um fluxo de dados de uma camada de acoplamento de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada; realizar (S202) decodificação de 8 bits/10 bits no fluxo de dados recebido; realizar (S204) codificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada; realizar (S206) codificação de correção de erro antecipada no fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada; realizar (S208) conversão de largura de bits de 34 bits/10 bits no fluxo de dados no qual a codificação de correção de erro antecipada foi realizada; e enviar (S210) o fluxo de dados no qual a conversão de largura de bits foi realizada a uma camada dependente de meio físico na taxa de linha; em que antes da etapa de realizar (S204) codificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada, o método de comunicações ainda compreende as etapas de: receber, sequencial e consecutivamente, o fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada, para obter quatro blocos de dados, em que qualquer um dos blocos de dados é um dentre um primeiro bloco de caracteres de controle e um bloco de caracteres de dados, e um dentre qualquer primeiro bloco de caracteres de controle e qualquer bloco de caracteres de dados é um código binário de 8 bits; e determinar se um primeiro bloco de caracteres de controle existe dentre os quatro blocos de dados; em que a etapa de realizar (S204) codificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada compreende especificamente: se pelo menos um primeiro bloco de caracteres de controle existir dentre os quatro blocos de dados, adicionar um segundo cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o segundo cabeçalho de sincronização compreende um segundo identificador de 2 bits, e o segundo identificador é usado para identificar que pelo menos um primeiro bloco de caracteres de controle existe dentre os blocos de dados; gerar, de acordo com uma quantidade de primeiros blocos de caracteres de controle dentre os quatro blocos de dados e uma localização de cada um dos primeiros blocos de caracteres de controle dentre os blocos de dados, um código de mapeamento de localização de bloco de caracteres de controle de 4 bits, e configurar o código de mapeamento de localização de bloco de caracteres de controle, em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização; converter, de modo correspondente, cada um dos primeiros blocos de caracteres de controle dentre os quatro blocos de dados em um segundo bloco de caracteres de controle de 4 bits; e emitir os blocos de dados processados, em que os blocos de dados processados compreendem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, qualquer segundo bloco de caracteres de controle que são obtidos após a conversão e qualquer bloco de caracteres de dados.

2. Método de comunicações, de acordo com a reivindicação 1, caracterizado pelo fato de que a etapa de realizar (S204) codificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada compreende especificamente: se nenhum primeiro bloco de caracteres de controle existir dentre os quatro blocos de dados, adicionar um primeiro cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados, e emitir os blocos de dados ao qual o primeiro cabeçalho de sincronização é adicionado, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o primeiro cabeçalho de sincronização compreende um primeiro identificador de 2 bits, e o primeiro identificador é usado para identificar que os blocos de dados são todos blocos de caracteres de dados.

3. Método de comunicações, de acordo com a reivindicação 1, caracterizado pelo fato de que a etapa de emitir os blocos de dados processados compreende especificamente: se os quatro blocos de dados ainda compreenderem pelo menos um bloco de caracteres de dados, não realizar qualquer processamento no pelo menos um bloco de caracteres de dados dentre os quatro blocos de dados, e reter o pelo menos um bloco de caracteres de dados dentre os blocos de dados; e emitir os blocos de dados processados, em que os blocos de dados processados compreendem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, qualquer segundo bloco de caracteres de controle que é obtido após a conversão, e o pelo menos um bloco de caracteres de dados.

4. Método de comunicações para um sistema de rede óptica, caracterizado pelo fato de que método de comunicações compreende as etapas de: receber (S1002) um fluxo de dados de uma camada dependente de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual codificação de 32 bits para 34 bits foi realizada; realizar (S1004) conversão de largura de bits de 10 bits/34 bits no fluxo de dados recebido; realizar (S1006) decodificação de correção de erro antecipada no fluxo de dados no qual a conversão de largura de bits foi realizada; realizar (S1008) decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada; realizar (S1010) codificação de 8 bits/10 bits no fluxo de dados no qual a decodificação de 32 bits para 34 bits foi realizada; e enviar (S1012) o fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada a uma camada de acoplamento de meio físico; em que antes da etapa de realizar (S1008) decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada, o método de comunicações ainda compreende as etapas de: analisar o fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada, e emitir 51 blocos de dados, em que qualquer um dos blocos de dados é um dentre um segundo bloco de caracteres de controle e um bloco de caracteres de dados, qualquer segundo bloco de caracteres de controle é um código binário de 4 bits, e qualquer bloco de caracteres de dados é um código binário de 8 bits; analisar qualquer um dos blocos de dados, e obter um cabeçalho de sincronização dos blocos de dados, em que o cabeçalho de sincronização compreende um dentre: um primeiro cabeçalho de sincronização e um segundo cabeçalho de sincronização, o primeiro cabeçalho de sincronização compreende um primeiro identificador de 2 bits, o primeiro identificador é usado para identificar que o bloco de dados é um bloco de caracteres de dados, o segundo cabeçalho de sincronização compreende um segundo identificador de 2 bits, e o segundo identificador é usado para identificar que pelo menos um segundo bloco de caracteres de controle existe dentre os blocos de dados; e determinar se o cabeçalho de sincronização do qualquer um dos blocos de dados é um dentre um primeiro cabeçalho de sincronização e um segundo cabeçalho de sincronização; em que a etapa de realizar (S1008) decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada compreende especificamente: se o cabeçalho de sincronização for um segundo cabeçalho de sincronização, analisar os blocos de dados, e obter um código de mapeamento de localização de bloco de caracteres de controle de 4 bits; obter uma quantidade dos segundos blocos de caracteres de controle dentre os blocos de dados e uma localização cada um dos segundos blocos de caracteres de controle dentre os blocos de dados de acordo com o código de mapeamento de localização de bloco de caracteres de controle; converter, de modo correspondente, cada segundo bloco de caracteres de controle dentre os blocos de dados em um primeiro bloco de caracteres de controle de 8 bits de acordo com a quantidade dos segundos blocos de caracteres de controle e com a localização de cada segundo bloco de caracteres de controle dentre os blocos de dados; apagar o segundo cabeçalho de sincronização e o código de mapeamento de localização de bloco de caracteres de controle dos blocos de dados, em que o código de mapeamento de localização de bloco de caracteres de controle está em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização; e emitir os blocos de dados processados, em que os blocos de dados processados compreendem: qualquer primeiro bloco de caracteres de controle e qualquer bloco de caracteres de dados, onde um dentre qualquer primeiro bloco de caracteres de controle e qualquer bloco de caracteres de dados é um código binário de 8 bits.

5. Método de comunicações, de acordo com a reivindicação 4, caracterizado pelo fato de que a etapa de realizar (S1008) decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada compreende especificamente: se o cabeçalho de sincronização for um primeiro cabeçalho de sincronização, apagar o primeiro cabeçalho de sincronização, e emitir os blocos de dados dos quais o primeiro cabeçalho de sincronização é apagado.

6. Método de comunicações, de acordo com a reivindicação 4, caracterizado pelo fato de que a etapa de emitir os blocos de dados processados compreende especificamente: se os blocos de dados ainda compreenderem pelo menos um bloco de caracteres de dados, não realizar processamento no pelo menos um bloco de caracteres de dados dentre os blocos de dados, e reter o pelo menos um bloco de caracteres de dados; e emitir os blocos de dados processados, em que os blocos de dados processados compreendem: qualquer primeiro bloco de caracteres de controle e o pelo menos um bloco de caracteres de dados.

7. Dispositivo de rede óptica, caracterizado pelo fato de que dispositivo de rede óptica compreende: uma primeira unidade de interface (1200), configurada para receber um fluxo de dados de uma camada de acoplamento de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual codificação de 8 bits/10 bits foi realizada, e realizar conversão de serial para paralela no fluxo de dados recebido; um decodificador de 8 bits/10 bits (1204), configurado para realizar decodificação de 8 bits/10 bits no fluxo de dados recebido, e emitir o fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada; um codificador de 32 bits para 34 bits (1206), configurado para realizar codificação de 32 bits para 34 bits no fluxo de dados de saída no qual a decodificação de 8 bits/10 bits foi realizada, e emitir o fluxo de dados no qual a codificação de 32 bits para 34 bits foi realizada; um codificador de correção de erro antecipada (1208), configurado para realizar codificação de correção de erro antecipada no fluxo de dados de saída no qual a codificação de 32 bits para 34 bits foi realizada, e emitir o fluxo de dados no qual a codificação de correção de erro antecipada foi realizada; um primeiro conversor de largura de bits (1210), configurado para realizar conversão de largura de bits de 34 bits/10 bits no fluxo de dados de saída no qual a codificação de correção de erro antecipada foi realizada; e uma segunda unidade de interface (1212), configurada para enviar o fluxo de dados no qual a conversão de largura de bits foi realizada a uma camada dependente de meio físico na taxa de linha; em que o codificador de 32 bits para 34 bits (1206) compreende: uma primeira unidade de recebimento (1300), configurada para receber, sequencial e consecutivamente, o fluxo de dados no qual a decodificação de 8 bits/10 bits foi realizada, para formar quatro blocos de dados, em que qualquer um dos blocos de dados é um dentre um primeiro bloco de caracteres de controle e um bloco de caracteres de dados, e um dentre qualquer primeiro bloco de caracteres de controle e qualquer bloco de caracteres de dados é um código binário de 8 bits; e uma primeira unidade de determinação (1302), configurada para determinar se um primeiro bloco de caracteres de controle existe dentre os quatro blocos de dados; em que o codificador de 32 bits para 34 bits (1206) ainda compreende uma segunda unidade de processamento (1306), e a segunda unidade de processamento (1306) compreende especificamente: uma unidade de geração de cabeçalho de sincronização (1308), configurada para: se pelo menos um primeiro bloco de caracteres de controle existir dentre os quatro blocos de dados, adicionar um segundo cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o segundo cabeçalho de sincronização compreende um segundo identificador de 2 bits, e o segundo identificador é usado para identificar que pelo menos um primeiro bloco de caracteres de controle existe dentre os blocos de dados; uma unidade de geração de código de mapeamento (1310), configurada para gerar, de acordo com uma quantidade de primeiros blocos de caracteres de controle dentre os quatro blocos de dados e uma localização de cada primeiro bloco de controle dentre os blocos de dados, um código de mapeamento de localização de bloco de caracteres de controle de 4 bits, e configurar o código de mapeamento de localização de bloco de caracteres de controle, em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização; uma primeira unidade de conversão de bloco de caracteres de controle (1312), configurada para converter, de modo correspondente, cada primeiro bloco de caracteres de controle dentre os quatro blocos de dados em um segundo bloco de caracteres de controle de 4 bits; e uma primeira unidade de emissão (1314), configurada para emitir os blocos de dados processados, em que os blocos de dados processados compreendem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, qualquer segundo bloco de caracteres de controle que é obtido após a conversão, e o pelo menos um bloco de caracteres de dados.

8. Dispositivo de rede óptica, de acordo com a reivindicação 7, caracterizado pelo fato de que o codificador de 32 bits para 34 bits (1206) ainda compreende: uma primeira unidade de processamento (1304), configurada para: se nenhum primeiro bloco de caracteres de controle existir dentre os quatro blocos de dados, adicionar um primeiro cabeçalho de sincronização a um registro de início de um primeiro bloco de dados dentre os quatro blocos de dados, e emitir os blocos de dados aos quais o primeiro cabeçalho de sincronização é adicionado, em que o primeiro bloco de dados é um código binário de 8 bits inserido primeiro, o primeiro cabeçalho de sincronização compreende um primeiro identificador de 2 bits, e o primeiro identificador é usado para identificar que os blocos de dados são todos blocos de caracteres de dados.

9. Dispositivo de rede óptica, de acordo com a reivindicação 7, caracterizado pelo fato de que a primeira unidade de emissão (1314) é especificamente configurada para: se os quatro blocos de dados ainda compreenderem pelo menos um bloco de caracteres de dados, não realizar processamento no pelo menos um bloco de caracteres de dados dentre os quatro blocos de dados, e reter o pelo menos um bloco de caracteres de dados dentre os blocos de dados; e emitir os blocos de dados processados, em que os blocos de dados processados compreendem o segundo cabeçalho de sincronização, o código de mapeamento de localização de bloco de caracteres de controle, qualquer segundo bloco de caracteres de controle que é obtido após a conversão, e o pelo menos um bloco de dados do bloco de caracteres de dados.

10. Dispositivo de rede óptica, caracterizado pelo fato de que dispositivo de rede óptica compreende: uma terceira unidade de interface (1400), configurada para receber um fluxo de dados de uma camada dependente de meio físico em uma taxa de linha, em que o fluxo de dados é um fluxo de dados no qual codificação de 32 bits para 34 bits foi realizada; um segundo conversor de largura de bits (1404), configurado para realizar conversão de largura de bits de 10 bits/34 bits no fluxo de dados recebido; um decodificador de correção de erro antecipada (1406), configurado para realizar decodificação de correção de erro antecipada no fluxo de dados no qual a conversão de largura de bits foi realizada; um decodificador de 32 bits para 34 bits (1408), configurado para realizar decodificação de 32 bits para 34 bits no fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada; um codificador de 8 bits/10 bits (1410), configurado para realizar codificação de 8 bits/10 bits no fluxo de dados no qual a decodificação de 32 bits para 34 bits foi realizada; e uma quarta unidade de interface (1412), configurada para enviar o fluxo de dados no qual a codificação de 8 bits/10 bits foi realizada a uma camada de acoplamento de meio físico; em que o codificador de 32 bits para 34 bits (1408) compreende: uma primeira unidade de análise (1500), configurada para analisar o fluxo de dados no qual a decodificação de correção de erro antecipada foi realizada, e emitir 51 blocos de dados, em que qualquer um dos blocos de dados é um dentre um segundo bloco de caracteres de controle e um bloco de caracteres de dados, qualquer segundo bloco de caracteres de controle é um código binário de 4 bits, e qualquer bloco de caracteres de dados é um código binário de 8 bits; uma segunda unidade de análise (1502), configurada para analisar qualquer um dos blocos de dados, e obter um cabeçalho de sincronização de qualquer um dos blocos de dados, em que o cabeçalho de sincronização compreende um dentre um primeiro cabeçalho de sincronização e um segundo cabeçalho de sincronização, o primeiro cabeçalho de sincronização compreende um primeiro identificador de 2 bits, o primeiro identificador é usado para identificar que os blocos de dados são todos blocos de caracteres de dados, o segundo cabeçalho de sincronização compreende um segundo identificador de 2 bits, e o segundo identificador é usado para identificar que pelo menos um segundo bloco de caracteres de controle existe dentre os blocos de dados; e uma segunda unidade de determinação (1504), configurada para determinar se o cabeçalho de sincronização do qualquer um dos blocos de dados é um dentre um primeiro cabeçalho de sincronização e um segundo cabeçalho de sincronização; em que o codificador de 32 bits para 34 bits (1408) ainda compreende uma quarta unidade de processamento (1508), e a quarta unidade de processamento (1508) compreende especificamente: uma unidade de análise de código de mapeamento (1510), configurada para: se o cabeçalho de sincronização for um segundo cabeçalho de sincronização, analisar os blocos de dados, e obter um código de mapeamento de localização de bloco de caracteres de controle de 4 bits; uma segunda unidade de conversão de caracteres de controle (1512), configurada para obter uma quantidade dos segundos blocos de caracteres de controle dentre os blocos de dados e uma localização de cada segundo bloco de caracteres de controle dentre os blocos de dados de acordo com o código de mapeamento de localização de bloco de caracteres de controle; e converter, de modo correspondente, cada segundo bloco de caracteres de controle dentre os blocos de dados em um primeiro bloco de caracteres de controle de 8 bits de acordo com a quantidade dos segundos blocos de caracteres de controle e com a localização de cada segundo bloco de caracteres de controle dentre os blocos de dados; uma unidade de apagamento de cabeçalho de sincronização (1514), configurada para apagar o segundo cabeçalho de sincronização e o código de mapeamento de localização de bloco de caracteres de controle dos blocos de dados, em que o código de mapeamento de localização de bloco de caracteres de controle está em uma localização após o segundo cabeçalho de sincronização e estreitamente adjacente ao segundo cabeçalho de sincronização; e uma segunda unidade de emissão (1516), configurada para emitir os blocos de dados processados, em que os blocos de dados processados compreendem: qualquer primeiro bloco de caracteres de controle e qualquer bloco de caracteres de dados, em que um dentre qualquer primeiro bloco de caracteres de controle e qualquer bloco de caracteres de dados é um código binário de 8 bits.

11. Dispositivo de rede óptica, de acordo com a reivindicação 10, caracterizado pelo fato de que o codificador de 32 bits para 34 bits (1408) ainda compreende: uma terceira unidade de processamento (1506), configurada para: se o cabeçalho de sincronização for um primeiro cabeçalho de sincronização, apagar o primeiro cabeçalho de sincronização, e emitir os blocos de dados dos quais o primeiro cabeçalho de sincronização é apagado.

12. Sistema de comunicações, caracterizado pelo fato de que sistema de comunicações compreende: qualquer um dos dispositivos de rede óptica, como definido em qualquer uma das reivindicações 7 a 9, e qualquer um dos dispositivos de rede óptica, como definido na reivindicação 10 ou 11.