ES2645246T3

ES2645246T3 - Método, sistema y dispositivo de comunicación para sistema de red óptica

Info

Publication number: ES2645246T3
Application number: ES12890188.1T
Authority: ES
Inventors: Shiwei Nie; Zhenping Wang; Zhiguang Xu
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2012-12-18
Filing date: 2012-12-18
Publication date: 2017-12-04
Anticipated expiration: 2032-12-18
Also published as: RU2015129532A; CN104081701B; CN108183771A; BR112015014405B1; JP2016510520A; ZA201504573B; BR112015014405A8; MX343868B; SG11201504834TA; EP2928101B1; KR101773156B1; BR112015014405A2; CN104081701A; EP2928101A4; AU2012397151B2; RU2627112C2; US9787432B2; US20150288484A1; WO2014094227A1; KR20150096764A

Abstract

Un método de comunicación para un sistema de red óptica, en donde el método de comunicación comprende: recibir (E200) un tren de datos de una capa de anexo al medio físico a una velocidad de línea, en donde el tren de datos es un tren de datos en el que se ha realizado una codificación de 8 bits/10 bits; realizar (E202) una descodificación de 8 bits/10 bits en el tren de datos recibido; realizar (E204) una codificación de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificación de 8 bits/10 bits; realizar (E206) una codificación de corrección de errores en recepción en el tren de datos en el que se ha realizado la codificación de 32 bits a 34 bits; realizar (E208) una conversión de ancho de bits de 34 bits/10 bits en el tren de datos en el que se ha realizado la codificación de corrección de errores en recepción; y enviar (E210) el tren de datos en el que se ha realizado la conversión de ancho de bits a una capa dependiente del medio físico a la velocidad de línea; en donde, antes de la etapa de la realización de la codificación de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificación de 8 bits/10 bits, el método de comunicación además comprende: recibir de forma secuencial y consecutiva el tren de datos en el que se ha realizado la descodificación de 8 bits/10 bits, para obtener cuatro bloques de datos, en donde cualquiera de los bloques de datos es un primer bloque de caracteres de control o un bloque de caracteres de datos, y cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un código binario de 8 bits; y determinar si hay un primer bloque de caracteres de control entre los cuatro bloques de datos; en donde la realización de la codificación de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificación de 8 bits/10 bits específicamente comprende: si hay al menos un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una segunda cabecera de sincronización a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, en donde el primer bloque de datos es un código binario de 8 bits introducido primero, la segunda cabecera de sincronización comprende un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un primer bloque de caracteres de control entre los bloques de datos; generar, según una cantidad de primeros bloques de caracteres de control entre los cuatro bloques de datos y una ubicación de cada uno de los primeros bloques de caracteres de control entre los bloques de datos, un código de mapeo de ubicación de bloque de caracteres de control de 4 bits, y establecer el código de mapeo de ubicación de bloque de caracteres de control, en una ubicación después de la segunda cabecera de sincronización y estrechamente adyacente a la segunda cabecera de sincronización; convertir de forma correspondiente cada uno de los primeros bloques de caracteres de control de entre los cuatro bloques de datos en un segundo bloque de caracteres de control de 4 bits; y emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden la segunda cabecera de sincronización, el código de mapeo de ubicación de bloque de caracteres de control, cualquier segundo bloque de caracteres de control que se obtiene después de la conversión y cualquier bloque de caracteres de datos.

Description

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DESCRIPCION

Metodo, sistema y dispositivo de comunicacion para sistema de red optica.

Campo tecnico

La presente invencion se refiere al campo de las tecnologfas de las comunicaciones y, en particular, a un metodo, sistema y aparato de comunicacion para un sistema de red optica.

Antecedentes

Una tecnologfa de red optica pasiva (red optica pasiva, PON) es una de las tecnologfas de fibra hasta la vivienda (fibra hasta la vivienda, FTTH) que se utilizan mas ampliamente en la actualidad. Las PON existentes se pueden clasificar en una red optica pasiva separadora de potencia y una red optica pasiva de multiplexacion por division de longitudes de onda (red optica pasiva de multiplexacion por division de longitudes de onda, WDMPON) segun una forma de distribucion de senales. Una red optica pasiva de banda ancha (red optica pasiva de banda ancha, BPON) existente, una red optica pasiva con capacidad de gigabit (red optica pasiva con capacidad de gigabit, GPON), una red optica pasiva Ethernet (red optica pasiva Ethernet, EPON), y redes similares son redes opticas pasivas separadoras de potencias. La WDMPON basada en tecnologfa de multiplexacion por division de longitudes de onda implementa un acceso de enlace ascendente utilizando tecnologfa de multiplexacion por division de longitudes de onda es capaz de ofrecer un ancho de banda de funcionamiento relativamente alto, e implementa un acceso de banda ancha simetrico.

En diversos sistemas PON, se adopta un esquema de codificacion de 8b/10b; sin embargo, este esquema de codificacion tiene una tara de ancho de banda de hasta 25%, y adoptar este esquema de codificacion impide implementar una funcion de deteccion de lmea para un servicio en lmea. Por lo tanto, la forma mejorar el esquema de codificacion existente para reducir una tara de sistema e implementar la funcion de deteccion de lmea en un sistema PON se convierte en un problema de urgente resolucion.

El documento US 20110320905 A1 describe un metodo para el envm de datos desde un transmisor a un receptor en una red de trasmision que comprende recibir datos de salida que estan codificados en ocho bits diez bits (8b10b) a velocidad de lmea Ethernet gigabit (GE) desde una capa de anexo al medio ffsico (PMA), la descodificacion de 8b10b de los datos de salida recibidos, la codificacion de 64 bits a 66 bits (64b66b) de los datos de salida decodificados de 8b10b, la codificacion de correccion de errores en recepcion (FEC) de los datos de salida codificados de 64b66b, y la serializacion y envm de los datos de salida codificados en FEC y 64b66b a la velocidad de lmea GE a una capa dependiente del medio ffsico (PMD).

El documento US20020156913A1 describe un esquema de codificacion que transporta informacion codificada sobre un enlace de comunicaciones opticas a una red. Se analizan grupos de informacion multipalabra para determinar si cada uno de los grupos de informacion incluye caracteres de control. Si el grupo de informacion no incluye ningun caracter de control, se genera un tren de informacion codificada que incluye un indicador de datos y palabras de datos determinados.

La publicacion internacional WO 02080479A1 describe un metodo para codificar datos en un formato 48B/50B para transmitir mediante un enlace en serie. Un tren de datos que incluye caracteres se recibe y segmenta en un bloque de seis caracteres. El bloque de seis caracteres se traduce en una trama de bytes de 50 bits en formato 48B/50B. A partir del bloque de seis caracteres se crea una palabra de 48 bits al codificar los caracteres contenidos en el bloque. La palabra de 48 bits se aleatoriza y se anexa una secuencia de sincronizacion de 2 bits a la palabra de 48 bits aleatorizada. El resultado es la trama de bytes de 50 bits en formato 48B/50B.

Compendio

En vista de lo anterior, las realizaciones de la presente invencion ofrecen un metodo de comunicacion para un sistema de red optica, y un dispositivo y sistema de red optica, para resolver un problema de una tara de sistema alta y una lmea que no se pueda detectar debido a un esquema de codificacion existente del sistema de red optica. Adoptar un nuevo esquema de codificacion sin cambiar una velocidad de lmea reduce la tara de sistema e implementa una deteccion de lmea, lo cual es facil de implementar y mejora enormemente diversos tipos de funcionamiento del sistema.

Segun un primer aspecto, la presente invencion ofrece un metodo de comunicacion para un sistema de red optica, donde el metodo de comunicacion incluye: recibir un tren de datos de una capa de anexo al medio ffsico a una velocidad de lmea, donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 8 bits/10 bits; realizar una descodificacion de 8 bits/10 bits en el tren de datos recibido; realizar una codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits; realizar una codificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits; realizar una conversion de ancho de bits de 34 bits/10 bits en el tren de datos en el que se ha realizado la codificacion de correccion de errores en recepcion; y enviar el tren de datos en el que se ha realizado la conversion de ancho de bits a una capa dependiente del medio ffsico a la velocidad de lmea antes de la etapa de la realizacion

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de la codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, el metodo de comunicacion ademas incluye:

recibir de forma secuencial y consecutiva el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, para formar cuatro bloques de datos, donde cualquiera de los bloques de datos es un primer bloque de caracteres de control o un bloque de caracteres de datos, y cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits; y

determinar si hay un primer bloque de caracteres de control entre los cuatro bloques de datos;

en donde la realizacion de la codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits espedficamente comprende:

si hay al menos un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una segunda cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, en donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la segunda cabecera de sincronizacion comprende un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que haya al menos un primer bloque de caracteres de control entre los bloques de datos;

generar, segun una cantidad de primeros bloques de caracteres de control entre los cuatro bloques de datos y una ubicacion de cada uno de los primeros bloques de caracteres de control entre los bloques de datos, un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits, y establecer el codigo de mapeo de ubicacion de bloque de caracteres de control, en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion;

convertir de forma correspondiente cada uno de los primeros bloques de caracteres de control entre los cuatro bloques de datos en un segundo bloque de caracteres de control de 4 bits; y emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, cualquier segundo bloque de caracteres de control que se obtiene despues de la conversion y cualquier bloque de caracteres de datos.

En referencia al primer aspecto o a la primera forma de implementacion posible del primer aspecto, en una segunda forma de implementacion posible, la realizacion de la codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits espedficamente incluye:

si no hay un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una primera cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, y emitir los bloques de datos a los que se agrega la primera cabecera de sincronizacion, donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la primera cabecera de sincronizacion incluye un primer identificador de 2 bits, y el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos.

En referencia al primer aspecto, la primera forma de implementacion posible del primer aspecto, la segunda forma de implementacion posible del primer aspecto, y la tercera forma de implementacion posible del primer aspecto, en una cuarta forma de implementacion posible, la emision de los bloques de datos procesados espedficamente incluye:

si los cuatro bloques de datos ademas incluyen al menos un bloque de caracteres de datos, no realizar ningun procesamiento del bloque de caracteres de datos de entre los cuatro bloques de datos, y retener el al menos un bloque de caracteres de datos de entre los bloques de datos; y

emitir los bloques de datos procesados, donde los bloques de datos procesados incluyen la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, cualquier segundo bloque de caracteres de control que se obtiene despues de la conversion, y un bloque de datos del al menos un bloque de caracteres de datos.

En referencia al primer aspecto, la primera forma de implementacion posible del primer aspecto, la segunda forma de implementacion posible del primer aspecto, la tercera forma de implementacion posible del primer aspecto, y la cuarta forma de implementacion posible del primer aspecto, en una quinta forma de implementacion posible, el metodo ademas incluye: determinar si una cantidad de bits que estan incluidos en los bloques de datos procesados emitidos es 34; y

si la cantidad de los bits que estan incluidos en los bloques de datos procesados emitidos es menor a 34, agregar un numero aleatorio a una cola de un ultimo bloque de datos de entre los bloques de datos procesados emitidos hasta que la cantidad de los bits de los bloques de datos procesados emitidos sea de 34, donde el numero aleatorio es un codigo binario generado de forma aleatoria.

En referencia al primer aspecto, la primera forma de implementacion posible del primer aspecto, la segunda forma

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de implementacion posible del primer aspecto, la tercera forma de implementacion posible del primer aspecto, la cuarta forma de implementacion posible del primer aspecto, y la quinta forma de implementacion posible del primer aspecto, en una sexta forma de implementacion posible, despues de la etapa de la recepcion de un tren de datos de una capa de anexo al medio ffsico a una velocidad de lmea, el metodo de comunicacion ademas incluye: sincronizar el tren de datos en el que se ha realizado de codificacion 8 bits/10 bits.

En referencia al primer aspecto, la primera forma de implementacion posible del primer aspecto, la segunda forma de implementacion posible del primer aspecto, la tercera forma de implementacion posible del primer aspecto, la cuarta forma de implementacion posible del primer aspecto, la quinta forma de implementacion posible del primer aspecto, y la sexta forma de implementacion posible del primer aspecto, en una septima forma de implementacion posible, despues de la etapa de la realizacion de la codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, el metodo de comunicacion ademas incluye:

aleatorizar el tren de datos excepto la primera cabecera de sincronizacion o la segunda cabecera de sincronizacion en el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits.

Segun un segundo aspecto, la presente invencion ofrece un metodo de comunicacion para un sistema de red optica, donde el metodo de comunicacion incluye:

recibir un tren de datos de una capa dependiente del medio ffsico a una velocidad de lmea, donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 32 bits a 34 bits;

realizar una conversion de ancho de bits de 10 bits/34 bits en el tren de datos recibido;

realizar una descodificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la conversion de ancho de bits;

realizar una descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion;

realizar una codificacion de 8 bits/10 bits en el tren de datos en el que se ha realizado la descodificacion de 32 bits a 34 bits; y

enviar el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits a una capa de anexo al medio ffsico; en donde antes de la etapa de la realizacion de descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion, el metodo de comunicacion ademas incluye:

analizar sintacticamente el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion, y emitir 51 bloques de datos, donde cualquiera de los bloques de datos es un segundo bloque de caracteres de control o un bloque de caracteres de datos, cualquier segundo bloque de caracteres de control es un codigo binario de 4 bits, y cualquier bloque de caracteres de datos es un codigo binario de 8 bits;

analizar sintacticamente cualquiera de los bloques de datos, y obtener una cabecera de sincronizacion de cualquiera de los bloques de datos, donde la cabecera de sincronizacion incluye: una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion, la primera cabecera de sincronizacion incluye un primer identificador de 2 bits, el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos, la segunda cabecera de sincronizacion incluye un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un segundo bloque de caracteres de control entre los bloques de datos; y

determinar si la cabecera de sincronizacion de cualquiera de los bloques de datos es una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion.

En referencia al segundo aspecto o la primera forma de implementacion posible del segundo aspecto, en una segunda forma de implementacion posible, la etapa de la realizacion de la descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion espedficamente incluye:

si la cabecera de sincronizacion es una primera cabecera de sincronizacion, eliminar la primera cabecera de sincronizacion, y emitir los bloques de datos de los cuales se ha eliminado la primera cabecera de sincronizacion; en donde la etapa de la realizacion de la descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion espedficamente comprende:

si la cabecera de sincronizacion es una segunda cabecera de sincronizacion, analizar sintacticamente los bloques de datos, y obtener un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits;

obtener una cantidad de los segundos bloques de caracteres de control entre los bloques de datos y una ubicacion de cada uno de los segundos bloques de caracteres de control de entre los bloques de datos segun un codigo de mapeo de ubicacion de bloque de caracteres de control;

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convertir de forma correspondiente cada segundo bloque de caracteres de control de entre los bloques de datos en un primer bloque de caracteres de control de 8 bits segun la cantidad de los segundos bloques de caracteres de control y la ubicacion de cada segundo bloque de caracteres de control de entre los bloques de datos;

eliminar la segunda cabecera de sincronizacion y el codigo de mapeo de ubicacion de bloque de caracteres de control de los bloques de datos, en donde el codigo de mapeo de ubicacion de bloque de caracteres de control esta en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion; y

emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden: cualquier primer bloque de caracteres de control y cualquier bloque de caracteres de datos, donde cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits.

En referencia al segundo aspecto, la primera forma de implementacion posible del segundo aspecto, la segunda forma de implementacion posible del segundo aspecto, o la tercera forma de implementacion posible del segundo aspecto, en una cuarta forma de implementacion posible, la etapa de la emision de los bloques de datos procesados espedficamente incluye:

si los bloques de datos ademas incluyen al menos un bloque de caracteres de datos, no realizar ningun procesamiento en el al menos un bloque de caracteres de datos de entre los bloques de datos, y retener el al menos un bloque de caracteres de datos; y

emitir los bloques de datos procesados, donde los bloques de datos procesados incluyen: cualquier primer caracter de control y el al menos un bloque de caracteres de datos.

En referencia al segundo aspecto, la primera forma de implementacion posible del segundo aspecto, la segunda

forma de implementacion posible del segundo aspecto, la tercera forma de implementacion posible del segundo

aspecto, o la cuarta forma de implementacion posible del segundo aspecto, en una quinta forma de implementacion posible, antes de la etapa de la realizacion de conversion de ancho de bits de 10 bits/34 bits en el tren de datos recibido, el metodo de comunicacion ademas incluye: sincronizar el tren de datos recibido.

aspecto, la cuarta forma de implementacion posible del segundo aspecto, o la quinta forma de implementacion posible del segundo aspecto, en una sexta forma de implementacion posible, antes de la etapa de la realizacion de descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion, el metodo de comunicacion ademas incluye:

desaleatorizar el tren de datos excepto la primera cabecera de sincronizacion o la segunda cabecera de sincronizacion en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion.

Segun un tercer aspecto, la presente invencion ofrece un dispositivo de red optica, donde el dispositivo de red optica incluye:

una primera unidad de interfaz, configurada para recibir un tren de datos de una capa de anexo al medio ffsico a una velocidad de lmea, donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 8 bits/10 bits, y realizar una conversion en serie/paralela en el tren de datos recibido;

un descodificador de 8 bits/10 bits, configurado para realizar una descodificacion de 8 bits/10 bits en el tren de datos recibido, y emitir el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits;

un codificador de 32 bits a 34 bits, configurado para realizar una codificacion de 32 bits a 34 bits en el tren de datos emitido en el que se ha realizado la descodificacion de 8 bits/10 bits, y emitir el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits;

un codificador de correccion de errores en recepcion, configurado para realizar una codificacion de correccion de errores en recepcion en el tren de datos emitido en el que se ha realizado la codificacion de 32 bits a 34 bits, y emitir el tren de datos en el que se ha realizado la codificacion de correccion de errores en recepcion;

un primer convertidor de ancho de bits, configurado para realizar una conversion de ancho de bits de 34 bits/10 bits en el tren de datos emitido en el que se ha realizado la codificacion de correccion de errores en recepcion; y

una segunda unidad de interfaz, configurada para enviar el tren de datos en el que se ha realizado la conversion de ancho de bits a una capa dependiente del medio ffsico a la velocidad de lmea;

en donde el codificador de 32 bits a 34 bits ademas incluye:

una primera unidad de recepcion, configurada para recibir de forma secuencial y consecutiva el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, para formar cuatro bloques de datos, donde cualquiera de

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los bloques de datos es un primer bloque de caracteres de control o un bloque de caracteres de datos, y cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits; y

una primera unidad de determinacion, configurada para determinar si hay un primer bloque de caracteres de control entre los cuatro bloques de datos.

En referencia al tercer aspecto o la primera forma de implementacion posible del tercer aspecto, en una segunda forma de implementacion posible, el codificador de 32 bits a 34 bits ademas incluye:

una primera unidad de procesamiento, configurada para: si no hay un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una primera cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, y emitir los bloques de datos a los que se agrega la primera cabecera de sincronizacion, donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la primera cabecera de sincronizacion incluye un primer identificador de 2 bits, y el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos;

en donde el codificador de 32 bits a 34 bits ademas comprende una segunda unidad de procesamiento, y la segunda unidad de procesamiento espedficamente comprende:

una unidad generadora de cabecera de sincronizacion, configurada para: si hay al menos un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una segunda cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, en donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la segunda cabecera de sincronizacion comprende un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un primer bloque de caracteres de control entre los bloques de datos;

una unidad generadora de codigo de mapeo, configurada para generar, segun una cantidad de primeros bloques de caracteres de control entre los cuatro bloques de datos y una ubicacion de cada primer bloque de caracteres de control entre los bloques de datos, un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits, y establecer el codigo de mapeo de ubicacion de bloque de caracteres de control, en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion;

un primera unidad convertidora de bloque de caracteres de control, configurada para convertir de forma correspondiente cada primer bloque de caracteres de control de entre los cuatro bloques de datos en un segundo bloque de caracteres de control de 4 bits; y una primera unidad de emision, configurada para emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, cualquier segundo bloque de caracteres de control que se obtiene despues de la conversion y cualquier bloque de caracteres de datos.

En referencia al tercer aspecto, la primera forma de implementacion posible del tercer aspecto, la segunda forma de implementacion posible del tercer aspecto, o la tercera forma de implementacion posible del tercer aspecto, en una cuarta forma de implementacion posible del tercer aspecto, la primera unidad de emision esta espedficamente configurada para: si los cuatro bloques de datos ademas incluyen al menos un bloque de caracteres de datos, no realizar ningun procesamiento en el al menos un bloque de caracteres de datos de entre los cuatro bloques de datos, y retener al al menos un bloque de caracteres de datos de entre los bloques de datos; y emitir los bloques de datos procesados, donde los bloques de datos procesados incluyen la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de boque de caracteres de control, cualquier segundo bloque de caracteres de control que se obtiene despues de la conversion, y el al menos un bloque de caracteres de datos.

En referencia al tercer aspecto, la primera forma de implementacion posible del tercer aspecto, la segunda forma de implementacion posible del tercer aspecto, la tercera forma de implementacion posible del tercer aspecto, o la cuarta forma de implementacion posible del tercer aspecto, en una quinta forma de implementacion posible del tercer aspecto, la primera unidad de emision esta ademas configurada para determinar si una cantidad de bits que estan incluidos en los bloques de datos procesados emitidos es 34; y

si la cantidad de los bits que estan incluidos en los bloques de datos procesados emitidos es menor a 34, agregar un numero aleatoria a una cola del bloque de datos procesados emitidos hasta que la cantidad de los bits de los bloques de datos procesados emitidos sea de 34, donde el numero aleatorio es un codigo binario generado de forma aleatoria.

En referencia al tercer aspecto, la primera forma de implementacion posible del tercer aspecto, la segunda forma de implementacion posible del tercer aspecto, la tercera forma de implementacion posible del tercer aspecto, la cuarta forma de implementacion posible del tercer aspecto, o la quinta forma de implementacion posible del tercer aspecto, en una sexta forma de implementacion posible del tercer aspecto, el dispositivo de red optica ademas incluye:

una primera unidad de sincronizacion, configurada para sincronizar el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits.

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En referencia al tercer aspecto, la primera forma de implementacion posible del tercer aspecto, la segunda forma de implementacion posible del tercer aspecto, la tercera forma de implementacion posible del tercer aspecto, la cuarta forma de implementacion posible del tercer aspecto, la quinta forma de implementacion posible del tercer aspecto, o la sexta forma de implementacion posible del tercer aspecto, en una septima forma de implementacion posible del tercer aspecto, el dispositivo de red optica ademas incluye: un aleatorizador, configurado para aleatorizar el tren de datos excepto la primera cabecera de sincronizacion o la segunda cabecera de sincronizacion en el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits.

Segun un cuarto aspecto, la presente invencion ofrece un dispositivo de red optica, donde el dispositivo de red optica incluye:

una tercera unidad de interfaz, configurada para recibir un tren de datos de una capa dependiente del medio ffsico a una velocidad de lmea, donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 32 bits a 34 bits;

un segundo convertidor de ancho de bits, configurado para realizar una conversion de ancho de bits de 10 bits/34 bits en el tren de datos recibido;

un descodificador de correccion de errores en recepcion, configurado para realizar una descodificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la conversion de ancho de bits;

un descodificador de 32 bits a 34 bits, configurado para realizar una descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion;

un codificador de 8 bits/10 bits, configurado para realizar una codificacion de 8 bits/10 bits en el tren de datos en el que se ha realizado la descodificacion de 32 bits a 34 bits; y

una cuarta unidad de interfaz, configurada para enviar el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits a una capa de anexo al medio ffsico; en donde el descodificador de 32 bits a 34 bits incluye:

una primera unidad de analisis sintactico, configurada para analizar sintacticamente el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion, y emitir 51 bloques de datos, donde cualquiera de los bloques de datos es un segundo bloque de caracteres de control o un bloque de caracteres de datos, cualquier segundo bloque de caracteres de control es un codigo binario de 4 bits, y cualquier bloque de caracteres de datos es un codigo binario de 8 bits;

una segunda unidad de analisis sintactico, configurada para analizar sintacticamente cualquiera de los bloques de datos, y obtener una cabecera de sincronizacion de cualquiera de los bloques de datos, donde la cabecera de sincronizacion incluye: una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion, la primera cabecera de sincronizacion incluye un primer identificador de 2 bits, el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos, la segunda cabecera de sincronizacion incluye un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un segundo bloque de caracteres de control entre los bloques de datos; y

una segunda unidad de determinacion, configurada para determinar si la cabecera de sincronizacion de cualquiera de los bloques de datos es una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion;

en donde el descodificador de 32 bits a 34 bits ademas comprende una cuarta unidad de procesamiento, y la cuarta unidad de procesamiento espedficamente comprende:

una unidad de analisis sintactico de codigo de mapeo, configurada para: si la cabecera de sincronizacion es una segunda cabecera de sincronizacion, analizar sintacticamente los bloques de datos, y obtener un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits;

una segunda unidad de conversion de caracteres de control, configurada para obtener una cantidad de los segundos bloques de caracteres de control de entre los bloques de datos y una ubicacion de cada segundo bloque de caracteres de control de entre los bloques de datos segun el codigo de mapeo de ubicacion de bloque de caracteres de control; y convertir de forma correspondiente cada segundo bloque de caracteres de control de entre los bloques de datos en un primer bloque de caracteres de control de 8 bits segun la cantidad de los segundos bloques de caracteres de control y la ubicacion de cada segundo bloque de caracteres de control de entre los bloques de datos;

una unidad de eliminacion de cabecera de sincronizacion, configurada para eliminar la segunda cabecera de sincronizacion y el codigo de mapeo de ubicacion de bloque de caracteres de control de los bloques de datos, en donde el codigo de mapeo de ubicacion de bloque de caracteres de control esta en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion; y

una segunda unidad de emision, configurada para emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden: cualquier primer bloque de caracteres de control y cualquier bloque de caracteres de

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datos, en donde cualquier bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits.

En referencia al cuarto aspecto o a la primera forma de implementacion posible del cuarto aspecto, en una segunda forma de implementacion posible, el descodificador de 32 bits a 34 bits ademas incluye:

una tercera unidad de procesamiento, configurada para: si la cabecera de sincronizacion es una primera cabecera de sincronizacion, eliminar la primera cabecera de sincronizacion, y emitir los bloques de datos de los cuales se ha eliminado la primera cabecera de sincronizacion.

En referencia al cuarto aspecto, la primera forma de implementacion posible del cuarto aspecto, la segunda forma de implementacion posible del cuarto aspecto, o la tercera forma de implementacion posible del cuarto aspecto, en una cuarta forma de implementacion posible del cuarto aspecto, la segunda unidad de emision esta espedficamente configurada para: si los bloques de datos ademas incluyen al menos un bloque de caracteres de datos, no realizar ningun procesamiento en el bloque de caracteres de datos de entre los bloques de datos, y retener el bloque de caracteres de datos; y emitir los bloques de datos procesados, donde los bloques de datos procesados incluyen: el primer bloque de caracteres de control y de datos.

En referencia al cuarto aspecto, la primera forma de implementacion posible del cuarto aspecto, la segunda forma de implementacion posible del cuarto aspecto, la tercera forma de implementacion posible del cuarto aspecto, o la cuarta forma de implementacion posible del cuarto aspecto, en una quinta forma de implementacion posible del cuarto aspecto, el dispositivo de red optica ademas incluye:

una segunda unidad de sincronizacion, configurada para sincronizar el tren de datos recibido.

En referencia al cuarto aspecto, la primera forma de implementacion posible del cuarto aspecto, la segunda forma de implementacion posible del cuarto aspecto, la tercera forma de implementacion posible del cuarto aspecto, la cuarta forma de implementacion posible del cuarto aspecto, o la quinta forma de implementacion posible del cuarto aspecto, en una sexta forma de implementacion posible del cuarto aspecto, el dispositivo de red optica ademas incluye:

un desaleatorizador, configurado para desaleatorizar el tren de datos excepto la primera cabecera de sincronizacion o la segunda cabecera de sincronizacion en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion.

Segun un quinto aspecto, la presente invencion ofrece un sistema de red optica, donde el sistema de red optica incluye: el dispositivo de red optica segun el tercer aspecto y el dispositivo de red optica segun el cuarto aspecto.

Segun un sexto aspecto, la presente invencion ofrece un sistema de red optica, donde el sistema de red optica incluye al menos: un terminal de lmea optica y una unidad de red optica, donde el terminal de lmea optica incluye el dispositivo de red optica segun el tercer aspecto, y la unidad de red optica incluye el dispositivo de red optica segun el cuarto aspecto; o la unidad de red optica incluye el dispositivo de red optica segun el tercer aspecto, y el terminal de lmea optica incluye el dispositivo de red optica segun el cuarto aspecto.

Se implementa un nuevo esquema de codificacion utilizando las soluciones anteriores: realizar una codificacion de 32 bits a 34 bits en un tren de datos en el que se ha realizado una descodificacion de 8 bits/10 bits, realizar una codificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits, y enviar el tren de datos codificado; o realizar una descodificacion de correccion de errores en recepcion en un tren de datos recibido, y realizar una descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion. De esta manera, se ahorra un recurso de ancho de banda de una lmea; se puede implementar una supervision de lmea sin interrumpir un servicio, lo cual es facil de implementar y mejora enormemente los diversos tipos de funcionamientos de un sistema.

Breve descripcion de los dibujos

Para describir las soluciones tecnicas en las realizaciones de la presente invencion de manera mas clara, a continuacion se presentan brevemente los dibujos que acompanan esta memoria necesarios para describir las realizaciones. Segun parece, los dibujos adjuntos de la siguiente descripcion simplemente muestran algunas realizaciones de la presente invencion, y una persona con experiencia ordinaria en la tecnica puede aun asf obtener otros dibujos adjuntos a partir de los dibujos adjuntos sin esfuerzos creativos.

La Figura 1 es un diagrama estructural esquematico de capas de protocolo de un sistema de comunicacion; la Figura 2 es un diagrama de flujo de un metodo de comunicacion para un sistema de red optica; la Figura 3 es un diagrama esquematico de una regla de codificacion de 32 bits a 34 bits; la Figura 4 es un diagrama esquematico de una codificacion de 32 bits a 34 bits espedfica;

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la Figura 5 es un diagrama esquematico de una tabla de conversion de bloque de caracteres de control;

la Figura 6 es otro diagrama esquematico de una codificacion de 32 bits a 34 bits espedfica;

la Figura 7 es otro diagrama esquematico de una codificacion de 32 bits a 34 bits espedfica;

la Figura 8 es un diagrama de flujo espedfico de un metodo de comunicacion para un sistema de red optica;

la Figura 9 es un diagrama esquematico de una codificacion espedfica de un bloque de codigo recientemente agregado;

la Figura 10 ilustra otro metodo de comunicacion para un sistema de red optica;

la Figura 11 es un diagrama esquematico de una codificacion espedfica de una descodificacion de 32 bits a 34 bits;

la Figura 12 es un diagrama estructural esquematico de un dispositivo de red optica;

la Figura 13 es un diagrama estructural esquematico de composicion de un codificador de 32 bits a 34 bits;

la Figura 14 es un diagrama estructural esquematico de composicion de otro dispositivo de red optica;

la Figura 15 es un diagrama estructural esquematico de composicion de un descodificador de 32 bits a 34 bits;

la Figura 16 es un diagrama estructural esquematico de un sistema de red optica;

la Figura 17 es un diagrama estructural esquematico de un sistema informatico; y

la Figura 18 es un diagrama estructural esquematico de otro sistema informatico.

Descripcion de las realizaciones

A continuacion se describen de forma clara y completa las soluciones tecnicas en las realizaciones de la presente invencion haciendo referencia a los dibujos adjuntos en las realizaciones de la presente invencion. Aparentemente, las realizaciones descritas son simplemente algunas pero no todas las realizaciones de la presente invencion. Todas las demas realizaciones obtenidas por una persona con experiencia ordinaria en la tecnica basadas en las realizaciones de la presente invencion sin esfuerzos creativos estaran comprendidas dentro del alcance de proteccion de la presente invencion.

Tal y como se muestra en la Figura 1, la Figura 1 es un diagrama estructural esquematico de capas de protocolos de un sistema de comunicacion segun una realizacion de la presente invencion.

En la Figura 1, una subcapa de codificacion ffsica (subcapa de codificacion ffsica, PCS) 100 recibe un tren de datos a una velocidad espedfica, realiza una codificacion 8B/10B en el tren de datos recibido, y emite el tren de datos codificado. Tal y como se muestra en la Figura 1, la velocidad a la que se realiza la recepcion de una capa superior puede ser de 1 Gbit/seg., y despues de la codificacion 8b/10b, el tren de datos se envfa a una capa del PMA 102 a una velocidad de 1,25 Gbit/seg. La velocidad que se muestra en la Figura 1 no esta limitada, y puede ser de 1 Gbit/seg. u otra velocidad.

La capa del anexo al medio ffsico 102 (anexo al medio ffsico, PMA) realiza una conversion paralela/en serie en el tren de datos emitido por el PCS 100, y envfa el tren de datos convertido a una capa de codificacion 104 recientemente agregada.

Una capa dependiente del medio ffsico (dependiente del medio ffsico, PMD) 106 envfa el tren de datos recibido a una lmea ffsica a una velocidad espedfica.

La capa de codificacion 104 se agrega recientemente entre la capa del PMA 102 y la capa PMD 106, y la capa de codificacion 104 recientemente agregada incluye: una capa del PMA 1040, una capa de PCS 1042, una capa de codificacion/descodificacion de 32b/34b 1044, una capa de codificacion/descodificacion de correccion de errores en recepcion (correccion de errores en recepcion, FEC) 1046, y una capa del PMA 1048.

A continuacion se describen las funciones de las capas de la capa de codificacion 104 recientemente agregada de arriba hacia abajo:

la capa del PMA 1040 recibe un tren de datos de la capa del PMA 102 a una velocidad de lmea, realiza una conversion en serie/paralela en el tren de datos recibido, y emite el tren de datos convertido a la capa de PCS 1042 para su procesamiento, donde la velocidad de lmea puede ser de 1,25 Gbit/seg. ilustrada en la Figura 1 u otra velocidad, que no esta limitada en la presente memoria;

la capa de PCS 1042 realiza una descodificacion de 8 bits/10 bits en el tren de datos recibido;

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la capa de codificacion/descodificacion de 32B/34B 1044 realiza una codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits;

la capa de codificacion/descodificacion de FEC 1046 realiza una codificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits; y

la capa del PMA 1048 realiza una conversion paralela/en serie en el tren de datos en el que se ha realizado la codificacion de correccion de errores en recepcion, y envfa el tren de datos en el que se ha realizado la conversion paralela/en serie a la capa dependiente al medio ffsico a la velocidad de lmea.

De manera opcional, en la capa entre la capa de codificacion/descodificacion de 32b/34b 1044 y la capa de codificacion/descodificacion de FEC 1046,

una capa de aleatorizacion/desaleatorizacion, configurada para aleatorizar el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits, e introducir el tren de datos aleatorizado en la capa de

codificacion/descodificacion de FEC 1046 para la codificacion de FEC.

Asimismo, la capa de aleatorizacion/desaleatorizacion puede estar combinada dentro de la capa de

codificacion/descodificacion de 32B/34B 1044, o puede estar establecida de manera independiente entre la capa de codificacion/descodificacion 32B/34B 1044 y la capa de codificacion/descodificacion de FEC 1046.

De manera opcional, en la capa entre la capa de codificacion/descodificacion de FEC 1046 y la capa del PMA 1048, en donde el proceso del metodo de codificacion/descodificacion ademas comprende: realizar una conversion de ancho de bits de 34 bits/10 bits en el tren de datos en el que se ha realizado la codificacion de correccion de errores en recepcion, e introducir el tren de datos en el que se ha realizado la conversion de ancho de bits en la capa del PMA 1048 para su procesamiento.

De manera opcional, antes de que se realice la descodificacion de 8 bits/10 bits en el tren de datos recibido, se realiza ademas una sincronizacion en el tren de datos recibido.

A continuacion se describen las funciones de las capas de la capa de codificacion 104 recientemente agregada de abajo hacia arriba:

la capa del PMA 1048 recibe un tren de datos a una velocidad de lmea, realiza una conversion en serie/paralela en el tren de datos recibido, y emite el tren de datos convertido, donde el tren de datos convertido es un tren de datos en el que se ha realizado una codificacion de 32 bits a 34 bits;

la capa de codificacion/descodificacion de FEC 1046 realiza una descodificacion de correccion de errores en recepcion en el tren de datos recibido;

la capa de codificacion/descodificacion de 32B/34B 1044 realiza una descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion;

la capa de PCS 1042 realiza una codificacion de 8 bits/10 bits en el tren de datos en el que se ha realizado la descodificacion de 32 bits a 34 bits; y

el PMA 1040 envfa el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits al PMA 102.

De manera opcional, lo que sigue se incluye ademas entre la capa de codificacion/descodificacion de 32B/34B 1044 y la capa de codificacion/descodificacion de FEC 1046:

la capa de aleatorizacion/desaleatorizacion, configurada para realizar el procesamiento de desaleatorizacion en el tren de datos en el que se ha realizado la descodificacion de FEC. Asimismo, la capa de aleatorizacion/desaleatorizacion puede estar combinada dentro de la capa de codificacion/descodificacion de 32B/34B 1044, o puede estar establecida de manera independiente entre la capa de codificacion/descodificacion 32B/34B 1044 y la capa de codificacion/descodificacion de FEC 1046.

De manera opcional, despues de que el PMA 1048 recibe el tren de datos y antes de que el tren de datos entre en la capa de codificacion/descodificacion de FEC 1046, se realiza un procesamiento de sincronizacion en el tren de datos.

De manera opcional, se realiza una conversion de ancho de bits de 10 bits/34 bits en el tren de datos en el que se ha realizado el procesamiento de sincronizacion, y el tren de datos en el que se ha realizado la conversion de ancho de bits se introduce en la capa de codificacion/descodificacion de FEC 1046 para su descodificacion de FEC.

El diagrama estructural de las capas de protocolo que se muestra en la Figura 1 se puede aplicar a un dispositivo terminal o a un dispositivo de oficina central en un sistema Ethernet gigabit (Ethernet gigabit, GE) o un sistema WDMPON (red optica pasiva de multiplexacion por division de longitudes de onda, WDMPON), y espedficamente, una capa de codificacion 104 recientemente agregada se puede ubicar entre una capa del PMA 102 y una capa

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PMD 106 del dispositivo terminal o entre una capa del PMA 102 y una capa PMD 106 del dispositivo de oficina central.

Las funciones de la capa de codificacion recientemente agregada realizan principalmente la codificacion y descodificacion de 32 bits a 34 bits y realizan una verificacion de FEC en una lmea. De esta manera, un nuevo esquema de codificacion se utiliza para ahorrar ancho de banda e implementar la verificacion de FEC en la lmea sin interrumpir la transmision de servicio.

Tal y como se muestra en la Figura 2, la Figura 2 es un diagrama de flujo de un metodo de comunicacion para un sistema de red optica. El metodo de comunicacion se puede aplicar en un dispositivo de oficina central o un dispositivo terminal de un sistema GE, o un dispositivo de oficina central o un dispositivo terminal de un sistema WDMPON. Espedficamente, el metodo de comunicacion es como sigue:

Etapa E200: Recibir un tren de datos de un PMA a una velocidad de lmea, donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 8 bits/10 bits.

Etapa E202: Realizar una descodificacion de 8 bits/10 bits en el tren de datos recibido.

Etapa E204: Realizar una codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits.

Etapa E206: Realizar una codificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits.

Etapa E208: Realizar una conversion de ancho de bits de 34 bits/10 bits en el tren de datos en el que se ha realizado la codificacion de correccion de errores en recepcion.

Etapa E210: Enviar el tren de datos en el que se ha realizado la conversion de ancho de bits a una capa PMD a la velocidad de lmea.

De manera opcional, antes de la etapa E202, el metodo ademas incluye: sincronizar el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits.

De manera opcional, antes de la etapa E204, el metodo ademas incluye:

Asimismo, antes de la etapa de la realizacion de la codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, el metodo ademas incluye:

recibir de forma secuencial y consecutiva el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, para formar cuatro bloques de datos, donde los bloques de datos incluyen un primer bloque de caracteres de control y/o un bloque de caracteres de datos, y cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits; y

determinar si hay un primer bloque de caracteres de control entre los bloques de datos.

La realizacion de la codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits espedficamente incluye:

si no hay un primer bloque de caracteres de control entre los bloques de datos, agregar la primera cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los bloques de datos, y emitir los bloques de datos a los que se agrega la primera cabecera de sincronizacion, donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la primera cabecera de sincronizacion incluye un primer identificador de 2 bits, y el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos;

si hay al menos un primer bloque de caracteres de control entre los bloques de datos, agregar la segunda cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los bloques de datos, donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la segunda cabecera de sincronizacion incluye un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un primer bloque de caracteres de control entre los bloques de datos;

generar, segun una cantidad de primeros bloques de caracteres de control entre los bloques de datos y una ubicacion del primer bloque de control de entre los bloques de datos, un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits, y establecer el codigo de mapeo de ubicacion de bloque de caracteres de control, en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda

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cabecera de sincronizacion;

convertir de forma correspondiente el primer bloque de caracteres de control de entre los bloques de datos en un segundo bloque de caracteres de control de 4 bits; y

emitir los bloques de datos procesados, donde los bloques de datos procesados incluyen la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, y el segundo bloque de caracteres de control que se obtiene despues de la conversion, o los bloques de datos procesados incluyen la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, el segundo bloque de caracteres de control que se obtiene despues de la conversion, y el bloque de caracteres de datos.

Asimismo, si los bloques de datos incluyen al menos un bloque de caracteres de datos, no se realiza ningun procesamiento en el bloque de caracteres de datos entre los bloques de datos, y se retiene el bloque de caracteres de datos de entre los bloques de datos; y se emiten los bloques de datos de procesados, donde los bloques de datos procesados incluyen la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, el segundo bloque de caracteres de control que se obtiene despues de la conversion, y un bloque de datos del bloque de caracteres de datos. Asimismo, el metodo ademas incluye:

determinar si una cantidad de bits que estan incluidos en los bloques de datos procesados emitidos es 34; y si la cantidad de los bits que estan incluidos en los bloques de datos procesados emitidos es menor a 34, agregar un numero aleatorio (que puede ser un codigo binario rellenado aleatoriamente en los mismos) a una cola de los bloques de datos procesados emitidos hasta que la cantidad de los bits de los bloques de datos procesados emitidos sea de 34, donde el numero aleatorio es un codigo binario generado de forma aleatoria o cualquier codigo binario.

A modo de ejemplo, la Figura 3 es un diagrama esquematico de una regla de codificacion de 32 bits a 34 bits. Un proceso espedfico de realizacion de codificacion de 32 bits a 34 bits en un tren de datos introducido se describe mediante el uso de un ejemplo espedfico.

Etapa 1: Recibir de forma secuencial y consecutiva el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, para formar cuatro bloques de datos, donde los cuatro bloques de datos tienen 32 bits en total, cualquiera de los cuatro bloques de datos puede ser un primer bloque de caracteres de control o un bloque de caracteres de datos, y cualquier primer bloque de caracteres de control o bloque de caracteres de datos es un codigo binario de 8 bits.

Etapa 2: Determinar si hay un primer bloque de caracteres de control o un bloque de caracteres de datos entre los cuatro bloques de datos recibidos.

Etapa 3: Si los cuatro bloques de datos recibidos son todos bloques de caracteres de datos, y no hay ningun bloque de caracteres de control, agregar una primera cabecera de sincronizacion (cabecera de sincronizacion, SH) a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, mapear directamente los cuatro bloques de caracteres de datos a una carga util de bloque de datos sin ninguna conversion, y emitir los bloques de datos a los que se agrega la primera cabecera de sincronizacion.

El primer bloque de datos es un codigo binario de 8 bits introducido primero. La primera cabecera de sincronizacion se agrega a una ubicacion de la cabecera del primer bloque de datos que se introduce primero. La primera cabecera de sincronizacion incluye un primer identificador de 2 bits, y el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos.

Tal y como se muestra en la Figura 3, los bloques de datos recibidos de forma secuencial son D0D1D2D3, donde cada letra representa un caracter de datos de 8 bits, por ejemplo, D0 indica un primer bloque de caracteres de datos introducido primero y es un codigo binario de 8 bits; los cuatro bloques de datos introducidos son todos bloques de caracteres de datos, y no hay ningun bloque de caracteres de control. En este caso, se agrega una primera cabecera de sincronizacion "01" a un encabezamiento de D0, y se emiten 01D0D1D2D3, bloques de datos de 34 bits obtenidos despues de que se agrega la primera cabecera de sincronizacion. Para un proceso espedfico, referirse a la Figura 4.

La Figura 4 cuatro bloques de datos introducidos de forma secuencial D0D1D2D3, donde D0 es un bloque de datos introducido primero. En la presente memoria, el primer bloque de datos introducido primero son los ocho bits mas significativos, y el bloque de datos D3 introducido ultimo son los ocho bits menos significativos; el primer bloque de datos introducido primero tambien se puede definir como los 8 bits menos significativos, y el bloque de datos D3 introducido ultimo tambien se puede definir como los ocho bits mas significativos. La primera cabecera de sincronizacion "01" (un codigo binario de 2 bits) se agrega a un encabezamiento del primer bloque de datos introducido primero (es decir, un primer bloque de caracteres de datos), y se emite un tren de datos de 34 bits 01D0D1D2D3. De esta manera, el tren de datos de 32 bits introducido se convierte en un tren de datos de 34 bits emitido utilizando el esquema de codificacion. La primera cabecera de sincronizacion "01" es solo un ejemplo. Una forma de combinacion espedfica del codigo binario de 2 bits no esta limitada siempre y cuando se establezca que el codigo binario de 2 bits es capaz de identificar que el tren de datos son todos bloques de caracteres de datos.

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Etapa 4: Si hay al menos un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una segunda cabecera de sincronizacion al encabezamiento del primer bloque de datos de entre los cuatro bloques de datos, donde la segunda cabecera de sincronizacion incluye un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un primer bloque de caracteres de control entre los bloques de datos.

Etapa 5: Generar, segun una cantidad de primeros bloques de caracteres de control de entre los cuatro bloques de datos y una ubicacion del primer bloque de control entre los bloques de datos, un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits (el "codigo de mapeo" en la Figura 3 es el "codigo de mapeo de ubicacion de bloque de caracteres de control" en la presente memoria), y establecer el codigo de mapeo de ubicacion de bloque de caracteres de control, en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion.

Etapa 6: Convertir de forma correspondiente el primer bloque de caracteres de control de entre los cuatro bloques de datos en un segundo bloque de caracteres de control de 4 bits.

Etapa 7: Emitir los bloques de datos procesados, donde los bloques de datos procesados incluyen la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, y el segundo bloque de caracteres de control que se obtiene despues de la conversion, o los bloques de datos procesados incluyen la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, el segundo bloque de caracteres de control que se obtiene despues de la conversion, y el bloque de caracteres de datos.

Para mas detalles, referirse a la Figura 3. Se introducen cuatro bloques de datos C0D1D2D3, donde la letra C representa un primer bloque de caracteres de control de 8 bits, y D representa un bloque de caracteres de datos de 8 bits. En este caso, hay un primer bloque de caracteres de control C0 y tres bloques de caracteres de datos D1, D2, y D3 entre los cuatro bloques de datos introducidos. Un proceso espedfico de realizacion de codificacion de 32 bits a 34 bits en un tren de datos introducido que incluye al menos un bloque de caracteres de control es como se describe a continuacion:

En primer lugar, se agrega una segunda cabecera de sincronizacion "10" a una cabecera de un primer bloque de datos (la cabecera del primer bloque de datos es espedficamente el primer bit binario entre bits binarios introducidos de forma consecutiva) de entre los cuatro bloques de datos introducidos, es decir, "10" se agrega antes que C0.

En segundo lugar, hay un primer bloque de caracteres de control "C0" entre los cuatro bloques de datos, y C0 esta en una ubicacion del primer bloque de datos de entre los cuatro bloques de datos, es decir, C0 es un bloque de datos introducido primero. En este caso, un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits "1000" se genera segun C0, donde "1" en "1000" representa que el primer caracter de control es el primer bloque de datos entre los cuatro bloques de datos, y los otros tres bloques de datos son bloques de caracteres de datos. Ademas, "1000" se establece en una ubicacion despues de la segunda cabecera de sincronizacion "10" y antes del primer bloque de datos.

Despues el primer bloque de caracteres de control de 8 bits "C0" de entre los bloques de datos se convierte en un segundo bloque de caracteres de control de 4 bits K0, donde K0 representa el primer segundo bloque de caracteres de control, y cada caracter K representa un codigo binario de 4 bits. Un proceso de conversion espedfico es como se describe a continuacion:

Una tabla de conversion de bloque de caracteres de control que se muestra en la Figura 5 se busca segun el primer bloque de caracteres de control "C0" introducido, y un segundo caracter de control de 4 bits correspondiente se emite en una ubicacion del bloque de datos correspondiente. Por ejemplo, "C0" es "000 11100", y un segundo bloque de caracteres de control de 4 bits "0000" obtenido despues de la conversion se emite de forma correspondiente segun un resultado de la busqueda en la tabla de conversion de bloque de caracteres de control que se muestra en la Figura 5. En la Figura 3, el segundo caracter de control obtenido despues de la conversion esta indicado por K0.

Ademas, una correspondencia entre un primer bloque de caracteres de control y un segundo bloque de caracteres de control que se muestra en la Figura 5 puede variar y no esta limitada a la correspondencia que se muestra en la tabla, siempre que el segundo bloque de caracteres de control de 4 bits obtenido despues de la conversion sea capaz de identificar de forma inequvoca un primer bloque de caracteres de control de 8 bits. Esto es asf debido a que actualmente hay 12 tipos de primeros bloques de caracteres de control, y un codigo binario de 4 bits puede representar 16 tipos de caracteres de control.

Finalmente, los bloques de datos de control de entre los cuatro bloques de datos no se procesan y se mapean directamente a ubicaciones correspondientes de los bloques de datos que necesitan emitirse. Los bloques de datos de 34 bits finalmente emitidos son "10 1000 K0D1D2D3", donde "10" identifica que hay un primer bloque de caracteres de control entre los cuatro bloques de datos introducidos, "1000" identifica que hay un primer bloque de caracteres de control y que es el primer bloque de datos de entre los cuatro bloques de datos, "K0" es el segundo

bloque de caracteres de control obtenido despues de que se convierte el primer bloque de caracteres de control de 8 bits "C0", y "D1D2D3" son los tres bloques de caracteres de control.

El proceso de conversion se puede describir aun mas utilizando la Figura 6. Tal y como se muestra en la Figura 6, los bloques de datos introducidos son "C0D1D2D3"; despues de la codificacion de 32 bits a 34 bits, la segunda 5 cabecera de sincronizacion "10" y el codigo de mapeo de ubicacion de bloque de caracteres de control "1000" se agregan antes de C0, el primer caracter de control "C0" se convierte en el segundo caracter de control "K0", y el tren de datos codificado emitido es "10 1000 K0D1D2D3". Se ha de observar que si solo hay un bloque de caracteres de control entre los bloques de datos introducidos, y los otros son todos bloques de caracteres de datos, el procesamiento se realiza de la forma que se muestra en la Figura 6. Si hay tanto un bloque de caracteres de control 10 como un bloque de caracteres de datos entre los bloques de datos introducidos, y una cantidad de bloques de caracteres de control es de al menos 2, despues de la codificacion de 32 bits a 34 bits, se puede obtener mediante calculos que una cantidad de bits de los bloques de datos emitidos es menor a 34. Por lo tanto, ademas se ha de determinar si la cantidad de los bits que estan incluidos en el tren de datos codificados es 34; y si la cantidad de los bits que estan incluidos en los bloques de datos procesados emitidos o tren de datos es menor a 34, se agrega un 15 numero aleatorio a una cola de un ultimo bloque de datos de entre los bloques de datos emitidos o en el tren de datos emitido hasta que la cantidad de los bits de los bloques de datos procesados emitidos sea de 34, donde el numero aleatorio es un codigo binario generado de forma aleatoria o cualquier codigo binario.

Lo que sigue es un ejemplo a los fines de descripcion.

En referencia a la Figura 3, la Figura 5, y la Figura 7, tal y como se representa en la Figura 3, si los bloques de datos 20 introducidos de forma secuencial son "C0D1C2D3", la segunda cabecera de sincronizacion SH "10" y un codigo de mapeo de ubicacion de bloque de caracteres de control "1010" se agregan de forma secuencial a una cabecera de un primer bloque de datos introducido primero. Despues, al buscar en la tabla de conversion de bloque de caracteres de control en la Figura 5, un primer bloque de caracteres de control de 8 bits "C0" se convierte en un segundo bloque de caracteres de control de 4 bits "K0" correspondiente (tal y como se muestra en la Figura 5, si 25 "C0" es "001 11100", despues de buscar en la tabla de conversion de caracteres de control, el segundo bloque de

caracteres de control "K0" emitido es "0001", donde "K0" en la presente memoria representa el segundo bloque de caracteres de control de 4 bits), y un primer bloque de caracteres de control de 8 bits "C2" se convierte en un segundo bloque de caracteres de control "K2" de 4 bits correspondiente. Los bloques de caracteres de datos "D1" y "D3" no se modifican. Despues de la codificacion de 32 bits a 34 bits, los bloques de datos emitidos son "C0D1C2D3 30 10 1010 K0 D1 K2 D3 Rsvd", tal y como se muestra en la Figura 7. Se obtiene de calcular que los bloques de datos

emitidos solo tienen 32 bits y, por lo tanto, es necesario agregar un numero aleatorio de 4 bits a una cola de un ultimo bloque de datos, es decir, un numero aleatorio binario de 4 bits se agrega de forma aleatoria a la ubicacion de "Rsvd". De forma optima, es mejor intentar evitar utilizar un numero aleatorio de una combinacion de todos "0" o todos "1", se puede utilizar una combinacion de "0" y "1" alternados, o un codigo binario se rellena de forma 35 aleatoria.

Tal y como se muestra en la Figura 8, la Figura 8 es un diagrama de flujo espedfico de un metodo de comunicacion para un sistema de red optica.

Etapa E804: Recibir un tren de datos de una primera capa del PMA a una velocidad de lmea, realizar una conversion en serie/paralela en el tren de datos recibido, y emitir de forma secuencial el tren de datos a una velocidad de 40 bloques de datos de 10 bits cada vez, donde el tren de datos convertido es un tren de datos en el que se ha realizado una codificacion de 8 bits/10 bits.

Etapa E806: Sincronizar el tren de datos emitido.

Etapa E808: Realizar una descodificacion de 8 bits/10 bits en el tren de datos sincronizado.

Etapa E810: Realizar una codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la 45 descodificacion de 8 bits a 10 bits.

Etapa E812: Aleatorizar el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits.

Etapa E814: Realizar una codificacion de FEC en el tren de datos aleatorizado

Etapa E816: Realizar una conversion de ancho de bits de 34 bits/10 bits en el tren de datos en el que se ha realizado la codificacion de FEC.

50 Etapa E818: Enviar el tren de datos en el que se ha realizado la conversion de ancho de bits a un segundo PMA a la velocidad de lmea, y realizar una conversion paralela/en serie. Etapa E820: Enviar el tren de datos en el que se ha realizado la conversion paralela/en serie a una lmea ffsica a la velocidad de lmea a traves de PMD.

Tal y como se muestra en la Figura 9, la Figura 9 es un diagrama esquematico de una codificacion espedfica de un bloque de codigo recientemente agregado. Las descripciones de etapas detalladas de las etapas E810-E818 son las 55 siguientes:

5

10

15

20

25

30

35

40

45

50

55

Etapa E900: Recibir un tren de datos en el que se ha realizado la descodificacion 8 bits/10 bits, recibir de forma consecutiva cuatro codigos binarios de 8 bits, y emitir "D0D1D2D3", donde cualquier letra D representa un bloque de caracteres de datos de 8 bits, y el tren de datos incluye cuatro bloques de datos, y los cuatro bloques de datos introducidos son todos bloques de caracteres de datos de 8 bits; agregar, segun la regla de codificacion, una primera cabecera de sincronizacion SH, por ejemplo "01" (siempre que un valor de la primera cabecera de sincronizacion se pueda distinguir de un valor de una segunda cabecera de sincronizacion, y la primera cabecera de sincronizacion y la segunda cabecera de sincronizacion se identifican de forma separada), antes de un primer bloque de datos "D0", es decir, antes de un primer bit de "D0", donde la primera cabecera de sincronizacion identifica que el tren de datos son todos bloques de caracteres de datos; y emitir "10 D0D1D2D3".

E902: Aleatorizar "10 D0D1D2D3" de 34 bits emitido, donde los bloques de datos excepto la primera cabecera de sincronizacion o la segunda cabecera de sincronizacion se aleatorizan, por ejemplo, la primera cabecera de sincronizacion "10" no se aleatoriza, y solo los bloques de datos "D0D1D2D3" se aleatorizan, la primera cabecera de sincronizacion "10" se agrega a un encabezamiento de un primer bloque de datos de entre los bloques de datos aleatorizados durante la emision, y un tren de datos finalmente se emite "10 S0S1S2S3".

E904. De forma consecutiva, recibir cincuenta y un bloques de datos aleatorizados de 34 bits, y rellenar un encabezamiento de un primer bloque de datos aleatorizados de 34 bits con 10 bits de "0", es decir, "0000000000", para formar un tren de datos de 218 bytes.

E906. Realizar una codificacion Reed-Solomon (Reed-Solomon, RS) (250 bytes, 218 bytes) en el tren de datos de 218 bytes introducido, y emitir el tren de datos de 250 bytes. Espedficamente, se agregan ocho bloques de paridad de 32 bits a una cola de los cincuenta y un datos de 34 bits. Con los 10 bits previamente rellenados, se emiten datos de 2000 bits, es decir, 250 bytes. La codificacion RS (250 bytes, 218 bytes) es un tipo de codificacion de FEC, y se puede seleccionar otro esquema de codificacion de FEC. Sin embargo, seleccionar la codificacion RS (250 bytes, 218 bytes) es una realizacion optima de la presente memoria. Ademas, se puede observar a partir del proceso de formacion que los datos emitidos de 2000 bits, es decir, 250 bytes, incluyen: los cincuenta y un bloques de datos de 34 bits, los ocho bloques de paridad de 32 bits, y los diez "0" rellenados durante la codificacion, donde los cincuenta y un bloques de datos de 34 bits son datos de carga util.

E908. Eliminar los 10 bits rellenados de los 250 bytes emitidos, agregar un bloque de datos de 34 bits a un encabezamiento de los datos emitidos como un delimitador, y agregar un numero aleatorio de 2 bits (o cualquier codigo binario) a un encabezamiento de cualquiera de uno de los ocho bloques de paridad de 32 bits para formar ocho bloques de paridad de 34 bits, donde finalmente se forman sesenta bloques de datos de 34 bits, es decir, 2040 bits en total. Se ha de observar a partir del proceso de formacion descrito que los sesenta bloques de datos de 34 bits incluyen: un delimitador de 34 bits, los cincuenta y un bloques de datos de 34 bits como los datos de carga util, y los ocho bloques de paridad de 34 bits.

E910. Realizar la conversion de ancho de bits de 34 bits/10 bits en los sesenta trenes de datos de 34 bits, y emitir los trenes de datos en los que se ha realizado la conversion de ancho de bits, que esta realizando espedficamente la conversion de ancho de bits en cada uno de los bloques de datos de 34 bits, es decir, convirtiendo los sesenta trenes de datos de 34 bits en doscientos cuatro trenes de datos de 10 bits, y emitir los trenes de datos.

Esta realizacion de la presente invencion ofrece un metodo de comunicacion para un sistema de red optica. El metodo de comunicacion se puede aplicar en un sistema GE o un sistema WDMPON, para resolver un problema de una tara de sistema alta y una lmea que no se puede detectar debido a un esquema de codificacion existente del sistema de red optica. Adoptar un nuevo esquema de codificacion sin cambiar una velocidad de lmea reduce la tara de sistema e implementa una deteccion de lmea, lo cual es facil de implementar y mejora enormemente diversos tipos de funcionamientos del sistema.

Una realizacion de la presente invencion ademas ofrece otro metodo de comunicacion para un sistema de red optica, y tal y como se muestra en la Figura 10.

Etapa E1002. Recibir un tren de datos de una capa PMD a una velocidad de lmea, donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 32 bits a 34 bits.

Etapa E1004: Realizar una conversion de ancho de bits de 10 bits/34 bits en el tren de datos recibido.

Etapa E1006: Realizar una descodificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la conversion de ancho de bits.

Etapa E1008: Realizar una descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion.

Etapa E1010. Realizar una codificacion de 8 bits/10 bits en el tren de datos en el que se ha realizado la descodificacion de 32 bits a 34 bits.

Etapa E1012. Enviar el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits a una capa del PMA.

5

10

15

20

25

30

35

40

45

50

De manera opcional, antes de la etapa E1004, el metodo ademas incluye: sincronizar el tren de datos recibido.

De manera opcional, antes de la etapa E1008, el metodo ademas incluye: desaleatorizar el tren de datos excepto la primera cabecera de sincronizacion o la segunda cabecera de sincronizacion en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion. Asimismo, antes de la etapa E1008, el metodo ademas incluye:

analizar sintacticamente cualquiera de los bloques de datos, y obtener una cabecera de sincronizacion de cualquiera de los bloques de datos, donde la cabecera de sincronizacion incluye: una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion, la primera cabecera de sincronizacion incluye un primer identificador de 2 bits, el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos, la segunda cabecera de sincronizacion incluye un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un primer bloque de caracteres de control entre los bloques de datos; y

Asimismo, si la cabecera de sincronizacion es una primera cabecera de sincronizacion, la primera cabecera de sincronizacion se elimina, y los bloques de datos de los cuales se ha eliminado la primera cabecera de sincronizacion se emiten.

Asimismo, si la cabecera de sincronizacion es una segunda cabecera de sincronizacion, los bloques de datos se analizan sintacticamente, y se obtiene un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits;

se obtiene una cantidad de los segundos bloques de caracteres de control de entre los bloques de datos y una ubicacion del segundo bloque de caracteres de control de entre los bloques de datos segun un codigo de mapeo de ubicacion de bloque de caracteres de control;

el segundo bloque de caracteres de control de entre los bloques de datos se convierte de forma correspondiente en un primer bloque de caracteres de control de 8 bits segun la cantidad de los segundos bloques de caracteres de control y la ubicacion del segundo bloque de caracteres de control de entre los bloques de datos;

se elimina la segunda cabecera de sincronizacion y el codigo de mapeo de ubicacion de bloque de caracteres de control de los bloques de datos, donde el codigo de mapeo de ubicacion de bloque de caracteres de control esta en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion; y;

se emiten los bloques de datos procesados, donde los bloques de datos procesados incluyen: el primer bloque de caracteres de control y/o el bloque de caracteres de datos, y cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits.

Asimismo, si los bloques de datos recibidos ademas incluyen al menos un bloque de caracteres de datos, no se realiza ningun procesamiento en el bloque de caracteres de datos de entre los bloques de datos, y se retiene el bloque de caracteres de datos; y se emiten los bloques de datos de procesados, donde los bloques de datos procesados incluyen: el primer bloque de caracteres de control y de caracteres de datos. Espedficamente, un proceso de descodificacion del tren de datos recibido del PMD se muestra en la Figura 11. La Figura 11 es un diagrama esquematico de una codificacion espedfica de una codificacion de una descodificacion de 32 bits a 34 bits. En referencia a la Figura 11, el proceso de descodificacion es como sigue:

Etapa E1102: Recibir un tren de datos de un PMD, donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 32 bits a 34 bits.

Etapa E1104: Realizar una conversion paralela/en serie en el tren de datos recibido, recibir un tren de datos de 10 bits cada vez, y realizar un procesamiento de sincronizacion en el tren de datos recibido.

Etapa E1106: Realizar una conversion de ancho de bits de 10 bits a 34 bits en el tren de datos en el que se ha realizado el procesamiento de sincronizacion, de manera que cada vez se introduzca un tren de datos de 34 bits.

Etapa E1108: Despues de que se reciben de forma consecutiva sesenta bloques de datos de 34 bits, realizar una descodificacion de FEC en los sesenta bloques de datos de 34 bits, y emitir los bloques de datos en los que se ha realizado la descodificacion de FEC.

Un proceso de descodificacion de FEC espedfico es como sigue:

16

5

10

15

20

25

30

35

40

45

50

55

Los sesenta bloques de datos de 34 bits introducidos incluyen: un delimitador de 34 bits, cincuenta y un bloque de datos de 34 bits (los cincuenta y un bloques de datos de 34 bits son datos de carga util), y ocho bloques de paridad de 34 bits.

Se elimina un primer bloque de datos de entre los sesenta bloques de datos de 34 bits, donde el primer bloque de datos es el delimitador de 34 bits; se agregan 10 bits de "0", es decir, "0000000000" antes del primer bloque de datos; despues los ultimos ocho bloques de paridad de 34 bits se convierten en ocho bloques de paridad de 32 bits (dos bits introducidos primero se eliminan de cada uno de los bloques de paridad de 34 bits, donde los dos bits se rellenan con un numero aleatorio o cualquier codigo binario); y se emiten "0000000000+cincuenta y un bloque de datos de 34 bits+ocho bloques de paridad de 32 bits". La descodificacion RS (250 bytes, 218 bytes) se realiza en los bloques de datos emitidos, y se emiten los cincuenta y un bloques de datos de 34 bits en los que se ha realizado la descodificacion RS. Despues se separan los cincuenta y un bloques de datos de 34 bits, y se realiza el procesamiento en base a que cada 34 bits es un bloque de datos. Cualquiera de los bloques de datos de 34 bits separados se analiza sintacticamente y, despues del analisis sintactico, se obtiene que una cabecera de sincronizacion de 2 bits SH en un encabezamiento de los bloques de datos es "01". Un bloque de datos de 32 bits, por ejemplo, "01 SOS1S2S3" en la Figura 11, que se obtiene despues de que se elimina la cabecera de sincronizacion de 2 bits, se desaleatoriza, y se emite un bloque de datos de 32 bits desaleatorizado, por ejemplo, "D0D1D2D3" en la Figura 11. La cabecera de sincronizacion se agrega a un encabezamiento de un primer bloque de datos D0 del bloque de datos desaleatorizado de 32 bits "D0D1D2D3", se emite un bloque de datos "01 D0D1D2D3" obtenido despues de que se agrega la cabecera de sincronizacion, se realiza una descodificacion de 32 bits a 34 bits en los datos emitidos, y se emiten los datos "D0D1D2D3" obtenidos despues de la descodificacion de 32 bits a 34 bits. Finalmente, se realiza la codificacion de 8 bits/10 bits en los datos "D0D1D2D3" obtenidos despues de la descodificacion de 32 bits a 34 bits, y se emite un bloque de datos obtenido despues de la codificacion de 8 bits/10 bits.

Una regla de descodificacion es un proceso inverso del proceso de codificacion de 32 bits a 34 bits, y los detalles son como se indica a continuacion:

Ejemplo 1: La Figura 4 se utiliza como ejemplo. El tren de datos de 34 bits introducido se analiza sintacticamente, y se determinan dos bits introducidos primero en el tren de datos introducido, donde los dos bits son una cabecera de sincronizacion. La cabecera de sincronizacion incluye: una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion; la primera cabecera de sincronizacion incluye un primer identificador de 2 bits, y el primer identificador se utiliza para identificar que los bloques de datos introducidos son todos bloques de caracteres de datos; y la segunda cabecera de sincronizacion incluye un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un segundo bloque de caracteres de control entre los bloques de datos introducidos.

Si despues del analisis sintactico se obtiene que la cabecera de sincronizacion es "01", se determina que la cabecera de sincronizacion es el primer identificador, es decir, los bloques de datos introducidos son todos bloques de caracteres de datos (se predetermina que el primer identificador "01" identifica que los bloques de datos son todos bloques de caracteres de datos, y "10" identifica que hay al menos un segundo bloque de caracteres de control entre los bloques de datos).

Ademas, se elimina la primera cabecera de sincronizacion "01", los cuatro bloques de caracteres de datos restantes se emiten directamente sin procesamiento, y los bloques de datos finalmente emitidos son "D0D1D2D3" de 32 bits.

Ejemplo 2: La Figura 6 se utiliza como ejemplo. Se analiza sintacticamente el tren de datos de 34 bits introducido, y se obtiene un valor de una cabecera de sincronizacion del tren de datos. Si el valor de la SH es "10", se aprende, segun los valores preestablecidos del primer identificador y el segundo identificador, que hay al menos un segundo bloque de caracteres de control en el tren de datos introducido, y la cabecera de sincronizacion es una segunda cabecera de sincronizacion.

Ademas, se analizan sintacticamente cuatro bits despues de la segunda cabecera de sincronizacion "10". Si los cuatro bits despues de la segunda cabecera de sincronizacion son un codigo de mapeo de ubicacion de bloque de caracteres de control, por ejemplo, "1000", se puede aprender, segun el "1000", que el primer bloque de datos de entre los bloques de datos despues del codigo de mapeo de ubicacion de bloque de caracteres de control es un es un segundo bloque de caracteres de control, y los tres bloques de datos restantes son bloques de caracteres de datos.

Asimismo, un bloque de datos se analiza ademas sintacticamente segun el analisis sintactico. Si despues del analisis sintactico se obtiene que el tren de datos introducido es "10 1000 K0D1D2D3", "K0" se analiza ademas sintacticamente. Se busca en la tabla de conversion de bloque de caracteres de control que se muestra en la Figura 5, se introduce un segundo bloque de caracteres de control de 4 bits, se emite un primer bloque de caracteres de control de 8 bits "C0" despues de que se busca en la tabla, y no se convierten los tres bloques de caracteres de datos restantes. En este caso, se emiten los cuatro bloques de datos de 8 bits "C0D1D2D3" obtenidos despues de la conversion, y son 32 bits en total.

5

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20

25

30

35

40

45

50

55

Ejemplo 3: La Figura 7 se utiliza como ejemplo. Se analiza sintacticamente el tren de datos de 34 bits introducido, se obtiene un valor de una cabecera de sincronizacion del tren de datos, y se supone que el valor de la SH es "10".

Ademas, se analizan sintacticamente cuatro bits despues de la segunda cabecera de sincronizacion "10". Si los cuatro bits despues de la segunda cabecera de sincronizacion son un codigo de mapeo de ubicacion de bloque de caracteres de control, por ejemplo, "1010", se puede aprender, segun el "1010", que un primer bloque de datos de entre los bloques de datos despues del codigo de mapeo de ubicacion de bloque de caracteres de control es un segundo bloque de caracteres de control, un segundo bloque de datos es un bloque de caracteres de datos, y un cuarto bloque de datos es un bloque de caracteres de datos.

Asimismo, se aprende, segun el codigo de mapeo de ubicacion de bloque de caracteres de control, que al menos dos bloques de caracteres de control existen en el tren de datos de 34 bits introducido. En este caso, un codigo binario rellenado de forma aleatoria en los ultimos cuatro bits en el tren de datos introducido se aprende segun la regla de codificacion de 32 bits a 34 bits (segunda cabecera de sincronizacion de 2 bits+codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits+segundo bloque de caracteres de control de 4 bits+bloque de caracteres de datos de 8 bits+segundo bloque de caracteres de control de 4 bits+bloque de caracteres de datos de 8 bits=30 bits, y los cuatro bits restantes es el codigo binario rellenado de forma aleatoria). En la presente memoria, segun el analisis, el codigo binario rellenado de forma aleatoria en los ultimos cuatro bits de los bloques se datos se puede eliminar directamente, o el ultimo codigo binario rellenado de forma aleatoria puede no procesarse aun mas. Esto es asf debido a que despues de que los segundos bloques de caracteres de control de 4 bits se convierten en primeros bloques de caracteres de control de 8 bits al buscar en la tabla, el codigo binario rellenado de forma aleatoria se protege automaticamente, y un primer caracter de control obtenido despues de la conversion y un caracter de datos se emiten directamente.

Ademas, el primer bloque de datos y el tercer bloque de datos se analizan sintacticamente aun mas. Si despues del analisis sintactico se obtiene que el tren de datos introducido es "10 1010 K0D1K2D3", "K0" y "K2" se analizan aun mas sintacticamente. Se busca en la tabla de conversion de bloque de caracteres de control que se muestra en la Figura 5, se introducen los segundos bloques de caracteres de control de 4 bits, y se emiten de forma separada los primeros bloques de caracteres de control de 8 bits "C0" y "C2" haciendo una busqueda en la tabla. El segundo bloque de datos y el cuarto bloque de datos son bloques de caracteres de datos y no se convierten; finalmente se emiten cuatro bloques de datos de 8 bits "C0D1D2D3" obtenidos despues de la conversion, y son 32 bits en total. Ademas, una cantidad de los segundos bloques de caracteres de control de entre los bloques de datos introducidos son al menos dos y, por lo tanto, los ultimos pocos bits en los bloques de datos introducidos son un codigo binario rellenado de forma aleatoria, que tiene por objetivo garantizar que los bloques de datos introducidos tengan 34 bits. Durante la descodificacion de 32 bits a 34 bits, el codigo binario rellenado aleatoriamente puede ignorarse debido a que el codigo binario rellenado de forma aleatoria se protege despues de que los segundos bloques de caracteres de control de 4 bits se convierten en primeros bloques de caracteres de control de 8 bits al buscar en la tabla de conversion de bloques de caracteres de control.

Esta realizacion de la presente invencion ofrece otro metodo de comunicacion para un sistema de red optica. El metodo de comunicacion se puede aplicar en un sistema GE o un sistema WDMPON, para resolver un problema de una tara de sistema alta y una lmea que no se pueda detectar debido a un esquema de descodificacion existente del sistema de red optica. Adoptar un nuevo esquema de descodificacion sin cambiar una velocidad de lmea reduce la tara de sistema e implementa una deteccion de lmea, lo cual es facil de implementar y mejora enormemente diversos tipos de funcionamientos del sistema.

Una realizacion de la presente invencion ademas ofrece una dispositivo de red optica, y tal y como se muestra en la Figura 12, el dispositivo de red optica incluye:

una primera unidad de interfaz 1200, configurada para recibir un tren de datos de una capa de anexo al medio ffsico a una velocidad de lmea, donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 8 bits/10 bits, y realizar una conversion en serie/paralela en el tren de datos recibido;

un descodificador de 8 bits/10 bits 1204, configurado para realizar una descodificacion de 8 bits/10 bits en el tren de datos recibido, y emitir el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits;

un codificador de 32 bits a 34 bits 1206, configurado para realizar una codificacion de 32 bits a 34 bits en el tren de datos emitido en el que se ha realizado la descodificacion de 8 bits/10 bits, y emitir el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits;

un codificador de correccion de errores en recepcion 1208, configurado para realizar una codificacion de correccion de errores en recepcion en el tren de datos emitido en el que se ha realizado la codificacion de 32 bits a 34 bits, y emitir el tren de datos en el que se ha realizado la codificacion de correccion de errores en recepcion;

un primer convertidor de ancho de bits 1210, configurado para realizar una conversion de ancho de bits de 34 bits/10 bits en el tren de datos emitido en el que se ha realizado la codificacion de correccion de errores en recepcion; y

una segunda unidad de interfaz 1212, configurada para enviar el tren de datos en el que se ha realizado la

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5

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20

25

30

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conversion de ancho de bits a una capa dependiente del medio ffsico a la velocidad de lmea;

El dispositivo de red optica ademas incluye:

una primera unidad de sincronizacion 1202, configurada para sincronizar el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits.

El dispositivo de red optica ademas incluye:

un aleatorizador, configurado para aleatorizar el tren de datos excepto la primera cabecera de sincronizacion o la segunda cabecera de sincronizacion en el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits. El aleatorizador no esta marcado en la Figura 12. El aleatorizador puede ser un dispositivo independiente ubicado entre el codificador de 32 bits/34 bits 1206 y el codificador de correccion de errores en recepcion 1208; o el aleatorizador puede estar integrado en el codificador de 32 bits/34 bits 1206.

Ademas, tal y como se muestra en la Figura 13, la composicion interna del codificador de 32 bits a 34 bits 1206 (es decir, el codificador de 32 bits/34 bits) en el dispositivo de red optica espedficamente incluye:

una primera unidad de recepcion 1300, configurada para recibir de forma secuencial y consecutiva el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, para formar cuatro bloques de datos, donde cualquiera de los bloques de datos es un primer bloque de caracteres de control o un bloque de caracteres de datos, y cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits; y

una primera unidad de determinacion 1302, configurada para determinar si hay un primer bloque de caracteres de control entre los cuatro bloques de datos.

El codificador de 32 bits a 34 bits ademas incluye:

una primera unidad de procesamiento 1304, configurada para: si no hay un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una primera cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, y emitir los bloques de datos al que se agrega la primera cabecera de sincronizacion, donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la primera cabecera de sincronizacion incluye un primer identificador de 2 bits, y el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos. El codificador de 32 bits a 34 bits 1206 ademas incluye una segunda unidad de procesamiento 1306, donde la segunda unidad de procesamiento 1306 espedficamente incluye:

una unidad generadora de cabecera de sincronizacion 1308, configurada para: si hay al menos un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una segunda cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la segunda cabecera de sincronizacion incluye un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un primer bloque de caracteres de control entre los bloques de datos;

una unidad generadora de codigo de mapeo 1310, configurada para generar, segun una cantidad de primeros bloques de caracteres de control de entre los cuatro bloques de datos y una ubicacion del primer bloque de control entre los bloques de datos, un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits, y establecer el codigo de mapeo de ubicacion de bloque de caracteres de control, en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion;

un primera unidad convertidora de bloque de caracteres de control 1312, configurada para convertir de forma correspondiente el primer bloque de caracteres de control de entre los cuatro bloques de datos en un segundo bloque de caracteres de control de 4 bits; y

una primera unidad de emision 1314, configurada para emitir los bloques de datos procesados, donde los bloques de datos procesados incluyen la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, y el segundo bloque de caracteres de control que se obtiene despues de la conversion, o los bloques de datos procesados incluyen la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, el segundo bloque de caracteres de control que se obtiene despues de la conversion, y el bloque de caracteres de datos.

Un principio de funcionamiento espedfico del codificador de 32 bits a 34 bits se describe a continuacion: Para mas detalles, referirse a la Figura 3. Se introducen cuatro bloques de datos C0D1D2D3, donde la letra C representa un primer bloque de caracteres de control de 8 bits, y D representa un bloque de caracteres de datos de 8 bits. En este caso, hay un primer bloque de caracteres de control C0 y tres bloques de caracteres de datos D1, D2, y D3 entre los cuatro bloques de datos introducidos. Un proceso espedfico de codificacion de 32 bits a 34 bits en un tren de datos que incluye al menos un caracter de control como un tren de datos introducido es como se describe a continuacion:

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En primer lugar, se agrega una segunda cabecera de sincronizacion "10" a una cabecera de un primer bloque de datos (la cabecera del primer bloque de datos es espedficamente un primer bit binario introducido de forma consecutiva) entre los cuatro bloques de datos introducidos, es decir, "10" se agrega antes que C0.

En segundo lugar, hay un primer bloque de caracteres de control "C0" entre los cuatro bloques de datos, y C0 esta en una ubicacion del primer bloque de datos entre los cuatro bloques de datos, es decir, C0 es un bloque de datos introducido primero. En este caso, un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits "1000" se genera segun C0, donde "1" en "1000" representa que el primer caracter de control es el primer bloque de datos entre los cuatro bloques de datos, y los otros tres bloques de datos son bloques de caracteres de datos. Ademas, "1000" se establece en una ubicacion despues de la segunda cabecera de sincronizacion "10" y antes del primer bloque de datos.

Despues el primer bloque de caracteres de control de 8 bits "C0" entre los bloques de datos se convierte en un segundo bloque de caracteres de control de 4 bits K0, donde K0 representa un primer segundo bloque de caracteres de control, y cada caracter K representa un codigo binario de 4 bits. Un proceso de conversion espedfico es como sigue:

Se busca en la tabla de conversion de bloque de caracteres de control que se muestra en la Figura 5 segun el primer bloque de caracteres de control "C0" introducido, y se emite un segundo caracter de control de 4 bits correspondiente en una ubicacion del bloque de datos correspondiente. Por ejemplo, "C0" es "000 11100", y un segundo bloque de caracteres de control de 4 bits "0000" obtenido despues de la conversion se emite de forma correspondiente haciendo una busqueda en la tabla de conversion de bloque de caracteres de control que se muestra en la Figura 5. En la Figura 3, el segundo caracter de control obtenido despues de la conversion esta indicado por K0.

Ademas, la correspondencia entre un primer bloque de caracteres de control y un segundo bloque de caracteres de control que se muestra en la Figura 5 puede variar y no esta limitada a la correspondencia que se muestra en la tabla, siempre que el segundo bloque de caracteres de control de 4 bits obtenido despues de la conversion sea capaz de identificar de forma inequvoca un primer bloque de caracteres de control de 8 bits. Esto es asf debido a que actualmente hay 12 tipos de primeros bloques de caracteres de control, y un codigo binario de 4 bits puede representar 16 tipos de caracteres de control.

Finalmente, los bloques de datos de control de entre los cuatro bloques de datos no se procesan y se mapean directamente a ubicaciones correspondientes de los bloques de datos que necesitan emitirse. Los bloques de datos de 34 bits finalmente emitidos son "10 1000 K0D1D2D3", donde "10" identifica que hay un primer bloque de caracteres de control entre los cuatro bloques de datos introducidos, "1000" identifica que hay un primer bloque de caracteres de control y que es el primer bloque de datos entre los cuatro bloques de datos, "K0" es el segundo bloque de caracteres de control obtenido despues de que se convierte el primer bloque de caracteres de control de 8 bits "C0", y "D1D2D3" son los tres bloques de caracteres de control.

El proceso de conversion se puede describir aun mas utilizando la Figura 6. Tal y como se muestra en la Figura 6, los bloques de datos introducidos son "C0D1D2D3". Despues de la codificacion de 32 bits a 34 bits, la segunda cabecera de sincronizacion SH "10" y el codigo de mapeo de ubicacion de bloque de caracteres de control "1000" se agregan antes de C0, el primer caracter de control "C0" se convierte en el segundo caracter de control "K0", y el tren de datos codificado emitido es "10 1000 K0D1D2D3".

Se ha de observar que si solo hay un bloque de caracteres de control entre los bloques de datos introducidos, y los otros son todos bloques de caracteres de datos, el procesamiento se realiza de la forma que se muestra en la Figura 6. Si hay tanto un bloque de caracteres de control como un bloque de caracteres de datos entre los bloques de datos introducidos, y una cantidad de bloques de caracteres de control es de al menos 2, despues de la codificacion de 32 bits a 34 bits, se puede obtener calculando que una cantidad de bits de los bloques de datos emitidos es menor a 34. Por lo tanto, ademas se ha de determinar si la cantidad de los bits que estan incluidos en el tren de datos codificados es 34; y si la cantidad de los bits que estan incluidos en los bloques de datos procesados emitidos o tren de datos es menor a 34, se agrega un numero aleatorio a una cola de un ultimo bloque de datos procesados de entre los bloques de datos emitidos en el tren de datos emitido hasta que la cantidad de los bits de los bloques de datos procesados emitidos sea de 34, donde el numero aleatorio es un codigo binario generado de forma aleatoria o cualquier codigo binario.

Segun la introduccion a la funcion de cada modulo en el dispositivo de red optica, el dispositivo de red optica provisto en esta realizacion de la presente invencion resuelve un problema de una tara de sistema alta y una lmea que no se puede detectar debido a un esquema de codificacion existente del sistema de red optica. Adoptar un nuevo esquema de codificacion sin cambiar una velocidad de lmea reduce la tara de sistema e implementa una deteccion de lmea, lo cual es facil de implementar y mejora enormemente diversos tipos de funcionamientos del sistema.

Una realizacion de la presente invencion ademas ofrece otro dispositivo de red optica. Para mas detalles, referirse a la Figura 14.

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En la Figura 14, el otro dispositivo de red optica puede incluir:

una tercera unidad de interfaz 1400, configurada para recibir un tren de datos de una capa dependiente del medio ffsico a una velocidad de lmea, donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 32 bits a 34 bits;

un segundo convertidor de ancho de bits 1404, configurado para realizar una conversion de ancho de bits de 10 bits/34 bits en el tren de datos recibido;

un descodificador de correccion de errores en recepcion 1406, configurado para realizar una descodificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la conversion de ancho de bits;

un descodificador de 32 bits a 34 bits 1408, configurado para realizar una descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion;

un codificador de 8 bits/10 bits 1410, configurado para realizar una codificacion de 8 bits/10 bits en el tren de datos en el que se ha realizado la descodificacion de 32 bits a 34 bits; y

una cuarta unidad de interfaz 1412, configurada para enviar el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits a una capa de anexo al medio ffsico. Asimismo, el dispositivo de red optica ademas incluye:

una segunda unidad de sincronizacion 1402, configurada para sincronizar el tren de datos recibido.

Asimismo, el dispositivo de red optica ademas incluye:

un desaleatorizador, configurado para desaleatorizar el tren de datos excepto la primera cabecera de sincronizacion o la segunda cabecera de sincronizacion en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion. El desaleatorizador no esta marcado en la Figura 14. El aleatorizador puede ser un dispositivo independiente ubicado entre el descodificador de 32 bits/34 bits 1408 y el descodificador de correccion de errores en recepcion 1406; o el aleatorizador puede estar integrado en el descodificador de 32 bits/34 bits 1408.

Espedficamente, tal y como se muestra en la Figura 15, una estructura de composicion interna del descodificador de 32 bits/34 bits 1408 (es decir, el descodificador de 32 bits a 34 bits 1408) incluye:

una primera unidad de analisis sintactico 1500, configurada para analizar sintacticamente el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion, y emitir 51 bloques de datos, donde cualquiera de los bloques de datos es un segundo bloque de caracteres de control o un bloque de caracteres de datos, cualquier segundo bloque de caracteres de control es un codigo binario de 4 bits, y cualquier bloque de caracteres de datos es un codigo binario de 8 bits;

una segunda unidad de analisis sintactico 1502, configurada para analizar sintacticamente cualquiera de los bloques de datos, y obtener una cabecera de sincronizacion de cualquiera de los bloques de datos, donde la cabecera de sincronizacion incluye: una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion, la primera cabecera de sincronizacion incluye un primer identificador de 2 bits, el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos, la segunda cabecera de sincronizacion incluye un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un segundo bloque de caracteres de control entre los bloques de datos; y

una segunda unidad de determinacion 1504, configurada para determinar si la cabecera de sincronizacion de cualquiera de los bloques de datos es una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion.

Ademas, el descodificador de 32 bits a 34 bits ademas incluye:

una tercera unidad de procesamiento 1506, configurada para: si la cabecera de sincronizacion es una primera cabecera de sincronizacion, eliminar la primera cabecera de sincronizacion, y emitir los bloques de datos de los cuales se ha eliminado la primera cabecera de sincronizacion.

Ademas, el descodificador de 32 bits a 34 bits ademas incluye una cuarta unidad de procesamiento 1508, donde la cuarta unidad de procesamiento 1508 espedficamente incluye:

una unidad de analisis sintactico de codigo de mapeo 1510, configurada para: si la cabecera de sincronizacion es una segunda cabecera de sincronizacion, analizar sintacticamente los bloques de datos, y obtener un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits;

una segunda unidad de conversion de caracteres de control 1512, configurada para obtener una cantidad de los segundos bloques de caracteres de control de entre los bloques de datos y una ubicacion del segundo bloque de caracteres de control de entre los bloques de datos segun el codigo de mapeo de ubicacion de bloque de caracteres de control; y convertir de forma correspondiente el segundo bloque de caracteres de control de entre los bloques de

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datos en un primer bloque de caracteres de control de 8 bits segun la cantidad de los segundos bloques de caracteres de control y la ubicacion del segundo bloque de caracteres de control de entre los bloques de datos;

una unidad de eliminacion de cabecera de sincronizacion 1514, configurada para eliminar la segunda cabecera de sincronizacion y el codigo de mapeo de ubicacion de bloque de caracteres de control de los bloques de datos, donde el codigo de mapeo de ubicacion de bloque de caracteres de control esta en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion; y

una segunda unidad de emision 1516, configurada para emitir los bloques de datos procesados, donde los bloques de datos procesado incluyen: el primer bloque de caracteres de control y/o el bloque de caracteres de datos, y cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits.

Asimismo, la segunda unidad de emision 1516 esta espedficamente configurada para: si los bloques de datos recibidos ademas incluyen al menos un bloque de caracteres de datos, no realizar ningun procesamiento en el bloque de caracteres de datos entre los bloques de datos, y retener el bloque de caracteres de datos; y emitir los bloques de datos procesados, donde los bloques de datos procesados incluyen: el primer bloque de caracteres de control y el bloque de caracteres de datos.

Un proceso inverso del proceso de codificacion de 32 bits a 34 bits, es decir, el proceso de descodificacion de 32 bits a 34 bits, es espedficamente como se indica a continuacion:

Ejemplo 2: La Figura 6 se utiliza como ejemplo. Se analiza sintacticamente el tren de datos de 34 bits introducido, y se obtiene un valor de una cabecera de sincronizacion del tren de datos. Si el valor de la SH es "10" se aprende, segun los valores preestablecidos del primer identificador y el segundo identificador, que hay al menos un segundo bloque de caracteres de control en el tren de datos introducido, y la cabecera de sincronizacion es una segunda cabecera de sincronizacion.

Asimismo, un bloque de datos se analiza ademas sintacticamente segun el analisis sintactico. Si despues del analisis sintactico se obtiene que el tren de datos introducido es "10 1000 K0D1D2D3", "K0" se analiza ademas sintacticamente. Se busca en la tabla de conversion de bloque de caracteres de control que se muestra en la Figura 5, se introduce un segundo bloque de caracteres de control de 4 bits, se emite un primer bloque de caracteres de control de 8 bits "C0" despues de que se busca en la tabla, y los tres bloques de caracteres de datos restantes no se convierten. En este caso, se emiten los cuatro bloques de datos de 8 bits "C0D1D2D3" obtenidos despues de la conversion, y son 32 bits en total.

Ademas, se analizan sintacticamente cuatro bits despues de la segunda cabecera de sincronizacion "10". Si los cuatro bits despues de la segunda cabecera de sincronizacion son un codigo de mapeo de ubicacion de bloque de caracteres de control, por ejemplo, "1010", se puede aprender, segun el "1010", que un primer bloque de datos de entre los bloques de datos despues del codigo de mapeo de ubicacion de bloque de caracteres de control es un

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segundo bloque de caracteres de control, un tercer bloque de datos es tambien un segundo bloque de caracteres de control, un segundo bloque de datos es un bloque de caracteres de datos, y un cuarto bloque de datos es un bloque de caracteres de datos.

Asimismo, se aprende, segun el codigo de mapeo de ubicacion de bloque de caracteres de control, que hay al menos dos bloques de caracteres de control en el tren de datos de 34 bits introducido. En este caso, un codigo binario rellenado de forma aleatoria en los ultimos cuatro bits en el tren de datos introducido se aprenden segun la regla de codificacion de 32 bits a 34 bits (segunda cabecera de sincronizacion de 2 bits+codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits+segundo bloque de caracteres de control de 4 bits+bloque de caracteres de datos de 8 bits+segundo bloque de caracteres de control de 4 bits+bloque de caracteres de datos de 8 bits=30 bits, y los cuatro bits restantes son el codigo binario rellenado de forma aleatoria). En la presente memoria, segun el analisis, el codigo binario rellenado de forma aleatoria en los ultimos cuatro bits de los bloques se datos se puede eliminar directamente, o el ultimo codigo binario rellenado de forma aleatoria puede no procesarse aun mas. Esto es asf debido a que despues de que los segundos bloques de caracteres de control de 4 bits se convierten en primeros bloques de caracteres de control de 8 bits al buscar en la tabla, el codigo binario rellenado de forma aleatoria se protege automaticamente, y un primer caracter de control obtenido despues de la conversion y un caracter de datos se emiten directamente.

Ademas, el primer bloque de datos y el tercer bloque de datos se analizan sintacticamente aun mas. Si despues del analisis sintactico se obtiene que el tren de datos introducido es "10 1010 K0D1K2D3", "K0" y "K2" se analizan aun mas sintacticamente. Se busca en la tabla de conversion de bloque de caracteres de control que se muestra en la Figura 5, se introducen los segundos bloques de caracteres de control de 4 bits, y se emiten de forma separada los primeros bloques de caracteres de control de 8 bits "C0" y "C2" haciendo una busqueda en la tabla. El segundo bloque de datos y el cuarto bloque de datos son bloques de caracteres de datos y no se convierten; finalmente se emiten los cuatro bloques de datos de 8 bits "C0D1D2D3" obtenidos despues de la conversion, y son 32 bits en total. Ademas, una cantidad de los segundos bloques de caracteres de control de entre los bloques de datos introducidos son al menos dos y, por lo tanto, los ultimos pocos bits en los bloques de datos introducidos son un codigo binario rellenado de forma aleatoria, que tiene por objetivo garantizar que los bloques de datos introducidos tengan 34 bits. Durante la descodificacion de 32 bits a 34 bits, se puede ignorar el codigo binario rellenado de forma aleatoria; los segundos bloques de caracteres de control 4 bits se convierten en primeros bloques de caracteres de control de 8 bits buscando en la tabla de conversion de bloques de caracteres de control, y el codigo binario rellenado de forma aleatoria no existe.

Segun la introduccion a la funcion de cada modulo en el dispositivo de red optica, el dispositivo de red optica provisto en esta realizacion de la presente invencion resuelve un problema de una tara de sistema alta y una lmea que no se puede detectar debido a un esquema de descodificacion existente del sistema de red optica. Adoptar un nuevo esquema de codificacion sin cambiar una velocidad de lmea reduce la tara de sistema e implementa una deteccion de lmea, lo cual es facil de implementar y mejora enormemente diversos tipos de funcionamientos del sistema.

Una realizacion de la presente invencion ademas ofrece un sistema de comunicacion, donde el sistema de comunicacion incluye al menos dos dispositivos de red optica. Espedficamente, el primer dispositivo de red optica se muestra en la Figura 12, y un segundo dispositivo de red optica se muestra en la Figura 14.

Espedficamente, el primer dispositivo de red optica incluye:

una segunda unidad de interfaz 1212, configurada para enviar el tren de datos en el que se ha realizado la conversion de ancho de bits a una capa dependiente del medio ffsico a la velocidad de lmea.

El primer dispositivo de red optica ademas incluye:

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El primer dispositivo de red optica ademas incluye:

El segundo dispositivo de red optica ademas incluye:

una cuarta unidad de interfaz 1412, configurada para enviar el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits a una capa de anexo al medio ffsico. Asimismo, el segundo dispositivo de red optica ademas incluye:

Asimismo, el segundo dispositivo de red optica ademas incluye:

Para estructuras de composicion interna espedficas del codificador de 32 bits a 34 bits y del descodificador de 32 bits a 34 bits, referirse a la Figura 13 y la Figura 15 y las descripciones en las realizaciones correspondientes, y no se vuelven a dar detalles nuevamente en la presente memoria.

Una realizacion de la presente invencion ademas ofrece una sistema de red optica, tal y como se muestra en la Figura 16. El sistema de red optica puede ser un sistema WDMPON o un sistema GE.

El sistema de red optica incluye al menos: un terminal de lmea optica 1600 y una unidad de red optica 1602, donde el terminal de lmea optica 1600 incluye cualquier primer dispositivo de red optica ilustrado en la Figura 12, y la unidad de red optica 1602 incluye cualquier segundo dispositivo de red optica ilustrado en la Figura 14; o la unidad de red optica 1602 incluye cualquier primer dispositivo de red optica ilustrado en la Figura 12, y el terminal de lmea optica 1600 incluye cualquier segundo dispositivo de red optica ilustrado en la Figura 14. Para estructuras de composicion espedfica del primer dispositivo de red optica y del segundo dispositivo de red optica referirse a la Figura 12, la Figura 14, y las descripciones en las realizaciones correspondientes. Asimismo, para estructuras de composicion interna espedficas del codificador de 32 bits a 34 bits y del descodificador de 32 bits a 34 bits, referirse a la Figura 13 y la Figura 15 y las descripciones en las realizaciones correspondientes, y no se vuelven a dar detalles nuevamente en la presente memoria.

El sistema de comunicacion o el sistema de red optica provisto en esta realizacion de la presente invencion incluye al menos dos dispositivos de red optica. Se implementa un nuevo esquema de codificacion de la siguiente manera: El primer dispositivo de red optica realiza una codificacion de 32 bits a 34 bits y una codificacion FEC en un tren de datos recibido, y emite el tren de datos codificado al segundo dispositivo de red optica; y el segundo dispositivo de red optica realiza una descodificacion FEC y descodificacion de 32 bits a 34 bits en el tren de datos recibido, y luego emite el tren de datos descodificado. De esta manera, se ahorra un recurso de ancho de banda de una lmea; se puede implementar una supervision de lmea sin interrumpir un servicio, lo cual es facil de implementar y mejora enormemente los diversos tipos de funcionamientos del sistema.

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Una realizacion de la presente invencion ademas ofrece un sistema informatico para procesamiento de senales. Tal y como se muestra en la Figura 17, se adopta una estructura de sistema informatico general para el sistema informatico, y los componentes que se utilizan para el procesamiento de senales y estan en el sistema informatico incluyen:

un primer dispositivo de entrada 1700, configurado para recibir datos;

un primer dispositivo de salida 1702, configurado para enviar los datos;

una primera memoria 1704, que se configura para almacenar un programa e incluye:

una segunda unidad de interfaz, configurada para enviar el tren de datos en el que se ha realizado la conversion de ancho de bits a una capa dependiente del medio ffsico a la velocidad de lmea; y

un primer procesador 1706, acoplado con el primer dispositivo de entrada 1700, el primer dispositivo de salida 1702, y la primera memoria 1704, y configurado para controlar la ejecucion del programa.

Espedficamente, el sistema informatico puede espedficamente ser un ordenador basado en procesador, por ejemplo, un ordenador personal para fines generales (PC), un dispositivo portatil, tal y como un ordenador tableta, o un telefono inteligente. El sistema informatico incluye un bus, el primer procesador 1706, la primera memoria 1704, una primera interfaz de comunicaciones 1708, el primer dispositivo de entrada 1700, y el primer dispositivo de salida 1702. El bus puede incluir un canal para transmitir informacion entre componentes de un ordenador. El primer procesador 1706 puede ser una unidad de procesamiento central general (CPU), un microprocesador, un circuito integrado para aplicaciones espedficas (ASIC), o uno o mas circuitos integrados configurados para controlar la ejecucion del programa de la solucion de la presente invencion. El sistema informatico ademas incluye una o mas memorias, que puede ser una memoria de solo lectura (ROM) o un dispositivo de almacenamiento estatico de otro tipo, que sea capaz de almacenar informacion estatica o una instruccion estatica, una memoria de acceso aleatorio (RAM) o un dispositivo de almacenamiento dinamico de otro tipo, que sea capaz de almacenar informacion dinamica o una instruccion dinamica, o puede ser una memoria de disco magnetico. Una o mas de las memorias se conectan al procesador utilizando el bus.

El primer dispositivo de entrada 1700 incluye un aparato, por ejemplo, un teclado, un raton, un camara, un escaner, un lapiz fotosensible, un aparato de entrada de voz, y una pantalla tactil, para recibir datos o entrada o salida de informacion de un usuario. El primer dispositivo de salida 1702 puede incluir un aparato, que incluye una pantalla, una impresora, un altavoz, y dispositivos similares, que permita la salida de informacion al usuario. El sistema informatico ademas incluye la interfaz de comunicacion 1708, que utiliza un aparato, tal y como un transceptor para comunicarse con otro dispositivo o una red de comunicaciones, por ejemplo, una red Ethernet, una red de acceso radioelectrico (RAN), y una red de area local inalambrica (WLAN).

La primera memoria 1704, por ejemplo, una RAM, almacena el programa que ejecuta la solucion de la presente invencion, y puede ademas almacenar un sistema operativa y otro programa de aplicacion. La memoria almacena un programa almacenado o codigo de programa que ejecuta la solucion de la presente invencion, y el procesador controla la ejecucion.

El programa que ejecuta la solucion de la presente invencion y esta en la primera memoria espedficamente incluye la primera unidad de interfaz, el descodificador de 8 bits/10 bits, el codificador de 32 bits a 34 bits, el codificador de correccion de errores en recepcion, el primer convertidor de ancho de bits, y la segunda unidad de interfaz. Para una descripcion detallada de una funcion de cada parte, referirse a la Figura 12 y la descripcion en la realizacion correspondiente, y no se vuelven a dar detalles nuevamente en la presente memoria. (Se ha de observar que esta parte ofrece detalles adicionales de un aparato relacionado a un punto de invencion, y se puede llevar a cabo una

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subdivision de estructuras segun los diferentes casos).

El sistema informatico para el procesamiento de senales puede aplicarse en un dispositivo de oficina central en un sistema GE o un sistema WDMPON, por ejemplo, un terminal de lmea optica, o puede aplicarse a un dispositivo terminal en un sistema GE o sistema WDMPON, por ejemplo, una unidad de red optica o un terminal de red optica.

Una realizacion de la presente invencion ademas ofrece otro sistema informatico para procesamiento de senales. Tal y como se muestra en la Figura 18, se adopta una estructura de sistema informatico general para el sistema informatico, y las acciones de procesamiento de senal ejecutadas en el sistema informatico incluyen:

un segundo dispositivo de entrada 1800, configurado para recibir datos;

un segundo dispositivo de salida 1802, configurado para enviar los datos;

una segunda memoria 1804, que se configura para almacenar un programa e incluye:

una cuarta unidad de interfaz, configurada para enviar el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits a una capa de anexo al medio ffsico.

Espedficamente, el sistema informatico puede espedficamente ser un ordenador basado en procesador, por ejemplo, un ordenador personal para fines generales (PC), un dispositivo portatil, tal y como un ordenador tableta, o un telefono inteligente. El sistema informatico incluye un bus, un procesador, la memoria, una interfaz de comunicaciones, el dispositivo de entrada, y el dispositivo de salida. El bus puede incluir un canal para transmitir informacion entre componentes de un ordenador. Un segundo procesador puede ser una unidad de procesamiento central (CPU), un microprocesador, un circuito integrado para aplicaciones espedficas (ASIC), o uno o mas circuitos integrados configurados para controlar la ejecucion del programa de la solucion de la presente invencion. El sistema informatico ademas incluye una o mas memorias, que puede ser una memoria de solo lectura (ROM) o un dispositivo de almacenamiento estatico de otro tipo, que sea capaz de almacenar informacion estatica y una instruccion estatica, una memoria de acceso aleatorio (RAM) o un dispositivo de almacenamiento dinamico de otro tipo, que sea capaz de almacenar informacion y una instruccion, o puede ser una memoria de disco magnetico. Estas memorias se conectan al procesador utilizando el bus.

El segundo dispositivo de entrada 1800 incluye un aparato, por ejemplo, un teclado, un raton, un camara, un escaner, un lapiz fotosensible, un aparato de entrada de voz, y una pantalla tactil, para recibir datos o entrada o salida de informacion de un usuario. El segundo dispositivo de salida 1802 puede incluir un aparato, que incluye una pantalla, una impresora, un altavoz, y dispositivos similares, que permita la salida de informacion al usuario. El sistema informatico ademas incluye la interfaz de comunicacion 1808, que utiliza un aparato, tal y como un transceptor para comunicarse con otro dispositivo o red de comunicaciones, por ejemplo, una red Ethernet, una red de acceso radioelectrico (RAN), y una red de area local inalambrica (WLAN).

La segunda memoria 1804, por ejemplo, una RAM, almacena el programa que ejecuta la solucion de la presente invencion, y puede ademas almacenar un sistema operativo y otro programa de aplicacion. La memoria almacena un programa almacenado o codigo de programa que ejecuta la solucion de la presente invencion, y el procesador controla la ejecucion.

El programa que ejecuta la solucion de la presente invencion y que esta en la segunda memoria 1804 espedficamente incluye: la tercera unidad de interfaz, el segundo convertidor de ancho de bits, el descodificador de correccion de errores en recepcion, el descodificador de 32 bits a 34 bits, el codificador de 8 bits/10 bits, y la cuarta unidad de interfaz. Para una descripcion detallada de una funcion de cada parte, referirse a la Figura 14 y la descripcion en la realizacion correspondiente, y no se vuelven a dar detalles nuevamente en la presente memoria. (Se ha de observar que esta parte ofrece detalles adicionales de un aparato relacionado a un punto de invencion, y se puede llevar a cabo una subdivision de estructuras segun los diferentes casos).

Con las descripciones de las realizaciones anteriores, un experto en la tecnica puede entender claramente que la 5 presente invencion se puede implementar por medio de un hardware, firmware o una combinacion de los mismos. Cuando la presente invencion se implementa mediante un software, las funciones anteriores se pueden almacenar en un medio legible por ordenador o transmitir como una o mas instrucciones o codigos en el medio legible por ordenador. El medio legible por ordenador incluye un medio de almacenamiento informatico y un medio de comunicacion, donde el medio de comunicacion incluye cualquier medio que permita que un programa informatico 10 se transmita de un lugar a otro. El medio de almacenamiento puede ser cualquier medio disponible al que un ordenador pueda acceder. A continuacion se ofrece un ejemplo, pero no impone una limitacion: El medio legible por ordenador puede incluir una RAM, una ROM, una EEPROm, un CD-ROM u otro almacenamiento de disco optico, un medio de almacenamiento de disco magnetico u otro dispositivo de almacenamiento magnetico, o cualquier otro medio que pueda llevar o almacenar un codigo de programa esperado en forma de instruccion o estructura de datos 15 y que se pueda acceder mediante ordenador. Ademas, cualquier conexion puede convertirse de forma apropiada en el medio legible por ordenador. Por ejemplo, si el software se transmite desde un sitio web, un servidor u otra fuente remota utilizando un cable coaxial, una fibra/cable optico, un par trenzado, una lmea de suscripcion digital (DSL) o tecnologfas inalambricas, tal y como rayos infrarrojos, radio y microondas, el cable coaxial, fibra/cable optico, par trenzado, DSL o tecnologfas inalambricas, tal y como rayos infrarrojos, radio y microondas estan incluidas fijas a un 20 medio al que pertenecen. Por ejemplo, un disco (disco) y un disco (disco) utilizado por la presente invencion incluye un disco compacto (CD), un disco laser, un disco optico, a disco versatil digital (DVD), un disquete, y un disco Blu- ray, donde el disco generalmente copia datos por un medio magnetico, y el disco copia datos de forma optica a traves de un medio laser. La combinacion anterior tambien se debe incluir en el alcance de proteccion del medio legible por ordenador.

Claims

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REIVINDICACIONES

1. Un metodo de comunicacion para un sistema de red optica, en donde el metodo de comunicacion comprende:

recibir (E200) un tren de datos de una capa de anexo al medio ffsico a una velocidad de lmea, en donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 8 bits/10 bits;

realizar (E202) una descodificacion de 8 bits/10 bits en el tren de datos recibido;

realizar (E204) una codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits;

realizar (E206) una codificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits;

realizar (E208) una conversion de ancho de bits de 34 bits/10 bits en el tren de datos en el que se ha realizado la codificacion de correccion de errores en recepcion; y

enviar (E210) el tren de datos en el que se ha realizado la conversion de ancho de bits a una capa dependiente del medio ffsico a la velocidad de lmea;

en donde, antes de la etapa de la realizacion de la codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, el metodo de comunicacion ademas comprende:

recibir de forma secuencial y consecutiva el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, para obtener cuatro bloques de datos, en donde cualquiera de los bloques de datos es un primer bloque de caracteres de control o un bloque de caracteres de datos, y cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits; y

determinar si hay un primer bloque de caracteres de control entre los cuatro bloques de datos;

en donde la realizacion de la codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits espedficamente comprende:

si hay al menos un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una segunda cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, en donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la segunda cabecera de sincronizacion comprende un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un primer bloque de caracteres de control entre los bloques de datos;

generar, segun una cantidad de primeros bloques de caracteres de control entre los cuatro bloques de datos y una ubicacion de cada uno de los primeros bloques de caracteres de control entre los bloques de datos, un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits, y establecer el codigo de mapeo de ubicacion de bloque de caracteres de control, en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion;

convertir de forma correspondiente cada uno de los primeros bloques de caracteres de control de entre los cuatro bloques de datos en un segundo bloque de caracteres de control de 4 bits; y emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, cualquier segundo bloque de caracteres de control que se obtiene despues de la conversion y cualquier bloque de caracteres de datos.
2. El metodo de comunicacion segun la reivindicacion 1, en donde la realizacion de la codificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits espedficamente comprende:

si no hay un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una primera cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, y emitir los bloques de datos al que se agrega la primera cabecera de sincronizacion, en donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la primera cabecera de sincronizacion comprende un primer identificador de 2 bits, y el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos.
3. El metodo de comunicacion segun la reivindicacion 1, en donde la emision de los bloques de datos procesados espedficamente comprende:

si los cuatro bloques de datos ademas comprenden al menos un bloque de caracteres de datos, no realizar ningun procesamiento en el al menos un bloque de caracteres de datos de entre los cuatro bloques de datos, y retener el al menos un bloque de caracteres de datos de entre los bloques de datos; y

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emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, cualquier segundo bloque de caracteres de control que se obtiene despues de la conversion, y el al menos un bloque de caracteres de datos.
4. Un metodo de comunicacion para un sistema de red optica, en donde el metodo de comunicacion comprende:

recibir (E1002) un tren de datos de una capa dependiente del medio ffsico a una velocidad de lmea, en donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 32 bits a 34 bits;

realizar (E1004) una conversion de ancho de bits de 10 bits/34 bits en el tren de datos recibido;

realizar (E1006) una descodificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la conversion de ancho de bits;

realizar (E1008) una descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion;

realizar (E1010) una codificacion de 8 bits/10 bits en el tren de datos en el que se ha realizado la descodificacion de 32 bits a 34 bits; y

enviar (E1012) el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits a una capa de anexo al medio ffsico.

en donde antes de la etapa de la realizacion de la descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion, el metodo de comunicacion ademas comprende:

analizar sintacticamente el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion, y emitir 51 bloques de datos, en donde cualquiera de los bloques de datos es un segundo bloque de caracteres de control o un bloque de caracteres de datos, cualquier segundo bloque de caracteres de control es un codigo binario de 4 bits, y cualquier bloque de caracteres de datos es un codigo binario de 8 bits;

analizar sintacticamente cualquiera de los bloques, y obtener una cabecera de sincronizacion de los bloques de datos, en donde la cabecera de sincronizacion comprende: una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion, la primera cabecera de sincronizacion comprende un primer identificador de 2 bits, el primer identificador se utiliza para identificar que el bloque de datos es un bloque de caracteres de datos, la segunda cabecera de sincronizacion comprende un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que haya al menos un segundo bloque de caracteres de control entre los bloques de datos; y

determinar si la cabecera de sincronizacion de cualquiera de los bloques de datos es una primera cabecera de

sincronizacion o una segunda cabecera de sincronizacion;

en donde la etapa de la realizacion de la descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion espedficamente comprende:

si la cabecera de sincronizacion es una segunda cabecera de sincronizacion, analizar sintacticamente los bloques de datos, y obtener un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits;

obtener una cantidad de los segundos bloques de caracteres de control entre los bloques de datos y una ubicacion de cada uno de los segundos bloques de caracteres de control de entre los bloques de datos segun el codigo de mapeo de ubicacion de bloque de caracteres de control;

convertir de forma correspondiente cada segundo bloque de caracteres de control entre los bloques de datos en un primer bloque de caracteres de control de 8 bits segun la cantidad de los segundos bloques de caracteres de control

y la ubicacion de cada segundo bloque de caracteres de control entre los bloques de datos;

eliminar la segunda cabecera de sincronizacion y el codigo de mapeo de ubicacion de bloque de caracteres de control de los bloques de datos, en donde el codigo de mapeo de ubicacion de bloque de caracteres de control esta en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion; y

emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden: cualquier primer bloque de caracteres de control y cualquier bloque de caracteres de datos, donde cualquier bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits.
5. El metodo de comunicacion segun la reivindicacion 4, en donde la etapa de realizacion de la descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion espedficamente comprende:

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si la cabecera de sincronizacion es una primera cabecera de sincronizacion, eliminar la primera cabecera de sincronizacion, y emitir los bloques de datos de los cuales se ha eliminado la primera cabecera de sincronizacion.
6. El metodo de comunicacion segun la reivindicacion 4, en donde la etapa de la emision de los bloques de datos procesados espedficamente comprende:

si los bloques de datos ademas comprenden al menos un bloque de caracteres de datos, no realizar ningun procesamiento en el al menos un bloque de caracteres de datos de entre los bloques de datos, y retener el al menos un bloque de caracteres de datos; y

emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden: cualquier primer bloque de caracteres de control y el al menos un bloque de caracteres de datos.
7. Un dispositivo de red optica, en donde el dispositivo de red optica comprende:

una primera unidad de interfaz (1200), configurada para recibir un tren de datos de una capa de anexo al medio ffsico a una velocidad de lmea, en donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 8 bits a 10 bits, y realizar una conversion en serie/paralela en el tren de datos recibido;

un descodificador de 8 bits/10 bits (1204), configurado para realizar una descodificacion de 8 bits/10 bits en el tren de datos recibido, y emitir el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits;

un codificador de 32 bits a 34 bits (1206), configurado para realizar una codificacion de 32 bits a 34 bits en el tren de datos emitido en el que se ha realizado la descodificacion de 8 bits/10 bits, y emitir el tren de datos en el que se ha realizado la codificacion de 32 bits a 34 bits;

un codificador de correccion de errores en recepcion (1208), configurado para realizar una codificacion de correccion de errores en recepcion en el tren de datos emitido en el que se ha realizado la codificacion de 32 bits a 34 bits, y emitir el tren de datos en el que se ha realizado la codificacion de correccion de errores en recepcion;

un primer convertidor de ancho de bits (1210), configurado para realizar una conversion de ancho de bits de 34 bits/10 bits en el tren de datos emitido en el que se ha realizado la codificacion de correccion de errores en recepcion; y

una segunda unidad de interfaz (1212), configurada para enviar el tren de datos en el que se ha realizado la conversion de ancho de bits a una capa dependiente del medio ffsico a la velocidad de lmea;

en donde el codificador de 32 bits a 34 bits comprende:

una primera unidad de recepcion, configurada para recibir de forma secuencial y consecutiva el tren de datos en el que se ha realizado la descodificacion de 8 bits/10 bits, para formar cuatro bloques de datos, en donde cualquiera de los bloques de datos es un primer bloque de caracteres de control o un bloque de caracteres de datos, y cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits; y

una primera unidad de determinacion, configurada para determinar si hay un primer bloque de caracteres de control entre los cuatro bloques de datos;

en donde el codificador de 32 bits a 34 bits ademas comprende una segunda unidad de procesamiento, y la segunda unidad de procesamiento espedficamente comprende:

una unidad generadora de cabecera de sincronizacion, configurada para: si hay al menos un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una segunda cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, en donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la segunda cabecera de sincronizacion comprende un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un primer bloque de caracteres de control entre los bloques de datos;

una unidad generadora de codigo de mapeo, configurada para generar, segun una cantidad de primeros bloques de caracteres de control de entre los cuatro bloques de datos y una ubicacion de cada primer bloque de caracteres de control entre los bloques de datos, un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits, y establecer el codigo de mapeo de ubicacion de bloque de caracteres de control, en una ubicacion despues de la segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion;

una primera unidad de conversion de bloque de caracteres de control, configurad apara convertir de forma correspondiente cada primer bloque de caracteres de control entre los cuatro bloques de datos en un segundo bloque de caracteres de control de 4 bits; y una primera unidad de emision, configurada para emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, cualquier segundo bloque de caracteres de control que se obtiene despues de la conversion y cualquier bloque de caracteres de datos.

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8. El dispositivo de red optica segun la reivindicacion 7, en donde el codificador de 32 a 34 bits ademas comprende:

una primera unidad de procesamiento, configurada para: si no hay un primer bloque de caracteres de control entre los cuatro bloques de datos, agregar una primera cabecera de sincronizacion a un encabezamiento de un primer bloque de datos de entre los cuatro bloques de datos, y emitir los bloques de datos al que se agrega la primera cabecera de sincronizacion, en donde el primer bloque de datos es un codigo binario de 8 bits introducido primero, la primera cabecera de sincronizacion comprende un primer identificador de 2 bits, y el primer identificador se utiliza para identificar que los bloques de datos son todos bloques de caracteres de datos.
9. El dispositivo de red optica segun la reivindicacion 7, en donde la primera unidad de emision esta espedficamente configurada para; si el cuarto bloque de datos ademas comprende al menos un bloque de caracteres de datos, no realizar ningun procesamiento en al menos un bloque de caracteres de datos de entre los cuatro bloques de datos, y retener al al menos un bloque de caracteres de datos de entre los bloques de datos; y emitir los bloques de datos procesados, en donde los bloques de datos procesados comprenden la segunda cabecera de sincronizacion, el codigo de mapeo de ubicacion de bloque de caracteres de control, cualquier segundo bloque de caracteres de control que se obtiene despues de la conversion, y el al menos un bloque de caracteres de datos.
10. Un dispositivo de red optica, en donde el dispositivo de red optica comprende:

una tercera unidad de interfaz (1400), configurada para recibir un tren de datos de una capa dependiente del medio ffsico a una velocidad de lmea, en donde el tren de datos es un tren de datos en el que se ha realizado una codificacion de 32 bits a 34 bits;

un segundo convertidor de ancho de bits (1404), configurado para realizar una conversion de ancho de bits de 10 bits/34 bits en el tren de datos recibido;

un descodificador de correccion de errores en recepcion (1406), configurado para realizar una descodificacion de correccion de errores en recepcion en el tren de datos en el que se ha realizado la conversion de ancho de bits;

un descodificador de 32 bits a 34 bits (1408), configurado para realizar una descodificacion de 32 bits a 34 bits en el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion;

un codificador de 8 bits/10 bits (1410), configurado para realizar una codificacion de 8 bits/10 bits en el tren de datos en el que se ha realizado la descodificacion de 32 bits a 34 bits; y

una cuarta unidad de interfaz (1412), configurada para enviar el tren de datos en el que se ha realizado la codificacion de 8 bits/10 bits a una capa de anexo al medio ffsico;

en donde el descodificador de 32 bits a 34 bits comprende:

una primera unidad de analisis sintactico, configurada para analizar sintacticamente el tren de datos en el que se ha realizado la descodificacion de correccion de errores en recepcion, y emitir 51 bloques de datos, en donde cualquiera de los bloques de datos es un segundo bloque de caracteres de control o un bloque de caracteres de datos, cualquier segundo bloque de caracteres de control es un codigo binario de 4 bits, y cualquier bloque de caracteres de datos es un codigo binario de 8 bits;

una segunda unidad de analisis sintactico, configurada para analizar sintacticamente cualquiera de los bloques de datos, y obtener una cabecera de sincronizacion de cualquier de los bloques de datos, en donde la cabecera de sincronizacion comprende: una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion, la primera cabecera de sincronizacion comprende un primer identificador de 2 bits, el primer identificador se utiliza para identificar que los bloques de datos sean todos bloques de caracteres de datos, la segunda cabecera de sincronizacion comprende un segundo identificador de 2 bits, y el segundo identificador se utiliza para identificar que hay al menos un segundo bloque de caracteres de control entre los bloques de datos; y

una segunda unidad de determinacion, configurada para determinar si la cabecera de sincronizacion de cualquiera de los bloques de datos es una primera cabecera de sincronizacion o una segunda cabecera de sincronizacion;

en donde el descodificador de 32 bits a 34 bits ademas comprende una cuarta unidad de procesamiento, y la cuarta unidad de procesamiento espedficamente comprende:

una unidad de analisis sintactico de codigo de mapeo, configurada para: si la cabecera de sincronizacion es una segunda cabecera de sincronizacion, analizar sintacticamente los bloques de datos, y obtener un codigo de mapeo de ubicacion de bloque de caracteres de control de 4 bits;

una segunda unidad de conversion de caracteres de control, configurada para obtener una cantidad de los segundos bloques de caracteres de control de entre los bloques de datos y una ubicacion de cada segundo bloque de caracteres de control de entre los bloques de datos segun el codigo de mapeo de ubicacion de bloque de caracteres de control; y convertir de forma correspondiente cada segundo bloque de caracteres de control de entre los bloques de datos en un primer bloque de caracteres de control de 8 bits segun la cantidad de los segundos bloques de

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caracteres de control y la ubicacion de cada segundo bloque de caracteres de control de entre los bloques de datos;

una unidad de eliminacion de cabecera de sincronizacion, configurada para eliminar la segunda cabecera de sincronizacion y el codigo de mapeo de ubicacion de bloque de caracteres de control de los bloques de datos, en donde el codigo de mapeo de ubicacion de bloque de caracteres de control esta en una ubicacion despues de la 5 segunda cabecera de sincronizacion y estrechamente adyacente a la segunda cabecera de sincronizacion; y

una segunda unidad de emision, configurada para emitir los bloques de datos procesados, en donde los bloques de datos procesador comprenden: cualquier primer bloque de caracteres de control y cualquier bloque de caracteres de datos, en donde cualquier primer bloque de caracteres de control o cualquier bloque de caracteres de datos es un codigo binario de 8 bits.

10 11. El dispositivo de red optica segun la reivindicacion 10, en donde el descodificador de 32 a 34 bits ademas

comprende:

una tercera unidad de procesamiento, configurada para: si la cabecera de sincronizacion es una primera cabecera de sincronizacion, eliminar la primera cabecera de sincronizacion, y emitir los bloques de datos de los cuales se ha eliminado la primera cabecera de sincronizacion.

15 12. Un sistema de comunicacion, en donde el sistema de comunicacion comprende: cualquiera de los dispositivo de

red optica segun las reivindicaciones 7-9 y cualquiera de los dispositivos de red optica segun las reivindicaciones 10
11.