BR102020024866A2

BR102020024866A2 - Método de fabricação de sensor utbb soi mosfet e dispositivo sensor utbb soi mosfet

Info

Publication number: BR102020024866A2
Application number: BR102020024866-9A
Authority: BR
Inventors: João Antonio Martino; Katia Regina Akemi Sasaki; Leonardo Shimizu Yojo; Ricardo Cardoso Rangel
Original assignee: Universidade De São Paulo - Usp
Priority date: 2020-12-04
Filing date: 2020-12-04
Publication date: 2022-06-21

Abstract

A presente invenção apresenta um dispositivo transistor Sensor Ultra-Thin Body and Buried oxide silicon on insulator metal-oxide-semiconductor field-effect transistor (UTBB SOI MOSFET), e o método de fabricação do mesmo em que o dispositivo é capaz de funcionar como transistor tipo N ou P e, consequentemente, como sensor de íons positivos e negativos.

Description

MÉTODO DE FABRICAÇÃO DE SENSOR UTBB SOI MOSFET E DISPOSITIVO SENSOR UTBB SOI MOSFET

Campo da invenção:

[001] A presente invenção se insere no campo da microeletrônica, mais especificamente no sensoriamento de cargas elétricas.

Fundamentos da invenção:

[002] Em 1925, Julius Edgar Lilienfeld obtém a primeira patente de um dispositivo que controla corrente elétrica por efeito de campo (US1745175), porém foi apenas em 1959 que o primeiro transistor MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor) foi construído com sucesso por Martin John M. Atalla e Dawon Kahng na Bell Labs (US3102230). Nesta mesma época, Jack Kilby e Robert Noyce, separadamente, inventaram o circuito integrado (US3138743 e US2981877, respectivamente). Em um circuito integrado todos os seus componentes são construídos sobre um mesmo substrato, também chamado de lâminas, de material semicondutor (por exemplo, silício).

[003] Um transistor MOSFET é um dispositivo de 4 terminais (porta, fonte, dreno e substrato), onde o campo elétrico da porta controla a passagem de corrente entre a fonte e o dreno. Denominamos de canal a região onde ocorre a passagem de corrente. Ele pode ser do tipo N ou do tipo P, dependendo da dopagem das regiões de fonte e dreno. Se, em sua fabricação, as regiões de fonte e dreno receberem dopantes pentavalentes (por exemplo, fósforo ou arsênio), o transistor será do tipo N; já se elas receberem dopantes trivalentes (por exemplo, boro), o transistor será do tipo P.

[004] No intuito de seguir a tendência observada por Gordon Moore, onde o número de transistores em um circuito integrado dobra a cada dois anos, uma nova tecnologia surgiu em meados dos anos 1990: a tecnologia SOI (Silicon-On-Insulator). Nela, o transistor MOSFET é fabricado em uma camada semicondutora, normalmente silício, sobre uma camada isolante, normalmente óxido de silício, que se encontra sobre o substrato. Esse isolamento elétrico do transistor em relação ao resto do substrato trouxe vantagens significativas, reduzindo correntes de fuga, melhorando seu desempenho em diversas aplicações e permitindo uma maior integração.

[005] A lâmina SOI é formada por uma camada semicondutora superior (onde os dispositivos são fabricados) sobre uma camada isolante e um substrato que atua como um suporte das camadas anteriores. Ela pode ser obtida de diversas maneiras, como as descritas nos documentos US7892948B2 e US7410877B2. Da mesma forma que nos transistores MOSFET, as regiões de fonte e dreno dos transistores SOI MOSFET também são definidos em sua fabricação através da recepção de dopantes pentavalentes ou trivalentes. Consequentemente, uma vez fabricados, os transistores SOI MOSFET formados serão do tipo N ou P, respectivamente, como pode ser observado no documento US7151303.

[006] Os transistores SOI MOSFETs são classificados em parcialmente depletado ou totalmente depletado. Nos dispositivos parcialmente depletados (PDSOI) a espessura da camada semicondutora superior é tal que, ainda há uma região sem influência do campo elétrico da porta ou do substrato; já nos totalmente depletados (FDSOI), a espessura da camada semicondutora superior é suficientemente fina de forma que a porta e o substrato conseguem controlar toda a extensão dessa camada. Os transistores FDSOI, além do isolamento elétrico proveniente da camada isolante enterrada, possui melhor desempenho devido ao melhor controle da porta sobre a camada semicondutora superior, além de minimizar efeitos parasitários provenientes da região neutra dos PDSOI. Nessa tecnologia, o substrato também é chamado de "back gate" ou "segunda porta", pois a presença do óxido enterrado faz com que esse contato atue como se fosse uma segunda porta. Seu efeito é ainda mais pronunciado nas tecnologias a seguir.

[007] Atualmente, UTBB (Ultra-Thin Body and Buried oxide), MuGFET (Multiple Gates FET) e de nanofios, todos com a camada semicondutora superior de silício, são as principais tecnologias de transistores avançados utilizados industrialmente.

[008] A tecnologia UTBB consiste em um transistor SOI com a camada isolante enterrada (normalmente óxido de silício) e a camada semicondutora superior (normalmente silício) ultrafinas (na ordem de 10nm). Esse óxido enterrado ultrafino provê um melhor controle da corrente do dispositivo pelo campo elétrico do substrato. Juntamente com a camada de silício também ultrafina, o UTBB SOI MOSFET apresenta um controle muito melhor da porta e do substrato sobre a corrente. Neste dispositivo, a porta e o substrato estão tão acoplados que a porta passa a ter um forte controle também na região do canal próxima ao substrato e vice-versa.

[009] Os transistores de múltiplas portas (MuGFETs), onde também se encontram os transistores de nanofio, têm seu controle da porta sobre o canal melhorado pelo aumento do número de portas. Além da porta sobre o silício, existem as portas laterais que, sendo conectadas com a porta superior, controlam a passagem de corrente ao mesmo tempo. Quando a altura e a largura da região de silício superior são reduzidas de tal forma que a seção transversal do canal se torna um círculo, chamamos esse dispositivo de transistor de nanofio.

[010] Tanto os transistores UTBB como os de múltiplas portas possuem as regiões de fonte e dreno altamente dopadas, de forma que seu tipo (N ou P) também é definido já na sua fabricação.

[011] Transistores UTBB, FinFET e de nanofios são as principais tecnologias de transistores avançados já reportados em aplicações como sensores. Em sua maioria, o funcionamento desses sensores se dá pela exposição de suas portas (no lugar do metal de contato ou como o isolante), ou uma extensão da mesma por cima, à uma solução contendo a carga (íon) de interesse. Essas cargas alteram a condutividade do semicondutor abaixo da porta, influenciando na corrente entre os outros dois terminais (fonte e dreno). Mais recentemente, começou-se a utilizar uma região, denominada "underlap" como parte exposta à solução de interesse. Trata-se de uma região sem dopagem entre a porta e a região de dreno ou entre a porta e a região de fonte.

[012] Em 2015, foi proposto o chamado BESOI MOSFET (Back Enhanced SOI MOSFET). Sem etapas de dopagem e utilizando etapas mais simples e bem conhecidas de processo, esse transistor possui maior facilidade de fabricação e uma propriedade denominada reconfigurabilidade, ou seja, ele pode funcionar como tipo N ou P dependendo da polarização da segunda porta. Nesse dispositivo, a polarização aplicada na segunda porta induz carga no canal o que permite a passagem de corrente entre fonte e dreno e a tensão aplicada à porta controla o nível dessa corrente. Se essa tensão na segunda porta for positiva, o transistor atua como do tipo N, enquanto que com uma polarização negativa, tem-se um transistor do tipo P. Dessa forma, no BESOI, o que seriam as regiões de fonte e dreno são formadas através do campo elétrico da segunda porta, diferentemente do que ocorrem nas outras tecnologias mencionadas, onde a região de fonte e dreno é formada já na fabricação por uma etapa de dopagem.

Estado da técnica:

[013] O documento BR102015020974-6, TRANSISTOR COM FORMAÇÃO DE FONTE E DRENO INDUZIDA POR EFEITO DE CAMPO ELÉTRICO E SEU MÉTODO DE FABRICAÇÃO, descreve um transistor e seu método de fabricação em que o transistor apresenta formação de fonte e dreno induzida por efeito de campo elétrico, ou seja, devido ao potencial aplicado no substrato. Tal transistor apresenta potencial aplicação em circuitos integrados digitais e/ou analógicos, sendo capaz de comportar-se como do tipo N ou do tipo P em função das tensões aplicadas aos terminais do dispositivo.

[014] Entretanto, diferentemente da presente invenção, o transistor revelado no documento supracitado não prevê seu funcionamento como um sensor. A finalidade da presente invenção de operar como um sensor - com a precisão requerida - só é viabilizada graças ao afinamento das estruturas para espessuras ultrafinas (óxido enterrado e camada de silício da região do canal na ordem de 10nm), o que não foi contemplado no documento supracitado (que utiliza uma camada de óxido enterrado de aproximadamente 200nm de espessura).

[015] O óxido enterrado mais fino possibilita tensões menores, o que não é possível com o dispositivo apresentado no documento supracitado. Isso também permite a construção de sensores integráveis com circuitos com outras funcionalidades em tecnologias mais recentes, apresentando um desempenho melhor.

[016] O fato de o óxido enterrado ser ultrafino, camada que é utilizada como óxido de campo (isolação entre os transistores), torna a etapa de corrosão mais crítica, em comparação com o método de fabricação do documento supracitado. Trata-se de uma corrosão onde é imprescindível obter uma altíssima seletividade, ou seja, corroer apenas o Silício sobre o isolante, preservando este isolante (Óxido de Silício, camada imediatamente abaixo). Para atingir esta finalidade o processo de corrosão precisa ser muito mais específico (com parâmetros mais precisamente ajustados), e é necessário também adicionar uma base (suporte) para armadilhar os íons em excesso no plasma, de modo a reduzir muito a taxa de corrosão e aumentar muito a seletividade.

[017] Também foi necessário criar um meio de realizar um alinhamento diferente do apresentado no documento supracitado, já que não é possível observar a diferença de 10nm da corrosão do silício na etapa de definição da região ativa com o microscópio ótico da alinhadora da etapa de fotolitografia. Foi necessário construir regiões no substrato com corrosões maiores, para que fosse possível observá-las no microscópio ótico e deste modo realizar o alinhamento entre fotomáscaras.

[018] O documento US8421521, Chemical detection with MOSFET sensor, descreve transistores MOSFET controlados com base em características químicas detectadas e, mais particularmente, à aplicação de um sinal AC a um substrato/segunda porta/back gate de um MOSFET para modular um sinal gerado com base em uma característica química detectada.

[019] O documento US2004007740, SILICON-ON-INSULATOR BIOSENSOR DEVICE, descreve um sensor FET para detecção de moléculas e interações moleculares, fabricado a partir de material de substrato SOI por padrão e tecnologia de processamento avançada submicro litográfica, a condutividade eletrônica neste transistor sendo restrita a uma fina superfície como camada condutora e o FET sendo coberto com uma superfície funcional que pode consistir em, por exemplo, moléculas imobilizadas.

[020] O documento WO2019244113, FIELD-EFFECT TRANSISTOR DEVICE OR SENSOR FOR SENSING IONS, MOLECULES OR BIOMARKERS IN A FLUID, descreve um transistor de efeito de campo (FET) sensor para detectar íons, moléculas ou biomarcadores em um fluido e um processo de fabricação de ISFET (modificação de um MOSFET).

[021] O documento US2016020154, SIMPLIFIED MULTI-THR.ESHOLD VOLTAGE SCHEME FOR FULLY DEPLETED SOI MOSFETS, descreve um método de fabricação de semicondutores que utiliza tensões limiares, porém usa dois transistores (NFET e PFET) + MOSFET + SOI. É um esquema que pode ser aplicado em chips de circuitos integrados, onde os materiais usados na fabricação/dopagem dependem do objetivo.

[022] O documento US2017018622, UTBB FDSOI Split Gate Devices, descreve um dispositivo semicondutor UTBB + SOI + FET. No documento é citada a possibilidade da fonte ou dreno de o dispositivo serem dopados em N ou P e uma região conectada eletricamente à fonte de tensão para controlar a tensão limite do dispositivo.

[023] Todos os documentos supracitados - US8421521, US2004007740, WO2019244113, US2016020154 e US2017018622 -descrevem transistores FET, MOSFET, ISFET, SOI MOSFET ou UTBB SOI MOSFET com dopagens de fonte e dreno que definem o tipo do transistor já na fabricação, ou seja, uma vez fabricado, o dispositivo já é definido como do tipo P ou do tipo N.

[024] O objeto da presente invenção possui suas fontes e dreno formados não por dopagens, mas de acordo com a polarização do substrato/backgate, o que traz a novidade do mesmo dispositivo poder atuar como transistor do tipo P ou do tipo N dependendo da polarização utilizada, ou seja, não será necessário fabricar um novo transistor para apenas alterar o tipo do mesmo. Isso faz com que o mesmo transistor possa ser utilizado como sensor de cargas positivas e de cargas negativas apenas alterando a polarização do substrato/backgate, permitindo o uso da melhor polarização necessária para cada tipo de carga.

[025] Cada um dos documentos supracitados - US8421521, US2004007740, WO2019244113, US2016020154 e US2017018622 -apresenta uma técnica de fabricação diferente da apresentada pela invenção ora proposta. O método de fabricação da presente invenção não necessita da realização de dopagens (forno de difusão ou implantador iônico) para construir o dispositivo transistor.

Breve descrição da invenção:

[026] A presente invenção apresenta um dispositivo transistor Sensor Ultra-Thin Body and Buried oxide silicon on insulator metal-oxide-semiconductor field-effect transistor (UTBB SOI MOSFET), e o método de fabricação do mesmo em que o dispositivo é capaz de funcionar como transistor tipo N ou P e, consequentemente, como Sensor de íons positivos e negativos.

Breve descrição das figuras:

[027] Para obter uma total e completa visualização do objeto desta invenção, são apresentadas as figuras as quais se faz referências, conforme se segue.

[028] A figura 1 mostra as etapas do método de fabricação do Dispositivo Sensor Utbb Soi Mosfet.

[029] A figura 2 mostra uma lâmina com semicondutor ultrafino sobre isolante também ultrafino - a lâmina SOI UTBB (Silicon On Insulator Ultrathin Body and Buried oxide).

[030] A figura 3 mostra a estrutura do dispositivo Sensor Utbb Soi Mosfet, após a primeira fotolitografia.

[031] A figura 4 mostra a estrutura do dispositivo Sensor Utbb Soi Mosfet, após a obtenção do material isolante sobre o semicondutor superior.

[032] A figura 5 mostra a estrutura após a obtenção do metal de porta.

[033] A figura 6 mostra a estrutura após a segunda litografia. Nessa etapa o comprimento do canal do dispositivo é definido.

[034] A figura 7 mostra a espessa camada de isolante colocada sobre todo o dispositivo.

[035] A figura 8 mostra a estrutura após a terceira litografia, em que é realizada a abertura de todos os contatos (porta, fonte e dreno), bem como da área de sensoriamento.

[036] A figura 9 mostra a estrutura após a quarta litografia, responsável pela definição do metal dos eletrodos de dreno, porta e fonte.

[037] A figura 10 mostra a definição do metal do eletrodo da segunda porta.

[038] A figura 11 mostra a obtenção da camada seletora.

Descrição detalhada da invenção:

[039] A presente invenção descreve um método de fabricação de um de Sensor Ultra-Thin Body and Buried oxide silicon on insulator metal-oxide-semiconductor field-effect transistor (UTBB SOI MOSFET), conforme observado na figura 1, compreendendo as seguintes etapas:

- Etapa 1: Limpeza da Lâmina;
- Etapa 2: Primeira Fotogravação;
- Etapa 3: Oxidação Térmica;
- Etapa 4: Deposição do Metal;
- Etapa 5: Segunda Fotogravação;
- Etapa 6: Deposição de Si02;
- Etapa 7: Terceira Fotogravação;
- Etapa 8: Deposição de Níquel;
- Etapa 9: Deposição do Alumínio;
- Etapa 10: Recozimento; e
- Etapa 11: Deposição da Camada Ionófora Seletora.

[040] A fabricação do Sensor UTBB SOI MOSFET se dá preferencialmente a partir de uma lâmina SOI ultrafina de três camadas: uma de substrato (1); uma isolante enterrada (2); e uma semicondutora superior (3). Para a realização do método de fabricação do Sensor UTBB SOI MOSFET as camadas de semicondutora superior (3) e de isolante enterrada (2), devem ter espessuras não maiores que 20nm e 50nm respectivamente.

[041] Para fins de implementação foi utilizado uma lâmina SOI com 14 nm de espessura da camada de silício sobre o isolante (3), óxido de silício enterrado (2) com 25 nm de espessura, e 625 μm de silício no substrato (1).

[042] Na etapa 1, de limpeza, são realizados uma série de procedimentos a fim de proporcionar condições ideais para a confecção do sensor UTBB SOI MOSFET. Devido às dimensões nanométricas das camadas de silício superior (3) e óxido enterrado (2), no procedimento de limpeza, foi dada uma atenção especial no controle ao consumo e a rugosidade das camadas, devido às suas espessuras ultrafinas. Tais procedimentos compreendem em:

- 5 minutos de enxague em água deionizada (preferencialmente com resistividade ≥ 18,0 ΜΩ cm);
- 10 minutos em solução: 8 H2O + 2 H2O2 + 1 NH4OH, aquecida preferencialmente a 80°C;
- 5 minutos de enxague em água deionizada (preferencialmente com resistividade ≥ 18,0 ΜΩ cm);
- 10 minutos em solução: 4 H2O + 1 HCl, aquecida preferencialmente a 80°C;
- 5 minutos de enxague em água deionizada (preferencialmente com resistividade ≥ 18,0 ΜΩ cm);
- 1 minuto em solução: 100 H2O + 1 HF, preferencialmente em temperatura ambiente;
- 5 minutos de enxague em água deionizada (preferencialmente com resistividade ≥ 18,0 ΜΩ cm); eد- Secagem da lâmina com jato de N2.

[043] Entre a etapa 1, de limpeza, e a etapa 2, primeira fotogravação, poderá haver uma etapa opcional, de oxidação, para o ajuste da espessura do filme de silício superior consumindo controladamente a camada de silício superior (3). Em seguida, o óxido de silício enterrado (2) é corroído em BOE (Buffered Oxide Etch) com alta seletividade em relação ao silício. Para fins de implementação foram testadas as seguintes oxidações:

- oxidação a 900°C por 24min30s: resultando em uma espessura final da camada de silício superior (3) de 5nm, da camada de óxido de silício enterrado (2) de aproximadamente 11,5nm e do substrato de silício (1) de 8,6nm; e
- oxidação a 900°C por 11min30s: resultando em uma espessura final da camada de silício superior (3) de 7nm, da camada de óxido de silício enterrado (2) de aproximadamente 9nm e do substrato de silício (1) de 9,7nm.

[044] Para a obtenção de uma espessura final da camada de silício superior (3) de 10nm não é necessário a realização da etapa opcional de oxidação.

[045] Na etapa 2, primeira fotogravação, é selecionada a área ativa da camada de silício superior (3), ou seja, é removido parte do silício da camada de silício superior (3) correspondente as áreas não ativas da mesma, conforme observado na figura 3. Para a remoção apenas das áreas não ativas, as áreas ativas ficam protegidas por uma camada de resiste que é removida no final desta etapa. Nesta etapa são realizados os seguintes procedimentos:
- Aplicação da camada de resiste nas áreas ativas da camada de silício superior (3), que compreende em:

o Deposição de HMDS (Hexa-methyl-di-silazane, promotor de aderência do resiste com o silício ou óxido de silício) e do resiste (positivo, AZ5214) no "spinner" a 3500rpm por 40s;
o Pré-cura para a secagem do resiste no "hotplate" a 110°C por 50s;
o 1a exposição em luz ultravioleta (com máscara) na alinhadora por 3s;
o Cura reversa no "hot-plate" a 110°C, 2min;
o 2a exposição em luz ultravioleta (sem máscara) na alinhadora por 15s;
o Revelação em 4 MIF300 + 1 H2O por 1min40s; e
o Pós-cura no "hot-plate" a 110°C por 1min30s;

- Remoção da área não ativa da camada de silício superior (3), que compreende em:

o Corrosão do silício no plasma de SF6, potência de 15W, pressão de 68mTorr, fluxo de 6,5sccm (standard cubic centimeters per minute), aquecida a ~20°C por 30s;

- Remoção da camada de resiste, que compreende em:

o 10 minutos em acetona, aquecida a 80°C;
o 10 minutos em álcool isopropílico, aquecida a 8 0°C;
o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
o 10 minutos em solução: 4 H2SO4 + 1 H2O2, (reação exotérmica, aquece a aproximadamente 100°C, também conhecida como "solução piranha"); e
o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);

- Preparação para a formação do óxido de porta: (limpeza e corrosão do óxido que estava sob o resiste, que pode ser óxido nativo ou o óxido proveniente da oxidação de ajuste do silício superior), que compreende em:
o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
o 10 minutos em solução: 8 H2O + 2 H2O2 + 1 NH4OH, aquecida a 80°C;
o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
o 10 minutos em solução: 4 H2O + 1 HCl, aquecida a 80°C;
o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
o BOE em temperatura ambiente com os seguintes tempos:

■ Para obtenção de uma espessura final de silício de 5nm: 2s no BOE;
■ Para obtenção de uma espessura final de silício de 7nm: 3s no BOE; ou
■ Para obtenção de uma espessura final de silício de 10nm: 2s no BOE;

o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm).

[046] Na etapa 3, oxidação térmica, é realizada, justamente, a oxidação térmica para a produção da camada de óxido de porta (4) que, juntamente com a camada semicondutora superior (3), formam o isolante de porta, conforme observado na figura 4. Para fins de implementação, tais camadas, semicondutora superior (3) e de material isolante (4), possuem preferencialmente espessuras de 8 nm e 10 nm respectivamente. Os procedimentos e parâmetros da etapa 3, de oxidação térmica, compreendem em:

[047] Na etapa 4, de Deposição do metal, é realizada justamente a deposição de metal para criar o metal de porta (5). Em uma evaporadora de filamento de tungstênio, a uma pressão de 10-5mbar, com 200mg de alumínio, é realizada a deposição do metal (alumínio) resultando em uma camada de preferencialmente de 400nm de alumínio.

[048] A camada de alumínio deverá ser espessa suficiente (mais espesso que 300nm) para a realização da corrosão da abertura dos contatos (etapa 7 - terceira Fotogravação). Variações na técnica utilizada para a deposição do metal de porta, bem como, do material do metal de porta e da espessura do mesmo poderão ocorrer.

[049] Na etapa 5, segunda fotogravação, é selecionada a área ativa do metal de porta (5), ou seja, é removido parte do alumínio do metal de porta (5) correspondente as áreas não ativas do mesmo, conforme observado na figura 6, formando assim o eletrodo de porta (5.1). A etapa 5, segunda fotogravação, compreende os seguintes procedimentos:
- Fotogravação da fileira de DIEs

o Aplicação do Resiste: AZ1518, máscara da fileira de DIEs;
o Rotação: 3500rpm por 40s;
o Pré-cura: Aquecimento em placa quente a 100°C por 50s;
o 1a exposição em luz ultravioleta: 10s;
o Revelação em MIF300 (4:1): 40s;
o Pós-cura: Aquecimento em placa quente a 115°C, 2min;

- Corrosão do alumínio da fileira de DIEs;

o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
o 6min em solução de 175H3PO4 + 70H2O + 15HNO3, aquecida a 40°C
o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);

- Fotogravação do eletrodo de porta

o Aplicação do Resiste: AZ1518, máscara 2;
o Rotação: 3500rpm por 40s;
o Pré-cura: Aquecimento em placa quente a 100°C por 50s;
o 1a exposição em luz ultravioleta: 10s;
o Revelação: 40s;
o Pós-cura: Aquecimento em placa quente a 115°C por 2min;

- Corrosão do alumínio (definição do comprimento do eletrodo de porta (5.1) - L).

o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
o 6 minutos em solução de 175H3PO4 + 70H2O + 15HNO3, aquecida a 40°C
o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);

- Remoção do resiste

o 10 minutos em acetona, a 80°C;
o 10 minutos em álcool isopropílico, a 80°C;
o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm).

[050] Na etapa 6, de deposição de óxido de silício (Si02), é realizada justamente a deposição de óxido de silício para preparação da metalização de contatos nas regiões de fonte e dreno formando assim uma camada isolante (6), conforme observado na figura 7. A etapa 6 compreende a deposição do óxido de silício pela técnica PECVD (Plasma Enhanced Chemical Vapor Deposition) com os seguintes parâmetros:

- Temperatura: 319,7°C;
- Pressão: ~47,5mTorr;
- Fluxo de N2O: 75 SCCM;
- Fluxo de SiH4: 30 SCCM;
- Potência: 200W;
- Tempo: 35min; e
- tox_medido=475,01±45,80nm (espessura do óxido de silício obtida).

[051] Na etapa 7, terceira fotogravação, são feitas as aberturas na camada isolante (6) - óxido de silício (Si02) - onde serão as regiões de contato elétrico de fonte e dreno e das regiões de sensoriamento, conforme observado na figura 9. A etapa 7, terceira fotogravação, compreende os seguintes procedimentos:
- Fotogravação:

o Aplicação do Resiste: AZ1518, máscara 3;
o Rotação: 3500rpm por 40s;
o Pré-cura: Aquecimento em placa quente a 100°C por 50s;
o 1a exposição em luz ultravioleta: 21s;
o Revelação: 40s;
o Pós-cura: Aquecimento em placa quente a 115°C por 2min;

- Corrosão do óxido:

o Solução: BOE;
o Tempo de corrosão: 2min40seg.

[052] Na etapa 8, deposição de níquel, são formados os eletrodos de fonte (7), porta (8) e dreno (9) depositando níquel nos vales central e de extremidade, formados na etapa 7, por técnica de evaporação. A etapa 8, deposição de níquel, compreende os seguintes procedimentos:
- Definição dos eletrodos:

o Aplicação do Resiste: AZ5214E, máscara 4;
o Rotação: 3500rpm por 40s;
o Pré-cura: Aquecimento em placa quente a 110°C por 50s;
o 1a exposição em luz ultravioleta: 3s;
o Cura reversa: Aquecimento em placa quente a 110°C por 2min;
o 2a exposição em luz ultravioleta: 15s;
o Revelação: 1min40s;

- Deposição do níquel, com parâmetros de:

o Pressão: 9e-5Torr;
o Corrente:110mA;
o Tempo de subida: 1min;
o Tempo de processo: 25s;
o Tensão: 4,0kV;
o tNi: 20,72±6,99nm (espessura da camada de níquel obtida);

- Deposição do alumínio, com parâmetros de:

o Pressão: 9e-5Torr;
o Corrente: 91mA;
o Tempo de subida: 45s;
o Tempo de estabilização: 15s;
o Tempo de processo: 21s;
o Tensão: 4,1kV;
o tAl: 80±8,00nm (espessura da camada de alumínio obtida).

- Remoção do resiste (lift-off) :

o Acetona, 80°C, 10min;
o Álcool isopropílico, 80°C, 10min;
o Água DI, 5min.

[053] Na etapa 9, deposição de alumínio, é realizada justamente a deposição de alumínio na parte inferior da lâmina SOI formando uma camada de contato de segunda porta (10) pela técnica de evaporação, conforme observado na Figura 10. A parte frontal da lâmina SOI é protegida com uma camada de resiste AZ1518 para, em seguida, ser realizada uma corrosão em BOE por 5s para a retirada do óxido de silício nativo (óxido de silício que cresce com o simples contato do silício com o oxigênio do ar). Assim, a lâmina pode passar pela técnica de evaporação para a deposição do alumínio propriamente dita com os seguintes parâmetros:

- Evaporadora de filamento:
- Material do filamento: W
- Pressão: 10-5mbar
- Massa: 200mg (espessura: ~400nm).

[054] E, por fim, a remoção do resiste compreendendo os seguintes procedimentos:

- Acetona, 80°C, 10min;
- Álcool isopropílico, 80°C, 10min;
- Água DI, 5min.

[055] Na etapa 10, de Recozimento, a lâmina SOI é justamente recozida a fim de melhorar os contatos elétricos - fonte (7), porta (8), dreno (9), e segunda porta (10). A etapa 10, de Recozimento, compreende em dois procedimentos de recozimento - o primeiro para o recozimento do alumínio e o segundo para o recozimento do níquel. Os mesmos com parâmetros conforme as tabelas abaixo:

Tabela 3: Recozimento do Níquel (fonte (7), porta (8) e dreno (9))

[056] Na etapa 11, Deposição da camada ionófora seletora, é realizada justamente a deposição do composto ionóforo seletor (11) nos vales intermediários, formados na etapa 7. Para fins de implementação, foi usada uma camada de resiste dopado com Valinomicina e um composto ionóforo seletor de potássio. Entretanto, a camada dependerá do íon a ser sensoriado. Logo, tanto o tipo de deposição quanto o material dessa camada podem variar.

[057] Adicionalmente, a presente invenção apresenta um dispositivo transistor Sensor Ultra-Thin Body and Buried oxide silicon on insulator metal-oxide-semiconductor field-effect transistor (UTBB SOI MOSFET), conforme observado na figura 11, capaz de funcionar como transistor tipo N ou P e, consequentemente, como Sensor de íons positivos e negativos e que compreende:
- uma lâmina SOI ultrafina de três camadas:

o uma de substrato (1); uma isolante enterrada (2); e uma semicondutora superior (3);

- uma camada de óxido de porta (4);
- um eletrodo de porta (5.1);
- uma fonte (7);
- uma camada isolante (6);
- uma primeira porta (8);
- um dreno (9); e
- uma segunda porta (10); e
- um composto ionóforo seletor (11).

[058] A lâmina SOI ultrafina de três camadas sendo preferencialmente com camada semicondutora superior (3) de silício sobre o isolante com 8 nm de espessura, camada isolante enterrada (2) de óxido de silício com 25 nm de espessura e camada de substrato (1) de silício com 625 μm.

[059] A camada de óxido de porta (4) posicionada acima da semicondutora superior (3) e sendo preferencialmente de óxido de silício com 10 nm de espessura.

[060] O eletrodo de porta (5.1) posicionado acima da camada de óxido de porta (4) e sendo preferencialmente de alumínio com 400nm de espessura.

[061] A camada isolante (6) com a função de justamente isolar o contato elétrico de fonte (7), porta (8), dreno (9) e do composto ionóforo seletor (11), criando "barreiras" entre os vales para o posicionamento dos mesmos. A camada isolante (6) sendo preferencialmente de óxido de silício.

[062] Os eletrodos de porta (8), fonte (7) e dreno (9) sendo preferencialmente de níquel. A fonte (7) e o dreno (9) posicionados nos vales das extremidades e em contato com a camada semicondutora superior (3). Já a porta (8) posicionada no vale central e em contato com o eletrodo de porta (5.1).

[063] O contato de segunda porta (10) composto por material metálico com função trabalho entre 4,1eV e 5,1eV, o que permite que o dispositivo transistor Sensor UTBB SOI MOSFET funcione como tipo N ou P e, consequentemente, como sensor de íons positivos e negativos de acordo com a tensão aplicada no contato de segunda porta (10).

[064] Quando esta tensão for suficientemente negativa haverá a formação de uma camada de lacunas, que farão com que o dispositivo se comporte como um transistor tipo P. Quando a tensão aplicada ao terminal da segunda porta for suficientemente positiva haverá a formação de uma camada de elétrons, que farão com que o dispositivo se comporte como um transistor tipo N.

[065] O contato de segunda porta (10) sendo preferencialmente de alumínio com espessura de 400nm.

[066] O composto ionóforo seletor (11) é posicionado nos vales intermediários em contato com a camada semicondutora superior (3) e preferencialmente é composto por um ionóforo seletor de potássio.

Testes e Implementação

[067] Nesta seção explicitamos algumas particularidades no desenvolvimento e aplicação do método de fabricação do dispositivo Sensor UTBB SOI MOSFET.

[068] Na etapa 2 do método proposto de fabricação do Sensor UTBB SOI MOSFET, não foi possível a utilização da corrosão por plasma pelo fato de endurecer muito o resiste, dificultando sua retirada. Para solucionar este problema, a remoção do resiste que antes era feita com acetona (80°C, 10min) + álcool isopropílico (80°C, 10min), agora inclui também a solução-piranha [4H2SO4+H2O2 (100°C,10min)] . Além disso, a pós-cura da etapa 2 foi alterada de 2min a 110°C para 1min30s a 110°C. Dessa forma, o resiste está duro suficiente para aguentar a corrosão, mas ainda possível de ser retirado.

[069] O fato de a lâmina UTBB possuir um filme de silício muito fino (14nm) como camada semicondutora superior (3) impede a visualização das estruturas da lâmina para o alinhamento entre a etapa 2, primeira fotogravação, e a etapa 3, segunda fotogravação. O fato de a camada isolante enterrada (2) ser fina (25nm/20nm) dificulta o aumento dos degraus através de sua corrosão, o que poderia facilitar a visualização na alinhadora. A corrosão da camada isolante enterrada (2) levaria à redução significativa das tensões suportadas pelo dispositivo além de possíveis curtos entre os contatos de porta, fonte e dreno e o substrato. A solução encontrada, considerando uma fase laboratorial do projeto, foi deixar de metalizar uma fileira de DIEs para usá-la como alinhamento (ver etapa 5 - segunda Fotogravação). Em escala industrial o mesmo problema praticamente inexiste, pois o alinhamento é feito automaticamente. Como não foi possível deixar sobrar um pouco de silício para proteger a camada de isolante enterrada (2), o alinhamento na fileira de DIEs sem a metalização permitiu a observação através da diferença de cor/material.

[070] Devido à camada isolante enterrada (2) ser muito fina, todas as etapas de corrosão são críticas. Para proteger a camada de isolante enterrada (2), analisamos a possibilidade de deixar sobrar um pouco do silício superior, de forma que, seu consumo durante a o processo de formação do óxido de porta seja suficiente para que haja o isolamento de um dispositivo do outro.

[071] Inicialmente, a taxa de corrosão por plasma com os parâmetros iniciais (gás SF6, fluxo 26sccm, pressão 68mTor, potência 35W, temperatura ~15°C, tempo 2min) era de aproximadamente 150nm/min, o que resultaria, em nosso caso, numa corrosão de cerca de 3s, dificultando muito o controle do processo. Alterando os parâmetros para 6,5sccm, 68mTor, 10W, ~20°C, a taxa de corrosão diminuiu para aproximadamente 38nm/min (11s de corrosão). Porém, nessa duração, a corrosão não é linear, então quando testado em lâmina UTBB, obteve-se menos de 1nm de corrosão. Dessa forma, utilizando 6,5sccm, 68mTor, 15W, ~20°C, chegamos aos seguintes tempos:

- 60s corroeu 10nm da camada semicondutora superior (3) e 1nm da camada de isolante enterrada (2);
- 30s corroeu 10nm da camada semicondutora superior (3);
- 22s corroeu 1nm da camada semicondutora superior (3); e
- 15s corroeu 1nm da camada semicondutora superior (3).

[072] Ou seja, não foi possível deixar sobrar um pouco da camada semicondutora superior (3) para proteger a camada de isolante enterrada (2) . A solução para este problema é realizar a etapa 7, terceira fotogravação (da abertura dos contatos) após uma deposição de SiO2, etapa 6, para espessar o óxido. Assim evita-se o transistor parasitário formado pelo silício superior, extensão do óxido de porta e contato de fonte e dreno. Esse transistor parasitário é responsável pela redução da corrente em 2 ordens de grandeza, prejudicando o funcionamento do dispositivo.

[073] Finalmente, também devido às espessuras finas da camada semicondutora superior (3) e da camada isolante enterrada (2), as etapas de corrosão do óxido que estava sob o resiste e de limpeza foram mescladas. Como a corrosão desse óxido é feita em BOE, que é composto de HF (ácido fluorídrico), o sexto procedimento da limpeza (etapa 1), que era 1 minuto em solução de 100 H2O + 1 HF, em temperatura ambiente, foi substituído pela corrosão em BOE, a temperatura ambiente e com os tempos calculados para cada espessura do óxido presente (etapa 2, subitem "Preparação para a formação do óxido de porta").

[074] É importante ressaltar que existem diversos tipos de fotogravação, tipos de resistes e seu revelador, com outros valores de concentrações, tempos e temperaturas. Assim, esta etapa poderá variar no tipo de resiste e seu revelador, concentração, tempo e temperatura, parâmetros do plasma, soluções da remoção do resiste, da corrosão e da limpeza em tipo, tempo, temperatura e proporção dos reagentes.

[075] Na etapa 3, de oxidação térmica, a temperatura da mesma foi reduzida para obter um maior controle e qualidade na espessura do óxido de porta (4) crescido. O tempo foi definido de acordo com a espessura do óxido desejada.

[076] A espessura do óxido de porta (4) foi escolhida de forma que seja possível observar a formação do canal nas duas interfaces e um efeito, denominado na literatura como superacoplamento, que eleva a sensibilidade do dispositivo atuando como sensor de íons, ou seja, o óxido de porta (4) não poderia ser muito espesso. Ao mesmo tempo, essa espessura deve ser tal que o transistor funcione, suportando tensões na porta de até uns 5V, ou seja, o óxido de porta (4) também não poderia ser muito fino.

[077] Além disso, um óxido de porta (4) muito espesso significa que mais silício será consumido da camada semicondutora superior (3), dessa forma, outro limitante é a espessura do silício superior do dispositivo desejado. Pode-se dizer que um bom intervalo para a espessura desse óxido de porta (4) está entre 5nm e 15nm.

[078] Devido ao problema relatado na etapa 2 (primeira Fotogravação), as espessuras muitos finas da camada semicondutora superior (3) e da camada de isolante enterrada (2) impediram a visualização das estruturas para o alinhamento. Por isso, foi necessário acrescentar o procedimento de fotogravação da fileira de DIEs na etapa 5 (segunda fotogravação), para que seja possível alinhar a máscara da próxima litografia com a da primeira a partir da diferença de cor dos DIEs, sem a cobertura do alumínio.

[079] Novamente, o tipo de fotogravação, de resiste e seu revelador, tempos, temperaturas e proporção dos reagentes, bem como a proporção, tempo e temperatura da solução de corrosão do alumínio e da remoção do resiste poderão variar.

[080] A etapa 6, de deposição de óxido de silício (Si02), precisa ocorrer em temperaturas relativamente baixas (até cerca de 350°C) pois já há uma camada de alumínio formando o eletrodo de porta (5.1) do transistor. O alumínio é um material com ponto de fusão relativamente baixo, devido a isso a técnica PECVD é a mais indicada, já que parte da energia para a reação vem da aplicação de campo elétrico (formação do plasma) ao invés de uma temperatura mais alta. Existem muitas outras técnicas CVD que permitem a obtenção de SiO2, mas exigem temperaturas mais altas (acima de 600°C).

[081] A etapa 7, terceira fotogravação, pode ser realizada de muitos modos com resultados similares, inclusive usando outros tipos de resiste. A corrosão é uma etapa crítica, pois exige toda a remoção do Óxido de Silício nas regiões de contato elétrico. Caso a remoção não seja completa, haverá um isolante entre o eletrodo e o semicondutor, inviabilizando o dispositivo.

[082] A etapa 8, deposição de níquel, não possui o procedimento de pós-cura em sua fotogravação pois a deposição de Ni e Al endurece o resiste, dificultando o lift-off. Neste momento, com níquel e alumínio na lâmina, não é possível remover o resiste através da solução piranha (4H2SO4+H2O2), como foi feito na etapa 2 - primeira Fotogravação.

[083] A escolha do níquel e do alumínio foi necessária pois são esses materiais que vão definir a reconfigurabilidade do dispositivo transistor UTBB SOI MOSFET (possibilidade de funcionar com tipo N ou P e, consequentemente, como sensor de íons positivos e negativos).

[084] É possível fazer essa etapa por meio de uma fotogravação padrão, porém, a solução para a corrosão do níquel não estava disponível. Na etapa 8 pode haver variação, além dos parâmetros e soluções da fotogravação e da remoção do resiste, do tipo e dos parâmetros das deposições e do material de contato.

[085] A camada de contato de segunda porta (10) criada na etapa 9, deposição de Alumínio, não possui uma limitação para sua espessura. Entretanto, como o transistor BESOI (tecnologia utilizada na presente invenção) precisa de uma tensão no substrato para funcionar, é importante que este contato seja feito com muito cuidado. Novamente, os parâmetros do resiste, da técnica de evaporação e da remoção do resiste pode variar.

[086] Como dito anteriormente, a escolha do níquel e do alumínio foi necessária pois é esse material que vai definir a reconfigurabilidade do dispositivo transistor UTBB SOI MOSFET (possibilidade de funcionar como tipo N ou P e, consequentemente, como sensor de íons positivos e negativos) . Tendo isso em vista, o material pode variar desde que a função trabalho desse novo metal seja próximo entre 4,1eV e 5,1eV.

[087] A etapa 10, de recozimento, também é crítica devido ao fato dessa função trabalho variar de acordo com os tempos e temperaturas utilizadas no recozimento, principalmente no caso do níquel. As temperaturas do recozimento podem variar de 200°C a 800°C.

[088] Os versados na arte valorizarão os conhecimentos aqui apresentados e poderão reproduzir a invenção nas modalidades apresentadas e em outras variantes, abrangidas no escopo das reivindicações anexas.

Claims

Método de fabricação de um de Sensor Ultra-Thin Body and Buried oxide silicon on insulator metal-oxide- semiconductor field-effect transistor (UTBB SOI MOSFET), caracterizado pelo fato de compreender as etapas:
- - Etapa 1: Limpeza da Lâmina;
- - Etapa 2: Primeira Fotogravação;
- - Etapa 3: Oxidação Térmica;
- - Etapa 4: Deposição do Metal;
- - Etapa 5: Segunda Fotogravação;
- - Etapa 6: Deposição de Si02;
- - Etapa 7: Terceira Fotogravação;
- - Etapa 8: Deposição de Níquel;
- - Etapa 9: Deposição do Alumínio;
- - Etapa 10: Recozimento; e
- - Etapa 11: Deposição da Camada Ionófora Seletora.
Método, de acordo com a reivindicação 1, caracterizado pelo fato de partir de uma lâmina SOI ultrafina de três camadas: uma de substrato (1); uma isolante enterrada (2); e uma semicondutora superior (3).
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 1 de limpeza compreender
- - 5 minutos de enxague em Água Deionizada (preferencialmente com resistividade ≥ 18,0 ΜΩ cm);
- - 10 minutos em solução: 8 H2O + 2 H2O2 + 1 NH4OH, aquecida preferencialmente a 80°C;
- - 5 minutos de enxague em Água Deionizada (preferencialmente com resistividade ≥ 18,0 ΜΩ cm);
- - 10 minutos em solução: 4 H2O + 1 HCl, aquecida preferencialmente a 80°C;
- - 5 minutos de enxague em Água Deionizada (preferencialmente com resistividade ≥ 18,0 ΜΩ cm);
- - 1 minuto em solução: 100 H2O + 1 HF, preferencialmente em temperatura ambiente;
- - 5 minutos de enxague em Água Deionizada (preferencialmente com resistividade ≥ 18,0 ΜΩ cm); e
- - Secagem da lâmina com jato de N2.
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 2, primeira fotogravação selecionar a área ativa da camada semicondutora superior (3) e compreender:
- Aplicação da camada de resiste nas áreas ativas da camada de silício superior (3), que compreende ainda:
- o Deposição de HMDS (Hexa-methyl-di-silazane, promotor de aderência do resiste com o silício ou óxido de silício) e do resiste (positivo, AZ5214) no "spinner" a 3500rpm por 40s;
- o Pré-cura para a secagem do resiste no "hot-plate" a 110°C por 50s;
- o 1a exposição em luz ultravioleta (com máscara) na alinhadora por 3s;
- o Cura reversa no "hot-plate" a 110°C, 2min;
- o 2a exposição em luz ultravioleta (sem máscara) na alinhadora por 15s;
- o Revelação em 4 MIF300 + 1 H2O por 1min40s; e
- o Pós-cura no "hot-plate" a 110°C por 1min30s;
- Remoção da área não ativa da camada de silício superior (3), que compreende ainda:
- o Corrosão do silício no plasma de SF6, potência de 15W, pressão de 68mTorr, fluxo de 6,5sccm (standard cubic centimeters per minute), aquecida a ~20°C por 3 0s;
- Remoção da camada de resiste, que compreende em:
- o 10 minutos em acetona, aquecida a 80°C;
- o 10 minutos em álcool isopropílico, aquecida a 8 0°C;
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
- o 10 minutos em solução: 4 H2SO4 + 1 H2O2, (reação exotérmica, aquece a aproximadamente 100°C, também conhecida como "solução piranha"); e
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
- Preparação para a formação do óxido de porta, que compreende ainda:
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
- o 10 minutos em solução: 8 H2O + 2 H2O2 + 1 NH4OH, aquecida a 80°C;
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
- o 10 minutos em solução: 4 H2O + 1 HCl, aquecida a 80°C;
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
- o BOE em temperatura ambiente com os seguintes tempos:
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm).
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 3, oxidação térmica produzir a camada de óxido de porta (4) e compreender:
- - Entrada no Forno: 5 minutos a 25°C com rampa de 175°C/min e fluxo de gás 2l N2/min;
- - Oxidação: 11 minutos a 900°C com rampa de 0°C/min e fluxo de gás 2l O2/min;
- - Tratamento térmico: 5 minutos a 900°C com rampa de 0°C/min e fluxo de gás 2l N2/min; e
- - Saída do forno: 5 minutos a 900°C com rampa de - 175°C/min e fluxo de gás 2l N2/min.
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 4, Deposição do metal criar uma camada de metal de porta (5) em uma evaporadora de filamento de tungstênio, a uma pressão de 10-5mbar, com 200mg de alumínio, em que a camada de metal de porta (5) tem preferencialmente 400nm.
Método, de acordo com a reivindicação 6, caracterizado pelo fato de a camada de alumínio de metal de porta (5) ser mais espessa que 300nm.
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 5, segunda fotogravação selecionar a área ativa do metal de porta (5), formar o eletrodo de porta (5.1) e compreender:
- Fotogravação da fileira de DIEs, que compreende ainda:
- o Aplicação do Resiste: AZ1518, máscara da fileira de DIEs;
- o Rotação: 3500rpm por 40s;
- o Pré-cura: Aquecimento em placa quente a 100°C por 50s;
- o 1a exposição em luz ultravioleta: 10s;
- o Revelação em MIF300 (4:1): 40s;
- o Pós-cura: Aquecimento em placa quente a 115°C, 2min;
- Corrosão do alumínio da fileira de DIEs, que compreende ainda:
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
- o 6min em solução de 175H3PO4 + 70H2O + 15HNO3, aquecida a 40°C
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
- Fotogravação do eletrodo de porta, que compreende ainda: o Aplicação do Resiste: AZ1518, máscara 2;
- o Rotação: 3500rpm por 40s;
- o Pré-cura: Aquecimento em placa quente a 100°C por 50s;
- o 1a exposição em luz ultravioleta: 10s;
- o Revelação: 40s;
- o Pós-cura: Aquecimento em placa quente a 115°C por 2min;
- Corrosão do alumínio (definição do comprimento do eletrodo de porta (5.1) - L), que compreende ainda:
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
- o 6 minutos em solução de 175H3PO4 + 70H2O + 15HNO3, aquecida a 40°C;
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm);
-Remoção do resiste, que compreende ainda: o 10 minutos em acetona, a 80°C;
- o 10 minutos em álcool isopropílico, a 80°C;
- o 5 minutos de enxague em água deionizada (resistividade ≥ 18,0 ΜΩ cm).
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 6 de deposição de óxido de silício (Si02) formar a camada isolante (6) e compreender a deposição do óxido de silício pela técnica PECVD (Plasma Enhanced Chemical Vapor Deposition) com os seguintes parâmetros:
- - Temperatura: 319,7°C;
- - Pressão: ~47,5mTorr;
- - Fluxo de N2O: 75 SCCM;
- - Fluxo de SiH4: 30 SCCM;
- - Potência: 200W;
- - Tempo: 35min; e
- - tox_medido=475,01±45,80nm.
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 7, terceira fotogravação formar os vales na camada isolante (6) e compreender:
- Fotogravação, que compreende ainda:
- o Aplicação do Resiste: AZ1518, máscara 3;
- o Rotação: 3500rpm por 40s;
- o Pré-cura: Aquecimento em placa quente a 100°C por 50s;
- o 1a exposição em luz ultravioleta: 21s;
- o Revelação: 40s;
- o Pós-cura: Aquecimento em placa quente a 115°C por 2min;
- Corrosão do óxido em solução BOE com tempo de 2 minutos e 40 segundos.
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 8, deposição de níquel formar os eletrodos de fonte (7), porta (8) e dreno (9), depositando níquel nos vales central e de extremidade, formados da etapa 7, por técnica de evaporação. A etapa 8, deposição de níquel, compreende os seguintes procedimentos:
- Definição dos eletrodos, que compreende ainda:
- o Aplicação do Resiste: AZ5214E, máscara 4;
- o Rotação: 3500rpm por 40s;
- o Pré-cura: Aquecimento em placa quente a 110°C por 50s;
- o 1a exposição em luz ultravioleta: 3s;
- o Cura reversa: Aquecimento em placa quente a 110°C por 2min;
- o 2a exposição em luz ultravioleta: 15s;
- o Revelação: 1min40s;
- Deposição do níquel, com parâmetros de:
- o Pressão: 9e-5Torr;
- o Corrente:110mA;
- o Tempo de subida: 1min;
- o Tempo de processo: 25s;
- o Tensão: 4,0kV;
- o tNi: 20,72±6,99nm (espessura da camada de níquel obtida);
- Deposição do alumínio, com parâmetros de:
- o Pressão: 9e-5Torr;
- o Corrente: 91mA;
- o Tempo de subida: 45s;
- o Tempo de estabilização: 15s;
- o Tempo de processo: 21s;
- o Tensão: 4,1kV;
- o tAl: 80±8,00nm (espessura da camada de alumínio obtida) .
- Remoção do resiste (lift-off), que compreende ainda:
- o Acetona, 80°C, 10min;
- o Álcool isopropílico, 80°C, 10min;
- o Água DI, 5min.
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 9, deposição de alumínio formar a camada de contato de segunda porta (10) pela técnica de evaporação que compreende:
- Evaporadora de filamento, que compreende ainda:
- o Material do filamento: W
- o Pressão: 10-5mbar
- o Massa: 200mg (espessura: ~400nm)
- Remoção do resiste, que compreende ainda:
- o Acetona, 80°C, 10min;
- o Álcool isopropílico, 80°C, 10min;
- o Água DI, 5min.
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 10, Recozimento compreender um recozimento do alumínio e um recozimento do níquel,
em que o recozimento do alumínio compreende ainda:
- - Entrada no Forno: 5 minutos a 25°C com rampa de 79°C/min e fluxo de gás 2l N2/min;
- - Recozimento: 20 minutos a 420°C com rampa de 0°C/min e fluxo de gás 2l N2/min; e
- - Saída do forno: 5 minutos a 420°C com rampa de - 79°C/min e fluxo de gás 2l N2/min;
em que o recozimento do níquel compreende ainda:
- -Entrada no Forno: 5 minutos a 25°C com rampa de 85°C/min e fluxo de gás 2l N2/min;
- - Recozimento: 1 minutos a 450°C com rampa de 0°C/min e fluxo de gás 2l N2/min; e
- - Saída do forno: 5 minutos a 450°C com rampa de - 85°C/min e fluxo de gás 2l N2/min.
Método, de acordo com a reivindicação 1, caracterizado pelo fato de a etapa 11, Deposição da camada ionófora seletora depositar o composto ionóforo seletor (11) nos vales intermediários.
Método, de acordo com a reivindicação 1, caracterizado pelo fato de compreender ainda opcionalmente uma etapa extra de oxidação entre a etapa 1 e etapa 1 que ajusta a espessura do filme de silício superior,
em que o óxido de silício enterrado (2) é corroído em BOE (Buffered Oxide Etch).
Dispositivo transistor Sensor Ultra-Thin Body and Buried oxide silicon on insulator metal-oxide-semiconductor field-effect transistor (UTBB SOI MOSFET) caracterizado pelo fato de funcionar como transistor tipo N ou P e como sensor de íons positivos e negativos de acordo com a tensão aplicada no contato de segunda porta (10) e que compreende:
-uma lâmina SOI ultrafina de três camadas:
- o uma de substrato (1); uma isolante enterrada (2);
- e uma semicondutora superior (3);
-uma camada de óxido de porta (4);
-um eletrodo de porta (5.1);
-uma fonte (7);
-uma camada isolante (6);
-uma primeira porta (8);
-um dreno (9); e
-uma segunda porta (10); e
-um composto ionóforo seletor (11).
Dispositivo, de acordo com a reivindicação 16, caracterizado pelo fato de a lâmina SOI ultrafina de três camadas ser preferencialmente com camada semicondutora superior (3) de silício sobre o isolante com 8 nm de espessura, camada isolante enterrada (2) de óxido de silício com 25 nm de espessura e camada de substrato (1) de silício com 625 μm.
Dispositivo, de acordo com a reivindicação 16, caracterizado pelo fato de a camada de óxido de porta (4) ser posicionada acima da semicondutora superior (3) e ser preferencialmente de óxido de silício com 10 nm de espessura.
Dispositivo, de acordo com a reivindicação 16, caracterizado pelo fato de o eletrodo de porta (5.1) ser posicionado acima da camada de óxido de porta (4) e ser preferencialmente de alumínio com 400nm de espessura.
Dispositivo, de acordo com a reivindicação 16, caracterizado pelo fato de a camada isolante (6) isolar o contato elétrico de fonte (7), porta (8), dreno (9) e do composto ionóforo seletor (11) e ser preferencialmente de óxido de silício.
Dispositivo, de acordo com a reivindicação 16, caracterizado pelo fato de os eletrodos de porta (8), fonte (7) e dreno (9) serem preferencialmente de níquel,
em que a fonte (7) e o dreno (9) são posicionados nos vales das extremidades e terem contato com a camada semicondutora superior (3), e
em que a porta (8) é posicionada no vale central e tem contato com o eletrodo de porta (5.1).
Dispositivo, de acordo com a reivindicação 16, caracterizado pelo fato de o contato de segunda porta (10) ser composto por material metálico com função trabalho entre 4,1eV e 5,1eV e ser preferencialmente de alumínio com espessura de 400nm.
Dispositivo, de acordo com a reivindicação 16, caracterizado pelo fato de o composto ionóforo seletor (11) ser posicionado nos vales intermediários, ter contato com a camada semicondutora superior (3) e ser preferencialmente composto por um ionóforo seletor de potássio.
Dispositivo, de acordo com a reivindicação 16, caracterizado pelo fato de ser preferencialmente obtido conforme processo definido nas reivindicações 1 a 15.