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BREVET D'INVENTION
ITT INDUSTRIES BELGIUM
Société Anonyme Chaussée de Neerstalle 56-70 B-1190 BRUXELLES
Belgique
CONTACTS ELECTRONIQUES ET DISPOSITIFS ASSOCIES
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L'invention se rapporte à des contacts électroniques permettant détablir une impédance basse ou élevée entre une première et une deuxième borne sous le contrôle d'un circuit fournissant un signal de commande entre une troisième et une quatrième borne.
De tels contacts électroniques sont par exemple utilisés dans le brevet belge No 896 388 se rapportant particulièrement à un circuit de charge capacitif commandé permettant de charger positivement ou négativement une capacitance qui, suivant le signe de cette charge, ouvre ou ferme un contact électronique constitué par deux transistors DMOS en série opposition de telle sorte que leurs drains constituent respectivement les deux bornes du contact électronique tandis que leurs sources sont toutes deux reliées à la même borne de la capacitance et leurs portes toutes deux reliées à l'autre borne de la capacitance, cette dernière pouvant être constituée par la capacitance parasite entre ces bornes jumelées.
De la sorte, en utilisant des transistors pouvant supporter des tensions relativement élevées, on obtient un contact électronique pouvant être inséré dans un circuit qui peut produire l'une ou l'autre polarité aukbornesdu contact.
En effet, lorsque la polarité de la charge sur la capacitance de contrôle du contact est telle qu'elle n'offre pas un chemin à basse résistance, c'est-à-dire que les deux transistors sont bloqués, les diodes parasites qui apparaissent dans cet état du transistor entre la source et le drain sont donc connectés
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également en série opposition ce qui maintient une impédance élevée quelle que soit la polarité appliquée par le circuit dans lequel le contact est inséré.
Un des buts de la présente invention est de permettre l'utilisatim d'un type cb cmtact électronique plus avantageux, pouvant également être contrôlé par la polarité de la charge d'une capacitance, et notamment des dispositif du type thyristor pouvant également travailler avec des tensions de rupture élevées (300 volts par exemple) comme envisagé dans]le bce et précité nais qui ne peuvent passer du courant que dans une direction tandis qu'ils peuvent bloquer des tensions de l'une ou l'autre polarité, les transistors du brevet précité ayant des propriétés inverses, c'est-à-dire qu'ils peuvent conduire le courant dans l'une ou l'autre direction mais ne bloquent qu'une polarité de tension.
Un but général de la présente invention est de permettre l'utilisation de tels contacts électroniques tout en évitant une complication du circuit de commande.
Suivant une première caractéristique de l'invention, le contact électronique défini ci-dessus est caractérisé en ce que deux contacts électroniques auxiliaires sont prévus et permettent d'établir une impédance basse ou élevée entre la première et la troisième borne et entre la seconde et la troisième, les conditions d'impédance des deux contacts auxiliaires étant opposées.
Une telle disposition offre l'avantage que deux contacts électroniques du type thyristor peuvent être connectés en tête-bêche comme un triac et contrôlés à l'aide du même circuit de commande eh notamment celui, du brevet précité utilisant une charge positive ou négative d'une capacitance pour fermer ou ouvrir le contact électronique. En effet, à l'aide des contacts électroniques auxiliaires, suivant la polarité de la tension appliquée au bornes du contact électronique constituées par les deux contacts polarisés reliés en anti-parallèle, on pourra auto-
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matiquement obtenir une connexion entre une borne de la capacitance de commande et la borne du contact électronique principal ayant une polarité donnée.
De cette manière, le-même circuit de charge de capacitance, c'est-à-dire le convertisseur doubleur de tension AC/DC décrit dans le brevet précité, sera toujours utilisé pour fermer ou ouvrir celui des deux contacts polarisés qui est effectivement inséré dans un circuit de charge et en dépendance de la polarité de la tension apparaissant aux bornes de ces contacts connectés en anti-parallèle.
D'autre part, l'avantage des contacts électroniques à tyristor pouvant être contrôlé de la manière indiquée, et par rapport auc transistors DMOS reliésen opposition série comme dans le brevet belge précité, au lieu de la connexion en tête bêche proposée maintenant, est que la résistance pour la condition fermée du contact est nettement plus basse, c'est-à-dire inférieure à 10 ohms au lieu de 25 + 25 = 50 ohms. De plus, pour la solution avecthyristor, la surface nécessaire dans un circuit intégré est réduite au quart.
Un autre but de la présente invention est également d'utiliser de tels contacts électroniques dans des systèmes de télécommunication et patiéulièrement dans les circuits de ligne téléphcniquas afin notamment de permettre l'accomplissement de différentes opérations de supervision et de contrôle, y compris l'envoi d'un courant de sonnerie, fonctionsqui antérieurement étaient généralement accomplies par l'intermédiaire de contacts de relais mêmedans les bureaux centraux où le reste de l'équipement était électronique.
L'invention se rapporte donc aussi à un circuit de ligne pour système de télécommunication comprenant une impédance série dans chacun des deux conducteurs de ligne et des contacts de part et d'autre de ces deux impédances permettant de connecter sélectivement leursbornes respectivement vers le bureau et vers la ligne ou alternativement vers des circuits auxiliaires.
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Un tel système se retrouve par exemple dans l'article paru aux pages 316 à 324 du IEEE Journal of Solid-State Circuits de juin loe3, et plus particulièrement à la page 317.
L'on y voit que les deux résistances série servent à alimenter une ligne d'abonné téléphonique et également à mesurer la tension apparaissant aux bornes de ces résistances et ceci pour des opérations de supervision et de contrôle. De côté bureau de ces résistances, un courant de sonnerie peut être injecté par l'intermédiaire des contacts correspondants et en mesurant les tensions sur les résistances, on peut ainsi superviser l'opération de sonnerie. D'autre part, de l'autre côté de ces résistances, les contacts du côté de la ligne d'abonné permettent d'avoir accès à des bus pour effectuer don tests soit internes (vers le bureau et à travers les résistances série) soit externes vers la ligne d'abonné.
Jusqu'à présent, ces ccntacts étaient généralemert réalisés par des contacts irtersems de trois relais ce qui impliquait automatiquement que lorsque la partie travail du contact était fermée en dérivation vers un des circuits de contrôle, la partie repos en série avec une des résistances était automatiquement ouverte et vice-versa.
Suivant une autre caractéristique de l'invention, ces contacts sont constitués par quatre paires de contacts électroniques, la première reliant la ligne aux impédances, la deuxième-reliant ces dernières au bureau, la troisième reliant les impédances du côté ligne à un premier circuit auxiliaire et la quatrième les reliant du côté bureau à un second circuit auxiliaire.
Suivant une caractéristique additionnelle de l'invention, les huit contacts électroniques qui sont toujours opérés en paires sont en outre commandés de telle sorte que seules huit combinaisons parmi les seize possibles pour les quatre paires sont permises.
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Suivant encore une autre caractéristique supplémentaire de l'invention, le dispositif de commande des quatre paires de contacts électroniques comporte un décodeur pouvant être alimenté par trois signaux binaires en parallèle et fournissant quatre signaux binaires de sortie pour commander les quatre paires de contacts électroniques, un circuit de sélection binaire étant en outre prévu pour autoriser ou inhiber les sorties du décodeur et dans ce dernier cas autoriser des connexions permettant aucquatre signaux binaires d'entrée de commander respectivement les quatre paires de contacts électroniques.
De cette manière, il devient possible notamment de réaliser sous la forme d'un seul circuit intégré non seulement une série de huit contacts électroniques pouvant supporter des tensions relativement élevées et opérant en paires, mais également de commander l'opération de ces contacts électroniques soit à l'aide d'un code à trois éléments binaires seulement, soit directement par des signaux correspondant aux paires de contacts électroniques. Cette versatilité peut être encore augmentée par l'incorporation dans un tel circuit électronique d'une horloge permettant d'opérer les circuits de commande des contacts électroniques de la manière décrite dans le brevet précité et en évitant ainsi de devoir se rabattre sur un circuit d'horloge séparé.
L'invention sera mieux comprise et d'autres caractéristiques apparaissant dans les revendications ressortiront de la description détaillée qui fait suite de réalisations préférées devant être lueen conjonction avec les dessins accompagnant la description et qui représentent :
La Fig. l, le circuit d'un contact électronique suivant l'invention ;
La Fig. 2, le circuit de commande d'un contact électronique du brevet précité et modifié suivant l'invention ;
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La Fig. 3 la partie d'un circuit de ligne téléphonique incorporant huit contacts électroniques suivant l'invention ;
La Fig. 4 l'ensemble des circuits permettant de commander les huit contacts électroniques et montré uniquement sous forme d'un seul bloc à la Fig. 3 ;
La Fig. 5, un circuit de protection d'entrée montré sous forme d'un bloc à la Fig. 4 ;
La Fig. 6, une porte électronique montrée sous forme d'un bloc à la Fig. 4 ;
La Fig. 7, une double porte électronique contrôlée par des impulsions d'horloge et montrée sous forme d'un bloc à la Fig. 4 ;
La Fig. 8, le circuit produisant les impulsions d'horloge et montré sous forme d'un bloc à la Fig. 4 ;
La Fig. 9, un premier circuit logique utilisé pour réaliser le décodeur montré sous forme d'un bloc à la Fig. 4 ;
et
La Fig. 10, un deuxième-circuit logique utilisé dans ce décodeur.
Le contact électronique pouvant supporter des tensions relativement élevées et montré à la Fig. 1 peut faire partie d'un ensemble de huit contacts électroniques identiques (Fig. 3) disposés en quatre paires de contacts, les deux contacts d'une paire étant toujours simultanément ouverts ou fermés, cet ensemble pouvant être utilisé dans un circuit de ligne téléphonique et en particulier celui décrit dans le brevet belge No 896468. Outre les huit contacts électroniques correspondant à celui de la Fig. 1 et les huit circuits de commande pour de tels contacts apparaissant à la Fig. 2 qui correspond essentiellement au circuit de charge capacitif commandé du brevet belge No 896 388, la Fig. 4 représente un décodeur pouvant être activé soit par trois soit par quatre signaux binaires.
Dans le premier cas, les huit combinaisons possibles des trois signaux binaires sont décodées sur quatre bornes de sortie utilisées pour
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commander respectivement les quatre paires de contacts électroniques. Dans le second cas, le signal d'autorisation permet cette ibis aux quatre signaux binaires d'entrée d'être respectivement appliqués aux quatre portes électroniques tandis que ce même signal inhibe l'opération du décodeur. En outre, le circuit de la Fig. 4 comporte à la sortie du décodeur un convertisseur destiné à produire des signaux appropriés pour le circuit de charge capacitif de la Fig. 2, et ceci à l'aide d'un oscillateur produisant des impulsions d'horloge complémentaires.
Les cinq parties identifiées ci-dessus, c'est-à-dire les contacts électroniques, le circuit de contrôle, le décodeur, le convertisseur et l'oscillateur d'horloge peuvent être associés dans un même circuit intégré combinant une logique DCMOS à basse tension et des contacts TRIMOS à haute tension. La technique de fabrication utilisée peut employernotam- ment le procédé décrit dans la demande de brevet belge No 2/60137.
L'ensemble fournit alors quatre paires de contacts électroniques pouvant bloquer dans les deux sens des tensions de 300 volts et ayant une résistance dynamique de 10 ohms lorsqu'ils sont conducteurs, les deux bornes de chaque contact électronique étant flottants par rapport au circuit de commande. Les quatre paires de contacts peuvent être opérées suivant les seize combinaisons passibles à l'aide de quatre signaux binaires ou suivant huit conditions prédéterminées à l'aide de trois signaux binaires.
En retournant à la Fig. 1, on voit que le contact électronique comprend deux parties identiques S et S'de telle sorte que seule la première a été représentée en détail. En fonction du signal de commande, le circuit S peut présenter soit une impédance basse soit une impédance élevée entre ses deux bornes de sortie SI et S2 auxquelles sont respectivement connectées les bornes correspondantes S'2 et S', de S', les deux circuits étant
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donc reliés en anti-parallèle. Ceci permet de les opérer sous trois conditions différentes : tant S que S'présentent une haute impédance entre leurs bornes, S présente une basse impédance pour une polarité de tension aux bornes du contact tandis que S'peut également présenter cette basse impédance mais pour l'autre polarité.
Le circuit S est du type TRIMOS constitué essentiellement par un transistor T. du type PNP associé à un transistor T2 du type NPN de manière à former un thyristor entre les bornes S1 et S2. La fabrication d'un tel dispositif entraîne généralement l'apparition d'un transistor parasite T3 du type PNP qui est connecté en parallèle avec les deux premiers. Cet ensemble thyristor est commandé par le transistor N du type DMOS associé au transistor P du type PMOS et dont les portes interconnectées à la même borne SA présentent une capacitance
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C vers la borne S2 du contact à laquelle drain du transistor 2 P et la source du transistor N sont reliés.
De la sorte, en supposant que la capacitance C a été chargée positivement à sa borne reliée aux deux portes des
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transistors P et N, rapport à la borne S, que d'autre part la tension sur la borne S.. est plus positive que celle sur S, transistor N devient conducteur ce qui permet à un courant de s'écouler de la borne S-vers la borne S2 à travers le transistor T, suite au transistor N court-circuitant par son trajet drain/source la base du transistor tel à laquelle ce drain est connecté, l'émetteur de T-étant relié à S.
Cette conductibilité de T, a pour l'effet de pomper du courant dans la base du transistor T2 qui est directement reliée au collecteur de T, de telle sorte que T2 qui est du type NPN commence à pomper du courant dans la base de T1 qui est directement reliée au collecteur de T2 dont l'émetteur est directement connecté à S2. De la sorte, par cette action cumulative, les deux transistors T, et T2 se placent dans un mode de saturation
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offrant une basse impédance entre S, et S2.
Le transistor T3 qui est également du type PNP comme T., les bases et les émetteurs de ces deux transistors étant respectivement interconnectées tandis que le collecteur de T3 est au potentiel de S2' devient également conducteur mais comme indiqué il s'agit d'un élément parasite sans influence sur l'opération principale du circuit.
Le contact polarisé S offrant une basse résistance entre SI et S2 peut maintenant être replacé dans sa condition de haute impédance à l'aide d'une charge négative sur la capacitance C, ce potentiel négatif aux portes des transistors P et N par rapport à S2 entraînant maintenant la conduction du transistor P du type PMOS. Alors que le transistor N du
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type NMOS a son drain relié à la base de T-, source de P est reliée au collecteur de T-de telle sorte que P soutire du courant du collecteur de T, afin que P soutire de base de T2 devient insuffisant pour maintenir la conductibilité de ce transistor NPN ce qui par effet commulatif entraîne son blocage et ceux de T, et T3 à'le thyristor T1/2 devenant non conducteur.
On notera encore de la Fig. 1 que les substrats de P et N sont respectivement connectés au drain de N et à la source de P.
L'autre contact polarisé S'montré uniquement sous forme d'un bloc à la Fig. 1 opère exactement de la façon décrite mais cette fois sous le contrôle d'une charge positive ou négative sur la capacitance C'et plus particulièrement à sa borne S4 par rapport à la borne S'2. Mais ces opérations du demi-contactS' se produiront cette fois lorsque, la polarité de la tension du
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circuit dans lequel les commutateurs sont insérés en anti-parauèle est positive en S',parrappdr'àS'. A noter que la réalisation de S/S'dans un même circuit intégré entraîne une liaison entre les bases communes de T.. et de T3 pour les deux contacts S et S'.
Comme indiqué déjà dans le brevet belge No 896 388, les capacitances telles que C et C'peuvent être constituées par des capacitances parasites, en particulier celles apparaissant aux
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portes des transistors P et N dans le cas de la capacitance C. Tant C que C'peuvent être chargés avec une polarité souhaitée par l'entremise du circuit de commande montré à la Fig. 2 et correspondant essentiellement à une version déjà décrite dans le brevet belge mentionné en dernier lieu.
En effet, les transistors NA et NB qui sont tous deux du type NMOS sont montrés à la Fig. 1 comme ayant leurs sourcoe directement reliées à la borne S3 tandis que les drains de NA et NB sont respectivement connectés à S et S2. Par contre, la porte de NA est connectée à S2 tandis que celle de NB est reliée à S,. Une telle disposition de circuit a pour conséquence que si le potentiel de S, par exemple est supérieur à celui de S2, celui de 53 ne peut se trouver en dehors de cette plage et le transistors NB et NA sont respectivement conducteur et bloqué ce qui implique en fait que la borne S3 est pratiquement (0,7 volt) reliée sala borne S2 et en ce référant à la Fig.
2 on voit que c'est en fait la capacitance C qui se trouve effectivement connectée entre les bornes 54 et S3 du dispositif de charge montré à la Fig. 2. Les diodes parasites entre la source et le drain des transistors NA et NB, c'est-à-dire DA et DB telles que montrées à la Fig. 1 sont polarisées de telle sorte qu'elles jouent un rôle analogue en permettant à la borne S3 de s'aligner sur le potentiel à la borne S2 lorsque ce dernier est moins positif que celui de la borne S,.
Bien entendu, vu la symétrie du circuit formé par les transistors NA et NB, lorsque le potentiel de S2 est supérieur à celui de S,, les conditions sont inversées et suite à la conductibilité de NA ou de DA, la borne S3 est cette fois pra-
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tiquement reliée à la borne S'2 de telle sorte que dans ces circonstances c'est la capacitance C'qui est effectivement connectée au : bornes de sortie S 4 et S 3 du circuit de commande de la Fig. 2.
De cette manière, un même circuit de commande peut ,/, \
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automatiquement fermer ou ouvrir le demi-contact électronique S ou S'suivant la polarité de la tension appliquée entre les bornes S 1/si2 d'une part et S 2/si1 d'autre part.
Comme déjà indiqué, le circuit de la Fig. 2 est essentiellement décrit dans le brevet belge No 896 388 et particulièrement en relation avec la Fig. 6 de ce brevet qui est très semblable à la Fig. 2. Celle-ci constitue un convertisseur AC/DC sous la forme d'un doubleur de tension cascade à deux alternances et alimenté en push-pull par des impulsions d'horloge de polarité complémentaire.
Le contrôle de polarité du circuit de la Fig. 2 est effectué par le signal DC appliqué à la capacitance série C3 tandis que les signaux d'horloge complémentaires CL et CL sont respectivement appliqués en permanence aux deux autres capacitances série d'entrée C1 et C2. De même que pour la capacitance de sortie C/C' (Fig. 1) présente entre les bornes S et S, ces trois capacitances d'entrée ne sont pas nécessairement constituées par des éléments physiques séparés.
Le premier redresseur doubleur de tension est essentiellement constitué par la capacitance série C-suivie de la diode série D-, du transistor P, du type PMOS pour atteindre la capacitance shunt C/C'entre les bornes S4 et S, la diode shunt de ce doubleur de tension étant D2 reliée comme indiqué entre la jonction de C, et D- d'une part et celle de C3 et de la porte de P, d'autre part.
Lorsque le potentiel de commande DC appliqué à la capacitance série C3 correspond aux impulsions d'horloge CL appliquées à la capacitance série C2, c'est le circuit de charge décrit qui est effectif pour assurer une charge de la capacitance C/C'de manière
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à ce que le potentiel à la borne S4 soit plus positif que celui à la borne S3.
Dans le cas inverse, lorsque le signal de commande DC appliqué à la capacitance série C3 correspond aux impulsions d'horloge CL appliquées en permanence à la capacitance série
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C-, la capacitance de sortie C/C'sera cette fois chargée avec
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S4 plus négatif que les éléments de ce doubleur de tension 4 maintenant effectifs pour charger négativement la capacitance de sortie shunt étant C2, D, N, et D4, correspondant respective- ment à C,, D,, P. et D2 comme montrés à la Fig. 2, le transistor N1 étant du type NMOS.
Tout comme dans le brevet belge No 896 388, le circuit de charge, positif utilisant la conductibilité du transistor
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P-est par le transistor N2 du type NMOS dont le drain 1 est relié à S et la source à la capacitance C2 par l'intermédiaire de la diode série D5, la porte de N2 étant connectée à S4. Cette liaison permet donc de compléter le circuit retour pour la charge positive en offrant un chemin entre la borne"terre"de sortie S3 et la borne "terre" d'entrée constituée par l'électrode de droite de la capacitance série C2. De même, lors d'une charge négative de la capacitance de sortie entre S4 et 3.
lue chemin de retour est cette fois effectué par l'entremise du transistor P2 du type PMOS en série avec la
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diode Daces deux éléments correspondant respectivement à N2 l'indique le circuit qui est pratiquement identi- que à celui de la Fig. 6 du brevet belge No 896 388 à l'exception des diodes D et D3 qui se trouvent cette fois respectivement du côté source des transistors P, et N, au lieu d'être placées du côté drain dans le brevet antérieur.
Une autre version de ce circuit montré à la Fig. 4 de ce brevet antérieur plaçait déjà les diodes D1 et D3 du côté des sources des transistors P1 et N1, mais dans ce circuit les portes des transistors P2 et N2 étaient interconnectées dans un autre circuit et non
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connectées aux drains des transistors de telle sorte que les diodes D5 cette fois du côté drain des transistors et P2. Dans la version de la Fig. 2 par contre, les quatre diodes D,, se i J 5 6 trouvent toutes du côté drain des transistors auxquels elles
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sont associées de telle sorte qu'avec les diodes D2, D4 et D lo, elles sont toutes disposées du côté des trois capacitances d'entrée C/.
Cette dernière diode D relie directement les capacitances -etC3 de la même manière que dans le brevet antérieur et les diodes Zener D7, et D9 respectivement en
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parallèle sur les bornes de sortie S4/3 trajets source/ drain des transistors N2 également connectés de la même manière que précédemment.
Le circuit intégré IC qui peut incorporer huit contacts électroniques comme montré à la Fig. 1 ainsi que huit circuits de commande comme représentés à la Fig. 2 apparaît sous forme d'un bloc à la Fig. 3 qui correspond essentiellement à une partie de la Fig. 1 du brevet belge No 896 468 portant sur un circuit de ligne d'un système téléphonique électronique.
Comme le montre la Fig. 3, une ligne d'abonné (non représentée) peut aboutir aux bornes LT1 1 et LT2, de préférence par l'inter- médiaire d'un circuit de protection contre les surtensions tel que celui faisant l'objet du brevet belge No 896 468.
Par l'intermédiaire du premier contact électronique 811 faisant partie du circuit intégré IC, la borne LT, peut être reliée à la résistance série R, et ensuite par l'intermédiaire d'un second contact électronique en série, c'est-à-dire -2, au circuit SLIC contenant d'autres éléments du circuit de ligne électronique.
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Le circuit entre la seconde borne d'entrée LT2 le circuit SLIC est exactement semblable, S-, respectivement à S-,R,S.Outreles série permettant de relier les résistances entre LT et le circuit SLIC, ces résistances peuvent également être reliées par quatre contacts shunt vers les circuits de test TC (S31 pour RI et S32 pour R2) du côté d'abonné (LT ) d'une part et le circuit de sonnerie RC (S pour roi et S42 pour R2) du côté bureau (SLIC) d'autre part.
Des connexions (non montrées) allant des bornes des résistances d'alimentation Rl/2 au SLIC permettent à ce dernier de superviser les potentiels apparaissant sur ces résistances.
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L'opération des huit contacts est commandée du SLIC par quatre conducteurs aboutissant aux bornes IC/,/., les contacts d'une paire telle que S11/12 étant contrôlés par le même signal afin que les deux fils dwla connexion soient commutés simultanément.
Le quatrième conducteur aboutissant à IC4 est toutefois indiqué en traits interrompus car cette commande peut s'effectuer suivant un mode de contrôle utilisant trois signaux binaires seulement, un signal de sélection
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de mode appliqué à la borne IC5 si trois ou quatre signaux binaires sont utilisés pour commander les quatre paires de contacts S, , .
Cette versalité du circuit IC est fondée sur le fait que la localisation de ces quatre paires de contacts, directement de chaque côté des résistances R-etR, permet d'assurer un contrôle adéquat avec un nombre d'états de connexions qui ne dépasse pas huit. Dès lors, lorsque les quatre paires de contacts du circuit IC sont utilisées pour une application quelconque, circuit de ligne ou autre, nécessitant entre neuf et seize conditions po ibles pour la combinaison de ces quatre paires dans leurs conditions ouvertes ou fermées, chacun des quatre signaux binaires aux bornes IC 1/2/3/4 peut commander directement l'état d'une paire de contacts.
Par contre, notamment dans le cas du circuit de ligne de télécommunication qui va être décrit plus avant, on peut se satisfaire d'un maximum de huit conditions et le signal de sélection à la borne IC5 indiquera cette fois que seuls les trois signaux binaires aux bornes IC 1/2/3 doivent être pris en considération et les huit combinaisons possibles de ces signaux seront transformées à l'aide d'un décodeur DEC en quatre signaux binaires dont chacun peut contrôler une paire de contacts.
Ce dernier apparaît sous la forme d'un bloc à la Fig. 4 qui représente les éléments constitutifs du circuit IC
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de la Fig. 3, à l'exception des contacts électroniques et de leurscircuis de charge capacitif de commande déjà décrits,
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respectivement en relation avec les Figs. l et 2.
A La Fig. 4, chacune des entrées IC-.,,, est couplée à l'entrée d'un inverseur correspondant Il et sauf dans le cas de où la connexion est directe, à travers un circuit de protection PC-,,,, le circuit de PC-étant détaillé à la Fig. 5.
Celle-ci montre que la borne d'entrée IC-est directement reliée à la borne de sortie A, le code binaire d'entrée pour IC pouvant être identifié par ABCD, les bornes de sortie B, C, D correspondant respectivement aux bornes IC2/3/4' La borne d'entrée IC1 est reliée aux pôles V, et V2 d'une alimentation DC respectivement par les diodes Dll et *12'celles-ci limitant le potentiel sur IC1/A entre ceux appliqués en V et V2 ce dernier potentiel, 0 volt par exemple, étant plus négatif que celui de Vit 15 volts par exemple. D'autre part, le transistor P3 du type PMOS a sa source reliée à V, son drain à A et sa porte à V2 de telle sorte qu'il est continuellement conducteur.
Le transistor T4 montré en traits interrompus comme étant du type NPN et ayant son collecteur relié à IC1 et son émetteur
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à V-,, être utilisé pour amener un signal de contrôle binaire à IC,. Si sa base est au potentiel de Vu'il est conducteur et permet au courant de passer de V, à V2 travers P3 en série. L'impédance de ce dernier étant 34 plus basse que celle de P, borne A se trouve au potentiel de V2. Par contre, si la base de T4 est au potentiel de V2 de manière à bloquer T., borne A se trouve au potentiel de V smis par P3.
La Fig. 4 indique que les quatre potentiels (ABCD) aux sorties de Pu sont appliquées à des bornes telles que D d'une porte GD à travers des inverseurs tels que IV.,
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de telle sorte qu'un code binaire complémentaire A B C D apparaît aux entrées de ces portes (des portes identiques à GD étant prévues pour les signaux aux bornes A, B et C) par rapport au code binaire A B C D aux sorties de PC-//-/..
Trois de ces signaux binaires A B C sont d'autre part
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appliqués au décodeur DEC, de même que les deux signaux A - complémentaires à obtenus par les inverseurs respectivement en cascade avec IV et
Avant d'expliquer à l'aide des Figs. 9 et 10 comment le décodeur DEC peut avantageusement transformer les huit combinaisons de trois signaux binaires A B C en des combinaisons particulières de quatre signaux binaires à ses sorties
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- - -E F G H, on complètera la description des autres éléments de la Fig. 4, en commençant par la porte GD précitée dont la sortie est reliée à celle d'une porte identique GH alimentée par la sortie H du décodeur DEC, trois portes identiques (non montrées) étant utilisées et-connectés de même aux sorties E F G.
Les portes telles que GD et GH sont commandées par la borne IC5 déterminant le mode d'opération de IC, avec ou sans décodage par DEC, le signal binaire en Ici étant appliqué à toutes les portes telles que GD/GH de même que le signal binaire complémentaire obtenu par l'inverseur IV5.
La Fig. 6 montre le circuit d'une porte de transmission telle que GD et GH qui relie la borne d'entrée D ou H à la borne de sortie DH par les chemins source/drain des transistors N-etP connectés en anti-parallèle et qui sont respectivement du type NMOS et PMOS. Leurs portes sont reliées respectivement à IV5 et IC5 pour GD et vice-versa pour GH de telle sorte qu'une de ces portes est passante et l'autre bloquée en fonction du signal de sélection sur IC5 qui permet donc de choisir pour les bornes telles que DH soit le signal D faisant partie d'un code à quatre éléments binaires identifiant chacun une paire de contacts tels que Sil/12 (Fig. 3), soit le signal H,
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c'est-à-dire l'un des quatre éléments binaires décodés par DEC à partir des trois éléments binaires A B C.
Comme l'indique la Fig. 4, le signal à la borne tel que DH doit encore être synchronisé par la porte telle que GC avec les impulsions d'horloge fournies par l'oscillateur CO pour être appliqué, de même que les signaux d'horloge complémentaires CL et CL aux trois capacitances d'entrée Cl/2/3 du convertisseur push-pull AC/DC (Fig. 2) servant à charger positivement ou négativement les capacitances C/C'contrôlant les contacts électroniques polarisés S/S' reliés en anti-parallèle (Fig. l).
La Fig. 7 représente le circuit de la porte d'horloge. Le signal binaire à la borne telle que DH et déterminant la condition ouverte ou fermée du contact correspondant est cette fois appliqué pour commander des portes GCA et GCB identiques à celles de la Fig. 6 mais aux entrées desquelles sont appliquées les impulsions d'horloge complémentaires CL et CL produites par l'oscillateur CO.
Les portes GCA et GCB sont commandées de façon comp lémen- taire par le signal DH et son complément produit par l'inverseur IV9 de telle sorte que le signal de sortie DC de la porte GC est soit une impulsion CL soit une impulsion com-
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plémentaire CL suivant la valeur du signal binaire en DH.
La Fig. 8 représente l'oscillateur d'horloge CO comprenant les trois inverseurs IV-. /-,/-, reliés en cascade dans une boucle comprenant également les résistances séries R3 et R4 de part et d'autre de l'inverseur IVII la sortie de IV alimentant une seconde série de trois inverseurs IV13/14/l5 en cascade dont le dernier fournit les impulsions d'horloge CL
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et impulsions complémentaires CL. L'oscillateur CO est également alimenté par les tensions V2 (non montrée) et V,, cette dernière étant reliée aux entrées de IV,,, respectivement par les capacitances Celles-ci peuvent être de 6 picofarads et R3/4 de 20 kilo-ohms pour produire. des oscil- lations à une fréquence de l'ordre de 1, 2 MHz.
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Comme l'incluent les flèches de multiplage à la Fig. 4, l'oscillateur CO alimente les quatre portes telles que GC dont la borne de sortie contrôle deux circuits de charge tels que ceux de la Fig. 2 pour contrôler une paire de contacts tel que celui de la Fig. l. Cette dernière connexion s'effectue par l'inverseur IV8 fournissant le signal DC de telle sorte que les trois signaux arrivent aux capacitances Cl/2/3 de la Fig. 2 par l'impédance de sortie d'un inverseur.
Le décodeur DEC de la Fig. 4 sera finalement décrit en se référant aussi aux Figs. 9 et 10 représentant le type de circuits logiques avantageusement utilisés pour sa réalisation.
Pour ce faire, on définira en premier lieu, les huit conditions d'un circuit de ligne téléphonique qui peuvent être caractériséespar la combinaison des signaux d'entrée ABC du décodeur DEC. Ces huit conditions sont identifiées par la table de vérité qui fait suite :
EMI19.1
<tb>
<tb> S11/12 <SEP> #21/22 <SEP> #31/32 <SEP> #41/42
<tb> A <SEP> B <SEP> C <SEP> Y <SEP> E <SEP> F <SEP> G <SEP> H <SEP>
<tb> Isolement <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> Test <SEP> de <SEP> sonnerie <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
<tb> Surveillance <SEP> de <SEP> sonerie <SEP> 010 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0
<tb> Sonnerie <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0
<tb> Test <SEP> extérieur <SEP> 100 <SEP> l <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1
<tb> Test <SEP> intérieur <SEP> 1 <SEP> 0 <SEP> 1
<SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1
<tb> Surveillance <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1
<tb> Connexion <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1
<tb>
La table compati trois colonnes correspondant aux signaux d'entrée A B C, une quatrième colonne pour un signal Y intermédiaire dont l'utilité apparaîtra plus loin, et
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quatre autres colonnes E F G H définissant les signaux à la sortie du décodeur DEC, chacune de ces dernières colonnes correspondant comme indiqué à l'état d'une paire de contacts,
par exemple E pour S
11/12
La barre de complément au-dessus des références iden- tifiant ces contacts correspond à la forme complémentaire de E F G H de telle sorte que l'indication 0 identifie un contact fermé pour la colonne en cause, avec 1 pour un contact ouvert.
Les huit conditions pour le circuit de ligne apparaissent dans les rangées successives dans l'ordre croissant des codes binaires de 000 à 111 pour ABC, ce dernier code correspondant à la connexion du circuit de ligne de la Fig. 3, c'est-à-dire que les contacts série Sil/12 et S21/22 sont fermés et que les contacts shunt S31/32 et S41/42 sont ouverts. La quatrième ligne donne le code 011 pour ABC comme condition de sonnerie permettant de relier RC (Fig. 3) vers les bornes Lu 1/2 de la ligne de l'abonné par les résistances
R1/2 de telle sorte que les tensions sur ces dernières peuvent également être utilisées pour la supervision de l'opération de sonnerie de l'abonné appelé.
La sixième ligne correspond au code 101 pour ABC et à un test interne (vers le bureau) permettant cette fois de relier le bus de test de TC
EMI20.1
au SLIC à travers les résistances Razz Par contre, le test ex- terne (vers l'abonné) de la cinquième ligne (100 pour ABC) produit une liaison entre TC et les bornes LT1/2 sans passer par les résistances tandis que le test de sonnerie (001 pour A B C) interconnecte cette fois RC et TC à travers Jes résistEnces.
Outre ces cinq conditions, le circuit de ligne permet encore un isolement complet des résistances (000 pour A B C), une surveillance de la sonnerie (010 pour A B C) où TC est adiitionnellement branché par S31/32 sur la connexion de sortie précitée et enfin, une surveillance (110 pour A B C) où TC est également branché mais cette fois sur la connexion normale.
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EMI21.1
Les huit codes ABC permettant ces diverses conditions ont été attribués aux huit combinaisons de contacts Sll/12' S21/22, l'indique la table et ce pour offrir une réalisation aussi simple que possible pour DEC.
En effet, la table de correspondance indique que E = B et que F = A sauf pour A B C = 100, que G = 0 sauf pour A B C = 000 et BC = 11, et finalement que H = A sauf pour A B C = 000. La réalisation du décodeur DEC est facilitée par ces correspondances simples et par l'introduction de Y = 0 sauf pour BC = 00, Y étant un signal binaire intermé- diare apparaissant à la quatrième colonne de la table.
Dès lors, on peut écrire les relations booléennes correspondantes : E = B (A + C) = A B + B C F=A+Y = A+BC
EMI21.2
- -- --G = A + BC H Y = B C ou où la seconde expression pour E (Fig. 9) facilitera une comparaison avec G (Fig. 10) et celles pour F, G et H sont obtenues en remplaçant Y par la valeur indiquée, celle pour Y correspondant plus directement aux circuits logiques utilisés et plus précisément une dérivation de celui de la Fig. 10 pour G.
La Fig. 9 représente le circuit logique CMOS permettant de réaliser E en utilisant trois transistors PMOS connectés comme indiqué entre le potentiel V.. et la borne de sortie donnant la fonction E, ainsi que trois transistors NMOS connectés comme indiqué entre la borne de sortie et le potentiel V2. Les trois transistors sont identifiables par les signaux A, B, C appliqués à leurs portes, tant pour les transistors PMOS que pour les transistors NMOS. Leurs trajets source/drain sont reliés de manière que B soit en série avec
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la combinaison parallèle A C pour les transistors PMOS tandis que la dualité du circuit comprenant les transistors NMOS implique que B soit en parallèle avec la combinaison série A C.
Dès lors, les signaux A, B, C étant respectivement le complément de ceux intervenant dans l'équation donnant E on voit notamment que si B est au potentiel bas, le transistor B parmi les PMOS est conducteur tandis que le correspondant des NMOS est bloqué. Si'l'on fait abstraction des transistors A et C parmi les PMOS en les remplaçant par un court-circuit, tandis que par dualité les transistors A et C parmi les NMOS sont remplacés par un circuit ouert, E se trouverait alors au potentiel haut (V-) ce qui correspond à E = B, ce dernier étant le premier facteur de l'expression définissant E et une condition qui comme indiqué antérieurement est vraie pour toutes les combinaisons de A B C sauf 100.
Or pour cette dernière combinaison, avec A et C au potentiel haut et B au potentiel bas, les transistors PMOS contrôlés par A et C sont donc tous deux bloqués tandis que les transistors NMOS correspondant sont tous deux conducteurs. Pour cette combinaison particulière, E se trouve donc au potentiel bas (V2) ce qui correspond à E = B.
Pour les sept autres combinaisons, ces quatre transistors A et C (PMOS et NMOS) ne sont pas déterminants car ils ne peuvent ni court-circuiter le transistor-B (NMOS) bloqué, ni mettre le transistor B (PMOS) conducteur dans un circuit ouvert de telle sorte que seul B est déterminant et que l'on a E = B.
La Fig. 10 représente le circuit permettant de réaliser G suivant des principes identiques à ce qui vient d'être exposé pour la Fig. 9, la seconde forme donnée plus haut pour E permettant une comparaison directe avec la première pour G. En effet, on voit immédiatement qu'il y a quatre variables indépendantes A, B, C et Y pour G au lieu de trois seulement
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EMI23.1
- - (A, B et C) pour E. De la sorte, quatre paires de transistors PMOS et NMOS connectés comme indiqués sont cette fois nécessaire et l'on fait appel à la variable intermédiaire Y.
Pour obtenir cette dernière à partir de B et C, de même que F et H respectivement à partir de A et Y et de A et Y, il suffit chaque fois de prendre la moitié du circuit de la Fig. 10, par exemple les transistors B et C, tant les transistors série PMOS que les transistors parallèles NMOS en les contrôlant par les signaux appropriés, par exemple B au lieu de B et C au lieu de C pour fournir Y.
De cette manière, l'ensemble du décodeur DEC qui ne fait appel qu'aux cinq signaux A, A, B, B et C en économisant un inverseur pour C (Fig. 4), n'utilise que treize transistors PMOS et treize transistors NMOS.
Quoique les principes de l'invention aient été décrits ci-dessus en se référant à des exemples particuliers, il est bien entendu que cette description est faite seul. ement à titre d'exemple et ne constitue aucunement une limitation de la portée de l'invention.