WO2025264019A1 - 표시 장치 - Google Patents

표시 장치

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WO2025264019A1
WO2025264019A1 PCT/KR2025/008523 KR2025008523W WO2025264019A1 WO 2025264019 A1 WO2025264019 A1 WO 2025264019A1 KR 2025008523 W KR2025008523 W KR 2025008523W WO 2025264019 A1 WO2025264019 A1 WO 2025264019A1
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WO
WIPO (PCT)
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insulating layer
sub
inorganic insulating
fan
wiring
Prior art date
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Pending
Application number
PCT/KR2025/008523
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English (en)
French (fr)
Inventor
엄누리
전유진
조영훈
조재원
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
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Filing date
Publication date
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Pending legal-status Critical Current
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Definitions

  • the present invention relates to a display device.
  • a display device is a device that visually displays data.
  • Such a display device includes a substrate divided into a display area and a peripheral area located outside the display area.
  • scan lines and data lines are formed by being mutually insulated from each other, and a plurality of pixels connected to the scan lines and the data lines are arranged.
  • the display area is provided with a transistor and a pixel electrode electrically connected to the transistor, corresponding to each of the pixels.
  • the display area is provided with a counter electrode that is commonly provided to the pixels.
  • the peripheral area may be provided with various wires that transmit electrical signals to the display area, a scan driver, a data driver, a control unit, etc. Such display devices are becoming increasingly diverse in their uses.
  • One or more embodiments provide a display device with reduced peripheral area and superior display quality.
  • these embodiments are exemplary and do not limit the scope of the present invention.
  • a display device includes a substrate including a display area and a peripheral area including a pad area disposed outside the display area; an inorganic insulating layer disposed on the substrate; a light emitting element layer disposed on the inorganic insulating layer and including a light emitting element overlapping the display area in a plan view; a power voltage line disposed between the pad area and the display area in a plan view and including an opening; and a fan-out wiring extending from the pad area to the display area in a plan view and overlapping at least a portion of the power voltage line; wherein the fan-out wiring includes a first sub-wiring disposed on the inorganic insulating layer, a second sub-wiring inserted into the inorganic insulating layer, and a contact portion electrically connecting the first sub-wiring and the second sub-wiring, wherein in a plan view, the contact portion of the fan-out wiring is located within the opening of the power voltage line.
  • the fan-out wiring further includes an organic insulating layer disposed on the inorganic insulating layer and including a first organic insulating layer and a second organic insulating layer that are sequentially stacked; wherein the inorganic insulating layer includes a first inorganic insulating layer, a second inorganic insulating layer, and a third inorganic insulating layer that are sequentially stacked; and the first sub-wiring of the fan-out wiring is disposed between the inorganic insulating layer and the first organic insulating layer, or between the first organic insulating layer and the second organic insulating layer, and the second sub-wiring of the fan-out wiring may be disposed between the first inorganic insulating layer and the second inorganic insulating layer, or between the second inorganic insulating layer and the third inorganic insulating layer.
  • the display device may further include a semiconductor layer overlapping the display area in a plan view and disposed between the substrate and the first inorganic insulating layer; and a gate electrode overlapping the semiconductor layer in a plan view and disposed between the first inorganic insulating layer and the second inorganic insulating layer.
  • the fan-out wiring includes first fan-out wirings and second fan-out wirings that are alternately arranged, and a first sub-wiring of each of the first fan-out wirings may be arranged on a different layer from a first sub-wiring of each of the second fan-out wirings, and a second sub-wiring of each of the first fan-out wirings may be arranged on a different layer from a second sub-wiring of each of the second fan-out wirings.
  • the power voltage line includes a first sub-power voltage line inserted into the inorganic insulating layer, and a second sub-power voltage line disposed on the inorganic insulating layer and electrically connected to the first sub-power voltage line, and in a plan view, the first sub-power voltage line of the power voltage line overlaps the first sub-wire of the fan-out wiring, and in a plan view, the second sub-power voltage line of the power voltage line overlaps the second sub-wire of the fan-out wiring.
  • the opening of the power voltage line may be located in the first sub-power voltage line of the power voltage line.
  • the inorganic insulating layer further includes a fourth inorganic insulating layer disposed on the third inorganic insulating layer, and the first sub-power voltage line of the power voltage line can be disposed between the third inorganic insulating layer and the fourth inorganic insulating layer.
  • the width of the power voltage line may be greater than the width of the fan-out wiring.
  • the display device further includes a sealing substrate disposed on the light emitting element layer; and a sealing member disposed between the substrate and the sealing substrate and surrounding the display area in a plan view; wherein in a plan view, the fan-out wiring extends across the sealing member, and the contact portion of the fan-out wiring can be located between the sealing member and the pad area.
  • the display device may further include an encapsulation layer disposed on the light emitting element layer and including at least one inorganic encapsulation layer and at least one organic encapsulation layer.
  • the fan-out wiring includes a plurality of fan-out wirings
  • the power voltage line includes a plurality of openings
  • a contact portion of each of the fan-out wirings can be positioned within a corresponding opening among the openings.
  • a display device comprises: a substrate including a display area and a peripheral area including a pad area disposed outside the display area; an inorganic insulating layer disposed on the substrate; a light-emitting element layer disposed on the inorganic insulating layer and including a light-emitting element overlapping the display area in a plan view; a power voltage line disposed between the pad area and the display area in a plan view; And a fan-out wiring extending from the pad area to the display area in a plan view and overlapping at least a portion of the power voltage line; wherein the fan-out wiring includes a first sub-wiring arranged on the inorganic insulating layer, a second sub-wiring inserted into the inorganic insulating layer, and a contact portion electrically connecting the first sub-wiring and the second sub-wiring, and the power voltage line includes a first sub-power voltage line inserted into the inorganic insulating layer, and a second sub-power voltage line
  • the display device further includes an organic insulating layer disposed on the inorganic insulating layer, the organic insulating layer including a first organic insulating layer and a second organic insulating layer sequentially stacked;
  • the inorganic insulating layer includes a first inorganic insulating layer, a second inorganic insulating layer, and a third inorganic insulating layer sequentially stacked;
  • the first sub-wiring of the fan-out wiring may be disposed between the inorganic insulating layer and the first organic insulating layer, or between the first organic insulating layer and the second organic insulating layer, and the second sub-wiring of the fan-out wiring may be disposed between the first inorganic insulating layer and the second inorganic insulating layer, or between the second inorganic insulating layer and the third inorganic insulating layer.
  • the display device may further include a semiconductor layer overlapping the display area in a plan view and disposed between the substrate and the first inorganic insulating layer; and a gate electrode overlapping the semiconductor layer in a plan view and disposed between the first inorganic insulating layer and the second inorganic insulating layer.
  • the display device further includes a fourth inorganic insulating layer disposed on the third inorganic insulating layer, and the first sub-power voltage line of the power voltage line may be disposed between the third inorganic insulating layer and the fourth inorganic insulating layer.
  • the first sub-power voltage line of the power voltage line may include an opening.
  • the contact portion of the fan-out wiring in the plan view may be located within the opening of the first sub-power voltage line.
  • the fan-out wiring includes first fan-out wirings and second fan-out wirings that are alternately arranged, and a first sub-wiring of each of the first fan-out wirings may be arranged on a different layer from a first sub-wiring of each of the second fan-out wirings, and a second sub-wiring of each of the first fan-out wirings may be arranged on a different layer from a second sub-wiring of each of the second fan-out wirings.
  • the display device further includes a sealing substrate disposed on the light emitting element layer; and a sealing member disposed between the substrate and the sealing substrate and surrounding the display area in a plan view; wherein in a plan view, the fan-out wiring extends across the sealing member, and the contact portion of the fan-out wiring can be located between the sealing member and the pad area.
  • the display device may further include an encapsulation layer disposed on the light emitting element layer and including at least one inorganic encapsulation layer and at least one organic encapsulation layer.
  • the fan-out wiring and power supply voltage lines can be arranged to overlap each other in a plan view, thereby reducing the peripheral area. Furthermore, by reducing the wiring resistance of the fan-out wiring and power supply voltage lines, a display device with superior display quality can be realized.
  • the scope of the present invention is not limited by these effects.
  • FIG. 1 is a perspective view schematically illustrating a display device according to one embodiment.
  • FIG. 2A is a cross-sectional view schematically illustrating the display device of FIG. 1 along line A-A' according to one embodiment.
  • FIG. 2b is a cross-sectional view schematically illustrating the display device of FIG. 1 along line A-A' according to one embodiment.
  • FIG. 3A is a plan view schematically illustrating a display panel included in a display device according to one embodiment.
  • FIG. 3b is a plan view schematically illustrating a display panel included in a display device according to one embodiment.
  • FIG. 4a is an equivalent circuit diagram schematically illustrating one subpixel of a display panel according to one embodiment.
  • FIG. 4b is an equivalent circuit diagram schematically illustrating one subpixel of a display panel according to one embodiment.
  • FIG. 5 is a plan view showing an enlarged portion of a display panel according to one embodiment, and is a plan view showing an enlarged portion of part D of FIG. 3b.
  • Fig. 6a is a plan view illustrating a portion of the display panel illustrated in Fig. 5.
  • Figure 6b is a plan view illustrating a portion of the display panel illustrated in Figure 5.
  • Figure 6c is a plan view illustrating a portion of the display panel illustrated in Figure 5.
  • FIG. 6d is a plan view illustrating a portion of the display panel illustrated in FIG. 5.
  • Figure 6e is a plan view illustrating a portion of the display panel illustrated in Figure 5.
  • FIG. 7 is a cross-sectional view showing a portion of a display panel according to one embodiment, taken along line I-I' of FIG. 5.
  • FIG. 8 is a cross-sectional view showing a portion of a display panel according to one embodiment, taken along line II-II' of FIG. 5.
  • FIG. 9 is a cross-sectional view showing a portion of a display panel according to one embodiment, taken along line III-III' of FIG. 5.
  • Figure 10 is a block diagram of an electronic device according to one embodiment.
  • FIG. 11 is a schematic diagram illustrating an electronic device according to various embodiments.
  • At least one of a, b, and c refers to a case of a, a case of b, a case of c, a case of a and b, a case of a and c, a case of b and c, a, b, and c, or variations thereof.
  • a and/or B refers to the case where it is “A”, “B”, or “A and B”. And, “at least one of A or B” refers to the case where it is “A", “B”, or "A and B”.
  • a film, region, component, etc. when it is said that a film, region, component, etc. are connected, it includes cases where the films, regions, components, etc. are directly connected, and/or cases where other films, regions, components, etc. are interposed between the films, regions, components, etc. and are indirectly connected.
  • a film, region, component, etc. when it is said in this specification that a film, region, component, etc. are electrically connected, it refers to cases where the films, regions, components, etc. are directly electrically connected, and/or cases where other films, regions, components, etc. are interposed between them and are indirectly electrically connected.
  • the x-axis, y-axis, and z-axis are not limited to the three axes in the Cartesian coordinate system, but can be interpreted in a broader sense that includes them.
  • the x-axis, y-axis, and z-axis may be orthogonal to each other, but they can also refer to different directions that are not orthogonal to each other.
  • Fig. 1 is a perspective view schematically showing a display device (1) according to one embodiment.
  • a display device (1) can display an image and can include a display area (DA) and a peripheral area (PA).
  • Subpixels (PX) can be arranged in the display area (DA).
  • the peripheral area (PA) can surround at least a portion of the display area (DA).
  • Subpixels (PX) may not be arranged in the peripheral area (PA).
  • FIG. 1 illustrates a display device (1) having a rectangular display area (DA).
  • the display area (DA) may be circular, elliptical, or polygonal, such as a triangle or pentagon.
  • the display device (1) of FIG. 1 illustrates a flat display device, but the display device (1) may be implemented in various forms, such as a flexible, foldable, or rollable display device.
  • a plurality of subpixels can be arranged in a display area (DA) and can emit light, and the display device (1) can display an image in the display area (DA).
  • any one of the plurality of subpixels (PX) can emit red light, green light, or blue light.
  • any one of the plurality of subpixels (PX) can emit red light, green light, blue light, or white light.
  • the display device (1) may have a first length (LT1) in a first direction that is longer than a second length (LT2) in a second direction of the display device (1).
  • the number of the plurality of subpixels (PX) arranged in the first direction may be greater than the number of the plurality of subpixels (PX) arranged in the second direction.
  • the first direction and the second direction may intersect each other.
  • the first direction and the second direction may be orthogonal to each other.
  • the first direction may be in the x direction and the second direction may be in the y direction.
  • the first direction and the second direction may form an acute angle with each other or an obtuse angle with each other.
  • the first length (LT1) may be shorter than the second length (LT2).
  • the first length (LT1) and the second length (LT2) may be equal to each other.
  • the display device (1) may include a liquid crystal display, an electrophoretic display, an organic light emitting display, an inorganic light emitting display, a field emission display, a surface-conduction electron-emitter display, a quantum dot display, a plasma display, a cathode ray display, etc.
  • a liquid crystal display an electrophoretic display
  • an organic light emitting display an inorganic light emitting display
  • a field emission display a surface-conduction electron-emitter display
  • a quantum dot display a plasma display
  • cathode ray display etc.
  • FIGS. 2A and 2B are schematic cross-sectional views of the display device (1) of FIG. 1 taken along line A-A', respectively, according to one embodiment.
  • a display device (1) may include a display panel (10), a cover window, a housing, and the like.
  • the display panel (10) may include a substrate (100), an inorganic insulating layer (200), a light emitting element layer (300), and a sealing structure.
  • the display device (1) may include a display area (DA) and a peripheral area (PA).
  • the display area (DA) and the peripheral area (PA) may be defined in the substrate (100).
  • the substrate (100) may include the display area (DA) and the peripheral area (PA).
  • the substrate (100) may include a glass material or a polymer resin.
  • the polymer resin may include a polymer resin such as polyethersulfone, polyarylate, polyether imide, polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyimide, polycarbonate, cellulose triacetate, cellulose acetate propionate, etc.
  • the substrate (100) may have an alternating laminated structure of a base layer including a polymer resin and a barrier layer including an inorganic insulating material such as silicon oxide or silicon nitride.
  • the inorganic insulating layer (200) may be disposed on the substrate (100) and may overlap the display area (DA) and the peripheral area (PA).
  • the meaning of the first component and the second component overlapping each other means that the first component and the second component overlap each other in a plan view (e.g., an xy plane).
  • the inorganic insulating layer (200) may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, and/or zinc oxide.
  • the zinc oxide may be zinc oxide (ZnO) and/or zinc peroxide (ZnO 2 ).
  • the light emitting element layer (300) may be disposed on the inorganic insulating layer (200) and may overlap the display area (DA).
  • the light emitting element layer (300) may include a light emitting element and may be an organic light emitting diode (OLED) including an organic light emitting layer.
  • the light emitting element may be an inorganic light emitting diode including an inorganic light emitting layer.
  • the size of the inorganic light emitting diode may be micro-scale or nano-scale.
  • the inorganic light emitting diode may be a micro-scale light emitting diode.
  • the inorganic light emitting diode may be a nanorod light emitting diode and may include gallium nitride (GaN).
  • a color conversion layer may be disposed on the nanorod light emitting diode and may include quantum dots.
  • the light emitting device may be a quantum dot light emitting diode (QLED) comprising a quantum dot light emitting layer.
  • QLED quantum dot light emitting diode
  • the sealing structure may include a sealing substrate (400) and a sealing member (500).
  • the sealing substrate (400) may be disposed on the light-emitting element layer (300).
  • the light-emitting element layer (300) may be disposed between the substrate (100) and the sealing substrate (400).
  • the sealing substrate (400) may be a transparent member.
  • the sealing substrate (400) may include glass.
  • the sealing member (500) may be disposed between the substrate (100) and the sealing substrate (400). In one embodiment, the sealing member (500) may be disposed between the inorganic insulating layer (200) and the sealing substrate (400). The sealing member (500) may surround the display area (DA) in a plan view. The sealing member (500) may overlap the peripheral area (PA) in a plan view. Accordingly, the internal space between the light emitting element layer (300) and the sealing substrate (400) may be sealed, and a moisture absorbent and/or a filler may be disposed in the internal space.
  • the sealing member (500) may be a sealant.
  • the sealing member (500) may include a material that is cured by a laser beam.
  • the sealing member (500) may be frit.
  • the sealing member (500) may include an organic sealant such as a urethane-based resin, an epoxy-based resin, an acrylic-based resin, or an inorganic sealant.
  • the sealing member (500) may include silicone.
  • the urethane-based resin for example, urethane acrylate may be used.
  • the acrylic resin for example, butylacrylate, ethylhexylacrylate, etc. may be used.
  • the sealing member (500) may include a material that is cured by heat.
  • the sealing structure may include an encapsulation layer (600) including at least one inorganic encapsulation layer and at least one organic encapsulation layer.
  • the at least one inorganic encapsulation layer and the at least one organic encapsulation layer may be alternately stacked.
  • the encapsulation layer (600) may include a first inorganic encapsulation layer (610), an organic encapsulation layer (620), and a second inorganic encapsulation layer (630) that are sequentially stacked.
  • the first inorganic encapsulation layer (610) and the second inorganic encapsulation layer (630) may contact each other in a peripheral area (PA).
  • PA peripheral area
  • Each of the first inorganic encapsulation layer (610) and the second inorganic encapsulation layer (630) may include an inorganic insulating material, such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, and/or zinc oxide.
  • the zinc oxide may be zinc oxide (ZnO) and/or zinc peroxide (ZnO 2 ).
  • the organic encapsulating layer (620) may include a polymer-based material.
  • polymer-based materials include acrylic resins, epoxy resins, polyimides, and polyethylene.
  • the organic encapsulating layer (620) may include acrylate.
  • the sealing structure may simultaneously include the sealing substrate (400) and sealing member (500) of FIG. 2a and the sealing layer (600) of FIG. 2b.
  • a touch sensor layer may be arranged on the sealing structure and may acquire coordinate information according to an external input, for example, a touch event.
  • an anti-reflection layer may be disposed on the touch sensor layer.
  • the anti-reflection layer may reduce the reflectance of light incident on the display device (1).
  • the anti-reflection layer may include a phase retarder and/or a polarizer.
  • the phase retarder may be a film type or a liquid crystal coating type, and may include a ⁇ /2 phase retarder and/or a ⁇ /4 phase retarder.
  • the polarizer may also be a film type or a liquid crystal coating type.
  • the film type may include a stretchable synthetic resin film, and the liquid crystal coating type may include liquid crystals arranged in a predetermined array.
  • the phase retarder and the polarizer may further include a protective film.
  • the anti-reflection layer may include a black matrix and color filters.
  • the color filters may be arranged in consideration of the color of light emitted from the light-emitting elements of the display device (1).
  • Each color filter may include a red, green, or blue pigment or dye.
  • each color filter may further include quantum dots in addition to the aforementioned pigments or dyes.
  • some of the color filters may not include the aforementioned pigments or dyes, and may include scattering particles such as titanium oxide.
  • the antireflection layer may include a destructive interference structure.
  • the destructive interference structure may include a first reflective layer and a second reflective layer disposed on different layers. The first reflected light and the second reflected light reflected by the first and second reflective layers may destructively interfere with each other, thereby reducing the external light reflectance.
  • FIGS. 3A and 3B are schematic plan views of a display panel included in a display device according to one embodiment, respectively.
  • FIG. 3B illustrates a sealing member (500) arranged to surround a display area (DA) while omitting some of the components of FIG. 3A.
  • FIG. 3B omits the second power supply voltage line and the first and second scan drivers.
  • a substrate (100) of a display panel (10) may include a display area (DA) and a peripheral area (PA).
  • a subpixel (PX) may be arranged in the display area (DA).
  • a plurality of subpixels (PX) may be provided in the display area (DA).
  • Each subpixel (PX) may be implemented as a light-emitting element such as an organic light-emitting diode.
  • Each subpixel (PX) may emit light of, for example, red, green, blue, or white.
  • a subpixel circuit driving a subpixel may be connected to a signal line or voltage line for controlling on/off and brightness of a light-emitting element.
  • FIGS. 3A and 3B illustrate a data line (DL) and a scan line (SL) as signal lines, and illustrate a driving voltage line (PL) as a voltage line.
  • the subpixel (PX) may be electrically connected to the data line (DL).
  • the scan line (SL) may extend in a first direction (e.g., x direction).
  • the data line (DL) may extend in a second direction (e.g., y direction).
  • the subpixel (PX) may be connected to the driving voltage line (PL).
  • the scan line (SL), the data line (DL), and the driving voltage line (PL) may overlap with the display area (DA).
  • a peripheral area may be arranged adjacent to a display area (DA).
  • the peripheral area (PA) may surround the display area (DA).
  • a subpixel (PX) may not be arranged in the peripheral area (PA).
  • the peripheral area (PA) may include a pad area (PADA).
  • the pad area (PADA) may be arranged outside the display area (DA).
  • a plurality of pad areas (PADA) may be provided.
  • the pad area (PADA) may include a plurality of pad areas (PADA).
  • the pad areas (PADA) may be arranged in a direction parallel to a first direction (e.g., the x direction).
  • FIGS. 3a and 3b illustrate that the pad area (PADA) is positioned outside the display area (DA) in the -y direction, in other embodiments, the pad area (PADA) may be positioned outside the display area (DA) in the y direction, the -x direction, or the x direction.
  • a plurality of pads may be arranged in the pad area (PADA).
  • the pad area (PADA) is exposed without being covered by an insulating layer and may be electrically connected to a control unit (not shown) such as a flexible printed circuit board or a driving driver IC chip.
  • the control unit may convert a plurality of image signals transmitted from the outside into a plurality of image data signals and transmit the converted signals to the display area (DA) through the pads of the pad area (PADA).
  • control unit may receive a vertical synchronization signal, a horizontal synchronization signal, and a clock signal, generate a control signal for controlling the driving of the scan drivers (41, 42), and transmit the control signal to the scan drivers (41, 42) through the pad (56) of the pad area (PADA).
  • the control unit can transmit different voltages to the first power voltage line (20) and the second power voltage line (30) through the pads (55) and (57) of the pad area (PADA), respectively.
  • the fan-out wirings (FL) can transmit various signals and/or voltages to the display area (DA).
  • the peripheral area (PA) may include external circuits for driving subpixels (PX).
  • PX subpixels
  • a first power voltage line (20), a second power voltage line (30), a first scan driver (41), a second scan driver (42), and a fan-out wiring (FL) may be arranged in the peripheral area (PA).
  • the first power voltage line (20) may be arranged between the pad area (PADA) and the display area (DA).
  • the first power voltage line (20) may be arranged to correspond to the lower part of the display area (DA) in the peripheral area (PA).
  • the first power voltage line (20) may include a first-first power voltage line (21) extending in a second direction (e.g., y direction) and a first-second power voltage line (22) connected to the first-first power voltage line (21) and extending in a first direction (e.g., x direction).
  • the first power voltage line (20) may be electrically connected to a driving voltage line (PL) arranged in the display area (DA).
  • the first power voltage line (20) may be electrically connected to a pad (55) of the pad area (PADA).
  • the second power voltage line (30) can transmit a different voltage from the first power voltage line (20) and can be arranged between the pad area (PADA) and the display area (DA).
  • the second power voltage line (30) can be arranged to partially surround the display area (DA) in the peripheral area (PA).
  • the second power voltage line (30) can extend along the remaining sides of the display area (DA) except for one side adjacent to the first power voltage line (20).
  • the present invention is not limited thereto.
  • the second power voltage line (30) can be arranged to correspond to all sides of the display area (DA).
  • various modifications are possible, such as the second power voltage line (30) can be arranged to correspond to one side or two sides of the display area (DA).
  • the second power voltage line (30) can be electrically connected to the pad (57) of the pad area (PADA).
  • the first power supply voltage line (20) can provide a driving voltage (ELVDD, see FIG. 4a) to each subpixel (PX), and the second power supply voltage line (30) can provide a common voltage (ELVSS, see FIG. 4a) to each subpixel (PX).
  • the driving voltage (ELVDD) can be provided to each subpixel (PX) through a driving voltage line (PL) electrically connected to the first power supply voltage line (20).
  • the common voltage (ELVSS) can be connected to a counter electrode of an organic light-emitting diode provided in each subpixel (PX) and a peripheral area (PA).
  • the first scan driver (41) can apply a scan signal to each subpixel (PX) through a scan line (SL).
  • the second scan driver (42) can be positioned on the opposite side of the first scan driver (41) with respect to the display area (DA) and can be approximately parallel to the first scan driver (41).
  • Some of the subpixel circuits of the subpixels (PX) arranged in the display area (DA) can be electrically connected to the first scan driver (41), and the rest can be electrically connected to the second scan driver (42).
  • FIG. 3A illustrates an embodiment in which the scan drivers (41, 42) are arranged on both sides of the display area (DA), the present invention is not limited thereto.
  • the scan drivers (41, 42) may be arranged on only one side of the display area (DA), or, when the scan drivers (41, 42) are arranged on a printed circuit board or the like, they may not be arranged in the peripheral area (PA), and various other modifications are possible.
  • a fan-out wiring (FL) may extend from a pad area (PADA) to a display area (DA) and overlap with a peripheral area (PA) in a plan view.
  • a plurality of fan-out wirings (FL) may be provided.
  • the fan-out wiring (FL) may be a signal line.
  • the fan-out wiring (FL) may be electrically connected to a data line (DL).
  • the fan-out wiring (FL) may be a voltage line.
  • the fan-out wiring (FL) may be electrically connected to pads (51, 52, 53, 54) of the pad area (PADA), respectively.
  • the fan-out wiring (FL) may transmit an electrical signal and/or voltage received from a control unit through the pad area (PADA) to the display area (DA).
  • the fan-out wiring (FL) may overlap at least a portion of the first power voltage line (20) in the plan view.
  • the fan-out wiring (FL) may overlap a portion of the first-first power voltage line (21).
  • a sealing member (500) may be positioned in a peripheral area (PA) and may surround a display area (DA) in a plan view.
  • the sealing member (500) may be positioned between a pad area (PADA) and the display area (DA).
  • a fan-out wiring (FL) may extend across the sealing member (500) in a plan view.
  • FIG. 4a is an equivalent circuit diagram schematically illustrating one subpixel of a display panel according to one embodiment.
  • a subpixel may include a subpixel circuit (PC) and a light-emitting element (LED) electrically connected to the subpixel circuit (PC).
  • the subpixel circuit (PC) may include a driving transistor (T1), a switching transistor (T2), and a first storage capacitor (Cst).
  • the subpixel (PX) may emit light of, for example, red, green, or blue, or may emit light of, for example, red, green, blue, or white, through the light-emitting element (LED).
  • the switching transistor (T2) is connected to the scan line (SL) and the data line (DL), and can transmit the data voltage or data signal (Dm) input from the data line (DL) to the driving transistor (T1) according to the scan voltage or scan signal (Sn) input from the scan line (SL).
  • the first storage capacitor (Cst) is connected to the switching transistor (T2) and the driving voltage line (PL), and can store a voltage corresponding to the difference between the voltage received from the switching transistor (T2) and the driving voltage (ELVDD) supplied to the driving voltage line (PL).
  • a driving transistor (T1) is connected to a driving voltage line (PL) and a first storage capacitor (Cst), and can control a driving current flowing through a light-emitting element (LED) from the driving voltage line (PL) in response to a voltage value stored in the first storage capacitor (Cst).
  • the light-emitting element (LED) can emit light having a predetermined brightness by the driving current.
  • An opposite electrode (e.g., a cathode) of the light-emitting element (LED) can be supplied with a common voltage (ELVSS).
  • FIG. 4a illustrates that the subpixel circuit (PC) includes two transistors and one storage capacitor, in other embodiments, the subpixel circuit (PC) may include three or more transistors.
  • FIG. 4b is an equivalent circuit diagram schematically illustrating one subpixel (PX) of a display panel according to another embodiment.
  • the subpixel circuit (PC) may include a plurality of transistors (T1 to T7), a first storage capacitor (Cst), and a second storage capacitor (Cbt).
  • the plurality of transistors (T1 to T7), the first storage capacitor (Cst), and the second storage capacitor (Cbt) may be connected to signal lines (SL1, SL2, SLp, SLn, EL, DL), a first initialization voltage line (VIL1), a second initialization voltage line (VIL2), and a driving voltage line (PL).
  • at least one of the signal lines, the first and second initialization voltage lines (VIL1, VIL2), and/or the driving voltage line (PL) may be shared by neighboring subpixels (PX).
  • the plurality of transistors (T1 to T7) may include a driving transistor (T1), a switching transistor (T2), a compensation transistor (T3), a first initialization transistor (T4), an operation control transistor (T5), a light emission control transistor (T6), and a second initialization transistor (T7).
  • a driving transistor T1
  • T2 switching transistor
  • T3 compensation transistor
  • T4 first initialization transistor
  • T5 operation control transistor
  • T6 light emission control transistor
  • T7 second initialization transistor
  • the present invention is not necessarily limited thereto.
  • a light emitting diode may include a subpixel electrode and a counter electrode, and the subpixel electrode of the LED may be connected to a driving transistor (T1) via a light emission control transistor (T6) to receive a driving current, and the counter electrode may be provided with a common voltage (ELVSS).
  • the LED may generate light having a brightness corresponding to the driving current.
  • the LED may be an organic light emitting diode including an organic light emitting layer.
  • the driving voltage line (PL) can transmit a driving voltage (ELVDD) to the driving transistor (T1).
  • the first initialization voltage line (VIL1) can transmit a first initialization voltage (Vint1) that initializes the driving transistor (T1) to the subpixel circuit (PC).
  • the second initialization voltage line (VIL2) can transmit a second initialization voltage (Vint2) that initializes the light emitting element (LED) to the subpixel circuit (PC).
  • the compensation transistor (T3) and the first initialization transistor (T4) are implemented as NMOS (n-channel MOSFETs), and the remaining transistors can be implemented as PMOS (p-channel MOSFETs).
  • the drain region of the driving transistor (T1) may be electrically connected to a light-emitting element (LED) via a light-emitting control transistor (T6).
  • the driving transistor (T1) may receive a data signal (Dm) according to a switching operation of the switching transistor (T2) and supply a driving current to the light-emitting element (LED).
  • the switching transistor (T2) can be turned on in response to a first scan signal (Sn1) transmitted through a first scan line (SL1) and perform a switching operation to transmit a data signal (Dm) transmitted through a data line (DL) to a source region of the driving transistor (T1).
  • the gate electrode of the compensation transistor (T3) may be connected to the second scan line (SL2).
  • the source region of the compensation transistor (T3) may be connected to the drain region of the driving transistor (T1) and may be connected to the subpixel electrode of the light emitting element (LED) via the light emission control transistor (T6).
  • the drain region of the compensation transistor (T3) may be connected to one electrode of the first storage capacitor (Cst), the source region of the first initialization transistor (T4), and the gate electrode of the driving transistor (T1).
  • the compensation transistor (T3) is turned on in response to the second scan signal (Sn2) received through the second scan line (SL2) to connect the gate electrode and the drain region of the driving transistor (T1) to each other, thereby diode-connecting the driving transistor (T1).
  • a gate electrode of a first initialization transistor may be connected to a previous scan line (SLp).
  • a drain region of the first initialization transistor (T4) may be connected to a first initialization voltage line (VIL1).
  • a source region of the first initialization transistor (T4) may be connected to one electrode of a first storage capacitor (Cst), a drain region of a compensation transistor (T3), and a gate electrode of a driving transistor (T1).
  • the first initialization transistor (T4) may be turned on according to a previous scan signal (Sn-1) received through the previous scan line (SLp) to transmit a first initialization voltage (Vint1) to a gate electrode of the driving transistor (T1) to perform an initialization operation of initializing a voltage of the gate electrode of the driving transistor (T1).
  • the gate electrode of the second initialization transistor (T7) may be connected to the subsequent scan line (SLn).
  • the source region of the second initialization transistor (T7) may be connected to the subpixel electrode of the light emitting element (LED).
  • the drain region of the second initialization transistor (T7) may be connected to the second initialization voltage line (VIL2).
  • the second initialization transistor (T7) may be turned on according to the subsequent scan signal (Sn+1) transmitted through the subsequent scan line (SLn) to initialize the subpixel electrode of the light emitting element (LED).
  • the first storage capacitor (Cst) may include a first capacitor electrode (CE1) and a second capacitor electrode (CE2).
  • the first capacitor electrode (CE1) may be connected to a gate electrode of a driving transistor (T1)
  • the second capacitor electrode (CE2) may be connected to a driving voltage line (PL).
  • the first storage capacitor (Cst) may store and maintain a voltage corresponding to a difference between voltages across the driving voltage line (PL) and the gate electrode of the driving transistor (T1), thereby maintaining a voltage applied to the gate electrode of the driving transistor (T1).
  • the second storage capacitor (Cbt) may include a third capacitor electrode (CE3) and a fourth capacitor electrode (CE4).
  • the third capacitor electrode (CE3) may be connected to the first scan line (SL1) and the gate electrode of the switching transistor (T2).
  • the fourth capacitor electrode (CE4) may be connected to the gate electrode of the driving transistor (T1) and the first capacitor electrode (CE1) of the first storage capacitor (Cst).
  • the second storage capacitor (Cbt) may be a boosting capacitor, and when the first scan signal (Sn1) of the first scan line (SL1) is a voltage that turns off the switching transistor (T2), the second storage capacitor (Cbt) may increase the voltage of the node (N) to decrease the voltage (black voltage) that displays black.
  • each sub-pixel circuit (PC) according to one embodiment is as follows.
  • the first initialization transistor (T4) is turned on in response to the previous scan signal (Sn-1), and the driving transistor (T1) can be initialized by the first initialization voltage (Vint1) supplied from the first initialization voltage line (VIL1).
  • a switching transistor (T2) and a compensation transistor (T3) may be turned on in response to the first scan signal (Sn1) and the second scan signal (Sn2).
  • the driving transistor (T1) may be diode-connected by the turned-on compensation transistor (T3) and may be forward-biased.
  • a voltage obtained by compensating for a threshold voltage of the driving transistor (T1) from a data signal (Dm) supplied from a data line (DL) may be applied to a gate electrode of the driving transistor (T1).
  • a driving voltage (ELVDD) and a compensation voltage are applied to both ends of the first storage capacitor (Cst), and a charge corresponding to a voltage difference between the two ends of the first storage capacitor (Cst) can be stored in the first storage capacitor (Cst).
  • the operation control transistor (T5) and the light emission control transistor (T6) can be turned on by the light emission control signal (En) supplied from the light emission control line (EL).
  • a driving current is generated according to the voltage difference between the voltage of the gate electrode of the driving transistor (T1) and the driving voltage (ELVDD), and the driving current can be supplied to the light emitting element (LED) through the light emission control transistor (T6).
  • the second initialization transistor (T7) is turned on in response to the subsequent scan signal (Sn+1), and the light emitting element (LED) is initialized by the second initialization voltage (Vint2) supplied from the second initialization voltage line (VIL2).
  • At least one of the plurality of transistors may be provided as an oxide-based transistor including an oxide semiconductor, and the remaining transistors may be provided as silicon-based transistors including a silicon semiconductor.
  • a driving transistor (T1) that directly affects the brightness of a display device is configured to include a semiconductor layer made of polycrystalline silicon having high reliability, thereby enabling a high-resolution display device to be implemented.
  • oxide semiconductors have high carrier mobility and low leakage current, so even with long driving times, the voltage drop may not be significant. In other words, even when driving at low frequencies, the color change of the image due to the voltage drop is not significant, so low-frequency driving is possible.
  • oxide semiconductors have the advantage of low leakage current
  • the compensation transistor (T3), the first initialization transistor (T4), and the second initialization transistor (T7) connected to the gate electrode of the driving transistor (T1) as an oxide semiconductor, leakage current that may flow to the gate electrode of the driving transistor (T1) can be prevented while reducing power consumption.
  • FIG. 5 is a plan view illustrating a portion of a display panel according to one embodiment, and is an enlarged plan view illustrating part D of FIG. 3B.
  • FIGS. 6A to 6E are plan views illustrating a portion of the display panel illustrated in FIG. 5, respectively, according to one embodiment.
  • FIG. 7 is a diagram schematically illustrating a cross-section taken along line B-B' of FIG. 3B and line I-I' of FIG. 5 according to one embodiment
  • FIG. 8 is a diagram schematically illustrating a cross-section taken along line B-B' of FIG. 3B and line II-II' of FIG. 5 according to one embodiment
  • FIG. 9 is a diagram schematically illustrating a cross-section taken along line B-B' of FIG. 3B and line III-III' of FIG. 5 according to one embodiment.
  • the display panel (10) in the display area (DA) may include a substrate (100), an inorganic insulating layer (200), a subpixel circuit (PC) organic insulating layer (OIL), a light emitting element layer (300), a sealing substrate (400) as a sealing structure, and a filling layer (700).
  • the substrate (100) includes a display area (DA) and a peripheral area (PA) and may include a glass material or a polymer resin.
  • the substrate (100) may have an alternating laminated structure of a base layer including a polymer resin and a barrier layer including an inorganic insulating material such as silicon oxide or silicon nitride.
  • the substrate may include a first base layer (101), a first barrier layer (103), a second base layer (105), and a second barrier layer (107) that are sequentially laminated.
  • Each of the first base layer (101) and the second base layer (105) may include a polymer resin, and each of the first barrier layer (103) and the second barrier layer (107) may include an inorganic insulating material.
  • the inorganic insulating layer (200) may be disposed on the substrate (100) and may overlap the display area (DA) and the peripheral area (PA).
  • the inorganic insulating layer (200) may include a buffer layer (211), a first inorganic insulating layer (213), a second inorganic insulating layer (215), a third inorganic insulating layer (217), a fourth inorganic insulating layer (218), and a fifth inorganic insulating layer (219).
  • the buffer layer (211), the first inorganic insulating layer (213), the second inorganic insulating layer (215), the third inorganic insulating layer (217), the fourth inorganic insulating layer (218), and the fifth inorganic insulating layer (219) may be sequentially laminated on the substrate (100).
  • the subpixel circuit (PC) may include at least one transistor and at least one capacitor.
  • the subpixel circuit (PC) may include a first transistor (TFT1), a second transistor (TFT2), and a first storage capacitor (Cst).
  • the first transistor (TFT1) may include a first semiconductor layer (Act1), a first gate electrode (GE1), a first source electrode (SE1), and a first drain electrode (DE1).
  • the second transistor (TFT2) may include a second semiconductor layer (Act2), a second gate electrode (GE2), a second source electrode (SE2), and a second drain electrode (DE2).
  • the first storage capacitor (Cst) may include a first capacitor electrode (CE1) and a second capacitor electrode (CE2).
  • a buffer layer (211) may be disposed on the substrate (100).
  • the buffer layer (211) may include an inorganic insulating material such as silicon nitride, silicon oxynitride, and silicon oxide, and may be a single layer or multiple layers including the aforementioned inorganic insulating material.
  • a lower metal layer may be disposed between the substrate (100) and the buffer layer (211).
  • the lower metal layer (BML) may overlap at least one of the first semiconductor layer (Act1) and the second semiconductor layer (Act2) in a plan view.
  • a constant voltage or a signal may be applied to the lower metal layer (BML).
  • the lower metal layer (BML) may include a conductive material including molybdenum (Mo), aluminum (Al), copper (Cu), or titanium (Ti), and may be formed as a multilayer or single layer including the above materials. Since the lower metal layer (BML) overlaps at least one of the first semiconductor layer (Act1) and the second semiconductor layer (Act2) in a plan view, the characteristics of at least one of the first transistor (TFT1) and the second transistor (TFT2) may be improved.
  • the first semiconductor layer (Act1) and the second semiconductor layer (Act2) may include an oxide semiconductor.
  • the first semiconductor layer (Act1) may include a silicon semiconductor
  • the second semiconductor layer (Act2) may include an oxide semiconductor.
  • the first semiconductor layer (Act1) and the second semiconductor layer (Act2) may include a channel region and a source region and a drain region respectively disposed on both sides of the channel region.
  • the first semiconductor layer (Act1) may be disposed between the buffer layer (211) and the first inorganic insulating layer (213).
  • the first semiconductor layer (Act1) may include a silicon semiconductor.
  • the first semiconductor layer (Act1) may include polysilicon or amorphous silicon.
  • the first inorganic insulating layer (213) may be disposed on the buffer layer (211) and the first semiconductor layer (Act1). In one embodiment, the first inorganic insulating layer (213) may be a first gate insulating layer.
  • the first inorganic insulating layer (213) may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, or zinc oxide.
  • the first gate electrode (GE1) may be disposed between the first inorganic insulating layer (213) and the second inorganic insulating layer (215).
  • the first capacitor electrode (CE1) may be disposed between the first inorganic insulating layer (213) and the second inorganic insulating layer (215).
  • the first gate electrode (GE1) may overlap the first semiconductor layer (Act1). In one embodiment, the first gate electrode (GE1) may overlap the channel region of the first semiconductor layer (Act1).
  • the first capacitor electrode (CE1) and the first gate electrode (GE1) may be integral.
  • the present invention is not limited thereto, and in another embodiment, the first capacitor electrode (CE1) may be spaced apart from the first gate electrode (GE1).
  • the first gate electrode (GE1) and the first capacitor electrode (CE1) may be arranged in the same layer and may include the same material.
  • the first gate electrode (GE1), the second gate electrode (GE2), and the first capacitor electrode (CE1) may include a conductive material including molybdenum (Mo), aluminum (Al), copper (Cu), or titanium (Ti), and may be provided as a multilayer or single layer including the above materials.
  • the second inorganic insulating layer (215) may be disposed on the first gate electrode (GE1), the first capacitor electrode (CE1), and the first inorganic insulating layer (213).
  • the second inorganic insulating layer (215) may be a second gate insulating layer and may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, or zinc oxide.
  • the second capacitor electrode (CE2) may be disposed on the second inorganic insulating layer (215) and may overlap the first gate electrode (GE1) therebelow.
  • the second capacitor electrode (CE2) and the first gate electrode (GE1) may overlap with the second inorganic insulating layer (215) therebetween to form a first storage capacitor (Cst).
  • the second capacitor electrode (CE2) may be disposed on the second inorganic insulating layer (215) and may overlap the first capacitor electrode (CE1) in a plan view.
  • the first capacitor electrode (CE1) and the second capacitor electrode (CE2) may constitute a first storage capacitor (Cst).
  • the second capacitor electrode (CE2) may include a conductive material including molybdenum (Mo), aluminum (Al), copper (Cu), or titanium (Ti), and may be provided in a multilayer or single layer including the above materials.
  • the third inorganic insulating layer (217) may be disposed on the second capacitor electrode (CE2) and the second inorganic insulating layer (215). In one embodiment, the third inorganic insulating layer (217) may be a first interlayer insulating layer.
  • the third inorganic insulating layer (217) may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, or zinc oxide.
  • the second semiconductor layer (Act2) may be disposed on the third inorganic insulating layer (217).
  • the second semiconductor layer (Act2) may include an oxide semiconductor.
  • the second semiconductor layer (Act2) may be formed of a Zn oxide-based material, such as Zn oxide, In—Zn oxide, Ga—In—Zn oxide, etc.
  • the second semiconductor layer (Act2) may be formed of an IGZO (In—Ga—Zn—O), ITZO (In—Sn—Zn—O), or IGTZO (In—Ga—Sn—Zn—O) semiconductor containing a metal such as indium (In), gallium (Ga), or tin (Sn) in zinc oxide.
  • the fourth inorganic insulating layer (218) may be disposed on the second semiconductor layer (Act2) and the third inorganic insulating layer (217). In one embodiment, the fourth inorganic insulating layer (218) may be a third gate insulating layer. In one embodiment, the fourth inorganic insulating layer (218) may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, or zinc oxide.
  • the second gate electrode (GE2) may be disposed on the fourth inorganic insulating layer (218) and may be disposed between the fourth inorganic insulating layer (218) and the fifth inorganic insulating layer (219).
  • the second gate electrode (GE2) may include a conductive material including molybdenum (Mo), aluminum (Al), copper (Cu), or titanium (Ti), and may be provided as a multilayer or single layer including the above materials.
  • the first source electrode (SE1), the first drain electrode (DE1), the second source electrode (SE2), and the second drain electrode (DE2) may be disposed on a fifth inorganic insulating layer (219).
  • the fifth inorganic insulating layer (219) may be a second interlayer insulating layer.
  • the fifth inorganic insulating layer (219) may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, or zinc oxide.
  • the first source electrode (SE1) and the first drain electrode (DE1) may be connected to the first semiconductor layer (Act1) through contact holes of the insulating layers.
  • the second source electrode (SE2) and the second drain electrode (DE2) can be electrically connected to the second semiconductor layer (Act2) through contact holes in the insulating layers.
  • the first source electrode (SE1), the first drain electrode (DE1), and the second source electrode (SE2), the second drain electrode (DE2) may be arranged in the same layer and may include the same material.
  • the first source electrode (SE1), the first drain electrode (DE1), the second source electrode (SE2), and the second drain electrode (DE2) may include a conductive material including molybdenum (Mo), aluminum (Al), copper (Cu), or titanium (Ti), and may be provided as a multilayer or single layer including the above materials.
  • the first source electrode (SE1), the first drain electrode (DE1), the second source electrode (SE2), and the second drain electrode (DE2) may have a multilayer structure of Ti/Al/Ti.
  • the lower gate electrode (BGE) may be disposed under the second semiconductor layer (Act2). In one embodiment, the lower gate electrode (BGE) may be disposed between the second inorganic insulating layer (215) and the third inorganic insulating layer (217). In one embodiment, the lower gate electrode (BGE) may receive a gate signal.
  • the second transistor (TFT2) may have a dual gate electrode structure in which gate electrodes are disposed on the upper and lower portions of the second semiconductor layer (Act2).
  • the lower gate electrode (BGE) may be disposed on the same layer as the second capacitor electrode (CE2) and may include the same material.
  • the gate line (GWL) may be disposed between the fourth inorganic insulating layer (218) and the fifth inorganic insulating layer (219). In one embodiment, the gate line (GWL) may be electrically connected to the lower gate electrode (BGE) through a contact hole provided in the insulating layers.
  • the gate line (GWL) may be disposed in the same layer as the second gate electrode (GE2) and may include the same material.
  • the gate line (GWL) may be integral with the second gate electrode (GE2).
  • the organic insulating layer (OIL) may be disposed on the inorganic insulating layer (200), the first source electrode (SE1), the first drain electrode (DE1), the second source electrode (SE2), and the second drain electrode (DE2).
  • the organic insulating layer (OIL) may include a first organic insulating layer (OIL1), a second organic insulating layer (OIL2), and a third organic insulating layer (OIL3).
  • the organic insulating layer (OIL) may include an organic material.
  • the first organic insulating layer (OIL1), the second organic insulating layer (OIL2), and the third organic insulating layer (OIL3) may include organic insulators such as general-purpose polymers such as polymethylmethacrylate (PMMA) or polystyrene (PS), polymer derivatives having phenolic groups, acrylic polymers, imide polymers, aryl ether polymers, amide polymers, fluorinated polymers, p-xylene polymers, vinyl alcohol polymers, and blends thereof.
  • organic insulators such as general-purpose polymers such as polymethylmethacrylate (PMMA) or polystyrene (PS), polymer derivatives having phenolic groups, acrylic polymers, imide polymers, aryl ether polymers, amide polymers, fluorinated polymers, p-xylene polymers, vinyl alcohol polymers, and blends thereof.
  • the first connection electrode (CD1) may be disposed on the first organic insulating layer (OIL1). At this time, the first connection electrode (CD1) may be connected to the first drain electrode (DE1) or the first source electrode (SE1) through a contact hole of the first organic insulating layer (OIL1).
  • the first connection electrode (CD1) may include a conductive material including molybdenum (Mo), aluminum (Al), copper (Cu), titanium (Ti), or the like, and may be formed as a multilayer or single layer including the above materials.
  • the second organic insulating layer (OIL2) and the third organic insulating layer (OIL3) may be disposed to cover the first connection electrode (CD1).
  • the light emitting element layer (300) may be disposed on an organic insulating layer (OIL) and may include a light emitting element (LED) and a bank layer (340).
  • the light emitting element (LED) may include a subpixel electrode (310), a light emitting layer (320), and a counter electrode (330).
  • the light emitting element (LED) may be electrically connected to a subpixel circuit (PC) through a contact hole of the organic insulating layer (OIL).
  • the subpixel electrode (310) of the light emitting element (LED) may be electrically connected to a first connection electrode (CD1) through a contact hole of the organic insulating layer (OIL).
  • the subpixel electrode (310) may be disposed on an organic insulating layer (OIL) and may be electrically connected to a subpixel circuit (PC).
  • the organic insulating layer (OIL) may have a contact hole.
  • the subpixel electrode (310) may be electrically connected to the subpixel circuit (PC) through the contact hole of the organic insulating layer (OIL).
  • the subpixel electrode (310) may be electrically connected to a first source electrode (SE1) or a first drain electrode (DE1).
  • the subpixel electrode (310) may include a conductive oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium oxide (In 2 O 3 : indium oxide), indium gallium oxide (IGO), or aluminum zinc oxide (AZO).
  • the subpixel electrode (310) may include a reflective film including silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), or a compound thereof.
  • the subpixel electrode (310) may further include a film formed of ITO, IZO, ZnO or In 2 O 3 above/below the aforementioned reflective film.
  • a bank layer (340) having an opening (340OP) exposing a central portion of the subpixel electrode (310) may be disposed on the subpixel electrode (310).
  • the bank layer (340) may include an organic insulating material and/or an inorganic insulating material.
  • the bank layer (340) may include a light-blocking material.
  • the opening (340OP) of the bank layer (340) may define an emission area of light emitted from a light-emitting element (LED).
  • the bank layer (340) may further include a spacer (not shown) protruding in the thickness direction of the substrate (100).
  • the spacer may protrude from the bank layer (340) in a third direction (e.g., the z-direction).
  • the bank layer (340) including the spacer may be formed using a halftone mask.
  • the spacer may include a different material from the bank layer (340) and may be disposed on the bank layer (340).
  • a light-emitting layer (320) may be disposed in the opening (340OP) of the bank layer (340).
  • the light-emitting layer (320) may include a polymer or a low-molecular organic material that emits light of a predetermined color.
  • a first functional layer and a second functional layer may be disposed below and above the light-emitting layer (320), respectively.
  • the first functional layer may include, for example, a hole transport layer (HTL) or a hole transport layer and a hole injection layer (HIL).
  • the second functional layer is an optional component disposed on the light-emitting layer (320).
  • the second functional layer may include an electron transport layer (ETL) and/or an electron injection layer (EIL).
  • the first functional layer and/or the second functional layer may be a common layer formed to entirely cover the substrate (100), similar to the counter electrode (330) described below.
  • the counter electrode (330) may be disposed on the light-emitting layer (320) and may be made of a conductive material having a low work function.
  • the counter electrode (330) may include a (semi-)transparent layer including silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), or an alloy thereof.
  • the counter electrode (330) may further include a layer such as ITO, IZO, ZnO, or In 2 O 3 on the (semi-)transparent layer including the aforementioned materials.
  • a sealing substrate (400) may be placed on a light-emitting element (LED).
  • a filling layer (700) may be placed between the light-emitting element (LED) and the sealing substrate (400) in the display area (DA).
  • the filling layer (700) may include a filler.
  • the display panel may include a fan-out wiring (FL) and a first-first power voltage line (21) of the first power voltage line (20, refer to FIG. 3b).
  • a fan-out wiring (FL) may be disposed in a peripheral area (PA) and may extend from a pad area (PADA, see FIG. 3b) to a display area (DA, see FIG. 3b). In one embodiment, the fan-out wiring (FL) may extend in a second direction (e.g., the y-direction). In another embodiment, the fan-out wiring (FL) may extend in a direction crossing the first direction (e.g., the x-direction) and the second direction (e.g., the y-direction). The fan-out wiring (FL) may be provided in multiple numbers. In one embodiment, although FIG. 5 illustrates four fan-out wirings (FL) including a contact portion (CTP), the number of fan-out wirings (FL) may be four or more.
  • the first power voltage line (20) may be arranged in the peripheral area (PA).
  • the first power voltage line (20) may be arranged between the pad area (PADA, see FIG. 3b) and the display area (DA, see FIG. 3b).
  • the first-first power voltage line (21) of the first power voltage line (20) may extend in the second direction (e.g., the y direction).
  • each of the fan-out wirings (FL) may overlap at least a portion of the first power voltage line (20).
  • the width of the first power voltage line (20) in the first direction e.g., the x direction
  • the structure of the 1-1 power voltage line (21) and the fan-out wiring (FL) is described assuming that the 1st power voltage line (20), for example, the 1-1 power voltage line (21), and the fan-out wiring (FL) overlap.
  • the same description can be applied to the structure of the 2nd power voltage line (30, see FIG. 3a) and the fan-out wiring (FL) when the 2nd power voltage line (30, see FIG. 3a) and the fan-out wiring (FL) overlap.
  • the fan-out wiring (FL) may include first fan-out wirings (FL1) and second fan-out wirings (FL2).
  • the second fan-out wiring (FL2) may be arranged alternately with adjacent first fan-out wirings (FL1) in a plan view.
  • the second fan-out wiring (FL2) may be arranged between adjacent first fan-out wirings (FL1) in a plan view.
  • the first fan-out wiring (FL1) may be arranged between adjacent second fan-out wirings (FL2) in a plan view.
  • the second fan-out wiring (FL2) may have a different wiring structure from the first fan-out wiring (FL1), such as being arranged on a different layer or including a different material from the first fan-out wiring (FL1).
  • the fan-out wiring (FL) may include only the first fan-out wirings (FL1) or the second fan-out wirings (FL2). In the following description, it is assumed that the fan-out wiring (FL) includes the first fan-out wirings (FL1) and the second fan-out wirings (FL2).
  • a fan-out wiring may include a first sub-wiring and a second sub-wiring.
  • the first sub-wiring may be arranged closer to the pad area (PADA) than the second sub-wiring
  • the second sub-wiring may be arranged closer to the display area (DA) than the first sub-wiring.
  • the first fan-out wiring (FL1) may include a first-first sub-wiring (FL1a) and a first-second sub-wiring (FL1b).
  • the first-first sub-wiring (FL1a) of the first fan-out wiring (FL1) may be arranged closer to the pad area (PADA) than the first-second sub-wiring (FL1b).
  • the second fan-out wiring (FL2) may include a second-first sub-wiring (FL2a) and a second-second sub-wiring (FL2b).
  • the 2-1 sub-wiring (FL2a) of the 2nd fan-out wiring (FL2) can be placed closer to the pad area (PADA) than the 2-2 sub-wiring (FL2b).
  • the first sub-wiring and the second sub-wiring of the fan-out wiring (FL) may be arranged in different layers.
  • the first sub-wiring of the fan-out wiring (FL) may be arranged on an inorganic insulating layer (200), and the second sub-wiring of the fan-out wiring (FL) may be inserted into the inorganic insulating layer (200).
  • the first sub-wiring of the fan-out wiring (FL) may be arranged between the inorganic insulating layer (200) and the first organic insulating layer (OIL1), or between the first organic insulating layer (OIL1) and the second organic insulating layer (OIL2).
  • the second sub-wiring of the fan-out wiring (FL) may be arranged between the first inorganic insulating layer (213) and the second inorganic insulating layer (215), or between the second inorganic insulating layer (215) and the third inorganic insulating layer (217).
  • the second sub-wiring of the fan-out wiring (FL) can be electrically connected to the first sub-wiring at the contact portion (CTP).
  • the first-first sub-wiring (FL1a) and the first-second sub-wiring (FL1b) of the first fan-out wiring (FL1) may be arranged on different layers.
  • the first-first sub-wiring (FL1a) of the first fan-out wiring (FL1) may be arranged between the fifth inorganic insulating layer (219) and the first organic insulating layer (OIL1).
  • the first-first sub-wiring (FL1a) may be arranged on the same layer as the first source electrode (SE1), the first drain electrode (DE1), the second source electrode (SE2), and the second drain electrode (DE2) arranged in the display area (DA), and may include the same material.
  • the first-second sub-wiring (FL1b) may be arranged between the second inorganic insulating layer (215) and the third inorganic insulating layer (217).
  • the first-second sub-wiring (FL1b) may be arranged on the same layer as the second capacitor electrode (CE2) of the first storage capacitor (Cst) of the display area (DA) and may include the same material.
  • the first-first sub-wiring (FL1a) and the first-second sub-wiring (FL1b) of the first fan-out wiring (FL1) in the plan view can be electrically connected at the first contact portion (CTP1).
  • the first-second sub-wiring (FL1b) of the first fan-out wiring (FL1) can be connected to the first-first sub-wiring (FL1a) through the contact hole (CT1) of the first contact portion (CTP1).
  • the second-first sub-wiring (FL2a) and the second-second sub-wiring (FL2b) of the second fan-out wiring (FL2) may be arranged on different layers.
  • the second-first sub-wiring (FL2a) of the second fan-out wiring (FL2) may be arranged between the first organic insulating layer (OIL1) and the second organic insulating layer (OIL2).
  • the second-first sub-wiring (FL2a) may be arranged on the same layer as the first connection electrode (CD1) of the display area (DA) and may include the same material.
  • the second-second sub-wiring (FL2b) may be arranged between the first inorganic insulating layer (213) and the second inorganic insulating layer (215).
  • the second-second sub-wiring (FL2b) is arranged on the same layer as the first capacitor electrode (CE1) and the first gate electrode (GE1) arranged in the display area (DA), and may include the same material.
  • the second-first sub-wiring (FL2a) and the second-second sub-wiring (FL2b) of the second fan-out wiring (FL2) in the plan view may be electrically connected at the second contact portion (CTP2).
  • the second-first sub-wiring (FL2a) of the second fan-out wiring (FL2) may be electrically connected to the second-second sub-wiring (FL2b) via the first connecting member (CM1).
  • the second-first sub-wiring (FL2a) of the second fan-out wiring (FL2) may be electrically connected to the first connecting member (CM1) via the contact hole (CT3).
  • the first connecting member (CM1) may be electrically connected to the second-second sub-wiring (FL2b) via the contact hole (CT2).
  • the first connecting member (CM1) may be disposed between the fifth inorganic insulating layer (219) and the first organic insulating layer (OIL1).
  • the first connecting member (CM1) may be disposed on the same layer as the first source electrode (SE1), the first drain electrode (DE1), the second source electrode (SE2), and the second drain electrode (DE2), and may include the same material.
  • the first fan-out wiring (FL1) is provided with a first-first sub-wiring (FL1a) and a first-second sub-wiring (FL1b) arranged in different layers, thereby reducing the resistance of the wiring.
  • the second fan-out wiring (FL2) is provided with a second-first sub-wiring (FL2a) and a second-second sub-wiring (FL2b) arranged in different layers, thereby reducing the resistance of the wiring.
  • the contact portion (CTP) of the fan-out wiring (FL) in the plan view may be located outside the sealing member (500, see FIG. 3b).
  • the first contact portion (CTP1) of the first fan-out wiring (FL1) may be located between the sealing member (500) and the pad area (PADA).
  • the second contact portion (CTP2) of the second fan-out wiring (FL2) may be located between the sealing member (500) and the pad area (PADA). Accordingly, even if a laser is used in the process of bonding the sealing member (500) and the sealing substrate (400), it is possible to prevent the first sub-wiring of the fan-out wiring (FL) arranged on the inorganic insulating layer (200, see FIGS.
  • the 1-1 sub-wiring (FL1a) of the first fan-out wiring (FL1) and the 2-1 sub-wiring (FL2a) of the second fan-out wiring (FL2) from being damaged by the laser, that is, it is possible to prevent the resistance of the 1-1 sub-wiring (FL1a) of the first fan-out wiring (FL1) and the 2-1 sub-wiring (FL2a) of the second fan-out wiring (FL2) from increasing.
  • the second fan-out wiring (FL2) may be arranged on a different layer from the first fan-out wiring (FL1).
  • the second-first sub-wiring (FL2a) of the second fan-out wiring (FL2) may be arranged on a different layer from the first-first sub-wiring (FL1a) of the first fan-out wiring (FL1).
  • the second-second sub-wiring (FL2b) of the second fan-out wiring (FL2) may be arranged on a different layer from the first-second sub-wiring (FL1b) of the first fan-out wiring (FL1).
  • the present invention is not necessarily limited thereto.
  • the second-first sub-wiring (FL2a) of the second fan-out wiring (FL2) may be arranged on a different layer from the first-first sub-wiring (FL1a) of the first fan-out wiring (FL1), but the second-second sub-wiring (FL2b) of the second fan-out wiring (FL2) may be arranged on the same layer as the first-second sub-wiring (FL1b) of the first fan-out wiring (FL1).
  • the second-first sub-wiring (FL2a) of the second fan-out wiring (FL2) may be arranged on the same layer as the first-first sub-wiring (FL1a) of the first fan-out wiring (FL1), but the second-second sub-wiring (FL2b) of the second fan-out wiring (FL2) may be arranged on a different layer from the first-second sub-wiring (FL1b) of the first fan-out wiring (FL1).
  • the first-first power supply voltage line (21) may include a first sub-power supply voltage line (21a) and a second sub-power supply voltage line (21b).
  • the first sub-power supply voltage line (21a) may be arranged closer to the pad area (PADA) than the second sub-power supply voltage line (21b) in the plan view.
  • the second sub-power supply voltage line (21b) may be arranged closer to the display area (DA) than the first sub-power supply voltage line (21a) in the plan view.
  • the first sub-power voltage line (21a) may overlap the first sub-wire of the fan-out wiring (FL) in the plan view.
  • the first sub-power voltage line (21a) may overlap the first-first sub-wire (FL1a) of the first fan-out wiring (FL1) and the second-first sub-wire (FL2a) of the second fan-out wiring (FL2) in the plan view.
  • the second sub-power voltage line (21b) may overlap the second sub-wire of the fan-out wiring (FL) in the plan view.
  • the second sub-power voltage line (21b) may overlap the first-second sub-wire (FL1b) of the first fan-out wiring (FL1) and the second-second sub-wire (FL2b) of the second fan-out wiring (FL2) in the plan view.
  • the first-first power supply line (21) may include an opening (21H) in the plan view.
  • the openings (21H) may be provided in multiple numbers.
  • the openings (21H) of the first-first power supply line (21) may be located in the first sub-power supply line (21a).
  • the contact portion (CTP) of the fan-out wiring (FL) may be located within the opening (21H) of the first sub-power supply line (21a).
  • each of the first contact portions (CTP1) of the first fan-out wirings (FL1) may be located within a corresponding one of the openings (21H) of the first sub-power supply line (21a) in the plan view.
  • Each of the second contact portions (CTP2) of the second fan-out wirings (FL2) can be located within a corresponding opening (21H) among the openings (21H) of the first sub-power voltage line (21a) in the plan view.
  • the first sub-voltage line (21a) and the second sub-voltage line (21b) may be disposed on different layers.
  • the first sub-voltage line (21a) may be inserted into the inorganic insulating layer (200), and the second sub-voltage line (21b) may be disposed on the inorganic insulating layer (200).
  • the first sub-voltage line (21a) may be disposed between the fourth inorganic insulating layer (218) and the fifth inorganic insulating layer (219).
  • the first sub-voltage line (21a) may be disposed on the same layer as the second gate electrode (GE2) of the second transistor (TFT2) in the display area (DA), and may include the same material.
  • the second sub-voltage line (21b) may be arranged between the first organic insulating layer (OIL1) and the second organic insulating layer (OIL2).
  • the second sub-voltage line (21b) may be arranged on the same layer as the first connection electrode (CD1) and may include the same material.
  • the first sub-power voltage line (21a) may be arranged on a different layer from the first sub-wire of the fan-out wiring (FL).
  • the first sub-power voltage line (21a) may be arranged on a different layer from the 1-1 sub-wire (FL1a) of the first fan-out wiring (FL1).
  • the first sub-power voltage line (21a) may be arranged on a different layer from the 2-1 sub-wire (FL2a) of the second fan-out wiring (FL2).
  • the second sub-power voltage line (21b) may be arranged on a different layer from the second sub-wire of the fan-out wiring (FL).
  • the second sub-power voltage line (21b) may be arranged on a different layer from the first-second sub-wiring (FL1b) of the first fan-out wiring (FL1).
  • the second sub-power voltage line (21b) may be arranged on a different layer from the second-second sub-wiring (FL2b) of the second fan-out wiring (FL2).
  • the first sub-power voltage line (21a) of the first-first power voltage line (21) may be electrically connected to the second sub-power voltage line (21b) through the second connecting member (CM2).
  • the second sub-power voltage line (21b) may be electrically connected to the second connecting member (CM2) through the contact hole (CT5).
  • the second connecting member (CM2) may be electrically connected to the first sub-power voltage line (21a) through the contact hole (CT4).
  • the second connecting member (CM2) may be disposed between the fifth inorganic insulating layer (219) and the first organic insulating layer (OIL1).
  • the second connecting member (CM2) is arranged on the same layer as the first source electrode (SE1), the first drain electrode (DE1), the second source electrode (SE2), and the second drain electrode (DE2), and may include the same material.
  • the fan-out wiring (FL) includes a first sub-wiring arranged on an inorganic insulating layer (200) and a second sub-wiring inserted into the inorganic insulating layer (200), and the 1-1 power voltage line (21) that at least partially overlaps the fan-out wiring (FL) includes a first sub-power voltage line (21a) inserted into the inorganic insulating layer (200) and a second sub-power voltage line (21b) arranged on the inorganic insulating layer (200), and the first sub-power voltage line (21a) of the 1-1 power voltage line (21) overlaps the first sub-wiring of the fan-out wiring (FL) but is arranged on a different layer from the first sub-wiring, and the second sub-power voltage line (21b) of the 1-1 power voltage line (21) overlaps the second sub-wiring of the fan-out wiring (FL) but is arranged on a different layer from the second sub-wiring.
  • the contact portion (CTP) electrically connecting the first sub-wiring and the second sub-wiring of the fan-out wiring (FL) in the plan view can be arranged within the opening (21H) of the 1-1 power voltage line (21).
  • the fan-out wiring (FL) is provided with the first sub-wiring and the second sub-wiring arranged in different layers, so that the resistance of the wiring can be reduced.
  • the fan-out wiring (FL) can be designed to overlap the 1-1 power voltage line (21) without changing the path, so that the dead space of the display device can be reduced.
  • the display device according to the present embodiment can be applied to various electronic devices.
  • An electronic device according to the present embodiment can include the display device described above (e.g., the display device of FIG. 1), and in addition to the display device, can further include a module or device having additional functions.
  • FIG. 10 is a block diagram illustrating an electronic device according to one embodiment.
  • an electronic device (1000) may include a display module (1001), a processor (1002), a memory (1003), and a power module (1004).
  • the processor (1002) may include at least one of a central processing unit (CPU), an application processor (AP), a graphic processing unit (GPU), a communication processor (CP), an image signal processor (ISP), and a controller.
  • CPU central processing unit
  • AP application processor
  • GPU graphic processing unit
  • CP communication processor
  • ISP image signal processor
  • the memory (1003) may store data information necessary for the operation of the processor (1002) or the display module (1001).
  • the processor (1002) executes an application stored in the memory (1003)
  • an image data signal and/or an input control signal is transmitted to the display module (1001), and the display module (1001) can process the received signal and output image information through a display screen.
  • the power module (1004) may include a power supply module, such as a power adapter or a battery device, and a power conversion module that converts power supplied by the power supply module to generate power required for the operation of the electronic device (1000).
  • a power supply module such as a power adapter or a battery device
  • a power conversion module that converts power supplied by the power supply module to generate power required for the operation of the electronic device (1000).
  • At least one of the components of the electronic device (1000) described above may be included in the display device according to the embodiments described above.
  • some of the individual modules functionally included in one module may be included in the display device, while others may be provided separately from the display device.
  • the display device may include a display module (1001), and the processor (1002), memory (1003), and power module (1004) may be provided in the form of other devices within the electronic device (1000) other than the display device.
  • a display module (1001) included in a display device can be driven according to an image data signal and an input control signal received from a processor (1002).
  • FIG. 11 is a schematic diagram illustrating an electronic device according to various embodiments.
  • various electronic devices to which display devices according to embodiments are applied may include not only image display electronic devices such as a smart phone (1000a), a tablet PC (1000b), a laptop (1000c), a TV (1000d), and a desk monitor (1000e), but also wearable electronic devices including display modules such as smart glasses (1000f), a head-mounted display (1000g), and a smart watch (1000h), and vehicle electronic devices (1000i) including display modules such as a CID (Center Information Display) and a room mirror display placed on an instrument panel, center fascia, or dashboard of an automobile.
  • a CID Center Information Display

Landscapes

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Abstract

본 발명의 일 실시예는, 표시영역 및 상기 표시영역 외측에 배치된 패드영역을 포함하는 주변영역을 포함하는 기판, 상기 기판 상에 배치된 무기절연층, 상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층, 평면도에서 상기 패드영역과 상기 표시영역 사이에 배치되며, 개구부를 포함하는 전원전압선, 및 평면도에서 상기 패드영역으로부터 상기 표시영역으로 연장되고 상기 전원전압선의 적어도 일부와 중첩하는 팬아웃배선을 포함하고, 상기 팬아웃배선은 상기 무기절연층 상에 배치된 제1서브배선, 상기 무기절연층에 삽입된 제2서브배선, 및 상기 제1서브배선과 상기 제2서브배선이 전기적으로 연결되는 컨택부를 포함하고, 평면도에서 상기 팬아웃배선의 상기 컨택부는 상기 전원전압선의 상기 개구부 내에 위치하는, 표시 장치를 개시한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 표시 장치는 표시영역과 표시영역 외곽에 위치된 주변영역으로 구획된 기판을 포함한다. 상기 표시영역에는 스캔선과 데이터선이 상호 절연되어 형성되고, 상기 스캔선 및 상기 데이터선에 연결된 복수의 화소들이 배치된다. 또한, 상기 표시영역에는 상기 화소들 각각에 대응하여 트랜지스터 및 상기 트랜지스터와 전기적으로 연결되는 화소전극이 구비된다. 또한, 상기 표시영역에는 상기 화소들에 공통으로 구비되는 대향전극이 구비된다. 주변영역에는 표시영역에 전기적 신호를 전달하는 다양한 배선들, 스캔 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다. 이러한 표시 장치는 그 용도가 다양해지고 있다.
하나 또는 그 이상의 실시예들은 주변영역이 감소되고, 표시 품질이 우수한 표시 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
하나 또는 그 이상의 실시예들에 따르면, 표시 장치는 표시영역 및 상기 표시영역 외측에 배치된 패드영역을 포함하는 주변영역을 포함하는 기판; 상기 기판 상에 배치된 무기절연층; 상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층; 평면도에서 상기 패드영역과 상기 표시영역 사이에 배치되며, 개구부를 포함하는 전원전압선; 및 평면도에서 상기 패드영역으로부터 상기 표시영역으로 연장되고 상기 전원전압선의 적어도 일부와 중첩하는 팬아웃배선;을 포함하고, 상기 팬아웃배선은 상기 무기절연층 상에 배치된 제1서브배선, 상기 무기절연층에 삽입된 제2서브배선, 및 상기 제1서브배선과 상기 제2서브배선이 전기적으로 연결되는 컨택부를 포함하고, 평면도에서 상기 팬아웃배선의 상기 컨택부는 상기 전원전압선의 상기 개구부 내에 위치한다.
일 실시예에서, 상기 무기절연층 상에 배치되며, 차례로 적층된 제1유기절연층, 및 제2유기절연층을 포함하는 유기절연층;을 더 포함하고, 상기 무기절연층은 차례로 적층된 제1무기절연층, 제2무기절연층, 및 제3무기절연층을 포함하고, 상기 팬아웃배선의 상기 제1서브배선은 상기 무기절연층과 상기 제1유기절연층 사이, 또는 상기 제1유기절연층과 상기 제2유기절연층 사이에 배치되고, 상기 팬아웃배선의 상기 제2서브배선은 상기 제1무기절연층과 상기 제2무기절연층 사이, 또는 상기 제2무기절연층과 상기 제3무기절연층 사이에 배치될 수 있다.
일 실시예에서, 상기 표시 장치는 평면도에서 상기 표시영역과 중첩하고, 상기 기판 및 상기 제1무기절연층 사이에 배치된 반도체층; 및 평면도에서 상기 반도체층과 중첩하고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 게이트전극;을 더 포함할 수 있다.
일 실시예에서, 상기 팬아웃배선은 교번 배치되는 제1팬아웃배선들 및 제2팬아웃배선들을 포함하고, 상기 제1팬아웃배선들 각각의 제1서브배선은 상기 제2팬아웃배선들 각각의 제1서브배선과 다른 층 상에 배치되고, 상기 제1팬아웃배선들 각각의 제2서브배선은 상기 제2팬아웃배선들 각각의 제2서브배선과 다른 층 상에 배치될 수 있다.
일 실시예에서, 상기 전원전압선은 상기 무기절연층에 삽입된 제1서브전원전압선, 및 상기 무기절연층 상에 배치되며 상기 제1서브전원전압선과 전기적으로 연결된 제2서브전원전압선을 포함하고, 평면도에서 상기 전원전압선의 상기 제1서브전원전압선은 상기 팬아웃배선의 상기 제1서브배선과 중첩하고, 평면도에서 상기 전원전압선의 상기 제2서브전원전압선은 상기 팬아웃배선의 상기 제2서브배선과 중첩할 수 있다.
일 실시예에서, 상기 전원전압선의 상기 개구부는 상기 전원전압선의 상기 제1서브전원전압선에 위치할 수 있다.
일 실시예에서, 상기 무기절연층은 상기 제3무기절연층 상에 배치된 제4무기절연층을 더 포함하고, 상기 전원전압선의 상기 제1서브전원전압선은 상기 제3무기절연층과 상기 제4무기절연층 사이에 배치될 수 있다.
일 실시예에서, 상기 전원전압선의 폭은 상기 팬아웃배선의 폭 보다 클 수 있다.
일 실시예에서, 상기 표시 장치는 상기 발광소자층 상에 배치된 밀봉기판; 및 상기 기판 및 상기 밀봉기판 사이에 배치되고 평면도에서 상기 표시영역을 둘러싸는 밀봉부재;를 더 포함하고, 평면도에서 상기 팬아웃배선은 상기 밀봉부재를 교차하여 연장되며, 상기 팬아웃배선의 상기 컨택부는 상기 밀봉부재와 상기 패드영역 사이에 위치할 수 있다.
일 실시예에서, 상기 표시 장치는 상기 발광소자층 상에 배치되며 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함하는 봉지층;을 더 포함할 수 있다.
일 실시예에서, 상기 팬아웃배선은 복수의 팬아웃배선들을 포함하고, 상기 전원전압선은 상기 개구부를 복수개로 포함하고, 상기 팬아웃배선들 각각의 컨택부는 상기 개구부들 중 대응하는 개구부 내에 위치할 수 있다.
하나 또는 그 이상의 실시예들에 따르면, 표시 장치는 표시영역 및 상기 표시영역의 외측에 배치된 패드영역을 포함하는 주변영역을 포함하는 기판; 상기 기판 상에 배치된 무기절연층; 상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층; 평면도에서 상기 패드영역과 상기 표시영역 사이에 배치된 전원전압선; 및 평면도에서 상기 패드영역으로부터 상기 표시영역으로 연장되고 상기 전원전압선의 적어도 일부와 중첩하는 팬아웃배선;을 포함하고, 상기 팬아웃배선은 상기 무기절연층 상에 배치된 제1서브배선, 상기 무기절연층에 삽입된 제2서브배선, 및 상기 제1서브배선과 상기 제2서브배선이 전기적으로 연결되는 컨택부를 포함하고, 상기 전원전압선은 상기 무기절연층에 삽입된 제1서브전원전압선, 및 상기 무기절연층 상에 배치되며 상기 제1서브전원전압선과 전기적으로 연결된 제2서브전원전압선을 포함하고, 평면도에서 상기 전원전압선의 상기 제1서브전원전압선은 상기 팬아웃배선의 상기 제1서브배선과 중첩하고, 평면도에서 상기 전원전압선의 상기 제2서브전원전압선은 상기 팬아웃배선의 상기 제2서브배선과 중첩하고, 상기 전원전압선의 상기 제1서브전원전압선은 상기 팬아웃배선의 상기 제1서브배선과 다른 층 상에 배치된다.
일 실시예에서, 상기 표시 장치는 상기 무기절연층 상에 배치되며, 차례로 적층된 제1유기절연층, 및 제2유기절연층을 포함하는 유기절연층;을 더 포함하고, 상기 무기절연층은 차례로 적층된 제1무기절연층, 제2무기절연층, 및 제3무기절연층을 포함하고, 상기 팬아웃배선의 상기 제1서브배선은 상기 무기절연층과 상기 제1유기절연층 사이, 또는 상기 제1유기절연층과 상기 제2유기절연층 사이에 배치되고, 상기 팬아웃배선의 상기 제2서브배선은 상기 제1무기절연층과 상기 제2무기절연층 사이, 또는 상기 제2무기절연층과 상기 제3무기절연층 사이에 배치될 수 있다.
일 실시예에서, 상기 표시 장치는 평면도에서 상기 표시영역과 중첩하고, 상기 기판 및 상기 제1무기절연층 사이에 배치된 반도체층; 및 평면도에서 상기 반도체층과 중첩하고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 게이트전극;을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는 상기 무기절연층은 상기 제3무기절연층 상에 배치된 제4무기절연층을 더 포함하고, 상기 전원전압선의 상기 제1서브전원전압선은 상기 제3무기절연층 및 상기 제4무기절연층 사이에 배치될 수 있다.
일 실시예에서, 상기 전원전압선의 상기 제1서브전원전압선은 개구부를 포함할 수 있다.
일 실시예에서, 평면도에서 상기 팬아웃배선의 상기 컨택부는 상기 제1서브전원전압선의 상기 개구부 내에 위치할 수 있다.
일 실시예에서, 상기 팬아웃배선은 교번 배치되는 제1팬아웃배선들 및 제2팬아웃배선들을 포함하고, 상기 제1팬아웃배선들 각각의 제1서브배선은 상기 제2팬아웃배선들 각각의 제1서브배선과 다른 층 상에 배치되고, 상기 제1팬아웃배선들 각각의 제2서브배선은 상기 제2팬아웃배선들 각각의 제2서브배선과 다른 층 상에 배치될 수 있다.
일 실시예에서, 상기 표시 장치는 상기 발광소자층 상에 배치된 밀봉기판; 및 상기 기판 및 상기 밀봉기판 사이에 배치되고 평면도에서 상기 표시영역을 둘러싸는 밀봉부재;를 더 포함하고, 평면도에서 상기 팬아웃배선은 상기 밀봉부재를 교차하여 연장되며, 상기 팬아웃배선의 상기 컨택부는 상기 밀봉부재와 상기 패드영역 사이에 위치할 수 있다.
일 실시예에서, 상기 표시 장치는 상기 발광소자층 상에 배치되며 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함하는 봉지층;을 더 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 평면도에서 팬아웃배선과 전원전압선이 중첩되도록 배치할 수 있어 주변영역을 축소할 수 있다. 또한, 팬아웃배선 및 전원전압선의 배선 저항을 감소시켜 표시 품질이 우수한 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 실시예들의 상기 및 다른 측면, 특징 및 장점은 첨부 도면과 함께하는 설명으로부터 더욱 명확해질 것이다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2a는 일 실시예에 따라 도 1의 표시 장치를 A-A'선에 따라 개략적으로 나타낸 단면도이다.
도 2b는 일 실시예에 따라 도 1의 표시 장치를 A-A'선에 따라 개략적으로 나타낸 단면도이다.
도 3a는 일 실시예에 따른 표시 장치에 포함된 표시 패널을 개략적으로 나타낸 평면도이다.
도 3b는 일 실시예에 따른 표시 장치에 포함된 표시 패널을 개략적으로 나타낸 평면도이다.
도 4a는 일 실시예에 따른 표시 패널의 어느 한 부화소를 개략적으로 나타낸 등가회로도이다.
도 4b는 일 실시예에 따른 표시 패널의 어느 한 부화소를 개략적으로 나타낸 등가회로도이다.
도 5는 일 실시예에 따른 표시 패널의 일부를 확대하여 도시한 평면도로, 도 3b의 D 부분을 확대하여 도시한 평면도이다.
도 6a는 도 5에 도시된 표시 패널의 일부를 발췌하여 도시한 평면도이다.
도 6b는 도 5에 도시된 표시 패널의 일부를 발췌하여 도시한 평면도이다.
도 6c는 도 5에 도시된 표시 패널의 일부를 발췌하여 도시한 평면도이다.
도 6d는 도 5에 도시된 표시 패널의 일부를 발췌하여 도시한 평면도이다.
도 6e는 도 5에 도시된 표시 패널의 일부를 발췌하여 도시한 평면도이다.
도 7은 일 실시예에 따른 표시 패널의 일부를 나타낸 단면도로, 도 5의 I-I'선에 따른 단면을 도시한다.
도 8은 일 실시예에 따른 표시 패널의 일부를 나타낸 단면도로, 도 5의 II-II'선에 따른 단면을 도시한다.
도 9는 일 실시예에 따른 표시 패널의 일부를 나타낸 단면도로, 도 5의 III-III'선에 따른 단면을 도시한다.
도 10은 일 실시예에 따른 전자 기기의 블록도이다.
도 11은 다양한 실시예들에 따른 전자 기기를 도시한 개략도들이다.
이제 첨부 도면에 예시된 실시예들을 상세히 참조하며, 도면 전체에서 동일한 참조 번호는 동일한 요소를 지칭한다. 이와 관련하여, 본 실시예들은 다양한 형태를 가질 수 있으며, 본 명세서에 제시된 설명에 제한되는 것으로 해석되어서는 안 된다. 따라서, 본 설명의 측면들을 설명하기 위해 도면을 참조하여 실시예들을 이하에서 설명한다. 본 명세서에서 사용되는 용어 "및/또는"은 관련된 나열된 항목 중 하나 이상의 모든 조합을 포함한다. “a, b 및 c 중 적어도 하나” 또는 “a, b, 또는 c 중 적어도 하나”는 a 인 경우, b인 경우, c인 경우, a와 b 인 경우, a와 c 인 경우, b와 c 인 경우, a, b 및 c 인 경우, 또는 이들의 변형을 나타낸다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, "제1", "제2" 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 또는 구성 요소들이 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"는 "A"이거나, "B"이거나, "A와 B"인 경우를 나타낸다. 그리고, "A 또는 B 중 적어도 하나"는 "A"이거나, "B"이거나, "A와 B"인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 사시도이다.
일 실시예에서 도 1을 참조하면, 표시 장치(1)는 화상을 표시할 수 있고 표시영역(DA) 및 주변영역(PA)을 포함할 수 있다. 표시영역(DA)에는 부화소(PX)가 배치될 수 있다. 주변영역(PA)은 표시영역(DA)을 적어도 일부 둘러쌀 수 있다. 주변영역(PA)에는 부화소(PX)가 배치되지 않을 수 있다.
도 1에서는 일 실시예로 표시영역(DA)이 사각형인 표시 장치(1)를 도시하고 있으나, 다른 실시예에서, 표시영역(DA)은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다. 도 1의 표시 장치(1)는 편평한 형태의 평판 표시 장치를 도시하나, 표시 장치(1)는 플렉서블, 폴더블, 롤러블 표시 장치 등 다양한 형태로 구현될 수 있다.
일 실시예에서, 복수의 부화소(PX)들은 표시영역(DA)에 배치될 수 있고 빛을 방출할 수 있으며 표시 장치(1)는 표시영역(DA)에서 화상을 표시할 수 있다. 일 실시예에서, 복수의 부화소(PX)들 중 어느 하나는 적색 광을 방출하거나, 녹색 광을 방출하거나, 청색 광을 방출할 수 있다. 다른 실시예에서, 복수의 부화소(PX)들 중 어느 하나는 적색 광을 방출하거나, 녹색 광을 방출하거나, 청색 광을 방출하거나, 백색 광을 방출할 수 있다.
일 실시예에서, 표시 장치(1)는 제1방향으로 향하는 제1길이(LT1)는 표시 장치(1)의 제2방향으로 향하는 제2길이(LT2)보다 길 수 있다. 제1방향으로 배열된 복수의 부화소(PX)들의 개수는 제2방향으로 배열된 복수의 부화소(PX)들의 개수보다 많을 수 있다. 또한, 제1방향 및 제2방향은 서로 교차할 수 있다. 예를 들어, 제1방향 및 제2방향은 서로 직교할 수 있다. 제1방향은 x방향이고 제2방향은 y방향을 향할 수 있다. 다른 예로, 제1방향 및 제2방향은 서로 예각을 이루거나 서로 둔각을 이룰 수 있다. 다른 실시예에서, 제1길이(LT1)는 제2길이(LT2)보다 짧을 수 있다. 또 다른 실시예에서, 제1길이(LT1) 및 제2길이(LT2)는 서로 동일할 수 있다.
일 실시예에서, 표시 장치(1)는 액정 표시 장치(Liquid crystal display), 전기영동 표시 장치(Electrophoretic display), 유기 발광 표시 장치(Organic light emitting display), 무기 EL 표시 장치(Inorganic light emitting display), 전계 방출 표시 장치(Field emission display), 표면 전도 전자 방출 표시 장치(Surface-conduction electron-emitter display), 양자점 표시 장치(Quantum dot display), 플라즈마 표시 장치(Plasma display), 음극선관 표시 장치(Cathode ray display) 등을 포함할 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 전술한 바와 같은 다양한 방식의 표시 장치가 다른 실시예들에서 사용될 수 있다.
도 2a 및 도 2b는 각각 일 실시예에 따라 도 1의 표시 장치(1)를 A-A'선에 따라 개략적으로 나타낸 단면도들이다.
일 실시예에서 도 2a 및 도 2b를 참조하면, 표시 장치(1)는 표시 패널(10)과, 커버윈도우 및 하우징 등을 포함할 수 있다. 표시 패널(10)은 기판(100), 무기절연층(200), 발광소자층(300) 및 밀봉구조를 포함할 수 있다. 표시 장치(1)는 표시영역(DA) 및 주변영역(PA)을 포함할 수 있다. 표시영역(DA) 및 주변영역(PA)은 기판(100)에 정의될 수 있다. 이를 다시 말하면, 기판(100)은 표시영역(DA) 및 주변영역(PA)을 포함할 수 있다.
일 실시예에서, 기판(100)은 글래스재 또는 고분자 수지를 포함할 수 있다. 고분자 수지는, 폴리에테르술폰, 폴리아릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리이미드, 폴리카보네이트, 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트 등과 같은 고분자 수지를 포함할 수 있다. 일 실시예로서 기판(100)은 고분자 수지를 포함하는 베이스층과 실리콘옥사이드나 실리콘나이트라이드와 같은 무기절연물을 포함하는 배리어층의 교번 적층 구조를 가질 수 있다.
일 실시예에서, 무기절연층(200)은 기판(100) 상에 배치될 수 있고 표시영역(DA) 및 주변영역(PA)과 중첩할 수 있다. 본 명세서에서 제1구성요소 및 제2구성요소가 서로 중첩한다는 것의 의미는 제1구성요소 및 제2구성요소가 평면도에서(예를 들어, x-y 평면)에서 서로 중첩한다는 의미이다. 무기절연층(200)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 및/또는 징크산화물 등과 같은 무기절연물을 포함할 수 있다. 일 실시예에서, 징크산화물은 산화아연(ZnO) 및/또는 과산화아연(ZnO2)일 수 있다.
일 실시예에서, 발광소자층(300)은 무기절연층(200) 상에 배치될 수 있고 표시영역(DA)과 중첩할 수 있다. 발광소자층(300)은 발광소자(light emitting element)를 포함할 수 있고 유기 발광층을 포함하는 유기발광다이오드(organic light emitting diode)일 수 있다. 다른 실시예에서, 발광소자는 무기 발광층을 포함하는 무기발광다이오드일 수 있다. 무기발광다이오드의 크기는 마이크로(micro) 스케일 또는 나노(nano) 스케일일 수 있다. 예를 들어, 무기발광다이오드는 마이크로(micro) 발광다이오드일 수 있다. 다른 실시예에서, 무기발광다이오드는 나노로드(nanorod) 발광다이오드일 수 있고, 갈륨나이트라이드(GaN)를 포함할 수 있다. 다른 실시예에서, 나노로드 발광다이오드 상에 색변환층을 배치할 수 있고 양자점을 포함할 수 있다. 또 다른 실시예에서, 발광소자는 양자점 발광층을 포함하는 양자점 발광다이오드(quantum dot light emitting diode)일 수 있다.
일 실시예에서 도 2a를 참조하면, 밀봉구조는 밀봉기판(400) 및 밀봉부재(500)를 포함할 수 있다. 밀봉기판(400)은 발광소자층(300) 상에 배치될 수 있다. 이를 다시 말하면, 발광소자층(300)은 기판(100) 및 밀봉기판(400) 사이에 배치될 수 있다. 밀봉기판(400)은 투명한 부재일 수 있다. 일 실시예에서, 밀봉기판(400)은 유리를 포함할 수 있다.
일 실시예에서, 밀봉부재(500)는 기판(100) 및 밀봉기판(400) 사이에 배치될 수 있다. 일 실시예에서, 밀봉부재(500)는 무기절연층(200) 및 밀봉기판(400) 사이에 배치될 수 있다. 밀봉부재(500)는 평면도에서 표시영역(DA)을 둘러쌀 수 있다. 밀봉부재(500)는 평면도에서 주변영역(PA)과 중첩할 수 있다. 따라서, 발광소자층(300) 및 밀봉기판(400) 사이의 내부공간은 밀봉될 수 있으며, 상기 내부공간에는 흡습재 및/또는 충진재가 배치될 수 있다.
일 실시예에서, 밀봉부재(500)는 실런트일 수 있다. 다른 실시예에서, 밀봉부재(500)는 레이저 빔에 의해서 경화되는 물질을 포함할 수 있다. 예를 들어, 밀봉부재(500)는 프릿(frit)일 수 있다. 구체적으로 밀봉부재(500)는 유기 실런트인 우레탄계 수지, 에폭시계 수지, 아크릴계 수지, 또는 무기 실런트를 포함할 수 있다. 일 실시예에서, 밀봉부재(500)는 실리콘(silicone)을 포함할 수 있다. 우레탄계 수지로서는, 예를 들어, 우레탄 아크릴레이트 등을 사용할 수 있다. 아크릴계 수지로는, 예를 들어, 부틸아크릴레이트, 에틸헥실아크레이트 등을 사용할 수 있다. 한편, 밀봉부재(500)는 열에 의해서 경화되는 물질을 포함할 수 있다.
일 실시예에서 도 2b를 참조하면, 밀봉구조는 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함하는 봉지층(600)을 포함할 수 있다. 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층은 교대로 적층될 수 있다. 일 실시예에서, 봉지층(600)은 차례로 적층된 제1무기봉지층(610), 유기봉지층(620) 및 제2무기봉지층(630)을 포함할 수 있다. 제1무기봉지층(610) 및 제2무기봉지층(630)은 주변영역(PA)에서 서로 접촉할 수 있다. 제1무기봉지층(610) 및 제2무기봉지층(630) 각각은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 및/또는 징크산화물 등과 같은 무기 절연물을 포함할 수 있다. 일 실시예에서, 징크산화물은 산화아연(ZnO) 및/또는 과산화아연(ZnO2)일 수 있다.
일 실시예에서, 유기봉지층(620)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층(620)은 아크릴레이트(acrylate)를 포함할 수 있다.
또 다른 실시예에서, 밀봉구조는 도 2a의 밀봉기판(400)과 밀봉부재(500) 및 도 2b의 봉지층(600)을 동시에 포함할 수 있다.
일 실시예에서, 밀봉구조 상에는 터치센서층이 배치될 수 있고 외부의 입력, 예를 들어, 터치 이벤트에 따른 좌표정보를 획득할 수 있다.
일 실시예에서, 터치센서층 상에는 반사방지층이 배치될 수 있다. 반사방지층은 표시 장치(1)를 향해 입사하는 빛의 반사율을 감소시킬 수 있다. 일 실시예에서, 반사방지층은 위상지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다.
다른 실시예에서, 반사방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시 장치(1)의 발광소자에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 컬러필터들 각각은 적색, 녹색, 또는 청색의 안료나 염료를 포함할 수 있다. 또는, 컬러필터들 각각은 전술한 안료나 염료 외에 양자점을 더 포함할 수 있다. 다른 실시예에서, 컬러필터들 중 일부는 전술한 안료나 염료를 포함하지 않을 수 있으며, 산화티타늄과 같은 산란입자들을 포함할 수 있다.
다른 실시예에서, 반사방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 있다. 제1반사층 및 제2반사층에서 반사된 제1반사광과 제2반사광은 각각 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
도 3a 및 도 3b는 각각 일 실시예에 따른 표시 장치에 포함된 표시 패널을 개략적으로 나타낸 평면도들이다. 도 3b는 도 3a의 구성요소 일부를 생략하고 표시영역(DA)을 둘러싸고 배치된 밀봉부재(500)를 도시한다. 예컨대, 도 3b는 제2전원전압선과 제1 및 제2스캔 구동부의 도시를 생략하였다.
일 실시예에서 도 3a 및 도 3b를 참조하면, 표시 패널(10)의 기판(100)은 표시영역(DA) 및 주변영역(PA)을 포함할 수 있다. 부화소(PX)는 표시영역(DA)에 배치될 수 있다. 부화소(PX)는 표시영역(DA)에 복수개로 구비될 수 있다. 각 부화소(PX)는 유기발광다이오드와 같은 발광소자로 구현할 수 있다. 각 부화소(PX)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.
일 실시예에서, 부화소(PX)를 구동하는 부화소회로는 발광소자의 온/오프 및 휘도 등을 제어하기 위한 신호선 또는 전압선에 연결될 수 있다. 예컨대, 도 3a 및 도 3b는 신호선으로 데이터선(DL)과 스캔선(SL)을 도시하며, 전압선으로 구동전압선(PL)을 도시한다. 부화소(PX)는 데이터선(DL)과 전기적으로 연결될 수 있다. 스캔선(SL)은 제1방향(예를 들어, x방향)으로 연장될 수 있다. 데이터선(DL)은 제2방향(예를 들어, y방향)으로 연장될 수 있다. 또한, 부화소(PX)는 구동전압선(PL)과 연결될 수 있다. 평면도에서 스캔선(SL), 데이터선(DL) 및 구동전압선(PL)은 표시영역(DA)과 중첩할 수 있다.
일 실시예에서, 주변영역(PA)은 표시영역(DA)과 인접하게 배치될 수 있다. 주변영역(PA)은 표시영역(DA)을 둘러쌀 수 있다. 주변영역(PA)에는 부화소(PX)가 배치되지 않을 수 있다. 주변영역(PA)은 패드영역(PADA)을 포함할 수 있다. 패드영역(PADA)은 표시영역(DA)의 외측에 배치될 수 있다. 일 실시예에서, 패드영역(PADA)은 복수개로 구비될 수 있다. 다시 말하면, 패드영역(PADA)은 복수의 패드영역(PADA)들을 포함할 수 있다. 일 실시예에서, 패드영역(PADA)은 제1방향(예를 들어, x방향)으로 나란한 방향으로 배열될 수 있다. 도 3a 및 도 3b에서 패드영역(PADA)이 복수개인 것을 도시하고 있으나, 다른 실시예에서, 표시 장치(1)는 하나의 패드영역(PADA)을 포함할 수 있다. 도 3a 및 도 3b에서 패드영역(PADA)이 표시영역(DA)으로부터 -y방향으로 외측에 배치된 것을 도시하고 있으나, 다른 실시예에서, 패드영역(PADA)은 표시영역(DA)으로부터 y방향, -x방향 또는 x방향으로 외측에 배치될 수 있다.
일 실시예에서, 패드영역(PADA)에는 복수의 패드들(51, 52, 53, 54, 55, 56, 57)들이 배치될 수 있다. 패드영역(PADA)은 절연층에 의해 덮이지 않고 노출되어, 플렉서블 인쇄회로기판 또는 구동 드라이버 IC 칩 등과 같은 제어부(미도시)와 전기적으로 연결될 수 있다. 제어부는 외부에서 전달되는 복수의 영상 신호를 복수의 영상 데이터 신호로 변경하고, 변경된 신호를 패드영역(PADA)의 패드들을 통해 표시영역(DA)으로 전달할 수 있다. 또한, 제어부는 수직동기신호, 수평동기신호, 및 클럭신호를 전달받아 스캔 구동부들(41, 42)의 구동을 제어하기 위한 제어 신호를 생성하여 패드영역(PADA)의 패드(56)를 통해 스캔 구동부들(41, 42)에 전달할 수 있다. 제어부는 패드영역(PADA)의 패드(55) 및 패드(57) 각각을 통해 제1전원전압선(20) 및 제2전원전압선(30) 각각에 서로 다른 전압을 전달할 수 있다. 또한, 팬아웃배선(FL)들은 각종 신호 및/또는 전압을 표시영역(DA)으로 전달할 수 있다.
일 실시예에서, 주변영역(PA)은 부화소(PX)들을 구동하기 위한 외곽회로들을 포함할 수 있다. 예컨대, 주변영역(PA)에는 제1전원전압선(20), 제2전원전압선(30), 제1스캔 구동부(41), 제2스캔 구동부(42), 및 팬아웃배선(FL)이 배치될 수 있다.
일 실시예에서, 제1전원전압선(20)은 패드영역(PADA)과 표시영역(DA) 사이에 배치될 수 있다. 제1전원전압선(20)은 주변영역(PA)에서 표시영역(DA)의 하단부에 대응하도록 배치될 수 있다. 일 실시예에서, 제1전원전압선(20)은 제2방향(예를 들어, y방향)으로 연장된 제1-1전원전압선(21)과, 제1-1전원전압선(21)과 연결되며 제1방향(예를 들어, x방향)으로 연장된 제1-2전원전압선(22)을 포함할 수 있다. 제1전원전압선(20)은 표시영역(DA)에 배치된 구동전압선(PL)과 전기적으로 연결될 수 있다. 또한, 제1전원전압선(20)은 패드영역(PADA)의 패드(55)와 전기적으로 연결될 수 있다.
일 실시예에서, 제2전원전압선(30)은 제1전원전압선(20)과 다른 전압을 전달할 수 있고 패드영역(PADA)과 표시영역(DA) 사이에 배치될 수 있다. 제2전원전압선(30)은 주변영역(PA)에서 표시영역(DA)을 부분적으로 둘러싸도록 배치될 수 있다. 일 실시예에서, 제2전원전압선(30)은 제1전원전압선(20)과 인접하게 배치된 표시영역(DA)의 어느 하나의 변을 제외한 나머지 변들을 따라 연장될 수 있다. 그러나, 이에 한정되지 않는다. 다른 실시예에서, 제2전원전압선(30)은 표시영역(DA)의 모든 변에 대응되도록 배치될 수 있다. 다른 실시예에서, 제2전원전압선(30)은 표시영역(DA)의 어느 하나의 변 또는 두 개의 변과 대응되도록 배치될 수 있는 등 다양한 변형이 가능하다. 제2전원전압선(30)은 패드영역(PADA)의 패드(57)와 전기적으로 연결될 수 있다.
일 실시예에서, 제1전원전압선(20)은 각 부화소(PX)에 구동전압(ELVDD, 도 4a 참조)을 제공하고, 제2전원전압선(30)은 각 부화소(PX)에 공통전압(ELVSS, 도 4a 참조)을 제공할 수 있다. 예컨대, 구동전압(ELVDD)은 제1전원전압선(20)과 전기적으로 연결된 구동전압선(PL)을 통해 각 부화소(PX)에 제공될 수 있다. 공통전압(ELVSS)은 각 부화소(PX)에 구비된 유기발광다이오드의 대향전극과 주변영역(PA)에서 접속할 수 있다.
일 실시예에서, 제1스캔 구동부(41)는 스캔선(SL)을 통해 각 부화소(PX)에 스캔 신호를 인가할 수 있다. 제2스캔 구동부(42)는 표시영역(DA)을 중심으로 제1스캔 구동부(41)의 반대편에 위치할 수 있으며, 제1스캔 구동부(41)와 대략 평행할 수 있다. 표시영역(DA)에 배치된 부화소(PX)들의 부화소회로 중 일부는 제1스캔 구동부(41)와 전기적으로 연결될 수 있고, 나머지는 제2스캔 구동부(42)와 전기적으로 연결될 수 있다.
도 3a에서는 스캔 구동부들(41, 42)이 표시영역(DA)의 양측에 배치된 실시예를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 스캔 구동부들(41, 42)은 표시영역(DA)의 일측에만 배치될 수도 있고, 스캔 구동부들(41, 42)을 인쇄회로기판 등에 배치하는 경우는 주변영역(PA)에 배치되지 않을 수도 있는 등 다양한 변형이 가능하다.
일 실시예에서, 팬아웃배선(FL)은 패드영역(PADA)으로부터 표시영역(DA)으로 연장될 수 있고 평면도에서 주변영역(PA)과 중첩할 수 있다. 일 실시예에서, 팬아웃배선(FL)은 복수개로 구비될 수 있다. 일 실시예에서, 팬아웃배선(FL)은 신호선일 수 있다. 예컨대, 팬아웃배선(FL)은 데이터선(DL)과 전기적으로 연결될 수 있다. 다른 실시예에서, 팬아웃배선(FL)은 전압선일 수 있다. 팬아웃배선(FL)은 패드영역(PADA)의 패드들(51, 52, 53, 54)과 각각 전기적으로 연결될 수 있다. 팬아웃배선(FL)은 패드영역(PADA)을 통해 제어부로부터 전달받은 전기적 신호 및/또는 전압을 표시영역(DA)에 전달할 수 있다.
일 실시예에서, 팬아웃배선(FL)은 평면도에서 제1전원전압선(20)의 적어도 일부와 중첩할 수 있다. 예를 들어, 팬아웃배선(FL)은 제1-1전원전압선(21)의 일부와 중첩할 수 있다.
일 실시예에서 도 3b를 참조하면, 밀봉부재(500)는 주변영역(PA)에 배치될 수 있고 평면도에서 표시영역(DA)을 둘러쌀 수 있다. 밀봉부재(500)는 패드영역(PADA)과 표시영역(DA) 사이에 배치될 수 있다. 일 실시예에서, 팬아웃배선(FL)은 평면도에서 밀봉부재(500)를 교차하여 연장될 수 있다.
본 발명의 실시예들에 따른 팬아웃배선(FL) 및 제1전원전압선(20)에 대한 보다 상세한 내용은 후술하도록 한다.
도 4a는 일 실시예에 따른 표시 패널의 어느 한 부화소를 개략적으로 나타낸 등가회로도이다.
일 실시예에서 도 4a를 참조하면, 부화소(PX)는 부화소회로(PC) 및 부화소회로(PC)와 전기적으로 연결된 발광소자(LED)를 포함할 수 있다. 부화소회로(PC)는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 및 제1스토리지 커패시터(Cst)를 포함할 수 있다. 부화소(PX)는 발광소자(LED)를 통해 예를 들어, 적색, 녹색, 또는 청색의 광을 방출하거나, 적색, 녹색, 청색, 또는 백색의 광을 방출할 수 있다.
일 실시예에서, 스위칭 트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)으로부터 입력되는 스캔 전압 또는 스캔 신호(Sn)에 따라 데이터선(DL)으로부터 입력된 데이터 전압 또는 데이터신호(Dm)를 구동 트랜지스터(T1)로 전달할 수 있다.
일 실시예에서, 제1스토리지 커패시터(Cst)는 스위칭 트랜지스터(T2)와 구동전압선(PL)에 연결되며, 스위칭 트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
일 실시예에서, 구동 트랜지스터(T1)는 구동전압선(PL)과 제1스토리지 커패시터(Cst)에 연결되며, 제1스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 발광소자(LED)를 흐르는 구동 전류를 제어할 수 있다. 발광소자(LED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 발광소자(LED)의 대향전극(예를 들어, 캐소드)은 공통전압(ELVSS)을 공급받을 수 있다.
도 4a는 부화소회로(PC)가 2개의 트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 도시하고 있으나, 다른 실시예에서, 부화소회로(PC)는 3개 또는 그 이상의 트랜지스터를 포함할 수 있다.
도 4b는 다른 일 실시예에 따른 표시 패널의 어느 한 부화소(PX)를 개략적으로 나타낸 등가회로도이다.
일 실시예에서 도 4b를 참조하면, 부화소회로(PC)는 복수의 트랜지스터들(T1 내지 T7), 제1스토리지 커패시터(Cst) 및 제2스토리지 커패시터(Cbt)를 포함할 수 있다. 복수의 트랜지스터들(T1 내지 T7), 제1스토리지 커패시터(Cst) 및 제2스토리지 커패시터(Cbt)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 제1초기화전압선(VIL1), 제2초기화전압선(VIL2) 및 구동전압선(PL)에 연결될 수 있다. 일 실시예에서, 신호선들 중 적어도 어느 하나, 제1 및 제2초기화전압선(VIL1, VIL2) 및/또는 구동전압선(PL)은 이웃하는 부화소(PX)들에서 공유될 수 있다.
일 실시예에서, 복수의 트랜지스터들(T1 내지 T7)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6), 및 제2초기화 트랜지스터(T7)를 포함할 수 있다. 다만, 본 발명은 반드시 이에 한정되는 것은 아니다.
일 실시예에서, 발광소자(LED)는 부화소전극 및 대향전극을 포함할 수 있으며, 발광소자(LED)의 부화소전극은 발광제어 트랜지스터(T6)를 매개로 구동 트랜지스터(T1)에 연결되어 구동 전류를 제공받을 수 있고, 대향전극은 공통전압(ELVSS)을 제공받을 수 있다. 발광소자(LED)는 구동 전류에 상응하는 휘도의 광을 생성할 수 있다. 일 실시예에서, 발광소자(LED)는 유기발광층을 포함하는 유기발광다이오드일 수 있다.
일 실시예에서, 구동전압선(PL)은 구동 트랜지스터(T1)에 구동전압(ELVDD)을 전달할 수 있다. 제1초기화전압선(VIL1)은 구동 트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 부화소회로(PC)로 전달할 수 있다. 제2초기화전압선(VIL2)은 발광소자(LED)를 초기화하는 제2초기화전압(Vint2)을 부화소회로(PC)로 전달할 수 있다.
일 실시예에서, 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6), 및 제2초기화 트랜지스터(T7) 중 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구현되며, 나머지 트랜지스터들은 PMOS(p-channel MOSFET)로 구현될 수 있다.
일 실시예에서, 구동 트랜지스터(T1)의 드레인영역은 발광제어 트랜지스터(T6)를 경유하여 발광소자(LED)와 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광소자(LED)에 구동 전류를 공급할 수 있다.
일 실시예에서, 스위칭 트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn1)에 따라 턴 온 되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 트랜지스터(T1)의 소스영역으로 전달하는 스위칭 동작을 수행할 수 있다.
일 실시예에서, 보상 트랜지스터(T3)의 게이트전극은 제2스캔선(SL2)에 연결될 수 있다. 보상 트랜지스터(T3)의 소스영역은 구동 트랜지스터(T1)의 드레인영역과 연결되어 있으면서 발광제어 트랜지스터(T6)를 경유하여 발광소자(LED)의 부화소전극과 연결될 수 있다. 보상 트랜지스터(T3)의 드레인영역은 제1스토리지 커패시터(Cst)의 어느 하나의 전극, 제1초기화 트랜지스터(T4)의 소스영역 및 구동 트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 보상 트랜지스터(T3)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(Sn2)에 따라 턴-온(turn on)되어 구동 트랜지스터(T1)의 게이트전극과 드레인영역을 서로 연결하여 구동 트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
일 실시예에서, 제1초기화 트랜지스터(T4)의 게이트전극은 이전 스캔선(SLp)과 연결될 수 있다. 제1초기화 트랜지스터(T4)의 드레인영역은 제1초기화전압선(VIL1)과 연결될 수 있다. 제1초기화 트랜지스터(T4)의 소스영역은 제1스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 트랜지스터(T3)의 드레인영역 및 구동 트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 제1초기화 트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 제1초기화전압(Vint1)을 구동 트랜지스터(T1)의 게이트전극에 전달하여 구동 트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
일 실시예에서, 제2초기화 트랜지스터(T7)의 게이트전극은 이후 스캔선(SLn)에 연결될 수 있다. 제2초기화 트랜지스터(T7)의 소스영역은 발광소자(LED)의 부화소전극과 연결될 수 있다. 제2초기화 트랜지스터(T7)의 드레인영역은 제2초기화전압선(VIL2)과 연결될 수 있다. 제2초기화 트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴 온 되어 발광소자(LED)의 부화소전극을 초기화시킬 수 있다.
일 실시예에서, 제1스토리지 커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함할 수 있다. 제1커패시터전극(CE1)은 구동 트랜지스터(T1)의 게이트전극에 연결되고, 제2커패시터전극(CE2)은 구동전압선(PL)에 연결될 수 있다. 제1스토리지 커패시터(Cst)는 구동전압선(PL) 및 구동 트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 구동 트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
일 실시예에서, 제2스토리지 커패시터(Cbt)는 제3커패시터전극(CE3) 및 제4커패시터전극(CE4)을 포함할 수 있다. 제3커패시터전극(CE3)은 제1스캔선(SL1) 및 스위칭 트랜지스터(T2)의 게이트전극에 연결될 수 있다. 제4커패시터전극(CE4)은 구동 트랜지스터(T1)의 게이트전극 및 제1스토리지 커패시터(Cst)의 제1커패시터전극(CE1)에 연결될 수 있다. 제2스토리지 커패시터(Cbt)는 부스팅 커패시터로서, 제1스캔선(SL1)의 제1스캔신호(Sn1)가 스위칭 트랜지스터(T2)를 턴-오프시키는 전압인 경우, 노드(N)의 전압을 상승시켜 블랙을 표시하는 전압(블랙 전압)을 감소시킬 수 있다.
일 실시예에 따른 각 부화소회로(PC)의 구체적 동작은 다음과 같다.
일 실시예에서, 제1초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화전압선(VIL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 구동 트랜지스터(T1)가 초기화될 수 있다.
일 실시예에서, 데이터 프로그래밍 기간 동안, 제1스캔선(SL1) 및 제2스캔선(SL2)을 통해 제1스캔신호(Sn1) 및 제2스캔신호(Sn2)가 각각 공급되면, 제1스캔신호(Sn1) 및 제2스캔신호(Sn2)에 대응하여 스위칭 트랜지스터(T2)와 보상 트랜지스터(T3)가 턴-온 될 수 있다. 이때, 구동 트랜지스터(T1)는 턴-온된 보상 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 될 수 있다. 그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 트랜지스터(T1)의 문턱전압(Threshold voltage)이 보상된 전압이 구동 트랜지스터(T1)의 게이트전극에 인가될 수 있다. 제1스토리지 커패시터(Cst)의 양단에는 구동전압(ELVDD)과 보상 전압이 인가되고, 제1스토리지 커패시터(Cst)에는 제1스토리지 커패시터(Cst)의 양단 전압 차에 대응하는 전하가 저장될 수 있다.
일 실시예에서, 발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)가 턴-온될 수 있다. 구동 트랜지스터(T1)의 게이트전극의 전압과 구동전압(ELVDD) 간의 전압차에 따르는 구동전류가 발생하고, 구동전류는 발광제어 트랜지스터(T6)를 통해 발광소자(LED)에 공급될 수 있다.
일 실시예에서, 제2초기화 기간 동안, 이후 스캔선(SLn)을 통해 이후 스캔신호(Sn+1)가 공급되면, 이후 스캔신호(Sn+1)에 대응하여 제2초기화 트랜지스터(T7)가 턴-온(Turn on)되며, 제2초기화전압선(VIL2)으로부터 공급되는 제2초기화전압(Vint2)에 의해 발광소자(LED)가 초기화된다.
일 실시예에서, 복수의 트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물 반도체를 포함하는 산화물계 트랜지스터로 구비되고, 나머지 트랜지스터들은 실리콘 반도체를 포함하는 실리콘계 트랜지스터로 구비될 수 있다.
구체적으로, 일 실시예에서, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않을 수 있다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능할 수 있다.
이와 같이 일 실시예에서, 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 트랜지스터(T1)의 게이트전극에 연결되는 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4) 및 제2초기화 트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하면 구동 트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 5는 일 실시예에 따른 표시 패널의 일부를 확대하여 도시한 평면도로, 도 3b의 D 부분을 확대하여 도시한 평면도이다. 또한, 도 6a 내지 도 6e는 각각 일 실시예에 따라 도 5에 도시된 표시 패널의 일부를 발췌하여 도시한 평면도들이다. 도 7은 일 실시예에 따라 도 3b의 B-B'선 및 도 5의 I-I'선에 따른 단면을 개략적으로 나타낸 도면이며, 도 8은 일 실시예에 따라 도 3b의 B-B'선 및 도 5의 II-II'선에 따른 단면을 개략적으로 나타낸 도면이고, 도 9는 일 실시예에 따라 도 3b의 B-B'선 및 도 5의 III-III'선에 따른 단면을 개략적으로 나타낸 도면이다.
먼저 도 7을 참조하여, 표시 장치에 포함된 구성들의 적층 구조에 대하여 표시영역(DA)을 중심으로 설명하도록 한다.
일 실시예에서, 표시영역(DA)에서 표시 패널(10)은 기판(100), 무기절연층(200), 부화소회로(PC) 유기절연층(OIL), 발광소자층(300), 밀봉구조로서 밀봉기판(400) 및 충진층(700)을 포함할 수 있다.
일 실시예에서, 기판(100)은 표시영역(DA) 및 주변영역(PA)을 포함하고 글래스재 또는 고분자 수지를 포함할 수 있다. 일 실시예에서, 기판(100)은 고분자 수지를 포함하는 베이스층과 실리콘옥사이드나 실리콘나이트라이드와 같은 무기절연물을 포함하는 배리어층의 교번 적층 구조를 가질 수 있다. 예컨대, 순차적으로 적층된 제1베이스층(101), 제1배리어층(103), 제2베이스층(105), 및 제2배리어층(107)을 포함할 수 있다. 제1베이스층(101)과 제2베이스층(105) 각각은 고분자 수지를 포함할 수 있고, 제1배리어층(103)과 제2배리어층(107) 각각은 무기절연물을 포함할 수 있다.
일 실시예에서, 무기절연층(200)은 기판(100) 상에 배치될 수 있고 표시영역(DA) 및 주변영역(PA)과 중첩할 수 있다. 일 실시예에서, 무기절연층(200)은 버퍼층(211), 제1무기절연층(213), 제2무기절연층(215), 제3무기절연층(217), 제4무기절연층(218) 및 제5무기절연층(219)을 포함할 수 있다. 버퍼층(211), 제1무기절연층(213), 제2무기절연층(215), 제3무기절연층(217) 제4무기절연층(218) 및 제5무기절연층(219)은 기판(100) 상에 차례로 적층될 수 있다.
일 실시예에서, 부화소회로(PC)는 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 일 실시예에서, 부화소회로(PC)는 제1트랜지스터(TFT1), 제2트랜지스터(TFT2), 및 제1스토리지 커패시터(Cst)를 포함할 수 있다. 제1트랜지스터(TFT1)는 제1반도체층(Act1), 제1게이트전극(GE1), 제1소스전극(SE1), 및 제1드레인전극(DE1)을 포함할 수 있다. 제2트랜지스터(TFT2)는 제2반도체층(Act2), 제2게이트전극(GE2), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 포함할 수 있다. 제1스토리지 커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함할 수 있다.
일 실시예에서, 버퍼층(211)은 기판(100) 상에 배치될 수 있다. 버퍼층(211)은 실리콘질화물, 실리콘산질화물, 및 실리콘산화물과 같은 무기절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
일 실시예에서, 하부금속층(BML)은 기판(100) 및 버퍼층(211) 사이에 배치될 수 있다. 하부금속층(BML)은 평면도에서 제1반도체층(Act1) 및 제2반도체층(Act2) 중 적어도 하나와 중첩할 수 있다. 일부 실시예에서, 하부금속층(BML)에 정전압 또는 신호가 인가될 수 있다. 하부금속층(BML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 구비될 수 있다. 하부금속층(BML)은 제1반도체층(Act1) 및 제2반도체층(Act2) 중 적어도 하나와 평면도에서 중첩하므로, 제1트랜지스터(TFT1) 및 제2트랜지스터(TFT2) 중 적어도 하나의 특성이 개선될 수 있다.
일 실시예에서, 제1반도체층(Act1) 및 제2반도체층(Act2) 중 적어도 하나는 산화물 반도체를 포함할 수 있다. 일 실시예에서, 제1반도체층(Act1)은 실리콘 반도체를 포함하고, 제2반도체층(Act2)은 산화물 반도체를 포함할 수 있다. 제1반도체층(Act1) 및 제2반도체층(Act2)은 채널영역 및 채널영역의 양측에 각각 배치된 소스영역 및 드레인영역을 포함할 수 있다.
제1반도체층(Act1)은 버퍼층(211) 및 제1무기절연층(213) 사이에 배치될 수 있다. 일 실시예에서, 제1반도체층(Act1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 제1반도체층(Act1)은 폴리 실리콘을 포함하거나 비정질(amorphous) 실리콘을 포함할 수 있다.
제1무기절연층(213)은 버퍼층(211) 및 제1반도체층(Act1) 상에 배치될 수 있다. 일 실시예에서, 제1무기절연층(213)은 제1게이트절연층일 수 있다. 제1무기절연층(213)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 징크산화물 등과 같은 무기절연물을 포함할 수 있다.
일 실시예에서, 제1게이트전극(GE1)은 제1무기절연층(213) 및 제2무기절연층(215) 사이에 배치될 수 있다. 제1커패시터전극(CE1)은 제1무기절연층(213) 및 제2무기절연층(215) 사이에 배치될 수 있다. 제1게이트전극(GE1)은 제1반도체층(Act1)과 중첩할 수 있다. 일 실시예에서, 제1게이트전극(GE1)은 제1반도체층(Act1)의 채널영역과 중첩할 수 있다.
일 실시예에서, 제1커패시터전극(CE1)과 제1게이트전극(GE1)은 일체일 수 있다. 다만, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제1커패시터전극(CE1)은 제1게이트전극(GE1)과 서로 이격될 수 있다.
일 실시예에서, 제1게이트전극(GE1), 및 제1커패시터전극(CE1)은 동일한 층에 배치될 수 있으며 서로 동일한 물질을 포함할 수 있다. 제1게이트전극(GE1), 제2게이트전극(GE2), 및 제1커패시터전극(CE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 구비될 수 있다.
일 실시예에서, 제2무기절연층(215)은 제1게이트전극(GE1), 제1커패시터전극(CE1), 및 제1무기절연층(213) 상에 배치될 수 있다. 일 실시예에서, 제2무기절연층(215)은 제2게이트절연층일 수 있고 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 징크산화물 등과 같은 무기절연물을 포함할 수 있다.
일 실시예에서, 제2커패시터전극(CE2)은 제2무기절연층(215) 상에 배치될 수 있고 그 아래의 제1게이트전극(GE1)과 중첩할 수 있다. 제2커패시터전극(CE2) 및 제1게이트전극(GE1)은 제2무기절연층(215)을 사이에 두고 중첩하여 제1스토리지 커패시터(Cst)를 구성할 수 있다.
일 실시예에서, 제2커패시터전극(CE2)은 제2무기절연층(215) 상에 배치될 수 있고 평면도에서 제1커패시터전극(CE1)과 중첩할 수 있다. 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)은 제1스토리지 커패시터(Cst)를 구성할 수 있다. 제2커패시터전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 구비될 수 있다.
일 실시예에서, 제3무기절연층(217)은 제2커패시터전극(CE2) 및 제2무기절연층(215) 상에 배치될 수 있다. 일 실시예에서, 제3무기절연층(217)은 제1층간절연층일 수 있다. 제3무기절연층(217)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 징크산화물 등과 같은 무기절연물을 포함할 수 있다.
일 실시예에서, 제2반도체층(Act2)은 제3무기절연층(217) 상에 배치될 수 있다. 일 실시예에서, 제2반도체층(Act2)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2반도체층(Act2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 다른 실시예에서, 제2반도체층(Act2)은 징크산화물에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체로 구비될 수 있다.
일 실시예에서, 제4무기절연층(218)은 제2반도체층(Act2) 및 제3무기절연층(217) 상에 배치될 수 있다. 일 실시예에서, 제4무기절연층(218)은 제3게이트절연층일 수 있다. 일 실시예에서, 제4무기절연층(218)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 징크산화물 등과 같은 무기절연물을 포함할 수 있다.
일 실시예에서, 제2게이트전극(GE2)은 제4무기절연층(218) 상에 배치될 수 있고 제4무기절연층(218) 및 제5무기절연층(219) 사이에 배치될 수 있다. 제2게이트전극(GE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 구비될 수 있다.
일 실시예에서, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 제2드레인전극(DE2)은 제5무기절연층(219) 상에 배치될 수 있다. 일 실시예에서, 제5무기절연층(219)은 제2층간절연층일 수 있다. 일 실시예에서, 제5무기절연층(219)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 징크산화물 등과 같은 무기절연물을 포함할 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1)은 절연층들의 콘택홀들을 통해 제1반도체층(Act1)과 연결될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 절연층들의 콘택홀들을 통해 제2반도체층(Act2)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1소스전극(SE1), 제1드레인전극(DE1), 및 제2소스전극(SE2), 제2드레인전극(DE2)은 동일한 층에 배치될 수 있으며 서로 동일한 물질을 포함할 수 있다. 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 구비될 수 있다. 일 실시예에서, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
일 실시예에서, 하부게이트전극(BGE)은 제2반도체층(Act2) 하부에 배치될 수 있다. 일 실시예에서, 하부게이트전극(BGE)은 제2무기절연층(215)과 제3무기절연층(217) 사이에 배치될 수 있다. 일 실시예에서, 하부게이트전극(BGE)은 게이트 신호를 전달받을 수 있다. 이러한 경우, 제2트랜지스터(TFT2)는 제2반도체층(Act2)의 상부 및 하부에 게이트전극들이 배치되는 이중 게이트 전극 구조를 구비할 수 있다. 하부게이트전극(BGE)은 제2커패시터전극(CE2)과 동일한 층에 배치되며 동일한 물질을 포함할 수 있다.
일 실시예에서, 게이트선(GWL)은 제4무기절연층(218)과 제5무기절연층(219) 사이에 배치될 수 있다. 일 실시예에서, 게이트선(GWL)은 절연층들에 구비된 콘택홀을 통해 하부게이트전극(BGE)과 전기적으로 연결될 수 있다. 게이트선(GWL)은 제2게이트전극(GE2)과 동일한 층에 배치되며 동일한 물질을 포함할 수 있다. 게이트선(GWL)은 제2게이트전극(GE2)과 일체일 수 있다.
일 실시예에서, 유기절연층(OIL)은 무기절연층(200), 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2) 상에 배치될 수 있다. 일 실시예에서, 유기절연층(OIL)은 제1유기절연층(OIL1), 제2유기절연층(OIL2) 및 제3유기절연층(OIL3)을 포함할 수 있다. 유기절연층(OIL)은 유기물질을 포함할 수 있다. 제1유기절연층(OIL1), 제2유기절연층(OIL2) 및 제3유기절연층(OIL3)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
일 실시예에서, 제1연결전극(CD1)은 제1유기절연층(OIL1) 상에 배치될 수 있다. 이 때, 제1연결전극(CD1)은 제1유기절연층(OIL1)의 콘택홀을 통해 제1드레인전극(DE1) 또는 제1소스전극(SE1)과 연결될 수 있다. 제1연결전극(CD1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 제2유기절연층(OIL2) 및 제3유기절연층(OIL3)은 제1연결전극(CD1)을 덮으며 배치될 수 있다.
일 실시예에서, 발광소자층(300)은 유기절연층(OIL) 상에 배치될 수 있고 발광소자(LED) 및 뱅크층(340)을 포함할 수 있다. 발광소자(LED)는 부화소전극(310), 발광층(320), 및 대향전극(330)을 포함할 수 있다. 발광소자(LED)는 유기절연층(OIL)의 콘택홀을 통해 부화소회로(PC)와 전기적으로 연결될 수 있다. 일 실시예에서, 발광소자(LED)의 부화소전극(310)은 유기절연층(OIL)의 콘택홀을 통해 제1연결전극(CD1)에 전기적으로 연결될 수 있다.
일 실시예에서, 부화소전극(310)은 유기절연층(OIL) 상에 배치될 수 있고 부화소회로(PC)와 전기적으로 연결될 수 있다. 일 실시예에서, 유기절연층(OIL)은 콘택홀을 구비할 수 있다. 부화소전극(310)은 유기절연층(OIL)의 콘택홀을 통해 부화소회로(PC)와 전기적으로 연결될 수 있다. 일 실시예에서, 부화소전극(310)은 제1소스전극(SE1) 또는 제1드레인전극(DE1)과 전기적으로 연결될 수 있다. 부화소전극(310)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 부화소전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 부화소전극(310)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
일 실시예에서, 부화소전극(310) 상에는 부화소전극(310)의 중앙부를 노출시키는 개구부(340OP)를 구비한 뱅크층(340)이 배치될 수 있다. 뱅크층(340)은 유기절연물 및/또는 무기절연물을 포함할 수 있다. 일부 실시예에서, 뱅크층(340)은 광차단물질을 포함할 수 있다. 뱅크층(340)의 개구부(340OP)는 발광소자(LED)에서 방출되는 빛의 발광영역을 정의할 수 있다.
일 실시예에서, 뱅크층(340)은 기판(100)의 두께 방향으로 돌출된 스페이서(미도시)를 더 구비할 수 있다. 스페이서는 뱅크층(340)에서 제3방향(예를 들어, z 방향)으로 돌출될 수 있다. 스페이서를 구비한 뱅크층(340)을 하프톤 마스크를 이용하여 형성될 수 있다. 일부 실시예에서, 스페이서는 뱅크층(340)과 상이한 물질을 포함하며, 뱅크층(340) 상에 배치될 수 있다.
일 실시예에서, 뱅크층(340)의 개구부(340OP)에는 발광층(320)이 배치될 수 있다. 발광층(320)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 도시되지는 않았으나, 발광층(320)의 아래와 위에는 각각 제1기능층 및 제2기능층이 배치될 수 있다. 제1기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층은 발광층(320) 위에 배치되는 구성요소로서, 선택적(optional)이다. 제2기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1기능층 및/또는 제2기능층은 후술할 대향전극(330)과 마찬가지로 기판(100)을 전체적으로 커버하도록 형성되는 공통층일 수 있다.
일 실시예에서, 대향전극(330)은 발광층(320) 상에 배치될 수 있고 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(330)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 다른 실시예에서, 대향전극(330)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
다른 실시예에서, 발광소자(LED) 상에는 밀봉기판(400)이 배치될 수 있다. 표시영역(DA)에서 발광소자(LED)와 밀봉기판(400) 사이에는 충진층(700)이 배치될 수 있다. 충진층(700)은 충진재를 포함할 수 있다.
일 실시예에서 도 5를 참조하면, 표시 패널은 팬아웃배선(FL) 및 제1전원전압선(20, 도 3b 참조)의 제1-1전원전압선(21)을 포함할 수 있다.
일 실시예에서, 팬아웃배선(FL)은 주변영역(PA)에 배치될 수 있고 패드영역(PADA, 도 3b 참조)으로부터 표시영역(DA, 도 3b 참조)으로 연장될 수 있다. 일 실시예에서, 팬아웃배선(FL)은 제2방향(예를 들어, y방향)으로 연장될 수 있다. 다른 실시예에서, 팬아웃배선(FL)은 제1방향(예를 들어, x방향) 및 제2방향(예를 들어, y방향)과 교차하는 방향으로 연장될 수 있다. 팬아웃배선(FL)은 복수개로 구비될 수 있다. 일 실시예에서, 도 5에서는 컨택부(CTP)를 포함하는 4개의 팬아웃배선(FL)들을 도시하고 있으나, 팬아웃배선(FL)은 4개 이상으로 구비될 수 있다.
일 실시예에서, 제1전원전압선(20)은 주변영역(PA)에 배치될 수 있다. 제1전원전압선(20)은 패드영역(PADA, 도 3b 참조)과 표시영역(DA, 도 3b 참조) 사이에 배치될 수 있다. 제1전원전압선(20)의 제1-1전원전압선(21)은 제2방향(예를 들어, y방향)으로 연장될 수 있다. 일 실시예에서, 팬아웃배선(FL)들 각각은 제1전원전압선(20)의 적어도 일부와 중첩할 수 있다. 일 실시예에서, 제1전원전압선(20)의 제1방향(예를 들어, x방향)으로의 폭은 하나의 팬아웃배선(FL)의 제1방향(예를 들어, x방향)으로의 폭 보다 클 수 있다.
이하에서는, 제1전원전압선(20), 예컨대 제1-1전원전압선(21)과 팬아웃배선(FL)이 중첩하는 경우를 전제로 제1-1전원전압선(21)과 팬아웃배선(FL)의 구조를 설명하나, 제2전원전압선(30, 도 3a 참조)과 팬아웃배선(FL)이 중첩하는 경우에 제2전원전압선(30)과 팬아웃배선(FL)의 구조에도 동일한 설명이 적용될 수 있다.
일 실시예에서, 팬아웃배선(FL)은 제1팬아웃배선(FL1)들 및 제2팬아웃배선(FL2)들을 포함할 수 있다. 제2팬아웃배선(FL2)은 평면도에서 인접한 제1팬아웃배선(FL1)과 교번하여 배치될 수 있다. 예를 들어, 제2팬아웃배선(FL2)은 평면도에서 인접한 제1팬아웃배선(FL1)들 사이에 배치될 수 있다. 다르게 말하면, 제1팬아웃배선(FL1)은 평면도에서 인접한 제2팬아웃배선(FL2)들 사이에 배치될 수 있다. 일 실시예에서, 제2팬아웃배선(FL2)은 제1팬아웃배선(FL1)과 다른 층 상에 배치되거나 다른 물질을 포함하는 등 제1팬아웃배선(FL1)과 다른 배선 구조를 가질 수 있다. 다만, 본 발명은 반드시 이에 한정되지 않는다. 다른 실시예에서, 팬아웃배선(FL)은 제1팬아웃배선(FL1)들 또는 제2팬아웃배선(FL2)들 만을 포함할 수 있다. 이하에서는, 팬아웃배선(FL)이 제1팬아웃배선(FL1)들 및 제2팬아웃배선(FL2)들을 포함하는 것을 전제로 설명한다.
일 실시예에서, 팬아웃배선(FL)은 제1서브배선 및 제2서브배선을 포함할 수 있다. 팬아웃배선(FL)의 평면도에서 제1서브배선은 제2서브배선보다 패드영역(PADA)에 인접 배치되며, 제2서브배선은 제1서브배선보다 표시영역(DA)에 인접 배치될 수 있다. 예를 들어, 제1팬아웃배선(FL1)은 제1-1서브배선(FL1a) 및 제1-2서브배선(FL1b)을 포함할 수 있다. 평면도에서 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a)은 제1-2서브배선(FL1b) 보다 패드영역(PADA)에 인접 배치될 수 있다. 또한, 제2팬아웃배선(FL2)은 제2-1서브배선(FL2a) 및 제2-2서브배선(FL2b)을 포함할 수 있다. 평면도에서 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)은 제2-2서브배선(FL2b) 보다 패드영역(PADA)에 인접 배치될 수 있다.
일 실시예에서, 팬아웃배선(FL)의 제1서브배선과 제2서브배선은 서로 다른 층에 배치될 수 있다. 팬아웃배선(FL)의 제1서브배선은 무기절연층(200) 상에 배치되며, 팬아웃배선(FL)의 제2서브배선은 무기절연층(200)에 삽입된 것일 수 있다. 예를 들어, 팬아웃배선(FL)의 제1서브배선은 무기절연층(200)과 제1유기절연층(OIL1) 사이, 또는 제1유기절연층(OIL1)과 제2유기절연층(OIL2) 사이에 배치될 수 있다. 팬아웃배선(FL)의 제2서브배선은 제1무기절연층(213)과 제2무기절연층(215) 사이, 또는 제2무기절연층(215)과 제3무기절연층(217) 사이에 배치될 수 있다. 팬아웃배선(FL)의 제2서브배선은 제1서브배선과 컨택부(CTP)에서 전기적으로 연결될 수 있다.
일 실시예에서 도 5, 도 6b, 도 6d, 및 도 7을 참조하면, 일 실시예에서, 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a) 및 제1-2서브배선(FL1b)는 서로 다른 층 상에 배치될 수 있다. 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a)은 제5무기절연층(219)과 제1유기절연층(OIL1) 사이에 배치될 수 있다. 제1-1서브배선(FL1a)은 표시영역(DA)에 배치된 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 제1-2서브배선(FL1b)은 제2무기절연층(215)과 제3무기절연층(217) 사이에 배치될 수 있다. 제1-2서브배선(FL1b)은 표시영역(DA)의 제1스토리지 커패시터(Cst)의 제2커패시터전극(CE2)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
일 실시예에서, 평면도에서 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a) 및 제1-2서브배선(FL1b)은 제1컨택부(CTP1)에서 전기적으로 연결될 수 있다. 제1팬아웃배선(FL1)의 제1-2서브배선(FL1b)은 제1컨택부(CTP1)의 컨택홀(CT1)을 통해 제1-1서브배선(FL1a)에 접속할 수 있다.
일 실시예에서 도 5, 도 6a, 도 6e, 및 도 8을 참조하면, 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a) 및 제2-2서브배선(FL2b)은 서로 다른 층 상에 배치될 수 있다. 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)은 제1유기절연층(OIL1)과 제2유기절연층(OIL2) 사이에 배치될 수 있다. 제2-1서브배선(FL2a)은 표시영역(DA)의 제1연결전극(CD1)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 제2-2서브배선(FL2b)은 제1무기절연층(213)과 제2무기절연층(215) 사이에 배치될 수 있다. 제2-2서브배선(FL2b)은 표시영역(DA)에 배치된 제1커패시터전극(CE1) 및 제1게이트전극(GE1)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
일 실시예에서, 평면도에서 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a) 및 제2-2서브배선(FL2b)은 제2컨택부(CTP2)에서 전기적으로 연결될 수 있다. 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)은 제1연결부재(CM1)을 통해 제2-2서브배선(FL2b)과 전기적으로 연결될 수 있다. 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)은 컨택홀(CT3)을 통해 제1연결부재(CM1)에 전기적으로 연결될 수 있다. 제1연결부재(CM1)는 컨택홀(CT2)을 통해 제2-2서브배선(FL2b)에 전기적으로 연결될 수 있다. 제1연결부재(CM1)는 제5무기절연층(219)과 제1유기절연층(OIL1) 사이에 배치될 수 있다. 제1연결부재(CM1)는 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
일 실시예에서 전술한 바와 같이, 제1팬아웃배선(FL1)은 서로 다른 층에 배치되는 제1-1서브배선(FL1a) 및 제1-2서브배선(FL1b)으로 구비됨으로써, 배선의 저항이 감소할 수 있다. 제2팬아웃배선(FL2)은 서로 다른 층에 배치되는 제2-1서브배선(FL2a) 및 제2-2서브배선(FL2b)으로 구비됨으로써, 배선의 저항이 감소할 수 있다.
일 실시예에서 도 5를 참조하면, 평면도에서 팬아웃배선(FL)의 컨택부(CTP)는 밀봉부재(500, 도 3b 참조)의 외측에 위치할 수 있다. 예를 들어, 제1팬아웃배선(FL1)의 제1컨택부(CTP1)는 밀봉부재(500)와 패드영역(PADA) 사이에 위치할 수 있다. 제2팬아웃배선(FL2)의 제2컨택부(CTP2)는 밀봉부재(500)와 패드영역(PADA) 사이에 위치할 수 있다. 따라서, 밀봉부재(500)와 밀봉기판(400)을 합착시키는 공정에서 레이저가 사용되더라도 무기절연층(200, 도 7 및 도 8 참조) 상에 배치된 팬아웃배선(FL)의 제1서브배선, 예를 들어, 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a) 및 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)이 레이저에 의해 손상되는 것을 방지할 수 있고, 즉 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a) 및 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)의 저항이 증가하는 것을 방지할 수 있다.
일 실시예에서 전술한 바와 같이, 제2팬아웃배선(FL2)은 제1팬아웃배선(FL1)과 다른 층 상에 배치될 수 있다. 예컨대, 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)은 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a)과 다른 층 상에 배치될 수 있다. 제2팬아웃배선(FL2)의 제2-2서브배선(FL2b)은 제1팬아웃배선(FL1)의 제1-2서브배선(FL1b)과 다른 층 상에 배치될 수 있다. 다만, 본 발명은 반드시 이에 한정되지 않는다. 다른 실시예에서, 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)은 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a)과 다른 층 상에 배치되나, 제2팬아웃배선(FL2)의 제2-2서브배선(FL2b)은 제1팬아웃배선(FL1)의 제1-2서브배선(FL1b)과 동일한 층 상에 배치될 수 있다. 다른 실시예에서, 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)은 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a)과 동일한 층 상에 배치되나, 제2팬아웃배선(FL2)의 제2-2서브배선(FL2b)은 제1팬아웃배선(FL1)의 제1-2서브배선(FL1b)과 다른 층 상에 배치될 수 있다.
일 실시예에서 도 5를 참조하면, 제1-1전원전압선(21)은 제1서브전원전압선(21a) 및 제2서브전원전압선(21b)을 포함할 수 있다. 제1서브전원전압선(21a)은 평면도에서 제2서브전원전압선(21b)보다 패드영역(PADA)에 인접 배치될 수 있다. 다르게 말하면, 제2서브전원전압선(21b)은 평면도에서 제1서브전원전압선(21a) 보다 표시영역(DA)에 인접 배치될 수 있다.
일 실시예에서, 제1서브전원전압선(21a)은 평면도에서 팬아웃배선(FL)의 제1서브배선과 중첩할 수 있다. 예를 들어, 제1서브전원전압선(21a)은 평면도에서 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a) 및 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)과 중첩할 수 있다. 제2서브전원전압선(21b)은 평면도에서 팬아웃배선(FL)의 제2서브배선과 중첩할 수 있다. 예를 들어, 제2서브전원전압선(21b)은 평면도에서 제1팬아웃배선(FL1)의 제1-2서브배선(FL1b) 및 제2팬아웃배선(FL2)의 제2-2서브배선(FL2b)과 중첩할 수 있다.
일 실시예에서, 제1-1전원전압선(21)은 평면도에서 개구부(21H)를 포함할 수 있다. 개구부(21H)는 복수개로 구비될 수 있다. 제1-1전원전압선(21)의 개구부(21H)들은 제1서브전원전압선(21a)에 위치할 수 있다. 평면도에서 팬아웃배선(FL)의 컨택부(CTP)는 제1서브전원전압선(21a)의 개구부(21H) 내에 위치할 수 있다. 예를 들어, 제1팬아웃배선(FL1)들의 제1컨택부(CTP1)들 각각은 평면도에서 제1서브전원전압선(21a)의 개구부(21H)들 중 대응하는 하나의 개구부(21H) 내에 위치할 수 있다. 제2팬아웃배선(FL2)들의 제2컨택부(CTP2)들 각각은 평면도에서 제1서브전원전압선(21a)의 개구부(21H)들 중 대응하는 하나의 개구부(21H) 내에 위치할 수 있다.
일 실시예에서 도 5, 도 6c, 도 6e, 및 도 9를 참조하면, 제1서브전원전압선(21a) 및 제2서브전원전압선(21b)은 서로 다른 층 상에 배치될 수 있다. 제1서브전원전압선(21a)은 무기절연층(200)에 삽입될 수 있고, 제2서브전원전압선(21b)은 무기절연층(200) 상에 배치될 수 있다. 일 실시예에서, 제1서브전원전압선(21a)은 제4무기절연층(218)과 제5무기절연층(219) 사이에 배치될 수 있다. 제1서브전원전압선(21a)은 표시영역(DA)에서 제2트랜지스터(TFT2)의 제2게이트전극(GE2)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 제2서브전원전압선(21b)은 제1유기절연층(OIL1)과 제2유기절연층(OIL2) 사이에 배치될 수 있다. 제2서브전원전압선(21b)은 제1연결전극(CD1)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
일 실시예에서 도 5, 도 7, 도 8, 및 도 9를 참조하면, 제1서브전원전압선(21a)은 팬아웃배선(FL)의 제1서브배선과 다른 층 상에 배치될 수 있다. 예를 들어, 제1서브전원전압선(21a)은 제1팬아웃배선(FL1)의 제1-1서브배선(FL1a)과 다른 층 상에 배치될 수 있다. 제1서브전원전압선(21a)은 제2팬아웃배선(FL2)의 제2-1서브배선(FL2a)과 다른 층 상에 배치될 수 있다. 또한, 제2서브전원전압선(21b)은 팬아웃배선(FL)의 제2서브배선과 다른 층 상에 배치될 수 있다. 예를 들어, 제2서브전원전압선(21b)은 제1팬아웃배선(FL1)의 제1-2서브배선(FL1b)과 다른 층 상에 배치될 수 있다. 제2서브전원전압선(21b)은 제2팬아웃배선(FL2)은 제2-2서브배선(FL2b)과 다른 층 상에 배치될 수 있다.
일 실시예에서 도 5 및 도 9를 참조하면, 제1-1전원전압선(21)의 제1서브전원전압선(21a)은 제2연결부재(CM2)를 통해 제2서브전원전압선(21b)과 전기적으로 연결될 수 있다. 제2서브전원전압선(21b)은 컨택홀(CT5)을 통해 제2연결부재(CM2)와 전기적으로 연결될 수 있다. 제2연결부재(CM2)는 컨택홀(CT4)을 통해 제1서브전원전압선(21a)과 전기적으로 연결될 수 있다. 제2연결부재(CM2)는 제5무기절연층(219)과 제1유기절연층(OIL1) 사이에 배치될 수 있다. 제2연결부재(CM2)는 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 팬아웃배선(FL)은 무기절연층(200) 상에 배치된 제1서브배선 및 무기절연층(200)에 삽입된 제2서브배선을 포함하며, 팬아웃배선(FL)과 적어도 일부 중첩하는 제1-1전원전압선(21)은 무기절연층(200)에 삽입된 제1서브전원전압선(21a) 및 무기절연층(200) 상에 배치된 제2서브전원전압선(21b)을 포함하고, 제1-1전원전압선(21)의 제1서브전원전압선(21a)은 팬아웃배선(FL)의 제1서브배선과 중첩하되 제1서브배선과 다른 층 상에 배치되고, 제1-1전원전압선(21)의 제2서브전원전압선(21b)은 팬아웃배선(FL)의 제2서브배선과 중첩하되 제2서브배선과 다른 층 상에 배치될 수 있다. 또한, 평면도에서 팬아웃배선(FL)의 제1서브배선과 제2서브배선이 전기적으로 연결되는 컨택부(CTP)는 제1-1전원전압선(21)의 개구부(21H) 내에 배치될 수 있다. 본 발명의 실시예에 따르면, 팬아웃배선(FL)은 서로 다른 층에 배치된 제1서브배선 및 제2서브배선으로 구비되어 배선의 저항이 감소될 수 있다. 동시에, 이러한 팬아웃배선(FL)을 경로 변경 없이 제1-1전원전압선(21)과 중첩되게 설계할 수 있어, 표시 장치의 데드스페이스를 감소시킬 수 있다.
본 실시예에 따른 표시 장치는 다양한 전자 기기에 적용될 수 있다. 본 발명의 실시예에 따른 전자 기기는 앞서 설명한 표시 장치(예, 도 1의 표시 장치)를 포함할 수 있으며, 표시 장치 외에도 추가 기능을 갖는 모듈 또는 장치를 더 포함할 수 있다.
도 10은 일 실시예에 따른 전자 기기를 도시한 블록도이다.
도 17을 참조하면, 일 실시예에 따른 전자 기기(1000)는 표시 모듈(display module, 1001), 프로세서(processor, 1002), 메모리(memory, 1003), 및 전원 모듈(power module, 1004)을 포함할 수 있다.
프로세서(1002)는 중앙처리장치(CPU: central processing unit), 어플리케이션 프로세서(AP: application processor), 그래픽 처리장치(GPU: graphic processing unit), 커뮤니케이션 프로세서(CP: communication processor), 이미지 신호 프로세서(ISP: image signal processor), 컨트롤러 중 적어도 하나를 포함할 수 있다.
메모리(1003)에는 프로세서(1002)나 표시 모듈(1001)의 동작에 필요한 데이터 정보가 저장되어 있을 수 있다. 프로세서(1002)가 메모리(1003)에 저장된 어플리케이션을 실행하면 영상 데이터신호 및/또는 입력 제어 신호가 표시 모듈(1001)에 전달되며, 표시 모듈(1001)은 제공받은 신호를 처리하여 표시 화면을 통해 영상 정보를 출력할 수 있다.
전원 모듈(1004)은 전원 어댑터나 배터리 장치 등과 같은 전원공급모듈과 전원공급모듈에 의해 공급된 전원을 변환하여 전자 기기(1000)의 동작에 필요한 전원을 생성하는 전원변환모듈을 포함할 수 있다.
전술한 전자 기기(1000)의 각 구성들의 적어도 하나는 전술한 실시예들에 따른 표시 장치 내에 포함될 수 있다. 또한, 기능적으로 하나의 모듈 내에 포함되는 개별 모듈 중 일부는 표시 장치 내에 포함되고 다른 일부는 표시 장치와 별도로 제공될 수도 있다. 예를 들어, 표시 장치는 표시 모듈(1001)을 포함할 수 있으며, 프로세서(1002), 메모리(1003) 및 전원 모듈(1004)은 표시 장치가 아닌 전자 기기(1000) 내의 다른 장치의 형태로 제공될 수 있다.
일 실시예에서, 표시 장치에 포함된 표시 모듈(1001)은 프로세서(1002)로부터 수신된 영상 데이터신호 및 입력 제어 신호에 따라 구동될 수 있다.
도 11은 다양한 실시예들에 따른 전자 기기를 도시한 개략도들이다.
도 11을 참조하면, 실시예들에 따른 표시 장치가 적용된 다양한 전자 기기는 스마트폰(1000a), 태블릿 PC(1000b), 랩톱(1000c), TV(1000d), 데스크용 모니터(1000e) 등의 이미지 표시용 전자 기기뿐만 아니라, 스마트 안경(1000f), 헤드 마운트 디스플레이(1000g), 스마트 워치(1000h) 등과 같은 표시 모듈을 포함하는 웨어러블 전자 기기, 자동차의 계기판, 센터페시아, 대쉬보드에 배치된 CID(Center Information Display), 룸 미러 디스플레이(room mirror display) 등과 같은 표시 모듈을 포함하는 차량용 전자 기기(1000i) 등을 포함할 수 있다.
본 명세서에 설명된 실시예들은 단지 설명적인 의미로만 고려되어야 하며, 제한적인 목적으로 고려되어서는 안됨을 이해할 것이다. 각 실시예의 특징 또는 측면에 대한 설명은 일반적으로 다른 실시예의 다른 유사한 특징 또는 측면에도 적용될 수 있는 것으로 간주되어야 한다. 하나 또는 그 이상의 실시예들이 도면을 참조하여 설명되었으나, 당해 분야에서 통상의 지식을 가진 자라면 특허청구범위의 기술적 사상 및 범위를 벗어나지 않은 형태 및 세부사항의 다양한 변경이 이루어질 수 있다는 것을 이해할 것이다. 또한, 실시예들 또는 실시예들의 일부는 본 발명의 범위를 벗어나지 않고 전체 또는 부분적으로 결합될 수 있다.

Claims (20)

  1. 표시영역 및 상기 표시영역 외측에 배치된 패드영역을 포함하는 주변영역을 포함하는 기판;
    상기 기판 상에 배치된 무기절연층;
    상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층;
    평면도에서 상기 패드영역과 상기 표시영역 사이에 배치되며, 개구부를 포함하는 전원전압선; 및
    평면도에서 상기 패드영역으로부터 상기 표시영역으로 연장되고 상기 전원전압선의 적어도 일부와 중첩하는 팬아웃배선;을 포함하고,
    상기 팬아웃배선은 상기 무기절연층 상에 배치된 제1서브배선, 상기 무기절연층에 삽입된 제2서브배선, 및 상기 제1서브배선과 상기 제2서브배선이 전기적으로 연결되는 컨택부를 포함하고,
    평면도에서 상기 팬아웃배선의 상기 컨택부는 상기 전원전압선의 상기 개구부 내에 위치하는, 표시 장치.
  2. 제1항에 있어서,
    상기 무기절연층 상에 배치되며, 차례로 적층된 제1유기절연층, 및 제2유기절연층을 포함하는 유기절연층;을 더 포함하고,
    상기 무기절연층은 차례로 적층된 제1무기절연층, 제2무기절연층, 및 제3무기절연층을 포함하고,
    상기 팬아웃배선의 상기 제1서브배선은 상기 무기절연층과 상기 제1유기절연층 사이, 또는 상기 제1유기절연층과 상기 제2유기절연층 사이에 배치되고,
    상기 팬아웃배선의 상기 제2서브배선은 상기 제1무기절연층과 상기 제2무기절연층 사이, 또는 상기 제2무기절연층과 상기 제3무기절연층 사이에 배치된, 표시 장치.
  3. 제2항에 있어서,
    평면도에서 상기 표시영역과 중첩하고, 상기 기판 및 상기 제1무기절연층 사이에 배치된 반도체층; 및
    평면도에서 상기 반도체층과 중첩하고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 게이트전극;을 더 포함하는, 표시 장치.
  4. 제1항에 있어서,
    상기 팬아웃배선은 교번 배치되는 제1팬아웃배선들 및 제2팬아웃배선들을 포함하고,
    상기 제1팬아웃배선들 각각의 제1서브배선은 상기 제2팬아웃배선들 각각의 제1서브배선과 다른 층 상에 배치되고,
    상기 제1팬아웃배선들 각각의 제2서브배선은 상기 제2팬아웃배선들 각각의 제2서브배선과 다른 층 상에 배치되는, 표시 장치.
  5. 제2항에 있어서,
    상기 전원전압선은 상기 무기절연층에 삽입된 제1서브전원전압선, 및 상기 무기절연층 상에 배치되며 상기 제1서브전원전압선과 전기적으로 연결된 제2서브전원전압선을 포함하고,
    평면도에서 상기 전원전압선의 상기 제1서브전원전압선은 상기 팬아웃배선의 상기 제1서브배선과 중첩하고,
    평면도에서 상기 전원전압선의 상기 제2서브전원전압선은 상기 팬아웃배선의 상기 제2서브배선과 중첩하는, 표시 장치.
  6. 제5항에 있어서,
    상기 전원전압선의 상기 개구부는 상기 전원전압선의 상기 제1서브전원전압선에 위치하는, 표시 장치.
  7. 제5항에 있어서,
    상기 무기절연층은 상기 제3무기절연층 상에 배치된 제4무기절연층을 더 포함하고,
    상기 전원전압선의 상기 제1서브전원전압선은 상기 제3무기절연층과 상기 제4무기절연층 사이에 배치된, 표시 장치.
  8. 제1항에 있어서,
    상기 전원전압선의 폭은 상기 팬아웃배선의 폭 보다 큰, 표시 장치.
  9. 제1항에 있어서,
    상기 발광소자층 상에 배치된 밀봉기판; 및
    상기 기판 및 상기 밀봉기판 사이에 배치되고 평면도에서 상기 표시영역을 둘러싸는 밀봉부재;를 더 포함하고,
    평면도에서 상기 팬아웃배선은 상기 밀봉부재를 교차하여 연장되며,
    상기 팬아웃배선의 상기 컨택부는 상기 밀봉부재와 상기 패드영역 사이에 위치하는, 표시 장치.
  10. 제1항에 있어서,
    상기 발광소자층 상에 배치되며 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함하는 봉지층;을 더 포함하는, 표시 장치.
  11. 제1항에 있어서,
    상기 팬아웃배선은 팬아웃배선들을 포함하고,
    상기 전원전압선은 상기 개구부를 복수개로 포함하고,
    상기 팬아웃배선들 각각의 컨택부는 상기 개구부들 중 대응하는 개구부 내에 위치하는, 표시 장치.
  12. 표시영역 및 상기 표시영역 외측에 배치된 패드영역을 포함하는 주변영역을 포함하는 기판;
    상기 기판 상에 배치된 무기절연층;
    상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층;
    평면도에서 상기 패드영역과 상기 표시영역 사이에 배치된 전원전압선; 및
    평면도에서 상기 패드영역으로부터 상기 표시영역으로 연장되고 상기 전원전압선의 적어도 일부와 중첩하는 팬아웃배선;을 포함하고,
    상기 팬아웃배선은 상기 무기절연층 상에 배치된 제1서브배선, 상기 무기절연층에 삽입된 제2서브배선, 및 상기 제1서브배선과 상기 제2서브배선이 전기적으로 연결되는 컨택부를 포함하고,
    상기 전원전압선은 상기 무기절연층에 삽입된 제1서브전원전압선, 및 상기 무기절연층 상에 배치되며 상기 제1서브전원전압선과 전기적으로 연결된 제2서브전원전압선을 포함하고,
    평면도에서 상기 전원전압선의 상기 제1서브전원전압선은 상기 팬아웃배선의 상기 제1서브배선과 중첩하고,
    평면도에서 상기 전원전압선의 상기 제2서브전원전압선은 상기 팬아웃배선의 상기 제2서브배선과 중첩하고,
    상기 전원전압선의 상기 제1서브전원전압선은 상기 팬아웃배선의 상기 제1서브배선과 다른 층 상에 배치된, 표시 장치.
  13. 제12항에 있어서,
    상기 무기절연층 상에 배치되며, 차례로 적층된 제1유기절연층, 및 제2유기절연층을 포함하는 유기절연층;을 더 포함하고,
    상기 무기절연층은 차례로 적층된 제1무기절연층, 제2무기절연층, 및 제3무기절연층을 포함하고,
    상기 팬아웃배선의 상기 제1서브배선은 상기 무기절연층과 상기 제1유기절연층 사이, 또는 상기 제1유기절연층과 상기 제2유기절연층 사이에 배치되고,
    상기 팬아웃배선의 상기 제2서브배선은 상기 제1무기절연층과 상기 제2무기절연층 사이, 또는 상기 제2무기절연층과 상기 제3무기절연층 사이에 배치된, 표시 장치.
  14. 제13항에 있어서,
    평면도에서 상기 표시영역과 중첩하고, 상기 기판 및 상기 제1무기절연층 사이에 배치된 반도체층; 및
    평면도에서 상기 반도체층과 중첩하고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 게이트전극;을 더 포함하는, 표시 장치.
  15. 제13항에 있어서,
    상기 무기절연층은 상기 제3무기절연층 상에 배치된 제4무기절연층을 더 포함하고,
    상기 전원전압선의 상기 제1서브전원전압선은 상기 제3무기절연층 및 상기 제4무기절연층 사이에 배치된, 표시 장치.
  16. 제12항에 있어서,
    상기 전원전압선의 상기 제1서브전원전압선은 개구부를 포함하는, 표시 장치.
  17. 제16항에 있어서,
    평면도에서 상기 팬아웃배선의 상기 컨택부는 상기 제1서브전원전압선의 상기 개구부 내에 위치하는, 표시 장치.
  18. 제12항에 있어서,
    상기 팬아웃배선은 교번 배치되는 제1팬아웃배선들 및 제2팬아웃배선들을 포함하고,
    상기 제1팬아웃배선들 각각의 제1서브배선은 상기 제2팬아웃배선들 각각의 제1서브배선과 다른 층 상에 배치되고,
    상기 제1팬아웃배선들 각각의 제2서브배선은 상기 제2팬아웃배선들 각각의 제2서브배선과 다른 층 상에 배치되는, 표시 장치.
  19. 표시 장치를 포함하는 전자 기기에 있어서,
    상기 표시 장치는,
    표시영역 및 상기 표시영역 외측에 배치된 패드영역을 포함하는 주변영역을 포함하는 기판;
    상기 기판 상에 배치된 무기절연층;
    상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층;
    평면도에서 상기 패드영역과 상기 표시영역 사이에 배치되며, 개구부를 포함하는 전원전압선; 및
    평면도에서 상기 패드영역으로부터 상기 표시영역으로 연장되고 상기 전원전압선의 적어도 일부와 중첩하는 팬아웃배선;을 포함하고,
    상기 팬아웃배선은 상기 무기절연층 상에 배치된 제1서브배선, 상기 무기절연층에 삽입된 제2서브배선, 및 상기 제1서브배선과 상기 제2서브배선이 전기적으로 연결되는 컨택부를 포함하고,
    평면도에서 상기 팬아웃배선의 상기 컨택부는 상기 전원전압선의 상기 개구부 내에 위치하는, 전자 기기.
  20. 제19항에 있어서,
    표시 모듈;
    프로세서;
    전원 모듈; 및
    메모리;를 더 포함하고,
    상기 표시 장치는 상기 표시 모듈, 상기 프로세서, 상기 전원 모듈, 또는 상기 메모리 중 하나를 포함하는, 전자 기기.
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