WO2025257930A1 - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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WO2025257930A1
WO2025257930A1 PCT/JP2024/021183 JP2024021183W WO2025257930A1 WO 2025257930 A1 WO2025257930 A1 WO 2025257930A1 JP 2024021183 W JP2024021183 W JP 2024021183W WO 2025257930 A1 WO2025257930 A1 WO 2025257930A1
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WO
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head portion
head
gate
side portion
length direction
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PCT/JP2024/021183
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English (en)
French (fr)
Inventor
太郎 佐々木
卓也 堤
史人 中島
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NTT Inc
NTT Inc USA
Original Assignee
Nippon Telegraph and Telephone Corp
NTT Inc USA
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Publication date
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Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Definitions

  • the present invention relates to a field-effect transistor.
  • the terahertz frequency band from 0.3 to 3.0 THz, is expected to have a wide range of applications, not only for next-generation high-speed wireless communications, but also for non-destructive testing using terahertz wave imaging, security applications using transmission imaging, material analysis using absorption spectra, and obtaining weather-related information using radiometers mounted on satellites. For this reason, attention is being drawn to electronic devices and integrated circuits that can directly handle the terahertz frequency band. Generally, field-effect transistors using compound semiconductors with high electron mobility are used as electronic devices with excellent high-frequency characteristics.
  • High-frequency field-effect transistors generally have a structure in which a buffer layer, a channel layer, and a barrier layer are stacked on a semiconductor substrate, on which an ohmic cap layer and source and drain electrodes that serve as ohmic electrodes are formed, with a gate electrode formed between the source and drain electrodes.
  • a carrier supply layer called a delta-doped layer is formed within the barrier layer, and is heavily doped with impurities.
  • Carriers, i.e., electrons, generated when these impurities are ionized are accumulated in the channel layer, which has a smaller band gap than the barrier layer, forming a two-dimensional electron gas. Because the two-dimensional electron gas in the channel layer is spatially separated from the ionized impurities by the barrier layer, it can travel between the source and drain at high speed without suffering mobility degradation due to impurity scattering.
  • the ohmic cap layer may also be doped with impurities, similar to the carrier supply layer, to facilitate carrier injection from the ohmic electrode to the channel layer and carrier conduction from the channel layer to the ohmic electrode, i.e., to reduce source resistance and drain resistance.
  • applying a voltage to the gate electrode modulates the band structure directly below the gate electrode, thereby controlling the two-dimensional electron gas concentration in the channel layer and the amount of current flowing between the source and drain. Therefore, in a configuration where the source electrode is grounded, by inputting the high-frequency signal to be amplified into the gate electrode, the amplified signal can be extracted from the drain electrode.
  • the skin effect is a phenomenon in which current density concentrates on the surface of a conductor when a high-frequency signal propagates inside it. It is known that the resistance value increases because the effective cross-sectional area of the conductor through which the high-frequency signal propagates becomes smaller.
  • the current density J inside the conductor can be expressed as a function of the distance d from the conductor surface by the following equation:
  • J 0 is the current density on the conductor surface
  • d is called the skin depth
  • ⁇ is the electrical resistivity of the conductor
  • ⁇ is the angular frequency of the signal
  • ⁇ 0 is the magnetic permeability of a vacuum (1.26 ⁇ 10 -6 H/m)
  • the electrical resistivity and magnetic permeability of gold are assumed to be 2.44 ⁇ 10 W m and 1, respectively, and the electrical resistivity and magnetic permeability of nickel are assumed to be 6.67 ⁇ 10 W m and 100, respectively.
  • f t is the current gain cutoff frequency
  • R i , R s , R g are the channel resistance, source resistance, and gate resistance, respectively
  • g d,int , g m,int are the drain conductance and transconductance of the device intrinsic region, respectively
  • C gs , C gd are the gate-source capacitance and gate-drain capacitance, respectively
  • K G is a term mainly related to drain noise
  • K r is a term mainly related to gate-induced noise.
  • fmax is an important parameter for amplifier applications of high-frequency field-effect transistors, and a higher value is desirable when designing, for example, a high-frequency front-end IC.
  • Fmin is an index related to noise from the field-effect transistor itself, and a lower value is desirable in order to amplify the received signal without degrading the S/N ratio.
  • reducing the gate resistance Rg is effective, as shown in equations (3) and (4).
  • a T-shaped gate structure such as that shown in FIG. 1A of Patent Document 1 and FIG. 1 of Patent Document 2 is used to avoid an increase in Rg due to the skin effect.
  • the surface area of the gate electrode increases, reducing the influence of the skin effect and making it possible to reduce Rg .
  • a structure such as that shown in FIG. 1 of Non-Patent Document 1, in which the head of the T-shaped gate structure is made larger, has also been proposed.
  • the width of the top is 300 to 1200 nm and the height is 100 to 400 nm.
  • the skin depth falls below 100 nm in the terahertz wave region, making the skin effect unnegligible.
  • a cavity is formed around the gate to prevent increases in C gs and C gd . While increasing the cross-sectional area is still effective in reducing R g in the frequency bands currently considered for devices, the above approach is likely to lose its effectiveness due to the skin effect in future terahertz wave applications.
  • the head portion that is long in the channel length direction overlaps with the source electrode, the drain electrode, or both, leading to increases in C gs and C gd .
  • the present invention was made to solve the above problems, and aims to prevent an increase in gate resistance due to the skin effect.
  • the field-effect transistor according to the present invention comprises a buffer layer, a channel layer, a barrier layer, and a carrier supply layer formed on a semiconductor substrate; a gate electrode formed on the barrier layer; source and drain electrodes formed on the barrier layer with the gate electrode sandwiched therebetween; and a cap layer formed between the source and drain electrodes and the barrier layer.
  • the gate electrode comprises a leg portion, a first head portion formed continuously on the leg portion and having a length in the gate length direction longer than the leg portion, a first side portion and a second side portion formed continuously on each of both ends of the first head portion in the gate length direction, and a second head portion formed continuously on at least one of the first side portion and the second side portion and having a length in the gate length direction longer than the leg portion.
  • the first and second head portions have cross-sectional shapes in a plane perpendicular to the gate width direction that are horizontally elongated in the gate length direction, and the first and second side portions have cross-sectional shapes in a plane perpendicular to the gate width direction that are vertically elongated in the thickness direction.
  • the gate electrode is composed of a leg portion, a first head portion formed continuously on the leg portion, a first side portion and a second side portion formed continuously on each end of the first head portion, and a second head portion formed continuously on at least one of the first side portion and the second side portion, thereby preventing an increase in gate resistance due to the skin effect.
  • FIG. 1 is a cross-sectional view showing the configuration of a field effect transistor according to a first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a state of a field effect transistor in the middle of a process for explaining a method for manufacturing a field effect transistor according to the first embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing the state of the field-effect transistor in the middle of a process for explaining the method for manufacturing the field-effect transistor according to the first embodiment of the present invention.
  • FIG. 2C is a cross-sectional view showing the state of the field-effect transistor in the middle of a process for explaining the method for manufacturing the field-effect transistor according to the first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a state of a field effect transistor in the middle of a process for explaining a method for manufacturing a field effect transistor according to the first embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing
  • FIG. 2D is a cross-sectional view showing the state of the field-effect transistor in the middle of a process for explaining the method for manufacturing the field-effect transistor according to the first embodiment of the present invention.
  • FIG. 2E is a cross-sectional view showing a state of the field-effect transistor in the middle of a process for explaining the method for manufacturing the field-effect transistor according to the first embodiment of the present invention.
  • FIG. 2F is a cross-sectional view showing the state of the field-effect transistor in the middle of a process, for illustrating a method for manufacturing the field-effect transistor according to the first embodiment of the present invention.
  • FIG. 2G is a cross-sectional view showing the state of the field-effect transistor in the middle of a process for explaining the method for manufacturing the field-effect transistor according to the first embodiment of the present invention.
  • FIG. 2H is a cross-sectional view showing the state of the field-effect transistor in the middle of a process for explaining the method for manufacturing the field-effect transistor according to the first embodiment of the present invention.
  • FIG. 2I is a plan view showing the state of the field effect transistor in the middle of a process for explaining the method for manufacturing the field effect transistor according to the first embodiment of the present invention.
  • FIG. 2J is a plan view showing a state of the field effect transistor in the middle of a process for explaining the method for manufacturing the field effect transistor according to the first embodiment of the present invention.
  • FIG. 3A is an explanatory diagram for explaining the effect of reducing the gate resistance in the gate electrode structure of the field-effect transistor according to the first embodiment.
  • FIG. 3B is an explanatory diagram for explaining the effect of reducing the gate resistance in the gate electrode structure of the field effect transistor according to the first embodiment.
  • FIG. 4 is a cross-sectional view showing a gate electrode structure of a field effect transistor according to a second embodiment of the present invention.
  • FIG. 5A is a cross-sectional view showing a state of a gate electrode structure in the middle of a process for explaining a method for manufacturing a gate electrode structure of a field effect transistor according to a second embodiment of the present invention.
  • FIG. 5B is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining the method for manufacturing the gate electrode structure of the field effect transistor according to the second embodiment of the present invention.
  • FIG. 5C is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the second embodiment of the present invention.
  • FIG. 5D is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a method for manufacturing the gate electrode structure of the field effect transistor according to the second embodiment of the present invention.
  • FIG. 5C is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the second embodiment of the present invention.
  • FIG. 5D is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a method for manufacturing the
  • FIG. 5E is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a method for manufacturing the gate electrode structure of the field effect transistor according to the second embodiment of the present invention.
  • FIG. 5F is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a method for manufacturing the gate electrode structure of the field effect transistor according to the second embodiment of the present invention.
  • FIG. 5G is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the second embodiment of the present invention.
  • FIG. 5H is a plan view showing the state of the gate electrode structure in the middle of a process for explaining the manufacturing method of the gate electrode structure of the field effect transistor according to the second embodiment of the present invention.
  • FIG. 5I is a plan view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the second embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing a gate electrode structure of a field effect transistor according to a third embodiment of the present invention.
  • FIG. 7A is a cross-sectional view showing a state of a gate electrode structure in the middle of a process for explaining a manufacturing method of a gate electrode structure of a field effect transistor according to a third embodiment of the present invention.
  • FIG. 5H is a plan view showing the state of the gate electrode structure in the middle of a process for explaining the manufacturing method of the gate electrode structure of the field effect transistor according to the second embodiment of the present invention.
  • FIG. 5I
  • FIG. 7B is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining the method for manufacturing the gate electrode structure of the field effect transistor according to the third embodiment of the present invention.
  • FIG. 7C is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the third embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a gate electrode structure of a field effect transistor according to a fourth embodiment of the present invention.
  • FIG. 9A is a cross-sectional view showing a state of a gate electrode structure in the middle of a process for explaining a manufacturing method of a gate electrode structure of a field effect transistor according to a fourth embodiment of the present invention.
  • FIG. 9B is a perspective view showing the state of the gate electrode structure in the middle of a process for explaining the method for manufacturing the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 9C is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 9A is a cross-sectional view showing a state of a gate electrode structure in the middle of a process for explaining a manufacturing method of a gate electrode structure of a field effect transistor according to a fourth embodiment of the present invention.
  • FIG. 9D is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 9E is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 9F is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 9D is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 9E is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of
  • FIG. 9G is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 9H is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 9I is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 9G is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 9H is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of
  • FIG. 9J is a cross-sectional view showing the state of the gate electrode structure in the middle of a process for explaining a manufacturing method of the gate electrode structure of the field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a gate electrode structure of a field effect transistor according to a fifth embodiment of the present invention.
  • FIG. 11 is a cross-sectional view showing a gate electrode structure of another field effect transistor according to the fifth embodiment of the present invention.
  • FIG. 12A is a cross-sectional view showing a state of a gate electrode structure in the middle of a process for explaining a manufacturing method of a gate electrode structure of a field effect transistor according to a fifth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a gate electrode structure of a field effect transistor according to a fifth embodiment of the present invention.
  • FIG. 11 is a cross-sectional view showing a gate electrode structure of another field effect transistor according to the fifth embodiment of the present invention.
  • FIG. 12B is a perspective view showing the state of the gate electrode structure in the middle of a process for explaining the manufacturing method of the gate electrode structure of the field effect transistor according to the fifth embodiment of the present invention.
  • FIG. 12C is a cross-sectional view showing the state of the gate electrode structure in the middle of the process, for illustrating the manufacturing method of the gate electrode structure of the field effect transistor according to the fifth embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing a gate electrode structure of another field effect transistor according to the fifth embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing a gate electrode structure of another field effect transistor according to the fifth embodiment of the present invention.
  • Fig. 1 shows a cross section of a plane perpendicular to the gate width direction (parallel to the gate length direction) of the configuration of the element region of the field-effect transistor.
  • This field-effect transistor includes a buffer layer 102, a channel layer 103, a barrier layer 104, and a ⁇ -doped carrier supply layer 105 formed in the barrier layer 104, all of which are formed on a semiconductor substrate 101.
  • This field-effect transistor also includes a gate electrode 107 formed on the barrier layer 104, and a source electrode 108 and a drain electrode 109 formed on the barrier layer 104 with the gate electrode 107 sandwiched between them.
  • the source electrode 108 and the drain electrode 109 are formed on a cap layer 106 formed between them and the barrier layer 104.
  • the semiconductor substrate 101 may be made of, for example, semi-insulating InP.
  • the buffer layer 102 may be made of, for example, InAlAs and have a thickness of 100 to 300 nm.
  • the channel layer 103 may be made of, for example, InGaAs and have a thickness of 5 to 20 nm.
  • the barrier layer 104 may be made of, for example, InAlAs and have a thickness of 5 to 20 nm.
  • the carrier supply layer 105 is formed on the barrier layer 104 by, for example, the well-known delta-doping method.
  • the barrier layer 104 may be doped with Si as an impurity at a concentration of approximately 1 ⁇ 10 11 cm ⁇ 2 to 1 ⁇ 10 13 cm ⁇ 2 .
  • a stopper layer 110 is provided on the barrier layer 104.
  • the stopper layer 110 may be made of, for example, InP and have a thickness of 2 to 5 nm. Each of these layers may be formed by crystal growth using, for example, metalorganic vapor phase epitaxy or molecular beam epitaxy.
  • a recess region 106a is provided, which is formed by etching the cap layer 106 through an opening in the insulating layer 111 formed between the source electrode 108 and the drain electrode 109 on the cap layer 106.
  • the stopper layer 110 can be used as an etching stop layer.
  • the gate electrode 107 of the field-effect transistor according to embodiment 1 includes a leg portion 107a, a first head portion 107b, a second head portion 107c, a first side portion 107d, and a second side portion 107e.
  • the first head 107b is formed continuously on the leg 107a, and has a longer length in the gate length direction than the leg 107a.
  • the first side 107d and the second side 107e are formed continuously on both ends of the first head 107b in the gate length direction.
  • the second head 107c is formed continuously on at least one of the first side 107d and the second side 107e, and has a longer length in the gate length direction than the leg 107a.
  • the second head 107c is formed continuously on both the first side 107d and the second side 107e.
  • the cross-section of the first head 107b and the second head 107c perpendicular to the gate width direction has a shape that is long horizontally in the gate length direction (rectangle). Furthermore, the cross-section of the first side 107d and the second side 107e perpendicular to the gate width direction has a shape that is long vertically in the thickness direction (rectangle).
  • the portion of the gate electrode 107 consisting of the first head 107b, the second head 107c, the first side 107d, and the second side 107e has a cross-section of a hollow quadrangle (a rectangular tube extending in the gate width direction) perpendicular to the gate width direction. Furthermore, the gate electrode 107 extends beyond the gate width in the gate width direction.
  • an insulating layer 112 is formed within the hollow rectangular shape of the gate electrode 107, and insulating layers 113 are formed on both sides of the gate electrode 107 in the gate length direction. It is generally known that the speed of an electrical signal propagating through a conductor on a dielectric is slower than the speed of electromagnetic waves propagating through a vacuum (the speed of light). Therefore, in order to propagate terahertz waves at a faster speed, the insulating layer within and around the hollow rectangular shape of the gate electrode 107 can be partially or entirely removed.
  • the surface area of the gate electrode 107 can be increased without increasing C gs and C gd compared to the conventional configuration, and the gate resistance in the terahertz wave band can be reduced. As a result, an increase in the gate resistance due to the skin effect can be prevented.
  • Figures 2A to 2J show cross sections parallel to the gate length direction.
  • a buffer layer 102, a channel layer 103, a barrier layer 104, a carrier supply layer 105, a stopper layer 110, and a cap layer 106 are formed on a semiconductor substrate 101 (first step).
  • a buffer layer 102, a channel layer 103, a barrier layer 104, a stopper layer 110, and a cap layer 106 are sequentially stacked on a semiconductor substrate 101 by crystal growth using metal organic chemical vapor deposition or molecular beam epitaxy.
  • a carrier supply layer 105 is formed in the barrier layer 104 by delta-doping.
  • element regions that are rectangular in plan view parallel to the plane of the semiconductor substrate 101 are formed by patterning using wet etching or dry etching.
  • a source electrode 108 and a drain electrode 109 are formed on the cap layer 106, spaced apart from each other (step 2).
  • the source electrode 108 and the drain electrode 109 are formed on either side of the area where the gate electrode 107 will be formed.
  • a lift-off mask with openings for the electrode formation areas is formed using known photolithography techniques.
  • a metal layer such as Ni, Ti, Pt, Au, or Mo, or a composite deposition layer of these, is formed using electrolytic plating, electroless plating, vacuum deposition, sputtering, or other methods.
  • the lift-off mask is then removed (lifted off) to form the source electrode 108 and the drain electrode 109.
  • the source electrode 108 and the drain electrode 109 form an ohmic junction with the cap layer 106.
  • an insulating layer 111 having a penetrating gate opening 111a extending in the gate width direction is formed on the cap layer 106.
  • an insulating material is deposited by chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), sputtering, or the like to form the insulating layer 111.
  • the insulating layer 111 can typically be made of SiO 2 , SiN, or a composite deposited layer thereof.
  • a resist pattern having an opening with a target gate length in the region where the gate electrode is to be formed is formed by a typical lithography process, and the insulating layer 111 is etched using this resist pattern as a mask to form the gate opening 111a.
  • the insulating layer 111 can be etched by dry etching using CF4 , C2F6 , SF6 , or the like. Alternatively, the insulating layer 111 can be etched by wet etching using HF.
  • etching of the insulating layer 111 can be performed by atomic layer etching (ALE). After forming the gate opening 111a in this way, the resist pattern is removed using an organic solvent or the like. If the aim is to achieve effective recess etching using the battery effect or the like in the subsequent recess etching, part or all of the insulating layer 111 on the source electrode 108 and drain electrode 109 can be removed.
  • ALE atomic layer etching
  • the cap layer 106 is etched through the gate opening 111a to form the recess region 106a.
  • a citric acid-based etching solution is generally used.
  • the stopper layer 111 made of InP is hardly etched by the etching solution mentioned above, and acts as an etching stopper layer (stopper layer), preventing the barrier layer 104 from being etched.
  • the length of the recess region 106a in the gate length direction is called the recess length.
  • a typical recess length is 50 to 500 nm.
  • the leg portion 107a and the first head portion 107b are formed (third step).
  • a mask pattern having an opening in the area where the first head portion 107b is to be formed is used, and the gate electrode material is deposited by, for example, vacuum deposition without removing this mask pattern.
  • the mask pattern is then removed (lift-off) to form the leg portion 107a and the first head portion 107b.
  • the first head portion 107b is formed thinner than the head portion in a typical T-gate structure.
  • an insulating film 201 is formed on the source electrode 108, the drain electrode 109, and the insulating layer 111, covering the first head portion 107b.
  • through-holes 201a and 201b are formed in the insulating film 201, reaching both ends of the first head portion 107b in the gate length direction.
  • a lift-off mask 203 is formed, which is open above the first head portion 107b.
  • a gate electrode material is deposited on top of the lift-off mask 203, for example, by vacuum deposition. After this, the lift-off mask 203 is removed (lifted off), and as shown in Figure 2H, a gate electrode 107 is obtained which has a first side portion 107d, a second side portion 107e, and a second head portion 107c.
  • the insulating layer (film) used in the above-mentioned gate electrode formation process is deposited by CVD, PVD, ALD, sputtering, etc., and is typically made of SiO2 , SiN, or a composite deposited layer (film) of these.
  • a BCB film formed by spin coating and then heat-curing can be used as the insulating film.
  • etching in the gate electrode formation process can be performed by dry etching using CF4 , C2F6 , SF6 , or the like, or by wet etching using HF, or by ALE.
  • Electrolytic plating, electroless plating, vacuum deposition, sputtering, or the like can be used to form the metal layer used in the gate electrode, and the metal film can be made of a single metal such as Ni, Ti, Pt, Au, or Mo, or a composite of these metals deposited thereon.
  • a source electrode 108 and a drain electrode 109 are formed in an element region 131 (device formation region), and a gate electrode 107 is formed between the source electrode 108 and the drain electrode 109. Both ends of the gate electrode 107 extend to the outside of the element region 131, and typically one end becomes a feed section 120 that inputs a signal to the transistor.
  • the speed of an electrical signal propagating through a conductor on a dielectric is slower than the speed of electromagnetic waves propagating through a vacuum (the speed of light). Therefore, in order to propagate terahertz waves at a faster speed, the insulating layer 112 inside and around the hollow rectangular shape of the gate electrode 107 can be removed.
  • the insulating layer inside the hollow rectangular portion (rectangular tube) of the gate electrode 107 which is composed of the first head 107b, the second head 107c, the first side 107d, and the second side 107e, can be removed, for example, as follows.
  • the insulating layer is made of SiO2 .
  • openings 201c and 201d are formed by etching both ends of the rectangular tube portion of the gate electrode 107 using a mask pattern formed by known photolithography.
  • metal patterns 121 are formed in the openings 201c and 201d to close them.
  • a portion of the rectangular tube of the gate electrode 107 is removed to form an opening 122, exposing the insulating layer 201 inside the rectangular tube of the gate electrode 107.
  • Selective removal of the metal film can be achieved, for example, by using a mask pattern formed by a lithography process and selectively etching the metal by ion milling using Ar or O to form the opening 122.
  • An etchant such as HF is poured through the formed opening 122 to remove the insulating layer 201 inside the rectangular tube.
  • the number of openings 122 can be one or more. As shown in FIG.
  • cross-sectional shape of the plane parallel to the gate length direction of the head of a typical T-shaped gate structure is described below as being 500 nm wide and 500 nm high, as shown in Figure 3A. It is also assumed that current flows uniformly from the outer surface of the head to a skin depth d, and does not flow in other regions.
  • cross-sectional shape of each head of the gate electrode 107 in the field-effect transistor according to embodiment 1 is formed as shown in Figure 3B.
  • the cross-sectional area through which current flows in the conventional structure is 38,400 nm2
  • resistance is generally proportional to the reciprocal of the conductor cross-sectional area
  • the structure of Figure 3B can reduce resistance by approximately 40%. More generally, when the skin depth is d, designing at least one of L1, L2, L3, and L4 to be larger than d can reduce the resistance when the skin effect is taken into account, compared to the structure of Figure 3A.
  • a gate electrode 107′ includes a leg portion 107a, a first head portion 107b, a second head portion 107c, a first side portion 107d, and a second side portion 107e, and further includes a third head portion 107f, a fourth head portion 107g, a third side portion 107h, and a fourth side portion 107i.
  • the other structures are the same as those of the first embodiment, and therefore description thereof will be omitted.
  • the third head 107f is disposed between the first side 107d and the second side 107e in the gate length direction.
  • the third head 107f is also disposed between the first head 107b and the second head 107c in the thickness direction.
  • the length of the third head 107f in the gate length direction is longer than that of the leg 107a.
  • the third side portion 107h and the fourth side portion 107i are formed continuously with both ends of the third head portion 107f in the gate length direction.
  • the fourth head portion 107g is disposed between the first side portion 107d and the second side portion 107e in the gate length direction.
  • the fourth head portion 107g is also disposed between the first head portion 107b and the second head portion 107c in the thickness direction.
  • the fourth head portion 107g is also formed continuously with at least one of the third and fourth side portions, and its length in the gate length direction is longer than that of the leg portion.
  • the cross-sectional shape of the third head portion 107f and the fourth head portion 107g, taken in a plane perpendicular to the gate width direction, is horizontally elongated (rectangular) in the gate length direction.
  • the cross-sectional shape of the third side portion 107h and the fourth side portion 107i, taken in a plane perpendicular to the gate width direction is vertically elongated (rectangular) in the thickness direction.
  • a hollow rectangular shape (a rectangular tube extending in the gate width direction) consisting of third head 107f, fourth head 107g, third side 107h, and fourth side 107i is provided inside a hollow rectangular shape (a rectangular tube extending in the gate width direction) consisting of first head 107b, second head 107c, first side 107d, and second side 107e.
  • first rectangular tube the hollow rectangular shape consisting of first head 107b, second head 107c, first side 107d, and second side 107e
  • the hollow rectangular shape consisting of third head 107f, fourth head 107g, third side 107h, and fourth side 107i will be referred to as the second rectangular tube.
  • the first and second rectangular tubes are electrically connected by a metal pattern or the like at a location extending outside the element region of the gate electrode 107.
  • An insulating layer can be formed inside the second rectangular tube and between the first and second rectangular tubes.
  • the side surfaces of the first rectangular tube in the gate width direction can also be embedded with an insulating layer. These insulating layers can also be removed (not formed).
  • the surface area can be further increased compared to the first embodiment, thereby further reducing the gate resistance for electrical signals in the terahertz wave band, where the skin effect is prominent.
  • the leg portion 107a and the first head portion 107b are formed (FIG. 5A).
  • an insulating layer 204 is formed on the insulating layer 111, covering the first head portion 107b.
  • a third head portion 107f is formed on the insulating layer 204.
  • a lift-off mask having an opening where the third head portion 107f will be formed is formed.
  • a gate electrode material is deposited on top of the lift-off mask by, for example, vacuum deposition.
  • the lift-off mask is then removed (lifted off) to form the third head portion 107f.
  • an insulating layer 205 is formed on the insulating layer 204, covering the third head portion 107f.
  • openings 205a and 205b are formed in the insulating layer 205, reaching both ends of the third head portion 107f in the gate length direction.
  • the openings 205a and 205b can be formed by selectively etching the insulating layer 205 using a mask pattern formed by known photolithography techniques.
  • a lift-off mask is formed, the openings 205a and 205b are filled, and metal is deposited to form a metal layer on the insulating layer 205 above the third head 107f, followed by lift-off, thereby forming the fourth head 107g, third side 107h, and fourth side 107i, as shown in FIG. 5E.
  • an insulating layer 206 is formed on the insulating layer 205, covering the fourth head 107g.
  • openings 206a and 206b reaching both ends of first head 107b in the gate length direction are formed in insulating layer 206, insulating layer 205, and insulating layer 204. Openings 206a and 206b can be formed by selectively etching insulating layer 206, insulating layer 205, and insulating layer 204 using a mask pattern formed by known photolithography technology.
  • a lift-off mask is formed, the openings 206a and 206b are filled, and metal is deposited so that a metal layer is formed on the insulating layer 206 above the first head 107b, followed by lift-off, thereby forming the first side 107d, the second side 107e, and the second head 107c, as shown in Figure 5G.
  • the feed section is formed.
  • an opening 201e is formed in the insulating layer by etching using a mask pattern formed by known photolithography technology.
  • metal is deposited in the formed opening 201e to form a metal pattern 121, electrically connecting the first and second rectangular tubes in the feed section.
  • a gate electrode 117 includes a leg portion 107a, a first head portion 107b, a second head portion 107c, a first side portion 107d, and a second side portion 107e, and further includes a third head portion 117f, a fourth head portion 117g, a third side portion 117h, a fourth side portion 117i, a fifth side portion 117j, and a sixth side portion 117k.
  • the other structures are the same as those of the first embodiment, and therefore description thereof will be omitted.
  • the third head portion 117f is disposed between the first side portion 107d and the second side portion 107e in the gate length direction, and between the first head portion 107b and the second head portion 107c in the thickness direction. Furthermore, the length of the third head portion 117f in the gate length direction is longer than that of the leg portion 107a.
  • the third side portion 117h and the fourth side portion 117i are formed continuously with both ends of the third head portion 107f in the gate length direction.
  • the fourth head 117g is disposed between the third side portion 107h and the fourth side portion 107i in the gate length direction, and between the third head 117f and the second head 107c in the thickness direction. Furthermore, the length of the fourth head 117g in the gate length direction is longer than that of the leg portion 107a.
  • the fifth side portion 117j and the sixth side portion 117k are formed continuously with both ends of the fourth head portion 117g in the gate length direction and are connected to the second head portion 107c.
  • the cross-sectional shape of the third head portion 117f and the fourth head portion 117g, taken in a plane perpendicular to the gate width direction, is horizontally elongated (rectangular) in the gate length direction.
  • the cross-sectional shape of the third side portion 117h, the fourth side portion 117i, the fifth side portion, and the sixth side portion, taken in a plane perpendicular to the gate width direction is vertically elongated (rectangular) in the thickness direction.
  • a hollow rectangular shape (a rectangular tube extending in the gate width direction) consisting of the first head 107b, the second head 107c, the first side 107d, and the second side 107e is provided inside a hollow rectangular shape (a rectangular tube extending in the gate width direction) consisting of the third head 117f, a portion of the second head 107c, the third side 117h, and the fourth side 117i.
  • a hollow rectangular shape (a rectangular tube extending in the gate width direction) consisting of the third head 117f, a portion of the second head 107c, the third side 117h, and the fourth side 117i is provided inside a hollow rectangular shape (a rectangular tube extending in the gate width direction) consisting of the fourth head 117g, a portion of the second head 107c, the fifth side 117j, and the sixth side 117k.
  • Each rectangular tube shares the second head 107c.
  • first rectangular tube the hollow rectangular shape formed by first head 107b, second head 107c, first side 107d, and second side 107e
  • second rectangular tube the hollow rectangular shape formed by third head 117f, part of second head 107c, third side 117h, and fourth side 117i
  • fourth head 117g, part of second head 107c, fifth side 117j, and sixth side 117k will be referred to as the third rectangular tube.
  • the first, second, and third rectangular tubes are electrically connected by a metal pattern or the like at locations extending outside the element region of the gate electrode 107. Furthermore, insulating layers can be formed inside the third rectangular tube, between the second and third rectangular tubes, and between the first and second rectangular tubes. Furthermore, the side surfaces of the first rectangular tube in the gate width direction can be embedded with insulating layers. Furthermore, these insulating layers can be removed (not formed).
  • the surface area can be further increased compared to embodiment 1, thereby further reducing the gate resistance for electrical signals in the terahertz wave band, where the skin effect is prominent.
  • the leg portion 107a and the first head portion 107b are formed, and then an insulating layer 204 is formed on the insulating layer 111 to cover the first head portion 107b, and then a third head portion 117f is formed on the insulating layer 204. Furthermore, an insulating layer 205 is formed to cover the third head portion 117f, and then a fourth head portion 117g is formed on the insulating layer 205. Furthermore, an insulating layer 206 is formed to cover the fourth head portion 117g ( Figure 7A).
  • openings 206a and 206f reaching both ends of first head 107b in the gate length direction are formed in insulating layer 206, insulating layer 205, and insulating layer 204.
  • Openings 206b and 206e reaching both ends of third head 117f in the gate length direction are formed in insulating layer 206 and insulating layer 205.
  • Openings 206c and 206d reaching both ends of fourth head 117g in the gate length direction are formed in insulating layer 206.
  • Each opening can be formed by selectively etching the insulating layer using a mask pattern formed by known photolithography techniques.
  • a lift-off mask is formed, and openings 206a, 206b, 206c, 206d, 206e, and 206f are filled.
  • Metal is then deposited to form a metal layer on the insulating layer 206 above the first head portion 107b, and patterned by lift-off, thereby forming the first side portion 107d, second side portion 107e, third side portion 117h, fourth side portion 117i, fifth side portion 117j, sixth side portion 117k, and second head portion 107c, as shown in FIG. 7C.
  • each rectangular tube can be simplified compared to embodiment 2. Furthermore, because the first rectangular tube, second rectangular tube, and third rectangular tube share two heads 107c and are electrically connected to each other, there is no need to form a metal pattern to electrically connect the first rectangular tube, second rectangular tube, and third rectangular tube at the ends of the gate electrode 107 in the gate width direction, which also simplifies the process.
  • a gate electrode 127 includes a leg portion 107 a, a first head portion 107 b, a second head portion 127 c, a first side portion 107 d, and a second side portion 107 e, and further includes a third head portion 127 f, a fourth head portion 127 g, a fifth head portion 127 k, a third side portion 127 h, a fourth side portion 127 i, and a fifth side portion 127 j.
  • the other structures are the same as those of the first embodiment, and therefore description thereof will be omitted.
  • the first head 107b is formed continuously on the leg 107a, and is longer in the gate length direction than the leg 107a.
  • the first side 107d and the second side 107e are formed continuously on both ends of the first head 107b in the gate length direction.
  • the second head 127c is formed continuously on at least one of the first side 107d and the second side 107e, and is longer in the gate length direction than the leg 107a.
  • one end of the second head 127c is formed continuously on the second side 107e, and the other end of the second head 127c is not connected to the first side 107d but is connected to the upper end of the third side 127h, as described below.
  • the third head 127f is disposed between the first side portion 107d and the second side portion 107e in the gate length direction, and between the first head portion 107b and the second head portion 107c in the thickness direction.
  • the third head portion 127f is longer in the gate length direction than the leg portion 107a.
  • the lower ends of the third side portion 127h and the fourth side portion 127i on the first head portion 107b side are formed continuous with both ends of the third head portion 127f in the gate length direction.
  • the upper end of the third side portion 127h is connected to the other end of the second head portion 127c.
  • the fourth head 127g is disposed between the third side portion 127h and the fourth side portion 127i in the gate length direction, and between the third head portion 127f and the second head portion 127c in the thickness direction. Furthermore, the length of the fourth head 127g in the gate length direction is longer than that of the leg portion 107a. Furthermore, one end of the fourth head 127g is connected to the upper end of the fourth side portion 127i.
  • the fifth head 127k is positioned between the third side portion 127h and the fourth side portion 127i in the gate length direction, and between the third head 107f and the fourth head 127g in the thickness direction, and is longer in the gate length direction than the leg portion 107a.
  • the fifth side portion 127j is disposed between the third side portion 127h and the fourth side portion 127i in the gate length direction, and is formed continuously with the fourth head portion 127g and the fifth head portion 127k.
  • the upper end of the fifth side portion 127j is connected to the other end of the fourth head portion 127g.
  • one end of the fifth head portion 127k is connected to the lower end of the fifth side portion 127j.
  • the other end of the fifth head portion 127k is an open end.
  • each head taken perpendicular to the gate width direction
  • the cross-sectional shape of each side taken perpendicular to the gate width direction
  • the first head 107b, second head 127c, first side 107d, second side 107e, third head 127f, fourth head 127g, fifth head 127k, third side 127h, fourth side 127i, and fifth side 127j form a square spiral cross section perpendicular to the gate width direction.
  • the input impedance of the transistor is important information for designing matching circuits, etc.
  • the input impedance of the transistor is important information for designing matching circuits, etc.
  • by adjusting the dimensions of the first head 107b, second head 127c, first side 107d, second side 107e, third head 127f, fourth head 127g, fifth head 127k, third side 127h, fourth side 127i, and fifth side 127j in a plane perpendicular to the gate width direction, as well as the spacing between each part it is possible to adjust the inductance component of the gate electrode 127 and thereby adjust the input impedance to a desired value.
  • the leg portion 107a and the first head portion 107b are formed, and then an insulating layer 204 is formed on the insulating layer 111 to cover the first head portion 107b, and a third head portion 127f is formed on the insulating layer 204. Furthermore, an insulating layer 205 is formed to cover the third head portion 127f, and a fifth head portion 127k is formed on the insulating layer 205. Furthermore, an insulating layer 206 is formed to cover the fifth head portion 127k ( Figure 9A). As shown in Figure 9B, the metal pattern 123 of the feed portion is connected to the fifth head portion 127k at one end of the gate electrode 127 that extends outside the element region.
  • the metal layer 221 is selectively removed from areas other than the fourth head portion 127g, first side portion 127d, third side portion 127h, and second side portion 127e, thereby forming the fourth head portion 127g connected to the fifth side portion 127j and fourth side portion 127i on the insulating layer 206, as shown in Figure 9E.
  • a lift-off mask is formed, and openings 207a, 207b, and 207c are filled.
  • Metal is then deposited so that a metal layer is formed on the insulating layer 207 above the first head portion 107b, and lifted off to form a metal layer 222 for forming the second head portion 127c, as shown in FIG. 9G.
  • portions of the metal layer 222 are selectively removed to form the second head portion 127c on the insulating layer 207, as shown in FIG. 9H.
  • a gate electrode 137 includes a leg portion 107a, a first head portion 107b, a second head portion 127c, a first side portion 107d, and a second side portion 107e, and further includes a third head portion 137f, a fourth head portion 137g, and a connecting portion 137h.
  • the other structures are the same as those of the first embodiment described above, and therefore description thereof will be omitted.
  • the cross-section of the third head 137f and fourth head 137g perpendicular to the gate width direction has a shape that is long horizontally in the gate length direction (rectangle), while the cross-section of the connection portion 137h perpendicular to the gate width direction has a shape that is long vertically in the thickness direction (rectangle).
  • the cross-section of the plane perpendicular to the gate width direction consisting of the leg portion 107a, first head 107b, second head 127c, first side portion 107d, second side portion 107e, third head 137f, fourth head 137g, and connection portion 137h, has six hollow rectangular shapes (square tubes extending in the gate width direction).
  • the third head 147b is disposed above the second head 107c and has a longer length in the gate length direction than the leg 107a.
  • the third side 147d and fourth side 147e are formed continuously with both ends of the third head 147b in the gate length direction.
  • the fourth head 147c is formed continuously on top of the third side 147d and fourth side 147e and has a longer length in the gate length direction than the leg 107a.
  • the first connection 147g and second connection 147h are formed between the second head 107c and the third head 147b and connect the second head 107c and the third head 147b.
  • the first head 107b, second head 107c, third head 147b, and fourth head 147c have a cross-sectional shape perpendicular to the gate width direction that is elongated horizontally (rectangular) in the gate length direction.
  • the first side 107d, second side 107e, third side 147d, fourth side 147e, first connection 147g, and second connection 147h have a cross-sectional shape perpendicular to the gate width direction that is elongated vertically (rectangular) in the thickness direction.
  • a lift-off mask is formed, openings 204a, 204b, and 204c are filled, and metal is deposited so that a metal layer is formed on insulating layer 204 above first head portion 107b, followed by lift-off, thereby forming second head portion 107c as shown in FIG. 12B.
  • the gate electrode structure described using FIG. 10 can be formed.
  • the gate electrode structure described using FIG. 11 can be formed.
  • the position of the opening changes as the process is repeated, making it less likely that problems such as the above-mentioned disconnection will occur.
  • the position of the opening does not necessarily have to be changed between odd-numbered and even-numbered processes; for example, by repeating a process twice with the same opening position and then changing the opening position, a gate electrode structure with the cross-sectional shape shown in Figure 13 can be formed.
  • a gate electrode structure with the cross-sectional shape shown in Figure 14 can be formed.
  • the gate electrode is composed of a leg portion, a first head portion formed continuously on the leg portion, a first side portion and a second side portion formed continuously on each end of the first head portion, and a second head portion formed continuously on at least one of the first side portion and the second side portion, thereby making it possible to prevent an increase in gate resistance due to the skin effect.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

ゲート電極（１０７）が、脚部（１０７ａ）、第１頭部（１０７ｂ）、第２頭部（１０７ｃ）、第１側部（１０７ｄ）、および第２側部（１０７ｅ）を備える。第１頭部（１０７ｂ）は、脚部（１０７ａ）の上に連続して形成され、ゲート長方向の長さが脚部（１０７ａ）より長くされている。第１側部（１０７ｄ）および第２側部（１０７ｅ）は、第１頭部（１０７ｂ）のゲート長方向の両端部の各々に連続して形成されている。第２頭部（１０７ｃ）は、第１側部（１０７ｄ）および第２側部（１０７ｅ）の少なくとも一方の上に連続して形成され、ゲート長方向の長さが脚部（１０７ａ）より長くされている。この例では、第２頭部（１０７ｃ）は、第１側部（１０７ｄ）および第２側部（１０７ｅ）の両方の上に連続して形成されている。

Description

電界効果トランジスタ
　本発明は、電界効果トランジスタに関する。
　０．３～３．０ＴＨｚのテラヘルツ周波数帯は、次世代の高速無線通信のみならず、テラヘルツ波を用いたイメージングによる非破壊検査や、透過像撮影によるセキュリティ応用、吸収スペクトルを利用した材料分析、衛星に搭載した放射計による気象関連情報の取得など、多岐にわたる応用が期待されている。このため、テラヘルツ周波数帯を直接取り扱うことのできる電子デバイス、および集積回路に注目が集まっている。一般に、優れた高周波特性を有する電子デバイスとしては、高い電子移動度を有する化合物半導体を用いた電界効果トランジスタが用いられる。
　高周波向け電界効果トランジスタは、一般に、半導体基板上にバッファ層、チャネル層、障壁層が積層され、この上にオーミックキャップ層およびオーミック電極となるソース電極、ドレイン電極が形成され、ソース、ドレイン電極間にゲート電極が形成された構造を有する。
　障壁層の中にはδドープ層と呼ばれるキャリア供給層が形成されており、これには不純物が高濃度にドープされている。この不純物がイオン化することで生成されたキャリア、すなわち電子は、障壁層よりバンドギャップの小さなチャネル層に蓄積され、二次元電子ガスを形成する。チャネル層内の二次元電子ガスは、障壁層によってイオン化不純物と空間的に隔てられているため、不純物散乱による移動度劣化を受けることなく、高速にソース―ドレイン間を走行することができる。
　また、オーミック電極からチャネル層へのキャリア注入、およびチャネル層からオーミック電極へのキャリア伝導を容易にする、すなわちソース抵抗およびドレイン抵抗を低減する目的で、オーミックキャップ層にも、キャリア供給層と同様に不純物がドープされることがある。
　上記構造では、ゲート電極に電圧を印加して、ゲート電極直下のバンド構造を変調させることで、チャネル層内の二次元電子ガス濃度を制御し、ソース－ドレイン間を流れる電流量を制御する。従って、ソース電極を接地した構成の場合、ゲート電極に増幅したい高周波信号を入力することで、ドレイン電極から増幅された信号を取り出すことができる。
　このような電界効果トランジスタで、テラヘルツ波のような高周波信号を取り扱う上では、表皮効果を考慮しなければならない。表皮効果とは、高周波信号が導体内部を伝搬する際、電流密度が導体表面に集中する現象のことである。高周波信号が伝搬する導体の実効的な断面積が小さくなるために抵抗値が大きくなることが知られている。
　ここで、導体内部の電流密度Ｊは、導体表面からの距離ｄの関数として、以下の式で示すことができる。
　式（１）において、Ｊ0は導体表面の電流密度であり、ｄは表皮深さ（Skin depth）と呼ばれ、以下の式で与えられる。
　式（２）において、ρは導体の電気抵抗率、ωは信号の角周波数、μ0は真空の透磁率（１．２６×１０-6Ｈ／ｍ）、μrは導体の比透磁率である。信号の周波数をｆとすると、ω＝２πｆであるため、式（１）および（２）より、信号が高周波になるほど電流密度が導体表面に集中することが分かる。
　例として、電界効果トランジスタの測定用パッドやゲート電極として一般的に用いられる金およびニッケルについて計算すると、ｆ＝３００ＧＨｚのときの表皮深さはそれぞれ１４４ｎｍおよび２４ｎｍ、ｆ＝３．０ＴＨｚのときの表皮深さはそれぞれ４５ｎｍおよび７．５ｎｍと見積もられる。なお、金の電気抵抗率と非透磁率はそれぞれ２．４４×１０-8Ｗ・ｍおよび１とし、ニッケルの電気抵抗率と非透磁率はそれぞれ６．６７×１０-8Ｗ・ｍおよび１００とした。
　一方、高周波向け電界効果トランジスタにおける最大発信周波数ｆmax、最小ノイズファクタＦminは以下の式で与えられる。
　上式において、ｆtは電流利得遮断周波数、Ｒi、Ｒs、Ｒgはそれぞれチャネル抵抗、ソース抵抗およびゲート抵抗、ｇd,int、ｇm,intはそれぞれデバイス真性領域のドレインコンダクタンスおよびトランスコンダクタンス、Ｃgs、Ｃgdはそれぞれゲート－ソース間容量およびゲート－ドレイン間容量、ＫGは主にドレイン雑音に関連した項であり、Ｋrは主にゲート誘起雑音に関連した項である。
　ｆmaxは高周波向け電界効果トランジスタのアンプ応用上重要なパラメータであり、例えば高周波向けフロントエンドＩＣを設計するうえでは、より高い方が望ましい。またＦminは電界効果トランジスタそれ自身によるノイズに関連した指標であり、受信信号のＳ／Ｎ比を劣化させることなく増幅するために、より低い方が望ましい。これらの要求を満たすためには、式（３）、式（４）よりゲート抵抗Ｒgの低減が有効である。
　一般に、表皮効果によるＲg増加を回避するために特許文献１の図１Ａや特許文献２の図１に示すようなＴ型ゲート構造が用いられる。Ｔ型ゲート構造とすることにより、ゲート電極の表面積が増加し、表皮効果の影響を低減し、Ｒgを低減することが可能となる。また、さらなるＲgの低減へ向け、Ｔ型ゲート構造の頭部をより大きくした非特許文献１のＦｉｇ．１のような構造も提案されている。
特許第６７１３９４８号公報 特許第６７５０４５５号公報
T. Takahashi, M. Sato, Y. Nakasha, T. Hirose, and N. Hara, "Noise Figure Improvement in InP-Based HEMTs Using Wide Gate Head and Cavity Structure," IEEE Electron Device Lett. , vol. 33, no. 2, pp. 206-208, 2012.
　しかしながら、典型的なＴ型ゲートにおいては、頭部の幅は３００～１２００ｎｍ、高さは１００～４００ｎｍであり、先述したように、テラヘルツ波の領域では表皮深さが１００ｎｍを下回ってくるため、表皮効果の影響が無視できなくなる。また、式（３）、式（４）によれば、Ｒgの低減には、Ｃgs、Ｃgdを増やさないようにすることも重要である。例えば、非特許文献１では、Ｔ型ゲートの頭部を巨大化させる代わりに、Ｃgs、Ｃgdを増やさないために、ゲート周囲に空隙（Cavity）を形成している。現在のデバイスが考慮している周波数帯では、断面積を広くすることによるＲg低減がまだ有効であるが、将来のテラヘルツ波応用を考えると、表皮効果の影響により、上述したアプローチは有効性を失っていくと考えられる。
　また、デバイスのスケーリングという観点でもゲート断面積を広げていくことは困難である。例えば、ソース電極－ドレイン電極間を極限まで縮小したデバイスでは、チャネル長方向（ゲート長方向）に長い頭部はソース電極あるいはドレイン電極、またはその両方とオーバーラップし、Ｃgs、Ｃgdの増加につながる。
　本発明は、以上のような問題点を解消するためになされたものであり、表皮効果によるゲート抵抗の増加の防止を目的とする。
　本発明に係る電界効果トランジスタは、半導体基板の上に形成された、バッファ層、チャネル層、障壁層、キャリア供給層と、障壁層の上に形成されたゲート電極と、ゲート電極を挟んで障壁層の上に形成されたソース電極およびドレイン電極と、ソース電極およびドレイン電極と障壁層との間に形成されたキャップ層とを備え、ゲート電極は、脚部と、脚部の上に連続して形成されてゲート長方向の長さが脚部より長い第１頭部と、第１頭部のゲート長方向の両端部の各々に連続して形成された第１側部および第２側部と、第１側部および第２側部の少なくとも一方の上に連続して形成され、ゲート長方向の長さが脚部より長い第２頭部とを備え、第１頭部、第２頭部は、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状とされ、第１側部、第２側部は、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状とされている。
　以上説明したように、本発明によれば、ゲート電極を、脚部と、脚部の上に連続して形成された第１頭部と、第１頭部の両端部の各々に連続して形成された第１側部および第２側部と、第１側部および第２側部の少なくとも一方の上に連続して形成された第２頭部とから構成したので、表皮効果によるゲート抵抗の増加が防止できる。
図１は、本発明の実施の形態１に係る電界効果トランジスタの構成を示す断面図である。 図２Ａは、本発明の実施の形態１に係る電界効果トランジスタの製造方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｂは、本発明の実施の形態１に係る電界効果トランジスタの製造方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｃは、本発明の実施の形態１に係る電界効果トランジスタの製造方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｄは、本発明の実施の形態１に係る電界効果トランジスタの製造方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｅは、本発明の実施の形態１に係る電界効果トランジスタの製造方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｆは、本発明の実施の形態１に係る電界効果トランジスタの製造方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｇは、本発明の実施の形態１に係る電界効果トランジスタの製造方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｈは、本発明の実施の形態１に係る電界効果トランジスタの製造方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｉは、本発明の実施の形態１に係る電界効果トランジスタの製造方法を説明するための途中工程の電界効果トランジスタの状態を示す平面図である。 図２Ｊは、本発明の実施の形態１に係る電界効果トランジスタの製造方法を説明するための途中工程の電界効果トランジスタの状態を示す平面図である。 図３Ａは、実施の形態１に係る電界効果トランジスタのゲート電極構造におけるゲート抵抗の低減の効果について説明するための説明図である。 図３Ｂは、実施の形態１に係る電界効果トランジスタのゲート電極構造におけるゲート抵抗の低減の効果について説明するための説明図である。 図４は、本発明の実施の形態２に係る電界効果トランジスタのゲート電極構造を示す断面図である。 図５Ａは、本発明の実施の形態２に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図５Ｂは、本発明の実施の形態２に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図５Ｃは、本発明の実施の形態２に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図５Ｄは、本発明の実施の形態２に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図５Ｅは、本発明の実施の形態２に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図５Ｆは、本発明の実施の形態２に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図５Ｇは、本発明の実施の形態２に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図５Ｈは、本発明の実施の形態２に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す平面図である。 図５Ｉは、本発明の実施の形態２に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す平面図である。 図６は、本発明の実施の形態３に係る電界効果トランジスタのゲート電極構造を示す断面図である。 図７Ａは、本発明の実施の形態３に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図７Ｂは、本発明の実施の形態３に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図７Ｃは、本発明の実施の形態３に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図８は、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造を示す断面図である。 図９Ａは、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図９Ｂは、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す斜視図である。 図９Ｃは、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図９Ｄは、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図９Ｅは、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図９Ｆは、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図９Ｇは、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図９Ｈは、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図９Ｉは、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図９Ｊは、本発明の実施の形態４に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図１０は、本発明の実施の形態５に係る電界効果トランジスタのゲート電極構造を示す断面図である。 図１１は、本発明の実施の形態５に係る他の電界効果トランジスタのゲート電極構造を示す断面図である。 図１２Ａは、本発明の実施の形態５に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図１２Ｂは、本発明の実施の形態５に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す斜視図である。 図１２Ｃは、本発明の実施の形態５に係る電界効果トランジスタのゲート電極構造の製造方法を説明するための途中工程のゲート電極構造の状態を示す断面図である。 図１３は、本発明の実施の形態５に係る他の電界効果トランジスタのゲート電極構造を示す断面図である。 図１４は、本発明の実施の形態５に係る他の電界効果トランジスタのゲート電極構造を示す断面図である。
　以下、本発明の実施の形態に係る電界効果トランジスタについて説明する。
［実施の形態１］
　はじめに、本発明の実施の形態１に係る電界効果トランジスタについて、図１を参照して説明する。図１は、電界効果トランジスタの素子領域における構成について、ゲート幅方向に垂直（ゲート長方向に平行）な平面の断面を示している。この電界効果トランジスタは、まず、半導体基板１０１の上に形成された、バッファ層１０２、チャネル層１０３、障壁層１０４、および障壁層１０４の中に形成されたδドープによるキャリア供給層１０５を備える。
　また、この電界効果トランジスタは、障壁層１０４の上に形成されたゲート電極１０７と、ゲート電極１０７を挟んで障壁層１０４の上に形成されたソース電極１０８およびドレイン電極１０９とを備える。ソース電極１０８およびドレイン電極１０９は、障壁層１０４との間に形成されたキャップ層１０６の上に形成されている。
　半導体基板１０１は、例えば半絶縁性のＩｎＰから構成することができる。バッファ層１０２は、例えば、ＩｎＡｌＡｓから構成し、層厚１００～３００ｎｍとすることができる。チャネル層１０３は、例えば、ＩｎＧａＡｓから構成し、層厚５～２０ｎｍとすることができる。障壁層１０４は、例えば、ＩｎＡｌＡｓから構成し、層厚５～２０ｎｍとすることができる。キャリア供給層１０５は、例えば、よく知られたδドープにより、障壁層１０４に形成されている。不純物としてＳｉを１×１０11ｃｍ-2～１×１０13ｃｍ-2程度ドープすることができる。また、この例では、障壁層１０４の上に、ストッパ層１１０を備える。ストッパ層１１０は、例えば、ＩｎＰから構成し、層厚２～５ｎｍとすることができる。これらの各層は、例えば、有機金属気相成長法や分子線エピタキシー法などにより結晶成長することで形成できる。
　また、この例では、キャップ層１０６の上のソース電極１０８とドレイン電極１０９との間に形成された絶縁層１１１の開口よりキャップ層１０６をエッチングすることで形成したリセス領域１０６ａを備える。リセス領域１０６ａの形成において、ストッパ層１１０をエッチング停止層として用いることができる。
　ここで、実施の形態１に係る電界効果トランジスタのゲート電極１０７は、脚部１０７ａ、第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅを備える。
　第１頭部１０７ｂは、脚部１０７ａの上に連続して形成され、ゲート長方向の長さが脚部１０７ａより長くされている。第１側部１０７ｄおよび第２側部１０７ｅは、第１頭部１０７ｂのゲート長方向の両端部の各々に連続して形成されている。第２頭部１０７ｃは、第１側部１０７ｄおよび第２側部１０７ｅの少なくとも一方の上に連続して形成され、ゲート長方向の長さが脚部１０７ａより長くされている。この例では、第２頭部１０７ｃは、第１側部１０７ｄおよび第２側部１０７ｅの両方の上に連続して形成されている。
　さらに、第１頭部１０７ｂ、第２頭部１０７ｃは、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状（長方形）とされている。また、第１側部１０７ｄ、第２側部１０７ｅは、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状（長方形）とされている。実施の形態１において、ゲート電極１０７の第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅから構成される部分は、ゲート幅方向に垂直な面の断面の形状が、中空の四角形状（ゲート幅方向に延在する角筒）となっている。また、ゲート電極１０７は、ゲート幅方向に、ゲート幅を超えて延在している。
　また、この例では、ゲート電極１０７の中空の四角形状の中に絶縁層１１２が形成され、また、ゲート電極１０７のゲート長方向の両脇には、絶縁層１１３が形成されている。なお、一般に、誘電体上の導体中を伝搬する電気信号の速度は、真空を伝搬する電磁波の速度（光速）に比べて遅くなることが知られている。従って、より高速にテラヘルツ波を伝搬させるために、ゲート電極１０７の中空の四角形状の中および周囲の絶縁層は、一部または全部が除去された構成とすることができる。
　実施の形態１によれば、従来の構成に比較して、Ｃgs、Ｃgdを増やすことなくゲート電極１０７の表面積を広げることができ、テラヘルツ波帯におけるゲート抵抗を低減することができる。この結果、表皮効果によるゲート抵抗の増加が防止できるようになる。
　次に、本発明の実施の形態１に係る電界効果トランジスタの製造方法について、図２Ａ～図２Ｊを参照して説明する。なお、図２Ａ～図２Ｈは、ゲート長方向に平行な断面を示している。
　まず、図２Ａに示すように、半導体基板１０１の上に、バッファ層１０２、チャネル層１０３、障壁層１０４、キャリア供給層１０５、ストッパ層１１０、およびキャップ層１０６を形成する（第１工程）。
　例えば、半導体基板１０１の上に、バッファ層１０２，チャネル層１０３，障壁層１０４，ストッパ層１１０，キャップ層１０６を有機金属気相成長法や分子線エピタキシー法などにより結晶成長することで順次積層する。また、障壁層１０４には、δドープによりキャリア供給層１０５を形成する。また、素子間分離のために、ウエットエッチングまたはドライエッチングによるパターニングで、半導体基板１０１の平面に平行な平面視で矩形の領域となる素子領域を形成する。
　次に、図２Ｂに示すように、キャップ層１０６の上に、互いに離間してソース電極１０８およびドレイン電極１０９を形成する（第２工程）。ソース電極１０８およびドレイン電極１０９は、ゲート電極１０７を形成する領域を挟んで形成する。例えば、公知のフォトリソグラフィ技術により、各電極形成領域が開口したリフトオフマスクを形成する。次いで、電解めっき法、無電解めっき法、真空蒸着法、スパッタ法などによって、Ｎｉ、Ｔｉ、Ｐｔ、Ａｕ、Ｍｏなどの金属層あるいはこれらの複合堆積層を形成する。この後、リフトオフマスクを除去（リフトオフ）することで、ソース電極１０８およびドレイン電極１０９を形成することができる。ソース電極１０８，ドレイン電極１０９は、キャップ層１０６にオーミック接合する。
　次に、図２Ｃに示すように、キャップ層１０６の上に、ゲート幅方向に延在する貫通するゲート開口１１１ａを備える絶縁層１１１を形成する。例えば、化学気相堆積法（Chemical Vapor Deposition：ＣＶＤ）、物理気相堆積法（Physical Vapor Deposition：ＰＶＤ）、原子層堆積法（Atomic Layer Deposition：ＡＬＤ）、スパッタ法などによって、絶縁材料を堆積し絶縁層１１１を形成する。絶縁層１１１は、典型的にはＳｉＯ2やＳｉＮ、あるいはそれらの複合堆積層とすることができる。
　次に、ゲート電極の形成領域に狙いのゲート長となるような開口を備えるレジストパターンを典型的なリソグラフィプロセスによって形成し、このレジストパターンをマスクとして絶縁層１１１をエッチングすることでゲート開口１１１ａを形成する。絶縁層１１１のエッチングは、ＣＦ4やＣ2Ｆ6，ＳＦ6などを用いたドライエッチングで実施できる。また、絶縁層１１１のエッチングは、ＨＦを用いたウエットエッチングで実施することができる。
　また、絶縁層１１１のエッチングは、原子層エッチング法（Atomic Layer Etching：ＡＬＥ）で実施することができる。このようにして、ゲート開口１１１ａを形成した後、有機溶剤等を用いてレジストパターンを取り除く。ここで、あとに続くリセスエッチングにおいて電池効果などによる効果的なリセスエッチングを狙う場合は、ソース電極１０８およびドレイン電極１０９の上の絶縁層１１１の一部またはすべてを除去することができる。
　次いで、絶縁層１１１をマスクとし、ゲート開口１１１ａを介してキャップ層１０６をエッチングすることで、リセス領域１０６ａを形成する。このエッチングにおいて、例えばキャップ層１０６がＩｎＧａＡｓあるいはＩｎＡｌＡｓあるいはこれらの複合層から構成されている場合、クエン酸系のエッチング液が一般に用いられる。ＩｎＰからなるストッパ層１１１は、上述したエッチング液ではほとんどエッチングされず、エッチングの停止層（ストッパ層）となり、障壁層１０４がエッチングされることを防ぐことができる。リセス領域１０６ａのゲート長方向の長さをリセス長という。典型的なリセス長は５０～５００ｎｍである。
　次に、図２Ｄに示すように、脚部１０７ａおよび第１頭部１０７ｂを形成する（第３工程）。例えば、第１頭部１０７ｂを形成する領域に開口を有するマスクパターンを用い、このマスクパターンを除去することなくゲート電極材料を、例えば、真空蒸着法などにより堆積する。この後、マスクパターンを除去（リフトオフ）すれば、脚部１０７ａおよび第１頭部１０７ｂを形成することができる。第１頭部１０７ｂは、一般的なＴ型ゲート構造における頭部より薄く形成する。
　次に、図２Ｅに示すように、ソース電極１０８、ドレイン電極１０９、および絶縁層１１１の上に、第１頭部１０７ｂを覆って絶縁膜２０１を形成する。次いで、図２Ｆに示すように、ゲート長方向において第１頭部１０７ｂの両端部に到達する貫通口２０１ａ，２０１ｂを絶縁膜２０１に形成する。
　次に、図２Ｇに示すように、第１頭部１０７ｂの上方が開口したリフトオフマスク２０３を形成する。次いで、リフトオフマスク２０３の上からゲート電極材料を、例えば、真空蒸着法などにより堆積する。この後、リフトオフマスク２０３を除去（リフトオフ）すれば、図２Ｈに示すように、第１側部１０７ｄ、第２側部１０７ｅ、および第２頭部１０７ｃを備えるゲート電極１０７が得られる。
　上述したゲート電極形成プロセスにおいて用いる絶縁層（膜）はＣＶＤ，ＰＶＤ、ＡＬＤおよびスパッタ法などを用いて堆積され、典型的にはＳｉＯ2やＳｉＮ、あるいはそれらの複合堆積層（膜）とすることができる。スピンコートにより形成した膜を加熱硬化したＢＣＢ膜を絶縁膜とすることができる。
　ゲート電極形成プロセスにおけるエッチングは、例えばＳｉＯ2やＳｉＮなどの絶縁膜の場合、ＣＦ4やＣ2Ｆ6，ＳＦ6などを用いたドライエッチングで実施することができ、また、ＨＦを用いたウエットエッチングで実施することができ、また、ＡＬＥで実施することができる。ゲート電極に用いられる金属層の形成には、電解めっき法、無電解めっき法、真空蒸着法、スパッタ法などが用いられ、金属膜の材料としてはＮｉ、Ｔｉ、Ｐｔ、Ａｕ、Ｍｏなどの金属単体あるいはこれらが複合的に堆積されたものを用いることができる。
　図２Ｉに示すように、標準的な電界効果トランジスタと同様に、素子領域１３１（デバイス形成領域）にソース電極１０８およびドレイン電極１０９が形成され、ソース電極１０８およびドレイン電極１０９の間にゲート電極１０７が形成されている。ゲート電極１０７の両端は素子領域１３１の外側まで延伸しており、典型的には、一端がトランジスタに信号を入力するフィード部１２０となる。
　ところで、一般に、誘電体上の導体中を伝搬する電気信号の速度は、真空を伝搬する電磁波の速度（光速）に比べて遅くなることが知られている。従って、より高速にテラヘルツ波を伝搬させるために、ゲート電極１０７の中空の四角形状の内部および周囲の絶縁層１１２を除去することができる。
　ゲート電極１０７の、第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅから構成される中空の四角形状の部分（角筒）の内側の絶縁層は、例えば以下のように除去することができる。例として、絶縁層がＳｉＯ2の場合を考える。まず、ゲート電極１０７の角筒の部分の両端を公知のフォトリソグラフィ技術により形成したマスクパターンを用いてエッチング処理することで、開口部２０１ｃ，２０１ｄを形成する。次いで、図２Ｉに示すように、開口部２０１ｃ，２０１ｄに金属パターン１２１を形成して塞ぐ。
　次に、図２Ｊに示すようにゲート電極１０７の角筒の一部を除去して開口１２２を形成し、ゲート電極１０７の角筒内側の絶縁層２０１を露出させる。選択的な金属膜の除去はたとえば、例えば、リソグラフィプロセスにより形成したマスクパターンを用い、ＡｒやＯ2を用いたイオンミリングにより、選択的に金属をエッチングすることで開口１２２が形成できる。形成した開口１２２から、ＨＦなどのエッチャントを流し込むことで、角筒内側の絶縁層２０１を除去することができる。開口１２２は、１つとすることができ、また、３つ以上とすることができる。図２Ｉに記載したようにゲート電極１０７の第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅからなるゲート幅方向に延在する角筒の部分の両端部を塞がない場合、流し込んだエッチャントがゲート電極１０７の両端からゲート電極外部に漏れ出し、他の領域の絶縁層もエッチングしてしまう。このエッチングがプロセス上問題ない場合、図２Ｉを用いて説明したプロセスを省略することができる。
　次に、実施の形態１に係る電界効果トランジスタのゲート電極構造におけるゲート抵抗の低減の効果について説明する。
　一般的なＴ型ゲート構造の頭部のゲート長方向に平行な面の断面形状を、図３Ａに示すように、幅５００ｎｍ、高さ５００ｎｍとした場合について説明する。また電流は、頭部の外側表面から表皮深さｄまでの範囲を一様に流れ、それ以外の領域には流れないと仮定する。これに対し、実施の形態１に係る電界効果トランジスタにおけるゲート電極１０７の各頭部の断面形状を、図３Ｂのように形成する。
　例えば、表皮深さがｄ＝２０ｎｍのとき、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４＝１００ｎｍと設計すると、従来構造では電流の流れる断面積が３８，４００ｎｍ2であるのに対し、実施の形態１の構造では３８，４００ｎｍ2＋２５，６００ｎｍ2＝６４，０００ｎｍ2となり、断面積は１，６７倍となる。抵抗値は一般に導体断面積の逆数に比例するので、図３Ｂの構造により抵抗値を約４０％低減できる。より一般には、表皮深さがｄであるとき、Ｌ１、Ｌ２、Ｌ３、Ｌ４の少なくとも一つをｄより大きく設計すれば、図３Ａの構造に比べて、表皮効果を考慮した場合の抵抗値を低減することができる。
［実施の形態２］
　次に、本発明の実施の形態２に係る電界効果トランジスタについて、図４を参照して説明する。実施の形態２に係る電界効果トランジスタは、ゲート電極１０７’が、脚部１０７ａ、第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅを備え、さらに、第３頭部１０７ｆ、第４頭部１０７ｇ、第３側部１０７ｈ、および第４側部１０７ｉを備える。他の構造は、前述した実施の形態１と同様であり、説明を省略する。
　第３頭部１０７ｆは、ゲート長方向に第１側部１０７ｄと第２側部１０７ｅとの間に配置されている。また、第３頭部１０７ｆは、厚さ方向に第１頭部１０７ｂと第２頭部１０７ｃとの間に配置されている。また、第３頭部１０７ｆは、ゲート長方向の長さが脚部１０７ａより長くされている。
　第３側部１０７ｈおよび第４側部１０７ｉは、第３頭部１０７ｆのゲート長方向の両端部の各々に連続して形成されている。第４頭部１０７ｇは、ゲート長方向に第１側部１０７ｄと第２側部１０７ｅとの間に配置されている。また、第４頭部１０７ｇは、厚さ方向に第１頭部１０７ｂと第２頭部１０７ｃとの間に配置されている。また、第４頭部１０７ｇは、第３側部および第４側部の少なくとも一方の上に連続して形成されて、ゲート長方向の長さが脚部より長くされている。
　また、第３頭部１０７ｆ、第４頭部１０７ｇは、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状（長方形）とされている。また、第３側部１０７ｈ、第４側部１０７ｉは、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状（長方形）とされている。
　実施の形態２では、第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅから構成される中空の四角形状（ゲート幅方向に延在する角筒）の内側に、第３頭部１０７ｆ、第４頭部１０７ｇ、第３側部１０７ｈ、および第４側部１０７ｉからなる中空の四角形状（ゲート幅方向に延在する角筒）を備えている。以下、実施の形態２の説明では、第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅによる中空の四角形状を第１角筒と称し、第３頭部１０７ｆ、第４頭部１０７ｇ、第３側部１０７ｈ、および第４側部１０７ｉからなる中空の四角形状を第２角筒と称する。
　第１角筒と第２角筒とは、ゲート電極１０７の素子領域の外側に延在している箇所で、金属パターンなどにより電気的に接続している。また、第２角筒の内部、第１角筒と第２角筒との間に絶縁層を形成することができる。また、第１角筒のゲート幅方向の側面が、絶縁層により埋め込まれた構造とすることができる。また、これら絶縁層は、除去された（形成されていない）構成とすることができる。
　実施の形態２によれば、実施の形態１に比較してさらに表面積を広げることができるため、表皮効果が顕著なテラヘルツ波帯の電気信号に対してさらにゲート抵抗を低減することができる。
　次に、実施の形態２に係る電界効果トランジスタのゲート電極構造に形成について、図５Ａ～５Ｈを参照して説明する。
　まず、前述した実施の形態１と同様に、脚部１０７ａおよび第１頭部１０７ｂを形成する（図５Ａ）。次に、図５Ｂに示すように、絶縁層１１１の上に、第１頭部１０７ｂを覆って絶縁層２０４を形成する。
　次に、図５Ｃに示すように、絶縁層２０４の上に第３頭部１０７ｆを形成する。例えば、第３頭部１０７ｆを形成する箇所に開口を有するリフトオフマスクを形成する。次いで、リフトオフマスクの上からゲート電極材料を、例えば、真空蒸着法などにより堆積する。この後、リフトオフマスクを除去（リフトオフ）すれば、第３頭部１０７ｆが形成できる。この後、絶縁層２０４の上に、第３頭部１０７ｆを覆って絶縁層２０５を形成する。
　次に、図５Ｄに示すように、第３頭部１０７ｆのゲート長方向の両端に到達する開口２０５ａ，２０５ｂを絶縁層２０５に形成する。公知のフォトリソグラフィ技術により形成したマスクパターンを用いた選択的な絶縁層２０５のエッチングにより、開口２０５ａ，２０５ｂを形成することができる。
　次に、前述同様に、リフトオフマスクを形成し、開口２０５ａ，２０５ｂを充填し、さらに第３頭部１０７ｆの上方の絶縁層２０５の上に金属層が形成されるように金属を堆積し、リフトオフすることで、図５Ｅに示すように、第４頭部１０７ｇ、第３側部１０７ｈ、および第４側部１０７ｉを形成する。次いで、絶縁層２０５の上に、第４頭部１０７ｇを覆って絶縁層２０６を形成する。
　次に、図５Ｆに示すように、第１頭部１０７ｂのゲート長方向の両端に到達する開口２０６ａ，２０６ｂを、絶縁層２０６、絶縁層２０５、および絶縁層２０４に形成する。公知のフォトリソグラフィ技術により形成したマスクパターンを用いた選択的な絶縁層２０６、絶縁層２０５、および絶縁層２０４のエッチングにより、開口２０６ａ，２０６ｂを形成することができる。
　次に、前述同様に、リフトオフマスクを形成し、開口２０６ａ，２０６ｂを充填し、さらに第１頭部１０７ｂの上方の絶縁層２０６の上に金属層が形成されるように金属を堆積し、リフトオフすることで、図５Ｇに示すように、第１側部１０７ｄ、第２側部１０７ｅ、および第２頭部１０７ｃを形成する。
　次に、フィード部を形成する。まず、図５Ｈに示すように、公知のフォトリソグラフィ技術により形成したマスクパターンを用いてエッチング処理することで、絶縁層に開口部２０１ｅを形成する。次に、図５Ｉに示すように、形成した開口部２０１ｅに金属を堆積して金属パターン１２１を形成し、フィード部において第１角筒と第２角筒とを電気的に接続する。
［実施の形態３］
　次に、本発明の実施の形態３に係る電界効果トランジスタについて、図６を参照して説明する。実施の形態３に係る電界効果トランジスタは、ゲート電極１１７が、脚部１０７ａ、第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅを備え、さらに、第３頭部１１７ｆ、第４頭部１１７ｇ、第３側部１１７ｈ、第４側部１１７ｉ、第５側部１１７ｊ、および第６側部１１７ｋを備える。他の構造は、前述した実施の形態１と同様であり、説明を省略する。
　第３頭部１１７ｆは、ゲート長方向に第１側部１０７ｄと第２側部１０７ｅとの間に配置され、厚さ方向に第１頭部１０７ｂと第２頭部１０７ｃとの間に配置されている。また、第３頭部１１７ｆは、ゲート長方向の長さが脚部１０７ａより長くされている。
　第３側部１１７ｈおよび第４側部１１７ｉは、第３頭部１０７ｆのゲート長方向の両端部の各々に連続して形成されている。
　第４頭部１１７ｇは、ゲート長方向に第３側部１０７ｈと第４側部１０７ｉとの間に配置され、厚さ方向に第３頭部１１７ｆと第２頭部１０７ｃとの間に配置されている。また、第４頭部１１７ｇは、ゲート長方向の長さが脚部１０７ａより長くされている。
　第５側部１１７ｊおよび第６側部１１７ｋは、第４頭部１１７ｇのゲート長方向の両端部の各々に連続して形成されて第２頭部１０７ｃに接続している。
　また、第３頭部１１７ｆ、第４頭部１１７ｇは、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状（長方形）とされている。また、第３側部１１７ｈ、第４側部１１７ｉ、第５側部、および第６側部は、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状（長方形）とされている。
　実施の形態３では、第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅから構成される中空の四角形状（ゲート幅方向に延在する角筒）の内側に、第３頭部１１７ｆ、一部の第２頭部１０７ｃ、第３側部１１７ｈ、および第４側部１１７ｉからなる中空の四角形状（ゲート幅方向に延在する角筒）を備えている。さらに、第３頭部１１７ｆ、一部の第２頭部１０７ｃ、第３側部１１７ｈ、および第４側部１１７ｉからなる中空の四角形状（ゲート幅方向に延在する角筒）の内側に、第４頭部１１７ｇ、一部の第２頭部１０７ｃ、第５側部１１７ｊ、および第６側部１１７ｋからなる中空の四角形状（ゲート幅方向に延在する角筒）を備えている。各々の角筒は、第２頭部１０７ｃを共通としている。
　以下、実施の形態３の説明では、第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅによる中空の四角形状を第１角筒と称し、第３頭部１１７ｆ、一部の第２頭部１０７ｃ、第３側部１１７ｈ、および第４側部１１７ｉからなる中空の四角形状を第２角筒と称し、第４頭部１１７ｇ、一部の第２頭部１０７ｃ、第５側部１１７ｊ、および第６側部１１７ｋからなる中空の四角形状を第３角筒と称する。
　第１角筒、第２角筒、および第３角筒は、ゲート電極１０７の素子領域の外側に延在している箇所で、金属パターンなどにより電気的に接続している。また、第３角筒の内部、第２角筒と第３角筒との間、第１角筒と第２角筒との間に絶縁層を形成することができる。また、第１角筒のゲート幅方向の側面が、絶縁層により埋め込まれた構造とすることができる。また、これら絶縁層は、除去された（形成されていない）構成とすることができる。
　実施の形態３によれば、実施の形態１に比較してさらに表面積を広げることができるため、表皮効果が顕著なテラヘルツ波帯の電気信号に対してさらにゲート抵抗を低減することができる。
　次に、実施の形態３に係る電界効果トランジスタのゲート電極構造に形成について、図７Ａ～７Ｃを参照して説明する。
　まず、前述した実施の形態１と同様に、脚部１０７ａおよび第１頭部１０７ｂを形成し、絶縁層１１１の上に、第１頭部１０７ｂを覆って絶縁層２０４を形成し、絶縁層２０４の上に第３頭部１１７ｆを形成する。また、第３頭部１１７ｆを覆って絶縁層２０５を形成し、絶縁層２０５の上に第４頭部１１７ｇを形成する。さらに、第４頭部１１７ｇを覆って絶縁層２０６を形成する（図７Ａ）。
　次に、図７Ｂに示すように、第１頭部１０７ｂのゲート長方向の両端に到達する開口２０６ａ，２０６ｆを、絶縁層２０６、絶縁層２０５、および絶縁層２０４に形成する。また、第３頭部１１７ｆのゲート長方向の両端に到達する開口２０６ｂ，２０６ｅを絶縁層２０６，絶縁層２０５に形成する。また、第４頭部１１７ｇのゲート長方向の両端に到達する開口２０６ｃ，２０６ｄを絶縁層２０６に形成する。公知のフォトリソグラフィ技術により形成したマスクパターンを用いた選択的な絶縁層のエッチングにより、各々の開口を形成することができる。
　次に、前述同様に、リフトオフマスクを形成し、開口２０６ａ，２０６ｂ，２０６ｃ，２０６ｄ，２０６ｅ，２０６ｆを充填し、さらに第１頭部１０７ｂの上方の絶縁層２０６の上に金属層が形成されるように金属を堆積し、リフトオフすることでパターニングすることで、図７Ｃに示すように、第１側部１０７ｄ、第２側部１０７ｅ、第３側部１１７ｈ、第４側部１１７ｉ、第５側部１１７ｊ、第６側部１１７ｋ、および第２頭部１０７ｃを形成する。
　実施の形態３によれば、実施の形態２に比較して、各角筒の形成プロセスを簡略化することができる。また、第１角筒、第２角筒、および第３角筒が、２頭部１０７ｃを共通としており、各々が電気的に接続されているため、ゲート電極１０７のゲート幅方向の端部で第１角筒、第２角筒、および第３角筒を電気的に接続するための金属パターンを形成する必要が無く、この点でもプロセスを簡略化することができる。
［実施の形態４］
　次に、本発明の実施の形態４に係る電界効果トランジスタについて、図８を参照して説明する。実施の形態４に係る電界効果トランジスタは、ゲート電極１２７が、脚部１０７ａ、第１頭部１０７ｂ、第２頭部１２７ｃ、第１側部１０７ｄ、および第２側部１０７ｅを備え、さらに、第３頭部１２７ｆ、第４頭部１２７ｇ、第５頭部１２７ｋ、第３側部１２７ｈ、第４側部１２７ｉ、および第５側部１２７ｊを備える。他の構造は、前述した実施の形態１と同様であり、説明を省略する。
　第１頭部１０７ｂは、脚部１０７ａの上に連続して形成され、ゲート長方向の長さが脚部１０７ａより長くされている。第１側部１０７ｄおよび第２側部１０７ｅは、第１頭部１０７ｂのゲート長方向の両端部の各々に連続して形成されている。第２頭部１２７ｃは、第１側部１０７ｄおよび第２側部１０７ｅの少なくとも一方の上に連続して形成され、ゲート長方向の長さが脚部１０７ａより長くされている。この例では、第２頭部１２７ｃの一端が、第２側部１０７ｅの上に連続して形成され、第２頭部１２７ｃの他端は、第１側部１０７ｄとは接続せず、以下に説明するように、第３側部１２７ｈの上端と接続している。
　第３頭部１２７ｆは、ゲート長方向に第１側部１０７ｄと第２側部１０７ｅとの間に配置され、厚さ方向に第１頭部１０７ｂと第２頭部１０７ｃとの間に配置されている。また、第３頭部１２７ｆは、ゲート長方向の長さが脚部１０７ａより長くされている。第３側部１２７ｈおよび第４側部１２７ｉは、第１頭部１０７ｂの側の下端が第３頭部１２７ｆのゲート長方向の両端部の各々に連続して形成されている。また、第３側部１２７ｈの上端が、第２頭部１２７ｃの他端と接続している。
　第４頭部１２７ｇは、ゲート長方向に第３側部１２７ｈと第４側部１２７ｉとの間に配置され、厚さ方向に第３頭部１２７ｆと第２頭部１２７ｃとの間に配置されている。また、第４頭部１２７ｇは、ゲート長方向の長さが脚部１０７ａより長くされている。また、第４頭部１２７ｇの一端が、第４側部１２７ｉの上端に接続している。
　第５頭部１２７ｋは、ゲート長方向に第３側部１２７ｈと第４側部１２７ｉとの間に配置され、厚さ方向に第３頭部１０７ｆと第４頭部１２７ｇとの間に配置されて、ゲート長方向の長さが脚部１０７ａより長くされている。
　第５側部１２７ｊは、ゲート長方向に第３側部１２７ｈと第４側部１２７ｉとの間に配置され、第４頭部１２７ｇと第５頭部１２７ｋとに連続して形成されている。第４頭部１２７ｇの他端に第５側部１２７ｊの上端が接続している。また、第５側部１２７ｊの下端に第５頭部１２７ｋの一端が接続している。第５頭部１２７ｋの他端は、開放端とされている。
　各頭部は、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状（長方形）とされ、各側部は、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状（長方形）とされている。
　実施の形態４では、第１頭部１０７ｂ、第２頭部１２７ｃ、第１側部１０７ｄ、第２側部１０７ｅ、第３頭部１２７ｆ、第４頭部１２７ｇ、第５頭部１２７ｋ、第３側部１２７ｈ、第４側部１２７ｉ、および第５側部１２７ｊにより、ゲート幅方向に垂直な面の断面の形状が四角い渦巻状とされている。
　一般に高周波向けトランジスタを用いてアンプ回路を形成する場合、トランジスタの入力インピーダンスはマッチング回路などの設計上重要な情報となる。上述した実施の形態４によれば、第１頭部１０７ｂ、第２頭部１２７ｃ、第１側部１０７ｄ、第２側部１０７ｅ、第３頭部１２７ｆ、第４頭部１２７ｇ、第５頭部１２７ｋ、第３側部１２７ｈ、第４側部１２７ｉ、および第５側部１２７ｊの、ゲート幅方向に垂直な平面における各寸法や、各部分の間隔を調整することで、ゲート電極１２７のインダクタンス成分を調整し、望ましい値に入力インピーダンスを調整することができる。
　実施の形態４によれば、ゲート電極１０７の表面積をさらに広げることができ、テラヘルツ波帯におけるゲート抵抗を低減することに加え、寄生インダクタを意図的に増加させることで、入力インピーダンスをコントロールすることができる。
　次に、実施の形態４に係る電界効果トランジスタのゲート電極構造の形成について、図９Ａ～図９Ｊを参照して説明する。
　まず、前述した実施の形態１と同様に、脚部１０７ａおよび第１頭部１０７ｂを形成し、絶縁層１１１の上に、第１頭部１０７ｂを覆って絶縁層２０４を形成し、絶縁層２０４の上に第３頭部１２７ｆを形成する。また、第３頭部１２７ｆを覆って絶縁層２０５を形成し、絶縁層２０５の上に第５頭部１２７ｋを形成する。さらに、第５頭部１２７ｋを覆って絶縁層２０６を形成する（図９Ａ）。図９Ｂに示すように、素子領域の外側まで延伸しているゲート電極１２７の一端において、フィード部の金属パターン１２３が、第５頭部１２７ｋに接続している。
　次に、図９Ｃに示すように、第１頭部１０７ｂのゲート長方向の両端に到達する開口２０６ａ，２０６ｅを、絶縁層２０６、絶縁層２０５、および絶縁層２０４に形成する。また、第３頭部１２７ｆのゲート長方向の両端に到達する開口２０６ｂ，２０６ｄを絶縁層２０６，絶縁層２０５に形成する。また、第５頭部１２７ｋのゲート長方向の一端に到達する開口２０６ｃを絶縁層２０６に形成する。公知のフォトリソグラフィ技術により形成したマスクパターンを用いた選択的な絶縁層のエッチングにより、各々の開口を形成することができる。
　次に、前述同様に、リフトオフマスクを形成し、開口２０６ａ，２０６ｂ，２０６ｃ，２０６ｄ，２０６ｅを充填し、さらに第１頭部１０７ｂの上方の絶縁層２０６の上に金属層が形成されるように金属を堆積し、リフトオフすることで、図９Ｄに示すように、第１側部１２７ｄ、第２側部１０７ｅ、第３側部１２７ｈ、第４側部１２７ｉ、第５側部１２７ｊ、および第４頭部１２７ｇを形成するための金属層２２１を形成する。
　次に、第４頭部１２７ｇ、第１側部１２７ｄ、第３側部１２７ｈ、および第２側部１０７ｅとする箇所以外の金属層２２１を選択的に除去することで、図９Ｅに示すように、絶縁層２０６の上に、第５側部１２７ｊおよび第４側部１２７ｉに接続する第４頭部１２７ｇを形成する。
　次に、第４頭部１２７ｇ、第１側部１２７ｄの上端、第３側部１２７ｈの上端、および第２側部１０７ｅの上端を覆うように、絶縁層２０６の上に絶縁層２０７を形成し、図９Ｆに示すように、絶縁層２０７に開口２０７ａ，２０７ｂ，２０７ｃを形成する。開口２０７ａには、第１側部１２７ｄの上端が露出し、開口２０７ｂには、第３側部１２７ｈの上端が露出し、開口２０７ｃには、第２側部１０７ｅの上端が露出する。
　次に、前述同様に、リフトオフマスクを形成し、開口２０７ａ，２０７ｂ，２０７ｃを充填し、さらに第１頭部１０７ｂの上方の絶縁層２０７の上に金属層が形成されるように金属を堆積し、リフトオフすることで、図９Ｇに示すように、第２頭部１２７ｃを形成するための金属層２２２を形成する。この後、金属層２２２の一部を選択的に除去することで、図９Ｈに示すように、絶縁層２０７の上に第２頭部１２７ｃを形成する。
　また、図９Ｅを用いて説明した工程の次に、第４頭部１２７ｇ、第１側部１２７ｄの上端、第３側部１２７ｈの上端、および第２側部１０７ｅの上端を覆うように、絶縁層２０６の上に絶縁層２０７を形成し、図９Ｉに示すように、絶縁層２０７に開口２０７ａ，２０７ｂを形成することができる。この場合、開口２０７ａには、第３側部１２７ｈの上端が露出し、開口２０７ｂには、第２側部１０７ｅの上端が露出する。
　次に、リフトオフマスクを形成し、開口２０７ａ，２０７ｂを充填し、さらに第１頭部１０７ｂの上方の絶縁層２０７の上に金属層が形成されるように金属を堆積し、リフトオフすることで、図９Ｊに示すように、第２頭部１２７ｃを形成することができる。図９Ｉ、図９Ｊを用いて説明した工程によれば、図９Ｆ～図９Ｈを用いて説明した工程に比較して、工程数を減らすことができる。
［実施の形態５］
　次に、本発明の実施の形態５に係る電界効果トランジスタについて、図１０、図１１を参照して説明する。実施の形態５に係る電界効果トランジスタは、図１０に示すように、ゲート電極１３７が、脚部１０７ａ、第１頭部１０７ｂ、第２頭部１２７ｃ、第１側部１０７ｄ、および第２側部１０７ｅを備え、さらに、第３頭部１３７ｆ、第４頭部１３７ｇ、および接続部１３７ｈを備える。他の構造は、前述した実施の形態１と同様であり、説明を省略する。
　第３頭部１３７ｆは、ゲート長方向に第１側部１０７ｄと第２側部１０７ｅとの間に配置され、厚さ方向に第１頭部１０７ｂと第２頭部１２７ｃとの間に配置されて、ゲート長方向の長さが脚部１０７ａより長くされている。
　第４頭部１３７ｇは、ゲート長方向に第１側部１０７ｄと第２側部１０７ｅとの間に配置され、厚さ方向に第３頭部１３７ｆと第２頭部１２７ｃとの間に配置されて、ゲート長方向の長さが脚部１０７ａより長くされている。
　接続部１３７ｈは、ゲート長方向に第１側部１０７ｄと第２側部１０７ｅとの間に配置され、第１頭部１０７ｂ、第２頭部１２７ｃ、第３頭部１３７ｆ、および第４頭部１３７ｇを接続する。接続部１３７ｈは、第２頭部１２７ｃおよび第３頭部１３７ｆと、これらの中央部で交差するように配置されている。
　また、第３頭部１３７ｆ、第４頭部１３７ｇは、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状（長方形）とされ、接続部１３７ｈは、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状（長方形）とされている。脚部１０７ａ、第１頭部１０７ｂ、第２頭部１２７ｃ、第１側部１０７ｄ、第２側部１０７ｅ、第３頭部１３７ｆ、第４頭部１３７ｇ、および接続部１３７ｈからなる部分により、ゲート幅方向に垂直な面の断面の形状が、６箇所の中空の四角形状（ゲート幅方向に延在する角筒）を備えるものとなっている。
　また、図１１に示す構成とすることができる。図１１に示すゲート電極１４７は、脚部１０７ａ、第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、および第２側部１０７ｅを備え、さらに、第３頭部１４７ｂ、第４頭部１４７ｃ、第３側部１４７ｄ、第４側部１４７ｅ、および第１接続部１４７ｇ、第２接続部１４７ｈを備える。
　第３頭部１４７ｂは、第２頭部１０７ｃの上方に配置されて、ゲート長方向の長さが脚部１０７ａより長くされている。第３側部１４７ｄおよび第４側部１４７ｅは、第３頭部１４７ｂのゲート長方向の両端部の各々に連続して形成されている。第４頭部１４７ｃは、第３側部１４７ｄおよび第４側部１４７ｅの上に連続して形成され、ゲート長方向の長さが脚部１０７ａより長くされている。第１接続部１４７ｇ、第２接続部１４７ｈは、第２頭部１０７ｃと第３頭部１４７ｂとの間に形成されて第２頭部１０７ｃと第３頭部１４７ｂとを接続する。
　第１頭部１０７ｂ、第２頭部１０７ｃ、第３頭部１４７ｂ、および第４頭部１４７ｃは、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状（長方形）とされている。また、第１側部１０７ｄ、第２側部１０７ｅ、第３側部１４７ｄ、第４側部１４７ｅ、および第１接続部１４７ｇ、第２接続部１４７ｈは、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状（長方形）とされている。第１頭部１０７ｂ、第２頭部１０７ｃ、第１側部１０７ｄ、第２側部１０７ｅ、第３頭部１４７ｂ、第４頭部１４７ｃ、第３側部１４７ｄ、第４側部１４７ｅ、第１接続部１４７ｇ、および第２接続部１４７ｈからなる部分により、ゲート幅方向に垂直な面の断面の形状が、５箇所の中空の四角形状（ゲート幅方向に延在する角筒）を備えるものとなっている。
　実施の形態５に係る電界効果トランジスタのゲート電極構造の製造について簡単に説明する。まず、前述した実施の形態１と同様に、脚部１０７ａおよび第１頭部１０７ｂを形成する（図１２Ａ）。次に、絶縁層１１１の上に、第１頭部１０７ｂを覆って絶縁層２０４を形成する。次いで、第１頭部１０７ｂのゲート長方向の両端に到達する開口２０４ａ，２０４ｂを絶縁層２０５に形成し、さらに、第１頭部１０７ｂの中央部に到達する開口２０４ｃを形成する。
　次に、前述同様に、リフトオフマスクを形成し、開口２０４ａ，２０４ｂ，２０４ｃを充填し、さらに第１頭部１０７ｂの上方の絶縁層２０４の上に金属層が形成されるように金属を堆積し、リフトオフすることで、図１２Ｂに示すように、第２頭部１０７ｃを形成することができる。これらの工程を繰り返すことで、図１０を用いて説明したゲート電極構造を形成することができる。また、上述した工程の繰り返しの中で、奇数回目と偶数回目で開口の形成位置を変えることで、図１１を用いて説明したゲート電極構造を形成することができる。
　ところで、上述したゲート電極構造の製造工程において、金属層の形成を真空蒸着法で実施した場合、実際には開口を埋める箇所では、図１２Ｃに示すように、形成した金属層に凹み２１１，２１２が形成される。従って、開口を形成する箇所を変えずに工程を繰り返した場合、その凹みが累積し、図１２Ｃの（ｃ）に示すように、断線２１３が発生する。これを避けるため、金属層を比較的厚く形成してから、化学機械研磨法（Chemical mechanical polishing：ＣＭＰ）により表面を平坦化し、凹みがない状態として工程を繰り返すことができる。
　これに対し、図１１の構造の形成では開口の位置が工程の繰り返しにおいて変更されるため、上述した断線などの問題が発生しにくい。なお、開口の形成位置は、必ずしも奇数回目と偶数回目で変える必要はなく、例えば開口形成位置を同じとする工程を２回繰り返したあと、開口形成位置を変更することで、図１３に示す断面形状のゲート電極構造が形成できる。また、１回目の開口形成工程における開口形成位置と、２回目の開口形成工程における開口形成位置と、３回目の開口形成工程における開口形成位置とを各々変更し、これらを繰り返すことで、図１４に示す断面形状のゲート電極構造が形成できる。
　以上に説明したように、本発明の実施の形態によれば、ゲート電極を、脚部と、脚部の上に連続して形成された第１頭部と、第１頭部の両端部の各々に連続して形成された第１側部および第２側部と、第１側部および第２側部の少なくとも一方の上に連続して形成された第２頭部とから構成したので、表皮効果によるゲート抵抗の増加が防止できるようになる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
　１０１…半導体基板、１０２…バッファ層、１０３…チャネル層、１０４…障壁層、１０５…キャリア供給層、１０６…キャップ層、１０６ａ…リセス領域、１０７…ゲート電極、１０７ａ…脚部、１０７ｂ…第１頭部、１０７ｃ…第２頭部、１０７ｄ…第１側部、１０７ｅ…第２側部、１０８…ソース電極、１０９…ドレイン電極、１１０…ストッパ層、１１１…絶縁層、１１２…絶縁層、１１３…絶縁層。

Claims (6)

  1. 　半導体基板の上に形成された、バッファ層、チャネル層、障壁層、キャリア供給層と、
    　前記障壁層の上に形成されたゲート電極と、
    　前記ゲート電極を挟んで前記障壁層の上に形成されたソース電極およびドレイン電極と、
    　前記ソース電極および前記ドレイン電極と前記障壁層との間に形成されたキャップ層と
    　を備え、
    　前記ゲート電極は、
    　脚部と、
    　前記脚部の上に連続して形成されてゲート長方向の長さが前記脚部より長い第１頭部と、
    　前記第１頭部のゲート長方向の両端部の各々に連続して形成された第１側部および第２側部と、
    　前記第１側部および前記第２側部の少なくとも一方の上に連続して形成され、ゲート長方向の長さが前記脚部より長い第２頭部と
    　を備え、
    　前記第１頭部、前記第２頭部は、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状とされ、
    　前記第１側部、前記第２側部は、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状とされている電界効果トランジスタ。
  2. 　請求項１記載の電界効果トランジスタにおいて、
    　前記ゲート電極は、
    　ゲート長方向に前記第１側部と前記第２側部との間に配置され、厚さ方向に前記第１頭部と前記第２頭部との間に配置されて、ゲート長方向の長さが前記脚部より長い第３頭部と、
    　前記第３頭部のゲート長方向の両端部の各々に連続して形成された第３側部および第４側部と、
    　ゲート長方向に前記第１側部と前記第２側部との間に配置され、厚さ方向に前記第１頭部と前記第２頭部との間に配置されて、前記第３側部および前記第４側部の少なくとも一方の上に連続して形成されて、ゲート長方向の長さが前記脚部より長い第４頭部と
    　をさらに備え、
    　前記第３頭部、前記第４頭部は、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状とされ、
    　前記第３側部、前記第４側部は、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状とされている電界効果トランジスタ。
  3. 　請求項２記載の電界効果トランジスタにおいて、
    　前記ゲート電極は、
    　ゲート長方向に前記第３側部と前記第４側部との間に配置され、厚さ方向に前記第３頭部と前記第４頭部との間に配置されて、ゲート長方向の長さが前記脚部より長い第５頭部と、
    　ゲート長方向に前記第３側部と前記第４側部との間に配置され、前記第４頭部と前記第５頭部とに連続して形成された第５側部と
    　をさらに備え、
    　前記第５頭部は、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状とされ、
    　前記第５側部は、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状とされている電界効果トランジスタ。
  4. 　請求項１記載の電界効果トランジスタにおいて、
    　前記ゲート電極は、
    　ゲート長方向に前記第１側部と前記第２側部との間に配置され、厚さ方向に前記第１頭部と前記第２頭部との間に配置されて、ゲート長方向の長さが前記脚部より長い第３頭部と、
    　前記第３頭部のゲート長方向の両端部の各々に連続して形成されて前記第２側部に接続する第３側部および第４側部と、
    　ゲート長方向に前記第３側部と前記第４側部との間に配置され、厚さ方向に前記第３頭部と前記第２頭部との間に配置されて、ゲート長方向の長さが前記脚部より長い第４頭部と、
    　前記第４頭部のゲート長方向の両端部の各々に連続して形成されて前記第２側部に接続する第５側部および第６側部と
    　をさらに備え、
    　前記第３頭部、前記第４頭部は、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状とされ、
    　前記第３側部、前記第４側部、前記第５側部、および前記第６側部は、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状とされている電界効果トランジスタ。
  5. 　請求項１記載の電界効果トランジスタにおいて、
    　前記ゲート電極は、
    　ゲート長方向に前記第１側部と前記第２側部との間に配置され、厚さ方向に前記第１頭部と前記第２頭部との間に配置されて、ゲート長方向の長さが前記脚部より長い第３頭部と、
    　ゲート長方向に前記第１側部と前記第２側部との間に配置され、厚さ方向に前記第３頭部と前記第２頭部との間に配置されて、ゲート長方向の長さが前記脚部より長い第４頭部と、
    　ゲート長方向に前記第１側部と前記第２側部との間に配置され、前記第１頭部、前記第２頭部、前記第３頭部、および前記第４頭部を接続する接続部と
    　をさらに備え、
    　前記第３頭部、前記第４頭部は、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状とされ、
    　前記接続部は、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状とされている電界効果トランジスタ。
  6. 　請求項１記載の電界効果トランジスタにおいて、
    　前記ゲート電極は、
    　前記第２頭部の上方に配置されて、ゲート長方向の長さが前記脚部より長い第３頭部と、
    　前記第３頭部のゲート長方向の両端部の各々に連続して形成された第３側部および第４側部と、
    　前記第３側部および前記第４側部の少なくとも一方の上に連続して形成され、ゲート長方向の長さが前記脚部より長い第４頭部と、
    　前記第２頭部と前記第３頭部との間に形成されて前記第２頭部と前記第３頭部とを接続する接続部と
    　をさらに備え、
    　前記第３頭部、前記第４頭部は、ゲート幅方向に垂直な面の断面の形状が、ゲート長方向に横長の形状とされ、
    　前記第３側部、前記第４側部、および前記接続部は、ゲート幅方向に垂直な面の断面の形状が、厚さ方向に縦長の形状とされている電界効果トランジスタ。
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