WO2025253780A1 - イメージセンサ、撮像装置、および、イメージセンサの制御方法 - Google Patents

イメージセンサ、撮像装置、および、イメージセンサの制御方法

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WO2025253780A1
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signal
pixel
level
circuit
illuminance
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PCT/JP2025/014638
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French (fr)
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ルォンフォン 朝倉
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This technology relates to image sensors.
  • it relates to an image sensor with an ADC (Analog to Digital Converter) arranged for each column, an imaging device, and a method for controlling the image sensor.
  • ADC Analog to Digital Converter
  • sample-hold and readout are performed using a pipeline method, thereby increasing the readout speed compared to when a sample-hold circuit is not used.
  • the dynamic range and signal-to-noise (SN) ratio may deteriorate, resulting in a decrease in image quality. For this reason, it is difficult to reduce power consumption while suppressing a decrease in image quality.
  • This technology was developed in light of these circumstances, and aims to reduce power consumption while minimizing degradation in image quality in column ADC-type image sensors.
  • This technology was developed to solve the above-mentioned problems, and its first aspect is an image sensor and control method comprising: a determination circuit that determines whether the illuminance of light incident on a pixel is below a predetermined threshold; a sample-and-hold circuit that holds a pixel signal generated by the pixel and, if the illuminance is above the threshold, attenuates and outputs the held pixel signal; and an analog-to-digital converter that converts the output pixel signal into a digital signal. This has the effect of reducing power consumption.
  • the level of the pixel signal includes a reset level when the pixel is initialized and a signal level when signal charge is transferred within the pixel
  • the sample-and-hold circuit includes a first capacitive element that holds the reset level, a second capacitive element that holds the signal level, a first input transistor that opens and closes a path between a vertical signal line that transmits the pixel signal and the first capacitive element, a second input transistor that opens and closes a path between the vertical signal line and the second capacitive element, a first output transistor that opens and closes a path between the analog-to-digital converter and the first capacitive element, and a second output transistor that opens and closes a path between the analog-to-digital converter and the second capacitive element
  • the determination circuit may control the first output transistor to an on state for a predetermined pulse period using a predetermined control signal within a readout period that reads the signal level when the illuminance is higher than the threshold.
  • the capacitance value of the first capacitance element may be different from the capacitance value of the second capacitance element. This brings about the effect of attenuating the pixel signal at an attenuation rate according to the ratio of the capacitance values.
  • the determination circuit may include a first comparator that compares the level of the pixel signal with a predetermined reference level and outputs the comparison result, a latch circuit that holds the comparison result from the first comparator at the end of the reset level readout period, and a logic gate that generates the control signal based on the comparison result held in the latch circuit.
  • the analog-to-digital converter may include a second comparator that compares the pixel signal output by the sample-and-hold circuit with a predetermined ramp signal and outputs the comparison result, and a counter that counts a count value over a period until the comparison result is inverted. This results in the effect of converting the pixel signal into a digital signal by a single-slope ADC.
  • the determination circuit may include a latch circuit that holds the comparison result from the second comparator at the end of the reset level read period, and a logic gate that generates the control signal based on the comparison result held in the latch circuit. This has the effect of reducing the number of comparators in the determination circuit.
  • an amplifier may be provided that amplifies the pixel signal and outputs it to the sample-and-hold circuit. This has the effect of reducing noise.
  • the analog-to-digital converter may be a SAR-ADC (Successive Approximation Register Analog to Digital Converter). This results in the pixel signal being converted into a digital signal using a successive approximation method.
  • SAR-ADC Successessive Approximation Register Analog to Digital Converter
  • a second aspect of the present technology is an imaging device comprising a determination circuit that determines whether the illuminance of light incident on a pixel is below a predetermined threshold; a sample-and-hold circuit that holds a pixel signal generated by the pixel and, if the illuminance is above the threshold, attenuates and outputs the held pixel signal; an analog-to-digital converter that converts the output pixel signal into a digital signal; and a digital signal processing unit that performs predetermined signal processing on the digital signal. This has the effect of reducing the power consumption of the imaging device.
  • 1 is a block diagram illustrating an example of a configuration of an imaging device according to a first embodiment of the present technology.
  • 1 is a block diagram showing a configuration example of an image sensor according to a first embodiment of the present technology
  • 1 is a circuit diagram showing a configuration example of a pixel according to a first embodiment of the present technology
  • 1 is a block diagram showing a configuration example of a load MOS (Metal-Oxide-Semiconductor) circuit block and a column signal processing circuit according to a first embodiment of the present technology
  • 1 is a circuit diagram showing a configuration example of a column signal processing circuit according to a first embodiment of the present technology
  • 1 is a circuit diagram illustrating a configuration example of a comparator according to a first embodiment of the present technology
  • 1 is a circuit diagram illustrating an example of a comparator with reduced power consumption according to a first embodiment of the present technology;
  • 10 is a circuit diagram showing another example of a comparator with reduced power consumption according to the first embodiment of the present technology.
  • 4 is a timing chart showing an example of a readout operation of the image sensor according to the first embodiment of the present technology.
  • 10 is a timing chart showing an example of a readout operation of an image sensor in a comparative example.
  • 10 is a timing chart showing an example of a readout operation under high illuminance according to the first embodiment of the present technology.
  • FIG. 10 is a timing chart showing an example of a readout operation at low illuminance according to the first embodiment of the present technology
  • 1A and 1B are diagrams for explaining digital correction according to the first embodiment of the present technology
  • 4 is a flowchart showing an example of an operation of the image sensor according to the first embodiment of the present technology.
  • FIG. 10 is a circuit diagram showing a configuration example of a column signal processing circuit according to a second embodiment of the present technology.
  • 10 is a timing chart showing an example of a readout operation at high illuminance according to the second embodiment of the present technology;
  • 10 is a timing chart showing an example of a readout operation at low illuminance according to the second embodiment of the present technology;
  • FIG. 11 is a block diagram showing a configuration example of a load MOS circuit block and a column signal processing circuit according to a third embodiment of the present technology.
  • FIG. 13 is a block diagram showing a configuration example of a load MOS circuit block and a column signal processing circuit according to a fourth embodiment of the present technology.
  • FIG. 13 is a circuit diagram illustrating a configuration example of a sample-and-hold circuit according to a fifth embodiment of the present technology.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 2 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • First embodiment (example in which a sample-and-hold circuit attenuates pixel signals under high illuminance) 2.
  • Second embodiment (example in which a comparator in an ADC is used to determine illuminance, and a sample-and-hold circuit attenuates pixel signals when illuminance is high) 3.
  • Third embodiment (example in which an amplifier is added and a sample-and-hold circuit attenuates pixel signals under high illuminance) 4.
  • Fourth embodiment (example in which an SAR ADC is provided and a sample-and-hold circuit attenuates pixel signals during high illuminance) 5.
  • Fifth embodiment (example in which a sample-and-hold circuit attenuates a pixel signal during high illuminance and adjusts the ratio of capacitance values within the sample-and-hold circuit) 6. Examples of applications to mobile devices
  • First embodiment [Configuration example of imaging device] 1 is a block diagram showing an example configuration of an imaging device 100 according to a first embodiment of the present technology.
  • the imaging device 100 is a device that captures image data, and includes an imaging lens 110, an image sensor 200, a recording unit 120, and an imaging control unit 130.
  • the imaging device 100 may be a digital camera such as an IoT camera, or an electronic device with an imaging function (such as a smartphone or a personal computer).
  • the image sensor 200 captures image data under the control of the imaging control unit 130. This image sensor 200 supplies the image data to the recording unit 120 via a signal line 209.
  • the imaging lens 110 focuses light and guides it to the image sensor 200.
  • the imaging control unit 130 controls the image sensor 200 to capture image data.
  • the imaging control unit 130 supplies imaging control signals, including a vertical synchronization signal VSYNC, to the image sensor 200 via a signal line 139.
  • the recording unit 120 records the image data.
  • the vertical synchronization signal VSYNC is a signal that indicates the timing of imaging, and a periodic signal with a fixed frequency (such as 60 Hz) is used as the vertical synchronization signal VSYNC.
  • the imaging device 100 records image data
  • the image data may also be transmitted externally from the imaging device 100.
  • an external interface for transmitting the image data is further provided.
  • the imaging device 100 may also display the image data.
  • a display unit is further provided.
  • FIG. 2 is a block diagram showing an example configuration of an image sensor 200 according to the first embodiment of the present technology.
  • the image sensor 200 includes a vertical drive unit 211, a pixel array unit 220, a timing control circuit 212, a DAC (Digital to Analog Converter) 213, a load MOS circuit block 250, and a column signal processing circuit 300.
  • a pixel array unit 220 a plurality of pixels 230 are arranged in a two-dimensional lattice pattern.
  • a group of pixels 230 arranged in the horizontal direction will be referred to as a "row,” and a group of pixels 230 arranged in a direction perpendicular to the rows will be referred to as a "column.”
  • the timing control circuit 212 controls the operation timing of the vertical drive unit 211, DAC 213, and column signal processing circuit 300 in synchronization with the vertical synchronization signal VSYNC from the imaging control unit 130.
  • the DAC 213 generates an analog reference signal that varies over time through DA (Digital to Analog) conversion. For example, a sawtooth ramp signal is used as the reference signal.
  • the DAC 213 supplies the generated ramp signal to the column signal processing circuit 300.
  • the vertical drive unit 211 selects and drives rows in sequence, outputting analog pixel signals.
  • the pixels 230 perform photoelectric conversion of incident light to generate analog pixel signals. These pixels 230 supply pixel signals to the column signal processing circuit 300 via the load MOS circuit block 250.
  • the load MOS circuit block 250 has a load MOS circuit for each column that supplies a constant current.
  • the column signal processing circuit 300 performs signal processing such as AD (Analog to Digital) conversion on pixel signals for each column. This column signal processing circuit 300 supplies image data in which the processed signals are arranged to the recording unit 120.
  • AD Analog to Digital
  • FIG. 3 is a circuit diagram showing an example configuration of a pixel 230 according to the first embodiment of the present technology.
  • the pixel 230 includes a photodiode 231, a transfer transistor 232, a reset transistor 233, a floating diffusion layer 234, an amplification transistor 235, and a selection transistor 236.
  • Each transistor in the pixel 230 is, for example, an nMOS (n-channel Metal Oxide Semiconductor) transistor.
  • the photodiode 231 photoelectrically converts incident light to generate an electric charge.
  • the transfer transistor 232 transfers the electric charge from the photodiode 231 to the floating diffusion layer 234 in accordance with a transfer signal TRG from the vertical drive unit 211.
  • the reset transistor 233 initializes the amount of electric charge in the floating diffusion layer 234 in accordance with a reset signal RST from the vertical drive unit 211.
  • the floating diffusion layer 234 accumulates electric charge and generates a voltage according to the amount of electric charge.
  • the amplification transistor 235 forms a source follower circuit and outputs a signal at a level corresponding to the voltage of the floating diffusion layer 234.
  • the selection transistor 236 outputs the signal from the amplification transistor 235 as a pixel signal to the load MOS circuit block 250 via the vertical signal line 229 in accordance with the selection signal SEL from the vertical drive unit 211.
  • circuitry of pixel 230 is not limited to the configuration illustrated in the figure, as long as it is capable of generating a pixel signal through photoelectric conversion.
  • FIG. 4 is a block diagram showing an example of the configuration of the load MOS circuit block 250 and the column signal processing circuit 300 according to the first embodiment of the present technology.
  • a vertical signal line is wired to the load MOS circuit block 250 for each column. If the number of columns is I (I is an integer), then I vertical signal lines 229 are wired. Furthermore, a load MOS circuit 251 that supplies a constant current is connected to each vertical signal line 229.
  • the column signal processing circuit 300 is arranged with multiple decision circuits 310, multiple sample-and-hold circuits 320, multiple single-slope ADCs 330, and a digital signal processing unit 340.
  • the decision circuits 310, sample-and-hold circuits 320, and single-slope ADCs 330 are each arranged for one column.
  • the single-slope ADCs 330 are an example of the analog-to-digital converter described in the claims.
  • the determination circuit 310 determines whether the illuminance of light incident on a pixel falls below a predetermined threshold based on the pixel signal generated by the pixel in the corresponding column. This determination circuit 310 supplies the determination result LO to the digital signal processing unit 340. The determination circuit 310 also controls the sample-and-hold circuit 320 based on the determination result LO.
  • the sample and hold circuit 320 holds the analog pixel signal from the corresponding column, and if the illuminance of light incident on that pixel does not fall below a threshold, it attenuates the held pixel signal and outputs it.
  • the voltage input to the sample and hold circuit 320 is referred to as the input voltage Vi, and the voltage output from the sample and hold circuit 320 is referred to as the output voltage Vo.
  • the single-slope ADC 330 converts the analog pixel signal from the sample-and-hold circuit 320 into a digital signal Do using the ramp signal Rmp from the DAC 213. This single-slope ADC 330 supplies the digital signal Do to the digital signal processing unit 340.
  • the digital signal processing unit 340 performs predetermined signal processing on the digital signal Do. This signal processing includes correcting the digital signal based on the determination result LO.
  • the digital signal processing unit 340 supplies image data in which the processed signals are arranged to the recording unit 120.
  • FIG. 5 is a circuit diagram showing an example configuration of a column signal processing circuit 300 according to the first embodiment of the present technology.
  • the determination circuit 310 includes capacitive elements 311 and 312, auto-zero switches 313 and 314, a comparator 315, a latch circuit 316, an AND (logical product) gate 317, and an OR (logical sum) gate 318.
  • the sample-and-hold circuit 320 includes input transistors 321 and 322, output transistors 323 and 324, and capacitive elements 325 and 326.
  • the single-slope ADC 330 includes capacitive elements 331 and 332, a comparator 400, and a counter 333.
  • nMOS transistors are used as the transistors in the sample-and-hold circuit 320.
  • the comparator 315 compares the level of the pixel signal (i.e., the input voltage Vi) with a predetermined reference level Vref, and outputs the comparison result CO.
  • the reference level Vref is input to the non-inverting input terminal (+) of the comparator 315 via the capacitive element 311.
  • the input voltage Vi is input to the inverting input terminal (-) of the comparator 315 via the capacitive element 312.
  • the comparator 315 can have a lower comparison accuracy than the subsequent comparator 400. If the accuracy of the comparator 315 is low, the overhead in terms of area and power consumption can be reduced accordingly. Note that the comparator 315 is an example of the first comparator described in the claims.
  • a comparator 315 is used in an existing circuit to determine the presence or absence of sunspots, that comparator 315 can also be used to determine illuminance, and the only additional circuits required are a latch circuit 316, an AND gate 317, and an OR gate 318.
  • Auto-zero switches 313 and 314 short-circuit the input and output terminals of the comparator in accordance with the auto-zero signal az from the timing control circuit 212.
  • the latch circuit 316 holds the comparison result CO in accordance with the enable signal latchen from the timing control circuit 212.
  • the latch circuit 316 updates the held value using the comparison result CO from the comparator 315.
  • the latch circuit 316 holds its state.
  • the latch circuit 316 also outputs the held value as the judgment result LO to the AND gate 317 and the digital signal processing unit 340.
  • AND gate 317 outputs the logical product of the judgment result LO and the control signal CAPSHOT from the timing control circuit 212 to OR gate 318.
  • OR gate 318 outputs the logical sum of the control signal readp from the timing control circuit 212 and the signal from AND gate 317 as control signal read_i to sample-and-hold circuit 320.
  • This control signal read_i is generated individually for each column.
  • read_i indicates the signal for the i-th column (i is an integer from 1 to I).
  • AND gate 317 and OR gate 318 are examples of logic gates as defined in the claims.
  • the input transistor 321 opens and closes a path between the vertical signal line 229, which transmits pixel signals, and one end of the capacitance element 325, in accordance with a control signal writep from the timing control circuit 212.
  • the other end of the capacitance element 325 is grounded.
  • the input transistor 321 is an example of the first input transistor described in the claims.
  • the input transistor 322 opens and closes the path between the vertical signal line 229 and one end of the capacitance element 326 in accordance with a control signal written from the timing control circuit 212. The other end of the capacitance element 326 is grounded.
  • the input transistor 322 is an example of the second input transistor described in the claims.
  • Capacitor element 325 holds the P-phase level, which is the level when the pixel is initialized. This P-phase level is also called the reset level. Note that capacitor element 325 is an example of the first capacitative element described in the claims.
  • Capacitor element 326 holds the D-phase level, which is the level when signal charge is transferred within the pixel. This D-phase level is also called the signal level. Note that capacitor element 326 is an example of the second capacitative element described in the claims.
  • the output transistor 323 opens and closes the path between one end of the capacitive element 325 and the input terminal of the single-slope ADC 330 in accordance with the control signal read_i.
  • the output transistor 323 is an example of the first output transistor described in the claims.
  • the output transistor 324 opens and closes the path between one end of the capacitance element 326 and the input terminal of the single-slope ADC 330 in accordance with a control signal read from the timing control circuit 212.
  • the output transistor 324 is an example of the second output transistor described in the claims.
  • the timing control circuit 212 controls the input transistor 321 to the on state using the control signal writep. This causes the reset level to be sampled and held in the capacitive element 325.
  • the timing control circuit 212 controls the D-phase input transistor 322 to the on state using the written signal, and controls the P-phase output transistor 323 to the on state using the control signal readp.
  • the reset level is read, and the D-phase level (i.e., the signal level) is sampled and held.
  • the timing control circuit 212 controls the D-phase output transistor 324 to the on state using the control signal read during the signal level read period.
  • the judgment circuit 310 controls the P-phase output transistor 323 to be in the on state for a predetermined pulse period using the control signal read_i during the signal level read period.
  • the D-phase output transistor 324 is also in the on state, so one end of each of the capacitive elements 325 and 326 is shorted, and these capacitive elements are connected in parallel to the single-slope ADC 330. This attenuates the pixel signal compared to when only the capacitive element 326 is connected. For example, the capacitance values of the capacitive elements 325 and 326 are the same. In this case, the attenuation rate is 1/2.
  • the P-phase output transistor 323 is controlled to the off state during the signal level readout period.
  • the input range of the downstream single-slope ADC 330 and the output range of the DAC 213 can be narrowed accordingly. This allows the voltage of the single-slope ADC 330 and other components to be lowered, reducing their power consumption.
  • the voltage of an ADC (such as the single-slope ADC 330) were simply lowered without attenuating the pixel signal, the range of the ADC or DAC would be reduced more than necessary, deteriorating the dynamic range and S/N ratio and resulting in a decrease in image quality.
  • the pixel signal is attenuated before the voltage of the ADC, etc. is lowered, thereby preventing a decrease in image quality.
  • the comparator 400 compares the ramp signal Rmp with the pixel signal output by the sample-and-hold circuit 320 and outputs the comparison result Co to the counter 333.
  • the ramp signal Rmp is input to the non-inverting input terminal (+) of the comparator 400 via the capacitance element 331.
  • the output voltage Vo is input to the inverting input terminal (-) of the comparator 400 via the capacitance element 332.
  • the auto-zero signal AZ from the timing control circuit 212 is also input to the comparator 400.
  • the counter 333 counts the count value over a period until the comparison result Co is inverted. This counter 333 outputs a digital signal Do indicating the count value to the digital signal processing unit 340.
  • the counter 333 counts down during the reset level readout period, and counts up during the signal level readout period. This makes it possible to achieve CDS (Correlated Double Sampling) processing, which determines the difference between the reset level and the signal level. Note that a configuration is also possible in which the single-slope ADC 330 only performs AD conversion, and the subsequent digital signal processing unit 340 performs CDS processing.
  • CDS Correlated Double Sampling
  • [Comparator configuration example] 6 is a circuit diagram showing an example configuration of a comparator 400 according to the first embodiment of the present technology.
  • the comparator 400 includes pMOS transistors 411 and 412, auto-zero switches 413 and 414, and nMOS transistors 415, 415, and 417.
  • the circuit configuration of the front-stage comparator 315 used to determine the illuminance is assumed to be the same as that of the comparator 400, for example. Note that the circuit configuration of the comparator 315 may be different from that of the comparator 400.
  • pMOS transistors 411 and 412 are connected in parallel to the power supply voltage.
  • the gate of pMOS transistor 411 is connected to its own drain and the gate of pMOS transistor 412. These transistors function as a current mirror circuit.
  • nMOS transistors 415 and 416 are connected in parallel between the current mirror circuit and nMOS transistor 417.
  • a ramp signal Rmp is input to the gate of nMOS transistor 415 via capacitance element 331.
  • An output voltage Vo is input to the gate of nMOS transistor 416 via capacitance element 332.
  • the level of the ramp signal Rmp gradually decreases during the reset level and signal level readout period.
  • the auto-zero switch 413 shorts the connection point between the pMOS transistor 411 and the nMOS transistor 415 and the gate of the nMOS transistor 415 in accordance with the auto-zero signal AZ.
  • the auto-zero switch 414 shorts the connection point between the pMOS transistor 412 and the nMOS transistor 416 and the gate of the nMOS transistor 416 in accordance with the auto-zero signal AZ.
  • a predetermined bias voltage Vbias is applied to the gate of nMOS transistor 417.
  • This nMOS transistor 417 functions as a tail current source.
  • the voltage at the connection point between pMOS transistor 412 and nMOS transistor 416 is output to counter 333 as the comparison result Co.
  • circuit configuration of the comparator 400 is not limited to the example circuit shown in the figure, as long as it is capable of comparing the ramp signal Rmp with the output voltage Vo.
  • each of capacitive elements 331 and 332 can be commonly connected to the gate of nMOS transistor 415.
  • the gate of nMOS transistor 416 is connected to capacitive element 418, and a constant voltage is applied to it.
  • a ramp signal Rmp is input, whose waveform gradually increases in level during the reset level and signal level readout period.
  • an LDO (Low Drop Out) 420 can be arranged within the comparator 400.
  • the LDO 420 includes an nMOS transistor 421 and a capacitive element 422.
  • nMOS transistor 421 and nMOS transistor 431 are connected in series between the power supply voltage and current source 432.
  • Capacitor element 422 is connected to the gate of nMOS transistor 421.
  • each of the capacitance elements 331 and 332 is commonly connected to the gate of the nMOS transistor 431.
  • the voltage at the connection point between the nMOS transistor 431 and the current source 432 is output to the counter 333 as the comparison result Co.
  • a ramp signal Rmp with a waveform that gradually increases in level during the reset level and signal level readout period is input.
  • circuit configurations shown in Figures 7 and 8 enable a lower power supply voltage compared to the general differential amplifier circuit shown in Figure 6.
  • [Image sensor operation example] 9 is a timing chart showing an example of a readout operation of the image sensor 200 according to the first embodiment of the present technology.
  • exposure control of the image sensor 200 is performed by, for example, a rolling shutter method.
  • exposure control by a global shutter method can also be performed by adding an analog memory within the pixel.
  • pixels in row j (j is an integer) are initialized and a reset level is generated.
  • the sample and hold circuit 320 samples and holds that reset level.
  • "rst” indicates pixel initialization
  • “spl” indicates sample and hold by the sample and hold circuit 320.
  • the timing control circuit 212 sets the control signals writep and read to high level during the period from timing T1 to T4. During this period, the reset level of row j is sampled and held, and the signal level of row (j-1) is read out.
  • the single-slope ADC 330 begins auto-zeroing at timing T4 and reads out the P-phase level (reset level) during the period from timing T5 to T6.
  • “AZ” indicates the auto-zero operation of the comparator 400 in the single-slope ADC 330
  • "P-count” indicates the AD conversion (i.e., reading) of the reset level.
  • the level of the ramp signal Rmp gradually decreases over the reset level reading period.
  • timing control circuit 212 sets the control signals writep and readd to low level at timing T4, and sets the control signals readp and written to high level during the period from immediately after timing T4 to timing T7. During this period, the reset level of row j is read out, and the signal level of row j is sampled and held.
  • the sample-and-hold circuit 320 samples and holds that reset level.
  • the single-slope ADC 330 reads the D-phase level (signal level) during the period from timing T8 to T10. "D-count” in the figure indicates the reading of the signal level.
  • the level of the ramp signal Rmp gradually decreases over the signal level reading period.
  • the timing control circuit 212 sets the control signals readp and written to low level at timing T7, and sets the control signal writep to high level during the period from timing T7 to timing T10. Furthermore, the timing control circuit 212 sets the control signal readd to high level during the period from immediately after timing T7 to immediately after timing T10. During this period, the signal level of row j is read out, and the reset level of row (j+1) is sampled and held.
  • the sample and hold of the reset level of row j and the readout of the signal level of row (j-1) are performed in parallel, and the readout of the reset level of row j and the sample and hold of the signal level of row j are performed in parallel. Then, the readout of the signal level of row j and the sample and hold of the reset level of row (j+1) are performed in parallel. In this way, the readout of the reset level and signal level, and the sample and hold are performed in a pipelined manner.
  • the period from timing T4 to timing T10 corresponds to the AD period for one row.
  • Figure 10 is a timing chart showing an example of a readout operation of an image sensor in a comparative example.
  • the pixels in row j are initialized and a reset level is generated during the period from timing T1 to T2.
  • the single-slope ADC 330 performs auto-zero during the period from timing T2 to T3, and reads out the P-phase level (reset level) of row j during the period from timing T4 to T5 after the settling period has elapsed.
  • the single-slope ADC 330 reads out the D-phase level (signal level) of row j during the period from timing T7 to timing T8, after the settling period has elapsed.
  • the reset level and signal level of row j are read out in sequence, and then the reset level and signal level of row (j+1) are read out in sequence.
  • Figures 11 and 12 show details of the readout operation during the period from timing T1 to T10 in Figure 9.
  • Figure 11 is a timing chart showing an example of a read operation under high illuminance conditions in the first embodiment of the present technology.
  • the timing control circuit 212 supplies a high-level auto-zero signal az.
  • the upstream comparator 315 which is used to determine illuminance, performs auto-zero in accordance with the auto-zero signal az.
  • timing control circuit 212 sets the control signals writep and read to high level.
  • the reset level is sampled and held during this period.
  • the signal charge is transferred, and the input voltage Vi of the vertical signal line 229 decreases.
  • the input voltage Vi before the decrease indicates the reset level
  • the input voltage Vi after the decrease indicates the signal level.
  • the difference between the reset level and the signal level, ⁇ Vvsl (in other words, the amplitude), indicates the net pixel signal value after CDS.
  • ⁇ Vref which is the difference between the initial level of the reference level Vref and the level after the decrease, is a value according to the threshold value used to determine the illuminance. If ⁇ vsl is equal to or greater than ⁇ Vref, the illuminance is determined to be high and not below the threshold value.
  • the comparator 315 In the case of high illuminance, the comparator 315 outputs a high-level comparison result CO after timing t12. Note that the gray areas in the figure indicate that the value of the comparison result CO is irrelevant.
  • the timing control circuit 212 outputs a high-level enable signal latchen during the period from timing t13 to T7. As a result, the value held in the latch circuit 316 is updated with the comparison result CO, and from timing T7 onwards, the latch circuit 316 outputs a high-level judgment result LO.
  • the timing control circuit 212 sets the control signals writep and read to low level. During the period from timing t12 to T7, the timing control circuit 212 sets the control signal readp to high level, and the judgment circuit 310 for the i-th column sets the control signal readp_i to high level. The reset level is read out during this period.
  • the timing control circuit 212 sets the control signal written to a high level. The signal level is sampled and held during this period.
  • the timing control circuit 212 sets the control signal writep to high level.
  • the timing control circuit 212 supplies a high-level control signal, capturet. Based on this control signal and the judgment result, LO, the judgment circuit 310 for column i outputs a high-level control signal, readp_i, from timing t14 throughout the pulse period.
  • This control signal shorts one end of each of the capacitance elements 325 and 326, connecting these capacitance elements in parallel.
  • the amplitude of the output voltage Vo from the sample-and-hold circuit 320 (in other words, the pixel signal ⁇ vsl) is attenuated. This narrows the range of the single-slope ADC 330 and DAC 213, suppressing degradation in image quality while reducing power consumption.
  • control signal readp_i After the pulse period has elapsed, the control signal readp_i returns to low level, releasing one end of the capacitive element 331 for the next reset level sample.
  • timing control circuit 212 sets the control signal readp to low level at timing T7, and sets the control signal readd to high level during the period from timing T7 to timing T10. The signal level is read out during this period.
  • Figure 12 is a timing chart showing an example of a read operation at low illuminance in the first embodiment of the present technology. The differences from high illuminance are explained below.
  • the comparator 315 In the case of low illuminance, the comparator 315 outputs a low-level comparison result CO after timing t12. Then, after timing T7, the latch circuit 316 outputs a low-level judgment result LO.
  • the timing control circuit 212 supplies a high-level control signal, capturet. Based on this control signal and the low-level determination result, LO, the determination circuit 310 for column i keeps the control signal, readp_i, at a low level after timing t14.
  • the D-phase capacitive element 326 is connected to the single-slope ADC 330, so the amplitude of the output voltage Vo (pixel signal ⁇ vsl) is not attenuated and is output as is. Therefore, it is possible to maintain noise characteristics at low illumination levels equivalent to those of the comparative example.
  • FIG. 13 is a diagram illustrating digital correction in the first embodiment of the present technology.
  • the vertical axis in the figure shows the output value, which is the value of the digital signal, converted to LSB (Least Significant Bit).
  • the horizontal axis in the figure shows the signal amount indicated by the analog pixel signal.
  • thin diagonal lines indicate the characteristics of the digital signal in low illumination.
  • the thick lines indicate the characteristics of the digital signal before correction in high illumination.
  • the coarse dotted lines indicate the characteristics of the digital signal after correction in high illumination.
  • the digital signal processing unit 340 determines whether the illuminance is high for each column based on the judgment result LO of the judgment circuit 310, and in the case of high illuminance, it is necessary to perform correction by multiplying the output value by a digital gain corresponding to the attenuation rate.
  • the quantization noise of the comparator 400, DAC 213, and counter 333 is amplified, but in the case of high illuminance, optical shot noise is dominant. For this reason, even if the quantization noise generated in the circuit increases, the impact on overall noise is negligible.
  • FIG. 14 is a flowchart showing an example of the operation of the image sensor 200 in the first embodiment of the present technology. This operation is initiated, for example, when a predetermined application for capturing image data is executed.
  • the vertical drive unit 211 in the image sensor 200 selects a row and begins exposure of the selected row (step S901). Then, just before the exposure ends, the single-slope ADC 330 reads the reset level (step S902). The determination circuit 310 for column i determines whether the illuminance is high enough to not fall below the threshold (step S903).
  • step S903 If the illuminance is high (step S903: Yes), the sample-and-hold circuit 320 of column i attenuates the signal level (step S904). On the other hand, if the illuminance is low (step S903: No), the signal level is not attenuated. The single-slope ADC 330 then reads the signal level (step S905). Note that steps S903 and S904 are performed in parallel for each column.
  • the digital signal processing unit 340 corrects the digital signals of the high-illuminance columns using digital gain based on the determination results for each column (step S906).
  • the image sensor 200 determines whether reading of all rows has been completed (step S907). If reading of all rows has not been completed (step S907: No), the image sensor 200 repeats step S901 and subsequent steps. If reading of all rows has been completed (step S907: Yes), the image sensor 200 ends the operation for capturing images.
  • steps S901 to S907 are repeatedly executed in synchronization with the vertical synchronization signal VSYNC.
  • the determination circuit 310 determines whether or not the illuminance is high, and if the illuminance is high, the sample-and-hold circuit 320 attenuates the pixel signal, making it possible to narrow the input range of the single-slope ADC 330. This allows the single-slope ADC 330 to operate at a lower voltage, reducing its power consumption.
  • the comparator 315 for determining the illuminance is provided before the comparator 400 in the single-slope ADC 330. However, it is preferable to further reduce the circuit size.
  • the image sensor 200 in this second embodiment differs from the first embodiment in that the illuminance is determined based on the comparison result of the comparator 400 in the single-slope ADC 330.
  • FIG. 15 is a circuit diagram showing an example configuration of a column signal processing circuit 300 according to a second embodiment of the present technology.
  • the column signal processing circuit 300 according to the second embodiment differs from the first embodiment in that the capacitive elements 311 and 312, the auto-zero switches 313 and 324, and the comparator 315 are eliminated.
  • the comparator 400 in the single-slope ADC 330 of the second embodiment outputs the comparison result Co to the counter 333 and the latch circuit 316.
  • the determination circuit 310 determines whether the illuminance is high based on the comparison result Co of the comparator 400 in the single-slope ADC 330, making it possible to eliminate comparators such as the comparator 315.
  • FIG. 16 is a timing chart showing an example of a read operation under high illuminance conditions in the second embodiment of the present technology.
  • the timing control circuit 212 supplies a high-level auto-zero signal AZ.
  • the comparator 400 in the single-slope ADC 330 performs auto-zero in accordance with the auto-zero signal AZ.
  • the comparator 400 When ⁇ vsl is a high illuminance equal to or greater than ⁇ Vref, the comparator 400 outputs a high-level comparison result Co.
  • the difference between the auto-zero level of the ramp signal Rmp and the level at the time of illuminance determination corresponds to ⁇ Vref.
  • the level at the time of determination can be set to any value and is not limited to the level at the end of reading the P-phase level.
  • the timing control circuit 212 outputs a high-level enable signal latchen during the period from timing t13 to t14.
  • the judgment circuit 310 holds the comparison result Co in accordance with the enable signal, and outputs a high-level judgment result LO after timing t14.
  • the timing control circuit 212 supplies a high-level control signal, "capshot.” Based on this control signal and the judgment result, "LO,” the judgment circuit 310 for column i outputs a high-level control signal, "readp_i,” from timing t15 throughout the pulse period. This control signal attenuates the amplitude of the output voltage, "Vo.” Then, AD conversion (in other words, reading) of the signal level is performed.
  • FIG. 17 is a timing chart showing an example of a read operation at low illuminance in the second embodiment of the present technology.
  • the comparator 400 When illuminance is low, the comparator 400 outputs a low-level comparison result Co.
  • the timing control circuit 212 outputs a high-level enable signal latchen during the period from timing t13 to t14.
  • the judgment circuit 310 holds the comparison result Co in accordance with the enable signal, and outputs a low-level judgment result LO after timing t14.
  • the timing control circuit 212 supplies a high-level control signal, capture. Based on this control signal and the judgment result, LO, the judgment circuit 310 for column i keeps the control signal, readp_i, at a low level after timing t15. As a result, the amplitude of the output voltage, Vo, is not attenuated and is output as is. Then, AD conversion (reading) of the signal level is performed.
  • the comparator 315 can be eliminated.
  • the column signal processing circuit 300 of the second embodiment must sequentially determine the illuminance and perform AD conversion of the signal level, as shown in FIGS. 16 and 17, so the AD conversion time is slightly longer than in the first embodiment.
  • the determination circuit 310 determines whether or not the illuminance is high based on the comparison result of the comparator 400 in the single-slope ADC 330, making it possible to eliminate the comparator 315.
  • the sample-and-hold circuit 320 samples the pixel signals as they are, but it is preferable to further reduce noise.
  • the image sensor 200 in this third embodiment differs from the first embodiment in that an amplifier is added that amplifies the pixel signals and outputs them to the sample-and-hold circuit 320.
  • FIG. 18 is a block diagram showing an example configuration of a load MOS circuit block 250 and a column signal processing circuit 300 according to a third embodiment of the present technology.
  • the column signal processing circuit 300 according to the third embodiment differs from the first embodiment in that an amplifier 350 is further provided for each column.
  • the amplifier 350 amplifies the pixel signal from the vertical signal line 229 and outputs it to the sample-and-hold circuit 320 and the determination circuit 310. This amplification reduces the input-equivalent value of noise generated in downstream circuits, further reducing noise.
  • amplifier 350 that amplifies the pixel signal and outputs it to sample-and-hold circuit 320 makes it possible to further reduce noise.
  • the single-slope ADC 330 is used for AD conversion, but other types of ADCs can also be used.
  • the image sensor 200 in this fourth embodiment differs from the first embodiment in that a SAR ADC is used instead of the single-slope ADC 330.
  • FIG. 19 is a block diagram showing an example configuration of a load MOS circuit block 250 and a column signal processing circuit 300 according to a fourth embodiment of the present technology.
  • the column signal processing circuit 300 according to the fourth embodiment differs from the first embodiment in that a SAR ADC 335 is arranged for each column instead of a single-slope ADC 330.
  • ADCs other than the single-slope ADC 330 and SAR ADC 335, such as ⁇ ADCs, can also be used as long as they are capable of AD conversion.
  • the third embodiment can also be applied to the fourth embodiment.
  • the SAR ADC 335 is arranged instead of the single-slope ADC 330, making it possible to perform AD conversion using the successive approximation method.
  • the capacitance values of the capacitance elements 325 and 326 in the sample-and-hold circuit 320 are the same, but these capacitance values can also be adjusted according to the attenuation rate.
  • the image sensor 200 in this fifth embodiment differs from the first embodiment in that the capacitance value of the capacitance element 325 is different from that of the capacitance element 326.
  • FIG. 20 is a circuit diagram showing an example configuration of a sample-and-hold circuit 320 according to a fifth embodiment of the present technology.
  • the sample-and-hold circuit 320 according to the fifth embodiment differs from the first embodiment in that the capacitance value of capacitive element 325 is different from that of capacitive element 326.
  • the capacitance value of the capacitance element 325 on the P-phase side is set to G (G is a real number greater than 1) times that of the capacitance element 326 on the D-phase side.
  • the attenuation rate at high illuminance is 1/(1 + G). In this way, the ratio of the capacitance values of the capacitance elements 325 and 326 is adjusted according to the attenuation rate that is set.
  • the capacitance value of capacitive element 325 is different from that of capacitive element 326, so the sample-and-hold circuit 320 can attenuate the pixel signal at an attenuation rate that corresponds to the ratio between them.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body, such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, or a robot.
  • FIG. 21 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes multiple electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • the functional configuration of the integrated control unit 12050 also includes a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drivetrain control unit 12010 controls the operation of devices related to the vehicle's drivetrain in accordance with various programs.
  • the drivetrain control unit 12010 functions as a control device for a driveforce generating device such as an internal combustion engine or drive motor that generates vehicle driveforce, a driveforce transmission mechanism that transmits driveforce to the wheels, a steering mechanism that adjusts the vehicle's steering angle, and a braking device that generates vehicle braking force.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, backup lamps, brake lamps, turn signals, and fog lamps.
  • radio waves transmitted from a portable device that serves as a key or signals from various switches can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts these radio waves or signal inputs and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the outside vehicle information detection unit 12030 is connected to an imaging unit 12031.
  • the outside vehicle information detection unit 12030 causes the imaging unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle. Connected to the in-vehicle information detection unit 12040 is, for example, a driver state detection unit 12041 that detects the driver's state.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's level of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the vehicle's surroundings acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby enabling cooperative control aimed at autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • the microcomputer 12051 can output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the vehicle exterior information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/video output unit 12052 transmits at least one audio and/or video output signal to an output device capable of visually or audibly notifying vehicle occupants or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are shown as examples of output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • Figure 22 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin mainly capture images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided on the side mirrors mainly capture images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • Imaging range 12111 indicates the imaging range of imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of imaging unit 12104 provided on the rear bumper or back door.
  • At least one of the image capturing units 12101 to 12104 may have a function for acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera consisting of multiple image capturing elements, or an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle the three-dimensional object that is the closest three-dimensional object on the path of the vehicle 12100 and traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 can classify and extract three-dimensional object data regarding three-dimensional objects into categories such as motorcycles, standard vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, and use this data for automatic obstacle avoidance. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and a collision is possible, it can provide driving assistance to avoid a collision by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or evasive steering via the drivetrain control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize pedestrians by determining whether or not a pedestrian is present in the images captured by the image capturing units 12101 to 12104. Such pedestrian recognition is performed, for example, by extracting feature points in the images captured by the image capturing units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points that indicate the outline of an object to determine whether or not the object is a pedestrian.
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • the technology disclosed herein can be applied to, for example, the image capture unit 12031.
  • the image capture device 100 in FIG. 1 can be applied to the image capture unit 12031.
  • the present technology can also be configured as follows. (1) a determination circuit that determines whether the illuminance of light incident on a pixel is below a predetermined threshold; a sample-and-hold circuit that holds a pixel signal generated by the pixel, and attenuates and outputs the held pixel signal when the illuminance is not below the threshold; an analog-to-digital converter that converts the output pixel signal into a digital signal; (2) the level of the pixel signal includes a reset level when the pixel is initialized and a signal level when a signal charge is transferred within the pixel; The sample and hold circuit a first capacitance element that holds the reset level; a second capacitance element that holds the signal level; a first input transistor that opens and closes a path between a vertical signal line that transmits the pixel signal and the first capacitance element; a second input transistor that opens and closes a path between the vertical signal line and the second capacitive element; a first output transistor that opens and closes a path between the analog-to
  • the determination circuit a first comparator that compares the level of the pixel signal with a predetermined reference level and outputs a comparison result; a latch circuit that holds the comparison result from the first comparator at the end of the read period of the reset level; and a logic gate that generates the control signal based on the comparison result held in the latch circuit.
  • the analog-to-digital converter a second comparator that compares the pixel signal output by the sample-and-hold circuit with a predetermined ramp signal and outputs a comparison result;
  • the image sensor according to (2) further comprising a counter that counts a count value over a period until the comparison result is inverted.
  • the determination circuit a latch circuit that holds the comparison result from the second comparator at the end of the read period of the reset level; and a logic gate that generates the control signal based on the comparison result held in the latch circuit.
  • the analog-to-digital converter is a SAR ADC (Successive Approximation Register Analog to Digital Converter).
  • a determination circuit that determines whether the illuminance of light incident on a pixel is below a predetermined threshold; a sample-and-hold circuit that holds a pixel signal generated by the pixel, and attenuates and outputs the held pixel signal when the illuminance is not below the threshold; an analog-to-digital converter that converts the output pixel signal into a digital signal; and a digital signal processing unit that performs predetermined signal processing on the digital signal.
  • (10) a determination step of determining whether the illuminance of light incident on a pixel is below a predetermined threshold; a sample-and-hold step in which a sample-and-hold circuit holds the pixel signal generated by the pixel, and if the illuminance is not below the threshold, attenuates the held pixel signal and outputs it; and an analog-to-digital conversion step for converting the output pixel signal into a digital signal.
  • Imaging device 110 Imaging lens 120 Storage unit 130 Imaging control unit 200 Image sensor 211 Vertical driving unit 212 Timing control circuit 213 DAC 220 Pixel array section 230 Pixel 231 Photodiode 232 Transfer transistor 233 Reset transistor 234 Floating diffusion layer 235 Amplification transistor 236 Selection transistor 250 Load MOS circuit block 251 Load MOS circuit 300
  • Column signal processing circuit 310 Determination circuit 311, 312, 325, 326, 331, 332, 418, 422 Capacitance element 313, 314, 413, 414 Auto-zero switch 315, 400 Comparator 316 Latch circuit 317 AND gate 318 OR gate 320 Sample and hold circuit 321, 322 Input transistor 323, 324 Output transistor 330 Single-slope ADC 333 Counter 335 SARADC 340 Digital signal processing unit 350 Amplifier 411, 412 pMOS transistors 415, 416, 417, 421, 431 nMOS transistors 420 LDO 432 Current source 12031 Imaging unit

Landscapes

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  • Multimedia (AREA)
  • Signal Processing (AREA)
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Abstract

カラムＡＤＣ（Analog to Digital Converter）方式のイメージセンサにおいて、画質低下を抑制しつつ、消費電力を削減する。　イメージセンサは、判定回路、サンプルホールド回路、および、アナログデジタル変換器を具備する。判定回路は、画素への入射光の照度が所定の閾値を下回らないか否かを判定する。サンプルホールド回路は、画素により生成された画素信号を保持し、照度が閾値を下回らない場合には保持した画素信号を減衰させて出力する。アナログデジタル変換器は、出力された画素信号をデジタル信号に変換する。

Description

イメージセンサ、撮像装置、および、イメージセンサの制御方法
　本技術は、イメージセンサに関する。詳しくは、カラムごとにＡＤＣ（Analog to Digital Converter）を配置したイメージセンサ、撮像装置、および、イメージセンサの制御方法に関する。
　従来より、イメージセンサなどにおいては、画素を微細化する目的で、画素アレイ部の外部にカラムごとにＡＤＣを配置し、１行ずつ順に画素信号を読み出すカラムＡＤＣ方式が用いられている。このカラムＡＤＣ方式において、カラムごとに、画素信号を保持するサンプルホールド回路をＡＤＣの前段に設けたイメージセンサが提案されている（例えば、特許文献１参照。）。このイメージセンサでは、リセットレベルや信号レベルのサンプルホールドとＡＤＣによる読出しとがパイプライン方式で実行される。
特開２００９－２５３９３０公報
　上述の従来技術では、サンプルホールドと読出しとをパイプライン方式で行うことにより、サンプルホールド回路が無い場合と比較して読出し速度を高速化している。しかしながら、上述の従来技術では、消費電力の削減のためにＡＤＣの電源電圧を低下させると、ダイナミックレンジやＳＮ(Signal-Noise)比が悪化し、画質が低下してしまうおそれがある。このため、画質低下を抑制しつつ、消費電力を削減することが困難である。
　本技術はこのような状況に鑑みて生み出されたものであり、カラムＡＤＣ方式のイメージセンサにおいて、画質低下を抑制しつつ、消費電力を削減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、画素への入射光の照度が所定の閾値を下回らないか否かを判定する判定回路と、上記画素により生成された画素信号を保持し、上記照度が上記閾値を下回らない場合には上記保持した画素信号を減衰させて出力するサンプルホールド回路と、上記出力された画素信号をデジタル信号に変換するアナログデジタル変換器とを具備するイメージセンサ、および、その制御方法である。これにより、消費電力が削減されるという作用をもたらす。
　また、この第１の側面において、上記画素信号のレベルは、上記画素が初期化されたときのリセットレベルと上記画素内で信号電荷が転送されたときの信号レベルとを含み、上記サンプルホールド回路は、上記リセットレベルを保持する第１の容量素子と、上記信号レベルを保持する第２の容量素子と、上記画素信号を伝送する垂直信号線と上記第１の容量素子との間の経路を開閉する第１の入力トランジスタと、上記垂直信号線と上記第２の容量素子との間の経路を開閉する第２の入力トランジスタと、上記アナログデジタル変換器と上記第１の容量素子との間の経路を開閉する第１の出力トランジスタと、上記アナログデジタル変換器と上記第２の容量素子との間の経路を開閉する第２の出力トランジスタとを備え、上記判定回路は、上記照度が上記閾値より高い場合には上記信号レベルを読み出す読出し期間内に所定の制御信号により上記第１の出力トランジスタを所定のパルス期間に亘ってオン状態に制御してもよい。これにより、第１および第２の容量素子の並列に接続され、画素信号が減衰するという作用をもたらす。
　また、この第１の側面において、上記第１の容量素子の容量値は、上記第２の容量素子の容量値と異なっていてもよい。これにより、容量値の比率に応じた減衰率で画素信号が減衰されるという作用をもたらす。
　また、この第１の側面において、上記判定回路は、上記画素信号のレベルと所定の参照レベルとを比較して比較結果を出力する第１のコンパレータと、上記リセットレベルの読出し期間の終了時に上記第１のコンパレータからの上記比較結果を保持するラッチ回路と、上記ラッチ回路に保持された上記比較結果に基づいて上記制御信号を生成する論理ゲートとを備えてもよい。これにより、ＡＤＣ内のコンパレータを照度の判定に用いる場合と比較して、読出し速度が速くなるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、上記サンプルホールド回路により出力された上記画素信号と所定のランプ信号とを比較して比較結果を出力する第２のコンパレータと、上記比較結果が反転するまでの期間に亘って計数値を計数するカウンタとを備えてもよい。これにより、シングルスロープ型のＡＤＣによって画素信号がデジタル信号に変換されるという作用をもたらす。
　また、この第１の側面において、上記判定回路は、上記リセットレベルの読出し期間の終了時に上記第２のコンパレータからの上記比較結果を保持するラッチ回路と、上記ラッチ回路に保持された上記比較結果に基づいて上記制御信号を生成する論理ゲートとを備えてもよい。これにより、判定回路内のコンパレータが削減されるという作用をもたらす。
　また、この第１の側面において、上記画素信号を増幅して上記サンプルホールド回路に出力するアンプをさらに具備してもよい。これにより、ノイズが低減するという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）であってもよい。これにより、逐次比較方式によって画素信号がデジタル信号に変換されるという作用をもたらす。
　また、本技術の第２の側面は、画素への入射光の照度が所定の閾値を下回らないか否かを判定する判定回路と、上記画素により生成された画素信号を保持し、上記照度が上記閾値を下回らない場合には上記保持した画素信号を減衰させて出力するサンプルホールド回路と、上記出力された画素信号をデジタル信号に変換するアナログデジタル変換器と、上記デジタル信号に対して所定の信号処理を行うデジタル信号処理部とを具備する撮像装置である。これにより、撮像装置の消費電力が削減されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるイメージセンサの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における負荷ＭＯＳ（Metal-Oxide-Semiconductor）回路ブロックおよびカラム信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるカラム信号処理回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるコンパレータの一構成例を示す回路図である。 本技術の第１の実施の形態における消費電力を低減したコンパレータの一例を示す回路図である。 本技術の第１の実施の形態における消費電力を低減したコンパレータの別の例を示す回路図である。 本技術の第１の実施の形態におけるイメージセンサの読出し動作の一例を示すタイミングチャートである。 比較例におけるイメージセンサの読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における高照度時の読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における低照度時の読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるデジタル補正を説明するための図である。 本技術の第１の実施の形態におけるイメージセンサの動作の一例を示すフローチャートである。 本技術の第２の実施の形態におけるカラム信号処理回路の一構成例を示す回路図である。 本技術の第２の実施の形態における高照度時の読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における低照度時の読出し動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における負荷ＭＯＳ回路ブロックおよびカラム信号処理回路の一構成例を示すブロック図である。 本技術の第４の実施の形態における負荷ＭＯＳ回路ブロックおよびカラム信号処理回路の一構成例を示すブロック図である。 本技術の第５の実施の形態におけるサンプルホールド回路の一構成例を示す回路図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（高照度の際にサンプルホールド回路が画素信号を減衰させる例）
　２．第２の実施の形態（ＡＤＣ内のコンパレータを用いて照度を判定し、高照度の際にサンプルホールド回路が画素信号を減衰させる例）
　３．第３の実施の形態（アンプを追加し、高照度の際にサンプルホールド回路が画素信号を減衰させる例）
　４．第４の実施の形態（ＳＡＲＡＤＣを配置し、高照度の際にサンプルホールド回路が画素信号を減衰させる例）
　５．第５の実施の形態（高照度の際にサンプルホールド回路が画素信号を減衰させ、サンプルホールド回路内の容量値の比率を調整した例）
　６．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、イメージセンサ２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、ＩｏＴカメラ等のデジタルカメラや、撮像機能を持つ電子装置（スマートフォンやパーソナルコンピュータなど）が想定される。
　イメージセンサ２００は、撮像制御部１３０の制御に従って、画像データを撮像するものである。このイメージセンサ２００は、信号線２０９を介して記録部１２０に画像データを供給する。
　撮像レンズ１１０は、光を集光してイメージセンサ２００に導くものである。撮像制御部１３０は、イメージセンサ２００を制御して画像データを撮像させるものである。この撮像制御部１３０は、例えば、垂直同期信号ＶＳＹＮＣを含む撮像制御信号をイメージセンサ２００に信号線１３９を介して供給する。記録部１２０は、画像データを記録するものである。
　ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す信号であり、一定の周波数（６０ヘルツなど）の周期信号が垂直同期信号ＶＳＹＮＣとして用いられる。
　なお、撮像装置１００は、画像データを記録しているが、その画像データを撮像装置１００の外部に送信してもよい。この場合には、画像データを送信するための外部インターフェースがさらに設けられる。もしくは、撮像装置１００は、さらに画像データを表示してもよい。この場合には表示部がさらに設けられる。
　［イメージセンサの構成例］
　図２は、本技術の第１の実施の形態におけるイメージセンサ２００の一構成例を示すブロック図である。このイメージセンサ２００は、垂直駆動部２１１、画素アレイ部２２０、タイミング制御回路２１２、ＤＡＣ（Digital to Analog Converter）２１３、負荷ＭＯＳ回路ブロック２５０、カラム信号処理回路３００を備える。画素アレイ部２２０には、二次元格子状に複数の画素２３０が配列される。
　以下、水平方向に配列された画素２３０の集合を「行」と称し、行に垂直な方向に配列された画素２３０の集合を「列」と称する。
　タイミング制御回路２１２は、撮像制御部１３０からの垂直同期信号ＶＳＹＮＣに同期して垂直駆動部２１１、ＤＡＣ２１３、カラム信号処理回路３００のそれぞれの動作タイミングを制御するものである。
　ＤＡＣ２１３は、ＤＡ（Digital to Analog）変換により、時間の経過に伴って変動するアナログの参照信号を生成するものである。例えば、のこぎり波状のランプ信号が参照信号として用いられる。ＤＡＣ２１３は、生成したランプ信号をカラム信号処理回路３００に供給する。
　垂直駆動部２１１は、行を順に選択して駆動し、アナログの画素信号を出力させるものである。画素２３０は、入射光を光電変換してアナログの画素信号を生成するものである。この画素２３０は、負荷ＭＯＳ回路ブロック２５０を介して、カラム信号処理回路３００に画素信号を供給する。
　負荷ＭＯＳ回路ブロック２５０には、定電流を供給する負荷ＭＯＳ回路が列ごとに設けられる。
　カラム信号処理回路３００は、列ごとに、画素信号に対してＡＤ（Analog to Digital）変換処理などの信号処理を実行するものである。このカラム信号処理回路３００は、処理後の信号を配列した画像データを記録部１２０に供給する。
　［画素の構成例］
　図３は、本技術の第１の実施の形態における画素２３０の一構成例を示す回路図である。この画素２３０は、フォトダイオード２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５および選択トランジスタ２３６を備える。画素２３０内の各トランジスタとして、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。
　フォトダイオード２３１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２３２は、垂直駆動部２１１からの転送信号ＴＲＧに従って、フォトダイオード２３１から浮遊拡散層２３４に電荷を転送するものである。リセットトランジスタ２３３は、垂直駆動部２１１からのリセット信号ＲＳＴに従って、浮遊拡散層２３４の電荷量を初期化するものである。浮遊拡散層２３４は、電荷を蓄積して電荷量に応じた電圧を生成するものである。
　増幅トランジスタ２３５は、ソースフォロワ回路を構成し、浮遊拡散層２３４の電圧に応じたレベルの信号を出力するものである。選択トランジスタ２３６は、垂直駆動部２１１からの選択信号ＳＥＬに従って、増幅トランジスタ２３５からの信号を画素信号として負荷ＭＯＳ回路ブロック２５０に垂直信号線２２９を介して出力するものである。
　なお、画素２３０の回路は、光電変換により画素信号を生成することができるものであれば、同図に例示した構成に限定されない。
　［負荷ＭＯＳ回路ブロックおよびカラム信号処理回路の構成例］
　図４は、本技術の第１の実施の形態における負荷ＭＯＳ回路ブロック２５０およびカラム信号処理回路３００の一構成例を示すブロック図である。
　負荷ＭＯＳ回路ブロック２５０には、列ごとに垂直信号線が配線される。列数をＩ（Ｉは、整数）とすると、Ｉ本の垂直信号線２２９が配線される。また、垂直信号線２２９のそれぞれには、一定の電流を供給する負荷ＭＯＳ回路２５１が接続される。
　カラム信号処理回路３００には、複数の判定回路３１０と、複数のサンプルホールド回路３２０と、複数のシングルスロープ型ＡＤＣ３３０と、デジタル信号処理部３４０とが配置される。判定回路３１０、サンプルホールド回路３２０およびシングルスロープ型ＡＤＣ３３０のそれぞれは、列ごとに配置される。なお、シングルスロープ型ＡＤＣ３３０は、特許請求の範囲に記載のアナログデジタル変換器の一例である。
　判定回路３１０は、対応する列の画素により生成された画素信号に基づいて、その画素への入射光の照度が所定の閾値を下回らないか否かを判定するものである。この判定回路３１０は、判定結果ＬＯをデジタル信号処理部３４０に供給する。また、判定回路３１０は、その判定結果ＬＯに基づいてサンプルホールド回路３２０を制御する。
　サンプルホールド回路３２０は、対応する列からのアナログの画素信号を保持し、その画素への入射光の照度が閾値を下回らない場合には保持した画素信号を減衰させて出力するものである。サンプルホールド回路３２０に入力される電圧を入力電圧Ｖｉとし、サンプルホールド回路３２０から出力される電圧を出力電圧Ｖｏとする。
　シングルスロープ型ＡＤＣ３３０は、ＤＡＣ２１３からのランプ信号Ｒｍｐを用いて、サンプルホールド回路３２０からのアナログの画素信号をデジタル信号Ｄｏに変換するものである。このシングルスロープ型ＡＤＣ３３０は、デジタル信号Ｄｏをデジタル信号処理部３４０に供給する。
　デジタル信号処理部３４０は、デジタル信号Ｄｏに対して所定の信号処理を行うものである。この信号処理は、判定結果ＬＯに基づいて、デジタル信号を補正する処理を含む。デジタル信号処理部３４０は、処理後の信号を配列した画像データを記録部１２０に供給する。
　図５は、本技術の第１の実施の形態におけるカラム信号処理回路３００の一構成例を示す回路図である。判定回路３１０は、容量素子３１１および３１２と、オートゼロスイッチ３１３および３１４と、コンパレータ３１５と、ラッチ回路３１６と、ＡＮＤ（論理積）ゲート３１７と、ＯＲ（論理和）ゲート３１８とを備える。
　また、サンプルホールド回路３２０は、入力トランジスタ３２１および３２２と、出力トランジスタ３２３および３２４と、容量素子３２５および３２６とを備える。シングルスロープ型ＡＤＣ３３０は、容量素子３３１および３３２と、コンパレータ４００と、カウンタ３３３とを備える。サンプルホールド回路３２０内の各トランジスタとして、例えば、ｎＭＯＳトランジスタが用いられる。
　判定回路３１０において、コンパレータ３１５は、画素信号のレベル（すなわち、入力電圧Ｖｉ）と、所定の参照レベルＶｒｅｆとを比較し、比較結果ＣＯを出力するものである。コンパレータ３１５の非反転入力端子（＋）には、容量素子３１１を介して参照レベルＶｒｅｆが入力される。コンパレータ３１５の反転入力端子（－）には、容量素子３１２を介して入力電圧Ｖｉが入力される。
　コンパレータ３１５として、後段のコンパレータ４００よりも比較精度の低いものを用いることができる。コンパレータ３１５の精度が低い場合、その分だけ、面積や消費電力に関するオーバーヘッドを小さくすることができる。なお、コンパレータ３１５は、特許請求の範囲に記載の第１のコンパレータの一例である。
　また、太陽黒点の有無を判定するために、既存の回路でコンパレータ３１５を用いていた場合、そのコンパレータ３１５を照度の判定にも流用でき、追加する回路は、ラッチ回路３１６、ＡＮＤゲート３１７およびＯＲゲート３１８のみで済む。
　オートゼロスイッチ３１３および３１４は、タイミング制御回路２１２からのオートゼロ信号ａｚに従って、コンパレータの入力端子と出力端子とを短絡するものである。
　ラッチ回路３１６は、タイミング制御回路２１２からのイネーブル信号ｌａｔｃｈｅｎに従って、比較結果ＣＯを保持するものである。イネーブル信号ｌａｔｃｈｅｎがハイレベルの場合にラッチ回路３１６は、コンパレータ３１５からの比較結果ＣＯにより保持値を更新する。一方、イネーブル信号ｌａｔｃｈｅｎがローレベルの場合にラッチ回路３１６は、状態を保持する。また、ラッチ回路３１６は、保持値を判定結果ＬＯとして、ＡＮＤゲート３１７およびデジタル信号処理部３４０に出力する。
　ＡＮＤゲート３１７は、判定結果ＬＯとタイミング制御回路２１２からの制御信号ｃａｐｓｈоｔとの論理積をＯＲゲート３１８に出力するものである。
　ＯＲゲート３１８は、タイミング制御回路２１２からの制御信号ｒｅａｄｐと、ＡＮＤゲート３１７からの信号との論理和を制御信号ｒｅａｄ＿ｉとしてサンプルホールド回路３２０に出力するものである。この制御信号ｒｅａｄ＿ｉは、列ごとに個別に生成される。ｒｅａｄ＿ｉは、ｉ（ｉは、１からＩの整数）列目の信号を示す。なお、ＡＮＤゲート３１７およびＯＲゲート３１８は、特許請求の範囲に記載の論理ゲートの一例である。
　サンプルホールド回路３２０において、入力トランジスタ３２１は、タイミング制御回路２１２からの制御信号ｗｒｉｔｅｐに従って、画素信号を伝送する垂直信号線２２９と容量素子３２５の一端との間の経路を開閉するものである。容量素子３２５の他端は、接地される。なお、入力トランジスタ３２１は、特許請求の範囲に記載の第１の入力トランジスタの一例である。
　入力トランジスタ３２２は、タイミング制御回路２１２からの制御信号ｗｒｉｔｅｄに従って、垂直信号線２２９と容量素子３２６の一端との間の経路を開閉するものである。容量素子３２６の他端は、接地される。なお、入力トランジスタ３２２は、特許請求の範囲に記載の第２の入力トランジスタの一例である。
　容量素子３２５は、画素が初期化されたときのレベルであるＰ相レベルを保持するものである。このＰ相レベルは、リセットレベルとも呼ばれる。なお、容量素子３２５は、特許請求の範囲に記載の第１の容量素子の一例である。
　容量素子３２６は、画素内で信号電荷が転送されたときのレベルであるＤ相レベルを保持するものである。このＤ相レベルは、信号レベルとも呼ばれる。なお、容量素子３２６は、特許請求の範囲に記載の第２の容量素子の一例である。
　出力トランジスタ３２３は、制御信号ｒｅａｄ＿ｉに従って、容量素子３２５の一端と、シングルスロープ型ＡＤＣ３３０の入力端子との間の経路を開閉するものである。なお、出力トランジスタ３２３は、特許請求の範囲に記載の第１の出力トランジスタの一例である。
　出力トランジスタ３２４は、タイミング制御回路２１２からの制御信号ｒｅａｄｄに従って、容量素子３２６の一端と、シングルスロープ型ＡＤＣ３３０の入力端子との間の経路を開閉するものである。なお、出力トランジスタ３２４は、特許請求の範囲に記載の第２の出力トランジスタの一例である。
　タイミング制御回路２１２は、Ｐ相レベル（すなわち、リセットレベル）が生成されると、制御信号ｗｒｉｔｅｐにより、入力トランジスタ３２１をオン状態に制御する。これにより、リセットレベルが容量素子３２５にサンプルホールドされる。
　そして、タイミング制御回路２１２は、リセットレベルの読出し期間内にｗｒｉｔｅｄにより、Ｄ相側の入力トランジスタ３２２をオン状態に制御するとともに、制御信号ｒｅａｄｐにより、Ｐ相側の出力トランジスタ３２３をオン状態に制御する。これにより、リセットレベルが読み出され、Ｄ相レベル（すなわち、信号レベル）がサンプルホールドされる。
　そして、タイミング制御回路２１２は、信号レベルの読出し期間内に制御信号ｒｅａｄｄにより、Ｄ相側の出力トランジスタ３２４をオン状態に制御する。
　照度が閾値を下回らない場合、判定回路３１０は、信号レベルの読出し期間内に、制御信号ｒｅａｄ＿ｉによりＰ相側の出力トランジスタ３２３を所定のパルス期間に亘ってオン状態に制御する。このとき、Ｄ相側の出力トランジスタ３２４もオン状態であるため、容量素子３２５および３２６のそれぞれの一端の間が短絡され、それらの容量素子がシングルスロープ型ＡＤＣ３３０に並列に接続される。これにより、容量素子３２６のみが接続される場合と比較して、画素信号が減衰される。例えば、容量素子３２５および３２６のそれぞれの容量値を同一とする。この場合の減衰率は、１／２となる。
　一方、照度が閾値未満の場合、信号レベルの読出し期間内において、Ｐ相側の出力トランジスタ３２３はオフ状態に制御される。
　高照度時の画素信号の減衰により、その分だけ後段のシングルスロープ型ＡＤＣ３３０の入力レンジとＤＡＣ２１３の出力レンジとを狭くすることができる。したがって、シングルスロープ型ＡＤＣ３３０などを低電圧化し、その消費電力を削減することができる。
　仮に、画素信号を減衰させずに、単純にＡＤＣ（シングルスロープ型ＡＤＣ３３０など）を低電圧化すると、ＡＤＣやＤＡＣのレンジが必要以上に低下してダイナミックレンジやＳＮ比が悪化し、画質が低下してしまう。しかし、第１の実施の形態では、画素信号を減衰させた上で、ＡＤＣ等を低電圧化するため、画質低下を抑制することができる。
　シングルスロープ型ＡＤＣ３３０において、コンパレータ４００は、ランプ信号Ｒｍｐと、サンプルホールド回路３２０により出力された画素信号とを比較し、比較結果Ｃоをカウンタ３３３に出力するものである。ランプ信号Ｒｍｐは、容量素子３３１を介してコンパレータ４００の非反転入力端子（＋）に入力される。出力電圧Ｖоは、容量素子３３２を介してコンパレータ４００の反転入力端子（－）に入力される。また、コンパレータ４００には、タイミング制御回路２１２からのオートゼロ信号ＡＺが入力される。
　カウンタ３３３は、比較結果Ｃｏが反転するまでの期間に亘って計数値を計数するものである。このカウンタ３３３は、計数値を示すデジタル信号Ｄｏをデジタル信号処理部３４０に出力する。
　例えば、カウンタ３３３は、リセットレベルの読出し期間内にダウンカウントを行い、信号レベルの読出し期間内にアップカウントを行う。これにより、リセットレベルおよび信号レベルの差分を求めるＣＤＳ（Correlated Double Sampling）処理を実現することができる。なお、シングルスロープ型ＡＤＣ３３０がＡＤ変換のみを行い、後段のデジタル信号処理部３４０がＣＤＳ処理を行う構成とすることもできる。
　［コンパレータの構成例］
　図６は、本技術の第１の実施の形態におけるコンパレータ４００の一構成例を示す回路図である。このコンパレータ４００は、ｐＭＯＳトランジスタ４１１および４１２と、オートゼロスイッチ４１３および４１４と、ｎＭＯＳトランジスタ４１５、４１５および４１７とを備える。照度の判定に用いる前段のコンパレータ３１５の回路構成は、例えば、コンパレータ４００と同様であるものとする。なお、コンパレータ３１５の回路構成は、コンパレータ４００と異なっていてもよい。
　ｐＭＯＳトランジスタ４１１および４１２は、電源電圧に並列に接続される。また、ｐＭＯＳトランジスタ４１１のゲートは、自身のドレインとｐＭＯＳトランジスタ４１２のゲートとに接続される。これらのトランジスタは、カレントミラー回路として機能する。
　ｎＭＯＳトランジスタ４１５および４１６は、カレントミラー回路とｎＭＯＳトランジスタ４１７との間において、並列に接続される。また、ｎＭＯＳトランジスタ４１５のゲートには、容量素子３３１を介してランプ信号Ｒｍｐが入力される。ｎＭＯＳトランジスタ４１６のゲートには、容量素子３３２を介して出力電圧Ｖｏが入力される。
　また、ランプ信号Ｒｍｐのレベルは、リセットレベルや信号レベルの読出し期間内に徐々に低下する。
　オートゼロスイッチ４１３は、オートゼロ信号ＡＺに従って、ｐＭＯＳトランジスタ４１１およびｎＭＯＳトランジスタ４１５の接続点と、ｎＭＯＳトランジスタ４１５のゲートとを短絡するものである。
　オートゼロスイッチ４１４は、オートゼロ信号ＡＺに従って、ｐＭＯＳトランジスタ４１２およびｎＭＯＳトランジスタ４１６の接続点と、ｎＭＯＳトランジスタ４１６のゲートとを短絡するものである。
　ｎＭＯＳトランジスタ４１７のゲートには、所定のバイアス電圧Ｖｂｉａｓが印加される。このｎＭＯＳトランジスタ４１７は、テール電流源として機能する。
　また、ｐＭＯＳトランジスタ４１２およびｎＭＯＳトランジスタ４１６の接続点の電圧は、比較結果Ｃｏとしてカウンタ３３３へ出力される。
　なお、コンパレータ４００の回路構成は、ランプ信号Ｒｍｐと出力電圧Ｖｏとを比較することができるものであれば、同図に例示した回路に限定されない。
　例えば、図７に例示するように、コンパレータ４００において、容量素子３３１および３３２のそれぞれの一端をｎＭＯＳトランジスタ４１５のゲートに共通に接続することもできる。この場合、ｎＭＯＳトランジスタ４１６のゲートは、容量素子４１８に接続され、一定の電圧が印加される。同図に例示した回路構成では、リセットレベルや信号レベルの読出し期間内に徐々にレベルが上昇する波形のランプ信号Ｒｍｐが入力される。
　あるいは、図８に例示するように、コンパレータ４００内にＬＤＯ（Low DropOut）４２０、ｎＭＯＳトランジスタ４３１および電流源４３２を配置することもできる。ＬＤＯ４２０は、ｎＭＯＳトランジスタ４２１および容量素子４２２を備える。
　ｎＭＯＳトランジスタ４２１およびｎＭＯＳトランジスタ４３１は、電源電圧と電流源４３２との間に直列に接続される。容量素子４２２は、ｎＭＯＳトランジスタ４２１のゲートに接続される。
　また、容量素子３３１および３３２のそれぞれの一端は、ｎＭＯＳトランジスタ４３１のゲートに共通に接続される。ｎＭＯＳトランジスタ４３１および電流源４３２の接続点の電圧は、比較結果Ｃｏとしてカウンタ３３３へ出力される。
　同図に例示した回路においても、リセットレベルや信号レベルの読出し期間内に徐々にレベルが上昇する波形のランプ信号Ｒｍｐが入力される。
　図７や図８に例示した回路構成により、図６に例示した一般的な差動増幅回路と比較して、電源電圧を低下させることができる。
　［イメージセンサの動作例］
　図９は、本技術の第１の実施の形態におけるイメージセンサ２００の読出し動作の一例を示すタイミングチャートである。ここで、イメージセンサ２００の露光制御は、例えば、ローリングシャッター方式により行われる。なお、画素内にアナログメモリを追加して、グローバルシャッター方式による露光制御を行うこともできる。
　タイミングＴ１からＴ２までの期間内に、ｊ（ｊは整数）行の画素が初期化され、リセットレベルが生成される。セトリング期間が経過したタイミングＴ３からタイミングＴ４までの期間内に、サンプルホールド回路３２０は、そのリセットレベルをサンプルホールドする。同図における「ｒｓｔ」は、画素の初期化を示し、「ｓｐｌ」は、サンプルホールド回路３２０によるサンプルホールドを示す。
　タイミング制御回路２１２は、タイミングＴ１からＴ４までの期間内に制御信号ｗｒｉｔｅｐおよびｒｅａｄｄをハイレベルにする。この期間内に、ｊ行のリセットレベルがサンプルホールドされ、（ｊ－１）行の信号レベルが読み出される。
　ｊ行の露光終了時のタイミングＴ４からタイミングＴ５までの期間内に、その行の画素内で信号電荷が転送され、信号レベルが生成される。同図における「ｔｘ」は、信号電荷の転送を示す。セトリング期間が経過したタイミングＴ６からタイミングＴ７までの期間内に、サンプルホールド回路３２０は、信号レベルをサンプルホールドする。
　また、シングルスロープ型ＡＤＣ３３０は、タイミングＴ４でオートゼロを開始し、タイミングＴ５からＴ６までの期間内に、Ｐ相レベル（リセットレベル）を読み出す。同図における「ＡＺ」は、シングルスロープ型ＡＤＣ３３０内のコンパレータ４００のオートゼロ動作を示し、「Ｐ－ｃоｕｎｔ」は、リセットレベルのＡＤ変換（すなわち、読出し）を示す。ランプ信号Ｒｍｐのレベルは、リセットレベルの読出し期間に亘って徐々に低下する。
　また、タイミング制御回路２１２は、タイミングＴ４で制御信号ｗｒｉｔｅｐおよびｒｅａｄｄをローレベルにし、タイミングＴ４の直後からタイミングＴ７までの期間内に制御信号ｒｅａｄｐおよびｗｒｉｔｅｄをハイレベルにする。この期間内にｊ行のリセットレベルが読み出され、ｊ行の信号レベルがサンプルホールドされる。
　そして、タイミングＴ７からＴ８までの期間内に、次の（ｊ＋１）行の画素が初期化され、リセットレベルが生成される。セトリング期間が経過したタイミングＴ９からタイミングＴ１０までの期間内に、サンプルホールド回路３２０は、そのリセットレベルをサンプルホールドする。
　また、シングルスロープ型ＡＤＣ３３０は、タイミングＴ８からＴ１０までの期間内にＤ相レベル（信号レベル）を読み出す。同図における「Ｄ－ｃоｕｎｔ」は、信号レベルの読出しを示す。ランプ信号Ｒｍｐのレベルは、信号レベルの読出し期間に亘って徐々に低下する。
　また、タイミング制御回路２１２は、タイミングＴ７で制御信号ｒｅａｄｐおよびｗｒｉｔｅｄをローレベルにし、タイミングＴ７からタイミングＴ１０までの期間内に制御信号ｗｒｉｔｅｐをハイレベルにする。また、タイミング制御回路２１２は、タイミングＴ７の直後からタイミングＴ１０の直後までの期間内に制御信号ｒｅａｄｄをハイレベルにする。この期間内に、ｊ行の信号レベルが読み出され、（ｊ＋１）行のリセットレベルがサンプルホールドされる。
　そして、（ｊ＋１）行のリセットレベルが読み出され、（ｊ＋１）行の信号レベルがサンプルホールドされる。
　同図に例示するように、ｊ行のリセットレベルのサンプルホールドと、（ｊ－１）行の信号レベルの読出しとが並列に実行され、ｊ行のリセットレベルの読出しと、ｊ行の信号レベルのサンプルホールドとが並列に実行される。そして、ｊ行の信号レベルの読出しと、（ｊ＋１）行のリセットレベルのサンプルホールドとが並列に実行される。このように、リセットレベルや信号レベルの読出しと、サンプルホールドとがパイプライン方式で実行される。例えば、タイミングＴ４からタイミングＴ１０までの期間が、１行分のＡＤ期間に該当する。
　ここで、サンプルホールド回路３２０を配置しない構成を比較例として想定する。
　図１０は、比較例におけるイメージセンサの読出し動作の一例を示すタイミングチャートである。この比較例では、タイミングＴ１からＴ２までの期間内に、ｊ行の画素が初期化され、リセットレベルが生成される。シングルスロープ型ＡＤＣ３３０は、タイミングＴ２からＴ３までの期間内にオートゼロを行い、セトリング期間の経過したタイミングＴ４からＴ５までの期間内に、ｊ行のＰ相レベル（リセットレベル）を読み出す。
　そして、露光終了時のタイミングＴ５からタイミングＴ６までの期間内に、ｊ行の画素内で信号電荷が転送され、信号レベルが生成される。シングルスロープ型ＡＤＣ３３０は、セトリング期間の経過したタイミングＴ７からＴ８までの期間内に、ｊ行のＤ相レベル（信号レベル）を読み出す。
　同図に例示したように、サンプルホールド回路３２０の無い比較例では、ｊ行のリセットレベル、信号レベルが順に読み出され、次に（ｊ＋１）行のリセットレベル、信号レベルが順に読み出される。
　図９および図１０を比較すると、サンプルホールド回路３２０の無い図１０では、Ｐ相レベルの読出し後に、セトリング期間が経過してからＤ相レベルの読出しが行われる。これに対し、サンプルホールド回路３２０を設けたパイプライン方式の図９では、シングルスロープ型ＡＤＣ３３０がセトリング期間内にＤ相レベルを読み出すことができる。このように、パイプライン方式により読出し速度を向上させることができる。
　次に図１１および図１２を参照して、照度が閾値を下回らない高照度時と、照度が閾値未満である低照度時とのそれぞれの読出し動作について説明する。図１１および図１２は、図９のタイミングＴ１からＴ１０までの期間の読出し動作の詳細を示す。
　図１１は、本技術の第１の実施の形態における高照度時の読出し動作の一例を示すタイミングチャートである。
　同図に例示するように、タイミングＴ１からｔ１１までの期間内に、タイミング制御回路２１２は、ハイレベルのオートゼロ信号ａｚを供給する。照度の判定のための前段のコンパレータ３１５は、そのオートゼロ信号ａｚに従って、オートゼロを行う。
　また、タイミングＴ１からＴ４までの期間内にタイミング制御回路２１２は、制御信号ｗｒｉｔｅｐおよびｒｅａｄｄをハイレベルにする。この期間内にリセットレベルがサンプルホールドされる。
　タイミングＴ４の直後のタイミングｔ１２で信号電荷が転送され、垂直信号線２２９の入力電圧Ｖｉが低下する。低下前の入力電圧Ｖｉは、リセットレベルを示し、低下後の入力電圧Ｖｉは、信号レベルを示す。リセットレベルと信号レベルとの差分であるΔＶｖｓｌ（言い換えれば、振幅）は、ＣＤＳ後の正味の画素信号の値を示す。
　また、タイミングｔ１２以降に参照レベルＶｒｅｆも低下する。参照レベルＶｒｅｆの初期状態のレベルと低下後のレベルとの差分であるΔＶｒｅｆは、照度の判定に用いる閾値に応じた値である。ΔｖｓｌがΔＶｒｅｆ以上の場合、照度が閾値を下回らない高照度であると判定される。
　高照度の場合、コンパレータ３１５は、タイミングｔ１２以降にハイレベルの比較結果ＣＯを出力する。なお、同図における灰色の部分は、比較結果ＣＯの値が不問であることを示す。
　タイミング制御回路２１２は、タイミングｔ１３からＴ７までの期間内に、ハイレベルのイネーブル信号ｌａｔｃｈｅｎを出力する。これにより、ラッチ回路３１６の保持値が比較結果ＣＯで更新され、タイミングＴ７以降に、ハイレベルの判定結果ＬＯがラッチ回路３１６から出力される。
　また、タイミング制御回路２１２は、タイミングＴ４で制御信号ｗｒｉｔｅｐおよびｒｅａｄｄをローレベルにする。タイミングｔ１２からＴ７までの期間内にタイミング制御回路２１２は、制御信号ｒｅａｄｐをハイレベルにし、ｉ列の判定回路３１０は、制御信号ｒｅａｄｐ＿ｉをハイレベルにする。この期間内にリセットレベルが読み出される。
　また、タイミングｔ１２の直後からタイミングＴ７の直前までの期間内にタイミング制御回路２１２は、制御信号ｗｒｉｔｅｄをハイレベルにする。この期間内に信号レベルがサンプルホールドされる。
　そして、タイミングＴ７からＴ１０までの期間内にタイミング制御回路２１２は、制御信号ｗｒｉｔｅｐをハイレベルにする。
　また、タイミングｔ１４からパルス期間に亘って、タイミング制御回路２１２は、ハイレベルの制御信号ｃａｐｓｈоｔを供給する。この制御信号と判定結果ＬＯとに基づいて、ｉ列の判定回路３１０は、タイミングｔ１４からパルス期間に亘って、ハイレベルの制御信号ｒｅａｄｐ＿ｉを出力する。この制御信号により、容量素子３２５および３２６のそれぞれの一端が短絡され、それらの容量素子が並列に接続される。このため、サンプルホールド回路３２０からの出力電圧Ｖоの振幅（言い換えれば、画素信号Δｖｓｌ）が減衰する。これにより、シングルスロープ型ＡＤＣ３３０やＤＡＣ２１３のレンジを狭くし、画質低下を抑制しつつ、消費電力を削減することができる。
　パルス期間が経過すると制御信号ｒｅａｄｐ＿ｉがローレベルに戻り、次のリセットレベルのサンプルのために、容量素子３３１の一端が解放される。
　また、タイミング制御回路２１２は、タイミングＴ７で制御信号ｒｅａｄｐをローレベルにし、タイミングＴ７からタイミングＴ１０までの期間内に制御信号ｒｅａｄｄをハイレベルにする。この期間内に信号レベルが読み出される。
　図１２は、本技術の第１の実施の形態における低照度時の読出し動作の一例を示すタイミングチャートである。高照度時との相違点について説明する。
　低照度の場合、コンパレータ３１５は、タイミングｔ１２以降にローレベルの比較結果ＣＯを出力する。そして、タイミングＴ７以降に、ローレベルの判定結果ＬＯがラッチ回路３１６から出力される。
　また、タイミングｔ１４からパルス期間に亘って、タイミング制御回路２１２は、ハイレベルの制御信号ｃａｐｓｈоｔを供給する。この制御信号とローレベルの判定結果ＬＯとに基づいて、ｉ列の判定回路３１０は、タイミングｔ１４以降に制御信号ｒｅａｄｐ＿ｉをローレベルのままにする。これにより、Ｄ相側の容量素子３２６のみがシングルスロープ型ＡＤＣ３３０に接続されるため、出力電圧Ｖоの振幅（画素信号Δｖｓｌ）が減衰されず、そのまま出力される。したがって、低照度時のノイズ特性を比較例と同等に維持することができる。
　図１３は、本技術の第１の実施の形態におけるデジタル補正を説明するための図である。同図における縦軸は、デジタル信号の値である出力値をＬＳＢ（Least Significant Bit）換算で示す。同図における横軸は、アナログの画素信号の示す信号量を示す。また、細い斜線は、低照度の場合のデジタル信号の特性を示す。太線は、高照度の場合の補正前のデジタル信号の特性を示す。荒い点線は、高照度の場合の補正後のデジタル信号の特性を示す。
　同図に例示するように、高照度の場合は、アナログの画素信号が減衰されるため、信号量に対する出力値の傾きは、低照度の場合よりも小さくなる。このため、デジタル信号処理部３４０は、判定回路３１０の判定結果ＬＯに基づいて列ごとに高照度であるか否かを判断し、高照度の場合、減衰率に応じたデジタルゲインを出力値に乗算して補正を行う必要がある。デジタルゲインによる乗算の際に、コンパレータ４００、ＤＡＣ２１３やカウンタ３３３の量子化ノイズが増幅されてしまうが、高照度の場合、光ショットノイズが支配的である。このため、回路で生じる量子化ノイズが増加しても、全体のノイズへの影響は軽微である。
　図１４は、本技術の第１の実施の形態におけるイメージセンサ２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
　イメージセンサ２００内の垂直駆動部２１１は、行を選択し、その選択行の露光を開始する（ステップＳ９０１）。そして、露光終了の直前にシングルスロープ型ＡＤＣ３３０は、リセットレベルの読出しを行う（ステップＳ９０２）。ｉ列の判定回路３１０は、照度が閾値を下回らない高照度であるか否かを判定する（ステップＳ９０３）。
　高照度である場合（ステップＳ９０３：Ｙｅｓ）、ｉ列のサンプルホールド回路３２０は、信号レベルを減衰する（ステップＳ９０４）。一方、低照度である場合（ステップＳ９０３：Ｎｏ）、信号レベルは減衰されない。そして、シングルスロープ型ＡＤＣ３３０は、信号レベルの読出しを行う（ステップＳ９０５）。なお、ステップＳ９０３およびＳ９０４は、各列で並列に実行される。
　デジタル信号処理部３４０は、列ごとの判定結果に基づいて、高照度の列のデジタル信号に対し、デジタルゲインにより補正を行う（ステップＳ９０６）。
　イメージセンサ２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０７）。全行の読出しが完了していない場合（ステップＳ９０７：Ｎｏ）、イメージセンサ２００は、ステップＳ９０１以降を繰り返し実行する。全行の読出しが完了した場合（ステップＳ９０７：Ｙｅｓ）、イメージセンサ２００は、撮像のための動作を終了する。
　複数枚の画像データを連続して読み出す場合には、ステップＳ９０１からＳ９０７が垂直同期信号ＶＳＹＮＣに同期して繰り返し実行される。
　このように、本技術の第１の実施の形態によれば、判定回路３１０が高照度であるか否かを判定し、高照度の場合にサンプルホールド回路３２０が画素信号を減衰するため、シングルスロープ型ＡＤＣ３３０の入力レンジなどを狭くすることができる。これにより、シングルスロープ型ＡＤＣ３３０を低電圧化し、その消費電力を削減することができる。
　　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、照度の判定のためのコンパレータ３１５を、シングルスロープ型ＡＤＣ３３０内のコンパレータ４００の前段に設けていた。しかしながら、回路規模をさらに削減することが好ましい。この第２の実施の形態におけるイメージセンサ２００は、シングルスロープ型ＡＤＣ３３０内のコンパレータ４００の比較結果に基づいて照度の判定を行う点において第１の実施の形態と異なる。
　図１５は、本技術の第２の実施の形態におけるカラム信号処理回路３００の一構成例を示す回路図である。第２の実施の形態におけるカラム信号処理回路３００は、容量素子３１１および３１２とオートゼロスイッチ３１３および３２４とコンパレータ３１５とが削減された点において第１の実施の形態と異なる。
　第２の実施の形態のシングルスロープ型ＡＤＣ３３０内のコンパレータ４００は、比較結果Ｃоをカウンタ３３３およびラッチ回路３１６に出力する。
　同図に例示したように、判定回路３１０が、シングルスロープ型ＡＤＣ３３０内のコンパレータ４００の比較結果Ｃоに基づいて高照度であるか否かを判定するため、コンパレータ３１５などを削減することができる。
　図１６は、本技術の第２の実施の形態における高照度時の読出し動作の一例を示すタイミングチャートである。タイミングＴ４の直後のタイミングｔ１１からｔ１２までの期間内に、タイミング制御回路２１２は、ハイレベルのオートゼロ信号ＡＺを供給する。シングルスロープ型ＡＤＣ３３０内のコンパレータ４００は、そのオートゼロ信号ＡＺに従って、オートゼロを行う。
　ΔｖｓｌがΔＶｒｅｆ以上の高照度の場合、コンパレータ４００は、ハイレベルの比較結果Ｃоを出力する。第２の実施の形態において、ランプ信号Ｒｍｐのオートゼロ時のレベルと、照度の判定時のレベルとの差分がΔＶｒｅｆに該当する。なお、判定時のレベルは、任意の値に設定することができ、Ｐ相レベルの読出し終了時のレベルに限定されない。
　そして、タイミング制御回路２１２はタイミングｔ１３からｔ１４までの期間内に、ハイレベルのイネーブル信号ｌａｔｃｈｅｎを出力する。判定回路３１０は、そのイネーブル信号に従って比較結果Ｃоを保持し、タイミングｔ１４以降にハイレベルの判定結果ＬＯを出力する。
　タイミングｔ１５からパルス期間に亘って、タイミング制御回路２１２は、ハイレベルの制御信号ｃａｐｓｈоｔを供給する。この制御信号と判定結果ＬＯとに基づいて、ｉ列の判定回路３１０は、タイミングｔ１５からパルス期間に亘って、ハイレベルの制御信号ｒｅａｄｐ＿ｉを出力する。この制御信号により、出力電圧Ｖｏの振幅が減衰される。そして、信号レベルのＡＤ変換（言い換えれば、読出し）が実行される。
　図１７は、本技術の第２の実施の形態における低照度時の読出し動作の一例を示すタイミングチャートである。低照度の場合、コンパレータ４００は、ローレベルの比較結果Ｃоを出力する。
　そして、タイミング制御回路２１２はタイミングｔ１３からｔ１４までの期間内に、ハイレベルのイネーブル信号ｌａｔｃｈｅｎを出力する。判定回路３１０は、そのイネーブル信号に従って比較結果Ｃоを保持し、タイミングｔ１４以降にローレベルの判定結果ＬＯを出力する。
　タイミングｔ１５からパルス期間に亘って、タイミング制御回路２１２は、ハイレベルの制御信号ｃａｐｓｈоｔを供給する。この制御信号と判定結果ＬＯとに基づいて、ｉ列の判定回路３１０は、タイミングｔ１５以降に制御信号ｒｅａｄｐ＿ｉをローレベルのままにする。これにより、出力電圧Ｖоの振幅が減衰されず、そのまま出力される。そして、信号レベルのＡＤ変換（読出し）が実行される。
　図１５に例示したように第２の実施の形態では、コンパレータ３１５を削減することができる。ただし、第２の実施の形態のカラム信号処理回路３００は、図１６および図１７に例示したように照度の判定と、信号レベルのＡＤ変換とをシーケンシャルに行う必要があるため、第１の実施の形態と比較してＡＤ変換時間が少し長くなることに留意する。
　このように、本技術の第２の実施の形態によれば、シングルスロープ型ＡＤＣ３３０内のコンパレータ４００の比較結果に基づいて判定回路３１０が高照度であるか否かを判定するため、コンパレータ３１５を削減することができる。
　　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、サンプルホールド回路３２０が、画素信号をそのままサンプルしていたが、ノイズをさらに低減することが好ましい。この第３の実施の形態におけるイメージセンサ２００は、画素信号を増幅してサンプルホールド回路３２０に出力するアンプを追加した点において第１の実施の形態と異なる。
　図１８は、本技術の第３の実施の形態における負荷ＭＯＳ回路ブロック２５０およびカラム信号処理回路３００の一構成例を示すブロック図である。第３の実施の形態におけるカラム信号処理回路３００は、列ごとにアンプ３５０がさらに設けられる点において第１の実施の形態と異なる。
　アンプ３５０は、垂直信号線２２９からの画素信号を増幅し、サンプルホールド回路３２０および判定回路３１０に出力するものである。この増幅により、後段の回路で生じたノイズの入力換算値が小さくなり、ノイズをさらに低減することができる。
　なお、第３の実施の形態に、第２の実施の形態を適用することができる。
　このように、本技術の第３の実施の形態によれば、画素信号を増幅してサンプルホールド回路３２０に出力するアンプ３５０を追加したため、ノイズをさらに低減することができる。
　　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、シングルスロープ型ＡＤＣ３３０をＡＤ変換に用いていたが、他の種類のＡＤＣを用いることもできる。この第４の実施の形態におけるイメージセンサ２００は、シングルスロープ型ＡＤＣ３３０の代わりにＳＡＲＡＤＣを用いる点において第１の実施の形態と異なる。
　図１９は、本技術の第４の実施の形態における負荷ＭＯＳ回路ブロック２５０およびカラム信号処理回路３００の一構成例を示すブロック図である。第４の実施の形態におけるカラム信号処理回路３００は、列ごとにシングルスロープ型ＡＤＣ３３０の代わりにＳＡＲＡＤＣ３３５が配置される点において第１の実施の形態と異なる。
　なお、ＡＤ変換を行うことができるものであれば、ΔΣ型ＡＤＣなど、シングルスロープ型ＡＤＣ３３０やＳＡＲＡＤＣ３３５以外のＡＤＣを用いることもできる。
　また、第４の実施の形態に、第３の実施の形態を適用することもできる。
　このように、本技術の第４の実施の形態によれば、シングルスロープ型ＡＤＣ３３０の代わりにＳＡＲＡＤＣ３３５を配置したため、逐次比較方式によりＡＤ変換を行うことができる。
　　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、サンプルホールド回路３２０内の容量素子３２５および３２６のそれぞれの容量値を同一にしていたが、これらの容量値を減衰率に応じて調整することもできる。この第５の実施の形態におけるイメージセンサ２００は、容量素子３２５の容量値が、容量素子３２６と異なる点において第１の実施の形態と異なる。
　図２０は、本技術の第５の実施の形態におけるサンプルホールド回路３２０の一構成例を示す回路図である。この第５の実施の形態におけるサンプルホールド回路３２０は、容量素子３２５の容量値が、容量素子３２６と異なる点において第１の実施の形態と異なる。
　例えば、Ｐ相側の容量素子３２５の容量値は、Ｄ相側の容量素子３２６のＧ（Ｇは、１より大きな実数）倍に設定される。この場合、高照度時の減衰率は、１／（１＋Ｇ）となる。このように、容量素子３２５および３２６のそれぞれの容量値の比率は、設定する減衰率に応じて調整される。
　なお、第５の実施の形態に、第２、第３、および、第４の実施の形態のそれぞれを適用することができる。
　このように、本技術の第５の実施の形態によれば、容量素子３２５の容量値が、容量素子３２６と異なるため、サンプルホールド回路３２０は、それらの比率に応じた減衰率により画素信号を減衰することができる。
　＜６．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２２は、撮像部１２０３１の設置位置の例を示す図である。
　図２２では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、画質低下を抑制しつつ、システムの消費電力を削減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）画素への入射光の照度が所定の閾値を下回らないか否かを判定する判定回路と、
　前記画素により生成された画素信号を保持し、前記照度が前記閾値を下回らない場合には前記保持した画素信号を減衰させて出力するサンプルホールド回路と、
　前記出力された画素信号をデジタル信号に変換するアナログデジタル変換器と
を具備するイメージセンサ。
（２）前記画素信号のレベルは、前記画素が初期化されたときのリセットレベルと前記画素内で信号電荷が転送されたときの信号レベルとを含み、
　前記サンプルホールド回路は、
　前記リセットレベルを保持する第１の容量素子と、
　前記信号レベルを保持する第２の容量素子と、
　前記画素信号を伝送する垂直信号線と前記第１の容量素子との間の経路を開閉する第１の入力トランジスタと、
　前記垂直信号線と前記第２の容量素子との間の経路を開閉する第２の入力トランジスタと、
　前記アナログデジタル変換器と前記第１の容量素子との間の経路を開閉する第１の出力トランジスタと、
　前記アナログデジタル変換器と前記第２の容量素子との間の経路を開閉する第２の出力トランジスタと
を備え、
　前記判定回路は、前記照度が前記閾値より高い場合には前記信号レベルを読み出す読出し期間内に所定の制御信号により前記第１の出力トランジスタを所定のパルス期間に亘ってオン状態に制御する前記（１）記載のイメージセンサ。
（３）前記第１の容量素子の容量値は、前記第２の容量素子の容量値と異なる
前記（２）記載のイメージセンサ。
（４）前記判定回路は、
　前記画素信号のレベルと所定の参照レベルとを比較して比較結果を出力する第１のコンパレータと、
　前記リセットレベルの読出し期間の終了時に前記第１のコンパレータからの前記比較結果を保持するラッチ回路と、
　前記ラッチ回路に保持された前記比較結果に基づいて前記制御信号を生成する論理ゲートと
を備える前記（２）または（３）記載のイメージセンサ。
（５）前記アナログデジタル変換器は、
　前記サンプルホールド回路により出力された前記画素信号と所定のランプ信号とを比較して比較結果を出力する第２のコンパレータと、
　前記比較結果が反転するまでの期間に亘って計数値を計数するカウンタと
を備える前記（２）に記載のイメージセンサ。
（６）前記判定回路は、
　前記リセットレベルの読出し期間の終了時に前記第２のコンパレータからの前記比較結果を保持するラッチ回路と、
　前記ラッチ回路に保持された前記比較結果に基づいて前記制御信号を生成する論理ゲートと
を備える前記（５）記載のイメージセンサ。
（７）前記画素信号を増幅して前記サンプルホールド回路に出力するアンプをさらに具備する
前記（１）から（６）のいずれかに記載のイメージセンサ。
（８）前記アナログデジタル変換器は、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）である
前記（１）記載のイメージセンサ。
（９）画素への入射光の照度が所定の閾値を下回らないか否かを判定する判定回路と、
　前記画素により生成された画素信号を保持し、前記照度が前記閾値を下回らない場合には前記保持した画素信号を減衰させて出力するサンプルホールド回路と、
　前記出力された画素信号をデジタル信号に変換するアナログデジタル変換器と、
　前記デジタル信号に対して所定の信号処理を行うデジタル信号処理部と
を具備する撮像装置。
（１０）画素への入射光の照度が所定の閾値を下回らないか否かを判定する判定手順と、
　サンプルホールド回路が前記画素により生成された前記画素信号を保持し、前記照度が前記閾値を下回らない場合には前記保持した画素信号を減衰させて出力するサンプルホールド手順と、
　前記出力された画素信号をデジタル信号に変換するアナログデジタル変換手順と
を具備するイメージセンサの制御方法。
　１００　撮像装置
　１１０　撮像レンズ
　１２０　記憶部
　１３０　撮像制御部
　２００　イメージセンサ
　２１１　垂直駆動部
　２１２　タイミング制御回路
　２１３　ＤＡＣ
　２２０　画素アレイ部
　２３０　画素
　２３１　フォトダイオード
　２３２　転送トランジスタ
　２３３　リセットトランジスタ
　２３４　浮遊拡散層
　２３５　増幅トランジスタ
　２３６　選択トランジスタ
　２５０　負荷ＭＯＳ回路ブロック
　２５１　負荷ＭＯＳ回路
　３００　カラム信号処理回路
　３１０　判定回路
　３１１、３１２、３２５、３２６、３３１、３３２、４１８、４２２　容量素子
　３１３、３１４、４１３、４１４　オートゼロスイッチ
　３１５、４００　コンパレータ
　３１６　ラッチ回路
　３１７　ＡＮＤゲート
　３１８　ＯＲゲート
　３２０　サンプルホールド回路
　３２１、３２２　入力トランジスタ
　３２３、３２４　出力トランジスタ
　３３０　シングルスロープ型ＡＤＣ
　３３３　カウンタ
　３３５　ＳＡＲＡＤＣ
　３４０　デジタル信号処理部
　３５０　アンプ
　４１１、４１２　ｐＭＯＳトランジスタ
　４１５、４１６、４１７、４２１、４３１　ｎＭＯＳトランジスタ
　４２０　ＬＤＯ
　４３２　電流源
　１２０３１　撮像部

Claims (10)

  1. 　画素への入射光の照度が所定の閾値を下回らないか否かを判定する判定回路と、
    　前記画素により生成された画素信号を保持し、前記照度が前記閾値を下回らない場合には前記保持した画素信号を減衰させて出力するサンプルホールド回路と、
    　前記出力された画素信号をデジタル信号に変換するアナログデジタル変換器と
    を具備するイメージセンサ。
  2. 　前記画素信号のレベルは、前記画素が初期化されたときのリセットレベルと前記画素内で信号電荷が転送されたときの信号レベルとを含み、
    　前記サンプルホールド回路は、
    　前記リセットレベルを保持する第１の容量素子と、
    　前記信号レベルを保持する第２の容量素子と、
    　前記画素信号を伝送する垂直信号線と前記第１の容量素子との間の経路を開閉する第１の入力トランジスタと、
    　前記垂直信号線と前記第２の容量素子との間の経路を開閉する第２の入力トランジスタと、
    　前記アナログデジタル変換器と前記第１の容量素子との間の経路を開閉する第１の出力トランジスタと、
    　前記アナログデジタル変換器と前記第２の容量素子との間の経路を開閉する第２の出力トランジスタと
    を備え、
    　前記判定回路は、前記照度が前記閾値より高い場合には前記信号レベルを読み出す読出し期間内に所定の制御信号により前記第１の出力トランジスタを所定のパルス期間に亘ってオン状態に制御する
    請求項１記載のイメージセンサ。
  3. 　前記第１の容量素子の容量値は、前記第２の容量素子の容量値と異なる
    請求項２記載のイメージセンサ。
  4. 　前記判定回路は、
    　前記画素信号のレベルと所定の参照レベルとを比較して比較結果を出力する第１のコンパレータと、
    　前記リセットレベルの読出し期間の終了時に前記第１のコンパレータからの前記比較結果を保持するラッチ回路と、
    　前記ラッチ回路に保持された前記比較結果に基づいて前記制御信号を生成する論理ゲートと
    を備える請求項２記載のイメージセンサ。
  5. 　前記アナログデジタル変換器は、
    　前記サンプルホールド回路により出力された前記画素信号と所定のランプ信号とを比較して比較結果を出力する第２のコンパレータと、
    　前記比較結果が反転するまでの期間に亘って計数値を計数するカウンタと
    を備える請求項２記載のイメージセンサ。
  6. 　前記判定回路は、
    　前記リセットレベルの読出し期間の終了時に前記第２のコンパレータからの前記比較結果を保持するラッチ回路と、
    　前記ラッチ回路に保持された前記比較結果に基づいて前記制御信号を生成する論理ゲートと
    を備える請求項５記載のイメージセンサ。
  7. 　前記画素信号を増幅して前記サンプルホールド回路に出力するアンプをさらに具備する
    請求項１記載のイメージセンサ。
  8. 　前記アナログデジタル変換器は、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）である
    請求項１記載のイメージセンサ。
  9. 　画素への入射光の照度が所定の閾値を下回らないか否かを判定する判定回路と、
    　前記画素により生成された画素信号を保持し、前記照度が前記閾値を下回らない場合には前記保持した画素信号を減衰させて出力するサンプルホールド回路と、
    　前記出力された画素信号をデジタル信号に変換するアナログデジタル変換器と、
    　前記デジタル信号に対して所定の信号処理を行うデジタル信号処理部と
    を具備する撮像装置。
  10. 　画素への入射光の照度が所定の閾値を下回らないか否かを判定する判定手順と、
    　サンプルホールド回路が前記画素により生成された前記画素信号を保持し、前記照度が前記閾値を下回らない場合には前記保持した画素信号を減衰させて出力するサンプルホールド手順と、
    　前記出力された画素信号をデジタル信号に変換するアナログデジタル変換手順と
    を具備するイメージセンサの制御方法。
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