WO2021187333A1 - 撮像装置およびそのゲイン比取得方法 - Google Patents

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WO2021187333A1
WO2021187333A1 PCT/JP2021/009900 JP2021009900W WO2021187333A1 WO 2021187333 A1 WO2021187333 A1 WO 2021187333A1 JP 2021009900 W JP2021009900 W JP 2021009900W WO 2021187333 A1 WO2021187333 A1 WO 2021187333A1
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signal
analog
test
circuit
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秀徳 田畑
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
    • H04N25/673—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction by using reference sources
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/68—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to defects
    • H04N25/69—SSIS comprising testing or correcting structures for circuits other than pixel cells

Definitions

  • This technology relates to an image sensor. More specifically, the present invention relates to a calibration technique between gains in a level adjustment circuit in an image sensor.
  • the adaptive gain control (AGC: Adaptive Gain Control) function that reads at high gain at low illuminance and low gain at high illuminance has been used in the level adjustment circuit.
  • AGC Adaptive Gain Control
  • the high gain data is placed between the high gain and the low gain in the digital circuit after the AD converter (Analog to Digital Converter).
  • AD converter Analog to Digital Converter
  • the actual gain ratio is calculated by calibration and the gain ratio shift. Will need to be corrected.
  • an imaging device that stochastically changes a threshold value has been proposed as a technique for eliminating the inconvenience associated with switching the exposure amount (see, for example, Patent Document 1).
  • This technology was created in view of this situation, and aims to reduce the time required for calibration between gains in the level adjustment circuit.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is that the level adjustment of the analog signal output to the vertical signal line corresponding to each column of the pixel array is different from each other.
  • a level adjustment circuit performed by either the first or second gain, an analog digital converter that converts the level-adjusted analog signal into a digital signal, and a test signal that generates first and second test signals that are different from each other.
  • the first gain of the level adjustment circuit and the first gain of the level adjustment circuit are supplied by supplying the first test signal to one of the generation unit and the vertical signal line and at the same time supplying the second test signal to the other of the vertical signal lines.
  • An image pickup apparatus including a gain ratio acquisition unit for acquiring a gain ratio with a second gain, and a gain ratio acquisition method thereof. This has the effect of simultaneously supplying different test signals to one and the other of the vertical signal lines to obtain a gain ratio.
  • the gain ratio correction value generation unit that generates the gain ratio correction value based on the acquired gain ratio and the gain ratio correction value generated by the gain ratio correction value generation unit.
  • a correction unit that corrects the digital signal may be further provided. This has the effect of correcting the digital signal based on the acquired gain ratio.
  • the test signal generation unit generates a potential of high illuminance data as the first test signal and a potential of low illuminance data as the second test signal. May be good. This has the effect of generating the potentials of the high illuminance data and the low illuminance data as test signals.
  • one of the vertical signal lines may be the vertical signal line of the odd-numbered column, and the other of the vertical signal lines may be the vertical signal line of the even-numbered column. This has the effect of utilizing different test signals between adjacent columns.
  • the gain ratio acquisition unit sets the gain of the level adjustment circuit to 0 dB, the first gain and the second gain, respectively, for each of the gains of the vertical signal line.
  • the second test signal is supplied to one of the vertical signal lines at the same time as the vertical signal.
  • the first test signal may be supplied to the other side of the line to obtain the gain ratio. This has the effect of sequentially switching and supplying the first and second test signals on one and the other of the vertical signal lines to acquire the gain ratio.
  • the analog-digital converter is provided for each of the plurality of vertical signal lines, and the gain ratio acquisition unit supplies one of the vertical signal lines with the first test signal.
  • the second test signal is supplied to the other side of the vertical signal line, and the gain of the level adjustment circuit is set to 0 dB, and the vertical gain is set for each of the first gain and the second gain.
  • the first and second test signals supplied to either one or the other of the signal lines may be sequentially selected to obtain the gain ratio. This has the effect of sequentially switching and supplying the first and second test signals in the path from one and the other of the vertical signal lines to the analog-to-digital converter to acquire the gain ratio.
  • a first sample holding unit that holds an analog signal output to one of the vertical signal lines and a second sample holding unit that holds an analog signal output to the other of the vertical signal lines.
  • the level adjustment circuit further includes a sample hold unit, and the level adjustment circuit sequentially performs the level adjustment for the output of either the first or second sample hold unit, and the analog-digital converter performs a plurality of the level adjustments. AD conversion may be sequentially performed on the output of the circuit. As a result, the analog signals from one and the other of the vertical signal lines are switched and supplied by the first and second sample hold units, and the gain ratio is acquired.
  • each of the first and second sample hold portions may be provided with two sample hold circuits that operate alternately with each other. This brings about the effect of simultaneously operating the sampling operation and the AD conversion operation in the pipeline.
  • the level adjustment circuit is an analog gain circuit that outputs a voltage signal whose level is adjusted by adjusting the level of the analog signal, and the analog digital converter converts the voltage signal into the digital signal. It may be a single slope type analog-digital converter.
  • the level adjusting circuit is a voltage-current converter that outputs a current signal whose level is adjusted by adjusting the level of the analog signal, and the analog-digital converter converts the current signal into the digital signal. It may be a current input type analog-to-digital converter.
  • FIG. 1 is a diagram showing an overall configuration example of an image pickup apparatus according to a first embodiment of the present technology. It is a figure which shows the circuit configuration example for every pixel string of the column signal processing circuit 100 in 1st Embodiment of this technique. It is a figure which shows the circuit structure example for the gain ratio correction in the 1st Embodiment of this technique. It is a figure for demonstrating the acquisition method of the gain ratio correction value at the time of calibration in the 1st Embodiment of this technique. It is a figure which shows the operation timing example of the calibration in 1st Embodiment of this technique. It is a figure which shows the operation timing example of the image pickup apparatus in the 1st Embodiment of this technique.
  • FIG. 1 is a diagram showing an overall configuration example of an image pickup apparatus according to a first embodiment of the present technology.
  • This imaging device includes a pixel array 10 and a peripheral circuit unit.
  • the peripheral circuit unit includes a vertical drive circuit 20, a horizontal drive circuit 30, a column signal processing circuit 100, and an output circuit 60.
  • the pixel array 10 is a pixel array in which a plurality of pixels 11 including a photoelectric conversion unit are arranged in a two-dimensional array.
  • the pixel 11 includes, for example, a photodiode that serves as a photoelectric conversion unit, and a plurality of pixel transistors.
  • the plurality of pixel transistors can be composed of, for example, three transistors, a transfer transistor, a reset transistor, and an amplification transistor.
  • the vertical drive circuit 20 drives the pixels 11 in units of rows.
  • the vertical drive circuit 20 is composed of, for example, a shift register.
  • the vertical drive circuit 20 selects the pixel drive wiring and supplies a pulse for driving the pixel 11 to the selected pixel drive wiring.
  • the vertical drive circuit 20 selectively scans each pixel 11 of the pixel array 10 in a row-by-row manner in the vertical direction, and a pixel signal based on the signal charge generated in the photoelectric conversion unit of each pixel 11 according to the amount of light received. Is supplied to the column signal processing circuit 100 via the vertical signal line (VSL) 19.
  • VSL vertical signal line
  • the horizontal drive circuit 30 drives the column signal processing circuit 100 in column units.
  • the horizontal drive circuit 30 is composed of, for example, a shift register.
  • the horizontal drive circuit 30 sequentially outputs each of the column signal processing circuits 100 by sequentially outputting horizontal scanning pulses, and transmits pixel signals from each of the column signal processing circuits 100 to a horizontal signal via a switch 31. Output to line 59.
  • the peripheral circuit section is provided with a control circuit (not shown).
  • This control circuit controls the entire image pickup apparatus, receives an input clock and data for instructing an operation mode, and outputs data such as internal information of the image pickup apparatus. That is, this control circuit generates a clock signal or a control signal that serves as a reference for the operation of the vertical drive circuit 20, the column signal processing circuit 100, the horizontal drive circuit 30, etc., based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. do. Then, these signals are input to the vertical drive circuit 20, the column signal processing circuit 100, the horizontal drive circuit 30, and the like.
  • the column signal processing circuit 100 performs signal processing such as noise removal for each pixel string (column) with respect to the signal output from the pixel 11 for one row. That is, the column signal processing circuit 100 performs signal processing such as correlated double sampling processing (CDS: Correlated Double Sampling) for removing fixed pattern noise peculiar to the pixel 11, signal amplification, analog-to-digital conversion, and the like.
  • CDS Correlated Double Sampling
  • the column signal processing circuit 100 includes a load MOS 140, an analog gain circuit 160, and an AD converter 190 for each pixel sequence.
  • the load MOS (LM: Load Metal-Oxide-Semiconductor) 140 is a MOS transistor connected to each of the vertical signal lines 19, and functions as a current source 141.
  • the analog gain circuit (AG: Analog Gain) 160 is a circuit that adjusts the level of an analog signal input from the load MOS 140 with a predetermined gain.
  • the AD converter (ADC: Analog to Digital Converter) 190 is a circuit that converts an analog signal, which is a voltage signal from the analog gain circuit 160, into a digital signal.
  • the analog gain circuit 160 is an example of the level adjustment circuit described in the claims.
  • the output circuit 60 performs signal processing on signals sequentially supplied from each of the pixel strings of the column signal processing circuit 100 through the horizontal signal line 59 and outputs the signals. At that time, the output circuit 60 buffers the signal from the column signal processing circuit 100. Further, the output circuit 60 may perform black level adjustment, column variation correction, various digital signal processing, and the like on the signal from the column signal processing circuit 100.
  • this image pickup apparatus is provided with a test voltage generation circuit and outputs a test voltage.
  • Each of the vertical signal lines 19 is provided with a selector 134, and according to the control signal from the input switching control circuit 133, either the pixel signal from the vertical signal line 19 or the test voltage from the test voltage generation circuit is selected. It is configured to supply the load MOS 140.
  • the test voltage generation circuit includes a resistor 111, a current source 112, a selector 113, and a voltage control register 114.
  • a current from the current source 112 flows through the resistor 111 connected in series, and the potential at each end point is input to the input terminal of the selector 113.
  • a voltage control register 114 is connected to the selection signal terminal of the selector 113, and the selector 113 outputs a voltage signal corresponding to the value of the voltage control register 114 from the output terminal to the signal lines 121 and 122. That is, the voltage signals output to the signal lines 121 and 122 can be switched by changing the set value of the voltage control register 114.
  • the resistor 111, the current source 112, and the selector 113 are examples of the test signal generation unit described in the claims. Further, the voltage control register 114, the input switching control circuit 133, and the selector 134 are examples of the gain ratio acquisition unit described in the claims.
  • Output buffers 131 and 132 are connected to the signal lines 121 and 122 on the output side of the selector 113, respectively.
  • the output of one output buffer 131 corresponds to the odd-numbered column vertical signal line 19
  • the output of the other output buffer 132 corresponds to the even-numbered column vertical signal line 19.
  • the output of the output buffer 131 and the output of the output buffer 132 can be short-circuited by the switch 139, and the same voltage signal can be supplied to the odd-numbered column and the even-numbered column.
  • the switch is used. 139 is used open.
  • the potential VH of the high-intensity data is applied to the signal line 121 and the potential VL of the low-intensity data is applied to the signal line 122, the potential VH of the high-intensity data is output to the odd column and the even column.
  • the potential VL of low-light data is output to.
  • the potential VL of the low-illumination data is applied to the signal line 121 and the potential VH of the high-illumination data is applied to the signal line 122, the potential VL of the low-illumination data is output to the odd column and the high-illumination data is output to the even column.
  • the potential VH of is output.
  • FIG. 2 is a diagram showing a circuit configuration example for each pixel string of the column signal processing circuit 100 according to the first embodiment of the present technology.
  • the column signal processing circuit 100 includes a load MOS 140, an analog gain circuit 160, and an AD converter 190 for each pixel sequence.
  • a single slope type analog-to-digital converter is assumed as the AD converter 190.
  • an AGC comparator 170 is provided to perform adaptive gain control (AGC) in the analog gain circuit 160.
  • the AGC comparator 170 includes a comparator 172, a flip-flop 173, and a selector 174.
  • the comparator 172 compares the input voltage value with the AGC threshold value and determines whether the input voltage value has low illuminance or high illuminance.
  • the analog gain circuit 160 that receives this determination result uses a high gain (HG: High Gain) if the illuminance is low, and uses a low gain (LG: Low Gain) if the illuminance is high.
  • the flip-flop 173 is a flip-flop that holds the determination result by the comparator 172. That is, it holds whether the input voltage value is determined to be low illuminance or high illuminance in the immediately preceding determination result.
  • the selector 174 selects either the value held in the flip-flop 173 or the manually set value according to the selection signal (manual setting EN) and supplies it to the analog gain circuit 160.
  • the value held in the flip-flop 173 is supplied to the analog gain circuit 160, but when calibrating between gains, a manually set value is used as described later.
  • the analog gain circuit 160 includes an analog gain amplifier 161.
  • the analog gain amplifier 161 amplifies the analog data signal input from the load MOS 140 according to the gain of the gain signal (high gain or low gain) input from the AGC comparator 170.
  • the AD converter 190 includes a lamp signal generation circuit 191, a comparator 192, and a counter 194.
  • the lamp signal generation circuit 191 generates a lamp signal to be compared with the input signal.
  • a ramp signal is a signal whose signal level monotonically increases or decreases over time.
  • the lamp signal generation circuit 191 is composed of, for example, a digital-to-analog converter (DAC: Digital to Analog Converter).
  • the comparator 192 compares the lamp signal from the lamp signal generation circuit 191 with the input signal and determines the magnitude relationship between them.
  • the counter 194 counts the time until the magnitude relationship is reversed according to the determination result by the comparator 192. Thereby, the input signal which is an analog signal can be converted into a digital signal.
  • FIG. 3 is a diagram showing an example of a circuit configuration for gain ratio correction according to the first embodiment of the present technology.
  • the selector 134 selects either the pixel signal from the pixel 11 or the test voltage from the test voltage generation circuit 110. Although the middle part is omitted in the figure, the gain ratio correction is performed on the output signal output from the output circuit 60 in the signal processing unit in the subsequent stage.
  • This signal processing unit includes a switch 310, a correction value calculation circuit 320, and a correction circuit 330.
  • the correction value calculation circuit 320 calculates and holds the correction value by calibration.
  • the correction value calculation circuit 320 includes a gain ratio correction value calculation circuit 321 and a correction memory 322.
  • the gain ratio correction value calculation circuit 321 calculates a correction value for gain ratio correction by calibration, as will be described later.
  • the correction memory 322 stores the calculation result by the gain ratio correction value calculation circuit 321 as the gain ratio correction value 324.
  • the correction value calculation circuit 320 is an example of the gain ratio correction value generation unit described in the claims.
  • the correction circuit 330 corrects the gain ratio according to the correction value calculated by the correction value calculation circuit 320.
  • the correction circuit 330 includes a line buffer 331 and a multiplier 332.
  • the line buffer 331 is a buffer that holds the output signal output from the output circuit 60 line by line.
  • the multiplier 332 corrects the gain ratio by multiplying the signal held in the line buffer 331 by the gain ratio correction value 324 stored in the correction memory 322.
  • the correction circuit 330 is an example of the correction unit described in the claims.
  • the switch 310 is a switch that distributes the output signal output from the output circuit 60 to the correction value calculation circuit 320 or the correction circuit 330.
  • the switch 310 outputs the test voltage from the test voltage generation circuit 110 to the correction value calculation circuit 320 at the time of calibration, and outputs the pixel signal from the pixel 11 to the correction circuit 330 at the time of reading the pixel data.
  • the gain ratio is corrected at the time of reading the pixel data by the correction value calculated at the time of calibration.
  • FIG. 4 is a diagram for explaining a method of acquiring a gain ratio correction value at the time of calibration in the first embodiment of the present technology.
  • the graph in the figure shows analog values on the horizontal axis and digital codes on the vertical axis.
  • the analog gain circuit 160 switches between high gain and low gain to control the gain by the AGC function.
  • the AGC function of the analog gain circuit 160 is turned off and the analog gain is manually controlled to acquire the digital value after AD conversion when analog low-light data and high-light data are input for each gain. ..
  • the digital values of the low illuminance data and the high illuminance data are acquired for the reference gain of 0 dB. It is assumed that the low gain is, for example, 12 dB, and the high gain is, for example, 24 dB.
  • the line average (average of all columns) of the illuminance difference between the low illuminance data and the high illuminance data is calculated for each gain.
  • the line average UD 0 of the illuminance difference of 0 dB is expressed as the difference between the average UH of the high illuminance data and the average UL of the low illuminance data.
  • UD 0 (UH-UL)
  • the line average UD LG of the low gain illuminance difference is expressed as the difference between the average UH LG of the high illuminance data and the average UL LG of the low illuminance data, which is the measured gain of low gain with respect to the reference gain of 0 dB. It equals multiplied by UD 0 in the ratio G 'LG.
  • the line average UD HG of the high gain illuminance difference is expressed as the difference between the average UH HG of the high illuminance data and the average UL HG of the low illuminance data, which is the actual measurement of the high gain with respect to the reference 0 dB gain. It is equal to the gain ratio G'HG multiplied by UD 0.
  • the low gain correction value C LG and the high gain correction value C HG are calculated.
  • the ideal gain ratio of low gain to the reference 0 dB gain is G LG
  • the ideal gain ratio of high gain to the reference 0 dB gain is G HG .
  • C LG (UD 0 / UD LG ) x
  • G LG (G LG / G'LG )
  • C HG (UD LG / UD HG ) x
  • FIG. 5 is a diagram showing an example of calibration operation timing according to the first embodiment of the present technology.
  • the AGC of the analog gain circuit 160 Prior to reading the data, the AGC of the analog gain circuit 160 is calibrated in one horizontal detection period (1XHS: 1 Horizontal Sync signal period). At the time of this calibration, in addition to the low gain and high gain of the analog gain circuit 160, the potential VH of the high illuminance data and the potential VL of the low illuminance data are set for a total of three gains of the reference 0 dB gain. Used as a test voltage. At that time, according to the above configuration, the test data acquisition time can be shortened by performing the parallel operation by using different voltage signals for the odd-numbered column and the even-numbered column as the test voltage.
  • the test voltage generation circuit 110 and the vertical signal line 19 are used. Switch between connections on a timely basis. That is, after the potential VH of the high-intensity data is output to the odd-numbered columns and the potential VL of the low-intensity data is output to the even-numbered columns, the potential VL of the low-intensity data is output to the odd-numbered columns and the potential of the high-intensity data is output to the even-numbered columns. The operation of outputting VH is repeated. As a result, the information of the high illuminance data and the low illuminance data can be uniformly acquired for each gain.
  • FIG. 6 is a diagram showing an example of operation timing of the image pickup apparatus according to the first embodiment of the present technology.
  • Pixel reset is performed prior to reading the data signal. That is, in the pixel 11, the electric charge is reset, and the time for settling the voltage value of the vertical signal line 19 by this reset is secured. At this time, the AGC comparator 170 also performs the settling time by resetting in the same manner.
  • the AD converter 190 After reset settling, the AD converter 190 performs AD conversion of the reset signal. At that time, the gain adjustment is performed in both the high gain and the low gain in the analog gain circuit 160.
  • the exposed charge is transferred as a data signal, and the time for settling the voltage value of the vertical signal line 19 by the data signal is secured.
  • the comparison device 172 of the AGC comparator 170 compares the input voltage value with the AGC threshold value, and the comparison result is held in the flip-flop 173.
  • the AD conversion at the next timing when reading the pixel data, the value held in the flip-flop 173 is selected in the selector 174, and the gain of the analog gain circuit 160 is set according to the comparison result with the AGC threshold value. That is, the gain is adjusted by the analog gain circuit 160 using the gain of high gain in the case of low illuminance and the gain of low gain in the case of high illuminance, and the AD conversion is performed by the AD converter 190.
  • the comparison result with the AGC threshold value is not used, and the manually set value is selected in the selector 174. That is, a high gain is set for a high gain calibration, and a low gain is set for a low gain calibration.
  • test data is performed by performing parallel operation by using different voltage signals for odd-numbered columns and even-numbered columns as test voltages when calibrating AGC. Acquisition time can be shortened. Further, by switching the voltage signal between the odd-numbered column and the even-numbered column in a time-division manner, deterioration of the correction accuracy can be prevented.
  • Second Embodiment> In the first embodiment described above, deterioration of correction accuracy is prevented by switching the test signal in time division between odd-numbered columns and even-numbered columns.
  • a test signal is provided on the premise that a plurality of sets of an analog gain circuit and a plurality of sample hold circuits sharing the analog gain circuit are provided and pipeline operation is performed in each set. A technique for preventing deterioration of correction accuracy without switching between the two will be described.
  • FIG. 7 is a diagram showing an overall configuration example of the image pickup apparatus according to the second embodiment of the present technology.
  • the overall configuration of the imaging device in this second embodiment is basically the same as that in the first embodiment described above.
  • one AD converter 190 is shared among the four pixel trains, and one analog gain circuit 160 is shared by the two pixel trains. That is, two analog gain circuits 160 are connected to one AD converter 190.
  • a sample hold unit 150 is connected between the load MOS 140 of each pixel row and the analog gain circuit 160.
  • one AD converter 190 is provided with two sets of an analog gain circuit 160 and two sample hold units 150 sharing the analog gain circuit 160. Further, each of the sample hold units 150 further includes two sample hold circuits as shown below. In the second embodiment, a single-slope analog-digital converter is assumed as the AD converter 190, as in the first embodiment described above.
  • FIG. 8 is a diagram showing a configuration example of the column signal processing circuit 100 according to the second embodiment of the present technology.
  • two analog gain circuits 160 are connected to one AD converter 190, and two sample hold units 150 are connected to each of the analog gain circuits 160.
  • four sample hold units 150 connected to one AD converter 190 are distinguished as SH # 0 to # 3.
  • Each of the sample hold units 150 includes two sample hold circuits 151 and 152, a comparator 172, and a flip-flop 173.
  • the sample hold circuits 151 and 152 are hold circuits that operate alternately at opposite timings by switches provided for input and output.
  • the sample hold circuit 151 is referred to as the front side (F: Foreground)
  • the sample hold circuit 152 is referred to as the back side (B: Background).
  • the comparator 172 and the flip-flop 173 are similar to those of the AGC comparator 170 described in the first embodiment described above.
  • the analog gain circuit 160 includes an analog gain amplifier 161 as described in the first embodiment described above.
  • a switch provided on the data signal input side of the analog gain amplifier 161 inputs a data signal from either of the two sample hold units 150.
  • the output of the selector 174 is connected to the gain input side of the analog gain amplifier 161.
  • the selector 174 is similar to that of the AGC comparator 170 described in the first embodiment described above. However, a gain signal from any one of the two sample hold units 150 is input by a switch provided on the input side of the selector 174.
  • the AD converter 190 is the same as the first embodiment described above, and includes a lamp signal generation circuit 191, a comparator 192, and a counter 194, and converts an analog input signal into a digital signal and outputs the signal. ..
  • FIG. 9 is a diagram showing a data flow of the column signal processing circuit 100 according to the second embodiment of the present technology.
  • one sample hold circuit 151 is regarded as the front side and the other sample hold circuit 152 is regarded as the back side, and they operate alternately. That is, behind the AD conversion of the data held in one sample hold circuit, the next data signal is sampled in parallel in the other sample hold circuit. On the contrary, behind the sampling of the data signal in one sample hold circuit, the data held in the other sample hold circuit is AD-converted.
  • the AD conversion is performed by time division sharing the AD converter 190 and the two analog gain circuits 160. That is, one AD converter 190 divides four analog signals from the four sample hold units 150 in one horizontal detection period into four phases # 0 to # 3 and performs AD conversion.
  • FIG. 10 is a diagram showing an example of calibration operation timing according to the second embodiment of the present technology.
  • the four analog signals from the four sample hold units 150 in one horizontal detection period are divided into four phases # 0 to # 3 and AD-converted.
  • the potential VH of the high illuminance data is supplied to the odd column, and the potential VL of the low illuminance data is supplied to the even column.
  • AD conversion of the potential VH of the high illuminance data is performed in the phases # 0 and # 1
  • AD conversion of the potential VL of the low illuminance data is performed in the phases # 2 and # 3.
  • both the potential VH and VL data are obtained for each gain in one AD converter 190.
  • FIG. 11 is a diagram showing an example of operation timing of the imaging device according to the second embodiment of the present technology.
  • Pixel reset is performed prior to reading the data signal. That is, in the pixel 11, the electric charge is reset, and the time for settling the voltage value of the vertical signal line 19 by this reset is secured.
  • the reset signal is held by the four sample hold circuits 151 in the four sample hold units 150.
  • the AGC comparator 170 also performs settling by resetting in the same manner.
  • the reset signals held in the four sample hold circuits 151 are divided into four phases # 0 to # 3, and AD conversion is performed in the AD converter 190. That is, in phase # 0, the signal from SH # 0 is AD-converted, in phase # 1, the signal from SH # 2 is AD-converted, in phase # 2, the signal from SH # 1 is AD-converted, and phase # 3 In, the signal from SH # 3 is AD-converted. This reading order is for avoiding a collision in the analog gain circuit 160.
  • the gain is selected based on the comparison result of the AGC comparator 170 at the time of reading the pixel data, but since the determination is not performed at the time of AD conversion of the reset signal, the analog gain circuit 160 Gain adjustment is performed at both high gain and low gain.
  • the exposed charge is transferred as a data signal in the pixel 11, and the time for settling the voltage value of the vertical signal line 19 by the data signal is secured.
  • the data signal is held by the four sample hold circuits 152 in the four sample hold units 150.
  • the input voltage value and the AGC threshold value are compared in the comparator 172, and the comparison result is held in the flip-flop 173.
  • the data signals held in the four sample hold circuits 152 are divided into four phases # 0 to # 3, and AD conversion is performed in the AD converter 190. That is, in phase # 0, the signal from SH # 0 is AD-converted, in phase # 1, the signal from SH # 2 is AD-converted, in phase # 2, the signal from SH # 1 is AD-converted, and phase # 3 In, the signal from SH # 3 is AD-converted.
  • the gain is selected based on the comparison result of the AGC comparator 170 at the time of reading the pixel data.
  • the comparison result with the AGC threshold value is not used, and the manually set value is selected in the selector 174. That is, a high gain is set for a high gain calibration, and a low gain is set for a low gain calibration.
  • the potential VH of the high illuminance data and the potential VL of the low illuminance data are AD-converted by dividing them into phases, so that the test voltage is not switched at the time of calibration. , The acquisition time of test data can be shortened.
  • FIG. 12 is a diagram showing an overall configuration example of the image pickup apparatus according to the third embodiment of the present technology.
  • the overall configuration of the image pickup apparatus in the third embodiment is basically the same as that in the first embodiment described above. However, since it is premised that a current input type analog-to-digital converter is used as the AD converter 190, a dual sample hold unit 250 and a voltage-current converter (V2I) 260 are provided instead of the analog gain circuit 160.
  • V2I voltage-current converter
  • the dual sample hold unit 250 holds each of the reset signal and the data signal of the vertical signal line 19 as a voltage.
  • the voltage-current converter 260 converts the voltage difference (potential difference) between the reset signal and the data signal held in the dual sample hold unit 250 into a current.
  • analog correlation double sampling processing (analog CDS) is performed by utilizing the potential difference between the reset signal and the data signal held in the dual sample hold unit 250. Thereby, the fixed pattern noise peculiar to the pixel 11 can be removed.
  • the image pickup apparatus when converting a potential difference into a current, the level is adjusted by a predetermined gain. Therefore, similarly to the analog gain circuit 160 in the first and second embodiments described above, it becomes necessary to calibrate the gains in order to correct the gain ratio deviation between the high gain and the low gain. .. Therefore, the image pickup apparatus according to the third embodiment also includes a test voltage generation circuit and outputs a test voltage.
  • the voltage-current converter 260 is an example of the level adjustment circuit described in the claims.
  • the operation timing of the calibration of the imaging device in the third embodiment is the same as that in the first embodiment described above. That is, the potential VH of the high illuminance data and the potential VL of the low illuminance data are used as test voltages for a total of three gains of the reference 0 dB gain in addition to the low gain and high gain of the voltage-current converter 260. NS. At that time, the acquisition time of the test data can be shortened by performing the parallel operation by using different voltage signals for the odd-numbered column and the even-numbered column as the test voltage.
  • FIG. 13 is a diagram showing a configuration example of the column signal processing circuit 100 according to the third embodiment of the present technology.
  • a current input type analog-to-digital converter is assumed as the AD converter 190, and a dual sample hold unit 250 and a voltage-current converter 260 are provided.
  • the dual sample hold unit 250 includes a reset signal sample hold unit 280-1, a data signal sample hold unit 280-2, and an AGC comparator 270.
  • the reset signal sample hold unit 280-1 and the data signal sample hold unit 280-2 both have a switched capacitor configuration, and include a sampling capacitor 281, a differential amplifier 282, and switches 283 to 286, respectively.
  • the reset signal sample hold unit 280-1 holds the reset signal.
  • the switches 283 and 284 are turned on during the reset period (t1).
  • the difference "Vin (t1) -Vref" between the voltage Vin (t1) during the reset period and the reference potential Vref is applied to the sampling capacitor 281 to maintain the voltage.
  • the switches 285 and 286 are turned on, the voltage of the reset signal is supplied to the voltage-current converter 260.
  • the data signal sample hold unit 280-2 holds the data signal.
  • switches 283 and 284 are turned on.
  • the difference "Vin (t2) -Vref" between the voltage Vin (t2) during the reset period and the reference potential Vref is applied to the sampling capacitor 281 to maintain the voltage.
  • the switches 285 and 286 are turned on, the voltage of the data signal is supplied to the voltage-current converter 260.
  • the AGC comparator 270 is a switched capacitor type comparator that performs adaptive gain control (AGC), and includes a sampling capacitor 271, a differential amplifier 272, switches 273 and 274, a flip-flop 275, and a selector 276.
  • AGC adaptive gain control
  • the switches 273 and 274 are turned on to store electric charge in the sampling capacitor 271. Then, during the data sampling period (t2), the switch 273 is turned on and the switch 274 is turned off. As a result, the potential difference (Vin (t1) -Vin (t2)) between the voltage Vin (t1) in the reset period (t1) and the voltage Vin (t2) in the data sampling period (t2) is held in the sampling capacitor 271.
  • the selector 276 selects either the value held in the flip-flop 275 or the manually set value according to the selection signal (manual setting EN) and supplies it to the voltage-current converter 260.
  • the value held in the flip-flop 275 is supplied to the voltage-current converter 260, but when performing calibration between gains, manually set values are used as described later.
  • the voltage-current converter 260 includes a current source 261, transistors 262 and 264, and a variable resistor 263.
  • a current source 261 When the switches 285 and 286 of the reset signal sample hold unit 280-1 are turned on, the voltage of the reset signal is applied between the gate and source of the transistor 262. Further, when the switches 285 and 286 of the data signal sample hold unit 280-2 are turned on, the voltage of the data signal is applied between the gate and the source of the transistor 264.
  • a variable resistor 263 is provided on the path from the current source 261 to the AD converter 190, and the resistance value of the variable resistor 263 supplies the current corresponding to the voltage difference between the reset signal and the data signal to the AD converter 190. Will be done.
  • the control signal of the variable resistor 263 is supplied from the AGC comparator 270. For example, if "1 (high illuminance)", a low gain (LG) control signal is supplied to the variable resistor 263, and if "0 (low illuminance)", a high gain (HG) control signal is supplied to the variable resistor 263.
  • the resistance value according to is selected.
  • FIG. 14 is a diagram showing an example of operation timing of the image pickup apparatus according to the third embodiment of the present technology.
  • Pixel reset is performed prior to reading the data signal. That is, in the pixel 11, the electric charge is reset, and the time for settling the voltage value of the vertical signal line 19 by this reset is secured. At this time, the AGC comparator 270 also performs the settling time by resetting in the same manner.
  • the exposed charge is transferred as a data signal, and the time for settling the voltage value of the vertical signal line 19 by the data signal is secured.
  • the comparison device 272 of the AGC comparator 270 compares the input voltage value with the AGC threshold value, and the comparison result is held in the flip-flop 275.
  • the potential difference between the reset signal and the data signal is converted into a current by the voltage-current converter 260.
  • the gain is adjusted by either high gain or low gain according to the comparison result of the AGC comparator 270. That is, the gain is adjusted by the voltage-current converter 260 using the gain of high gain in the case of low illuminance and the gain of low gain in the case of high illuminance, and the AD conversion is performed by the AD converter 190.
  • the comparison result with the AGC threshold value is not used, and the manually set value is selected in the selector 276. That is, a high gain is set for a high gain calibration, and a low gain is set for a low gain calibration.
  • the same technique as that of the first embodiment assuming the single slope type analog-to-digital converter is used as the AD converter 190 for the current input type analog-to-digital conversion. It can also be used when a vessel is used.
  • FIG. 15 is a diagram showing an overall configuration example of the image pickup apparatus according to the fourth embodiment of the present technology.
  • the overall configuration of the image pickup apparatus in the fourth embodiment is basically the same as that in the second embodiment described above. However, since it is premised that a current input type analog-to-digital converter is used as the AD converter 190, the dual sample hold unit 250 and the voltage / current are replaced with the analog gain circuit 160 as in the case of the third embodiment. It is equipped with a converter (V2I) 260.
  • V2I converter
  • one AD converter 190 is shared among the four pixel trains, and one voltage / current converter 260 is shared among the two pixel trains. That is, two voltage-current converters 260 are connected to one AD converter 190. Further, two dual sample hold units 250 are connected to one load MOS 140 between the load MOS 140 of each pixel row and the voltage / current converter 260.
  • one AD converter 190 is provided with two sets of a voltage-current converter 260 and four dual sample hold units 250 sharing the same.
  • the operation timing of the calibration of the imaging device in the fourth embodiment is the same as that in the second embodiment described above. That is, the four analog signals from the four dual sample hold units 250 in one horizontal detection period are divided into four phases # 0 to # 3 for AD conversion.
  • the potential VH of the high illuminance data is supplied to the odd column, and the potential VL of the low illuminance data is supplied to the even column.
  • AD conversion of the potential VH of the high illuminance data is performed in the phases # 0 and # 1
  • AD conversion of the potential VL of the low illuminance data is performed in the phases # 2 and # 3.
  • the potentials VH and VL are sequentially supplied to the AD converter 190 for each phase, so that the test voltage is switched in each of the odd-numbered column and the even-numbered column as in the first and third embodiments described above. It is possible to shorten the acquisition time of test data.
  • FIG. 16 is a diagram showing a configuration example of the column signal processing circuit 100 according to the fourth embodiment of the present technology.
  • two voltage-current converters 260 are connected to one AD converter 190, and four dual sample hold units 250 are connected to each of the voltage-current converters 260. ..
  • eight dual sample hold units 250 connected to one AD converter 190 are divided into front (F) and back (B) as in the second embodiment, and dual S / H # 0. Distinguish as -F, # 0-B, # 1-F, # 1-B, # 2-F, # 2-B, # 3-F, # 3-B.
  • Each configuration of the dual sample hold unit 250 is the same as that of the third embodiment described above.
  • FIG. 17 is a diagram showing a data flow of the column signal processing circuit 100 according to the fourth embodiment of the present technology.
  • the dual sample hold unit 250 is divided into a front side (F) and a back side (B) and operates alternately. That is, the data held in one dual sample hold unit 250 is AD-converted, and the next data is sampled simultaneously and in parallel by the other dual sample hold unit 250. On the contrary, the data held in the other dual sample hold unit 250 is AD-converted behind the data being sampled by one dual sample hold unit 250.
  • the AD conversion is performed by time division sharing the AD converter 190 and the two voltage / current converters 260. That is, one AD converter 190 divides four analog signals from the four dual sample hold units 250 in one horizontal detection period into four phases # 0 to # 3 and performs AD conversion.
  • FIG. 18 is a diagram showing an example of operation timing of the image pickup apparatus according to the fourth embodiment of the present technology.
  • Pixel reset is performed prior to reading the data signal. That is, in the pixel 11, the electric charge is reset, and the time for settling the voltage value of the vertical signal line 19 by this reset is secured. Here, it is assumed that the reset signal is held by the four dual sample hold units 250. At this time, the AGC comparator 270 also performs settling by resetting in the same manner.
  • the AGC comparator 270 also setstles the data signal in the same manner and compares it with the threshold value.
  • the reset signal and data signal held in each of the four dual sample hold units 250 and the comparison result in the AGC comparator 270 are used in the voltage-current converter 260 for analog with either low gain or high gain. Gain adjustment is performed.
  • AD conversion is performed in the AD converter 190 in four phases # 0 to # 3. That is, the signal from the dual S / H # 0-F is AD-converted in the phase # 0, the signal from the dual S / H # 2-F is AD-converted in the phase # 1, and the dual S / H is converted in the phase # 2.
  • the signal from # 1-F is AD-converted, and the signal from dual S / H # 3-F is AD-converted in phase # 3. This reading order is for avoiding a collision in the voltage-current converter 260.
  • the other four dual sample hold units 250 newly perform pixel reset and its settling and data.
  • the signal is settled.
  • the AGC comparator 270 also setstles the data signal in the same manner and compares it with the threshold value.
  • the voltage-current converter 260 uses the reset and data signals held in the four dual sample hold units 250 in the previous cycle and the comparison results in the AGC comparator 270 to achieve low or high gain.
  • the analog gain is adjusted by either of the above.
  • AD conversion is performed in the AD converter 190 in four phases # 0 to # 3. That is, the signal from the dual S / H # 0-B is AD-converted in the phase # 0, the signal from the dual S / H # 2-B is AD-converted in the phase # 1, and the dual S / H is converted in the phase # 2.
  • the signal from # 1-B is AD-converted, and the signal from dual S / H # 3-B is AD-converted in phase # 3.
  • the same process is repeated while alternately reversing the roles of the front and back.
  • the same technique as that of the second embodiment assuming the single slope type analog-to-digital converter is used as the AD converter 190 for the current input type analog-to-digital conversion. It can also be used when a vessel is used.
  • the present technology can have the following configurations.
  • a level adjustment circuit that adjusts the level of the analog signal output to the vertical signal line corresponding to each column of the pixel array by either the first and second gains that are different from each other.
  • An analog-to-digital converter that converts the level-adjusted analog signal into a digital signal
  • a test signal generator that generates first and second test signals that are different from each other, At the same time that the first test signal is supplied to one of the vertical signal lines, the second test signal is supplied to the other of the vertical signal lines to supply the first gain and the second gain of the level adjustment circuit.
  • An imaging device including a gain ratio acquisition unit that acquires a gain ratio between.
  • a gain ratio correction value generator that generates a gain ratio correction value based on the acquired gain ratio, and a gain ratio correction value generation unit.
  • the imaging device according to (1) further comprising a correction unit that corrects the digital signal according to the gain ratio correction value generated by the gain ratio correction value generation unit.
  • the test signal generation unit generates a potential of high illuminance data as the first test signal and generates a potential of low illuminance data as the second test signal.
  • One of the vertical signal lines is the vertical signal line of the odd-numbered column.
  • the imaging device according to any one of (1) to (3) above, wherein the other of the vertical signal lines is a vertical signal line of an even-numbered column.
  • the gain ratio acquisition unit sets the gain of the level adjustment circuit to 0 dB, the first gain, and the second gain, respectively, on one of the vertical signal lines. After supplying the second test signal to the other of the vertical signal lines at the same time as supplying the test signal, the second test signal is supplied to one of the vertical signal lines and at the same time, the second test signal is supplied to the other of the vertical signal lines.
  • the imaging apparatus according to any one of (1) to (3) above, wherein the test signal of 1 is supplied and the gain ratio is acquired.
  • the analog-to-digital converter is provided for each of the plurality of vertical signal lines.
  • the gain ratio acquisition unit supplies the first test signal to one of the vertical signal lines and at the same time supplies the second test signal to the other of the vertical signal lines to reduce the gain of the level adjustment circuit to 0 dB.
  • the first and second test signals supplied to either one or the other of the vertical signal lines are sequentially selected for each gain set for each of the first gain and the second gain.
  • the imaging device according to any one of (1) to (5) above, which acquires the gain ratio.
  • a first sample hold unit that holds an analog signal output to one of the vertical signal lines, and a first sample hold unit.
  • a second sample hold unit for holding the analog signal output to the other side of the vertical signal line is further provided.
  • the level adjustment circuit sequentially performs the level adjustment for the output of either the first or second sample hold unit, and then sequentially performs the level adjustment.
  • each of the first and second sample hold portions includes two sample hold circuits that operate alternately with each other.
  • the level adjustment circuit is an analog gain circuit that outputs a voltage signal whose level is adjusted by adjusting the analog signal.
  • the imaging device according to any one of (1) to (5) above, wherein the analog-to-digital converter is a single-slope analog-digital converter.
  • the level adjustment circuit is a voltage-current converter that outputs a current signal whose level is adjusted by adjusting the analog signal.
  • the analog-to-digital converter is an image pickup device according to any one of (1) to (4) or (6) to (8), which is a current input type analog-to-digital converter that converts the current signal into the digital signal.
  • (11) A level adjustment circuit that adjusts the level of the analog signal output to the vertical signal line corresponding to each column of the pixel array by either the first and second gains different from each other, and the level-adjusted analog signal.
  • an imaging device including an analog digital converter that converts A procedure for supplying the first test signal to one of the vertical signal lines to obtain a gain ratio between the first gain and the second gain of the level adjustment circuit
  • an image pickup apparatus in which the procedure of supplying the second test signal to the other side of the vertical signal line and acquiring the gain ratio between the first gain and the second gain of the level adjustment circuit is simultaneously performed.
  • Gain ratio acquisition method In an imaging device including an analog digital converter that converts A procedure for supplying the first test signal to one of the vertical signal lines to obtain a gain ratio between the first gain and the second gain of the level adjustment circuit, and In an image pickup apparatus in which the procedure of supplying the second test signal to the other side of the vertical signal line and acquiring the gain ratio between the first gain and the second gain of the level adjustment circuit is simultaneously performed.

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Abstract

レベル調整回路におけるゲイン間のキャリブレーションに要する時間を短縮化する。　レベル調整回路は、画素アレイの各カラムに対応する垂直信号線に出力されたアナログ信号のレベル調整を、互いに異なる第１および第２のゲインの何れかにより行う。アナログデジタル変換器は、レベル調整されたアナログ信号をデジタル信号に変換する。テスト信号生成部は、互いに異なる第１および第２のテスト信号を生成する。ゲイン比取得部は、垂直信号線の一方に第１のテスト信号を供給すると同時に、垂直信号線の他方に第２のテスト信号を供給してレベル調整回路の第１のゲインと第２のゲインとの間のゲイン比を取得する。

Description

撮像装置およびそのゲイン比取得方法
　本技術は、撮像素子に関する。詳しくは、撮像素子におけるレベル調整回路におけるゲイン間のキャリブレーション技術に関する。
　近年、イメージにおけるカラム読出し回路のノイズ改善を目的として、レベル調整回路において、低照度時には高ゲインで、高照度時には低ゲインで読出しを行う適応ゲイン制御（ＡＧＣ：Adaptive Gain Control）機能が利用されている。ＡＧＣ機能を利用する場合、高ゲインデータと低ゲインデータとの信号リニアリティを保つために、ＡＤ変換器（Analog to Digital Converter）の後段のデジタル回路において高ゲインデータを高ゲインと低ゲインとの間のゲイン比で割り戻す処理を行う。割戻しを行う際、製造バラつきにより高ゲインと低ゲインとの間のゲイン比ズレが発生し、繋ぎ目段差やゲインリニアリティ誤差になるため、実際のゲイン比をキャリブレーションにより算出してゲイン比のズレを補正する必要が生じる。関連技術として、例えば、露出量の切換えに伴う不都合を解消するための技術として閾値を確率的に変化させる撮像装置が提案されている（例えば、特許文献１参照。）。
特開平４－１７２０８６号公報
　上述の従来技術では、レベル調整回路におけるゲイン間のキャリブレーションを行う際に、各ゲインの低照度データおよび高照度データを順次取得して、実際のゲイン比を取得することが想定されていた。そのため、キャリブレーションに要する時間が長くなり、撮像データの読出し開始までの待ち時間を要するという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、レベル調整回路におけるゲイン間のキャリブレーションに要する時間を短縮化することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、画素アレイの各カラムに対応する垂直信号線に出力されたアナログ信号のレベル調整を互いに異なる第１および第２のゲインの何れかにより行うレベル調整回路と、上記レベル調整されたアナログ信号をデジタル信号に変換するアナログデジタル変換器と、互いに異なる第１および第２のテスト信号を生成するテスト信号生成部と、上記垂直信号線の一方に上記第１のテスト信号を供給すると同時に上記垂直信号線の他方に上記第２のテスト信号を供給して上記レベル調整回路の上記第１のゲインと上記第２のゲインとの間のゲイン比を取得するゲイン比取得部とを具備する撮像装置およびそのゲイン比取得方法である。これにより、垂直信号線の一方と他方に同時に異なるテスト信号を供給してゲイン比を取得するという作用をもたらす。
　また、この第１の側面において、上記取得されたゲイン比に基づいてゲイン比補正値を生成するゲイン比補正値生成部と、上記ゲイン比補正値生成部によって生成された上記ゲイン比補正値に従って上記デジタル信号を補正する補正部とをさらに具備してもよい。これにより、取得されたゲイン比に基づいてデジタル信号を補正するという作用をもたらす。
　また、この第１の側面において、上記テスト信号生成部は、上記第１のテスト信号として高照度データの電位を生成し、上記第２のテスト信号として低照度データの電位を生成するようにしてもよい。これにより、高照度データおよび低照度データの電位をテスト信号として生成するという作用をもたらす。
　また、この第１の側面において、上記垂直信号線の一方は、奇数番目のカラムの垂直信号線であり、上記垂直信号線の他方は、偶数番目のカラムの垂直信号線であってもよい。これにより、隣接するカラム間で異なるテスト信号を利用するという作用をもたらす。
　また、この第１の側面において、上記ゲイン比取得部は、上記レベル調整回路のゲインを０ｄＢ、上記第１のゲインおよび上記第２のゲインのそれぞれに設定したゲイン毎に、上記垂直信号線の一方に上記第１のテスト信号を供給すると同時に上記垂直信号線の他方に上記第２のテスト信号を供給した後に、上記垂直信号線の一方に上記第２のテスト信号を供給すると同時に上記垂直信号線の他方に上記第１のテスト信号を供給して上記ゲイン比を取得するようにしてもよい。これにより、垂直信号線の一方および他方において、第１および第２のテスト信号を順次切り換えて供給し、ゲイン比を取得するという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、複数の上記垂直信号線ごとに設けられ、上記ゲイン比取得部は、上記垂直信号線の一方に上記第１のテスト信号を供給すると同時に上記垂直信号線の他方に上記第２のテスト信号を供給して、上記レベル調整回路のゲインを０ｄＢ、上記第１のゲインおよび上記第２のゲインのそれぞれに設定したゲイン毎に、上記垂直信号線の一方および他方の何れかに供給された上記第１および第２のテスト信号を順次選択して上記ゲイン比を取得するようにしてもよい。これにより、垂直信号線の一方および他方からアナログデジタル変換器への経路において、第１および第２のテスト信号を順次切り換えて供給し、ゲイン比を取得するという作用をもたらす。
　また、この第１の側面において、上記垂直信号線の一方に出力されたアナログ信号を保持する第１のサンプルホールド部と、上記垂直信号線の他方に出力されたアナログ信号を保持する第２のサンプルホールド部とをさらに具備し、上記レベル調整回路は、上記第１および第２のサンプルホールド部の何れかの出力について上記レベル調整を順次行い、上記アナログデジタル変換器は、複数の上記レベル調整回路の出力についてＡＤ変換を順次行うようにしてもよい。これにより、垂直信号線の一方および他方からのアナログ信号を第１および第２のサンプルホールド部により切り換えて供給し、ゲイン比を取得するという作用をもたらす。
　また、この第１の側面において、上記第１および第２のサンプルホールド部の各々は、互いに交互に動作する２つのサンプルホールド回路を備えてもよい。これにより、サンプリング動作とＡＤ変換動作とを同時にパイプライン動作させるという作用をもたらす。
　また、この第１の側面において、上記レベル調整回路は、上記アナログ信号をレベル調整した電圧信号を出力するアナログゲイン回路であり、上記アナログデジタル変換器は、上記電圧信号を上記デジタル信号に変換するシングルスロープ型アナログデジタル変換器であってもよい。
　また、この第１の側面において、上記レベル調整回路は、上記アナログ信号をレベル調整した電流信号を出力する電圧電流変換器であり、上記アナログデジタル変換器は、上記電流信号を上記デジタル信号に変換する電流入力型アナログデジタル変換器であってもよい。
図１は、本技術の第１の実施の形態における撮像装置の全体構成例を示す図である。 本技術の第１の実施の形態におけるカラム信号処理回路１００の画素列毎の回路構成例を示す図である。 本技術の第１の実施の形態におけるゲイン比補正のための回路構成例を示す図である。 本技術の第１の実施の形態におけるキャリブレーション時のゲイン比補正値の取得方法を説明するための図である。 本技術の第１の実施の形態におけるキャリブレーションの動作タイミング例を示す図である。 本技術の第１の実施の形態における撮像装置の動作タイミング例を示す図である。 本技術の第２の実施の形態における撮像装置の全体構成例を示す図である。 本技術の第２の実施の形態におけるカラム信号処理回路１００の構成例を示す図である。 本技術の第２の実施の形態におけるカラム信号処理回路１００のデータの流れを示す図である。 本技術の第２の実施の形態におけるキャリブレーションの動作タイミング例を示す図である。 本技術の第２の実施の形態における撮像装置の動作タイミング例を示す図である。 本技術の第３の実施の形態における撮像装置の全体構成例を示す図である。 本技術の第３の実施の形態におけるカラム信号処理回路１００の構成例を示す図である。 本技術の第３の実施の形態における撮像装置の動作タイミング例を示す図である。 本技術の第４の実施の形態における撮像装置の全体構成例を示す図である。 本技術の第４の実施の形態におけるカラム信号処理回路１００の構成例を示す図である。 本技術の第４の実施の形態におけるカラム信号処理回路１００のデータの流れを示す図である。 本技術の第４の実施の形態における撮像装置の動作タイミング例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（テスト電圧発生回路でテスト電圧を時分割に変更する例）
　２．第２の実施の形態（ＡＤ変換器への経路上でテスト電圧を切り替える例）
　３．第３の実施の形態（第１の実施の形態において電流入力型ＡＤ変換器を想定した例）
　４．第４の実施の形態（第２の実施の形態において電流入力型ＡＤ変換器を想定した例）
　＜１．第１の実施の形態＞
　［撮像装置］
　図１は、本技術の第１の実施の形態における撮像装置の全体構成例を示す図である。
　この撮像装置は、画素アレイ１０および周辺回路部からなる。周辺回路部は、垂直駆動回路２０と、水平駆動回路３０と、カラム信号処理回路１００と、出力回路６０とを備える。
　画素アレイ１０は、光電変換部を含む複数の画素１１を、２次元アレイ状に配列した画素アレイである。この画素１１は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタを含む。ここで、複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタおよび増幅トランジスタの３つのトランジスタにより構成することができる。
　垂直駆動回路２０は、行単位で画素１１を駆動するものである。この垂直駆動回路２０は、例えばシフトレジスタによって構成される。この垂直駆動回路２０は、画素駆動配線を選択して、その選択された画素駆動配線に画素１１を駆動するためのパルスを供給する。これにより、垂直駆動回路２０は、画素アレイ１０の各画素１１を行単位で順次垂直方向に選択走査し、各画素１１の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線（ＶＳＬ：Vertical Signal Line）１９を介してカラム信号処理回路１００に供給する。
　水平駆動回路３０は、列単位にカラム信号処理回路１００を駆動するものである。この水平駆動回路３０は、例えばシフトレジスタによって構成される。この水平駆動回路３０は、水平走査パルスを順次出力することによって、カラム信号処理回路１００の各々を順番に選択し、カラム信号処理回路１００の各々からの画素信号を、スイッチ３１を介して水平信号線５９に出力させる。
　また、周辺回路部は、図示しない制御回路を備える。この制御回路は、撮像装置の全体を制御するものであり、入力クロックと、動作モードなどを指令するデータとを受け取り、撮像装置の内部情報などのデータを出力する。すなわち、この制御回路は、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路２０、カラム信号処理回路１００および水平駆動回路３０などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路２０、カラム信号処理回路１００および水平駆動回路３０等に入力する。
　カラム信号処理回路１００は、１行分の画素１１から出力される信号に対し、画素列（カラム）毎にノイズ除去などの信号処理を行うものである。すなわち、このカラム信号処理回路１００は、画素１１固有の固定パターンノイズを除去するための相関２重サンプリング処理（ＣＤＳ：Correlated Double Sampling）や、信号増幅、アナログデジタル変換等の信号処理を行う。
　カラム信号処理回路１００は、画素列毎に、負荷ＭＯＳ１４０と、アナログゲイン回路１６０と、ＡＤ変換器１９０とを備える。負荷ＭＯＳ（ＬＭ：Load Metal-Oxide-Semiconductor）１４０は、垂直信号線１９の各々に接続されるＭＯＳトランジスタであり、電流源１４１として機能する。アナログゲイン回路（ＡＧ：Analog Gain）１６０は、負荷ＭＯＳ１４０から入力されたアナログ信号を所定のゲイン（利得）によりレベル調整を行う回路である。ＡＤ変換器（ＡＤＣ：Analog to Digital Converter）１９０は、アナログゲイン回路１６０からの電圧信号であるアナログ信号をデジタル信号に変換する回路である。なお、アナログゲイン回路１６０は、特許請求の範囲に記載のレベル調整回路の一例である。
　出力回路６０は、カラム信号処理回路１００の画素列の各々から水平信号線５９を通して順次に供給される信号に対し、信号処理を行って出力するものである。その際、この出力回路６０は、カラム信号処理回路１００からの信号をバッファリングする。また、この出力回路６０は、カラム信号処理回路１００からの信号に対して、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行うようにしてもよい。
　アナログゲイン回路１６０において、高ゲインと低ゲインとの間のゲイン比ズレを補正するために、ゲイン間のキャリブレーションを行う必要がある。そのため、この撮像装置はテスト電圧発生回路を備えて、テスト電圧を出力する。垂直信号線１９の各々にはセレクタ１３４が設けられ、入力切替制御回路１３３からの制御信号に従って、垂直信号線１９からの画素信号またはテスト電圧発生回路からのテスト電圧の何れかを選択して、負荷ＭＯＳ１４０に供給するように構成される。
　テスト電圧発生回路は、抵抗１１１と、電流源１１２と、セレクタ１１３と、電圧制御レジスタ１１４とを備える。直列接続された抵抗１１１には、電流源１１２からの電流が流れ、それぞれの端点における電位がセレクタ１１３の入力端子に入力される。セレクタ１１３の選択信号端子には電圧制御レジスタ１１４が接続されており、セレクタ１１３は電圧制御レジスタ１１４の値に応じた電圧信号を出力端子から信号線１２１および１２２に出力する。すなわち、電圧制御レジスタ１１４の設定値を変更することにより、信号線１２１および１２２に出力される電圧信号を切り替えることができる。なお、抵抗１１１、電流源１１２およびセレクタ１１３は、特許請求の範囲に記載のテスト信号生成部の一例である。また、電圧制御レジスタ１１４、入力切替制御回路１３３およびセレクタ１３４は、特許請求の範囲に記載のゲイン比取得部の一例である。
　セレクタ１１３の出力側の信号線１２１および１２２には、それぞれ出力バッファ１３１および１３２が接続される。一方の出力バッファ１３１の出力は奇数カラムの垂直信号線１９に対応し、他方の出力バッファ１３２の出力は偶数カラムの垂直信号線１９に対応する。これにより、奇数カラムと偶数カラムに、互いに異なる電圧信号を供給可能な構成になっている。なお、出力バッファ１３１の出力と出力バッファ１３２の出力は、スイッチ１３９により短絡可能になっており、奇数カラムと偶数カラムに同じ電圧信号を供給することも可能であるが、この実施の形態においてスイッチ１３９は開放して用いられる。
　このような構成により、信号線１２１に高照度データの電位ＶＨを、信号線１２２に低照度データの電位ＶＬをそれぞれ印加すれば、奇数カラムに高照度データの電位ＶＨが出力されるとともに偶数カラムに低照度データの電位ＶＬが出力される。そして、信号線１２１に低照度データの電位ＶＬを、信号線１２２に高照度データの電位ＶＨをそれぞれ印加すれば、奇数カラムに低照度データの電位ＶＬが出力されるとともに偶数カラムに高照度データの電位ＶＨが出力される。
　［カラム信号処理回路］
　図２は、本技術の第１の実施の形態におけるカラム信号処理回路１００の画素列毎の回路構成例を示す図である。
　上述のように、カラム信号処理回路１００は画素列毎に、負荷ＭＯＳ１４０と、アナログゲイン回路１６０と、ＡＤ変換器１９０とを備える。この第１の実施の形態では、ＡＤ変換器１９０として、シングルスロープ型アナログデジタル変換器を想定する。
　また、アナログゲイン回路１６０において適応ゲイン制御（ＡＧＣ）を行うために、ＡＧＣコンパレータ１７０を備える。ＡＧＣコンパレータ１７０は、比較器１７２と、フリップフロップ１７３と、セレクタ１７４とを備える。
　比較器１７２は、入力電圧値とＡＧＣ閾値とを比較して、入力電圧値が低照度であるか、または、高照度であるかを判定するものである。この判定結果を受けたアナログゲイン回路１６０は、低照度であれば高ゲイン（ＨＧ：High Gain）を利用し、高照度であれば低ゲイン（ＬＧ：Low Gain）を利用する。
　フリップフロップ１７３は、比較器１７２による判定結果を保持するフリップフロップである。すなわち、直前の判定結果において入力電圧値が低照度および高照度の何れに判定されたかを保持する。
　セレクタ１７４は、フリップフロップ１７３に保持された値、または、マニュアル設定値の何れか一方を選択信号（マニュアル設定ＥＮ）に従って選択して、アナログゲイン回路１６０に供給するものである。通常のデータ信号についてはフリップフロップ１７３に保持された値がアナログゲイン回路１６０に供給されるが、ゲイン間のキャリブレーションを行う際には後述するようにマニュアル設定値を利用する。
　アナログゲイン回路１６０は、アナログゲインアンプ１６１を備える。このアナログゲインアンプ１６１は、負荷ＭＯＳ１４０から入力されたアナログのデータ信号について、ＡＧＣコンパレータ１７０から入力されたゲイン信号（高ゲインまたは低ゲイン）の利得に従って増幅を行う。
　ＡＤ変換器１９０は、ランプ信号生成回路１９１と、比較器１９２と、カウンタ１９４とを備える。
　ランプ信号生成回路１９１は、入力信号との比較対象となるランプ信号を生成するものである。ランプ信号は、時間の経過に応じて信号レベルが単調増加または単調減少する信号である。このランプ信号生成回路１９１は、例えば、デジタルアナログ変換器（ＤＡＣ：Digital to Analog Converter）により構成される。
　比較器１９２は、ランプ信号生成回路１９１からのランプ信号と入力信号とを比較して、その大小関係を判定するものである。カウンタ１９４は、比較器１９２による判定結果に応じて、その大小関係が反転するまでの時間を計数するものである。これにより、アナログ信号である入力信号をデジタル信号に変換することができる。
　［ゲイン比補正］
　図３は、本技術の第１の実施の形態におけるゲイン比補正のための回路構成例を示す図である。
　上述のように、セレクタ１３４は、画素１１からの画素信号またはテスト電圧発生回路１１０からのテスト電圧の何れかを選択する。そして、同図では途中を略しているが、出力回路６０から出力された出力信号について、後段の信号処理部においてゲイン比補正が行われる。この信号処理部は、スイッチ３１０と、補正値算出回路３２０と、補正回路３３０とを備える。
　補正値算出回路３２０は、キャリブレーションにより補正値を算出して、保持するものである。この補正値算出回路３２０は、ゲイン比補正値算出回路３２１と、補正メモリ３２２とを備える。ゲイン比補正値算出回路３２１は、後述するように、キャリブレーションによって、ゲイン比補正のための補正値を算出するものである。補正メモリ３２２は、ゲイン比補正値算出回路３２１による算出結果をゲイン比補正値３２４として記憶するものである。なお、補正値算出回路３２０は、特許請求の範囲に記載のゲイン比補正値生成部の一例である。
　補正回路３３０は、補正値算出回路３２０により算出された補正値によってゲイン比を補正するものである。この補正回路３３０は、ラインバッファ３３１と、乗算器３３２とを備える。ラインバッファ３３１は、出力回路６０から出力された出力信号を行（ライン）毎に保持するバッファである。乗算器３３２は、ラインバッファ３３１に保持された信号に対して、補正メモリ３２２に記憶されるゲイン比補正値３２４を乗算することによりゲイン比を補正するものである。なお、補正回路３３０は、特許請求の範囲に記載の補正部の一例である。
　スイッチ３１０は、出力回路６０から出力された出力信号を、補正値算出回路３２０または補正回路３３０に振り分けるスイッチである。このスイッチ３１０は、キャリブレーション時にはテスト電圧発生回路１１０からのテスト電圧を補正値算出回路３２０に出力し、画素データ読出し時には画素１１からの画素信号を補正回路３３０に出力する。これにより、キャリブレーション時に算出された補正値によって、画素データ読出し時にゲイン比補正が行われる。
　［キャリブレーション］
　図４は、本技術の第１の実施の形態におけるキャリブレーション時のゲイン比補正値の取得方法を説明するための図である。
　同図のグラフは、横軸にアナログ値を、縦軸にデジタルコードをそれぞれ示したものである。上述のように、アナログゲイン回路１６０では、高ゲインと低ゲインに切り替えてＡＧＣ機能によるゲイン制御を行う。キャリブレーション時には、アナログゲイン回路１６０のＡＧＣ機能をオフにしてアナログゲインをマニュアル制御して、各ゲインについてアナログの低照度データおよび高照度データを入力した際の、ＡＤ変換後のデジタル値を取得する。その際、基準となる０ｄＢのゲインについても同様に、低照度データおよび高照度データのデジタル値を取得する。なお、低ゲインとしては例えば１２ｄＢ、高ゲインとしては例えば２４ｄＢのゲインを想定する。
　そして、各ゲインについて低照度データおよび高照度データの照度差のライン平均（全カラムの平均）を算出する。０ｄＢの照度差のライン平均ＵＤ０は、高照度データの平均ＵＨと低照度データの平均ＵＬとの差として表される。
　　ＵＤ０＝（ＵＨ－ＵＬ）
　また、低ゲインの照度差のライン平均ＵＤLGは、高照度データの平均ＵＨLGと低照度データの平均ＵＬLGとの差として表され、これは基準となる０ｄＢのゲインに対する低ゲインの実測ゲイン比Ｇ'LGにＵＤ０を掛けたものに等しい。
　　ＵＤLG＝ＵＨLG－ＵＬLG＝Ｇ'LG×（ＵＨ－ＵＬ）
　同様に、高ゲインの照度差のライン平均ＵＤHGは、高照度データの平均ＵＨHGと低照度データの平均ＵＬHGとの差として表され、これは基準となる０ｄＢのゲインに対する高ゲインの実測ゲイン比Ｇ'HGにＵＤ０を掛けたものに等しい。
　　ＵＤHG＝ＵＨHG－ＵＬHG＝Ｇ'HG×（ＵＨ－ＵＬ）
　このようにして得られた照度差ライン平均の比から、低ゲインの補正値ＣLGおよび高ゲインの補正値ＣHGが算出される。ただし、基準となる０ｄＢのゲインに対する低ゲインの理想ゲイン比をＧLG、基準となる０ｄＢのゲインに対する高ゲインの理想ゲイン比をＧHGとする。
　　ＣLG＝（ＵＤ０／ＵＤLG）×ＧLG＝（ＧLG／Ｇ'LG）
　　ＣHG＝（ＵＤLG／ＵＤHG）×ＣLG
　　　　＝（Ｇ'LG／Ｇ'HG）×（ＧLG／Ｇ'LG）＝（ＧLG／Ｇ'HG）
　これら低ゲインの補正値ＣLGおよび高ゲインの補正値ＣHGを実測データに掛けることにより、低ゲインと高ゲインのゲイン比ズレを補正することができる。また、これにより、高ゲインのデータを低ゲインのデータに合わせて割り戻すことも同時に行っていることになる。
　［動作］
　図５は、本技術の第１の実施の形態におけるキャリブレーションの動作タイミング例を示す図である。
　データ読出しに先立って、１つの水平検波期間（１ＸＨＳ：1 Horizontal Sync signal period）において、アナログゲイン回路１６０のＡＧＣのキャリブレーションが行われる。このキャリブレーションの際には、アナログゲイン回路１６０の低ゲインおよび高ゲインに加えて、基準となる０ｄＢのゲインの、合計３つのゲインについて、高照度データの電位ＶＨおよび低照度データの電位ＶＬがテスト電圧として使用される。その際、上述の構成により、奇数カラムと偶数カラムで互いに異なる電圧信号をテスト電圧として使用して並列動作を行うことにより、テストデータの取得時間を短縮することができる。
　また、照度データの電位とＡＤ変換器１９０との関係が固定されてしまうと、回路の製造ばらつきに起因して補正精度が劣化するおそれがあるため、テスト電圧発生回路１１０と垂直信号線１９との間の接続を時分割で切り替える。すなわち、奇数カラムに高照度データの電位ＶＨを出力するとともに偶数カラムに低照度データの電位ＶＬを出力した後に、奇数カラムに低照度データの電位ＶＬを出力するとともに偶数カラムに高照度データの電位ＶＨを出力する、という動作を繰り返す。これにより、ゲイン毎に高照度データおよび低照度データの情報を万遍なく取得することができる。
　図６は、本技術の第１の実施の形態における撮像装置の動作タイミング例を示す図である。
　データ信号の読出しに先立って画素リセットが行われる。すなわち、画素１１において、電荷がリセットされ、このリセットによる垂直信号線１９の電圧値のセトリング（整定）のための時間が確保される。このとき、ＡＧＣコンパレータ１７０においても同様に、リセットによるセトリング時間が行われる。
　リセットセトリング後、ＡＤ変換器１９０においてリセット信号のＡＤ変換が行われる。その際、アナログゲイン回路１６０において高ゲインおよび低ゲインの両方でゲイン調整が行われる。
　その後、画素１１において、露光された電荷がデータ信号として転送され、データ信号による垂直信号線１９の電圧値のセトリングのための時間が確保される。このとき、ＡＧＣコンパレータ１７０の比較器１７２において入力電圧値とＡＧＣ閾値との比較が行われ、その比較結果がフリップフロップ１７３に保持される。
　次のタイミングのＡＤ変換において、画素データ読出し時には、フリップフロップ１７３に保持された値がセレクタ１７４において選択され、ＡＧＣ閾値との比較結果に応じてアナログゲイン回路１６０のゲインが設定される。すなわち、低照度であれば高ゲイン、高照度であれば低ゲインのゲインを利用してアナログゲイン回路１６０によりゲイン調整が行われて、ＡＤ変換器１９０によるＡＤ変換が行われる。
　一方、キャリブレーション時には、ＡＧＣ閾値との比較結果は用いられず、マニュアル設定の値がセレクタ１７４において選択される。すなわち、高ゲインのキャリブレーションであれば高ゲインが設定され、低ゲインのキャリブレーションであれば低ゲインが設定される。
　このように、本技術の第１の実施の形態によれば、ＡＧＣのキャリブレーションの際に奇数カラムと偶数カラムで互いに異なる電圧信号をテスト電圧として使用して並列動作を行うことにより、テストデータの取得時間を短縮することができる。また、奇数カラムと偶数カラムで電圧信号を時分割で切り替えることにより、補正精度の劣化を防止することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、奇数カラムと偶数カラムでテスト信号を時分割で切り替えることにより、補正精度の劣化防止を図っていた。これに対し、この第２の実施の形態では、アナログゲイン回路とそれを共有する複数のサンプルホールド回路のセットを複数セット設けて、それぞれのセットにおいてパイプライン動作を行うことを前提として、テスト信号の切替えを行うことなく補正精度の劣化を防止する技術について説明する。
　［撮像装置］
　図７は、本技術の第２の実施の形態における撮像装置の全体構成例を示す図である。
　この第２の実施の形態における撮像装置の全体構成は、基本的には上述の第１の実施の形態と同様である。ただし、この例では、４つの画素列において１つのＡＤ変換器１９０を共有し、２つの画素列において１つのアナログゲイン回路１６０を共有する。すなわち、１つのＡＤ変換器１９０に対して、２つのアナログゲイン回路１６０が接続される。また、各画素列の負荷ＭＯＳ１４０とアナログゲイン回路１６０との間にはサンプルホールド部１５０が接続される。
　すなわち、この例では、１つのＡＤ変換器１９０に対して、アナログゲイン回路１６０とそれを共有する２つのサンプルホールド部１５０のセットを２セット設けた構成となっている。また、サンプルホールド部１５０の各々は、以下に示すように、さらに２つのサンプルホールド回路を備える。なお、この第２の実施の形態では、上述の第１の実施の形態と同様に、ＡＤ変換器１９０として、シングルスロープ型アナログデジタル変換器を想定する。
　［カラム信号処理回路］
　図８は、本技術の第２の実施の形態におけるカラム信号処理回路１００の構成例を示す図である。
　上述のように、この例では、１つのＡＤ変換器１９０に対して２つのアナログゲイン回路１６０が接続され、さらに、アナログゲイン回路１６０の各々には２つのサンプルホールド部１５０が接続される。同図では、１つのＡＤ変換器１９０に接続する４つのサンプルホールド部１５０を、ＳＨ＃０乃至＃３として区別する。
　サンプルホールド部１５０の各々は、２つのサンプルホールド回路１５１および１５２と、比較器１７２と、フリップフロップ１７３とを備える。サンプルホールド回路１５１および１５２は、入出力に設けられたスイッチにより、相対するタイミングで交互に動作する保持回路である。便宜上、サンプルホールド回路１５１を表（Ｆ：Foreground）、サンプルホールド回路１５２を裏（Ｂ：Background）として区別する。比較器１７２およびフリップフロップ１７３は、上述の第１の実施の形態において説明したＡＧＣコンパレータ１７０のものと同様である。
　アナログゲイン回路１６０は、上述の第１の実施の形態において説明したものと同様に、アナログゲインアンプ１６１を備える。アナログゲインアンプ１６１のデータ信号入力側に設けられたスイッチにより、２つのサンプルホールド部１５０の何れか一方からのデータ信号が入力される。また、アナログゲインアンプ１６１のゲイン入力側にはセレクタ１７４の出力が接続される。セレクタ１７４は、上述の第１の実施の形態において説明したＡＧＣコンパレータ１７０のものと同様である。ただし、セレクタ１７４の入力側に設けられたスイッチにより、２つのサンプルホールド部１５０の何れか一方からのゲイン信号が入力される。
　ＡＤ変換器１９０は、上述の第１の実施の形態と同様であり、ランプ信号生成回路１９１と、比較器１９２と、カウンタ１９４とを備え、アナログの入力信号をデジタル信号に変換して出力する。
　図９は、本技術の第２の実施の形態におけるカラム信号処理回路１００のデータの流れを示す図である。
　上述のように、サンプルホールド部１５０の各々において、一方のサンプルホールド回路１５１を表、他方のサンプルホールド回路１５２を裏として捉え、交互に動作することを想定する。すなわち、片方のサンプルホールド回路に保持されているデータをＡＤ変換している裏で、もう片方のサンプルホールド回路において次のデータ信号を同時並列にサンプリングする。逆に見れば、片方のサンプルホールド回路においてデータ信号をサンプリングしている裏で、もう片方のサンプルホールド回路に保持されているデータをＡＤ変換する。
　これらにおいて、ＡＤ変換は、ＡＤ変換器１９０と２つのアナログゲイン回路１６０を共有して、時分割により行われる。すなわち、１つのＡＤ変換器１９０は、１つの水平検波期間における４つのサンプルホールド部１５０からの４つのアナログ信号を、４つのフェーズ＃０乃至＃３に分けてＡＤ変換する。
　［動作］
　図１０は、本技術の第２の実施の形態におけるキャリブレーションの動作タイミング例を示す図である。
　上述のように、この第２の実施の形態では、１つの水平検波期間における４つのサンプルホールド部１５０からの４つのアナログ信号を、４つのフェーズ＃０乃至＃３に分けてＡＤ変換する。キャリブレーション時には、奇数カラムに高照度データの電位ＶＨを供給するとともに、偶数カラムに低照度データの電位ＶＬを供給する。そして、フェーズ＃０および＃１において高照度データの電位ＶＨのＡＤ変換を行い、フェーズ＃２および＃３において低照度データの電位ＶＬのＡＤ変換を行う。
　このように、キャリブレーション時に高照度データの電位ＶＨおよび低照度データの電位ＶＬをフェーズに分けてＡＤ変換することにより、１つのＡＤ変換器１９０において、ゲイン毎に電位ＶＨおよびＶＬの両方のデータを時分割で取得することができる。すなわち、ＡＤ変換器１９０にはフェーズ毎に電位ＶＨおよびＶＬが順次供給されるため、上述の第１の実施の形態のように奇数カラムおよび偶数カラムのそれぞれにおいてテスト電圧を切り換えることなく、テストデータの取得時間を短縮することができる。
　図１１は、本技術の第２の実施の形態における撮像装置の動作タイミング例を示す図である。
　データ信号の読出しに先立って画素リセットが行われる。すなわち、画素１１において、電荷がリセットされ、このリセットによる垂直信号線１９の電圧値のセトリングのための時間が確保される。ここでは、４つのサンプルホールド部１５０における４つのサンプルホールド回路１５１においてリセット信号が保持されるものとする。このとき、ＡＧＣコンパレータ１７０においても同様に、リセットによるセトリングが行われる。
　次のサイクルにおいて、４つのサンプルホールド回路１５１に保持されたリセット信号について、４つのフェーズ＃０乃至＃３に分けてＡＤ変換器１９０においてＡＤ変換が行われる。すなわち、フェーズ＃０においてＳＨ＃０からの信号がＡＤ変換され、フェーズ＃１においてＳＨ＃２からの信号がＡＤ変換され、フェーズ＃２においてＳＨ＃１からの信号がＡＤ変換され、フェーズ＃３においてＳＨ＃３からの信号がＡＤ変換される。この読出し順序は、アナログゲイン回路１６０における衝突を回避するためのものである。
　ＡＤ変換の際には、画素データ読出し時には、ＡＧＣコンパレータ１７０の比較結果に基づいてゲインが選択されるが、リセット信号のＡＤ変換の時点ではその判定が行われていないため、アナログゲイン回路１６０において高ゲインおよび低ゲインの両方でゲイン調整が行われる。
　リセット信号のＡＤ変換と並行して、画素１１において、露光された電荷がデータ信号として転送され、データ信号による垂直信号線１９の電圧値のセトリングのための時間が確保される。ここでは、４つのサンプルホールド部１５０における４つのサンプルホールド回路１５２においてデータ信号が保持されるものとする。このとき、比較器１７２において入力電圧値とＡＧＣ閾値との比較が行われ、その比較結果がフリップフロップ１７３に保持される。
　次のサイクルにおいて、４つのサンプルホールド回路１５２に保持されたデータ信号について、４つのフェーズ＃０乃至＃３に分けてＡＤ変換器１９０においてＡＤ変換が行われる。すなわち、フェーズ＃０においてＳＨ＃０からの信号がＡＤ変換され、フェーズ＃１においてＳＨ＃２からの信号がＡＤ変換され、フェーズ＃２においてＳＨ＃１からの信号がＡＤ変換され、フェーズ＃３においてＳＨ＃３からの信号がＡＤ変換される。
　このＡＤ変換の際には、画素データ読出し時には、ＡＧＣコンパレータ１７０の比較結果に基づいてゲインが選択される。一方、キャリブレーション時には、ＡＧＣ閾値との比較結果は用いられず、マニュアル設定の値がセレクタ１７４において選択される。すなわち、高ゲインのキャリブレーションであれば高ゲインが設定され、低ゲインのキャリブレーションであれば低ゲインが設定される。
　このように、本技術の第２の実施の形態によれば、高照度データの電位ＶＨおよび低照度データの電位ＶＬをフェーズに分けてＡＤ変換することにより、キャリブレーション時にテスト電圧を切り換えることなく、テストデータの取得時間を短縮することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態ではＡＤ変換器１９０としてシングルスロープ型アナログデジタル変換器を想定していたが、この第３の実施の形態ではＡＤ変換器１９０として電流入力型アナログデジタル変換器を想定する。なお、この電流入力型アナログデジタル変換器の具体例としては、デルタシグマ型ＡＤ変換器が挙げられる。
　［撮像装置］
　図１２は、本技術の第３の実施の形態における撮像装置の全体構成例を示す図である。
　この第３の実施の形態における撮像装置の全体構成は、基本的には上述の第１の実施の形態と同様である。ただし、ＡＤ変換器１９０として電流入力型アナログデジタル変換器を用いることを前提とするため、アナログゲイン回路１６０に代えてデュアルサンプルホールド部２５０および電圧電流変換器（Ｖ２Ｉ）２６０を備える。
　デュアルサンプルホールド部２５０は、垂直信号線１９のリセット信号およびデータ信号のそれぞれを電圧として保持するものである。
　電圧電流変換器２６０は、デュアルサンプルホールド部２５０に保持されたリセット信号およびデータ信号の電圧の差分（電位差）を電流に変換するものである。この電圧電流変換器２６０において、デュアルサンプルホールド部２５０に保持されたリセット信号およびデータ信号の電位差を利用することにより、アナログ相関２重サンプリング処理（アナログＣＤＳ）を行う。これにより、画素１１固有の固定パターンノイズを除去することができる。
　電圧電流変換器２６０では、電位差を電流に変換する際、所定のゲインによりレベル調整を行う。したがって、上述の第１および第２の実施の形態におけるアナログゲイン回路１６０と同様に、高ゲインと低ゲインとの間のゲイン比ズレを補正するために、ゲイン間のキャリブレーションを行う必要が生じる。そのため、この第３の実施の形態における撮像装置においても、テスト電圧発生回路を備えて、テスト電圧を出力する。なお、電圧電流変換器２６０は、特許請求の範囲に記載のレベル調整回路の一例である。
　この第３の実施の形態における撮像装置のキャリブレーションの動作タイミングは、上述の第１の実施の形態と同様である。すなわち、電圧電流変換器２６０の低ゲインおよび高ゲインに加えて、基準となる０ｄＢのゲインの、合計３つのゲインについて、高照度データの電位ＶＨおよび低照度データの電位ＶＬがテスト電圧として使用される。その際、奇数カラムと偶数カラムで互いに異なる電圧信号をテスト電圧として使用して並列動作を行うことにより、テストデータの取得時間を短縮することができる。
　［カラム信号処理回路］
　図１３は、本技術の第３の実施の形態におけるカラム信号処理回路１００の構成例を示す図である。
　上述のように、この例では、ＡＤ変換器１９０として電流入力型アナログデジタル変換器を想定し、デュアルサンプルホールド部２５０および電圧電流変換器２６０を備える。デュアルサンプルホールド部２５０は、リセット信号サンプルホールド部２８０－１と、データ信号サンプルホールド部２８０－２と、ＡＧＣコンパレータ２７０とを備える。
　リセット信号サンプルホールド部２８０－１およびデータ信号サンプルホールド部２８０－２は、ともにスイッチドキャパシタの構成を有し、それぞれサンプリングキャパシタ２８１と、差動増幅器２８２と、スイッチ２８３乃至２８６とを備える。
　リセット信号サンプルホールド部２８０－１は、リセット信号を保持するものである。リセット期間（ｔ１）にはスイッチ２８３および２８４をオンにする。このとき、サンプリングキャパシタ２８１には、リセット期間の電圧Ｖｉｎ（ｔ１）と参照電位Ｖｒｅｆの差分「Ｖｉｎ（ｔ１）－Ｖｒｅｆ」が印加されて、その電圧が保持される。その後、スイッチ２８５および２８６をオンにすると、リセット信号の電圧が電圧電流変換器２６０に供給される。
　データ信号サンプルホールド部２８０－２は、データ信号を保持するものである。データサンプリング期間（ｔ２）にはスイッチ２８３および２８４をオンにする。このとき、サンプリングキャパシタ２８１には、リセット期間の電圧Ｖｉｎ（ｔ２）と参照電位Ｖｒｅｆの差分「Ｖｉｎ（ｔ２）－Ｖｒｅｆ」が印加されて、その電圧が保持される。その後、スイッチ２８５および２８６をオンにすると、データ信号の電圧が電圧電流変換器２６０に供給される。
　ＡＧＣコンパレータ２７０は、適応ゲイン制御（ＡＧＣ）を行うスイッチドキャパシタ型のコンパレータであり、サンプリングキャパシタ２７１と、差動増幅器２７２と、スイッチ２７３および２７４と、フリップフロップ２７５と、セレクタ２７６とを備える。
　リセット期間（ｔ１）には、スイッチ２７３および２７４をオンにしてサンプリングキャパシタ２７１に電荷をためる。そして、データサンプリング期間（ｔ２）には、スイッチ２７３をオンにして、スイッチ２７４をオフにする。これにより、リセット期間（ｔ１）の電圧Ｖｉｎ（ｔ１）とデータサンプリング期間（ｔ２）の電圧Ｖｉｎ（ｔ２）の電位差（Ｖｉｎ（ｔ１）－Ｖｉｎ（ｔ２））が、サンプリングキャパシタ２７１に保持される。そして、この電位差と閾値Ｖａｇｃとを比較して、例えば、「Ｖｉｎ（ｔ１）－Ｖｉｎ（ｔ２）＞Ｖａｇｃ」であれば「１（高照度）」、「Ｖｉｎ（ｔ１）－Ｖｉｎ（ｔ２）＜Ｖａｇｃ」であれば「０（低照度）」を判定結果として生成し、フリップフロップ２７５に保持する。
　セレクタ２７６は、フリップフロップ２７５に保持された値、または、マニュアル設定値の何れか一方を選択信号（マニュアル設定ＥＮ）に従って選択して、電圧電流変換器２６０に供給するものである。通常のデータ信号についてはフリップフロップ２７５に保持された値が電圧電流変換器２６０に供給されるが、ゲイン間のキャリブレーションを行う際には後述するようにマニュアル設定値を利用する。
　電圧電流変換器２６０は、電流源２６１と、トランジスタ２６２および２６４と、可変抵抗２６３とを備える。リセット信号サンプルホールド部２８０－１のスイッチ２８５および２８６をオンにすると、トランジスタ２６２のゲート・ソース間にはリセット信号の電圧が印加される。また、データ信号サンプルホールド部２８０－２のスイッチ２８５および２８６をオンにすると、トランジスタ２６４のゲート・ソース間にはデータ信号の電圧が印加される。
　電流源２６１からＡＤ変換器１９０への経路上には可変抵抗２６３が設けられ、この可変抵抗２６３の抵抗値によって、リセット信号の電圧とデータ信号の電位差に対応する電流がＡＤ変換器１９０に供給される。この可変抵抗２６３の制御信号はＡＧＣコンパレータ２７０から供給される。例えば、「１（高照度）」であれば低ゲイン（ＬＧ）の制御信号、「０（低照度）」であれば高ゲイン（ＨＧ）の制御信号が可変抵抗２６３に供給され、その制御信号に応じた抵抗値が選択される。
　［動作］
　図１４は、本技術の第３の実施の形態における撮像装置の動作タイミング例を示す図である。
　データ信号の読出しに先立って画素リセットが行われる。すなわち、画素１１において、電荷がリセットされ、このリセットによる垂直信号線１９の電圧値のセトリングのための時間が確保される。このとき、ＡＧＣコンパレータ２７０においても同様に、リセットによるセトリング時間が行われる。
　その後、画素１１において、露光された電荷がデータ信号として転送され、データ信号による垂直信号線１９の電圧値のセトリングのための時間が確保される。このとき、ＡＧＣコンパレータ２７０の比較器２７２において入力電圧値とＡＧＣ閾値との比較が行われ、その比較結果がフリップフロップ２７５に保持される。
　その後、リセット信号とデータ信号の電位差が、電圧電流変換器２６０によって電流に変換される。その際、電圧電流変換器２６０においては、ＡＧＣコンパレータ２７０の比較結果に応じた高ゲインまたは低ゲインの何れによりゲイン調整が行われる。すなわち、低照度であれば高ゲイン、高照度であれば低ゲインのゲインを利用して電圧電流変換器２６０によりゲイン調整が行われて、ＡＤ変換器１９０によるＡＤ変換が行われる。
　一方、キャリブレーション時には、ＡＧＣ閾値との比較結果は用いられず、マニュアル設定の値がセレクタ２７６において選択される。すなわち、高ゲインのキャリブレーションであれば高ゲインが設定され、低ゲインのキャリブレーションであれば低ゲインが設定される。
　このように、本技術の第３の実施の形態によれば、シングルスロープ型アナログデジタル変換器を想定した第１の実施の形態と同様の技術を、ＡＤ変換器１９０として電流入力型アナログデジタル変換器を採用した場合にも利用することができる。
　＜４．第４の実施の形態＞
　上述の第２の実施の形態ではＡＤ変換器１９０としてシングルスロープ型アナログデジタル変換器を想定していたが、この第４の実施の形態ではＡＤ変換器１９０として電流入力型アナログデジタル変換器を想定する。
　［撮像装置］
　図１５は、本技術の第４の実施の形態における撮像装置の全体構成例を示す図である。
　この第４の実施の形態における撮像装置の全体構成は、基本的には上述の第２の実施の形態と同様である。ただし、ＡＤ変換器１９０として電流入力型アナログデジタル変換器を用いることを前提とするため、第３の実施の形態の場合と同様に、アナログゲイン回路１６０に代えてデュアルサンプルホールド部２５０および電圧電流変換器（Ｖ２Ｉ）２６０を備える。
　また、この例では、４つの画素列において１つのＡＤ変換器１９０を共有し、２つの画素列において１つの電圧電流変換器２６０を共有する。すなわち、１つのＡＤ変換器１９０に対して、２つの電圧電流変換器２６０が接続される。また、各画素列の負荷ＭＯＳ１４０と電圧電流変換器２６０との間には、１つの負荷ＭＯＳ１４０に対してデュアルサンプルホールド部２５０が２つずつ接続される。
　すなわち、この例では、１つのＡＤ変換器１９０に対して、電圧電流変換器２６０とそれを共有する４つのデュアルサンプルホールド部２５０とのセットを２セット設けた構成となっている。
　この第４の実施の形態における撮像装置のキャリブレーションの動作タイミングは、上述の第２の実施の形態と同様である。すなわち、１つの水平検波期間における４つのデュアルサンプルホールド部２５０からの４つのアナログ信号を、４つのフェーズ＃０乃至＃３に分けてＡＤ変換する。キャリブレーション時には、奇数カラムに高照度データの電位ＶＨを供給するとともに、偶数カラムに低照度データの電位ＶＬを供給する。そして、フェーズ＃０および＃１において高照度データの電位ＶＨのＡＤ変換を行い、フェーズ＃２および＃３において低照度データの電位ＶＬのＡＤ変換を行う。これにより、ＡＤ変換器１９０にはフェーズ毎に電位ＶＨおよびＶＬが順次供給されるため、上述の第１および第３の実施の形態のように奇数カラムおよび偶数カラムのそれぞれにおいてテスト電圧を切り換えることなく、テストデータの取得時間を短縮することができる。
　［カラム信号処理回路］
　図１６は、本技術の第４の実施の形態におけるカラム信号処理回路１００の構成例を示す図である。
　上述のように、この例では、１つのＡＤ変換器１９０に対して２つの電圧電流変換器２６０が接続され、さらに電圧電流変換器２６０の各々には４つのデュアルサンプルホールド部２５０が接続される。同図では、１つのＡＤ変換器１９０に接続する８つのデュアルサンプルホールド部２５０を、第２の実施の形態と同様に表（Ｆ）と裏（Ｂ）に分けて、デュアルＳ／Ｈ＃０－Ｆ、＃０－Ｂ、＃１－Ｆ、＃１－Ｂ、＃２－Ｆ、＃２－Ｂ、＃３－Ｆ、＃３－Ｂとして区別する。デュアルサンプルホールド部２５０の各々の構成は、上述の第３の実施の形態と同様である。
　図１７は、本技術の第４の実施の形態におけるカラム信号処理回路１００のデータの流れを示す図である。
　上述のように、デュアルサンプルホールド部２５０を表（Ｆ）と裏（Ｂ）に分けて、交互に動作することを想定する。すなわち、片方のデュアルサンプルホールド部２５０に保持されているデータをＡＤ変換している裏で、もう片方のデュアルサンプルホールド部２５０において次のデータを同時並列にサンプリングする。逆に見れば、片方のデュアルサンプルホールド部２５０においてデータをサンプリングしている裏で、もう片方のデュアルサンプルホールド部２５０に保持されているデータをＡＤ変換する。
　これらにおいて、ＡＤ変換は、ＡＤ変換器１９０と２つの電圧電流変換器２６０を共有して、時分割により行われる。すなわち、１つのＡＤ変換器１９０は、１つの水平検波期間における４つのデュアルサンプルホールド部２５０からの４つのアナログ信号を、４つのフェーズ＃０乃至＃３に分けてＡＤ変換する。
　［動作］
　図１８は、本技術の第４の実施の形態における撮像装置の動作タイミング例を示す図である。
　データ信号の読出しに先立って画素リセットが行われる。すなわち、画素１１において、電荷がリセットされ、このリセットによる垂直信号線１９の電圧値のセトリングのための時間が確保される。ここでは、４つのデュアルサンプルホールド部２５０においてリセット信号が保持されるものとする。このとき、ＡＧＣコンパレータ２７０においても同様に、リセットによるセトリングが行われる。
　また、さらにデータ信号のセトリングのための時間が確保される。ここでは、４つのデュアルサンプルホールド部２５０においてデータ信号が保持されるものとする。このとき、ＡＧＣコンパレータ２７０においても同様にデータ信号のセトリングが行われ、閾値との比較が行われる。
　次のサイクルにおいて、４つのデュアルサンプルホールド部２５０にそれぞれ保持されたリセット信号およびデータ信号と、ＡＧＣコンパレータ２７０における比較結果とを用いて電圧電流変換器２６０において低ゲインまたは高ゲインの何れかによるアナログゲイン調整が行われる。そして、４つのフェーズ＃０乃至＃３に分けてＡＤ変換器１９０においてＡＤ変換が行われる。すなわち、フェーズ＃０においてデュアルＳ／Ｈ＃０－Ｆからの信号がＡＤ変換され、フェーズ＃１においてデュアルＳ／Ｈ＃２－Ｆからの信号がＡＤ変換され、フェーズ＃２においてデュアルＳ／Ｈ＃１－Ｆからの信号がＡＤ変換され、フェーズ＃３においてデュアルＳ／Ｈ＃３－Ｆからの信号がＡＤ変換される。この読出し順序は、電圧電流変換器２６０における衝突を回避するためのものである。
　このサイクルにおいては、４つのデュアルサンプルホールド部２５０にそれぞれ保持されたリセット信号およびデータ信号に基づくＡＤ変換と並行して、他の４つのデュアルサンプルホールド部２５０において新たに画素リセットとそのセトリングおよびデータ信号のセトリングが行われる。このとき、ＡＧＣコンパレータ２７０においても同様にデータ信号のセトリングが行われ、閾値との比較が行われる。
　次のサイクルにおいては、前のサイクルで４つのデュアルサンプルホールド部２５０にそれぞれ保持されたリセット信号およびデータ信号と、ＡＧＣコンパレータ２７０における比較結果とを用いて電圧電流変換器２６０において低ゲインまたは高ゲインの何れかによるアナログゲイン調整が行われる。そして、４つのフェーズ＃０乃至＃３に分けてＡＤ変換器１９０においてＡＤ変換が行われる。すなわち、フェーズ＃０においてデュアルＳ／Ｈ＃０－Ｂからの信号がＡＤ変換され、フェーズ＃１においてデュアルＳ／Ｈ＃２－Ｂからの信号がＡＤ変換され、フェーズ＃２においてデュアルＳ／Ｈ＃１－Ｂからの信号がＡＤ変換され、フェーズ＃３においてデュアルＳ／Ｈ＃３－Ｂからの信号がＡＤ変換される。以降、表と裏の役割を交互に反転しながら同様の処理が繰り返される。
　このように、本技術の第４の実施の形態によれば、シングルスロープ型アナログデジタル変換器を想定した第２の実施の形態と同様の技術を、ＡＤ変換器１９０として電流入力型アナログデジタル変換器を採用した場合にも利用することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）画素アレイの各カラムに対応する垂直信号線に出力されたアナログ信号のレベル調整を互いに異なる第１および第２のゲインの何れかにより行うレベル調整回路と、
　前記レベル調整されたアナログ信号をデジタル信号に変換するアナログデジタル変換器と、
　互いに異なる第１および第２のテスト信号を生成するテスト信号生成部と、
　前記垂直信号線の一方に前記第１のテスト信号を供給すると同時に前記垂直信号線の他方に前記第２のテスト信号を供給して前記レベル調整回路の前記第１のゲインと前記第２のゲインとの間のゲイン比を取得するゲイン比取得部と
を具備する撮像装置。
（２）前記取得されたゲイン比に基づいてゲイン比補正値を生成するゲイン比補正値生成部と、
　前記ゲイン比補正値生成部によって生成された前記ゲイン比補正値に従って前記デジタル信号を補正する補正部と
をさらに具備する前記（１）に記載の撮像装置。
（３）前記テスト信号生成部は、前記第１のテスト信号として高照度データの電位を生成し、前記第２のテスト信号として低照度データの電位を生成する
前記（１）または（２）に記載の撮像装置。
（４）前記垂直信号線の一方は、奇数番目のカラムの垂直信号線であり、
　前記垂直信号線の他方は、偶数番目のカラムの垂直信号線である
前記（１）から（３）のいずれかに記載の撮像装置。
（５）前記ゲイン比取得部は、前記レベル調整回路のゲインを０ｄＢ、前記第１のゲインおよび前記第２のゲインのそれぞれに設定したゲイン毎に、前記垂直信号線の一方に前記第１のテスト信号を供給すると同時に前記垂直信号線の他方に前記第２のテスト信号を供給した後に、前記垂直信号線の一方に前記第２のテスト信号を供給すると同時に前記垂直信号線の他方に前記第１のテスト信号を供給して前記ゲイン比を取得する
前記（１）から（３）のいずれかに記載の撮像装置。
（６）前記アナログデジタル変換器は、複数の前記垂直信号線ごとに設けられ、
　前記ゲイン比取得部は、前記垂直信号線の一方に前記第１のテスト信号を供給すると同時に前記垂直信号線の他方に前記第２のテスト信号を供給して、前記レベル調整回路のゲインを０ｄＢ、前記第１のゲインおよび前記第２のゲインのそれぞれに設定したゲイン毎に、前記垂直信号線の一方および他方の何れかに供給された前記第１および第２のテスト信号を順次選択して前記ゲイン比を取得する
前記（１）から（５）のいずれかに記載の撮像装置。
（７）前記垂直信号線の一方に出力されたアナログ信号を保持する第１のサンプルホールド部と、
　前記垂直信号線の他方に出力されたアナログ信号を保持する第２のサンプルホールド部とをさらに具備し、
　前記レベル調整回路は、前記第１および第２のサンプルホールド部の何れかの出力について前記レベル調整を順次行い、
　前記アナログデジタル変換器は、複数の前記レベル調整回路の出力についてＡＤ変換を順次行う
前記（６）に記載の撮像装置。
（８）前記第１および第２のサンプルホールド部の各々は、互いに交互に動作する２つのサンプルホールド回路を備える
前記（７）に記載の撮像装置。
（９）前記レベル調整回路は、前記アナログ信号をレベル調整した電圧信号を出力するアナログゲイン回路であり、
　前記アナログデジタル変換器は、シングルスロープ型アナログデジタル変換器である
前記（１）から（５）のいずれかに記載の撮像装置。
（１０）前記レベル調整回路は、前記アナログ信号をレベル調整した電流信号を出力する電圧電流変換器であり、
　前記アナログデジタル変換器は、前記電流信号を前記デジタル信号に変換する電流入力型アナログデジタル変換器である
前記（１）から（４）または（６）から（８）のいずれかに撮像装置。
（１１）画素アレイの各カラムに対応する垂直信号線に出力されたアナログ信号のレベル調整を互いに異なる第１および第２のゲインの何れかにより行うレベル調整回路と、前記レベル調整されたアナログ信号をデジタル信号に変換するアナログデジタル変換器と、互いに異なる第１および第２のテスト信号を生成するテスト信号生成部とを備える撮像装置において、
　前記垂直信号線の一方に前記第１のテスト信号を供給して前記レベル調整回路の前記第１のゲインと前記第２のゲインとの間のゲイン比を取得する手順と、
　前記垂直信号線の他方に前記第２のテスト信号を供給して前記レベル調整回路の前記第１のゲインと前記第２のゲインとの間のゲイン比を取得する手順と
を同時に行う撮像装置におけるゲイン比取得方法。
　１０　画素アレイ
　１１　画素
　１９　垂直信号線（ＶＳＬ：Vertical Signal Line）
　２０　垂直駆動回路
　３０　水平駆動回路
　３１　スイッチ
　５９　水平信号線
　６０　出力回路
　１００　カラム信号処理回路
　１１０　テスト電圧発生回路
　１１１　抵抗
　１１２　電流源
　１１３　セレクタ
　１１４　電圧制御レジスタ
　１３１、１３２　出力バッファ
　１３３　入力切替制御回路
　１３４　セレクタ
　１３９　スイッチ
　１４１　電流源
　１５０　サンプルホールド部
　１５１、１５２　サンプルホールド回路
　１６０　アナログゲイン回路
　１６１　アナログゲインアンプ
　１７０　ＡＧＣ（Adaptive Gain Control）コンパレータ
　１７２　比較器
　１７３　フリップフロップ
　１７４　セレクタ
　１９０　ＡＤ（Analog to Digital）変換器
　１９１　ランプ信号生成回路
　１９２　比較器
　１９４　カウンタ
　２５０　デュアルサンプルホールド部
　２６０　電圧電流変換器（Ｖ２Ｉ）
　３１０　スイッチ
　３２０　補正値算出回路
　３２１　ゲイン比補正値算出回路
　３２２　補正メモリ
　３２４　ゲイン比補正値
　３３０　補正回路
　３３１　ラインバッファ
　３３２　乗算器

Claims (11)

  1. 　画素アレイの各カラムに対応する垂直信号線に出力されたアナログ信号のレベル調整を互いに異なる第１および第２のゲインの何れかにより行うレベル調整回路と、
    　前記レベル調整されたアナログ信号をデジタル信号に変換するアナログデジタル変換器と、
    　互いに異なる第１および第２のテスト信号を生成するテスト信号生成部と、
    　前記垂直信号線の一方に前記第１のテスト信号を供給すると同時に前記垂直信号線の他方に前記第２のテスト信号を供給して前記レベル調整回路の前記第１のゲインと前記第２のゲインとの間のゲイン比を取得するゲイン比取得部と
    を具備する撮像装置。
  2. 　前記取得されたゲイン比に基づいてゲイン比補正値を生成するゲイン比補正値生成部と、
    　前記ゲイン比補正値生成部によって生成された前記ゲイン比補正値に従って前記デジタル信号を補正する補正部と
    をさらに具備する請求項１記載の撮像装置。
  3. 　前記テスト信号生成部は、前記第１のテスト信号として高照度データの電位を生成し、前記第２のテスト信号として低照度データの電位を生成する
    請求項１記載の撮像装置。
  4. 　前記垂直信号線の一方は、奇数番目のカラムの垂直信号線であり、
    　前記垂直信号線の他方は、偶数番目のカラムの垂直信号線である
    請求項１記載の撮像装置。
  5. 　前記ゲイン比取得部は、前記レベル調整回路のゲインを０ｄＢ、前記第１のゲインおよび前記第２のゲインのそれぞれに設定したゲイン毎に、前記垂直信号線の一方に前記第１のテスト信号を供給すると同時に前記垂直信号線の他方に前記第２のテスト信号を供給した後に、前記垂直信号線の一方に前記第２のテスト信号を供給すると同時に前記垂直信号線の他方に前記第１のテスト信号を供給して前記ゲイン比を取得する
    請求項１記載の撮像装置。
  6. 　前記アナログデジタル変換器は、複数の前記垂直信号線ごとに設けられ、
    　前記ゲイン比取得部は、前記垂直信号線の一方に前記第１のテスト信号を供給すると同時に前記垂直信号線の他方に前記第２のテスト信号を供給して、前記レベル調整回路のゲインを０ｄＢ、前記第１のゲインおよび前記第２のゲインのそれぞれに設定したゲイン毎に、前記垂直信号線の一方および他方の何れかに供給された前記第１および第２のテスト信号を順次選択して前記ゲイン比を取得する
    請求項１記載の撮像装置。
  7. 　前記垂直信号線の一方に出力されたアナログ信号を保持する第１のサンプルホールド部と、
    　前記垂直信号線の他方に出力されたアナログ信号を保持する第２のサンプルホールド部とをさらに具備し、
    　前記レベル調整回路は、前記第１および第２のサンプルホールド部の何れかの出力について前記レベル調整を順次行い、
    　前記アナログデジタル変換器は、複数の前記レベル調整回路の出力についてＡＤ変換を順次行う
    請求項６記載の撮像装置。
  8. 　前記第１および第２のサンプルホールド部の各々は、互いに交互に動作する２つのサンプルホールド回路を備える
    請求項７記載の撮像装置。
  9. 　前記レベル調整回路は、前記アナログ信号をレベル調整した電圧信号を出力するアナログゲイン回路であり、
    　前記アナログデジタル変換器は、前記電圧信号を前記デジタル信号に変換するシングルスロープ型アナログデジタル変換器である
    請求項１記載の撮像装置。
  10. 　前記レベル調整回路は、前記アナログ信号をレベル調整した電流信号を出力する電圧電流変換器であり、
    　前記アナログデジタル変換器は、前記電流信号を前記デジタル信号に変換する電流入力型アナログデジタル変換器である
    請求項１記載の撮像装置。
  11. 　画素アレイの各カラムに対応する垂直信号線に出力されたアナログ信号のレベル調整を互いに異なる第１および第２のゲインの何れかにより行うレベル調整回路と、前記レベル調整されたアナログ信号をデジタル信号に変換するアナログデジタル変換器と、互いに異なる第１および第２のテスト信号を生成するテスト信号生成部とを備える撮像装置において、
    　前記垂直信号線の一方に前記第１のテスト信号を供給して前記レベル調整回路の前記第１のゲインと前記第２のゲインとの間のゲイン比を取得する手順と、
    　前記垂直信号線の他方に前記第２のテスト信号を供給して前記レベル調整回路の前記第１のゲインと前記第２のゲインとの間のゲイン比を取得する手順と
    を同時に行う撮像装置におけるゲイン比取得方法。
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