WO2025239376A1 - 撮像素子および撮像装置 - Google Patents

撮像素子および撮像装置

Info

Publication number
WO2025239376A1
WO2025239376A1 PCT/JP2025/017476 JP2025017476W WO2025239376A1 WO 2025239376 A1 WO2025239376 A1 WO 2025239376A1 JP 2025017476 W JP2025017476 W JP 2025017476W WO 2025239376 A1 WO2025239376 A1 WO 2025239376A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal lines
wiring
wirings
sig0
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/017476
Other languages
English (en)
French (fr)
Inventor
明正 武下
聡士 宮崎
崇泰 鬼頭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Nuvoton Technology Corp Japan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp Japan filed Critical Nuvoton Technology Corp Japan
Publication of WO2025239376A1 publication Critical patent/WO2025239376A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes

Definitions

  • This disclosure relates to an imaging element and an imaging device.
  • Imaging elements that capture images are well known. In recent years, there has been a demand for imaging elements that can read signals from pixel circuits at higher speeds.
  • Patent Document 1 discloses technology for achieving high frame rates in image sensors.
  • the present disclosure therefore provides an imaging element and the like that can achieve both improved noise uniformity between signal lines and improved signal readout speed.
  • An imaging element comprises a plurality of pixel circuits arranged in a matrix in a planar view, and a plurality of signal lines extending in a column direction of the plurality of pixel circuits in the planar view and transmitting signals output from the plurality of pixel circuits, the plurality of signal lines being provided corresponding to pixel circuits in one column of the plurality of pixel circuits and including two or more signal lines arranged at different positions from each other in the planar view, the two or more signal lines being electrically connected to each other and arranged in the extension direction of the two or more signal lines in the planar view, the plurality of signal lines including one or more wirings arranged in each of a plurality of wiring layers stacked on top of each other, one signal line of the two or more signal lines being adjacent to other wirings arranged in the planar view, the plurality of signal lines including a portion where the one signal line and the other wirings are adjacent to each other and arranged in different wiring layers.
  • An imaging device includes the above-described imaging element.
  • This disclosure makes it possible to improve both noise uniformity between signal lines and signal readout speed.
  • FIG. 1 is a diagram showing an example of the configuration of an imaging element according to the first embodiment.
  • FIG. 2 is a diagram showing an example of a stacked configuration of chips in the imaging element according to the first embodiment.
  • FIG. 3 is a plan view showing an example of a signal line group according to the first embodiment.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV shown in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is a diagram for explaining the pitch at which the connecting portions are arranged.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV shown in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI
  • FIG. 9 is another diagram for explaining the pitch at which the connecting portions are arranged.
  • FIG. 10 is a diagram for explaining color filters included in pixel circuits connected to signal lines.
  • FIG. 11 is a diagram showing an example of signal lines formed on a chip in an image sensor according to Modification 1 of Embodiment 1.
  • FIG. 12 is a plan view showing an example of a signal line group according to the first modification of the first embodiment.
  • FIG. 13 is a diagram showing another example of signal lines formed on a chip in an image sensor according to the first modification of the first embodiment.
  • FIG. 14 is a diagram showing yet another example of signal lines formed on a chip in an image sensor according to the first modification of the first embodiment.
  • FIG. 15 is a plan view illustrating an example of a signal line group according to the second modification of the first embodiment.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI shown in FIG.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG.
  • FIG. 18 is a cross-sectional view taken along line XVIII-XVIII shown in FIG.
  • FIG. 19 is a cross-sectional view taken along line XIX-XIX shown in FIG.
  • FIG. 20 is a cross-sectional view taken along line XX-XX shown in FIG.
  • FIG. 21 is a plan view showing another example of a signal line group according to the second modification of the first embodiment.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG.
  • FIG. 23 is a cross-sectional view taken along line XXIII-XXIII shown in FIG.
  • FIG. 24 is a plan view illustrating an example of a signal line group according to the third modification of the first embodiment.
  • FIG. 25 is a cross-sectional view taken along line XXV-XXV shown in FIG.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG.
  • FIG. 27 is a cross-sectional view taken along line XXVII-XXVII shown in FIG.
  • FIG. 28 is a cross-sectional view taken along line XXVIII-XXVIII shown in FIG.
  • FIG. 29 is a plan view showing another example of a signal line group according to the third modification of the first embodiment.
  • FIG. 30 is a block diagram illustrating an example of a configuration of an imaging device according
  • the terms “above” and “below” do not refer to the upward direction (vertically upward) and downward direction (vertically downward) in an absolute spatial sense, but are used as terms defined by a relative positional relationship based on the stacking order in the stacked configuration. Furthermore, the terms “above” and “below” apply not only to cases where two components are arranged with a gap between them and another component exists between them, but also to cases where two components are arranged closely together and are in contact with each other.
  • planar view refers to a view perpendicular to the main surface of the chip, in other words, when viewed from the thickness direction of the semiconductor substrate included in the chip.
  • the X-axis, Y-axis, and Z-axis represent the three axes of a three-dimensional Cartesian coordinate system.
  • the Z-axis direction is defined as the thickness direction of the semiconductor substrate.
  • the negative side of the Z-axis is defined as "downward,” and the positive side of the Z-axis is defined as "upward.”
  • ordinal numbers such as “first” and “second” do not refer to the number or order of components, etc., unless otherwise specified, but are used for the purpose of avoiding confusion and distinguishing between components of the same type.
  • FIG. 1 is a diagram showing an example of the configuration of an imaging element according to this embodiment.
  • FIG. 2 is a diagram showing an example of the stacked chip configuration of an imaging element according to this embodiment. Note that for ease of viewing, only circuits and the like necessary for explanation are shown in FIGS. 1 and 2, and imaging element 100 may include components not shown in FIGS. 1 and 2.
  • imaging element 100 may include a power supply circuit, load circuit, signal output circuit, and the like that are not shown.
  • the image sensor 100 includes a pixel array 110 made up of multiple pixel circuits 111, a vertical scanning circuit 120, a control circuit 130, multiple AD conversion circuits 150, multiple signal lines SIG, and multiple control lines CON.
  • the imaging element 100 has a structure in which a first chip 200 and a second chip 210 are stacked on top of each other.
  • the first chip 200 and the second chip 210 are stacked along the Z-axis direction, which is the thickness direction of the first chip 200 and the second chip 210.
  • Each of the first chip 200 and the second chip 210 has, for example, a semiconductor substrate and multiple wiring layers formed on the semiconductor substrate.
  • Each of the multiple wiring layers includes an insulating material and wiring, vias, contacts, etc. provided in the insulating material.
  • FIG. 2 shows the first chip 200 and the second chip 210 schematically in a plane, ignoring the thickness of the first chip 200 and the second chip 210.
  • the first chip 200 is, for example, a pixel circuit chip on which a pixel array 110 is arranged.
  • the imaging element 100 is, for example, a BSI (Back Side Illumination) type image sensor, and light is incident on the back side (opposite the multiple wiring layers) of the semiconductor substrate of the first chip 200, which is the upper side.
  • the pixel array 110 is formed on the semiconductor substrate of the first chip 200.
  • the second chip 210 is, for example, a logic circuit chip on which a vertical scanning circuit 120, a control circuit 130, and multiple AD conversion circuits 150 are arranged.
  • the vertical scanning circuit 120, the control circuit 130, and multiple AD conversion circuits 150 are formed on the semiconductor substrate of the second chip 210.
  • the circuit arrangement on the first chip 200 and the second chip 210 is not limited to the above example.
  • at least some of the vertical scanning circuit 120, the control circuit 130, and the multiple AD conversion circuits 150 may be arranged on the first chip 200 or on a chip other than the first chip 200 and the second chip 210.
  • the image sensor 100 may have a structure in which all of the circuits of the image sensor 100 are arranged on the first chip 200, without having a structure in which the first chip 200 and the second chip 210 are stacked.
  • at least one of the vertical scanning circuit 120, the control circuit 130, and the multiple AD conversion circuits 150 does not have to be provided in the image sensor 100.
  • the multiple pixel circuits 111 are arranged in a matrix when viewed in a plan view.
  • the multiple pixel circuits 111 are arranged in M columns from column 1 to column M and N rows from row 1 to row N.
  • M and N are each integers of 2 or greater.
  • the direction in which the pixel circuits 111 are lined up in each column is the column direction, and the direction in which the pixel circuits 111 are lined up in each row is the row direction.
  • the column direction is the Y-axis direction
  • the row direction is the X-axis direction, which is perpendicular to the Y-axis direction.
  • a column of multiple pixel circuits 111 may be referred to as a "pixel column”
  • a row of multiple pixel circuits 111 may be referred to as a "pixel row.”
  • Each of the multiple pixel circuits 111 has a photoelectric conversion unit that generates charge in response to incident light, and a detection circuit that outputs a signal based on the charge generated by the photoelectric conversion unit. Each of the multiple pixel circuits 111 outputs a signal corresponding to the amount of light incident on the photoelectric conversion unit to multiple signal lines SIG.
  • the photoelectric conversion unit is, for example, a photoelectric conversion element such as a photodiode formed on a semiconductor substrate.
  • the detection circuit includes, for example, multiple transistors formed on the semiconductor substrate. Each transistor in the detection circuit is connected to a control line CON and operates based on a control signal supplied from the control line CON. Note that for ease of viewing, only one control line CON is shown per pixel row in Figure 1, but the image sensor 100 may include two or more control lines CON per pixel row.
  • the vertical scanning circuit 120 controls the driving of the multiple pixel circuits 111.
  • the driving of the multiple pixel circuits 111 controlled by the vertical scanning circuit 120 includes exposure, reset, and readout operations.
  • the vertical scanning circuit 120 supplies control signals to the multiple pixel circuits 111 via multiple control lines CON to control the multiple pixel circuits 111.
  • the readout operation is performed, for example, in units of one or more pixel rows.
  • the image sensor 100 has two or more signal lines SIG for each pixel column, so it is possible to perform readout operations on two or more rows of pixel circuits 111 simultaneously.
  • the control circuit 130 receives, for example, command data, clocks, etc. provided from outside the image sensor 100 and controls the entire image sensor 100.
  • the control circuit 130 supplies drive signals to, for example, the vertical scanning circuit 120 and multiple AD conversion circuits 150.
  • the control circuit 130 can be realized, for example, by a microcontroller including one or more processors.
  • the functions of the control circuit 130 can be realized by a combination of general-purpose processing circuits and software, or by hardware specialized for such processing.
  • Signals output from the multiple pixel circuits 111 are transmitted to the multiple signal lines SIG.
  • Each signal line SIG is provided on an electrical connection path from the pixel circuit 111 to the AD conversion circuit 150.
  • the multiple signal lines SIG extend in the column direction of the multiple pixel circuits 111 in a plan view.
  • the multiple signal lines SIG include a signal line group 140 consisting of two or more signal lines SIG provided corresponding to each pixel column. Note that for ease of viewing, only one signal line SIG is shown per pixel column in FIG. 1.
  • the pixel circuits 111 of each pixel column are connected to at least one of the two or more signal lines SIG that make up the signal line group 140 corresponding to that pixel column.
  • the pixel circuits 111 of each pixel column are connected to, for example, any one of the two or more signal lines SIG that make up the signal line group 140 corresponding to that pixel column.
  • At least one pixel circuit 111 is connected to each signal line SIG.
  • the number of signal lines SIG connected to one pixel circuit 111 is not limited to one, and may be two or more. Signal line groups 140 do not have to be provided for all pixel columns, and one signal line SIG may be provided for some pixel columns.
  • the multiple signal lines SIG include a signal line SIGa provided in the first chip 200 and a signal line SIGb provided in the second chip 210.
  • the signal lines SIG may be distinguished as signal lines SIGa and SIGb.
  • the signal lines SIGa and SIGb which correspond in position in a plan view, are connected via through-hole wiring 170 that penetrates from the first chip 200 to the second chip 210.
  • a signal output from the pixel circuit 111 is transmitted to the AD conversion circuit 150, for example, via the signal line SIGa, through-hole wiring 170, and signal line SIGb.
  • the signal line group 140 is composed of two or more signal lines SIGa
  • the signal line group 140 is composed of two or more signal lines SIGb.
  • the AD conversion circuit 150 converts analog signals, which are signals transmitted from the pixel circuits 111 via the signal line SIG, into digital signals (analog-to-digital).
  • the AD conversion circuit 150 may perform processes such as correlated double sampling on the analog signals before AD conversion.
  • the digital signals converted by the AD conversion circuit 150 are, for example, sequentially output to the outside of the image sensor 100.
  • An AD conversion circuit 150 is provided for each pixel column.
  • the same number of AD conversion circuits 150 as the number of signal lines SIG that make up the signal line group 140 provided for each pixel column are provided for each pixel column.
  • one signal line SIG is connected to one AD conversion circuit 150. Note that, for ease of viewing, only one AD conversion circuit 150 is shown for each pixel column, just like the signal line SIG.
  • the detailed configuration of the signal line group 140 of multiple signal lines SIG will be described.
  • the following description of the configuration of the signal line group 140 applies to both the signal line group 140 consisting of two or more signal lines SIGa and the signal line group 140 consisting of two or more signal lines SIGb. Note that either the signal line group 140 consisting of two or more signal lines SIGa or the signal line group 140 consisting of two or more signal lines SIGb does not have to have the configuration described below.
  • Figure 3 is a plan view showing an example of a signal line group according to this embodiment.
  • Figure 4 is a cross-sectional view taken along line IV-IV in Figure 3.
  • Figure 5 is a cross-sectional view taken along line V-V in Figure 3.
  • Figure 6 is a cross-sectional view taken along line VI-VI in Figure 3.
  • Figure 7 is a cross-sectional view taken along line VII-VII in Figure 3.
  • Figure 3 shows a partial section of signal line group 140.
  • Figure 7 shows a cross-section of a partial section of line VII-VII that includes connection portion 50.
  • Figures 4 to 7 also show wiring 71 arranged below signal line group 140 and wiring 72 arranged above signal line group 140, along with signal lines SIG0 to SIG3 that make up signal line group 140.
  • wiring 71 and wiring 72 extend in a direction perpendicular to the extension direction of signal lines SIG0 to SIG3, but they may also extend in a different direction, for example, in the same direction as the extension direction of signal lines SIG0 to SIG3. Furthermore, wiring 41, 42, 71, 72 and via 51 are formed in an insulating material such as silicon dioxide, but the insulating material is not shown in Figures 3 to 7. This also applies to the diagrams related to signal line groups described below.
  • FIGS. 3 to 7 show an example in which the signal line group 140 is composed of four signal lines SIG, SIG0 to SIG3, which are arranged at different positions in a plan view.
  • the signal line group 140 corresponding to each pixel column has the structure shown in FIGS. 3 to 7, for example.
  • signal lines SIG0 to SIG3 when distinguishing between the four signal lines SIG, they will be described as signal lines SIG0 to SIG3. Note that there are no particular restrictions on the number of signal lines SIG that make up the signal line group 140, as long as it is two or more.
  • the signal lines SIG0 to SIG3 are adjacent to one another in a planar view.
  • signal lines, wiring, etc. adjacent to one another in a planar view means that the signal lines, wiring, etc. are adjacent to one another in a direction perpendicular to the extension direction of the signal lines, wiring, etc. in a planar view.
  • the signal lines SIG0 to SIG3 are not, for example, electrically connected to one another.
  • the signal lines SIG0 to SIG3 are arranged at equal intervals, and no wiring other than the signal lines SIG0 to SIG3 is arranged between the signal lines SIG0 to SIG3. Note that wiring other than the signal lines SIG0 to SIG3 may also be arranged between the signal lines SIG0 to SIG3.
  • each of the signal lines SIG0 to SIG3 is provided across multiple wiring layers 61, 62 that are stacked on top of each other.
  • wiring layer 61 and wiring layer 62 are stacked without any other wiring layer or semiconductor substrate in between.
  • Other wiring layers may be disposed between wiring layer 61 and wiring layer 62.
  • Each of the signal lines SIG0 to SIG3 includes multiple wirings 41, 42 arranged in different wiring layers 61, 62.
  • the multiple wirings 41, 42 are aligned in the extension direction (Y-axis direction) of the signal lines SIG0 to SIG3 in a planar view.
  • Wiring 41 is arranged in wiring layer 61
  • wiring 42 is arranged in wiring layer 62 located above wiring layer 61. Since Figure 3 shows only a partial section of the signal line group 140, each of the signal lines SIG0 to SIG3 may further include one or more wirings 41 and one or more wirings 42 in the extension direction.
  • each of the signal lines SIG0 to SIG3 includes one or more wirings 41 and one or more wirings 42 as the multiple wirings 41, 42.
  • the signal output from the pixel circuit 111 is transmitted toward the AD conversion circuit 150 while switching between the wirings 41 and 42 arranged in different wiring layers 61 and 62.
  • the multiple wirings 41 and 42 are formed from a metal such as copper or tungsten.
  • the multiple wirings 41, 42 are electrically connected to one another by vias 51.
  • the vias 51 are plugs made of a metal such as copper or tungsten.
  • the width of the vias 51 is smaller than the width of the wirings 41, 42, but it may be the same as the width of the wirings 41, 42, or may be larger than the width of the wirings 41, 42.
  • the width is the length in the direction (X-axis direction) perpendicular to the extension direction of the signal lines SIG0 to SIG3 in a plan view.
  • Each of the signal lines SIG0 to SIG3 includes a connection portion 50 to which wirings 41, 42 arranged on different wiring layers 61, 62 are connected.
  • the connection portion 50 is the portion where vias 51 are arranged in the extension direction of the signal lines SIG0 to SIG3 in a planar view.
  • the wiring through which the signal output from the pixel circuit 111 passes is switched between the wirings 41, 42 arranged on different wiring layers 61, 62.
  • the signal output from the pixel circuit 111 is transmitted between the wirings 41, 42 arranged on different wiring layers 61, 62 by the connection portion 50.
  • the multiple wirings 41, 42 do not overlap each other in a planar view, except at the connection portion 50.
  • This enables a configuration in which wirings arranged on the same wiring layer for adjacent signal lines SIG do not run parallel to each other, except at the connection portion 50.
  • the wiring 41 and the wiring 42 do not run parallel to each other, except at the connection portion 50. This reduces the parasitic capacitance between signal lines SIG0 and SIG1.
  • connection portion 50 In the extension direction of the signal lines SIG0 to SIG3 in a plan view, the position of the connection portion 50 is the same for each of the signal lines SIG0 to SIG3. Therefore, the connection portions 50 of each of the signal lines SIG0 to SIG3 are aligned in a direction perpendicular to the extension direction of the signal lines SIG0 to SIG3 in a plan view. By aligning the positions of the connection portions 50 of the signal lines SIG0 to SIG3 in the extension direction, it is possible to reduce the adjacent portions between the wirings 41 and 42 arranged in the same wiring layer in adjacent signal lines SIG, thereby reducing parasitic capacitance.
  • Figures 8 and 9 are diagrams for explaining the pitch at which the connection sections 50 are arranged.
  • Figures 8 and 9 show plan views of a partial section of the signal line group 140. Also, in Figures 8 and 9, the area where one pixel circuit 111 of a certain pixel column is formed is indicated for each pixel circuit 111 by a dashed rectangle.
  • each of the signal lines SIG0 to SIG3 can include a plurality of connection portions 50.
  • the pitch P1 at which the plurality of connection portions 50 are arranged is longer than the pitch P2 (the length of one unit of pixel circuit 111) at which the plurality of pixel circuits 111 are arranged along the column direction (Y-axis direction). This reduces the number of connection portions 50, reduces the wiring resistance in the signal lines SIG0 to SIG3, and enables faster signal readout.
  • the pitch P1 at which the plurality of connection portions 50 are arranged is more than twice the pitch P2 at which the plurality of pixel circuits 111 are arranged.
  • the pitch P1 at which the multiple connection parts 50 are arranged is an integer multiple of the pitch P2 at which the multiple pixel circuits 111 are arranged.
  • the integer is 1 or greater.
  • the pixel circuits 111 are arranged in the same pattern relative to the multiple wirings 41, 42, making it easier to align the parasitic capacitances of the multiple wirings 41, 42.
  • each of signal lines SIG0 to SIG3 includes a different-layer adjacent wiring portion 45 and a same-layer adjacent wiring portion 46.
  • different-layer adjacent wiring portion 45 is an unpatterned portion
  • same-layer adjacent wiring portion 46 is a portion patterned with dots.
  • the dot pattern indicating same-layer adjacent wiring portion 46 is for ease of viewing and does not indicate that a dot pattern is actually present. The same applies to the plan views of signal line groups described below.
  • the different-layer adjacent wiring portion 45 is a portion adjacent to other wirings arranged in the multiple wiring layers 61 and 62 in a planar view, and the portions where the wiring and the other wirings are adjacent are portions where the wiring and the other wirings are adjacent to each other and arranged in different wiring layers of the multiple wiring layers 61 and 62.
  • the same-layer adjacent wiring portion 46 is a portion adjacent to other wirings arranged in the multiple wiring layers 61 and 62 in a planar view, and the portions where the wiring and the other wirings are adjacent are portions where the wiring and the other wirings are adjacent to each other and arranged in the same wiring layer. In the example shown in FIG.
  • the other wirings are any of the multiple wirings 41 and 42 of the signal lines SIG0 to SIG3.
  • the other wirings may also be wirings other than the signal lines SIG0 to SIG3, not shown.
  • Wiring other than signal lines SIG0 to SIG3 includes wiring included in voltage lines for supplying a predetermined voltage to pixel circuit 111 or control lines for supplying control signals to pixel circuit 111.
  • each of the multiple wirings 41, 42 is arranged in a wiring layer of the multiple wiring layers 61, 62 that is different from the wiring layer in which the other adjacent wirings are arranged in a planar view, except for the section in which the connection section 50 is arranged in the signal lines SIG0 to SIG3.
  • the multiple wirings 41, 42 that are adjacent in a planar view are arranged in different wiring layers of the multiple wiring layers 61, 62, and are not adjacent in the same wiring layer.
  • the portion other than the connection portion 50 is a different-layer adjacent wiring portion 45, and the connection portion 50 is a same-layer adjacent wiring portion 46.
  • the wiring 41 arranged in the wiring layer 61, excluding the connection portion 50 is not adjacent to the wiring 41 in the planar view within the multiple wiring layers 61, 62, as the other adjacent wiring in the planar view is the wiring 42 arranged in the wiring layer 62, as the other adjacent wiring in the planar view within the multiple wiring layers 61, 62, as the other adjacent wiring, excluding the connection portion 50, is the wiring 41 arranged in the wiring layer 61, as the other adjacent wiring in the planar view.
  • signal lines SIG0 and SIG2 have the same pattern in the Y-axis direction in which multiple wirings 41, 42 are arranged in multiple wiring layers 61, 62, but this pattern is different from signal lines SIG1 and SIG3.
  • signal lines SIG1 and SIG3 have the same pattern in the Y-axis direction in which multiple wirings 41, 42 are arranged in multiple wiring layers 61, 62, but this pattern is different from signal lines SIG0 and SIG2.Furthermore, signal line SIG1 is arranged between signal lines SIG0 and SIG2, and signal line SIG2 is arranged between signal lines SIG1 and SIG3.
  • Figure 10 is a diagram for explaining the color filters of the pixel circuits 111 connected to the signal lines SIG0 to SIG3.
  • each pixel circuit 111 In each pixel circuit 111, light that has passed through the color filter enters the photoelectric conversion unit, and the pixel circuit 111 outputs a signal containing information corresponding to the color of the color filter.
  • each pixel circuit 111 has a color filter of either red (R), blue (B), or green (Gb or Gr), and multiple pixel circuits 111 are arranged in a Bayer array.
  • the colors of the color filters of the pixel circuits 111 are not limited to the above colors, and may be other colors such as cyan (Cy), magenta (Mg), or yellow (Ye).
  • signal lines SIG0 and SIG2 transmit signals output from pixel circuits 111 having color filters of the same color.
  • Signal lines SIG1 and SIG3 transmit signals output from pixel circuits 111 having color filters of the same color.
  • Signal lines SIG0 and SIG2, and signal lines SIG1 and SIG3 transmit signals output from pixel circuits 111 having color filters of different colors.
  • connection portion 50 wires among the multiple wires 41 and 42 that transmit signals having different color information are not adjacent within the same wiring layer of the multiple wiring layers 61 and 62, but wires that transmit signals having the same color information are adjacent within the same wiring layer.
  • the wiring 41 of signal line SIG0 is adjacent to the wiring 41 of signal line SIG2 but not adjacent to the wiring 41 of signal line SIG1 within wiring layer 61, excluding connection portion 50. This shortens the distance over which signals carrying different color information are transmitted between adjacent wirings within the same wiring layer, thereby suppressing degradation of signal characteristics.
  • the pixel circuit 111 does not have to have a color filter as described above, and the image sensor 100 may capture monochrome images such as black and white images or infrared images.
  • the image sensor 100 includes a plurality of signal lines SIG, including a signal line group 140, each of which is provided corresponding to a pixel column.
  • Each of the two or more signal lines SIG0 to SIG3 constituting the signal line group 140 includes a wire 41 arranged in the wiring layer 61 and a wire 42 arranged in the wiring layer 62.
  • Each of the signal lines SIG0 to SIG3 also includes a different-layer adjacent wiring portion 45, which is a portion adjacent to other wires arranged in the plurality of wiring layers 61, 62 in a planar view, and where the portions adjacent to the other wires are arranged in different wiring layers 61, 62.
  • signal lines SIG0 to SIG3 are provided for each pixel column, making it possible to simultaneously read out signals from two or more pixel circuits 111 in the same pixel column, thereby increasing the signal readout speed. Furthermore, providing signal lines SIG0 to SIG3 for each pixel column tends to shorten the distance between each of the signal lines SIG0 to SIG3 and other wiring, but by including the different-layer adjacent wiring section 45 in the signal lines SIG0 to SIG3, the distance between each of the signal lines SIG0 to SIG3 and other wiring can be increased. As a result, it is possible to suppress an increase in parasitic capacitance of the signal lines SIG0 to SIG3, which causes a longer time until the signals converge, and the signal readout speed can be improved.
  • wirings 41 and 42 are, for example, wirings that constitute control lines or voltage lines, and voltage fluctuations can occur. Voltage fluctuations in wirings 71 and 72 can cause noise in signals transmitted through wirings 41 and 42.
  • the magnitude of the parasitic capacitance between wiring 41 and wiring 71 and between wiring 42 and wiring 72 differs, resulting in different noise effects from wiring 71 and wiring 72. Therefore, considering a signal line group including a signal line consisting only of wiring 41 and a signal line consisting only of wiring 42, the influence of noise from one of wiring 71 and wiring 72 is greater for each signal line than from the other. In contrast, because each of signal lines SIG0 to SIG3 constituting signal line group 140 includes multiple wirings 41 and 42, it is possible to prevent the influence of noise from one of wirings 71 and 72 from being greater than the influence of noise from the other for each of signal lines SIG0 to SIG3. As a result, the uniformity of noise among signal lines SIG0 to SIG3 in signals from pixel circuit 111 can be improved.
  • the parasitic capacitance between wiring 41 and wiring 42 and the other wirings 71 and 72 may differ. Therefore, when considering a signal line group including a signal line consisting only of wiring 41 and a signal line consisting only of wiring 42, variations in parasitic capacitance between the signal lines and the other wirings 71 and 72 are likely to occur, making it necessary to wait for the signal on the signal line with the largest parasitic capacitance to converge when reading out the signal. In contrast, because each of signal lines SIG0 to SIG3 that make up signal line group 140 includes multiple wirings 41 and 42, variations in parasitic capacitance between signal lines SIG0 to SIG3 and the other wirings 71 and 72 are unlikely to occur, and the time required to wait for signal convergence when reading out the signal can be shortened.
  • the image sensor 100 can achieve both improved noise uniformity between the signal lines SIG0 to SIG3 and improved signal readout speed.
  • the difference in the total wiring length of one or more wirings 41 arranged in the same wiring layer 61 and the difference in the total wiring length of one or more wirings 42 arranged in the same wiring layer 62 are each 30% or less of the total wiring length of the multiple wirings 41, 42 of each signal line SIG0 to SIG3.
  • the difference between the total wiring length of one or more wirings 41 of signal line SIG0 and the total wiring length of one or more wirings 41 of signal line SIG1, and the difference between the total wiring length of one or more wirings 42 of signal line SIG0 and the total wiring length of one or more wirings 42 of signal line SIG1 are each 30% or less of the total wiring length of the multiple wirings 41, 42 of signal line SIG0 or signal line SIG1.
  • the same is true when comparing two signal lines SIG in combinations other than the combination of signal lines SIG0 and SIG1.
  • the total wiring length of one or more wirings 41 is the sum of the wiring lengths L1 of all wirings 41 included in the signal line SIG.
  • wiring length L1 is indicated by a solid arrow.
  • the total wiring length of one or more wirings 42 is the sum of the wiring lengths L2 of all wirings 42 included in the signal line SIG.
  • wiring length L2 is indicated by a dashed arrow.
  • the total wiring length of the multiple wirings 41, 42 is the sum of the wiring lengths L1 of all wirings 41 included in the signal line SIG and the wiring lengths L2 of all wirings 42.
  • the total wiring length of one or more wirings 41 arranged in the same wiring layer 61 is equivalent, and the total wiring length of one or more wirings 42 arranged in the same wiring layer 62 is equivalent.
  • the total wiring length of one or more wirings 41 of signal line SIG0 is equivalent to the total wiring length of one or more wirings 41 of signal line SIG1
  • the total wiring length of one or more wirings 42 of signal line SIG0 is equivalent to the total wiring length of one or more wirings 42 of signal line SIG1.
  • the difference in total wiring length is 30% or less of the total wiring length of the multiple wirings 41, 42.
  • the difference between the total wiring length of one or more wirings 41 of signal line SIG0 and the total wiring length of one or more wirings 42 of signal line SIG0 is 30% or less of the total wiring length of the multiple wirings 41, 42 of signal line SIG0.
  • signal lines SIG1 to SIG3 other than signal line SIG0.
  • the total wiring length of one or more wirings 41 arranged in each of the multiple wiring layers 61, 62 is equivalent to the total wiring length of one or more wirings 42.
  • the total wiring length of one or more wirings 41 of signal line SIG0 is equivalent to the total wiring length of one or more wirings 42 of signal line SIG0.
  • the lengths of the wirings arranged in different wiring layers of the multiple wiring layers 61, 62 are the same.
  • each of the multiple wirings 41, 42 of each of the signal lines SIG0 to SIG3, excluding the connection portion 50 is arranged in a wiring layer different from adjacent wirings of the multiple wirings 41, 42 of the signal lines SIG0 to SIG3 in a planar view.
  • the portions other than the connection portion 50 become different-layer adjacent wiring portions 45, further reducing the parasitic capacitance of each of the signal lines SIG0 to SIG3.
  • FIG. 11 is a diagram showing an example of signal lines formed on a chip in an image sensor according to this modified example. Note that, for ease of viewing, FIG. 11 focuses on the configuration of the signal lines SIG in the image sensor 101, and omits the illustration of other configurations. Also, for ease of viewing, FIG. 11 shows a thinned-out illustration of multiple signal lines SIG. Specifically, in FIG. 11, one signal line SIG is shown for every two or more signal lines SIG that make up the signal line group 141. The same applies to FIGS. 13 and 14, which will be described below.
  • the image sensor 101 according to this modification differs from the image sensor 100 according to embodiment 1 mainly in that the multiple signal lines SIG are split midway along the extension direction in a plan view.
  • the split signal lines SIG are electrically insulated from one another.
  • the split signal lines SIG are aligned along the extension direction.
  • a signal output from a pixel circuit 111 corresponding to the split position is transmitted to each of the split signal lines SIG.
  • each of the multiple signal lines SIGa provided on the first chip 200 and the multiple signal lines SIGb provided on the second chip 210 is divided partway along the extension direction. Furthermore, in a plan view, the position where the multiple signal lines SIGa are divided is partway along the pixel column. In a plan view, the position where the multiple signal lines SIGa are divided and the position where the multiple signal lines SIGb are divided are, for example, the same.
  • One of the divided signal lines SIGa is connected to one of the divided signal lines SIGb via a through-hole wiring 170.
  • the other of the divided signal lines SIGa is connected to the other of the divided signal lines SIGb via a through-hole wiring 170.
  • the signal lines SIGa and SIGb are divided into two, but they may be divided into three or more.
  • Each of the divided signal lines SIGb is connected, for example, to a separate AD conversion circuit 150. This enables even faster read operations.
  • FIG. 12 is a plan view showing an example of a signal line group according to this modified example.
  • FIG. 12 shows a partial section of signal line group 141 including the location where signal lines SIG0 to SIG3 are divided.
  • the following description of the configuration of signal line group 141 applies to both signal line group 141 consisting of two or more signal lines SIGa and signal line group 141 consisting of two or more signal lines SIGb. Note that either signal line group 141 consisting of two or more signal lines SIGa or signal line group 141 consisting of two or more signal lines SIGb does not have to have the configuration described below.
  • each of the signal lines SIG0 to SIG3 that make up the signal line group 141 is split midway in the extension direction when viewed in a plan view. Furthermore, each of the split signal lines SIG0 to SIG3 includes multiple wirings 41, 42, and has a structure similar to the signal lines SIG0 to SIG3 that make up the signal line group 140 of the image sensor 100 described above. This makes it possible to simultaneously improve noise uniformity between the signal lines SIG0 to SIG3 and increase the signal readout speed, as described above, and by splitting the signal lines SIG0 to SIG3, parasitic capacitance is reduced, enabling a further increase in readout speed.
  • each of the multiple signal lines SIGa and the multiple signal lines SIGb is divided midway in the extension direction, but this is not limited to this.
  • Figures 13 and 14 are diagrams showing another example of signal lines formed on a chip in an image sensor according to this modified example.
  • each of the split signal lines SIGa is connected to the signal line SIGb via a through-hole wiring 170 and a switch 175.
  • a switch 175 is provided corresponding to each of the split signal lines SIGa.
  • the switch 175 is provided on the first chip 200 and is arranged between the split signal line SIGa corresponding to each switch 175 and the through-hole wiring 170.
  • the switch 175 switches between conduction and non-conduction between the split signal lines SIGa and SIGb.
  • the operation of the switch 175 is controlled by, for example, the control circuit 130.
  • the control circuit 130 controls the switch 175 to, for example, connect the signal line SIGa and the signal line SIGb, which are connected to the pixel circuit 111 from which a signal is being read out, of the divided signal lines SIGa.
  • the switch 175 may also be provided in the second chip 210. In this case, through-wires 170 are also provided corresponding to each of the divided signal lines SIGa.
  • the signal line SIGa is connected to each of the split signal lines SIGb via the through-hole wiring 170 and the switch 175.
  • the switch 175 is provided corresponding to each of the split signal lines SIGb.
  • the switch 175 is provided on the second chip 210 and is arranged between the split signal line SIGb corresponding to each switch 175 and the through-hole wiring 170.
  • the control circuit 130 controls the switch 175 to allocate the signal destination among the split signal lines SIGb when signals are read from the pixel circuits 111 sequentially for each pixel row.
  • the switch 175 may also be provided on the first chip 200. In this case, through-hole wiring 170 is also provided corresponding to each of the divided signal lines SIGb.
  • Modification 2 Next, a description will be given of Modification 2 of Embodiment 1. The following description will focus on the differences between Embodiment 1 and Modification 1 of Embodiment 1, and the description of commonalities will be omitted or simplified.
  • FIG. 15 is a plan view showing an example of a signal line group according to this modified example.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI shown in FIG. 15.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 15.
  • FIG. 18 is a cross-sectional view taken along line XVIII-XVIII shown in FIG. 15.
  • FIG. 19 is a cross-sectional view taken along line XIX-XIX shown in FIG. 15.
  • FIG. 20 is a cross-sectional view taken along line XX-XX shown in FIG. 15.
  • FIG. 15 shows a partial section of signal line group 142.
  • FIGS. 16 to 20 show wiring 71 arranged below signal line group 142 and wiring 72 arranged above signal line group 142, along with signal lines SIG0 to SIG3 that make up signal line group 142.
  • the image sensor according to this modification has a configuration in which the signal line group 140 of the image sensor 100 according to embodiment 1 is replaced with a signal line group 142.
  • the signal line group 142 corresponding to each pixel column has the structure shown in, for example, Figures 15 to 20.
  • signal line group 142 differs from signal line group 140 according to embodiment 1 primarily in that each of signal lines SIG0 to SIG3 constituting signal line group 142 further includes wiring 43 disposed in wiring layer 63, and via 52 connecting wiring 42 and wiring 43. Note that, as in the above-described first modification, each of signal lines SIG0 to SIG3 constituting signal line group 142 may be divided midway in the extension direction in a planar view.
  • Each of the signal lines SIG0 to SIG3 that make up the signal line group 142 is arranged across multiple wiring layers 61, 62, and 63 that are stacked on top of each other.
  • wiring layer 61, wiring layer 62, and wiring layer 63 are stacked without any other wiring layer or semiconductor substrate in between.
  • Another wiring layer may be arranged at least between wiring layer 61 and wiring layer 62 and between wiring layer 62 and wiring layer 63.
  • Each of the signal lines SIG0 to SIG3 includes multiple wirings 41, 42, and 43 that are arranged in different wiring layers 61, 62, and 63.
  • each of the signal lines SIG0 to SIG3 the multiple wirings 41, 42, and 43 are aligned in the extension direction of the signal lines SIG0 to SIG3 (the Y-axis direction) in a planar view.
  • Wiring 43 is arranged in wiring layer 63.
  • 15 shows only a partial section of the signal line group 142, and therefore each of the signal lines SIG0 to SIG3 can further include one or more wirings 41, one or more wirings 42, and one or more wirings 43 in the extension direction.
  • each of the signal lines SIG0 to SIG3 includes one or more wirings 41, one or more wirings 42, and one or more wirings 43 as the multiple wirings 41, 42, 43.
  • a signal output from the pixel circuit 111 is transmitted to the AD conversion circuit 150 while switching between the wirings 41, 42, 43 arranged in different wiring layers 61, 62, 63.
  • signal line group 142 in each of signal lines SIG0 to SIG3, multiple wirings 41, 42, and 43 are electrically connected to each other by vias 51 and 52. Specifically, via 51 connects wiring 41 and wiring 42, and via 52 connects wiring 42 and wiring 43.
  • connection section 50 is a section that connects two of the multiple wiring lines 41, 42, and 43, and is made up of two wiring lines arranged in two different wiring layers among the multiple wiring lines 61, 62, and 63. In each of signal lines SIG0 to SIG3, the multiple wiring lines 41, 42, and 43 do not overlap each other in a planar view, except at connection section 50.
  • Signal line group 142 has the same characteristics as signal line group 140, except that signal lines SIG0 to SIG3 each include multiple wirings 41, 42, and 43 arranged in three wiring layers 61, 62, and 63. Therefore, the image sensor according to this modified example can also achieve both improved noise uniformity between signal lines SIG0 to SIG3 and improved signal readout speed.
  • Figure 21 is a plan view showing another example of a signal line group according to this modification.
  • Figure 22 is a cross-sectional view taken along line XXII-XXII in Figure 21.
  • Figure 23 is a cross-sectional view taken along line XXIII-XXIII in Figure 21.
  • Figure 21 shows a partial section of signal line group 142A.
  • Figures 22 and 23 show wiring 71 arranged below signal line group 142A and wiring 72 arranged above signal line group 142A, along with signal lines SIG0 to SIG3 that make up signal line group 142A.
  • cross-sectional view of signal line group 124A taken along line XVI-XVI in Figure 21 is the same as the cross-sectional view of signal line group 124 described above and shown in Figure 16. Furthermore, the cross-sectional view of the signal line group 124A taken along line XVII-XVII in FIG. 21 is the same as the cross-sectional view of the signal line group 124 described above and shown in FIG. 17. Furthermore, the cross-sectional view of the signal line group 124A taken along line XVIII-XVIII in FIG. 21 is the same as the cross-sectional view of the signal line group 124 described above and shown in FIG. 18.
  • the signal line group 124A has a different arrangement of connection parts 50 than the signal line group 124 shown in FIG. 15. Specifically, in the extension direction of the signal lines SIG0 to SIG3 in a plan view, the signal line group 124A has a location where one of the adjacent signal lines SIG has a connection part 50, while the other does not. For example, at the position of line XXII-XXII in FIG. 21, the signal lines SIG1 and SIG3 have connection parts 50, but the signal lines SIG0 and SIG2 do not have connection parts 50. This reduces the number of connection parts 50, reduces the wiring resistance of the signal lines SIG0 to SIG3, and enables faster signal readout.
  • signal lines SIG0 to SIG3 include portions where adjacent lines are not adjacent to each other in the same wiring layer in plan view, even at positions where connection portions 50 are located.
  • signal lines SIG0 to SIG3 include portions that are different-layer adjacent wiring portions 45, even at connection portions 50. This further reduces the parasitic capacitance between adjacent signal lines SIG.
  • signal line group 124A includes a portion where wiring 41 and wiring 43 are adjacent in plan view. Because wiring layer 62 exists between wiring layer 61, in which wiring 41 is arranged, and wiring layer 63, in which wiring 43 is arranged, parasitic capacitance is further reduced in the portion where wiring 41 and wiring 43 are adjacent.
  • Modification 3 Next, a description will be given of Modification 3 of Embodiment 1. The following description will focus on the differences between Embodiment 1 and Modifications 1 and 2 of Embodiment 1, and description of commonalities will be omitted or simplified.
  • FIG. 24 is a plan view showing an example of a signal line group according to this modification.
  • FIG. 25 is a cross-sectional view taken along line XXV-XXV in FIG. 24.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI in FIG. 24.
  • FIG. 27 is a cross-sectional view taken along line XXVII-XXVII in FIG. 24.
  • FIG. 28 is a cross-sectional view taken along line XXVIII-XXVIII in FIG. 24.
  • FIG. 24 shows a partial section of signal line group 143.
  • FIG. 28 shows a cross-section of a partial section taken along line XXVIII-XXVIII, including connection portion 50.
  • FIGS. 25 to 28 show wiring 71 arranged below signal line group 143 and wiring 72 arranged above signal line group 143, along with signal lines SIG0 to SIG3 that make up signal line group 143.
  • the image sensor according to this modification has a configuration in which the signal line group 140 of the image sensor 100 according to embodiment 1 is replaced with a signal line group 143.
  • the signal line group 143 corresponding to each pixel column has the structure shown in, for example, Figures 24 to 28.
  • signal line group 143 differs from signal line group 140 according to embodiment 1 primarily in that each of signal lines SIG0 to SIG3 constituting signal line group 143 has same-layer adjacent wiring sections 46 arranged in areas other than connection section 50.
  • each of signal lines SIG0 to SIG3 constituting signal line group 143 may be divided midway in the extension direction in a planar view.
  • each of signal lines SIG0 to SIG3 constituting signal line group 143 may further include wiring 43.
  • a predetermined section including connection section 50 is a same-layer adjacent wiring section 46, and the section outside of this predetermined section is a different-layer adjacent wiring section 45.
  • same-layer adjacent wiring section 46 in the section outside of connection section 50 for each of signal lines SIG0 to SIG3 it is possible to create space within wiring layers 61 and 62 in a direction perpendicular to signal lines SIG0 to SIG3, and, for example, it is possible to reduce the number of wiring layers by passing other wiring through this space.
  • the distance D between adjacent wiring portions 46 on the same layer is, for example, 30% or less of the total wiring length of the multiple wirings 41, 42 of each of the signal lines SIG0 to SIG3. This reduces the parasitic capacitance of each of the signal lines SIG0 to SIG3.
  • each of the multiple wirings 41, 42 in each of the signal lines SIG0 to SIG3 is arranged in a wiring layer of the multiple wiring layers 61, 62 that is different from the wiring layer in which the other adjacent wirings are arranged in a planar view, except for the section in which the connection section 50 is arranged in the signal lines SIG0 to SIG3.
  • the section in which the connection section 50 is arranged in the signal lines SIG0 to SIG3 is a section in which the connection sections 50 of the signal lines SIG0 to SIG3 are arranged adjacent to each other in the extension direction, and in the example shown in FIG. 24, this is the section indicated by the arrow indicating the distance D between the same-layer adjacent wiring sections 46.
  • FIG. 29 is a plan view showing another example of a signal line group according to this modification.
  • the signal line group 143A shown in Figure 29 has a configuration in which the vias 51 of the signal line group 143 are replaced with vias 53 that are wider than the vias 51.
  • the width of via 53 is greater than the width of each of the signal lines SIG0 to SIG3. This reduces the resistance at connection portion 50, reducing the wiring resistance of signal lines SIG0 to SIG3 and enabling faster signal readout. Furthermore, the overlap area between wiring 41, 42 and via 53 is wider, improving reliability and manufacturing yield.
  • Embodiment 2 Next, a description will be given of embodiment 2.
  • an imaging device including an imaging element according to the present disclosure will be described.
  • Figure 30 is a block diagram showing an example of the configuration of an imaging device according to this embodiment.
  • the imaging device 300 includes an imaging element 301, an imaging optical system 302, a signal processing unit 303, a drive circuit 304, and a system control unit 305.
  • the imaging device 300 is, for example, a digital still camera, a handy video recorder, or the like.
  • the imaging device 300 may also be an electronic device with imaging capabilities, such as a smartphone.
  • the imaging element 301 may be, for example, an imaging element according to any of the above-described first embodiment and each of the variations of that embodiment.
  • the imaging optical system 302 includes a lens and focuses light on the imaging surface of the imaging element 301.
  • the imaging optical system 302 may include a lens group including an autofocus lens and a zoom lens, and an aperture.
  • the signal processing unit 303 is a processing circuit that performs various signal processing on the output signal from the image sensor 301.
  • the drive circuit 304 controls the drive of the image sensor 301.
  • the drive circuit 304 receives a control signal corresponding to the drive mode from the system control unit 305, and supplies a drive mode signal to the image sensor 301.
  • the control circuit 130 When the drive mode signal is supplied to the image sensor 301, the control circuit 130 generates drive pulses corresponding to the drive mode signal and supplies them to each circuit within the image sensor 301.
  • the system control unit 305 controls the entire imaging device 300.
  • the system control unit 305 is, for example, a semiconductor integrated circuit.
  • imaging optical system 302 signal processing unit 303, drive circuit 304, and system control unit 305 may be provided within the imaging element 301, or may be provided in equipment external to the imaging device 300.
  • the imaging element according to the present disclosure is used in an imaging device, but this is not limited to this.
  • the imaging element according to the present disclosure may also be used in a distance measuring device.
  • imaging element and imaging device according to the present disclosure, as explained based on the above embodiment.
  • the imaging element and imaging device according to the present disclosure are not limited to the following examples.
  • an imaging element includes a plurality of pixel circuits arranged in a matrix in a planar view, and a plurality of signal lines extending in a column direction of the plurality of pixel circuits in the planar view and transmitting signals output from the plurality of pixel circuits, the plurality of signal lines being provided corresponding to pixel circuits in one column of the plurality of pixel circuits and including two or more signal lines arranged at different positions from each other in the planar view, each of the two or more signal lines being electrically connected to each other and arranged in the extension direction of the two or more signal lines in the planar view, and including a plurality of wirings in which one or more of the plurality of wirings are arranged in each of a plurality of wiring layers stacked on top of each other, and one of the two or more signal lines being adjacent to other wirings arranged in the planar view and including portions where the one signal line and the other wirings are adjacent to each other and arranged in different wiring layers
  • two or more signal lines are provided for one column of pixel circuits, making it possible to simultaneously read out signals from two or more pixel circuits in one column, thereby enabling a faster signal readout speed.
  • providing two or more signal lines for one column of pixel circuits tends to shorten the distance between each of the two or more signal lines and the other wiring, but by including a portion of one of the signal lines that is arranged in a different wiring layer from the other adjacent wiring, the distance between the other wiring and the signal lines can be increased. As a result, it is possible to suppress an increase in parasitic capacitance of the signal lines, which causes a longer time until signal convergence, and to improve the signal readout speed.
  • each of the two or more signal lines can uniformly affect the influence of noise from other wirings arranged above and below the two or more signal lines. Therefore, the image sensor according to this embodiment can achieve both improved noise uniformity between signal lines and improved signal readout speed.
  • an imaging element according to a second aspect of the present disclosure is an imaging element according to the first aspect, wherein, when two different signal lines among the two or more signal lines are compared, the difference in the total wiring length of the one or more wiring lines arranged in the same wiring layer is 30% or less of the total wiring length of the plurality of wiring lines.
  • an imaging element according to a third aspect of the present disclosure is an imaging element according to the first aspect, in which, when two different signal lines among the two or more signal lines are compared, the total wiring length of the one or more wiring lines arranged in the same wiring layer is the same.
  • an imaging element according to a fourth aspect of the present disclosure is an imaging element according to the second or third aspect, wherein, for each of the two or more signal lines, the difference in total wiring length when comparing the total wiring length of the one or more wirings arranged in each of the multiple wiring layers is 30% or less of the total wiring length of the multiple wirings.
  • an imaging element according to a fifth aspect of the present disclosure is an imaging element according to the second or third aspect, in which, for each of the two or more signal lines, the total wiring lengths of the one or more wirings arranged in each of the multiple wiring layers are the same when compared.
  • the lengths of the wiring placed on different wiring layers for each of the two or more signal lines are the same. This makes it even easier to avoid placing the wiring of adjacent signal lines in a planar view on the same wiring layer, further reducing the parasitic capacitance of each of the two or more signal lines.
  • an imaging element according to a sixth aspect of the present disclosure is an imaging element according to any one of the first to fifth aspects, wherein, in each of the two or more signal lines, the multiple wirings do not overlap each other in the planar view, except for connection portions where wirings arranged in different wiring layers are connected.
  • an imaging element according to a seventh aspect of the present disclosure is an imaging element according to any one of the first to sixth aspects, wherein each of the multiple wirings of the one signal line is arranged in a wiring layer different from the wiring layer in which other wirings arranged in the multiple wiring layers adjacent to each other in the planar view are arranged, except for a section in which a connection portion is arranged to connect wirings arranged in different wiring layers in the two or more signal lines.
  • an imaging element according to an eighth aspect of the present disclosure is an imaging element according to any one of the first to seventh aspects, wherein, in the extension direction of the two or more signal lines in the planar view, the positions of the connection portions to which wirings arranged in different wiring layers of the plurality of wirings are connected are the same for each of the two or more signal lines.
  • an imaging element according to a ninth aspect of the present disclosure is an imaging element according to any one of the first to seventh aspects, wherein, in the extension direction of the two or more signal lines in the planar view, the positions of the connection portions to which the wirings arranged in different wiring layers of the plurality of wirings are connected are different between adjacent signal lines among the two or more signal lines.
  • an imaging element according to a tenth aspect of the present disclosure is an imaging element according to any one of the first to ninth aspects, wherein each of the two or more signal lines includes a plurality of connection portions that connect wirings arranged in different wiring layers among the plurality of wirings, and the pitch at which the plurality of connection portions are arranged in the plan view is longer than the pitch at which the plurality of pixel circuits are arranged in the column direction.
  • an imaging element according to an eleventh aspect of the present disclosure is an imaging element according to any one of the first to tenth aspects, wherein each of the two or more signal lines includes a plurality of connection portions that connect wirings arranged in different wiring layers among the plurality of wirings, and the pitch at which the plurality of connection portions are arranged in the plan view is an integer multiple of the pitch at which the plurality of pixel circuits are arranged in the column direction.
  • pixel circuits are arranged in the same pattern for multiple wirings, making it easier to match the parasitic capacitance of multiple wirings.
  • an imaging element according to a twelfth aspect of the present disclosure is an imaging element according to any one of the first to eleventh aspects, in which, in the planar view, the two or more signal lines are divided midway in the extension direction.
  • an imaging element according to a thirteenth aspect of the present disclosure is an imaging element according to any one of the first to twelfth aspects, wherein the two or more signal lines include two signal lines having the same pattern in which the multiple wirings are arranged in the multiple wiring layers, and one or more signal lines having a different pattern from the two signal lines and arranged between the two signal lines, and signals output from pixel circuits having color filters of the same color are transmitted to the two signal lines.
  • an imaging device includes an imaging element according to any one of the first to thirteenth aspects.
  • the imaging device includes the above-described imaging element, which enables both improved noise uniformity between signal lines and improved signal readout speed.
  • This disclosure is widely applicable to imaging elements, imaging devices, etc.

Landscapes

  • Solid State Image Pick-Up Elements (AREA)

Abstract

撮像素子は、平面視において行列状に配置された複数の画素回路と、複数の画素回路から出力される信号が伝送される複数の信号線と、を備える。複数の信号線は、複数の画素回路のうちの１列の画素回路に対応して設けられる２以上の信号線（ＳＩＧ０からＳＩＧ３）を含む。２以上の信号線（ＳＩＧ０からＳＩＧ３）のそれぞれは、複数の配線（４１、４２）を含む。２以上の信号線（ＳＩＧ０からＳＩＧ３）のそれぞれでは、配線層（６１）に１以上の配線（４１）が配置され、配線層（６２）に１以上の配線（４２）が配置される。２以上の信号線（ＳＩＧ０からＳＩＧ３）のうちの１つの信号線（ＳＩＧ０）は、信号線（ＳＩＧ１）と平面視において隣り合う部分であって、信号線（ＳＩＧ０）と信号線（ＳＩＧ１）とが隣り合う部分同士が互いに異なる配線層に配置される部分を含む。

Description

撮像素子および撮像装置
　本開示は、撮像素子および撮像装置に関する。
　従来、画像を撮像する撮像素子が知られている。また、近年、撮像素子に対して、画素回路から信号を読み出す読み出し速度の高速化が望まれている。
　例えば、特許文献１は、撮像素子における高フレームレート化の技術を開示している。
特開２０２０－４８８８号公報
　特許文献１に開示されている技術では、行列状に配置された画素回路からの信号の読み出し速度を高めるために、画素回路の列毎に、当該信号を読み出すための信号線を複数配置している。しかし、画素回路の列毎に複数の信号線を配置すると、信号線同士が近接することによって信号線の寄生容量が大きくなりやすく、信号線での信号の収束までの時間が長くなり、信号の読み出し速度を十分に高めることができない場合が生じ得る。また、複数の信号線の間で、他の配線から受けるノイズの影響が異なり得る。
　そこで、本開示は、信号線間のノイズの均一性向上と信号の読み出し速度向上とを両立できる撮像素子等を提供する。
　本開示の一態様に係る撮像素子は、平面視において行列状に配置された複数の画素回路と、前記平面視において前記複数の画素回路の列方向に延伸し、前記複数の画素回路から出力される信号が伝送される複数の信号線と、を備え、前記複数の信号線は、前記複数の画素回路のうちの１列の画素回路に対応して設けられ、前記平面視において互いに異なる位置に配置される２以上の信号線を含み、前記２以上の信号線のそれぞれは、互いに電気的に接続されて、前記平面視において前記２以上の信号線の延伸方向に並ぶ複数の配線であって、互いに積層される複数の配線層のそれぞれに前記複数の配線のうちの１以上の配線が配置される複数の配線を含み、前記２以上の信号線のうちの１つの信号線は、前記複数の配線層に配置される他の配線と前記平面視において隣り合う部分であって、前記１つの信号線と前記他の配線とが隣り合う部分同士が互いに異なる配線層に配置される部分を含む。
　本開示の一態様に係る撮像装置は、上記撮像素子を備える。
　本開示によれば、信号線間のノイズの均一性向上と信号の読み出し速度向上とを両立できる。
図１は、実施の形態１に係る撮像素子の構成の一例を示す図である。 図２は、実施の形態１に係る撮像素子におけるチップの積層構成の一例を示す図である。 図３は、実施の形態１に係る信号線群の一例を示す平面図である。 図４は、図３で示されるＩＶ－ＩＶ線における断面図である。 図５は、図３で示されるＶ－Ｖ線における断面図である。 図６は、図３で示されるＶＩ－ＶＩ線における断面図である。 図７は、図３で示されるＶＩＩ－ＶＩＩ線における断面図である。 図８は、接続部が配置されるピッチを説明するための図である。 図９は、接続部が配置されるピッチを説明するための別の図である。 図１０は、信号線に接続される画素回路が有するカラーフィルタについて説明するための図である。 図１１は、実施の形態１の変形例１に係る撮像素子におけるチップに形成された信号線の一例を示す図である。 図１２は、実施の形態１の変形例１に係る信号線群の一例を示す平面図である。 図１３は、実施の形態１の変形例１に係る撮像素子におけるチップに形成された信号線の別の一例を示す図である。 図１４は、実施の形態１の変形例１に係る撮像素子におけるチップに形成された信号線のさらに別の一例を示す図である。 図１５は、実施の形態１の変形例２に係る信号線群の一例を示す平面図である。 図１６は、図１５で示されるＸＶＩ－ＸＶＩ線における断面図である。 図１７は、図１５で示されるＸＶＩＩ－ＸＶＩＩ線における断面図である。 図１８は、図１５で示されるＸＶＩＩＩ－ＸＶＩＩＩ線における断面図である。 図１９は、図１５で示されるＸＩＸ－ＸＩＸ線における断面図である。 図２０は、図１５で示されるＸＸ－ＸＸ線における断面図である。 図２１は、実施の形態１の変形例２に係る信号線群の別の一例を示す平面図である。 図２２は、図２０で示されるＸＸＩＩ－ＸＸＩＩ線における断面図である。 図２３は、図２０で示されるＸＸＩＩＩ－ＸＸＩＩＩ線における断面図である。 図２４は、実施の形態１の変形例３に係る信号線群の一例を示す平面図である。 図２５は、図２４で示されるＸＸＶ－ＸＸＶ線における断面図である。 図２６は、図２４で示されるＸＸＶＩ－ＸＸＶＩ線における断面図である。 図２７は、図２４で示されるＸＸＶＩＩ－ＸＸＶＩＩ線における断面図である。 図２８は、図２４で示されるＸＸＶＩＩＩ－ＸＸＶＩＩＩ線における断面図である。 図２９は、実施の形態１の変形例３に係る信号線群の別の一例を示す平面図である。 図３０は、実施の形態２に係る撮像装置の構成の一例を示すブロック図である。
　以下、本開示の実施の形態について、図面を用いて詳細に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の本実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、模式図であり、必ずしも厳密に図示したものではない。また、各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略または簡略化することがある。
　また、本明細書において、垂直、平行または一致などの要素間の関係性を示す用語、および、円形または矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。また、長さが同等であるとは、製造時の誤差などの差異を含む実質的に同等であることを意味する。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、「平面視」とは、チップの主面に垂直な方向、言い換えると、チップに含まれる半導体基板の厚み方向から見たときのことを言う。
　また、本明細書および図面において、Ｘ軸、Ｙ軸およびＺ軸は、三次元直交座標系の三軸を示している。以下は、Ｚ軸方向を半導体基板の厚み方向としている。また、Ｚ軸の負側を「下方」とし、Ｚ軸の正側を「上方」としている。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りのない限り、構成要素等の数または順序を意味するものではなく、同種の構成要素等の混同を避け、区別する目的で用いられている。
　（実施の形態１）
　［構成］
　まず、図１および図２を参照しながら、実施の形態１に係る撮像素子の全体構成について説明する。
　図１は、本実施の形態に係る撮像素子の構成の一例を示す図である。図２は、本実施の形態に係る撮像素子におけるチップの積層構成の一例を示す図である。なお、図１および図２においては、見やすさのため、説明に必要な回路等のみを図示しており、撮像素子１００は、図１および図２に示されていない構成要素を含み得る。例えば、撮像素子１００は、図示されていない電源回路、負荷回路、信号出力回路等を含み得る。
　図１に示されるように、本実施の形態に係る撮像素子１００は、複数の画素回路１１１で構成される画素アレイ１１０と、垂直走査回路１２０と、制御回路１３０と、複数のＡＤ変換回路１５０と、複数の信号線ＳＩＧと、複数の制御線ＣＯＮとを備える。
　また、図２に示されるように、撮像素子１００は、第１チップ２００と第２チップ２１０とが互いに積層された構造を有する。図２に示される例では、第１チップ２００と第２チップ２１０とは、第１チップ２００および第２チップ２１０の厚み方向であるＺ軸方向に沿って積層されている。第１チップ２００および第２チップ２１０のそれぞれは、例えば、半導体基板と、半導体基板上に形成された複数の配線層を有する。複数の配線層のそれぞれは、絶縁材料と絶縁材料中に設けられた配線、ビア、コンタクト等を含む。なお、図２では、第１チップ２００および第２チップ２１０を、第１チップ２００および第２チップ２１０の厚みを無視した平面で模式的に示している。
　第１チップ２００は、例えば、画素アレイ１１０が配置される画素回路チップである。撮像素子１００は、例えば、ＢＳＩ（Ｂａｃｋ　Ｓｉｄｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ）型イメージセンサであり、上方側である第１チップ２００の半導体基板の裏面側（複数の配線層側とは反対側）に光が入射する。画素アレイ１１０は、第１チップ２００の半導体基板に形成される。第２チップ２１０は、例えば、垂直走査回路１２０、制御回路１３０および複数のＡＤ変換回路１５０が配置されるロジック回路チップである。垂直走査回路１２０、制御回路１３０および複数のＡＤ変換回路１５０は、第２チップ２１０の半導体基板に形成される。なお、第１チップ２００および第２チップ２１０への回路の配置は上記の例に限らない。例えば、垂直走査回路１２０、制御回路１３０および複数のＡＤ変換回路１５０のうちの少なくとも一部が第１チップ２００または第１チップ２００および第２チップ２１０以外のチップに配置されてもよい。また、撮像素子１００は、第１チップ２００と第２チップ２１０とが積層された構造を有さずに、第１チップ２００に撮像素子１００の全ての回路が配置される構造であってもよい。また、垂直走査回路１２０、制御回路１３０および複数のＡＤ変換回路１５０のうちの少なくとも１つが撮像素子１００に備えられなくてもよい。
　複数の画素回路１１１は、平面視において、行列状に配置される。図１で示される例では、複数の画素回路１１１は、列１から列ＭまでのＭ列および行１から行ＮまでのＮ行に配列されている。ここで、ＭおよびＮは、それぞれ、２以上の整数である。また、各列に画素回路１１１が並ぶ方向は列方向であり、各行に画素回路１１１が並ぶ方向は行方向である。図２に示される例では、列方向はＹ軸方向であり、行方向はＹ軸方向に直交するＸ軸方向である。また、以下では、複数の画素回路１１１の列を「画素列」と称し、複数の画素回路１１１の行を「画素行」と称する場合がある。
　複数の画素回路１１１のそれぞれは、光の入射によって電荷を生成する光電変換部と、光電変換部で生成された電荷に基づく信号を出力する検出回路とを有する。複数の画素回路１１１のそれぞれは、光電変換部への光の入射量に応じた信号を複数の信号線ＳＩＧに出力する。
　光電変換部は、例えば、半導体基板に形成されたフォトダイオード等の光電変換素子である。検出回路は、例えば、半導体基板に形成された複数のトランジスタを含む。検出回路の各トランジスタは、制御線ＣＯＮに接続され、制御線ＣＯＮから供給される制御信号に基づいて動作する。なお、図１においては、見やすさのため制御線ＣＯＮを画素行毎に１つのみ示しているが、撮像素子１００は、画素行毎に２以上の制御線ＣＯＮを含み得る。
　垂直走査回路１２０は、複数の画素回路１１１の駆動を制御する。垂直走査回路１２０に制御される複数の画素回路１１１の駆動としては、露光、リセットおよび読み出し動作等が挙げられる。垂直走査回路１２０は、複数の制御線ＣＯＮを介して複数の画素回路１１１の制御を行うための制御信号を複数の画素回路１１１に供給する。読み出し動作は、例えば、１以上の画素行単位で行われる。後述するように、撮像素子１００は、画素列毎に２以上の信号線ＳＩＧを備えるため、２行以上の画素回路１１１に対して同時に読み出し動作を行うことが可能である。
　制御回路１３０は、例えば、撮像素子１００の外部から与えられる指令データ、クロックなどを受け取って撮像素子１００の全体を制御する。制御回路１３０は、例えば、垂直走査回路１２０および複数のＡＤ変換回路１５０などに駆動信号を供給する。制御回路１３０は、例えば１以上のプロセッサを含むマイクロコントローラによって実現され得る。制御回路１３０の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。
　複数の信号線ＳＩＧには、複数の画素回路１１１から出力される信号が伝送される。各信号線ＳＩＧは、画素回路１１１からＡＤ変換回路１５０への電気的な接続経路に設けられる。複数の信号線ＳＩＧは、平面視において複数の画素回路１１１の列方向に延伸する。
　図２に示されるように、複数の信号線ＳＩＧは、画素列毎に対応して設けられた２以上の信号線ＳＩＧで構成される信号線群１４０を含む。なお、図１においては、見やすさのため信号線ＳＩＧを画素列毎に１つのみ示している。
　各画素列の画素回路１１１は、各画素列に対応する信号線群１４０を構成する２以上の信号線ＳＩＧのうちの少なくとも１つの信号線ＳＩＧに接続される。各画素列の画素回路１１１は、例えば、各画素列に対応する信号線群１４０を構成する２以上の信号線ＳＩＧのうちのいずれか１つの信号線ＳＩＧに接続される。また、各信号線ＳＩＧには、少なくとも１つの画素回路１１１が接続される。なお、１つの画素回路１１１に接続される信号線ＳＩＧの数は１つに限らず、２つ以上であってもよい。また、全ての画素列に対応して信号線群１４０が設けられなくてもよく、一部の画素列に対しては１つの信号線ＳＩＧが設けられていてもよい。
　また、図２で示される例では、複数の信号線ＳＩＧは、第１チップ２００に設けられた信号線ＳＩＧａと第２チップ２１０に設けられた信号線ＳＩＧｂとを含む。以下では、信号線ＳＩＧを信号線ＳＩＧａと信号線ＳＩＧｂとで区別して表現する場合がある。平面視において位置が対応する信号線ＳＩＧａと信号線ＳＩＧｂとは、第１チップ２００内から第２チップ２１０内に貫通する貫通配線１７０を介して接続されている。画素回路１１１から出力される信号は、例えば、信号線ＳＩＧａ、貫通配線１７０および信号線ＳＩＧｂを経由してＡＤ変換回路１５０に伝送される。第１チップ２００において、信号線群１４０は、２以上の信号線ＳＩＧａで構成され、第２チップ２１０において、信号線群１４０は、２以上の信号線ＳＩＧｂで構成される。
　ＡＤ変換回路１５０は、画素回路１１１から信号線ＳＩＧを介して伝送される信号であるアナログ信号をデジタル信号にＡＤ（アナログ－デジタル）変換する。ＡＤ変換回路１５０は、ＡＤ変換前のアナログ信号に対して相関二重サンプリング等の処理を行ってもよい。ＡＤ変換回路１５０で変換されたデジタル信号は、例えば、順次、撮像素子１００の外部に出力される。
　ＡＤ変換回路１５０は、画素列毎に対応して設けられる。例えば、画素列毎に設けられた信号線群１４０を構成する信号線ＳＩＧの数と同じ数のＡＤ変換回路１５０が画素列毎に設けられる。例えば、１つのＡＤ変換回路１５０に対して、１つの信号線ＳＩＧが接続される。なお、図１においては、見やすさのため、信号線ＳＩＧと同様に、ＡＤ変換回路１５０を画素列毎に１つのみ示している。
　次に、複数の信号線ＳＩＧの信号線群１４０の詳細構成について説明する。以下での信号線群１４０の構成の説明は、２以上の信号線ＳＩＧａで構成される信号線群１４０および２以上の信号線ＳＩＧｂで構成される信号線群１４０のいずれにも適用される。なお、２以上の信号線ＳＩＧａで構成される信号線群１４０および２以上の信号線ＳＩＧｂで構成される信号線群１４０の一方は、以下で説明する構成を有していなくてもよい。
　図３は、本実施の形態に係る信号線群の一例を示す平面図である。図４は、図３で示されるＩＶ－ＩＶ線における断面図である。図５は、図３で示されるＶ－Ｖ線における断面図である。図６は、図３で示されるＶＩ－ＶＩ線における断面図である。図７は、図３で示されるＶＩＩ－ＶＩＩ線における断面図である。図３では、信号線群１４０のうちの一部の区間が示されている。また、図７では、ＶＩＩ－ＶＩＩ線のうちの接続部５０を含む一部の区間の断面が示されている。また、図４から図７では、信号線群１４０の下方に配置される配線７１および信号線群１４０の上方に配置される配線７２が、信号線群１４０を構成する信号線ＳＩＧ０からＳＩＧ３と共に示されている。図４から図７で示される例では、配線７１および配線７２は、信号線ＳＩＧ０からＳＩＧ３の延伸方向と直交する方向に延伸しているが、当該方向とは別の方向、例えば、信号線ＳＩＧ０からＳＩＧ３の延伸方向と同じ方向に延伸していてもよい。また、配線４１、４２、７１、７２およびビア５１は、例えば、二酸化ケイ素等の絶縁材料中に形成されているが、図３から図７では絶縁材料の図示は省略されている。これは、以降で説明する信号線群に関する図においても同様である。
　図３から図７では、信号線群１４０が、平面視において互いに異なる位置に配置される４つの信号線ＳＩＧである信号線ＳＩＧ０からＳＩＧ３で構成される例が示されている。各画素列に対応する信号線群１４０は、例えば、図３から図７で示される構造を有する。以下では、４つの信号線ＳＩＧを区別する場合には、信号線ＳＩＧ０からＳＩＧ３として説明する。なお、信号線群１４０を構成する信号線ＳＩＧの数は、２以上であれば特に制限されない。
　信号線ＳＩＧ０からＳＩＧ３は、平面視において互いに隣り合っている。本明細書において、平面視において信号線および配線等が隣り合うとは、特に言及しない限り、平面視において信号線および配線等の延伸方向に直交する方向において隣り合うことを意味する。信号線ＳＩＧ０からＳＩＧ３は、例えば、互いに電気的には接続されていない。図３で示される例では、信号線ＳＩＧ０からＳＩＧ３は、等間隔で並び、信号線ＳＩＧ０からＳＩＧ３の間に、信号線ＳＩＧ０からＳＩＧ３以外の配線が配置されていない。なお、信号線ＳＩＧ０からＳＩＧ３の間に、信号線ＳＩＧ０からＳＩＧ３以外の配線が配置されていてもよい。
　図３から図７に示されるように、信号線ＳＩＧ０からＳＩＧ３のそれぞれは、互いに積層される複数の配線層６１、６２にまたがって設けられている。図示されている例では、配線層６１と配線層６２とは他の配線層および半導体基板を介さずに積層されている。配線層６１と配線層６２との間に他の配線層が配置されていてもよい。
　信号線ＳＩＧ０からＳＩＧ３のそれぞれは、互いに異なる配線層６１、６２に配置される複数の配線４１、４２を含む。信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、複数の配線４１、４２は、平面視において信号線ＳＩＧ０からＳＩＧ３の延伸方向（Ｙ軸方向）に並ぶ。配線４１は、配線層６１に配置され、配線４２は、配線層６１の上方に位置する配線層６２に配置される。図３では、信号線群１４０のうちの一部の区間が示されているため、信号線ＳＩＧ０からＳＩＧ３のそれぞれは、延伸方向において、さらに１以上の配線４１および１以上の配線４２を含みうる。つまり、信号線ＳＩＧ０からＳＩＧ３のそれぞれは、複数の配線４１、４２として、１以上の配線４１および１以上の配線４２を含む。信号線ＳＩＧ０からＳＩＧ３のそれぞれでは、画素回路１１１から出力された信号は、互いに異なる配線層６１、６２に配置された配線４１、４２で通る配線が切り替わりながらＡＤ変換回路１５０に向かって伝送される。複数の配線４１、４２は、例えば、銅またはタングステン等の金属で形成される。
　信号線ＳＩＧ０からＳＩＧ３のそれぞれでは、複数の配線４１、４２は、ビア５１によって互いに電気的に接続される。ビア５１は、例えば、銅またはタングステン等の金属で形成されるプラグである。図６で示される例では、ビア５１の幅は、配線４１、４２の幅よりも小さいが、配線４１、４２の幅と同じであってもよく、配線４１、４２の幅よりも大きくてもよい。ここで、幅は、平面視において信号線ＳＩＧ０からＳＩＧ３の延伸方向と直交する方向（Ｘ軸方向）の長さである。
　信号線ＳＩＧ０からＳＩＧ３のそれぞれは、互いに異なる配線層６１、６２に配置される配線４１、４２が接続される接続部５０を含む。接続部５０は、平面視における信号線ＳＩＧ０からＳＩＧ３の延伸方向において、ビア５１が配置される部分である。接続部５０では、画素回路１１１から出力された信号が通る配線が、互いに異なる配線層６１、６２に配置された配線４１、４２の間で切り替わる。信号線ＳＩＧ０からＳＩＧ３のそれぞれでは、画素回路１１１から出力された信号は、接続部５０によって互いに異なる配線層６１、６２に配置された配線４１、４２間で伝送される。信号線ＳＩＧ０からＳＩＧ３のそれぞれでは、平面視において、複数の配線４１、４２同士は、接続部５０を除き重ならない。これにより、隣り合う信号線ＳＩＧにおいて同じ配線層に配置される配線が、接続部５０を除き、並走しない構成が可能になる。例えば、信号線ＳＩＧ０と信号線ＳＩＧ１とで、配線４１同士、および、配線４２同士が、接続部５０を除き、並走しない。よって、信号線ＳＩＧ０と信号線ＳＩＧ１との間の寄生容量が低減される。
　平面視における信号線ＳＩＧ０からＳＩＧ３の延伸方向において、信号線ＳＩＧ０からＳＩＧ３のそれぞれでは、接続部５０の位置は互いに同じである。そのため、信号線ＳＩＧ０からＳＩＧ３のそれぞれの接続部５０は、平面視における信号線ＳＩＧ０からＳＩＧ３の延伸方向に直交する方向に沿って並んでいる。延伸方向における信号線ＳＩＧ０からＳＩＧ３の接続部５０の位置が揃うことで、隣り合う信号線ＳＩＧにおいて、同じ配線層に配置される配線４１同士および配線４２同士が隣り合う部分を減らすことが可能になり、寄生容量の低減が可能になる。
　ここで、接続部５０が配置されるピッチ（間隔）について説明する。図８および図９は、接続部５０が配置されるピッチを説明するための図である。図８および図９では、信号線群１４０のうちの一部の区間の平面図が示されている。また、図８および図９では、ある画素列の１つの画素回路１１１が形成される領域が破線の四角で画素回路１１１毎に示されている。
　図８および図９に示されるように、信号線ＳＩＧ０からＳＩＧ３のそれぞれは、接続部５０を複数含み得る。平面視において、複数の接続部５０が配置されるピッチＰ１は、複数の画素回路１１１が列方向（Ｙ軸方向）に沿って配置されるピッチＰ２（画素回路１１１の１つ単位の長さ）よりも長い。これにより、接続部５０の数を減らして、信号線ＳＩＧ０からＳＩＧ３における配線抵抗を低減し、信号の読み出しを高速化できる。図８および図９に示される例では、複数の接続部５０が配置されるピッチＰ１は、複数の画素回路１１１が配置されるピッチＰ２の２倍以上である。
　また、図９で示される例では、複数の接続部５０が配置されるピッチＰ１は、複数の画素回路１１１が配置されるピッチＰ２の整数倍である。ここでの整数は、１以上である。これにより、信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、複数の配線４１、４２に対して同じパターンで画素回路１１１が配置されるため、複数の配線４１、４２の寄生容量が揃いやすくなる。
　再び、図３から図７を参照し、信号線ＳＩＧ０からＳＩＧ３のそれぞれは、異層隣接配線部４５と、同層隣接配線部４６とを含む。図３においては、信号線ＳＩＧ０からＳＩＧ３のうち、異層隣接配線部４５は模様が付されていない部分であり、同層隣接配線部４６は網点の模様が付されている部分である。図３において、同層隣接配線部４６を示す網点の模様は見やすさのためであり、実際に網点の模様が付されていることを示すものではない。これらは、以降で説明する信号線群の平面図においても同様である。
　信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、異層隣接配線部４５は、複数の配線層６１、６２に配置される他の配線と平面視において隣り合う部分であって、自身と他の配線とが隣り合う部分同士が複数の配線層６１、６２のうちの互いに異なる配線層に配置される部分である。また、信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、同層隣接配線部４６は、複数の配線層６１、６２に配置される他の配線と平面視において隣り合う部分であって、自身と他の配線とが隣り合う部分同士が互いに同じ配線層に配置される部分である。図３で示される例では、信号線ＳＩＧ０からＳＩＧ３が平面視において互いに隣り合うため、上記の他の配線は、信号線ＳＩＧ０からＳＩＧ３の複数の配線４１、４２のいずれかである。なお、上記の他の配線は、図示されていない信号線ＳＩＧ０からＳＩＧ３以外の配線であってもよい。信号線ＳＩＧ０からＳＩＧ３以外の配線としては、画素回路１１１に所定の電圧を供給するための電圧線または画素回路１１１に制御信号を供給するための制御線等に含まれる配線が挙げられる。
　信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、複数の配線４１、４２のそれぞれは、信号線ＳＩＧ０からＳＩＧ３において接続部５０が配置される区間を除き、複数の配線層６１、６２のうち、平面視において隣り合う他の配線が配置される配線層とは異なる配線層に配置される。つまり、信号線ＳＩＧ０からＳＩＧ３において、接続部５０が配置される区間を除き、複数の配線４１、４２のうちの平面視において隣り合う配線は、複数の配線層６１、６２のうちの互いに異なる配線層に配置され、同じ配線層内で隣り合わない。
　図３で示される例では、信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、接続部５０以外の部分は異層隣接配線部４５であり、接続部５０は同層隣接配線部４６である。具体的には、信号線ＳＩＧ０からＳＩＧ３のそれぞれでは、配線層６１に配置される配線４１は、接続部５０を除き、複数の配線層６１、６２内で平面視において隣り合う他の配線が配線層６２に配置される配線４２であり、平面視において配線４１とは隣り合わない。また、信号線ＳＩＧ０からＳＩＧ３のそれぞれでは、配線層６２に配置される配線４２は、接続部５０を除き、複数の配線層６１、６２内で平面視において隣り合う他の配線が配線層６１に配置される配線４１であり、平面視において配線４２とは隣り合わない。
　また、図３から図６に示されるように、信号線ＳＩＧ０と信号線ＳＩＧ２とは、Ｙ軸方向において、複数の配線４１、４２が複数の配線層６１、６２に配置されるパターンが互いに同じであり、信号線ＳＩＧ１および信号線ＳＩＧ３と当該パターンが異なる。また、信号線ＳＩＧ１と信号線ＳＩＧ３とは、Ｙ軸方向において、複数の配線４１、４２が複数の配線層６１、６２に配置されるパターンが互いに同じであり、信号線ＳＩＧ０および信号線ＳＩＧ２と当該パターンが異なる。また、信号線ＳＩＧ１は、信号線ＳＩＧ０と信号線ＳＩＧ２との間に配置され、信号線ＳＩＧ２は、信号線ＳＩＧ１と信号線ＳＩＧ３との間に配置される。
　ここで、信号線ＳＩＧ０からＳＩＧ３に接続される画素回路１１１が有するカラーフィルタについて説明する。図１０は、信号線ＳＩＧ０からＳＩＧ３に接続される画素回路１１１が有するカラーフィルタについて説明するための図である。
　各画素回路１１１では、カラーフィルタを透過した光が光電変換部に入射し、画素回路１１１からはカラーフィルタの色に対応する情報を含む信号が出力される。図１０で示される例では、各画素回路１１１は、赤（Ｒ）、青（Ｂ）および緑（ＧｂまたはＧｒ）のいずれかのカラーフィルタを有し、複数の画素回路１１１がベイヤ配列で配置されている。なお、画素回路１１１が有するカラーフィルタの色は、上記の色に限らず、シアン（Ｃｙ）、マゼンタ（Ｍｇ）、黄（Ｙｅ）等、上記以外の色であってもよい。
　図１０に示されるように、信号線ＳＩＧ０と信号線ＳＩＧ２とには、同色のカラーフィルタを有する画素回路１１１から出力される信号が伝送される。また、信号線ＳＩＧ１と信号線ＳＩＧ３とには、同色のカラーフィルタを有する画素回路１１１から出力される信号が伝送される。また、信号線ＳＩＧ０および信号線ＳＩＧ２と信号線ＳＩＧ１および信号線ＳＩＧ３とでは、互いに異なる色のカラーフィルタを有する画素回路１１１から出力される信号が伝送される。これにより、信号線ＳＩＧ０からＳＩＧ３では、接続部５０を除き、複数の配線４１、４２のうち異なる色の情報を有する信号が伝送される配線が複数の配線層６１、６２における同じ配線層内では隣り合わず、同じ色の情報を有する信号が伝送される配線が同じ配線層内では隣り合う。例えば、図３から図７に示されるように、信号線ＳＩＧ０の配線４１は、接続部５０を除き、配線層６１内では信号線ＳＩＧ１の配線４１とは隣り合わずに信号線ＳＩＧ２の配線４１と隣り合う。そのため、異なる色の情報を有する信号が同じ配線層内で隣り合う配線を伝送される距離を短くでき、信号の特性劣化を抑制できる。
　なお、画素回路１１１は上記のようなカラーフィルタを有していなくてもよく、撮像素子１００は、白黒画像または赤外線画像等のモノカラーの画像を撮像してもよい。
　［効果等］
　以上のように、本実施の形態に係る撮像素子１００は、画素列毎に対応して設けられる信号線群１４０を含む複数の信号線ＳＩＧを備える。信号線群１４０を構成する２以上の信号線ＳＩＧ０からＳＩＧ３のそれぞれは、配線層６１に配置される配線４１および配線層６２に配置される配線４２を含む。また、信号線ＳＩＧ０からＳＩＧ３のそれぞれは、複数の配線層６１、６２に配置される他の配線と平面視において隣り合う部分であって、自身と他の配線とが隣り合う部分同士が互いに異なる配線層６１、６２に配置される部分である異層隣接配線部４５を含む。
　これにより、撮像素子１００では、画素列毎に信号線ＳＩＧ０からＳＩＧ３が設けられるため、同じ画素列の２以上の画素回路１１１から同時に信号の読み出しが可能になり、信号の読み出し速度の高速化が可能である。また、画素列毎に信号線ＳＩＧ０からＳＩＧ３が設けられることで、信号線ＳＩＧ０からＳＩＧ３のそれぞれで他の配線との距離が短くなりやすいが、信号線ＳＩＧ０からＳＩＧ３が異層隣接配線部４５を含むことで、他の配線との距離を長くすることができる。その結果、信号の収束までの時間が長くなる原因となる信号線ＳＩＧ０からＳＩＧ３の寄生容量の増大を抑制でき、信号の読み出し速度を向上できる。
　また、信号線ＳＩＧ０からＳＩＧ３のそれぞれが互いに異なる配線層６１、６２に配置される配線４１、４２を含むことで、信号線ＳＩＧ０からＳＩＧ３の上方および下方に配置される他の配線７１、７２から受けるノイズの影響を均一化できる。具体的には、図４から図７に示されるように、配線４１は、配線４２よりも配線７１の近くに配置されるため、配線４２と比べて、配線７１との寄生容量が大きくなる。逆に、配線４２は、配線４１よりも配線７２の近くに配置されるため、配線４１と比べて、配線７２との寄生容量が大きい。配線７１、７２は、例えば、制御線または電圧線を構成する配線であり、電圧の変動が生じ得る。配線７１、７２の電圧の変動は、配線４１、４２を伝送される信号のノイズの原因となる。そのため、配線４１と配線４２とで、配線７１との寄生容量、および、配線７２との寄生容量の大きさが異なるため、配線７１から受けるノイズの影響と、配線７２から受けるノイズの影響とが異なることになる。そのため、配線４１のみで構成される信号線と配線４２のみで構成される信号線とを含む信号線群を考えた場合、各信号線では、配線７１および配線７２の一方から受けるノイズの影響が他方から受けるノイズの影響よりも大きくなる。これに対して、信号線群１４０を構成する信号線ＳＩＧ０からＳＩＧ３のそれぞれは複数の配線４１、４２を含むため、信号線ＳＩＧ０からＳＩＧ３のそれぞれで、配線７１および配線７２の一方から受けるノイズの影響が他方から受けるノイズの影響よりも大きくなることを抑制できる。その結果、画素回路１１１からの信号における信号線ＳＩＧ０からＳＩＧ３間のノイズの均一性を向上できる。
　また、配線４１と配線４２とで、他の配線７１、７２との寄生容量が異なり得る。そのため、配線４１のみで構成される信号線と配線４２のみで構成される信号線とを含む信号線群を考えた場合、信号線間で、他の配線７１、７２との寄生容量のばらつきが生じやすく、信号の読み出しの際に最も寄生容量の大きい信号線の信号の収束を待つ必要がでてくる。これに対して、信号線群１４０を構成する信号線ＳＩＧ０からＳＩＧ３のそれぞれは複数の配線４１、４２を含むため、信号線ＳＩＧ０からＳＩＧ３間で他の配線７１、７２との寄生容量のばらつきが生じにくく、信号の読み出しの際に信号の収束を待つ時間を短くできる。
　以上のことから、本実施の形態に係る撮像素子１００では、信号線ＳＩＧ０からＳＩＧ３間のノイズの均一性向上と信号の読み出し速度向上とを両立できる。
　ここで信号線群１４０の信号線ＳＩＧ０からＳＩＧ３における配線４１、４２の長さについて図３を参照しながら説明する。
　信号線ＳＩＧ０からＳＩＧ３における互いに異なる２つの信号線ＳＩＧを比較した場合に、同じ配線層６１に配置される１以上の配線４１の総配線長の差、および、同じ配線層６２に配置される１以上の配線４２の総配線長の差はそれぞれ、各信号線ＳＩＧ０からＳＩＧ３の複数の配線４１、４２の総配線長の３０％以下である。具体例として、信号線ＳＩＧ０と信号線ＳＩＧ１とを比較した場合で説明すると、信号線ＳＩＧ０の１以上の配線４１の総配線長と信号線ＳＩＧ１の１以上の配線４１の総配線長との差、および、信号線ＳＩＧ０の１以上の配線４２の総配線長と信号線ＳＩＧ１の１以上の配線４２の総配線長との差は、それぞれ、信号線ＳＩＧ０または信号線ＳＩＧ１の複数の配線４１、４２の総配線長の３０％以下である。信号線ＳＩＧ０と信号線ＳＩＧ１との組み合わせ以外の組み合わせの２つの信号線ＳＩＧを比較した場合も同様である。これにより、信号線ＳＩＧ０からＳＩＧ３の間で、複数の配線層６１、６２のうち同じ配線層に配置される配線の配線長の差が小さくなり、他の配線７１、７２から受けるノイズの影響、および、他の配線７１、７２との寄生容量の差が小さくなる。
　信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、１以上の配線４１の総配線長は、信号線ＳＩＧに含まれる全ての配線４１の配線長Ｌ１の合計である。図３において、配線長Ｌ１は実線の矢印で示されている。また、信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、１以上の配線４２の総配線長は、信号線ＳＩＧに含まれる全ての配線４２の配線長Ｌ２の合計である。図３において、配線長Ｌ２は破線の矢印で示されている。信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、複数の配線４１、４２の総配線長は、信号線ＳＩＧに含まれる全ての配線４１の配線長Ｌ１と、全ての配線４２の配線長Ｌ２との合計である。
　また、図３で示される例では、信号線ＳＩＧ０からＳＩＧ３における互いに異なる２つの信号線ＳＩＧを比較した場合に、同じ配線層６１に配置される１以上の配線４１の総配線長は同等であり、同じ配線層６２に配置される１以上の配線４２の総配線長は同等である。具体例として、信号線ＳＩＧ０と信号線ＳＩＧ１とを比較した場合で説明すると、信号線ＳＩＧ０の１以上の配線４１の総配線長と信号線ＳＩＧ１の１以上の配線４１の総配線長とは同等であり、信号線ＳＩＧ０の１以上の配線４２の総配線長と信号線ＳＩＧ１の１以上の配線４２の総配線長とは同等である。信号線ＳＩＧ０と信号線ＳＩＧ１との組み合わせ以外の組み合わせの２つの信号線ＳＩＧを比較した場合も同様である。これにより、信号線ＳＩＧ０からＳＩＧ３の間で、複数の配線層６１、６２のうち同じ配線層に配置される配線の配線長の差が無くなり、他の配線７１、７２から受けるノイズの影響、および、他の配線７１、７２との寄生容量の差がさらに小さくなる。
　また、信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、複数の配線層６１、６２のそれぞれに配置される１以上の配線４１の総配線長と１以上の配線４２の総配線長とを比較した場合の総配線長の差は、複数の配線４１、４２の総配線長の３０％以下である。具体例として、信号線ＳＩＧ０の場合を説明すると、信号線ＳＩＧ０の１以上の配線４１の総配線長と信号線ＳＩＧ０の１以上の配線４２の総配線長との差は、信号線ＳＩＧ０の複数の配線４１、４２の総配線長の３０％以下である。信号線ＳＩＧ０以外の信号線ＳＩＧ１からＳＩＧ３においても同様である。これにより、各信号線ＳＩＧ０からＳＩＧ３で、複数の配線層６１、６２のうち特定の配線層に配置される配線の長さが長くなることが抑制される。そのため、平面視において隣り合う信号線ＳＩＧの配線を同じ配線層に配置することを避けやすくなり、異層隣接配線部４５を増やすことが可能になる。よって、各信号線ＳＩＧ０からＳＩＧ３の寄生容量を低減できる。例えば、同層隣接配線部４６の長さが、信号線ＳＩＧの総配線長の３０％とすると、寄生容量の増加によって信号線ＳＩＧに出力される信号の収束時間が、同じ配線層に配置されて隣り合う配線が無い場合と比べて、理論値としては、２０％増加する。収束時間の２０％の増加は、信号線ＳＩＧを流れる電流量を２倍にすることで、相殺できるため、信号の収束時間に起因したフレームレートの低下を生じさせないことが可能になる。
　また、信号線ＳＩＧ０の１以上の配線４１の総配線長と信号線ＳＩＧ０の１以上の配線４２の総配線長との差が、信号線ＳＩＧ０の複数の配線４１、４２の総配線長の３０％以下であることで、信号線ＳＩＧ０における他の配線７１、７２との寄生容量の差による画質特性の劣化を抑制できる。この効果は、信号線ＳＩＧ１からＳＩＧ３においても同様である。
　また、図３で示される例では、信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、複数の配線層６１、６２のそれぞれに配置される１以上の配線４１の総配線長と１以上の配線４２の総配線長とを比較した場合の総配線長は同等である。具体例として、信号線ＳＩＧ０の場合を説明すると、信号線ＳＩＧ０の１以上の配線４１の総配線長と信号線ＳＩＧ０の１以上の配線４２の総配線長とは同等である。信号線ＳＩＧ０以外の信号線ＳＩＧ１からＳＩＧ３においても同様である。これにより、信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、複数の配線層６１、６２のうち異なる配線層に配置される配線の長さが同じになる。そのため、平面視において隣り合う信号線ＳＩＧの配線を同じ配線層に配置することをさらに避けやすくなり、異層隣接配線部４５をさらに増やすことが可能になる。よって、各信号線ＳＩＧ０からＳＩＧ３の寄生容量をさらに低減できる。
　また、図３で示される例では、信号線ＳＩＧ０からＳＩＧ３のそれぞれの複数の配線４１、４２のそれぞれは、接続部５０を除き、信号線ＳＩＧ０からＳＩＧ３の複数の配線４１、４２のうち平面視において隣り合う配線とは異なる配線層に配置される。これにより、接続部５０以外が異層隣接配線部４５になり、各信号線ＳＩＧ０からＳＩＧ３の寄生容量をさらに低減できる。
　［変形例１］
　次に、実施の形態１の変形例１について説明する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１１は、本変形例に係る撮像素子におけるチップに形成された信号線の一例を示す図である。なお、図１１においては、見やすさのため、撮像素子１０１における信号線ＳＩＧの構成を中心に図示し、他の構成の図示は省略されている。また、図１１では見やすさのため、複数の信号線ＳＩＧを間引いて図示している。具体的には、図１１では、信号線群１４１を構成する２以上の信号線ＳＩＧ単位で１つの信号線ＳＩＧが示されている。これらは、以下で説明する図１３および図１４においても同様である。
　図１１に示されるように、本変形例に係る撮像素子１０１は、実施の形態１に係る撮像素子１００と比較して、複数の信号線ＳＩＧが平面視において延伸方向の途中で分割されている点で主に相違する。分割された信号線ＳＩＧは、互いに電気的に絶縁されている。分割された信号線ＳＩＧは、延伸方向に沿って互いに並んでいる。分割された信号線ＳＩＧのそれぞれには、分割された位置に対応した画素回路１１１から出力された信号が伝送される。
　具体的には、図１１に示されるように、第１チップ２００に設けられた複数の信号線ＳＩＧａおよび第２チップ２１０に設けられた複数の信号線ＳＩＧｂのそれぞれが、延伸方向の途中で分割されている。また、平面視において、複数の信号線ＳＩＧａが分割される位置は、画素列の途中である。平面視において、複数の信号線ＳＩＧａが分割される位置と、複数の信号線ＳＩＧｂが分割される位置とは、例えば、同じである。分割された信号線ＳＩＧａのうち一方の信号線ＳＩＧａは、貫通配線１７０を介して分割された信号線ＳＩＧｂのうち一方の信号線ＳＩＧｂに接続されている。また、分割された信号線ＳＩＧａのうち他方の信号線ＳＩＧａは、貫通配線１７０を介して分割された信号線ＳＩＧｂのうち他方の信号線ＳＩＧｂに接続されている。なお、図１１で示される例では、信号線ＳＩＧａ、ＳＩＧｂは２つに分割されているが、３つ以上に分割されていてもよい。
　分割された信号線ＳＩＧｂのそれぞれは、例えば、個別のＡＤ変換回路１５０と接続される。これにより、さらなる読み出し動作の高速化が可能になる。
　図１２は、本変形例に係る信号線群の一例を示す平面図である。図１２では、信号線群１４１のうちの信号線ＳＩＧ０からＳＩＧ３が分割された箇所を含む一部の区間が示されている。以下での信号線群１４１の構成の説明は、２以上の信号線ＳＩＧａで構成される信号線群１４１および２以上の信号線ＳＩＧｂで構成される信号線群１４１のいずれにも適用される。なお、２以上の信号線ＳＩＧａで構成される信号線群１４１および２以上の信号線ＳＩＧｂで構成される信号線群１４１の一方は、以下で説明する構成を有していなくてもよい。
　図１２に示されるように、信号線群１４１を構成する信号線ＳＩＧ０からＳＩＧ３のそれぞれは、平面視において、延伸方向の途中で分割されている。また、分割された信号線ＳＩＧ０からＳＩＧ３のそれぞれは、複数の配線４１、４２を含み、上記の撮像素子１００の信号線群１４０を構成する信号線ＳＩＧ０からＳＩＧ３と同様の構造を有する。これにより、上記と同様に信号線ＳＩＧ０からＳＩＧ３間のノイズの均一性向上と信号の読み出し速度向上とを両立できると共に、信号線ＳＩＧ０からＳＩＧ３が分割されていることで寄生容量が減少し、さらなる読み出し速度の向上が可能になる。
　なお、図１１で示される例は、複数の信号線ＳＩＧａおよび複数の信号線ＳＩＧｂのそれぞれが延伸方向の途中で分割されていたがこれに限らない。図１３および図１４は、本変形例に係る撮像素子におけるチップに形成された信号線の別の一例を示す図である。
　図１３に示されるように、撮像素子１０１Ａでは、複数の信号線ＳＩＧａおよび複数の信号線ＳＩＧｂのうち、複数の信号線ＳＩＧａのみが延伸方向の途中で分割されている。分割された信号線ＳＩＧａのそれぞれは、貫通配線１７０およびスイッチ１７５を介して信号線ＳＩＧｂに接続されている。スイッチ１７５は、分割された信号線ＳＩＧａのそれぞれに対応して設けられる。図１３に示される例では、スイッチ１７５は、第１チップ２００に設けられ、各スイッチ１７５に対応する分割された信号線ＳＩＧａと貫通配線１７０と間に配置されている。スイッチ１７５は、分割された信号線ＳＩＧａと信号線ＳＩＧｂとの導通と非導通とを切り替える。スイッチ１７５は、例えば、制御回路１３０によって動作が制御される。制御回路１３０は、例えば、分割された信号線ＳＩＧａのうち、信号の読み出しが行われている画素回路１１１に接続された信号線ＳＩＧａと信号線ＳＩＧｂとを導通するようにスイッチ１７５を制御する。なお、スイッチ１７５は、第２チップ２１０に設けられていてもよい。この場合、貫通配線１７０も分割された信号線ＳＩＧａのそれぞれに対応して設けられる。
　また、図１４に示されるように、撮像素子１０１Ｂでは、複数の信号線ＳＩＧａおよび複数の信号線ＳＩＧｂのうち、複数の信号線ＳＩＧｂのみが延伸方向の途中で分割されている。信号線ＳＩＧａは、貫通配線１７０およびスイッチ１７５を介して分割された信号線ＳＩＧｂのそれぞれに接続されている。スイッチ１７５は、分割された信号線ＳＩＧｂのそれぞれに対応して設けられる。図１４に示される例では、スイッチ１７５は、第２チップ２１０に設けられ、各スイッチ１７５に対応する分割された信号線ＳＩＧｂと貫通配線１７０と間に配置されている。制御回路１３０は、例えば、スイッチ１７５を制御することで、画素回路１１１から信号の読み出しが画素行毎に順次行われる際に、信号の伝送先を分割された信号線ＳＩＧｂの間で振り分ける。これにより、画素回路１１１から出力される信号のＡＤ変換の単位時間当たりの実施数を増やすことができる。なお、スイッチ１７５は、第１チップ２００に設けられていてもよい。この場合、貫通配線１７０も分割された信号線ＳＩＧｂのそれぞれに対応して設けられる。
　［変形例２］
　次に、実施の形態１の変形例２について説明する。以下では、実施の形態１および実施の形態１の変形例１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１５は、本変形例に係る信号線群の一例を示す平面図である。図１６は、図１５で示されるＸＶＩ－ＸＶＩ線における断面図である。図１７は、図１５で示されるＸＶＩＩ－ＸＶＩＩ線における断面図である。図１８は、図１５で示されるＸＶＩＩＩ－ＸＶＩＩＩ線における断面図である。図１９は、図１５で示されるＸＩＸ－ＸＩＸ線における断面図である。図２０は、図１５で示されるＸＸ－ＸＸ線における断面図である。図１５では、信号線群１４２のうちの一部の区間が示されている。また、図１６から図２０では、信号線群１４２の下方に配置される配線７１および信号線群１４２の上方に配置される配線７２が、信号線群１４２を構成する信号線ＳＩＧ０からＳＩＧ３と共に示されている。
　本変形例に係る撮像素子は、実施の形態１に係る撮像素子１００の信号線群１４０を信号線群１４２に置き換えた構成を有する。各画素列に対応する信号線群１４２は、例えば、図１５から図２０で示される構造を有する。
　図１５から図２０に示されるように、信号線群１４２は、信号線群１４２を構成する信号線ＳＩＧ０からＳＩＧ３のそれぞれが、配線層６３に配置される配線４３、および、配線４２と配線４３とを接続するビア５２をさらに含む点で、実施の形態１に係る信号線群１４０と主に相違する。なお、上記の変形例１のように、信号線群１４２を構成する信号線ＳＩＧ０からＳＩＧ３のそれぞれは、平面視において、延伸方向の途中で分割されていてもよい。
　信号線群１４２を構成する信号線ＳＩＧ０からＳＩＧ３のそれぞれは、互いに積層される複数の配線層６１、６２、６３にまたがって設けられている。図示されている例では、配線層６１と配線層６２と配線層６３とは他の配線層および半導体基板を介さずに積層されている。配線層６１と配線層６２との間、および、配線層６２と配線層６３との間の少なくとも一方に他の配線層が配置されていてもよい。信号線ＳＩＧ０からＳＩＧ３のそれぞれは、互いに異なる配線層６１、６２、６３に配置される複数の配線４１、４２、４３を含む。信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、複数の配線４１、４２、４３は、平面視において信号線ＳＩＧ０からＳＩＧ３の延伸方向（Ｙ軸方向）に並ぶ。配線４３は、配線層６３に配置される。図１５では、信号線群１４２のうちの一部の区間が示されているため、信号線ＳＩＧ０からＳＩＧ３のそれぞれは、延伸方向において、さらに１以上の配線４１、１以上の配線４２および１以上の配線４３を含みうる。つまり、信号線ＳＩＧ０からＳＩＧ３のそれぞれは、複数の配線４１、４２、４３として、１以上の配線４１、１以上の配線４２および１以上の配線４３を含む。画素回路１１１から出力された信号は、互いに異なる配線層６１、６２、６３に配置された配線４１、４２、４３で通る配線が切り替わりながらＡＤ変換回路１５０に向かって伝送される。
　信号線群１４２において、信号線ＳＩＧ０からＳＩＧ３のそれぞれでは、複数の配線４１、４２、４３は、ビア５１、５２によって互いに電気的に接続される。具体的には、ビア５１は、配線４１と配線４２とを接続し、ビア５２は、配線４２と配線４３とを接続する。
　信号線群１４２において、接続部５０は、複数の配線層６１、６２、６３のうち互いに異なる２つの配線層に配置される２つの配線であって、複数の配線４１、４２、４３のうちの２つ配線を接続する区間である。信号線ＳＩＧ０からＳＩＧ３のそれぞれでは、平面視において、複数の配線４１、４２、４３同士は、接続部５０を除き重ならない。
　信号線群１４２は、信号線ＳＩＧ０からＳＩＧ３のそれぞれが３つの配線層６１、６２、６３に配置される複数の配線４１、４２、４３を含む以外は、信号線群１４０と同様の特徴を有するため、本変形例に係る撮像素子においても、信号線ＳＩＧ０からＳＩＧ３間のノイズの均一性向上と信号の読み出し速度向上とを両立できる。
　ここで、信号線ＳＩＧ０からＳＩＧ３のそれぞれが互いに積層される複数の配線層６１、６２、６３にまたがって設けられている場合の配線レイアウトの別の例について説明する。図２１は、本変形例に係る信号線群の別の一例を示す平面図である。図２２は、図２１で示されるＸＸＩＩ－ＸＸＩＩ線における断面図である。図２３は、図２１で示されるＸＸＩＩＩ－ＸＸＩＩＩ線における断面図である。図２１では、信号線群１４２Ａのうちの一部の区間が示されている。また、図２２および図２３では、信号線群１４２Ａの下方に配置される配線７１および信号線群１４２Ａの上方に配置される配線７２が、信号線群１４２Ａを構成する信号線ＳＩＧ０からＳＩＧ３と共に示されている。なお、図２１で示されるＸＶＩ－ＸＶＩ線における信号線群１２４Ａの断面図は、図１６で示した上記の信号線群１２４の断面図と同じである。また、図２１で示されるＸＶＩＩ－ＸＶＩＩ線における信号線群１２４Ａの断面図は、図１７で示した上記の信号線群１２４の断面図と同じである。また、図２１で示されるＸＶＩＩＩ－ＸＶＩＩＩ線における信号線群１２４Ａの断面図は、図１８で示した上記の信号線群１２４の断面図と同じである。
　図２１に示されるように、信号線群１２４Ａでは、図１５で示される信号線群１２４とは接続部５０の配置が異なる。具体的には、平面視における信号線ＳＩＧ０からＳＩＧ３の延伸方向において、信号線群１２４Ａでは、隣り合う信号線ＳＩＧのうち一方において接続部５０が配置される位置に、他方では接続部５０が配置されない箇所を有する。例えば、図２１のＸＸＩＩ－ＸＸＩＩ線の位置では、信号線ＳＩＧ１および信号線ＳＩＧ３では、接続部５０が配置されているが、信号線ＳＩＧ０および信号線ＳＩＧ２では、接続部５０が配置されていない。これにより、接続部５０の数を減らして、信号線ＳＩＧ０からＳＩＧ３における配線抵抗を低減し、信号の読み出しを高速化できる。
　また、図２１および図２２に示されるように、信号線群１２４Ａでは、信号線ＳＩＧ０からＳＩＧ３は、接続部５０が配置されている位置でも平面視において隣り合う配線同士が同じ配線層で隣り合っていない部分を含む。つまり、信号線群１２４Ａでは、信号線ＳＩＧ０からＳＩＧ３は、接続部５０であっても異層隣接配線部４５である部分を含んでいる。これにより、隣り合う信号線ＳＩＧの間での寄生容量をさらに低減できる。
　また、図２１および図２３に示されるように、信号線群１２４Ａでは、平面視において配線４１と配線４３とが隣り合う部分を含む。配線４１が配置される配線層６１と配線４３が配置される配線層６３との間には配線層６２が存在しているため、配線４１と配線４３とが隣り合う部分では、寄生容量がさらに低減する。
　［変形例３］
　次に、実施の形態１の変形例３について説明する。以下では、実施の形態１ならびに実施の形態１の変形例１および変形例２との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図２４は、本変形例に係る信号線群の一例を示す平面図である。図２５は、図２４で示されるＸＸＶ－ＸＸＶ線における断面図である。図２６は、図２４で示されるＸＸＶＩ－ＸＸＶＩ線における断面図である。図２７は、図２４で示されるＸＸＶＩＩ－ＸＸＶＩＩ線における断面図である。図２８は、図２４で示されるＸＸＶＩＩＩ－ＸＸＶＩＩＩ線における断面図である。図２４では、信号線群１４３のうちの一部の区間が示されている。また、図２８では、ＸＸＶＩＩＩ－ＸＸＶＩＩＩ線のうちの接続部５０を含む一部の区間の断面が示されている。また、図２５から図２８では、信号線群１４３の下方に配置される配線７１および信号線群１４３の上方に配置される配線７２が、信号線群１４３を構成する信号線ＳＩＧ０からＳＩＧ３と共に示されている。
　本変形例に係る撮像素子は、実施の形態１に係る撮像素子１００の信号線群１４０を信号線群１４３に置き換えた構成を有する。各画素列に対応する信号線群１４３は、例えば、図２４から図２８で示される構造を有する。
　図２４から図２８に示されるように、信号線群１４３は、信号線群１４３を構成する信号線ＳＩＧ０からＳＩＧ３のそれぞれで、接続部５０以外の部分にも同層隣接配線部４６が配置されている点で、実施の形態１に係る信号線群１４０と主に相違する。なお、上記の変形例１のように、信号線群１４３を構成する信号線ＳＩＧ０からＳＩＧ３のそれぞれは、平面視において、延伸方向の途中で分割されていてもよい。また、上記の変形例２のように、信号線群１４３を構成する信号線ＳＩＧ０からＳＩＧ３のそれぞれは、配線４３をさらに含んでいてもよい。
　信号線群１４３において、信号線ＳＩＧ０からＳＩＧ３のそれぞれでは、接続部５０を含む所定の区間の部分が同層隣接配線部４６であり、当該所定の区間以外の部分が異層隣接配線部４５である。信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、接続部５０以外の部分に同層隣接配線部４６を含むことで、配線層６１、６２内に信号線ＳＩＧ０からＳＩＧ３に直交する方向のスペースを空けることが可能になり、例えば、当該スペースに他の配線を通して配線層の数を減らすことが可能になる。
　信号線群１４３において、同層隣接配線部４６の距離Ｄは、例えば、各信号線ＳＩＧ０からＳＩＧ３の複数の配線４１、４２の総配線長の３０％以下である。これにより、各信号線ＳＩＧ０からＳＩＧ３の寄生容量を低減できる。
　また、図２４で示される例では、信号線ＳＩＧ０からＳＩＧ３のそれぞれにおいて、複数の配線４１、４２のそれぞれは、信号線ＳＩＧ０からＳＩＧ３において接続部５０が配置される区間を除き、複数の配線層６１、６２のうち、平面視において隣り合う他の配線が配置される配線層とは異なる配線層に配置される。信号線ＳＩＧ０からＳＩＧ３において接続部５０が配置される区間は、信号線ＳＩＧ０からＳＩＧ３のそれぞれの接続部５０が延伸方向において互いに隣接して配置される区間であり、図２４で示される例では、同層隣接配線部４６の距離Ｄを示す矢印で示される区間である。
　また、信号線群１４３では、平面視における信号線ＳＩＧ０からＳＩＧ３の延伸方向において、信号線ＳＩＧ０からＳＩＧ３のうちの隣り合う信号線ＳＩＧでは、互いに異なる配線層６１、６２に配置される配線４１、４２が接続される区間である接続部５０の位置は互いに異なる。これにより、配線４１と配線４２とを接続するビア５１の幅を大きくした場合でも、信号線ＳＩＧ０からＳＩＧ３の間隔を広げることを抑えながら信号線ＳＩＧ０からＳＩＧ３を配置でき、画素列毎に配置される信号線ＳＩＧの数を増やすことができる。図２９は、本変形例に係る信号線群の別の一例を示す平面図である。図２９に示される信号線群１４３Ａは、信号線群１４３のビア５１を、ビア５１よりも幅の大きいビア５３に代えた構成を有する。
　図２９に示されるように、ビア５３の幅は、各信号線ＳＩＧ０からＳＩＧ３の幅よりも大きい。これにより、接続部５０における抵抗が小さくなるため、信号線ＳＩＧ０からＳＩＧ３における配線抵抗が低減し、信号の読み出しを高速化できる。また、配線４１、４２とビア５３とがオーバーラップする領域が広くなり、信頼性および製造歩留まりを向上できる。
　（実施の形態２）
　次に、実施の形態２について説明する。実施の形態２では、本開示に係る撮像素子を備える撮像装置について説明する。
　図３０は、本実施の形態に係る撮像装置の構成の一例を示すブロック図である。
　図３０に示されるように、本実施の形態に係る撮像装置３００は、撮像素子３０１と、撮像光学系３０２と、信号処理部３０３と、駆動回路３０４と、システム制御部３０５とを備える。撮像装置３００は、例えば、デジタルスチルカメラ、ハンディビデオレコーダ等である。撮像装置３００は、スマートフォン等の撮像機能を有する電子機器であってもよい。撮像素子３０１には、例えば、上述した実施の形態１および実施の形態１の各変形例のいずれかに係る撮像素子が用いられる。
　撮像光学系３０２は、レンズを含み、撮像素子３０１の撮像面に光を集光する。撮像光学系３０２は、オートフォーカス用レンズ、ズーム用レンズを含むレンズ群および絞りを含んでいてもよい。
　信号処理部３０３は、撮像素子３０１からの出力信号に対して各種の信号処理を行う処理回路である。
　駆動回路３０４は、撮像素子３０１の駆動を制御する。駆動回路３０４は、例えば、システム制御部３０５から駆動モードに応じた制御信号を受け、撮像素子３０１に駆動モード信号を供給する。駆動モード信号が供給された撮像素子３０１においては、制御回路１３０が駆動モード信号に対応した駆動パルスを発生して、撮像素子３０１内の各回路に供給する。
　システム制御部３０５は、撮像装置３００の全体を制御する。システム制御部３０５は、例えば、半導体集積回路である。
　なお、撮像光学系３０２、信号処理部３０３、駆動回路３０４およびシステム制御部３０５の少なくとも一部は、撮像素子３０１内に設けられていてもよく、撮像装置３００の外部の機器に備えられていてもよい。
　（その他）
　以上、本開示の一つまたは複数の態様に係る撮像素子および撮像装置について、実施の形態に基づいて説明したが、本開示は、実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を各実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
　また、上記実施の形態において、本開示に係る撮像素子は撮像装置に用いられていたが、これに限らない。例えば、本開示に係る撮像素子は、測距装置に用いられてもよい。
　以下に、上記実施の形態に基づいて説明した本開示に係る撮像素子および撮像装置の例を示す。本開示に係る撮像素子および撮像装置は、以下の例に限定されるものではない。
　例えば、本開示の第１態様に係る撮像素子は、平面視において行列状に配置された複数の画素回路と、前記平面視において前記複数の画素回路の列方向に延伸し、前記複数の画素回路から出力される信号が伝送される複数の信号線と、を備え、前記複数の信号線は、前記複数の画素回路のうちの１列の画素回路に対応して設けられ、前記平面視において互いに異なる位置に配置される２以上の信号線を含み、前記２以上の信号線のそれぞれは、互いに電気的に接続されて、前記平面視において前記２以上の信号線の延伸方向に並ぶ複数の配線であって、互いに積層される複数の配線層のそれぞれに前記複数の配線のうちの１以上の配線が配置される複数の配線を含み、前記２以上の信号線のうちの１つの信号線は、前記複数の配線層に配置される他の配線と前記平面視において隣り合う部分であって、前記１つの信号線と前記他の配線とが隣り合う部分同士が互いに異なる配線層に配置される部分を含む。
　これにより、１列の画素回路に対して２以上の信号線が設けられるため、１列の画素回路のうちの２以上の画素回路から同時に信号の読み出しが可能になり、信号の読み出し速度の高速化が可能である。また、１列の画素回路に対して２以上の信号線が設けられることで、２以上の信号線のそれぞれで他の配線との距離が短くなりやすいが、上記１つの信号線が、隣り合う他の配線と異なる配線層に配置される部分を含むことで、他の配線との距離を長くすることができる。その結果、信号の収束までの時間が長くなる原因となる信号線の寄生容量の増大を抑制でき、信号の読み出し速度を向上できる。また、２以上の信号線のそれぞれが互いに異なる配線層に配置される１以上の配線を含むことで、２以上の信号線の上方および下方に配置される他の配線から受けるノイズの影響を均一化できる。よって、本態様に係る撮像素子では、信号線間のノイズの均一性向上と信号の読み出し速度向上とを両立できる。
　また、例えば、本開示の第２態様に係る撮像素子は、第１態様に係る撮像素子であって、前記２以上の信号線における互いに異なる２つの信号線を比較した場合に、同じ配線層に配置される前記１以上の配線の総配線長の差は、前記複数の配線の総配線長の３０％以下である。
　これにより、２以上の信号線の間で、同じ配線層に配置される配線の配線長の差が小さくなり、２以上の信号線の上方および下方に配置される他の配線から受けるノイズの影響の差を小さくできる。
　また、例えば、本開示の第３態様に係る撮像素子は、第１態様に係る撮像素子であって、前記２以上の信号線における互いに異なる２つの信号線を比較した場合に、同じ配線層に配置される前記１以上の配線の総配線長は、同等である。
　これにより、２以上の信号線の間で、同じ配線層に配置される配線の配線長の差が無くなり、２以上の信号線の上方および下方に配置される他の配線から受けるノイズの影響の差をさらに小さくできる。
　また、例えば、本開示の第４態様に係る撮像素子は、第２態様または第３態様に係る撮像素子であって、前記２以上の信号線のそれぞれにおいて、前記複数の配線層のそれぞれに配置される前記１以上の配線の総配線長を比較した場合の総配線長の差は、前記複数の配線の総配線長の３０％以下である。
　これにより、２以上の信号線のそれぞれで、特定の配線層に配置される配線の長さが長くなることが抑制される。そのため、平面視において隣り合う信号線の配線を同じ配線層に配置することを避けやすくなり、２以上の信号線のそれぞれの寄生容量を低減できる。
　また、例えば、本開示の第５態様に係る撮像素子は、第２態様または第３態様に係る撮像素子であって、前記２以上の信号線のそれぞれにおいて、前記複数の配線層のそれぞれに配置される前記１以上の配線の総配線長を比較した場合の総配線長は、同等である。
　これにより、２以上の信号線のそれぞれで、異なる配線層に配置される配線の長さが同じになる。そのため、平面視において隣り合う信号線の配線を同じ配線層に配置することをさらに避けやすくなり、２以上の信号線のそれぞれの寄生容量をさらに低減できる。
　また、例えば、本開示の第６態様に係る撮像素子は、第１態様から第５態様のいずれか１つに係る撮像素子であって、前記２以上の信号線のそれぞれにおいて、前記複数の配線同士は、前記平面視において、互いに異なる配線層に配置される配線が接続される接続部を除き重ならない。
　これにより、複数の配線が重なる領域が減り、複数の配線の間の寄生容量を低減できる。
　また、例えば、本開示の第７態様に係る撮像素子は、第１態様から第６態様のいずれか１つに係る撮像素子であって、前記１つの信号線の前記複数の配線のそれぞれは、前記２以上の信号線において、互いに異なる配線層に配置される配線が接続される接続部が配置される区間を除き、前記平面視において隣り合う前記複数の配線層に配置される他の配線が配置される配線層とは異なる配線層に配置される。
　これにより、異なる配線層に配置される配線が接続される接続部が配置される区間以外では、隣り合う配線が同じ配線層に配置されず、２以上の信号線のそれぞれの寄生容量をさらに低減できる。
　また、例えば、本開示の第８態様に係る撮像素子は、第１態様から第７態様のいずれか１つに係る撮像素子であって、前記平面視における前記２以上の信号線の延伸方向において、前記２以上の信号線のそれぞれでは、前記複数の配線における互いに異なる配線層に配置される配線が接続される接続部の位置は互いに同じである。
　これにより、隣り合う信号線において、同じ配線層に配置される配線が隣り合う部分を減らすことが可能になり、寄生容量の低減が可能になる。
　また、例えば、本開示の第９態様に係る撮像素子は、第１態様から第７態様のいずれか１つに係る撮像素子であって、前記平面視における前記２以上の信号線の延伸方向において、前記２以上の信号線のうちの隣り合う信号線では、前記複数の配線における互いに異なる配線層に配置される配線が接続される接続部の位置は互いに異なる。
　これにより、異なる配線層に配置される配線を接続するためのビア等の幅が大きくなる場合でも、２以上の信号線の間隔を広げることを抑えながら２以上の信号線を配置でき、１つの画素列に対応して配置される信号線の数を増やすことができる。
　また、例えば、本開示の第１０態様に係る撮像素子は、第１態様から第９態様のいずれか１つに係る撮像素子であって、前記２以上の信号線のそれぞれは、前記複数の配線における互いに異なる配線層に配置される配線を接続する接続部を複数含み、前記平面視において、前記複数の接続部が配置されるピッチは、前記複数の画素回路が列方向に沿って配置されるピッチよりも長い。
　これにより、互いに異なる配線層に配置される配線を接続する接続部の数を減らして、２以上の信号線における配線抵抗を低減し、信号の読み出しを高速化できる。
　また、例えば、本開示の第１１態様に係る撮像素子は、第１態様から第１０態様のいずれか１つに係る撮像素子であって、前記２以上の信号線のそれぞれは、前記複数の配線における互いに異なる配線層に配置される配線を接続する接続部を複数含み、前記平面視において、前記複数の接続部が配置されるピッチは、前記複数の画素回路が列方向に沿って配置されるピッチの整数倍である。
　これにより、２以上の信号線のそれぞれにおいて、複数の配線に対して同じパターンで画素回路が配置されるため、複数の配線の寄生容量が揃いやすくなる。
　また、例えば、本開示の第１２態様に係る撮像素子は、第１態様から第１１態様のいずれか１つに係る撮像素子であって、前記平面視において、前記２以上の信号線は、延伸方向の途中で分割されている。
　これにより、２以上の信号線が短くなり、２以上の信号線の寄生容量を低減できる。
　また、例えば、本開示の第１３態様に係る撮像素子は、第１態様から第１２態様のいずれか１つに係る撮像素子であって、前記２以上の信号線は、前記複数の配線が前記複数の配線層に配置されるパターンが互いに同じである２つの信号線と、前記パターンが前記２つの信号線と異なり、前記２つの信号線の間に配置される１以上の信号線とを含み、前記２つの信号線には、同色のカラーフィルタを有する画素回路から出力される信号が伝送される。
　これにより、同じ色の情報を有する信号が伝送される配線が同じ配線層内では隣り合いやすくなる。そのため、異なる色の情報を有する信号が同じ配線層内で隣り合う配線を伝送される距離を短くでき、信号の特性劣化を抑制できる。
　また、例えば、本開示の第１４態様に係る撮像装置は、第１態様から第１３態様のいずれか１つに係る撮像素子を備える。
　これにより、本態様に係る撮像装置は、上記の撮像素子を備えるため、信号線間のノイズの均一性向上と信号の読み出し速度向上とを両立できる。
　本開示は、撮像素子および撮像装置等に広く利用可能である。
　４１、４２、４３、７１、７２　配線
　４５　異層隣接配線部
　４６　同層隣接配線部
　５０　接続部
　５１、５２、５３　ビア
　６１、６２、６３　配線層
　１００、１０１、１０１Ａ、１０１Ｂ、３０１　撮像素子
　１１０　画素アレイ
　１１１　画素回路
　１２０　垂直走査回路
　１３０　制御回路
　１４０、１４１、１４２、１４３、１４３Ａ　信号線群
　１５０　ＡＤ変換回路
　１７０　貫通配線
　１７５　スイッチ
　２００　第１チップ
　２１０　第２チップ
　３００　撮像装置
　３０２　撮像光学系
　３０３　信号処理部
　３０４　駆動回路
　３０５　システム制御部
　ＣＯＮ　制御線
　ＳＩＧ、ＳＩＧ０、ＳＩＧ１、ＳＩＧ２、ＳＩＧ３、ＳＩＧａ、ＳＩＧｂ　信号線

Claims (14)

  1. 　平面視において行列状に配置された複数の画素回路と、
    　前記平面視において前記複数の画素回路の列方向に延伸し、前記複数の画素回路から出力される信号が伝送される複数の信号線と、を備え、
    　前記複数の信号線は、
    　　前記複数の画素回路のうちの１列の画素回路に対応して設けられ、前記平面視において互いに異なる位置に配置される２以上の信号線を含み、
    　前記２以上の信号線のそれぞれは、
    　　互いに電気的に接続されて、前記平面視において前記２以上の信号線の延伸方向に並ぶ複数の配線であって、互いに積層される複数の配線層のそれぞれに前記複数の配線のうちの１以上の配線が配置される複数の配線を含み、
    　前記２以上の信号線のうちの１つの信号線は、
    　　前記複数の配線層に配置される他の配線と前記平面視において隣り合う部分であって、前記１つの信号線と前記他の配線とが隣り合う部分同士が互いに異なる配線層に配置される部分を含む、
    　撮像素子。
  2. 　前記２以上の信号線における互いに異なる２つの信号線を比較した場合に、同じ配線層に配置される前記１以上の配線の総配線長の差は、前記複数の配線の総配線長の３０％以下である、
    　請求項１に記載の撮像素子。
  3. 　前記２以上の信号線における互いに異なる２つの信号線を比較した場合に、同じ配線層に配置される前記１以上の配線の総配線長は、同等である、
    　請求項１に記載の撮像素子。
  4. 　前記２以上の信号線のそれぞれにおいて、前記複数の配線層のそれぞれに配置される前記１以上の配線の総配線長を比較した場合の総配線長の差は、前記複数の配線の総配線長の３０％以下である、
    　請求項２または３に記載の撮像素子。
  5. 　前記２以上の信号線のそれぞれにおいて、前記複数の配線層のそれぞれに配置される前記１以上の配線の総配線長を比較した場合の総配線長は、同等である、
    　請求項２または３に記載の撮像素子。
  6. 　前記２以上の信号線のそれぞれにおいて、前記複数の配線同士は、前記平面視において、互いに異なる配線層に配置される配線が接続される接続部を除き重ならない、
    　請求項１から５のいずれか１項に記載の撮像素子。
  7. 　前記１つの信号線の前記複数の配線のそれぞれは、前記２以上の信号線において、互いに異なる配線層に配置される配線が接続される接続部が配置される区間を除き、前記平面視において隣り合う前記複数の配線層に配置される他の配線が配置される配線層とは異なる配線層に配置される、
    　請求項１から６のいずれか１項に記載の撮像素子。
  8. 　前記平面視における前記２以上の信号線の延伸方向において、前記２以上の信号線のそれぞれでは、前記複数の配線における互いに異なる配線層に配置される配線が接続される接続部の位置は互いに同じである、
    　請求項１から７のいずれか１項に記載の撮像素子。
  9. 　前記平面視における前記２以上の信号線の延伸方向において、前記２以上の信号線のうちの隣り合う信号線では、前記複数の配線における互いに異なる配線層に配置される配線が接続される接続部の位置は互いに異なる、
    　請求項１から７のいずれか１項に記載の撮像素子。
  10. 　前記２以上の信号線のそれぞれは、前記複数の配線における互いに異なる配線層に配置される配線を接続する接続部を複数含み、
    　前記平面視において、前記複数の接続部が配置されるピッチは、前記複数の画素回路が列方向に沿って配置されるピッチよりも長い、
    　請求項１から９のいずれか１項に記載の撮像素子。
  11. 　前記２以上の信号線のそれぞれは、前記複数の配線における互いに異なる配線層に配置される配線を接続する接続部を複数含み、
    　前記平面視において、前記複数の接続部が配置されるピッチは、前記複数の画素回路が列方向に沿って配置されるピッチの整数倍である、
    　請求項１から１０のいずれか１項に記載の撮像素子。
  12. 　前記平面視において、前記２以上の信号線は、延伸方向の途中で分割されている、
    　請求項１から１１のいずれか１項に記載の撮像素子。
  13. 　前記２以上の信号線は、前記複数の配線が前記複数の配線層に配置されるパターンが互いに同じである２つの信号線と、前記パターンが前記２つの信号線と異なり、前記２つの信号線の間に配置される１以上の信号線とを含み、前記２つの信号線には、同色のカラーフィルタを有する画素回路から出力される信号が伝送される、
    　請求項１から１２のいずれか１項に記載の撮像素子。
  14. 　請求項１から１３のいずれか１項に記載の撮像素子を備える、
    　撮像装置。
PCT/JP2025/017476 2024-05-16 2025-05-14 撮像素子および撮像装置 Pending WO2025239376A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2024080125 2024-05-16
JP2024-080125 2024-05-16

Publications (1)

Publication Number Publication Date
WO2025239376A1 true WO2025239376A1 (ja) 2025-11-20

Family

ID=97720018

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2025/017476 Pending WO2025239376A1 (ja) 2024-05-16 2025-05-14 撮像素子および撮像装置

Country Status (1)

Country Link
WO (1) WO2025239376A1 (ja)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093032A (ja) * 1996-09-10 1998-04-10 Hitachi Ltd 半導体装置
WO2003044862A1 (en) * 2001-11-19 2003-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2004119457A (ja) * 2002-09-24 2004-04-15 Matsushita Electric Ind Co Ltd 半導体記憶装置
WO2005001926A1 (ja) * 2003-06-30 2005-01-06 Sanyo Electric Co., Ltd 集積回路及びその設計方法
JP2006270292A (ja) * 2005-03-23 2006-10-05 Sony Corp 物理量分布検知装置並びに物理情報取得方法および物理情報取得装置
JP2014013794A (ja) * 2012-07-03 2014-01-23 Canon Inc 固体撮像装置及びカメラ
WO2015146642A1 (ja) * 2014-03-26 2015-10-01 ソニー株式会社 固体撮像素子、及び、撮像装置
JP2020004888A (ja) * 2018-06-29 2020-01-09 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像装置、及び、電子機器
WO2022080467A1 (ja) * 2020-10-14 2022-04-21 株式会社ニコン 撮像素子、及び、撮像装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093032A (ja) * 1996-09-10 1998-04-10 Hitachi Ltd 半導体装置
WO2003044862A1 (en) * 2001-11-19 2003-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2004119457A (ja) * 2002-09-24 2004-04-15 Matsushita Electric Ind Co Ltd 半導体記憶装置
WO2005001926A1 (ja) * 2003-06-30 2005-01-06 Sanyo Electric Co., Ltd 集積回路及びその設計方法
JP2006270292A (ja) * 2005-03-23 2006-10-05 Sony Corp 物理量分布検知装置並びに物理情報取得方法および物理情報取得装置
JP2014013794A (ja) * 2012-07-03 2014-01-23 Canon Inc 固体撮像装置及びカメラ
WO2015146642A1 (ja) * 2014-03-26 2015-10-01 ソニー株式会社 固体撮像素子、及び、撮像装置
JP2020004888A (ja) * 2018-06-29 2020-01-09 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像装置、及び、電子機器
WO2022080467A1 (ja) * 2020-10-14 2022-04-21 株式会社ニコン 撮像素子、及び、撮像装置

Similar Documents

Publication Publication Date Title
JP5716347B2 (ja) 固体撮像装置及び電子機器
US8541730B2 (en) Solid-state imaging device, imaging apparatus, and method for manufacturing solid-state imaging device
US8937672B2 (en) Solid-state image sensor and camera
US20200236312A1 (en) Solid-state imaging device and electronic camera
EP3631857B1 (en) Imaging device and electronic device
CN102782840B (zh) 半导体器件、固态成像装置和相机系统
US7297919B2 (en) Solid-state image pickup device and image pickup camera having shifted wiring openings
CN103430312B (zh) 摄像装置
CN101369574A (zh) Cmos图像传感器封装
US11749701B2 (en) Reducing noise in an image capturing device, image capturing device unit, and image capturing apparatus
KR20050032490A (ko) 고체 촬상 장치
WO2025239376A1 (ja) 撮像素子および撮像装置
US20240413188A1 (en) Imaging element and imaging device
WO2007040016A1 (ja) 固体撮像装置およびその製造方法、電子情報機器
CN100471238C (zh) 固态成像元件和固态成像装置
JP4551085B2 (ja) 固体撮像装置、撮像装置
US7956918B2 (en) Solid-state image pickup device having improved light shielding characteristics and camera including the same
JP3030945B2 (ja) 多板式カラーカメラ
JP4731278B2 (ja) 固体撮像素子の駆動法方法
JP2007180509A (ja) 固体撮像装置及びこれを備えたカメラ
CN120052071A (zh) 半导体装置
JP2006013176A (ja) 固体撮像装置およびこれを備えたカメラ
JP2006332250A (ja) 複数の受光素子列を持つラインイメージセンサ
JP2009267564A (ja) 半導体装置
JP2012064851A (ja) 固体撮像装置、固体撮像装置の製造方法、電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 25803620

Country of ref document: EP

Kind code of ref document: A1