WO2025115341A1

WO2025115341A1 - 電力変換器

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Publication number: WO2025115341A1
Application number: PCT/JP2024/031771
Authority: WO
Inventors: 杭賢高
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2023-12-01
Filing date: 2024-09-04
Publication date: 2025-06-05
Anticipated expiration: 2026-06-01
Also published as: JP2025088829A

Abstract

電力変換器は、第１と第２のキャパシタと、第１から第６のスイッチング素子と、負荷と、を有し、第３出力状態と第１出力状態との切り替えは第２デッドタイム状態を経由し、第３出力状態と第２出力状態との切り替えは第１デッドタイム状態を経由し、第３出力状態と第２デッドタイム状態との間で互いに遷移する際、第５のスイッチング素子は第３のスイッチング素子より先にターンオンを完了するかまたは遅れてターンオフを完了するかの少なくともいずれかの動作を実行し、または、第３出力状態と第１デッドタイム状態との間で互いに遷移する際、第６のスイッチング素子は第２のスイッチング素子より先にターンオンを完了するかまたは遅れてターンオフを完了するかの少なくともいずれかの動作を実行する。

Description

電力変換器

　本発明は、３レベルインバータを含む電力変換器に関する。

　近年、電力変換器の高バス電圧化のニーズに対して、マルチレベルインバータが活発的に検討されている。例えば、特許文献１にはＡＮＰＣ（Ａｃｔｉｖｅ　Ｎｅｕｔｒａｌ－Ｐｏｉｎｔ－Ｃｌａｍｐｅｄ）というマルチレベルインバータの回路が提案されている。

特開２００５－１７６５３８号公報

　しかしながら、従来技術においては、スイッチング素子間におけるサージ電圧及び損失のアンバランスがあり、電力効率や信頼性の低下という課題があった。

　本発明は、上記課題に鑑みてなされたものであり、その目的は、スイッチング素子間のサージ電圧及び損失のアンバランスを是正でき、電力効率を高めることができる電力変換器を提供することである。

　本発明に係る電力変換器は、直流電源の正極と負極間に第１と第２のキャパシタを直列に接続し、直流電源の正極と負極間にさらに第１から第４のスイッチング素子を直列に接続し、第１と第２のスイッチング素子の接続点と第１と第２のキャパシタの接続点との間には第５のスイッチング素子を接続し、第３と第４のスイッチング素子の接続点と第１と第２のキャパシタの接続点との間には第６のスイッチング素子を接続し、第２と第３のスイッチング素子の接続点と負荷とを接続する電力変換器であって、第１、第２及び第６のスイッチング素子がＯＮであり、第３、第４及び第５のスイッチング素子がＯＦＦの状態を第１出力状態とし、第３、第４及び第５のスイッチング素子がＯＮであり、第１、第２及び第６のスイッチング素子がＯＦＦの状態を第２出力状態とし、第２、第３、第５及び第６のスイッチング素子がＯＮであり、第１及び第４のスイッチング素子がＯＦＦの状態を第３出力状態とし、第３及び第５のスイッチング素子がＯＮであり、第１、第２、第４及び第６のスイッチング素子がＯＦＦの状態を第１デッドタイム状態とし、第２及び第６のスイッチング素子がＯＮであり、第１、第３、第４及び第５のスイッチング素子がＯＦＦの状態を第２デッドタイム状態とし、第３出力状態と第１出力状態との切り替えは第２デッドタイム状態を経由し、第３出力状態と第２出力状態との切り替えは第１デッドタイム状態を経由し、第３出力状態と第２デッドタイム状態との間で互いに遷移する際、第５のスイッチング素子は第３のスイッチング素子より先にターンオンを完了するかまたは遅れてターンオフを完了するかの少なくともいずれかの動作を実行し、または、第３出力状態と第１デッドタイム状態との間で互いに遷移する際、第６のスイッチング素子は第２のスイッチング素子より先にターンオンを完了するかまたは遅れてターンオフを完了するかの少なくともいずれかの動作を実行する。

　本開示によれば、スイッチング素子間のサージ電圧および損失のアンバランスを是正でき、電力効率を高めることができる電力変換器を提供することが可能になる。
　本発明に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、上記した以外の課題、構成および効果は以下の実施形態の説明により明らかにされる。

参考例に係る電力変換器を示す概要図。図１のＵ相を示す回路図。参考例におけるＡＮＰＣインバータの制御方式を表す状態転移図。参考例におけるＡＮＰＣインバータの制御方式を表すタイムチャート。負サイクルにおいてスイッチング損失とスイッチングサージが発生するケースを説明するための図。参考例におけるスイッチングサージ電圧および損失を比較するための図。本発明の実施例１におけるＡＮＰＣインバータの制御方式を表す状態転移図。本発明の実施例１におけるＡＮＰＣインバータの制御方式を表すタイムチャート。状態Ｏと状態Ｏｅｃのときに流れる電流を説明するための図。本発明の実施例１におけるスイッチングサージ電圧および損失を比較するための図。実施例１において、スイッチング遅延時間の差を説明するためのタイムチャート。

　まず以下では、本実施例を理解するに際して有用となる参考例について図面に沿って説明する。以下では、三相インバータ電力変換装置を例とするが、単相インバータ、多相インバータ、コンバータにも適用することが可能である。
　図１は、特許文献１にも記載されている、三相インバータ電力変換器を示す概要図である。図１の装置は３相を持つ３ｌｅｖｅｌ　ＡＮＰＣ（Ａｃｔｉｖｅ　Ｎｅｕｔｒａｌ－Ｐｏｉｎｔ－Ｃｌａｍｐｅｄ）インバータ（以下では単にＡＮＰＣインバータと呼称する）である。図１に示すように、ＡＮＰＣインバータにおいては直流電源Ｖｄｃ１とＶｄｃ２は直列に接続される。直流電源Ｖｄｃ１の高電位端子はＰ端子、直流電源Ｖｄｃ１とＶｄｃ２との接続点は中電位端子のО端子、直流電源Ｖｄｃ２の低電位端子はＮ端子とする。Ｐ端子とО端子は平滑用のキャパシタＣ１が接続され、О端子とＮ端子との間にも平滑用のキャパシタＣ２が接続される。キャパシタＣ１およびＣ２は複数個並列接続されてもよい。Ｐ、Ｏ、Ｎ端子はさらにＵ、Ｖ、Ｗ相となる主回路部分が接続される。

　Ｕ相を例として具体的構成を図２で説明する。図２（ａ）に示すように、Ｕ相は第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、および第６スイッチング素子Ｑ６を備える。各スイッチング素子はＭＯＳＦＥＴであるが、これに限ったものではなく、半導体スイッチング素子とダイオードの並列接続体であってもよい。また半導体スイッチング素子は例えば、ＭＯＳＦＥＴ以外にもＩＧＢＴなどの半導体スイッチング素子であってよい。ダイオードは例えば、ＰＮ接合型ダイオード、ショットキーバリアダイオードなどのダイオードであってよい。以上のスイッチング素子の材料はＳｉ、ＳｉＣ、ＧａＮ、ＧａＯなどの材料であってよい。また、以上のスイッチング素子を２種類以上ハイブリッド実装してもよい。図２（ａ）においてはキャパシタの図示は省略している。なお以下では冗長な表現を避けるために「スイッチング素子Ｑ１～Ｑ６」を単に「Ｑ１～Ｑ６」と呼称することがある。

　第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４はこの順に、端子Ｐから端子Ｎまでの間に直列に接続されている。第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との中間接続点とО端子との間に第５スイッチング素子Ｑ５が接続されている。第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との中間接続点とＯ端子との間に第６スイッチング素子Ｑ６が接続されている。また第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との中間接続点をＡＣ端子と呼び、ＡＣ端子は負荷（図１参照）と接続されている。

　また図２（ｂ）に示すように、スイッチング素子Ｑ１～Ｑ６のスイッチングは個々のゲートドライバ（ＧＤ）が制御する。個々のゲートドライバのスイッチング信号はコントローラ１０のＰＷＭ生成器２０から生成される。

　次に、ＡＮＰＣインバータの通電方式について説明する。通常、直流電源Ｖｄｃ１とＶｄｃ２はバス電圧の半分、つまりＶＤＣ／２の電圧を持つ。また、О端子を電位０の電圧中性点とする。そうすると、Ｐ端子の電位が＋ＶＤＣ／２となり、Ｎ端子の電位が－ＶＤＣ／２となる。Ｐ端子とＮ端子の間はちょうどバス電圧ＶＤＣとなる。この状態でＡＣ端子とＰ端子とを通電しようとするには、少なくとも第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２を同時にＯＮする必要がある。同様に、ＡＣ端子とＮ端子とを通電しようとするには、少なくとも第３スイッチング素子Ｑ３および第４スイッチング素子Ｑ４を同時にＯＮする必要がある。

　一方、ＡＣ端子とО端子と通電する場合は二つの経路がある。すなわち後述する図９に示すように、第２スイッチング素子Ｑ２と第５スイッチング素子Ｑ５とを同時にＯＮしてなる第１経路（ルート１）、および第３スイッチング素子Ｑ３と第６スイッチング素子Ｑ６とを同時にＯＮしてなる第２経路（ルート２）がある。ＡＣ端子とО端子と通電しようとするには、この二つの経路の少なくとも一つを通電状態にする必要がある。ＡＣ端子がそれぞれＰ端子、О端子およびＮ端子と通電した場合はＡＣ端子の電位がそれぞれ＋ＶＤＣ／２、０、－ＶＤＣ／２電圧となる。このように、ＡＣ端子の電圧出力レベルは３段階になる。

　次に、ＡＮＰＣインバータの制御方式、特にＡＣ端子とО端子とを前記の二つの経路によって通電する参考例の制御方式について図３～図５を参照して説明する。図３は参考例におけるＡＮＰＣインバータの制御方式を表す状態転移図であり、スイッチの状態と、当該スイッチの状態に対応してＯＮになっているスイッチング素子を示している。図４は参考例における制御方式を表すタイムチャートであり、各スイッチング素子のＯＮ／ＯＦＦ及びＡＣ端子の電圧Ｖｏｕｔを示している。図５は負サイクルにおいてスイッチング損失とスイッチングサージが発生するケースを説明するための図である。

　まず図３に示すように、ＡＣ端子がそれぞれＰ端子、О端子およびＮ端子と通電した時の状態をそれぞれ状態Ｐ、状態Ｏおよび状態Ｎという。状態Ｐ、状態Ｏおよび状態Ｎはそれぞれ図４に示すｔｐ、ｔｏおよびｔｎに対応する。状態Ｐと状態Ｏとの間の転移を正サイクルといい、状態Ｏと状態Ｐと間の転移を負サイクルという。正サイクルの動作は負サイクルと同様のため説明を省略し、負サイクルの転移動作のみを説明する。

　図３および図４に示すように、状態Ｎ（ｔｎ）のとき、スイッチング素子Ｑ３、Ｑ４及びＱ５がＯＮしていて、ＡＣ端子の電圧が－ＶＤＣ／２である。状態Ｏ（ｔｏ）のとき、スイッチング素子Ｑ２、Ｑ３、Ｑ５およびＱ６がＯＮしていて、ＡＣ端子の出力電圧が０である。ここで、状態ＯのときはＯ端子とＡＣ端子との間はルート１（Ｑ２及びＱ５）及びルート２（Ｑ３及びＱ６）が同時に通電している状態であり、両経路上は均等の電流が流れる。そして状態Ｎからと状態Ｏへと転移するときは一旦状態ＮＯ（ｔｘ）という中間状態を経由する（正サイクルの場合は状態ＰＯ（ｔｙ））。状態ＮＯ（ｔｘ）の時、スイッチング素子Ｑ３およびＱ５がＯＮしている。

　ここで、スイッチング素子がスイッチングされるとき、導通時における電流の方向がスイッチング素子の備えるダイオードの順方向と逆になる場合、該スイッチング素子にはスイッチング損失とサージ電圧が発生する。図５は損失とサージ電圧が発生するケースを示す図である。図５は、状態Ｎまたは状態Ｏと中間状態ＮＯとの間で転移するケースを示しており、損失またはサージが発生するスイッチング素子は「〇」マークで囲んでいる。

　まず図５（ａ）に示すように、状態ＮＯから状態Ｎにシフトするとき、スイッチング素子Ｑ４がターンオンする。ターンオン後（状態Ｎ）の電流がＡＣ端子からＮ端子に流れ込む場合、スイッチング素子Ｑ４にターンオンのスイッチング損失が生じ、スイッチング素子Ｑ２とＱ６にはリカバリの損失およびリカバリサージが生じる。

　一方、図５（ｂ）に示すように、状態Ｎから状態ＮＯにシフトするとき、スイッチング素子Ｑ４がターンオフする。状態Ｎでの導通電流がＡＣ端子からＮ端子に流れていた場合、スイッチング素子Ｑ４にターンオフのスイッチング損失およびサージ電圧が生じる。

　次に、図５（ｃ）に示すように、状態ＮＯから状態Ｏにシフトするとき、スイッチング素子Ｑ２およびＱ６が同時にターンオンする。導通電流（状態Ｏ）がＯ端子からＡＣ端子に流れる場合、スイッチング素子Ｑ２およびＱ６にターンオンのスイッチング損失が生じ、スイッチング素子Ｑ４にはリカバリの損失およびリカバリサージが生じる。

　そして、図５（ｄ）に示すように、状態Ｏから状態ＮＯにシフトするとき、スイッチング素子Ｑ２およびＱ６が同時にターンオフする。状態Ｏで電流がＯ端子からＡＣ端子に流れていた場合、スイッチング素子Ｑ２およびＱ６にターンオフ損失およびサージ電圧が生じる。

　図６は参考例においてスイッチング素子Ｑ２、Ｑ３、Ｑ５およびＱ６に生じるサージ電圧と損失とを比較した図である。まずはこれらに発生するサージ電圧の差について説明する。ここでサージ電圧とは、スイッチング素子のターンオフの際に、素子近傍のインダクタンス成分の影響で、スイッチング素子の寄生容量が過大に充電されることに起因する過電圧のことである。

　通常、回路のインダクタンス成分が大きいほどスイッチング素子に生じるサージ電圧も高くなるが、スイッチング素子Ｑ２とＱ６が所在する経路（Ｏ端子から出発してＮ端子に戻る経路）上のインダクタンス成分が異なるため、両スイッチング素子に生じるサージ電圧に差が生じる。具体的には、スイッチング素子Ｑ６が所在する経路はＯ端子→Ｑ６→Ｑ４→Ｎ端子である。一方スイッチング素子Ｑ２が所在する経路はＯ端子→Ｑ５→Ｑ２→Ｑ３→Ｑ４→Ｎ端子であり、前記Ｑ６が所在する経路より長いことがわかる。よって、スイッチング素子Ｑ２に発生するサージ電圧のほうがスイッチング素子Ｑ６に発生するサージ電圧より大きくなる。正サイクルにおいても同様であり、スイッチング素子Ｑ３に発生するサージ電圧のほうがスイッチング素子Ｑ５に発生するサージ電圧より大きくなる。まとめると、図６（ａ）に示すように、スイッチング素子Ｑ２及びＱ３に発生するスイッチングサージ電圧は、スイッチング素子Ｑ５及びＱ６に発生するスイッチングサージ電圧より大きい。

　次に上記のスイッチング素子に生じる損失の差について説明する。ここで、スイッチング素子に発生する損失には、電流が流れている間に生じる熱に起因する導通損失と、スイッチングの際に発生する熱に起因するスイッチング損失がある。これらの損失の大きさは、素子に流れる電流の大きさに比例する。

　スイッチング素子Ｑ４には状態Ｎの時に導通電流が流れ、スイッチング素子Ｑ６には状態Ｏの時に導通電流が流れる。これらに対して、スイッチング素子Ｑ３には状態Ｏの時も状態Ｎの時も導通電流が流れる。そのため、スイッチング素子Ｑ３の導通損失はスイッチング素子Ｑ４とＱ６の導通損失より高いことがわかる。また、状態Ｏで導通電流がスイッチング素子Ｑ３およびＱ６に均等に流れるため、スイッチング素子Ｑ３およびＱ６がスイッチングする時の電流も均等である。よって、スイッチング素子Ｑ３およびＱ６に発生するスイッチング損失は同程度である。したがって、合計損失（導通損失とスイッチング損失）を考えると、スイッチング素子Ｑ３に発生する損失はスイッチング素子Ｑ６に発生する損失より大きいことがわかる。正サイクルにおいても同様であり、合計損失を考えると、スイッチング素子Ｑ２に発生する損失はスイッチング素子Ｑ５に発生する損失より大きい。まとめると、図６（ｂ）に示すように、スイッチング素子Ｑ２及びＱ３に発生する損失は、スイッチング素子Ｑ５及びＱ６に発生する損失より大きい。

　以上のように、図６に示すように、スイッチング素子Ｑ２及びＱ３においては損失とサージ電圧の両面でスイッチング素子Ｑ５およびＱ６より大きいことがわかる。このように、ＡＮＰＣインバータにおいては、スイッチング素子間において損失及びサージ電圧のアンバランスという課題が発生する。

＜実施例１＞
　以下、図面を参照しながら本発明の実施例を説明する。図７は本発明の実施例１におけるＡＮＰＣインバータの制御方式を表す状態転移図である。図８は実施例１におけるＡＮＰＣインバータの制御方式を表すタイムチャートである。以下では参考例との差分について説明する。

　本実施例においては、参考例の状態転移図より、状態ＰＯと状態Ｏの間に状態Ｏｄｆを追加し、状態ＮＯと状態Ｏの間に状態Ｏｅｃを追加した点が異なる。状態Ｏｄｆは図７に示すｔｄおよびｔｆに対応し、状態Ｏｅｃは図７に示すｔｅおよびｔｃに対応する。図８に示す本実施例におけるタイムチャートは図４に示す参考例のタイムチャートと比較して、ｔｏという時間の前後にｔｅとｔｃ（正サイクルにおいてはｔｆとｔｄ）という時間が追加されることがわかる。これらの時間においては例えば負サイクルにおける時間ｔｅとｔｃはスイッチング素子Ｑ３とＱ５のみがＯＮになっている時間であり、電流はどこにも流れない。この時間のことを本明細書においてはデッドタイムと定義する。正サイクルにおけるｔｆとｔｄについても同様である。

　本実施例においても、正サイクルの動作は負サイクルと同様のため説明を省略し、負サイクルの転移動作のみを説明する。図９に示すように、状態Ｏと状態Ｏｅｃにおける電流導通ルートは二つある。状態Ｏｅｃにおいては状態Ｏからスイッチング素子Ｑ２がＯＦＦしてスイッチング素子Ｑ３、Ｑ５およびＱ６がＯＮしている状態であり、電流が主にルート２に流れる。そうすると、状態ＮＯ（Ｑ３及びＱ５のみＯＮの状態）から状態Ｏｅｃ（Ｑ３及びＱ５に加えてＱ６もＯＮの状態）を経由して状態Ｏ（Ｑ２、Ｑ３、Ｑ５、及びＱ６がＯＮの状態）に転移するときを考えると、状態Ｏｅｃに転移した瞬間に電流がまず主にルート２上に流れる。しばらくすると、スイッチング素子Ｑ２がターンオンして状態Ｏに移行し、電流が分担され、ルート１とルート２の両経路上に均等に流れるようになる。

　反対に、状態Ｏから状態Ｏｅｃを経由して状態ＮＯに転移するとき、電流がまず状態Ｏの両ルート上に均等に流れ、次に、状態Ｏｅｃでルート１の電流が低減され、ルート２上の電流が増加していく。最終的にはルート１上に流れていた電流が全部ルート２に流れてもよい。この状態でスイッチング素子Ｑ６がＯＦＦされて状態ＮＯへと移行する。つまり、参考例においては、状態Ｏから状態ＮＯへと移行する間に、スイッチング素子Ｑ２及びＱ６は均等に電流が流れている状態で同時にＯＦＦされ、同等のスイッチング損失が発生していたが、本実施例においては、状態Ｏから状態ＮＯへと移行する間に、まずスイッチング素子Ｑ２及びＱ６に均等に電流が流れている状態でＱ２がＯＦＦされ、その後ルート２上に電流が集約された状態でＱ６がＯＦＦされている。

　これらをまとめると、状態Ｏと状態Ｏｅｃとの間で互いに遷移する際、第５のスイッチング素子は第３のスイッチング素子より先にターンオンを完了するかまたは遅れてターンオフを完了するかの少なくともいずれかの動作を実行する、ということになる。また正サイクルのときも、状態Ｏと状態Ｏｄｆとの間で互いに遷移する際、第６のスイッチング素子は第２のスイッチング素子より先にターンオンを完了するかまたは遅れてターンオフを完了するかの少なくともいずれかの動作を実行する、ということになる。

　上述のように、参考例においてはスイッチング素子Ｑ２及びＱ６に流れるスイッチング時の電流は均等であったが、本実施例の場合、スイッチング素子Ｑ６はスイッチング素子Ｑ２より大きい電流でスイッチングする。したがって、本実施例においては、Ｑ６に発生するスイッチング損失は、Ｑ２に発生するスイッチング損失よりも大きくなる。正サイクルにおいても同様であり、Ｑ５に発生するスイッチング損失はＱ３に発生するスイッチング損失よりも大きくなる。なお、Ｑ２及びＱ３のスイッチング損失については、それぞれターンオフした瞬間には参考例と異なりまだＱ５及びＱ６はＯＮの状態であり、電流は完全に遮断されずにＱ５及びＱ６の方へと流れていく。従って、Ｑ２及びＱ３に発生するスイッチング損失は参考例の場合よりも小さくなる。

　また、状態Ｏｅｃの時間ｔｅおよびｔｃは状態Ｏの時間ｔｏより小さいことが好ましい。そのように設定することで、状態Ｏｅｃにおけるスイッチング素子Ｑ６の導通損失の増加を無視することができるようになるからである。

　図１０は本実施例においてスイッチング素子Ｑ２、Ｑ３、Ｑ５及びＱ６に発生するサージ電圧と損失を比較した図である。実線および破線がそれぞれ本実施例および参考例の結果である。スイッチング素子Ｑ２は参考例より小さい電流でスイッチングされたため、スイッチング素子Ｑ２におけるサージ電圧が低減される。一方、スイッチング素子Ｑ６は参考例より大きい電流でスイッチングされたため、スイッチング素子Ｑ６におけるサージ電圧が増加した。正サイクルについても同様であり、スイッチング素子Ｑ３に発生するサージ電圧が低減し、スイッチング素子Ｑ５に発生するサージ電圧のほうが増加する。したがって、スイッチング素子Ｑ２（Ｑ３）とスイッチング素子Ｑ５（Ｑ６）におけるスイッチングサージ電圧のアンバランスが是正され、同程度になる。

　さらに、スイッチング素子Ｑ２は参考例より小さい電流でスイッチングされたため、スイッチング素子Ｑ２におけるスイッチング損失が低減される。一方、スイッチング素子Ｑ６は参考例より大きい電流でスイッチングされたため、スイッチング素子Ｑ６におけるスイッチング損失が増加した。導通損失は上述のように無視できるため参考例と同程度である。したがって、合計損失（導通損失とスイッチング損失）を考えると、スイッチング素子Ｑ２（Ｑ３）とスイッチング素子Ｑ５（Ｑ６）における損失アンバランスが是正され、同程度になる。

　以上、本実施例によれば、ＡＮＰＣインバータのスイッチング素子における損失およびサージ電圧のアンバランスが低減される。

　上述した本実施例における効果を得るには、状態ＮＯ（Ｑ３及びＱ５がＯＮ）及び状態Ｏ（Ｑ２、Ｑ３、Ｑ５及びＱ６がＯＮ）間の移行時に状態Ｏｅｃ（Ｑ３、Ｑ５及びＱ６がＯＮ）を経ることが必須である。すなわち、状態ＮＯから状態Ｏに移行するまでにはＱ６がＱ２より先にＯＮされ、状態Ｏから状態ＮＯに移行するにはＱ６がＱ２より後にＯＦＦされるか、のいずれかの動作を実行することが必須である。

　ここで、本明細書における「ＯＮ」「ＯＦＦ」とは、それぞれ「ターンオン動作の完了」及び「ターンオフ動作の完了」を指し、より具体的にはそれぞれ「素子に流れる主電流の最大化」及び「素子に流れる主電流の最小化」を指す。また、ターンオン（ターンオフ）の開始とは、素子に印加する電圧の上昇（下降）の開始を指す。また、ターンオン（ターンオフ）の完了とは、それぞれ正味のドレイン電流が１００％（０％）になることを指す。

　なお、以上の実施例１においては状態Ｏの前後にｔｅとｔｃ（ｔｄとｔｆ）の両方が設定されるが、状況によって、ｔｅまたはｔｃ（ｔｄまたはｔｆ）の片方だけ設定してもよい。例えば、ターンオフ損失が顕著でアンバランスが大きい場合、ｔｃ（ｔｄ）のみ設定してよい。さらに、ｔｅ、ｔｃ、ｔｄおよびｔｆの長さはスイッチング素子のスイッチング遅延時間（ゲート電圧の上昇あるいは降下から素子主電流の上昇あるいは降下までの時間）より長く設定したほうが好ましい。

　上記の理由について図１１を用いて説明する。スイッチング素子Ｑ６（Ｑ５）がターンオン開始（ゲート電圧上昇開始）してから実際にＱ６（Ｑ５）に電流が流れ始めるまで時間Ｔ１だけ要する。この時間Ｔ１の間にスイッチング素子Ｑ２（Ｑ３）のターンオンを開始してしまうと、Ｑ６（Ｑ５）に流れる電流が完全に上昇する前にＱ２（Ｑ３）にも電流が流れ始めてしまい、十分なアンバランス是正効果が得られないからである。

　ターンオフ時も同様で、スイッチング素子Ｑ２（Ｑ３）がターンオフ開始してから実際にＱ２（Ｑ３）に流れる電流が減少し始めるまで時間Ｔ２だけ要する。この時間Ｔ２の間にスイッチング素子Ｑ６（Ｑ５）のターンオフを開始してしまうとＱ２（Ｑ３）に流れる電流が最小化する前にＱ６（Ｑ５）に流れる電流も下降し始めてしまい、十分なアンバランス是正効果が得られないからである。

　ｔｅ、ｔｃ、ｔｄおよびｔｆの設定は図２に示す、コントローラ１０側のＰＷＭ生成器２０で設定してもよく、ＰＷＭ生成器２０からゲートドライバまでの間に時間調整回路を追加して設定してもよく、ゲートドライバ内部で時間調整回路を追加して設定してもよい。

＜実施例２＞
　次に、実施例２に係る電力変換器について説明する。以下では実施例１と異なる部分について主に説明する。実施例１においては、ｔｅ、ｔｃ、ｔｄおよびｔｆというデッドタイムを設定して、スイッチング素子Ｑ６（Ｑ５）とスイッチング素子Ｑ２（Ｑ３）との間にスイッチングタイミングのずれを入れることによってサージ電圧及び損失のアンバランスを是正していた。これに対して本実施例においては、スイッチング素子Ｑ６（Ｑ５）とスイッチング素子Ｑ２（Ｑ３）に異なるスイッチングスピードを設定することでスイッチングタイミングのずれを実現する。

　具体的には、スイッチング素子Ｑ５（Ｑ６）のターンオンスピードをスイッチング素子Ｑ２（Ｑ３）より速くなるように設定する。例えば、スイッチング素子Ｑ５（Ｑ６）のターンオン駆動抵抗をスイッチング素子Ｑ２（Ｑ３）のターンオン駆動抵抗より小さく設定する。

　また、駆動抵抗以外に、駆動時の電流に設定してもよい。例えば、スイッチング素子Ｑ５（Ｑ６）のターンオンゲート電流をスイッチング素子Ｑ２（Ｑ３）のターンオンゲート電流より高く設定する。そうすると、スイッチング素子Ｑ５（Ｑ６）とスイッチング素子Ｑ２（Ｑ３）が同じタイミングでゲート電圧を上昇し始めても、スイッチング素子Ｑ５（Ｑ６）のゲート電圧が先に閾値電圧を超え、スイッチング素子Ｑ５（Ｑ６）にスイッチング素子Ｑ２（Ｑ３）より先に主電流が流れ始める。

　一方、スイッチング素子Ｑ５（Ｑ６）のターンオフスピードをスイッチング素子Ｑ２（Ｑ３）より遅く設定することも可能である。例えば、スイッチング素子Ｑ５（Ｑ６）のターンオフ駆動抵抗をスイッチング素子Ｑ２（Ｑ３）のターンオフ駆動抵抗より大きく設定する。駆動抵抗以外に、駆動時の電流を設定してもよい。例えば、スイッチング素子Ｑ５（Ｑ６）のターンオフゲート電流をスイッチング素子Ｑ２（Ｑ３）のターンオンゲート抵抗より低く設定する。そうすると、スイッチング素子Ｑ５（Ｑ６）とスイッチング素子Ｑ２（Ｑ３）が同じタイミングでゲート電圧を降下し始めても、スイッチング素子Ｑ５（Ｑ６）のゲート電圧降下が遅くなるため、Ｑ５（Ｑ６）の主電流が降下し始めるタイミングもＱ２（Ｑ３）よりも遅れる。

　各スイッチング素子のターンオン（ターンオフ）駆動抵抗またはターンオン（ターンオフ）ゲート電流を上記のように設定すると、各スイッチング素子を同時にターンオン開始させたとしても、スイッチング素子Ｑ５（Ｑ６）がスイッチング素子Ｑ２（Ｑ３）より先に電流が流れ始めるため、ターンオン時の電流が大きく、ターンオン損失がより大きくなる。また、同様に各スイッチング素子を同時にターンオフさせたとしてもターンオフ時にスイッチング素子Ｑ５（Ｑ６）がスイッチング素子Ｑ２（Ｑ３）より遅れて主電流が降下し始めるため、ターンオフ時の電流が大きく、ターンオフ損失およびサージ電圧がより大きくなる。したがって、実施例１と同様に、スイッチング素子における損失およびサージ電圧のアンバランスが是正される。

＜実施例３＞
　次に、実施例３に係る電力変換器について説明する。以下では、実施例３のうち、既述の実施例と異なる部分について主に説明する。本実施例においては、スイッチング素子Ｑ６（Ｑ５）とスイッチング素子Ｑ２（Ｑ３）にそれぞれ異なる閾値電圧をもつ素子を選定することでスイッチングタイミングのずれを実現する。

　具体的には、スイッチング素子Ｑ５（Ｑ６）としてスイッチング素子Ｑ２（Ｑ３）より小さい閾値電圧を有する素子を選定する。すると、スイッチング素子Ｑ５（Ｑ６）とスイッチング素子Ｑ２（Ｑ３）が同じタイミングでゲート電圧を上昇し始めても、スイッチング素子Ｑ５（Ｑ６）のゲート電圧が先に閾値電圧を超えて、スイッチング素子Ｑ５（Ｑ６）にスイッチング素子Ｑ２（Ｑ３）より先に主電流が流れ始める。一方、スイッチング素子Ｑ５（Ｑ６）とスイッチング素子Ｑ２（Ｑ３）が同じタイミングでゲート電圧を降下し始めても、スイッチング素子Ｑ５（Ｑ６）の閾値電圧が低いため、主電流降下終了タイミングが遅れる。

　このようにスイッチング素子を選定すると、ターンオン時にスイッチング素子Ｑ５（Ｑ６）にスイッチング素子Ｑ２（Ｑ３）より先に電流が流れ始めるため、ターンオン時の電流が大きくなり、ターンオン損失もより大きくなる。また、ターンオフ時にスイッチング素子Ｑ５（Ｑ６）の方がスイッチング素子Ｑ２（Ｑ３）より主電流の降下時間が長いため、ターンオフ時の電流が大きくなり、ターンオフ損失およびサージ電圧もより大きくなる。したがって、既述の実施例と同様に、スイッチング素子における損失およびサージ電圧のアンバランスが是正される。

＜実施例４＞
　次に、実施例４に係る電力変換器について説明する。実施例４のうち、既述の実施例と異なる部分について主に説明する。本実施例においては、スイッチング素子Ｑ６（Ｑ５）とスイッチング素子Ｑ２（Ｑ３）に異なるＯＦＦ時のゲート電圧（負バイアス）を設定することでスイッチングタイミングのずれを実現する。

　具体的には、スイッチング素子Ｑ５（Ｑ６）のＯＦＦ時ゲート電圧をスイッチング素子Ｑ２（Ｑ３）のＯＦＦ時ゲート電圧より高くなるように調整する。例えば、スイッチング素子Ｑ５（Ｑ６）のＯＦＦ時ゲート電圧を－１Ｖに調整して、スイッチング素子Ｑ２（Ｑ３）のＯＦＦ時ゲート電圧を－３Ｖに調整する。すると、スイッチング素子Ｑ５（Ｑ６）とスイッチング素子Ｑ２（Ｑ３）が同じタイミングと同じスピードでゲート電圧を上昇し始めても、スイッチング素子Ｑ５（Ｑ６）のゲート電圧が先に閾値電圧を超えて、スイッチング素子Ｑ５（Ｑ６）にスイッチング素子Ｑ２（Ｑ３）より先に主電流が流れ始める。一方、ターンオフ時は、ＯＦＦ時ゲート電圧が低いほどゲート電圧の降下も速く、つまりターンオフスピードも速い。そのため、スイッチング素子Ｑ５（Ｑ６）とスイッチング素子Ｑ２（Ｑ３）が同じタイミングでゲート電圧を降下し始めても、スイッチング素子Ｑ５（Ｑ６）のゲート電圧降下スピードが遅いため、電流降下し始めるタイミングも遅れる。

　このように、ターンオン時にスイッチング素子Ｑ５（Ｑ６）がスイッチング素子Ｑ２（Ｑ３）より先に電流が流れ始めるため、ターンオン時の電流が大きく、ターンオン損失がより大きくなる。また、ターンオフ時にスイッチング素子Ｑ５（Ｑ６）がスイッチング素子Ｑ２（Ｑ３）より遅れて主電流が降下し始めるため、ターンオフ時の電流が大きくなり、ターンオフ損失およびサージ電圧もより大きくなる。したがって、既述の実施例と同様に、スイッチング素子における損失およびサージ電圧のアンバランスが是正される。

　以上で説明した本発明の実施例により、以下の作用効果が得られる。

（１）本発明に係る電力変換器は、直流電源の正極と負極間に直列接続された第１と第２のキャパシタと、直流電源の正極と負極間にさらにこの順に直列接続され、かつ第１と第２のキャパシタと並列である第１から第４のスイッチング素子と、第１と第２のスイッチング素子の接続点と第１と第２のキャパシタの接続点との間に接続された第５のスイッチング素子と、第３と第４のスイッチング素子の接続点と第１と第２のキャパシタの接続点との間に接続された第６のスイッチング素子と、第２と第３のスイッチング素子の接続点に接続された負荷と、を有する電力変換器であって、第１、第２及び第６のスイッチング素子がＯＮであり、第３、第４及び第５のスイッチング素子がオフの状態を第１出力状態とし、第３、第４及び第５のスイッチング素子がＯＮであり、第１、第２及び第６のスイッチング素子がオフの状態を第２出力状態とし、第２、第３、第５及び第６のスイッチング素子がＯＮであり、第１及び第４のスイッチング素子がオフの状態を第３出力状態とし、第３及び第５のスイッチング素子がＯＮであり、第１、第２、第４及び第６のスイッチング素子がオフの状態を第１デッドタイム状態とし、第２及び第６のスイッチング素子がＯＮであり、第１、第３、第４及び第５のスイッチング素子がオフの状態を第２デッドタイム状態とし、第３出力状態と第１出力状態との切り替えは第２デッドタイム状態を経由し、第３出力状態と第２出力状態との切り替えは第１デッドタイム状態を経由し、第３出力状態と第２デッドタイムとの間で互いに遷移する際、第５のスイッチング素子は第３のスイッチング素子より先にターンオンを完了するかまたは遅れてターンオフを完了するかの少なくともいずれかの動作を実行し、または、第３出力状態と第１デッドタイムとの間で互いに遷移する際、第６のスイッチング素子は第２のスイッチング素子より先にターンオンを完了するかまたは遅れてターンオフを完了するかの少なくともいずれかの動作を実行する。

　上記構成により、スイッチング素子間のサージ電圧および損失のアンバランスを是正でき、電力効率を高めることが可能となる。

（２）第３出力状態から第２デッドタイムに遷移する際、第５のスイッチング素子は、第３のスイッチング素子のゲート電圧が下降し始めてから主電流が下降し始めるまでの時間分以上遅れてターンオフを開始する、または、第３出力状態から第１デッドタイムに遷移する際、第６のスイッチング素子は、第２のスイッチング素子のゲート電圧が下降し始めてから主電流が下降し始めるまでの時間分以上遅れてターンオフを開始する。これにより、第３（第２）のスイッチング素子の主電流が確実に下降し始めてから第５（第６）のスイッチング素子の主電流も下降することになるので、第５（第６）のスイッチング素子が先にターンオフ完了してしまうことを防止でき、確実にアンバランスを是正することが可能になる。

（３）第２デッドタイムから第３出力状態に遷移する際、第５のスイッチング素子は、該第５のスイッチング素子のゲート電圧が上昇し始めてから主電流が上昇し始めるまでの時間分以上、第３のスイッチング素子のターンオン開始より先にターンオンを開始する、または、第１デッドタイムから第３出力状態に遷移する際、第６のスイッチング素子は、該第６のスイッチング素子のゲート電圧が上昇し始めてから主電流が上昇し始めるまでの時間分以上、第２のスイッチング素子のターンオン開始より先にターンオンを開始する。これにより、（２）と同様に、第３（第２）のスイッチング素子が先にターンオン完了してしまうことを防止でき、確実にアンバランスを是正することが可能になる。

（４）第５のスイッチング素子のターンオンスピードが第３のスイッチング素子のターンオンスピードより速くなるよう、第５のスイッチング素子のターンオン駆動抵抗を第３のスイッチング素子のターンオン駆動抵抗より低く設定する、または、第６のスイッチング素子のターンオンスピードが第２のスイッチング素子のターンオンスピードより速くなるよう、第６のスイッチング素子のターンオン駆動抵抗を第２のスイッチング素子のターンオン駆動抵抗より低く設定する。これにより、第５（第６）のスイッチング素子と第３（第２）のスイッチング素子とを同時にターンオン開始したとしても、第５（第６）のスイッチング素子が先にターンオン完了するため、本発明の効果を確実に得られる。

（５）第５のスイッチング素子のターンオンスピードが第３のスイッチング素子のターンオンスピードより速くなるよう、第５のスイッチング素子のターンオンゲート電流を第３のスイッチング素子のターンオンゲート電流より高く設定する、または、第６のスイッチング素子のターンオンスピードが第２のスイッチング素子のターンオンスピードより速くなるよう、第６のスイッチング素子のターンオンゲート電流を第２のスイッチング素子のターンオンゲート電流より高く設定する。これにより、（４）と同様に、第５（第６）のスイッチング素子と第３（第２）のスイッチング素子とを同時にターンオン開始したとしても、第５（第６）のスイッチング素子が先にターンオン完了するため、本発明の効果を確実に得られる。

（６）第５のスイッチング素子のターンオフスピードが第３のスイッチング素子のターンオフスピードより遅くなるよう、第５のスイッチング素子のターンオフ駆動抵抗を第３のスイッチング素子のターンオン駆動抵抗より高く設定する、または、第６のスイッチング素子のターンオフスピードが第２のスイッチング素子のターンオフスピードより遅くなるよう、第６のスイッチング素子のターンオフ駆動抵抗を第２のスイッチング素子のターンオフ駆動抵抗より高く設定する。これにより、第５（第６）のスイッチング素子と第３（第２）のスイッチング素子とを同時にターンオフ開始したとしても、第５（第６）のスイッチング素子が後にターンオフ完了するため、本発明の効果を確実に得られる。

（７）第５のスイッチング素子のターンオフスピードが第３のスイッチング素子のターンオンスピードより遅くなるよう、第５のスイッチング素子のターンオフゲート電流を第３のスイッチング素子のターンオンゲート電流より低く設定する、または、第６のスイッチング素子のターンオフスピードが第２のスイッチング素子のターンオフスピードより遅くなるよう、第６のスイッチング素子のターンオフゲート電流を第２のスイッチング素子のターンオフゲート電流より低く設定する。これにより、（６）と同様に、第５（第６）のスイッチング素子と第３（第２）のスイッチング素子とを同時にターンオフ開始したとしても、第５（第６）のスイッチング素子が後にターンオフ完了するため、本発明の効果を確実に得られる。

（８）第５のスイッチング素子の閾値電圧が第３のスイッチング素子の閾値電圧より低くなるよう、第５のスイッチング素子と第３のスイッチング素子を選定する、または、第６のスイッチング素子の閾値電圧が第２のスイッチング素子の閾値電圧より低くなるよう、第６のスイッチング素子と第２のスイッチング素子を選定する。これにより、上記と同様、第５（第６）のスイッチング素子の方が第３（第２）スイッチング素子よりも先にターンオン（後にターンオフ）するので、本発明の効果を確実に得られる。

（９）第５のスイッチング素子のＯＦＦ時ゲート電圧が第３のスイッチング素子のＯＦＦ時ゲート電圧より高くなるよう、第５のスイッチング素子と第３のスイッチング素子のＯＦＦ時ゲート電圧を調整する、または、第６のスイッチング素子のＯＦＦ時ゲート電圧が第２のスイッチング素子のＯＦＦ時ゲート電圧より高くなるよう、第６のスイッチング素子と第２のスイッチング素子のＯＦＦ時ゲート電圧を調整する。これにより、（８）と同様の効果を得られる。

　以上、本発明のいくつかの実施形態を説明したが、上述の実施形態に限られるものではなく、その趣旨を逸脱しない範囲において様々の構成で実現することができる。例えば、第１～４実施形態の設定方法を任意に組み合わせた構成も容易に考えられる。これらの変形は、特許請求の範囲に記載される発明とその均等の範囲に含まれる。

Ｖｄｃ１～Ｖｄｃ２・・・直流電源、Ｃ１～Ｃ２・・・平滑用コンデンサ（第１と第２のキャパシタ）、Ｌ・・・負荷、Ｑ１～Ｑ６・・・半導体スイッチング素子（第１から第６のスイッチング素子）

Claims

　直流電源の正極と負極間に第１と第２のキャパシタを直列に接続し、前記直流電源の正極と負極間にさらに第１から第４のスイッチング素子を直列に接続し、前記第１と第２のスイッチング素子の接続点と前記第１と第２のキャパシタの接続点との間には第５のスイッチング素子を接続し、前記第３と第４のスイッチング素子の接続点と前記第１と第２のキャパシタの接続点との間には第６のスイッチング素子を接続し、前記第２と第３のスイッチング素子の接続点と負荷とを接続する電力変換器であって、
　前記第１、第２及び第６のスイッチング素子がＯＮであり、前記第３、第４及び第５のスイッチング素子がＯＦＦの状態を第１出力状態とし、前記第３、第４及び第５のスイッチング素子がＯＮであり、前記第１、第２及び第６のスイッチング素子がＯＦＦの状態を第２出力状態とし、前記第２、第３、第５及び第６のスイッチング素子がＯＮであり、前記第１及び第４のスイッチング素子がＯＦＦの状態を第３出力状態とし、
　前記第３及び第５のスイッチング素子がＯＮであり、前記第１、第２、第４及び第６のスイッチング素子がＯＦＦの状態を第１デッドタイム状態とし、前記第２及び第６のスイッチング素子がＯＮであり、前記第１、第３、第４及び第５のスイッチング素子がＯＦＦの状態を第２デッドタイム状態とし、
　前記第３出力状態と第１出力状態との切り替えは前記第２デッドタイム状態を経由し、前記第３出力状態と第２出力状態との切り替えは前記第１デッドタイム状態を経由し、
　前記第３出力状態と前記第２デッドタイム状態との間で互いに遷移する際、前記第５のスイッチング素子は前記第３のスイッチング素子より先にターンオンを完了するかまたは遅れてターンオフを完了するかの少なくともいずれかの動作を実行し、または、前記第３出力状態と前記第１デッドタイム状態との間で互いに遷移する際、前記第６のスイッチング素子は前記第２のスイッチング素子より先にターンオンを完了するかまたは遅れてターンオフを完了するかの少なくともいずれかの動作を実行する、
ことを特徴とする電力変換器。
　請求項１に記載の電力変換器であって、
　前記第３出力状態から前記第２デッドタイム状態に遷移する際、前記第５のスイッチング素子は、前記第３のスイッチング素子のゲート電圧が下降し始めてから主電流が下降し始めるまでの時間分以上遅れてターンオフを開始する、または、
　前記第３出力状態から前記第１デッドタイム状態に遷移する際、前記第６のスイッチング素子は、前記第２のスイッチング素子のゲート電圧が下降し始めてから主電流が下降し始めるまでの時間分以上遅れてターンオフを開始する、
ことを特徴とする電力変換器。
　請求項１に記載の電力変換器であって、
　前記第２デッドタイム状態から前記第３出力状態に遷移する際、前記第５のスイッチング素子は、該第５のスイッチング素子のゲート電圧が上昇し始めてから主電流が上昇し始めるまでの時間分以上、前記第３のスイッチング素子のターンオン開始より先にターンオンを開始する、または、
　前記第１デッドタイム状態から前記第３出力状態に遷移する際、前記第６のスイッチング素子は、該第６のスイッチング素子のゲート電圧が上昇し始めてから主電流が上昇し始めるまでの時間分以上、前記第２のスイッチング素子のターンオン開始より先にターンオンを開始する、
ことを特徴とする電力変換器。
　請求項１に記載の電力変換器であって、
　前記第５のスイッチング素子のターンオンスピードが前記第３のスイッチング素子のターンオンスピードより速くなるよう、前記第５のスイッチング素子のターンオン駆動抵抗を前記第３のスイッチング素子のターンオン駆動抵抗より低く設定する、または、
　前記第６のスイッチング素子のターンオンスピードが前記第２のスイッチング素子のターンオンスピードより速くなるよう、前記第６のスイッチング素子のターンオン駆動抵抗を前記第２のスイッチング素子のターンオン駆動抵抗より低く設定する、
ことを特徴とする電力変換器。
　請求項１に記載の電力変換器であって、
　前記第５のスイッチング素子のターンオンスピードが前記第３のスイッチング素子のターンオンスピードより速くなるよう、前記第５のスイッチング素子のターンオンゲート電流を前記第３のスイッチング素子のターンオンゲート電流より高く設定する、または、
　前記第６のスイッチング素子のターンオンスピードが前記第２のスイッチング素子のターンオンスピードより速くなるよう、前記第６のスイッチング素子のターンオンゲート電流を前記第２のスイッチング素子のターンオンゲート電流より高く設定する、
ことを特徴とする電力変換器。
　請求項１に記載の電力変換器であって、
　前記第５のスイッチング素子のターンオフスピードが前記第３のスイッチング素子のターンオフスピードより遅くなるよう、前記第５のスイッチング素子のターンオフ駆動抵抗を前記第３のスイッチング素子のターンオン駆動抵抗より高く設定する、または、
　前記第６のスイッチング素子のターンオフスピードが前記第２のスイッチング素子のターンオフスピードより遅くなるよう、前記第６のスイッチング素子のターンオフ駆動抵抗を前記第２のスイッチング素子のターンオフ駆動抵抗より高く設定する、
ことを特徴とする電力変換器。
　請求項１に記載の電力変換器であって、
　前記第５のスイッチング素子のターンオフスピードが前記第３のスイッチング素子のターンオンスピードより遅くなるよう、前記第５のスイッチング素子のターンオフゲート電流を前記第３のスイッチング素子のターンオンゲート電流より低く設定する、または、
　前記第６のスイッチング素子のターンオフスピードが前記第２のスイッチング素子のターンオフスピードより遅くなるよう、前記第６のスイッチング素子のターンオフゲート電流を前記第２のスイッチング素子のターンオフゲート電流より低く設定する、
ことを特徴とする電力変換器。
　請求項１に記載の電力変換器であって、
　前記第５のスイッチング素子の閾値電圧が前記第３のスイッチング素子の閾値電圧より低くなるよう、前記第５のスイッチング素子と前記第３のスイッチング素子を選定する、または、
　前記第６のスイッチング素子の閾値電圧が前記第２のスイッチング素子の閾値電圧より低くなるよう、前記第６のスイッチング素子と前記第２のスイッチング素子を選定する、ことを特徴とする電力変換器。
　請求項１に記載の電力変換器であって、
　前記第５のスイッチング素子のＯＦＦ時ゲート電圧が前記第３のスイッチング素子のＯＦＦ時ゲート電圧より高くなるよう、前記第５のスイッチング素子と前記第３のスイッチング素子のＯＦＦ時ゲート電圧を調整する、または、
　前記第６のスイッチング素子のＯＦＦ時ゲート電圧が前記第２のスイッチング素子のＯＦＦ時ゲート電圧より高くなるよう、前記第６のスイッチング素子と前記第２のスイッチング素子のＯＦＦ時ゲート電圧を調整する、
ことを特徴とする電力変換器。