JP2020068582A - 電力変換装置 - Google Patents
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Abstract
【課題】小さなコストアップで、マルチレベル電力変換装置の高効率化を実現する。【解決手段】24個のスイッチング素子(Q1−Q24)を使用したマルチレベル電力変換装置(1)において、第3スイッチング素子(Q3)、第4スイッチング素子(Q4)、第5スイッチング素子(Q5)、第6スイッチング素子(Q6)、第11スイッチング素子(Q11)、第12スイッチング素子(Q12)、第13スイッチング素子(Q13)及び第14スイッチング素子(Q14)の8個のスイッチング素子のそれぞれに逆並列に接続された8個の外付けダイオード(D33、D34、D35、D36、D41、D42、D43、D44)を備える。【選択図】図21
Description
本発明は、直流電力を交流電力に変換する電力変換装置に関する。
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の1つに、フライングキャパシタを用いたマルチレベル電力変換装置がある(例えば、特許文献1参照)。
マルチレベル電力変換装置では多くのスイッチング素子が使用されるが、スイッチング素子としてMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)が使用されることが一般的である。NチャネルのMOSFETでは、ソースからドレイン方向に寄生ダイオードが形成される。寄生ダイオードには、デッドタイムなどの同期整流できないスイッチングパターンの時に電流が流れる。
寄生ダイオードの順方向降下電圧Vfによる損失は、オン抵抗による損失より大きくなるため、寄生ダイオードに電流が流れほど損失が大きくなる。マルチレベル電力変換装置では、電流経路に存在するスイッチング素子の数が多くなるため、寄生ダイオードを電流が通過することによる損失がより大きくなる。
そこでMOSFETに、寄生ダイオードより高性能の外付けダイオードを逆並列に接続することが考えられる。高性能の外付けダイオードは寄生ダイオードより低損失のダイオードであり、具体的には寄生ダイオードより順方向降下電圧Vfが低い、及び/又はリカバリ損失が少ないダイオードである。しかしながら、マルチレベル電力変換装置では多くのMOSFETが使用されるため、全てのMOSFETに外付けダイオードを接続すると、部品点数の増加による大幅なコストアップと回路規模の増加につながる。
本発明はこうした状況に鑑みなされたものであり、その目的は、小さなコストアップで、高効率化を図ることができるマルチレベル電力変換装置を提供することにある。
上記課題を解決するために、本発明のある態様の電力変換装置は、直列に接続される第1スイッチング素子、第2スイッチング素子、第3スイッチング素子及び第4スイッチング素子と、当該4個のスイッチング素子により充放電される第1キャパシタを有する第1フライングキャパシタ回路と、直列に接続される第5スイッチング素子、第6スイッチング素子、第7スイッチング素子及び第8スイッチング素子と、当該4個のスイッチング素子により充放電される第2キャパシタを有する第2フライングキャパシタ回路と、直列に接続される第9スイッチング素子、第10スイッチング素子、第11スイッチング素子及び第12スイッチング素子と、当該4個のスイッチング素子により充放電される第3キャパシタを有する第3フライングキャパシタ回路と、直列に接続される第13スイッチング素子、第14スイッチング素子、第15スイッチング素子及び第16スイッチング素子と、当該4個のスイッチング素子により充放電される第4キャパシタを有する第4フライングキャパシタ回路と、直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第1フライングキャパシタ回路の中点と前記第2フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が系統電源/交流負荷に接続された交流経路の一端に接続される第1出力回路と、直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第3フライングキャパシタ回路の中点と前記第4フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が前記交流経路の他端に接続される第2出力回路と、を備える。前記第1フライングキャパシタ回路及び前記第2フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第3フライングキャパシタ回路及び前記第4フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第1フライングキャパシタ回路と前記第2フライングキャパシタ回路との接続点と前記第3フライングキャパシタ回路と前記第4フライングキャパシタ回路との接続点との間が接続され、本電力変換装置は、前記第3スイッチング素子、前記第4スイッチング素子、前記第5スイッチング素子、前記第6スイッチング素子、前記第11スイッチング素子、前記第12スイッチング素子、前記第13スイッチング素子及び前記第14スイッチング素子の8個のスイッチング素子、及び/又は前記第1スイッチング素子、前記第2スイッチング素子、前記第7スイッチング素子、前記第8スイッチング素子、前記第9スイッチング素子、前記第10スイッチング素子、前記第15スイッチング素子及び前記第16スイッチング素子の8個のスイッチング素子のそれぞれに逆並列に接続された8個又は16個の外付けダイオードをさらに備える。
本発明によれば、小さなコストアップで、高効率化を図ることができるマルチレベル電力変換装置を実現することができる。
図1は、本発明の実施の形態に係る電力変換装置1の基本構成を説明するための図である。電力変換装置1は、直流電源2から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統(以下、単に系統3という)又は交流負荷に出力する。直流電源2は例えば、分散型電源(太陽電池、蓄電池、燃料電池など)と、当該分散型電源の出力を制御可能なDC/DCコンバータにより構成される。当該DC/DCコンバータと電力変換装置1との間は、直流バスで接続される。なお直流電源2は、分散型電源とDC/DCコンバータの組が複数、並列接続されて構成されていてもよい。
電力変換装置1は、インバータ回路10、フィルタ回路20及び制御回路30を備える。インバータ回路10は、直流電源2から供給される直流電力を、マルチレベル(本実施の形態では5レベル)の電圧を有する疑似正弦波に変換する。インバータ回路10は、第1フライングキャパシタ回路11、第2フライングキャパシタ回路12、第3フライングキャパシタ回路13、第4フライングキャパシタ回路14、第1出力回路15及び第2出力回路16を含む。
第1フライングキャパシタ回路11及び第2フライングキャパシタ回路12は直流電源2の両端間に直列に接続される。第3フライングキャパシタ回路13及び第4フライングキャパシタ回路14は直流電源2の両端間に直列に接続される。第1フライングキャパシタ回路11と第2フライングキャパシタ回路12との接続点と、第3フライングキャパシタ回路13と第4フライングキャパシタ回路14との接続点との間が中間配線で接続される。
第1フライングキャパシタ回路11は、第1スイッチング素子Q1、第2スイッチング素子Q2、第3スイッチング素子Q3、第4スイッチング素子Q4及び第1キャパシタC1を含む。第1スイッチング素子Q1、第2スイッチング素子Q2、第3スイッチング素子Q3及び第4スイッチング素子Q4は直列に接続され、直流電源2の正極に接続されたハイサイド配線と中間配線の間に接続される。第1キャパシタC1は、第1スイッチング素子Q1と第2スイッチング素子Q2との接続点と、第3スイッチング素子Q3と第4スイッチング素子Q4との接続点との間に接続され、第1スイッチング素子Q1−第4スイッチング素子Q4により充放電される。
第2フライングキャパシタ回路12は、第5スイッチング素子Q5、第6スイッチング素子Q6、第7スイッチング素子Q7、第8スイッチング素子Q8及び第2キャパシタC2を含む。第5スイッチング素子Q5、第6スイッチング素子Q6、第7スイッチング素子Q7及び第8スイッチング素子Q8は直列に接続され、中間配線と、直流電源2の負極に接続されたローサイド配線の間に接続される。第2キャパシタC2は、第5スイッチング素子Q5と第6スイッチング素子Q6との接続点と、第7スイッチング素子Q7と第8スイッチング素子Q8との接続点との間に接続され、第5スイッチング素子Q5−第8スイッチング素子Q8により充放電される。
第3フライングキャパシタ回路13は、第9スイッチング素子Q9、第10スイッチング素子Q10、第11スイッチング素子Q11、第12スイッチング素子Q12及び第3キャパシタC3を含む。第9スイッチング素子Q9、第10スイッチング素子Q10、第11スイッチング素子Q11及び第12スイッチング素子Q12は直列に接続され、ハイサイド配線と中間配線の間に接続される。第3キャパシタC3は、第9スイッチング素子Q9と第10スイッチング素子Q10との接続点と、第11スイッチング素子Q11と第12スイッチング素子Q12との接続点との間に接続され、第9スイッチング素子Q9−第12スイッチング素子Q12により充放電される。
第4フライングキャパシタ回路14は、第13スイッチング素子Q13、第14スイッチング素子Q14、第15スイッチング素子Q15、第16スイッチング素子Q16及び第4キャパシタC4を含む。第13スイッチング素子Q13、第14スイッチング素子Q14、第15スイッチング素子Q15及び第16スイッチング素子Q16は直列に接続され、中間配線とローサイド配線の間に接続される。第4キャパシタC4は、第13スイッチング素子Q13と第14スイッチング素子Q14との接続点と、第15スイッチング素子Q15と第16スイッチング素子Q16との接続点との間に接続され、第13スイッチング素子Q13−第16スイッチング素子Q16により充放電される。
第1出力回路15は、第1フライングキャパシタ回路11の中点(具体的には、第2スイッチング素子Q2と第3スイッチング素子Q3との接続点)と、第2フライングキャパシタ回路12の中点(具体的には、第6スイッチング素子Q6と第7スイッチング素子Q7との接続点)との間に接続される。第1出力回路15は、直列に接続された第17スイッチング素子Q17、第18スイッチング素子Q18、第19スイッチング素子Q19及び第20スイッチング素子Q20を含む。第1出力回路15の中点(具体的には、第18スイッチング素子Q18と第19スイッチング素子Q19との接続点)は、フィルタ回路20を介して、系統3/交流負荷に接続された交流経路の一端に接続される。
第2出力回路16は、第3フライングキャパシタ回路13の中点(具体的には、第10スイッチング素子Q10と第11スイッチング素子Q11との接続点)と、第4フライングキャパシタ回路14の中点(具体的には、第14スイッチング素子Q14と第15スイッチング素子Q15との接続点)との間に接続される。第2出力回路16は、直列に接続された第21スイッチング素子Q21、第22スイッチング素子Q22、第23スイッチング素子Q23及び第24スイッチング素子Q24を含む。第2出力回路16の中点(具体的には、第22スイッチング素子Q22と第23スイッチング素子Q23との接続点)は、フィルタ回路20を介して上記交流経路の他端に接続される。
第1フライングキャパシタ回路11の中点からは、第1スイッチング素子Q1の上側端子に印加されるE[V]と、第4スイッチング素子Q4の下側端子に印加される1/2E[V]の間の範囲の電位が出力される。第1キャパシタC1は1/4E[V]の電圧になるように初期充電(プリチャージ)され、1/4E[V]の電圧を中心として充放電が繰り返される。従って、第1フライングキャパシタ回路11からは、概ね、E[V]、3/4E[V]、1/2E[V]の3レベルの電位が出力される。
第2フライングキャパシタ回路12の中点からは、第5スイッチング素子Q5の上側端子に印加される1/2E[V]と、第8スイッチング素子Q8の下側端子に印加される0[V]の間の範囲の電位が出力される。第2キャパシタC2は1/4E[V]の電圧になるように初期充電され、1/4E[V]の電圧を中心として充放電が繰り返される。従って、第2フライングキャパシタ回路12からは、概ね、1/2E[V]、1/4E[V]、0[V]の3レベルの電位が出力される。
第3フライングキャパシタ回路13の中点からは、第9スイッチング素子Q9の上側端子に印加されるE[V]と、第12スイッチング素子Q12の下側端子に印加される1/2E[V]の間の範囲の電位が出力される。第3キャパシタC3は1/4E[V]の電圧になるように初期充電され、1/4E[V]の電圧を中心として充放電が繰り返される。従って、第3フライングキャパシタ回路13からは、概ね、E[V]、3/4E[V]、1/2E[V]の3レベルの電位が出力される。
第4フライングキャパシタ回路14の中点からは、第13スイッチング素子Q13の上側端子に印加される1/2E[V]と、第16スイッチング素子Q16の下側端子に印加される0[V]の間の範囲の電位が出力される。第4キャパシタC4は1/4E[V]の電圧になるように初期充電され、1/4E[V]の電圧を中心として充放電が繰り返される。従って、第4フライングキャパシタ回路14からは、概ね、1/2E[V]、1/4E[V]、0[V]の3レベルの電位が出力される。
ハイサイド配線と中間配線の間に第5キャパシタC5が接続され、中間配線とローサイド配線の間に第6キャパシタC6が接続される。第5キャパシタC5及び第6キャパシタC6は、直流電源2の電圧Eを等分するため及び、インバータ回路10内で発生するサージ電圧を抑制するためのスナバコンデンサとして機能する。
上記の第1スイッチング素子Q1−第24スイッチング素子Q24にはそれぞれ、第1ダイオードD1−第24ダイオードD24が逆並列に形成/接続される。以下、本実施の形態では第1スイッチング素子Q1−第24スイッチング素子Q24に、150V耐圧のNチャネルMOSFETを使用する例を想定する。NチャネルMOSFETでは、ソースからドレイン方向に寄生ダイオードが逆並列に形成される。
第1出力回路15の中点(具体的には、第18スイッチング素子Q18と第19スイッチング素子Q19間の接続点)と、第2出力回路16の中点(具体的には、第22スイッチング素子Q22と第23スイッチング素子Q23間の接続点)から、マルチレベルの電圧(本実施の形態では5レベルの電圧)がフィルタ回路20に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第1出力回路15の中点からU相の電力を出力し、第2出力回路16の中点からW相の電力を出力する。
フィルタ回路20は、第1リアクトルL1、第2リアクトルL2及び第7キャパシタC7を含み、第1出力回路15及び第2出力回路16から出力される電圧及び電流の高調波成分を減衰させて、系統3の正弦波と同期した正弦波に近づける。
制御回路30は、第1スイッチング素子Q1−第24スイッチング素子Q24のオン/オフを制御して、インバータ回路10に、直流電源2から供給される直流電力を交流電力に変換させる。また制御回路30は、第1スイッチング素子Q1−第24スイッチング素子Q24のオン/オフを制御して、インバータ回路10に、系統3から供給される交流電力を直流電力に変換させる。制御回路30は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、DSP、ROM、RAM、FPGA、ASIC、その他のLSIを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
図2は、5レベル(+E、+1/2E、0、−1/2E、−E)の電圧で生成される擬似正弦波を示す図である。区間2では+1/2Eと0を交互に出力し、区間1では+Eと+1/4Eを交互に出力し、区間3では0と−1/2Eを交互に出力し、区間4では−1/2Eと−Eを交互に出力する。インバータ回路10の出力電圧Vinv(疑似正弦波)が高品位に生成されると、フィルタ回路20を通過後の出力電流Ioutは滑らかな正弦波になる。
図3は、図1の電力変換装置1における第1スイッチング素子Q1−第24スイッチング素子Q24のスイッチングパターンをまとめた図である。インバータ回路10から+Eを出力する場合、制御回路30は、第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態に制御し、第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する(後述する図5(a)参照)。
直流電源2から第1キャパシタC1及び第4キャパシタC4を充電しつつ、インバータ回路10から+1/2Eを出力する場合、制御回路30は、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態に制御し、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する(後述する図5(c)参照)。
第1キャパシタC1及び第4キャパシタC4から交流経路に放電しつつ、インバータ回路10から+1/2Eを出力する場合、制御回路30は、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態に制御し、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する(後述する図6(c)参照)。
インバータ回路10から+0を出力する場合、制御回路30は、第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態に制御し、第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する(後述する図7(a)参照)。
インバータ回路10から−0を出力する場合、制御回路30は、第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態に制御し、第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する(後述する図9(a)参照)。
第2キャパシタC2及び第3キャパシタC3から交流経路に放電しつつ、インバータ回路10から−1/2Eを出力する場合、制御回路30は、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態に制御し、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する(後述する図10(c)参照)。
直流電源2から第2キャパシタC2及び第3キャパシタC3を充電しつつ、インバータ回路10から−1/2Eを出力する場合、制御回路30は、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態に制御し、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する(後述する図9(c)参照)。
インバータ回路10から−Eを出力する場合、制御回路30は、第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態に制御し、第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する(後述する図11(a)参照)。
図4(a)−(e)は、インバータ回路10の出力電圧Voutと出力電流Ioutの関係を説明するための図である。図4(a)では、フィルタ回路20が省略されて描かれている。従って、出力電圧Voutと出力電流Ioutの波形は、フィルタ回路20を通過後の波形である。図4(b)に示すようにインバータ回路10の出力電圧Voutと出力電流Ioutの関係は4象限に分類される。
第1象限は出力電圧Voutが正、出力電流Ioutも正の関係である。第2象限は出力電圧Voutが正、出力電流Ioutが負の関係である。第3象限は出力電圧Voutが負、出力電流Ioutも負の関係である。第4象限は出力電圧Voutが負、出力電流Ioutが正の関係である。以上を前提にインバータ回路10の動作パターンは3パターンに分類される。
図4(c)は、第1パターンで動作するインバータ回路10の出力電圧Voutと出力電流Ioutの波形例を示す。第1パターンでは第1象限と第3象限しか利用しない。例えば、力率が1で、太陽電池から入力される直流電力を交流電力に変換して系統3に向けて出力する系統連系インバータが該当する。なお、インバータ回路10の出力にダイオード整流負荷(ダイオードブリッジ回路)が接続されて高調波を多く含んでいても、出力電圧Voutと出力電流Ioutの符号が同じ場合、第1パターンに分類される。
図4(d)は、第2パターンで動作するインバータ回路10の出力電圧Voutと出力電流Ioutの波形例を示す。第2パターンでは第2象限と第4象限しか利用しない。例えば、力率が1で、系統3から入力される交流電力を直流電力に変換して蓄電池に向かって出力する蓄電池用インバータが該当する。
図4(e)は、第3パターンで動作するインバータ回路10の出力電圧Voutと出力電流Ioutの波形例を示す。第3パターンでは第1象限から第4象限の全てを利用する。例えば、力率が1以外で、太陽電池から入力される直流電力を交流電力に変換して系統3に向けて出力する系統連系インバータや、双方向インバータが該当する。近年、力率が1以外(例えば、0.95)でインバータと系統が連系する系統連系規程が増えてきている。
図5(a)−(d)は、区間1において、出力電圧Voutと出力電流Ioutの符号が同じ場合(第1象限)における遷移パターン1を説明するための図である。図6(a)−(d)は、区間1において、出力電圧Voutと出力電流Ioutの符号が同じ場合(第1象限)における遷移パターン2を説明するための図である。区間1では、+Eと+1/2E(充電)間で遷移する遷移パターン1と、+Eと+1/2E(放電)間で遷移する遷移パターン2が存在する。なお、図面の簡略化のためMOSFETを単純なスイッチ記号で描いている。
図5(a)に示す+Eのスイッチングパターンから、図5(c)に示す+1/2E(充電)のスイッチングパターンに遷移する間に、図5(b)に示すデッドタイム期間のスイッチングパターンが挿入される。デッドタイム期間は、同時オンによる貫通電流を防止するために挿入される。図5(b)に示すデッドタイム期間のスイッチングパターンは、第3スイッチング素子Q3及び第2スイッチング素子Q2の同時オン、及び第15スイッチング素子Q15及び第14スイッチング素子Q14の同時オンを防止するためのスイッチングパターンである。
図5(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第3スイッチング素子Q3及び第2スイッチング素子Q2を同時オフ、及び第15スイッチング素子Q15及び第14スイッチング素子Q14を同時オフに制御する。このスイッチングパターンでは、第3スイッチング素子Q3の寄生ダイオード及び第14スイッチング素子Q14の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図5(c)に示す+1/2E(充電)のスイッチングパターンから、図5(a)に示す+Eのスイッチングパターンに遷移する間に、図5(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図5(b)に示すデッドタイム期間のスイッチングパターンと同じである。第3スイッチング素子Q3の寄生ダイオード及び第14スイッチング素子Q14の寄生ダイオードに流れている電流が、第2スイッチング素子Q2及び第15スイッチング素子Q15のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図6(a)に示す+Eのスイッチングパターンから、図6(c)に示す+1/2E(放電)のスイッチングパターンに遷移する間に、図6(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第1スイッチング素子Q1及び第4スイッチング素子Q4の同時オン、及び第13スイッチング素子Q13及び第16スイッチング素子Q16の同時オンを防止するためのスイッチングパターンである。
図6(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第1スイッチング素子Q1及び第4スイッチング素子Q4を同時オフ、及び第13スイッチング素子Q13及び第16スイッチング素子Q16を同時オフに制御する。このスイッチングパターンでは、第4スイッチング素子Q4の寄生ダイオード及び第13スイッチング素子Q13の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図6(c)に示す+1/2E(放電)のスイッチングパターンから、図6(a)に示す+Eのスイッチングパターンに遷移する間に、図6(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図6(b)に示すデッドタイム期間のスイッチングパターンと同じである。第4スイッチング素子Q4の寄生ダイオード及び第13スイッチング素子Q13の寄生ダイオードに流れている電流が、第1スイッチング素子Q1及び第16スイッチング素子Q16のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図7(a)−(d)は、区間2において、出力電圧Voutと出力電流Ioutの符号が同じ場合(第1象限)における遷移パターン1を説明するための図である。図8(a)−(d)は、区間2において、出力電圧Voutと出力電流Ioutの符号が同じ場合(第1象限)における遷移パターン2を説明するための図である。区間2では、+0と+1/2E(充電)間で遷移する遷移パターン1と、+0と+1/2E(放電)間で遷移する遷移パターン2が存在する。
図7(a)に示す+0のスイッチングパターンから、図7(c)に示す+1/2E(充電)のスイッチングパターンに遷移する間に、図7(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第1スイッチング素子Q1及び第4スイッチング素子Q4の同時オン、及び第13スイッチング素子Q13及び第16スイッチング素子Q16の同時オンを防止するためのスイッチングパターンである。
図7(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第1スイッチング素子Q1及び第4スイッチング素子Q4を同時オフ、及び第13スイッチング素子Q13及び第16スイッチング素子Q16を同時オフに制御する。このスイッチングパターンでは、第4スイッチング素子Q4の寄生ダイオード及び第13スイッチング素子Q13の寄生ダイオードに流れている電流が、第1スイッチング素子Q1及び第16スイッチング素子Q16のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図7(c)に示す+1/2E(充電)のスイッチングパターンから、図7(a)に示す+0のスイッチングパターンに遷移する間に、図7(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図7(b)に示すデッドタイム期間のスイッチングパターンと同じである。第4スイッチング素子Q4の寄生ダイオード及び第13スイッチング素子Q13の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図8(a)に示す+0のスイッチングパターンから、図8(c)に示す+1/2E(放電)のスイッチングパターンに遷移する間に、図8(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第3スイッチング素子Q3及び第2スイッチング素子Q2の同時オン、及び第15スイッチング素子Q15及び第14スイッチング素子Q14の同時オンを防止するためのスイッチングパターンである。
図8(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第3スイッチング素子Q3及び第2スイッチング素子Q2を同時オフ、及び第15スイッチング素子Q15及び第14スイッチング素子Q14を同時オフに制御する。このスイッチングパターンでは、第3スイッチング素子Q3の寄生ダイオード及び第14スイッチング素子Q14の寄生ダイオードに流れている電流が、第2スイッチング素子Q2及び第15スイッチング素子Q15のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図8(c)に示す+1/2E(放電)のスイッチングパターンから、図8(a)に示す+0のスイッチングパターンに遷移する間に、図8(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図8(b)に示すデッドタイム期間のスイッチングパターンと同じである。第3スイッチング素子Q3の寄生ダイオード及び第14スイッチング素子Q14の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図9(a)−(d)は、区間3において、出力電圧Voutと出力電流Ioutの符号が同じ場合(第3象限)における遷移パターン1を説明するための図である。図10(a)−(d)は、区間3において、出力電圧Voutと出力電流Ioutの符号が同じ場合(第3象限)における遷移パターン2を説明するための図である。区間3では、−0と−1/2E(充電)間で遷移する遷移パターン1と、−0と−1/2E(放電)間で遷移する遷移パターン2が存在する。
図9(a)に示す−0のスイッチングパターンから、図9(c)に示す−1/2E(充電)のスイッチングパターンに遷移する間に、図9(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第5スイッチング素子Q5及び第8スイッチング素子Q8の同時オン、及び第9スイッチング素子Q9及び第12スイッチング素子Q12の同時オンを防止するためのスイッチングパターンである。
図9(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第5スイッチング素子Q5及び第8スイッチング素子Q8を同時オフ、及び第9スイッチング素子Q9及び第12スイッチング素子Q12を同時オフに制御する。このスイッチングパターンでは、第5スイッチング素子Q5の寄生ダイオード及び第12スイッチング素子Q12の寄生ダイオードを電流に流れている電流が、第8スイッチング素子Q8及び第9スイッチング素子Q9のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図9(c)に示す−1/2E(充電)のスイッチングパターンから、図9(a)に示す−0のスイッチングパターンに遷移する間に、図9(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図9(b)に示すデッドタイム期間のスイッチングパターンと同じである。第5スイッチング素子Q5の寄生ダイオード及び第12スイッチング素子Q12の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図10(a)に示す−0のスイッチングパターンから、図10(c)に示す−1/2E(放電)のスイッチングパターンに遷移する間に、図10(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第7スイッチング素子Q7及び第6スイッチング素子Q6の同時オン、及び第11スイッチング素子Q11及び第10スイッチング素子Q10の同時オンを防止するためのスイッチングパターンである。
図10(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第7スイッチング素子Q7及び第6スイッチング素子Q6を同時オフ、及び第11スイッチング素子Q11及び第10スイッチング素子Q10を同時オフに制御する。このスイッチングパターンでは、第6スイッチング素子Q6の寄生ダイオード及び第11スイッチング素子Q11の寄生ダイオードを電流に流れている電流が、第7スイッチング素子Q7及び第10スイッチング素子Q10のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図10(c)に示す−1/2E(放電)のスイッチングパターンから、図10(a)に示す−0のスイッチングパターンに遷移する間に、図10(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図10(b)に示すデッドタイム期間のスイッチングパターンと同じである。第6スイッチング素子Q6の寄生ダイオード及び第11スイッチング素子Q11の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図11(a)−(d)は、区間4において、出力電圧Voutと出力電流Ioutの符号が同じ場合(第3象限)における遷移パターン1を説明するための図である。図12(a)−(d)は、区間4において、出力電圧Voutと出力電流Ioutの符号が同じ場合(第3象限)における遷移パターン2を説明するための図である。区間4では、−Eと−1/2E(充電)間で遷移する遷移パターン1と、−Eと−1/2E(放電)間で遷移する遷移パターン2が存在する。
図11(a)に示す−Eのスイッチングパターンから、図11(c)に示す−1/2E(充電)のスイッチングパターンに遷移する間に、図11(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第7スイッチング素子Q7及び第6スイッチング素子Q6の同時オン、及び第11スイッチング素子Q11及び第10スイッチング素子Q10の同時オンを防止するためのスイッチングパターンである。
図11(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第7スイッチング素子Q7及び第6スイッチング素子Q6を同時オフ、及び第11スイッチング素子Q11及び第10スイッチング素子Q10を同時オフに制御する。このスイッチングパターンでは、第6スイッチング素子Q6の寄生ダイオード及び第11スイッチング素子Q11の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図11(c)に示す−1/2E(充電)のスイッチングパターンから、図11(a)に示す−Eのスイッチングパターンに遷移する間に、図11(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図11(b)に示すデッドタイム期間のスイッチングパターンと同じである。第6スイッチング素子Q6の寄生ダイオード及び第11スイッチング素子Q11の寄生ダイオードに流れている電流が、第7スイッチング素子Q7及び第10スイッチング素子Q10のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図12(a)に示す−Eのスイッチングパターンから、図12(c)に示す−1/2E(放電)のスイッチングパターンに遷移する間に、図12(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第5スイッチング素子Q5及び第8スイッチング素子Q8の同時オン、及び第9スイッチング素子Q9及び第12スイッチング素子Q12の同時オンを防止するためのスイッチングパターンである。
図12(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第5スイッチング素子Q5及び第8スイッチング素子Q8を同時オフ、及び第9スイッチング素子Q9及び第12スイッチング素子Q12を同時オフに制御する。このスイッチングパターンでは、第5スイッチング素子Q5の寄生ダイオード及び第12スイッチング素子Q12の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図12(c)に示す−1/2E(放電)のスイッチングパターンから、図12(a)に示す−Eのスイッチングパターンに遷移する間に、図12(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図12(b)に示すデッドタイム期間のスイッチングパターンと同じである。第5スイッチング素子Q5の寄生ダイオード及び第12スイッチング素子Q12の寄生ダイオードに流れている電流が、第8スイッチング素子Q8及び第9スイッチング素子Q9のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図13(a)−(d)は、区間1において、出力電圧Voutと出力電流Ioutの符号が異なる場合(第2象限)における遷移パターン1を説明するための図である。図14(a)−(d)は、区間1において、出力電圧Voutと出力電流Ioutの符号が異なる場合(第2象限)における遷移パターン2を説明するための図である。区間1では、+Eと+1/2E(放電)間で遷移する遷移パターン1と、+Eと+1/2E(充電)間で遷移する遷移パターン2が存在する。
図13(a)に示す+Eのスイッチングパターンから、図13(c)に示す+1/2E(放電)のスイッチングパターンに遷移する間に、図13(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第3スイッチング素子Q3及び第2スイッチング素子Q2の同時オン、及び第15スイッチング素子Q15及び第14スイッチング素子Q14の同時オンを防止するためのスイッチングパターンである。
図13(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第3スイッチング素子Q3及び第2スイッチング素子Q2を同時オフ、及び第15スイッチング素子Q15及び第14スイッチング素子Q14を同時オフに制御する。このスイッチングパターンでは、第2スイッチング素子Q2の寄生ダイオード及び第15スイッチング素子Q15の寄生ダイオードに流れている電流が、第3スイッチング素子Q3及び第14スイッチング素子Q14のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図13(c)に示す+1/2E(放電)のスイッチングパターンから、図13(a)に示す+Eのスイッチングパターンに遷移する間に、図13(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図13(b)に示すデッドタイム期間のスイッチングパターンと同じである。第2スイッチング素子Q2の寄生ダイオード及び第15スイッチング素子Q15の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図14(a)に示す+Eのスイッチングパターンから、図14(c)に示す+1/2E(充電)のスイッチングパターンに遷移する間に、図14(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第1スイッチング素子Q1及び第4スイッチング素子Q4の同時オン、及び第13スイッチング素子Q13及び第16スイッチング素子Q16の同時オンを防止するためのスイッチングパターンである。
図14(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第1スイッチング素子Q1及び第4スイッチング素子Q4を同時オフ、及び第13スイッチング素子Q13及び第16スイッチング素子Q16を同時オフに制御する。このスイッチングパターンでは、第1スイッチング素子Q1の寄生ダイオード及び第16スイッチング素子Q16の寄生ダイオードに流れている電流が、第4スイッチング素子Q4及び第13スイッチング素子Q13のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図14(c)に示す+1/2E(充電)のスイッチングパターンから、図14(a)に示す+Eのスイッチングパターンに遷移する間に、図14(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図14(b)に示すデッドタイム期間のスイッチングパターンと同じである。第1スイッチング素子Q1の寄生ダイオード及び第16スイッチング素子Q16の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図15(a)−(d)は、区間2において、出力電圧Voutと出力電流Ioutの符号が異なる場合(第2象限)における遷移パターン1を説明するための図である。図16(a)−(d)は、区間2において、出力電圧Voutと出力電流Ioutの符号が異なる場合(第2象限)における遷移パターン2を説明するための図である。区間2では、+0と+1/2E(放電)間で遷移する遷移パターン1と、+0と+1/2E(充電)間で遷移する遷移パターン2が存在する。
図15(a)に示す+0のスイッチングパターンから、図15(c)に示す+1/2E(放電)のスイッチングパターンに遷移する間に、図15(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第1スイッチング素子Q1及び第4スイッチング素子Q4の同時オン、及び第13スイッチング素子Q13及び第16スイッチング素子Q16の同時オンを防止するためのスイッチングパターンである。
図15(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第1スイッチング素子Q1及び第4スイッチング素子Q4を同時オフ、及び第13スイッチング素子Q13及び第16スイッチング素子Q16を同時オフに制御する。このスイッチングパターンでは、第1スイッチング素子Q1の寄生ダイオード及び第16スイッチング素子Q16の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図15(c)に示す+1/2E(放電)のスイッチングパターンから、図15(a)に示す+0のスイッチングパターンに遷移する間に、図15(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図15(b)に示すデッドタイム期間のスイッチングパターンと同じである。第1スイッチング素子Q1の寄生ダイオード及び第16スイッチング素子Q16の寄生ダイオードに流れている電流が、第4スイッチング素子Q4及び第13スイッチング素子Q13のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図16(a)に示す+0のスイッチングパターンから、図16(c)に示す+1/2E(充電)のスイッチングパターンに遷移する間に、図16(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第3スイッチング素子Q3及び第2スイッチング素子Q2の同時オン、及び第15スイッチング素子Q15及び第14スイッチング素子Q14の同時オンを防止するためのスイッチングパターンである。
図16(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第3スイッチング素子Q3及び第2スイッチング素子Q2を同時オフ、及び第15スイッチング素子Q15及び第14スイッチング素子Q14を同時オフに制御する。このスイッチングパターンでは、第2スイッチング素子Q2の寄生ダイオード及び第15スイッチング素子Q15の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図16(c)に示す+1/2E(充電)のスイッチングパターンから、図16(a)に示す+0のスイッチングパターンに遷移する間に、図16(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図16(b)に示すデッドタイム期間のスイッチングパターンと同じである。第2スイッチング素子Q2の寄生ダイオード及び第15スイッチング素子Q15の寄生ダイオードに流れている電流が、第3スイッチング素子Q3及び第14スイッチング素子Q14のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図17(a)−(d)は、区間3において、出力電圧Voutと出力電流Ioutの符号が異なる場合(第4象限)における遷移パターン1を説明するための図である。図18(a)−(d)は、区間3において、出力電圧Voutと出力電流Ioutの符号が異なる場合(第4象限)における遷移パターン2を説明するための図である。区間3では、−0と−1/2E(放電)間で遷移する遷移パターン1と、−0と−1/2E(充電)間で遷移する遷移パターン2が存在する。
図17(a)に示す−0のスイッチングパターンから、図17(c)に示す−1/2E(放電)のスイッチングパターンに遷移する間に、図17(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第5スイッチング素子Q5及び第8スイッチング素子Q8の同時オン、及び第9スイッチング素子Q9及び第12スイッチング素子Q12の同時オンを防止するためのスイッチングパターンである。
図17(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第5スイッチング素子Q5及び第8スイッチング素子Q8を同時オフ、及び第9スイッチング素子Q9及び第12スイッチング素子Q12を同時オフに制御する。このスイッチングパターンでは、第8スイッチング素子Q8の寄生ダイオード及び第9スイッチング素子Q9の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図17(c)に示す−1/2E(放電)のスイッチングパターンから、図17(a)に示す−0のスイッチングパターンに遷移する間に、図17(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図17(b)に示すデッドタイム期間のスイッチングパターンと同じである。第8スイッチング素子Q8の寄生ダイオード及び第9スイッチング素子Q9の寄生ダイオードに流れている電流が、第5スイッチング素子Q5及び第12スイッチング素子Q12のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図18(a)に示す−0のスイッチングパターンから、図18(c)に示す−1/2E(充電)のスイッチングパターンに遷移する間に、図18(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第7スイッチング素子Q7及び第6スイッチング素子Q6の同時オン、及び第11スイッチング素子Q11及び第10スイッチング素子Q10の同時オンを防止するためのスイッチングパターンである。
図18(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第7スイッチング素子Q7及び第6スイッチング素子Q6を同時オフ、及び第11スイッチング素子Q11及び第10スイッチング素子Q10を同時オフに制御する。このスイッチングパターンでは、第7スイッチング素子Q7の寄生ダイオード及び第10スイッチング素子Q10の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図18(c)に示す−1/2E(充電)のスイッチングパターンから、図18(a)に示す−0のスイッチングパターンに遷移する間に、図18(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図18(b)に示すデッドタイム期間のスイッチングパターンと同じである。第7スイッチング素子Q7の寄生ダイオード及び第10スイッチング素子Q10の寄生ダイオードに流れている電流が、第6スイッチング素子Q6及び第11スイッチング素子Q11のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図19(a)−(d)は、区間4において、出力電圧Voutと出力電流Ioutの符号が異なる場合(第4象限)における遷移パターン1を説明するための図である。図20(a)−(d)は、区間4において、出力電圧Voutと出力電流Ioutの符号が異なる場合(第4象限)における遷移パターン2を説明するための図である。区間4では、−Eと−1/2E(放電)間で遷移する遷移パターン1と、−Eと−1/2E(充電)間で遷移する遷移パターン2が存在する。
図19(a)に示す−Eのスイッチングパターンから、図19(c)に示す−1/2E(放電)のスイッチングパターンに遷移する間に、図19(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第7スイッチング素子Q7及び第6スイッチング素子Q6の同時オン、及び第11スイッチング素子Q11及び第10スイッチング素子Q10の同時オンを防止するためのスイッチングパターンである。
図19(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第7スイッチング素子Q7及び第6スイッチング素子Q6を同時オフ、及び第11スイッチング素子Q11及び第10スイッチング素子Q10を同時オフに制御する。このスイッチングパターンでは、第7スイッチング素子Q7の寄生ダイオード及び第10スイッチング素子Q10の寄生ダイオードに流れている電流が、第6スイッチング素子Q6及び第11スイッチング素子Q11のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図19(c)に示す−1/2E(放電)のスイッチングパターンから、図19(a)に示す−Eのスイッチングパターンに遷移する間に、図19(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図19(b)に示すデッドタイム期間のスイッチングパターンと同じである。第7スイッチング素子Q7の寄生ダイオード及び第10スイッチング素子Q10の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Vfと通過する電流量に応じた損失が発生する。
図20(a)に示す−Eのスイッチングパターンから、図20(c)に示す−1/2E(充電)のスイッチングパターンに遷移する間に、図20(b)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第5スイッチング素子Q5及び第8スイッチング素子Q8の同時オン、及び第9スイッチング素子Q9及び第12スイッチング素子Q12の同時オンを防止するためのスイッチングパターンである。
図20(b)に示すデッドタイム期間のスイッチングパターンでは、制御回路30は、第5スイッチング素子Q5及び第8スイッチング素子Q8を同時オフ、及び第9スイッチング素子Q9及び第12スイッチング素子Q12を同時オフに制御する。このスイッチングパターンでは、第8スイッチング素子Q8の寄生ダイオード及び第9スイッチング素子Q9の寄生ダイオードに流れている電流が、第5スイッチング素子Q5及び第12スイッチング素子Q12のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図20(c)に示す−1/2E(充電)のスイッチングパターンから、図20(a)に示す−Eのスイッチングパターンに遷移する間に、図20(d)に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図20(b)に示すデッドタイム期間のスイッチングパターンと同じである。第8スイッチング素子Q8の寄生ダイオード及び第9スイッチング素子Q9の寄生ダイオードに流れている電流が、第8スイッチング素子Q8及び第9スイッチング素子Q9のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
図21は、本発明の実施例1に係る電力変換装置1の構成を説明するための図である。実施例1に係る電力変換装置1は主に、インバータ回路10が第1パターンで動作する場合に使用される。実施例1に係る電力変換装置1の構成は、図1に示した電力変換装置1の基本構成に、第33ダイオードD33、第34ダイオードD34、第35ダイオードD35、第36ダイオードD36、第41ダイオードD41、第42ダイオードD42、第43ダイオードD43、及び第44ダイオードD44が追加された構成である。
第33ダイオードD33、第34ダイオードD34、第35ダイオードD35、第36ダイオードD36、第41ダイオードD41、第42ダイオードD42、第43ダイオードD43、及び第44ダイオードD44は、第3スイッチング素子Q3、第4スイッチング素子Q4、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第13スイッチング素子Q13、及び第14スイッチング素子Q14にそれぞれ逆並列に接続される外付けのダイオードである。
第33ダイオードD33には、順方向降下電圧Vfが第3スイッチング素子Q3の寄生ダイオードの順方向降下電圧Vfより低く、かつリカバリ損失Prrが第3スイッチング素子Q3の寄生ダイオードのリカバリ損失Prr以下のものが使用される。
第34ダイオードD34と第4スイッチング素子Q4の寄生ダイオード間、第35ダイオードD35と第5スイッチング素子Q5の寄生ダイオード間、第36ダイオードD36と第6スイッチング素子Q6の寄生ダイオード間、第41ダイオードD41と第11スイッチング素子Q11の寄生ダイオード間、第42ダイオードD42と第12スイッチング素子Q12の寄生ダイオード間、第43ダイオードD43と第13スイッチング素子Q13の寄生ダイオード間、及び第44ダイオードD44と第14スイッチング素子Q14の寄生ダイオード間も、第33ダイオードD33と第3スイッチング素子Q3の寄生ダイオード間の関係と同様である。
以上説明したように実施例1によれば、8個の外付けダイオードを追加することにより、最小限の部品点数の増加によるコストアップで、24個全てのスイッチング素子に逆並列に外付けダイオードを接続した場合と同様の損失低減効果を得ることができる。インバータ回路10が第1パターン(第1象限と第3象限)で動作する場合、図5(a)−(d)から図12(a)−(d)に示したように、寄生ダイオードを電流が通過するスイッチング素子は、第3スイッチング素子Q3、第4スイッチング素子Q4、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第13スイッチング素子Q13、及び第14スイッチング素子Q14の8個である。従って、この8個のスイッチング素子に、寄生ダイオードより高性能の外付けダイオードを接続することにより、最小限のコストアップでインバータ回路10の高効率化を図ることができる。
図22は、本発明の実施例2に係る電力変換装置1の構成を説明するための図である。実施例2に係る電力変換装置1は主に、インバータ回路10が第2パターンで動作する場合に使用される。実施例2に係る電力変換装置1の構成は、図1に示した電力変換装置1の基本構成に、第31ダイオードD31、第32ダイオードD32、第37ダイオードD37、第38ダイオードD38、第39ダイオードD39、第40ダイオードD40、第45ダイオードD45、及び第46ダイオードD46が追加された構成である。
第31ダイオードD31、第32ダイオードD32、第37ダイオードD37、第38ダイオードD38、第39ダイオードD39、第40ダイオードD40、第45ダイオードD45、及び第46ダイオードD46は、第1スイッチング素子Q1、第2スイッチング素子Q2、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第15スイッチング素子Q15、及び第16スイッチング素子Q16にそれぞれ逆並列に接続される外付けのダイオードである。
第31ダイオードD31には、順方向降下電圧Vfが第1スイッチング素子Q1の寄生ダイオードの順方向降下電圧Vfより低く、かつリカバリ損失Prrが第1スイッチング素子Q1の寄生ダイオードのリカバリ損失Prr以下のものが使用される。
第32ダイオードD32と第2スイッチング素子Q2の寄生ダイオード間、第37ダイオードD37と第7スイッチング素子Q7の寄生ダイオード間、第38ダイオードD38と第8スイッチング素子Q8の寄生ダイオード間、第39ダイオードD39と第9スイッチング素子Q9の寄生ダイオード間、第40ダイオードD40と第10スイッチング素子Q10の寄生ダイオード間、第45ダイオードD45と第15スイッチング素子Q15の寄生ダイオード間、及び第46ダイオードD46と第16スイッチング素子Q16の寄生ダイオード間も、第31ダイオードD31と第1スイッチング素子Q1の寄生ダイオード間の関係と同様である。
以上説明したように実施例2によれば、8個の外付けダイオードを追加することにより、最小限の部品点数の増加によるコストアップで、24個全てのスイッチング素子に逆並列に外付けダイオードを接続した場合と同様の損失低減効果を得ることができる。インバータ回路10が第2パターン(第2象限と第4象限)で動作する場合、図13(a)−(d)から図20(a)−(d)に示したように、寄生ダイオードを電流が通過するスイッチング素子は、第1スイッチング素子Q1、第2スイッチング素子Q2、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第15スイッチング素子Q15、及び第16スイッチング素子Q16の8個である。従って、この8個のスイッチング素子に、寄生ダイオードより高性能の外付けダイオードを接続することにより、最小限のコストアップでインバータ回路10の高効率化を図ることができる。
図23は、本発明の実施例3に係る電力変換装置1の構成を説明するための図である。実施例3に係る電力変換装置1は主に、インバータ回路10が第3パターンで動作する場合に使用される。実施例3に係る電力変換装置1の構成は、図1に示した電力変換装置1の基本構成に、第31ダイオードD31、第32ダイオードD32、第33ダイオードD33、第34ダイオードD34、第35ダイオードD35、第36ダイオードD36、第37ダイオードD37、第38ダイオードD38、第39ダイオードD39、第40ダイオードD40、第41ダイオードD41、第42ダイオードD42、第43ダイオードD43、第44ダイオードD44、第45ダイオードD45、及び第46ダイオードD46が追加された構成である。
第31ダイオードD31、第32ダイオードD32、第33ダイオードD33、第34ダイオードD34、第35ダイオードD35、第36ダイオードD36、第37ダイオードD37、第38ダイオードD38、第39ダイオードD39、第40ダイオードD40、第41ダイオードD41、第42ダイオードD42、第43ダイオードD43、第44ダイオードD44、第45ダイオードD45、及び第46ダイオードD46は、第1スイッチング素子Q1、第2スイッチング素子Q2、第3スイッチング素子Q3、第4スイッチング素子Q4、第5スイッチング素子Q5、第6スイッチング素子Q6、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第11スイッチング素子Q11、第12スイッチング素子Q12、第13スイッチング素子Q13、第14スイッチング素子Q14、第15スイッチング素子Q15、及び第16スイッチング素子Q16にそれぞれ逆並列に接続される外付けのダイオードである。
第31ダイオードD31には、順方向降下電圧Vfが第1スイッチング素子Q1の寄生ダイオードの順方向降下電圧Vfより低く、かつリカバリ損失Prrが第1スイッチング素子Q1の寄生ダイオードのリカバリ損失Prr以下のものが使用される。他の外付けダイオードと寄生ダイオード間のそれぞれの関係も同様である。
以上説明したように実施例3によれば、16個の外付けダイオードを追加することにより、最小限の部品点数の増加によるコストアップで、24個全てのスイッチング素子に逆並列に外付けダイオードを接続した場合と同様の損失低減効果を得ることができる。インバータ回路10が第3パターン(第1象限から第4象限)で動作する場合、図5(a)−(d)から図20(a)−(d)に示したように、寄生ダイオードを電流が通過するスイッチング素子は、第1スイッチング素子Q1−第16スイッチング素子Q16の16個である。従って、この16個のスイッチング素子に、寄生ダイオードより高性能の外付けダイオードを接続することにより、最小限のコストアップでインバータ回路10の高効率化を図ることができる。
図24は、本発明の実施例4に係る電力変換装置1の構成を説明するための図である。実施例4に係る電力変換装置1の構成は、図1に示した電力変換装置1の基本構成に、第47ダイオードD47、第49ダイオードD49、第51ダイオードD51、及び第53ダイオードD53が追加された構成である。
第47ダイオードD47は、直流電源2の正極が接続されたハイサイド配線と交流経路のプラス配線との間に逆向きに接続される。第49ダイオードD49は、交流経路のプラス配線と直流電源2の負極が接続されたローサイド配線との間に逆向きに接続される。第51ダイオードD51は、ハイサイド配線と交流経路のマイナス配線との間に逆向きに接続される。第53ダイオードD53は、交流経路のマイナス配線とローサイド配線との間に逆向きに接続される。
第47ダイオードD47には、順方向降下電圧Vfが、第18スイッチング素子Q18の寄生ダイオードの順方向降下電圧Vfと第17スイッチング素子Q17の寄生ダイオードの順方向降下電圧Vfと第2スイッチング素子Q2の寄生ダイオードの順方向降下電圧Vfと第1スイッチング素子Q1の寄生ダイオードの順方向降下電圧Vfの合計より低く、かつリカバリ損失Prrが、第18スイッチング素子Q18の寄生ダイオードのリカバリ損失Prrと第17スイッチング素子Q17の寄生ダイオードのリカバリ損失Prrと第2スイッチング素子Q2の寄生ダイオードのリカバリ損失Prrと第1スイッチング素子Q1の寄生ダイオードのリカバリ損失Prrの合計以下のものが使用される。
第47ダイオードD47には、耐圧が、第18スイッチング素子Q18の寄生ダイオードの耐圧と第17スイッチング素子Q17の寄生ダイオードの耐圧と第2スイッチング素子Q2の寄生ダイオードの耐圧と第1スイッチング素子Q1の寄生ダイオードの耐圧の合計と同等のものが使用される。本実施の形態では600V耐圧の第47ダイオードD47が使用される。
第49ダイオードD49と、第8スイッチング素子Q8の寄生ダイオードと第7スイッチング素子Q7の寄生ダイオードと第20スイッチング素子Q20の寄生ダイオードと第19スイッチング素子Q19の寄生ダイオードの合計との間の関係、第51ダイオードD51と、第22スイッチング素子Q22の寄生ダイオードと第21スイッチング素子Q21の寄生ダイオードと第10スイッチング素子Q10の寄生ダイオードと第9スイッチング素子Q9の寄生ダイオードの合計との間の関係、及び第53ダイオードD53と、第16スイッチング素子Q16の寄生ダイオードと第15スイッチング素子Q15の寄生ダイオードと第24スイッチング素子Q24の寄生ダイオードと第23スイッチング素子Q23の寄生ダイオードの合計との間の関係も、第47ダイオードD47と、第18スイッチング素子Q18の寄生ダイオードと第17スイッチング素子Q17の寄生ダイオードと第2スイッチング素子Q2の寄生ダイオードと第1スイッチング素子Q1の寄生ダイオードの合計との間の関係と同様である。
上記図2の区間2から区間3に遷移する際、ゼロクロスが発生する。例えば、図7(a)に示した+0のスイッチングパターンから図9(a)に示した−0のスイッチングパターンに遷移する際、第1スイッチング素子Q1−第24スイッチング素子Q24の全てがオフ状態に制御されるデッドタイム期間が挿入される。当該デッドタイム期間のスイッチングパターンでは、第1リアクトルL1及び第2リアクトルL2に蓄積されたエネルギーが電流として、第22スイッチング素子Q22の寄生ダイオード→第21スイッチング素子Q21の寄生ダイオード→第10スイッチング素子Q10の寄生ダイオード→第9スイッチング素子Q9の寄生ダイオード→直流電源2→第8スイッチング素子Q8の寄生ダイオード→第7スイッチング素子Q7の寄生ダイオード→第20スイッチング素子Q20の寄生ダイオード→第19スイッチング素子Q19の寄生ダイオードの経路で還流する。
また、区間3から区間2に遷移する際にもゼロクロスが発生する。例えば、図9(a)に示した−0のスイッチングパターンから図7(a)に示した+0のスイッチングパターンに遷移する際、第1スイッチング素子Q1−第24スイッチング素子Q24の全てがオフ状態に制御されるデッドタイム期間が挿入される。当該デッドタイム期間のスイッチングパターンでは、第1リアクトルL1及び第2リアクトルL2に蓄積されたエネルギーが電流として、第18スイッチング素子Q18の寄生ダイオード→第17スイッチング素子Q17の寄生ダイオード→第2スイッチング素子Q2の寄生ダイオード→第1スイッチング素子Q1の寄生ダイオード→直流電源2→第16スイッチング素子Q16の寄生ダイオード→第15スイッチング素子Q15の寄生ダイオード→第24スイッチング素子Q24の寄生ダイオード→第23スイッチング素子Q23の寄生ダイオードの経路で還流する。
以上説明したように実施例4によれば、4個のダイオードを追加して16個の寄生ダイオードをバイパスさせることにより、ゼロクロス時のデッドタイム期間に発生する損失を低減することができる。すなわち、ゼロクロス時のデッドタイム期間に通るダイオードの数を8個から2個に減らすことができ、インバータ回路10の高効率化を図ることができる。また追加されるダイオードの数は4個であり、少ないコストアップで高効率化を実現することができる。
図25は、本発明の実施例5に係る電力変換装置1の構成を説明するための図である。実施例5に係る電力変換装置1の構成は、図1に示した電力変換装置1の基本構成に、第48ダイオードD48、第49ダイオードD49、第52ダイオードD52、及び第53ダイオードD53が追加された構成である。
第48ダイオードD48は、第1フライングキャパシタ回路11の中点と交流経路のプラス配線との間に逆向きに接続される。第49ダイオードD49は、交流経路のプラス配線と第2フライングキャパシタ回路12の中点との間に逆向きに接続される。第52ダイオードD52は、第3フライングキャパシタ回路13の中点と交流経路のマイナス配線との間に逆向きに接続される。第53ダイオードD53は、交流経路のマイナス配線と第4フライングキャパシタ回路14の中点との間に逆向きに接続される。
第48ダイオードD48には、順方向降下電圧Vfが、第18スイッチング素子Q18の寄生ダイオードの順方向降下電圧Vfと第17スイッチング素子Q17の寄生ダイオードの順方向降下電圧Vfの合計より低く、かつカバリ損失Prrが、第18スイッチング素子Q18の寄生ダイオードのリカバリ損失Prrと第17スイッチング素子Q17の寄生ダイオードのリカバリ損失Prrの合計以下のものが使用される。
第48ダイオードD48には、耐圧が、第18スイッチング素子Q18の寄生ダイオードの耐圧と第17スイッチング素子Q17の寄生ダイオードの耐圧の合計と同等のものが使用される。本実施の形態では300V耐圧の第48ダイオードD48が使用される。
第49ダイオードD49と、第20スイッチング素子Q20の寄生ダイオードと第19スイッチング素子Q19の寄生ダイオードの合計との間の関係、第52ダイオードD52と、第22スイッチング素子Q22の寄生ダイオードと第21スイッチング素子Q21の寄生ダイオードの合計との間の関係、及び第53ダイオードD53と、第24スイッチング素子Q24の寄生ダイオードと第23スイッチング素子Q23の寄生ダイオードの合計との間の関係も、第48ダイオードD48と、第18スイッチング素子Q18の寄生ダイオードと第17スイッチング素子Q17の寄生ダイオードの合計との間の関係と同様である。
以上説明したように実施例5によれば、4個のダイオードを追加して8個の寄生ダイオードをバイパスさせることにより、ゼロクロス時のデッドタイム期間に発生する損失を低減することができる。すなわち、ゼロクロス時のデッドタイム期間に通るダイオードの数を8個から6個に減らすことができ、インバータ回路10の高効率化を図ることができる。また追加されるダイオードの数は4個であり、かつ実施例5より耐圧が低いダイオードであり、少ないコストアップで高効率化を実現することができる。
図26は、本発明の実施例6に係る電力変換装置1の構成を説明するための図である。実施例6に係る電力変換装置1の構成は、図1に示した電力変換装置1の基本構成に、第47ダイオードD47、第48ダイオードD48、第49ダイオードD49、第50ダイオードD50、第51ダイオードD51、第52ダイオードD52、第53ダイオードD53、及び第54ダイオードD54が追加された構成である。
第47ダイオードD47は、ハイサイド配線と第1フライングキャパシタ回路11の中点との間に逆向きに接続される。第48ダイオードD48は、第1フライングキャパシタ回路11の中点と交流経路のプラス配線との間に逆向きに接続される。第49ダイオードD49は、交流経路のプラス配線と第2フライングキャパシタ回路12の中点との間に逆向きに接続される。第50ダイオードD50は、第2フライングキャパシタ回路12の中点とローサイド配線との間に逆向きに接続される。第51ダイオードD51は、ハイサイド配線と第3フライングキャパシタ回路13の中点との間に逆向きに接続される。第52ダイオードD52は、第3フライングキャパシタ回路13の中点と交流経路のマイナス配線との間に逆向きに接続される。第53ダイオードD53は、交流経路のマイナス配線と第4フライングキャパシタ回路14の中点との間に逆向きに接続される。第54ダイオードD54は、第4フライングキャパシタ回路14の中点とローサイド配線との間に逆向きに接続される。
第47ダイオードD47には、順方向降下電圧Vfが、第2スイッチング素子Q2の寄生ダイオードの順方向降下電圧Vfと第1スイッチング素子Q1の寄生ダイオードの順方向降下電圧Vfの合計より低く、かつリカバリ損失Prrが、第2スイッチング素子Q2の寄生ダイオードのリカバリ損失Prrと第1スイッチング素子Q1の寄生ダイオードのリカバリ損失Prrの合計以下のものが使用される。
第47ダイオードD47には、耐圧が、第2スイッチング素子Q2の寄生ダイオードの耐圧と第1スイッチング素子Q1の寄生ダイオードの耐圧の合計と同等のものが使用される。本実施の形態では300V耐圧の第47ダイオードD47が使用される。
第48ダイオードD48と、第18スイッチング素子Q18の寄生ダイオードと第17スイッチング素子Q17の寄生ダイオードの合計との間の関係、第49ダイオードD49と、第20スイッチング素子Q20の寄生ダイオードと第19スイッチング素子Q19の寄生ダイオードの合計との間の関係、第50ダイオードD50と、第8スイッチング素子Q8の寄生ダイオードと第7スイッチング素子Q7の寄生ダイオードの合計との間の関係、第51ダイオードD51と、第10スイッチング素子Q10の寄生ダイオードと第9スイッチング素子Q9の寄生ダイオードの合計との間の関係、第52ダイオードD52と、第22スイッチング素子Q22の寄生ダイオードと第21スイッチング素子Q21の寄生ダイオードの合計との間の関係、第53ダイオードD53と、第24スイッチング素子Q24の寄生ダイオードと第23スイッチング素子Q23の寄生ダイオードの合計との間の関係、及び第54ダイオードD54と、第16スイッチング素子Q16の寄生ダイオードと第15スイッチング素子Q15の寄生ダイオードの合計との間の関係も、第47ダイオードD47と、第2スイッチング素子Q2の寄生ダイオードと第1スイッチング素子Q1の寄生ダイオードの合計との間の関係と同様である。
以上説明したように実施例6によれば、8個のダイオードを追加して16個の寄生ダイオードをバイパスさせることにより、ゼロクロス時のデッドタイム期間に発生する損失を低減することができる。すなわち、ゼロクロス時のデッドタイム期間に通るダイオードの数を8個から4個に減らすことができ、インバータ回路10の高効率化を図ることができる。また追加されるダイオードの数は8個であり、かつ実施例5より耐圧が低いダイオードであり、少ないコストアップで高効率化を実現することができる。
図27は、本発明の実施例7に係る電力変換装置1の構成を説明するための図である。実施例7に係る電力変換装置1は、インバータ回路10が第1パターン又は第3パターンで動作する場合に使用される。実施例7に係る電力変換装置1の構成は、図1に示した電力変換装置1の基本構成に、第61ダイオードD61、及び第62ダイオードD62が追加された構成である。
第61ダイオードD61は、第1キャパシタC1の下側端子と第4キャパシタC4の上側端子との間に逆向きに接続される。第62ダイオードD62は、第3キャパシタC3の下側端子と第2キャパシタC2の上側端子との間に逆向きに接続される。
第61ダイオードD61には、順方向降下電圧Vfが、第13スイッチング素子Q13の寄生ダイオードの順方向降下電圧Vfと第4スイッチング素子Q4の寄生ダイオードの順方向降下電圧Vfの合計より低く、かつリカバリ損失Prrが、第13スイッチング素子Q13の寄生ダイオードのリカバリ損失Prrと第4スイッチング素子Q4の寄生ダイオードのリカバリ損失Prrの合計以下のものが使用される。
第61ダイオードD61には、耐圧が、第13スイッチング素子Q13の寄生ダイオードの耐圧と第4スイッチング素子Q4の寄生ダイオードの耐圧の合計と同等のものが使用される。本実施の形態では300V耐圧の第61ダイオードD61が使用される。
第62ダイオードD62と、第5スイッチング素子Q5の寄生ダイオードと第12スイッチング素子Q12の寄生ダイオードの合計との間の関係も、第61ダイオードD61と、第13スイッチング素子Q13の寄生ダイオードと第4スイッチング素子Q4の寄生ダイオードの合計との間の関係と同様である。
以上説明したように実施例7によれば、2個のダイオードを追加することにより、図6(b)、(d)に示したデッドタイム期間のスイッチングパターン、図7(b)、(d)に示したデッドタイム期間のスイッチングパターン、及び図9(b)、(d)に示したデッドタイム期間のスイッチングパターンにおいて発生する損失を低減することができる。すなわち、当該デッドタイム期間に通るダイオードの数を2個から1個に減らすことができ、インバータ回路10の高効率化を図ることができる。また追加されるダイオードの数は2個であり、少ないコストアップで高効率化を実現することができる。
図28は、本発明の実施例8に係る電力変換装置1の構成を説明するための図である。実施例8に係る電力変換装置1は、インバータ回路10が第1パターン又は第3パターンで動作する場合に使用される。実施例8に係る電力変換装置1の構成は、図1に示した電力変換装置1の基本構成に、第63ダイオードD63、及び第64ダイオードD64が追加された構成である。
第63ダイオードD63は、第1フライングキャパシタ回路11の中点と第4フライングキャパシタ回路14の中点との間に逆向きに接続される。第64ダイオードD64は、第3フライングキャパシタ回路13の中点と第2フライングキャパシタ回路12の中点との間に逆向きに接続される。
第63ダイオードD63には、順方向降下電圧Vfが、第14スイッチング素子Q14のオン抵抗による降下電圧と第13スイッチング素子Q13の寄生ダイオードの順方向降下電圧Vfと第4スイッチング素子Q4の寄生ダイオードの順方向降下電圧Vfと第3スイッチング素子Q3のオン抵抗による降下電圧の合計より低く、かつ第14スイッチング素子Q14の寄生ダイオードの順方向降下電圧Vfと第13スイッチング素子Q13のオン抵抗による降下電圧と第4スイッチング素子Q4のオン抵抗による降下電圧と第3スイッチング素子Q3の寄生ダイオードの順方向降下電圧Vfの合計より低く、かつリカバリ損失Prrが、第13スイッチング素子Q13の寄生ダイオードのリカバリ損失Prrと第4スイッチング素子Q4の寄生ダイオードのリカバリ損失Prrの合計以下で、かつ第14スイッチング素子Q14の寄生ダイオードのリカバリ損失Prrと第3スイッチング素子Q3の寄生ダイオードのリカバリ損失Prrの合計以下のものが使用される。
第63ダイオードD63には、耐圧が、第3スイッチング素子Q3の寄生ダイオードの耐圧と第4スイッチング素子Q4の寄生ダイオードの耐圧と第13スイッチング素子Q13の寄生ダイオードの耐圧と第14スイッチング素子Q14の寄生ダイオードの耐圧の合計と同等のものが使用される。本実施の形態では600V耐圧の第63ダイオードD63が使用される。
第64ダイオードD64と、第6スイッチング素子Q6と第5スイッチング素子Q5と第12スイッチング素子Q12と第11スイッチング素子Q11との関係も、第63ダイオードD63と、第14スイッチング素子Q14と第13スイッチング素子Q13と第4スイッチング素子Q4と第3スイッチング素子Q3との関係と同様である。
以上説明したように実施例8によれば、2個のダイオードを追加することにより、図7(b)、(d)に示したデッドタイム期間のスイッチングパターン、図8(b)、(d)に示したデッドタイム期間のスイッチングパターン、図9(b)、(d)に示したデッドタイム期間のスイッチングパターン、及び図10(b)、(d)に示したデッドタイム期間のスイッチングパターンにおいて発生する損失を低減することができる。すなわち、当該デッドタイム期間に通るダイオードの数を2個から1個に減らすことができ、スイッチング素子2個分のオン抵抗による降下電圧を回避することができ、インバータ回路10の高効率化を図ることができる。また追加されるダイオードの数は2個であり、少ないコストアップで高効率化を実現することができる。
図29は、本発明の実施例9に係る電力変換装置1の構成を説明するための図である。実施例9に係る電力変換装置1は、実施例2と実施例4と実施例7と実施例8の電力変換装置1を組み合わせた電力変換装置1である。
以上説明したように実施例9によれば、16個のダイオードを追加することにより、インバータ回路10が第1パターン、第2パターン、及び第3パターンのいずれのパターンで動作する場合も、デッドタイム期間のスイッチングパターンにおいて発生する損失を低減することができ、インバータ回路10の高効率化を図ることができる。また、24個全てのスイッチング素子に逆並列に外付けダイオードを接続した場合と比較して、追加するダイオードの数を減らすことができる。
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
上述の実施の形態では、第1スイッチング素子Q1−第24スイッチング素子Q24にMOSFETを使用する例を想定したが、IGBT(Insulated Gate Bipolar Transistor)やバイポーラトランジスタを使用してもよい。その場合、第1スイッチング素子Q1−第24スイッチング素子Q24に寄生ダイオードは形成されず、第1スイッチング素子Q1−第24スイッチング素子Q24にそれぞれ外付けダイオード(第1ダイオードD1−第24ダイオードD24)が逆並列に接続される。
その場合において実施例1では、第33ダイオードD33、第34ダイオードD34、第35ダイオードD35、第36ダイオードD36、第41ダイオードD41、第42ダイオードD42、第43ダイオードD43、及び第44ダイオードD44は接続されない。第3ダイオードD3、第4ダイオードD4、第5ダイオードD5、第6ダイオードD6、第11ダイオードD11、第12ダイオードD12、第13ダイオードD13、及び第14ダイオードD14に、第1ダイオードD1、第2ダイオードD2、第7ダイオードD7、第8ダイオードD8、第9ダイオードD9、第10ダイオードD10、第15ダイオードD15、第16ダイオードD16、第17ダイオードD17、第18ダイオードD18、第19ダイオードD19、第20ダイオードD20、第21ダイオードD21、第22ダイオードD22、第23ダイオードD23、及び第24ダイオードD24より高性能で低損失なものが選択される。
実施例2では、第31ダイオードD31、第32ダイオードD32、第37ダイオードD37、第38ダイオードD38、第39ダイオードD39、第40ダイオードD40、第45ダイオードD45、及び第46ダイオードD46は接続されない。第1ダイオードD1、第2ダイオードD2、第7ダイオードD7、第8ダイオードD8、第9ダイオードD9、第10ダイオードD10、第15ダイオードD15、及び第16ダイオードD16に、第3ダイオードD3、第4ダイオードD4、第5ダイオードD5、第6ダイオードD6、第11ダイオードD11、第12ダイオードD12、第13ダイオードD13、第14ダイオードD14、第17ダイオードD17、第18ダイオードD18、第19ダイオードD19、第20ダイオードD20、第21ダイオードD21、第22ダイオードD22、第23ダイオードD23、及び第24ダイオードD24より高性能で低損失のものが選択される。
実施例3では、第31ダイオードD31、第32ダイオードD32、第33ダイオードD33、第34ダイオードD34、第35ダイオードD35、第36ダイオードD36、第37ダイオードD37、第38ダイオードD38、第39ダイオードD39、第40ダイオードD40、第41ダイオードD41、第42ダイオードD42、第43ダイオードD43、第44ダイオードD44、第45ダイオードD45、及び第46ダイオードD46は接続されない。第1ダイオードD1−第16ダイオードD16に、第17ダイオードD17−第24ダイオードD24より高性能で低損失のものが選択される。
いずれの場合も、コストアップを抑制しつつ、インバータ回路10の高効率化を図ることができる。
また、第17スイッチング素子Q17と第18スイッチング素子Q18を耐圧の大きい1つのスイッチング素子に置き換えることも可能である。第19スイッチング素子Q19と第20スイッチング素子Q20、第21スイッチング素子Q21と第22スイッチング素子Q22、及び第23スイッチング素子Q23と第24スイッチング素子Q24も同様である。
なお、実施の形態は、以下の項目によって特定されてもよい。
[項目1]
直列に接続される第1スイッチング素子(Q1)、第2スイッチング素子(Q2)、第3スイッチング素子(Q3)及び第4スイッチング素子(Q4)と、当該4個のスイッチング素子(Q1−Q4)により充放電される第1キャパシタ(C1)を有する第1フライングキャパシタ回路(11)と、
直列に接続される第5スイッチング素子(Q5)、第6スイッチング素子(Q6)、第7スイッチング素子(Q7)及び第8スイッチング素子(Q8)と、当該4個のスイッチング素子(Q5−Q8)により充放電される第2キャパシタ(C2)を有する第2フライングキャパシタ回路(12)と、
直列に接続される第9スイッチング素子(Q9)、第10スイッチング素子(Q10)、第11スイッチング素子(Q11)及び第12スイッチング素子(Q12)と、当該4個のスイッチング素子(Q9−Q12)により充放電される第3キャパシタ(C3)を有する第3フライングキャパシタ回路(13)と、
直列に接続される第13スイッチング素子(Q13)、第14スイッチング素子(Q14)、第15スイッチング素子(Q15)及び第16スイッチング素子(Q16)と、当該4個のスイッチング素子(Q13−Q16)により充放電される第4キャパシタ(C4)を有する第4フライングキャパシタ回路(14)と、
直列に接続される複数のスイッチング素子(Q17−Q20)を有し、当該複数のスイッチング素子(Q17−Q20)の両端が前記第1フライングキャパシタ回路(11)の中点と前記第2フライングキャパシタ回路(12)の中点にそれぞれ接続され、当該複数のスイッチング素子(Q17−Q20)の中点が系統電源(3)/交流負荷に接続された交流経路の一端に接続される第1出力回路(15)と、
直列に接続される複数のスイッチング素子(Q21−Q24)を有し、当該複数のスイッチング素子(Q21−Q24)の両端が前記第3フライングキャパシタ回路(13)の中点と前記第4フライングキャパシタ回路(14)の中点にそれぞれ接続され、当該複数のスイッチング素子(Q21−Q24)の中点が前記交流経路の他端に接続される第2出力回路(16)と、を備え、
前記第1フライングキャパシタ回路(11)及び前記第2フライングキャパシタ回路(12)は直流電源(2)の両端間に直列に接続され、前記第3フライングキャパシタ回路(13)及び前記第4フライングキャパシタ回路(14)は前記直流電源(2)の両端間に直列に接続され、前記第1フライングキャパシタ回路(11)と前記第2フライングキャパシタ回路(12)との接続点と前記第3フライングキャパシタ回路(13)と前記第4フライングキャパシタ回路(14)との接続点との間が接続され、
本電力変換装置(1)は、
前記第3スイッチング素子(Q3)、前記第4スイッチング素子(Q4)、前記第5スイッチング素子(Q5)、前記第6スイッチング素子(Q6)、前記第11スイッチング素子(Q11)、前記第12スイッチング素子(Q12)、前記第13スイッチング素子(Q13)及び前記第14スイッチング素子(Q14)の8個のスイッチング素子、及び/又は前記第1スイッチング素子(Q1)、前記第2スイッチング素子(Q2)、前記第7スイッチング素子(Q7)、前記第8スイッチング素子(Q8)、前記第9スイッチング素子(Q9)、前記第10スイッチング素子(Q10)、前記第15スイッチング素子(Q15)及び前記第16スイッチング素子(Q16)の8個のスイッチング素子のそれぞれに逆並列に接続された8個又は16個の外付けダイオード(D33、D34、D35、D36、D41、D42、D43、D44 and/or D31、D32、D37、D38、D39、D40、D45、D46)をさらに備えることを特徴とする電力変換装置(1)。
これによれば、小さなコストアップで高効率化を実現することができる。
[項目2]
前記第1出力回路(15)は、直列に接続される第17スイッチング素子(Q17)、第18スイッチング素子(Q18)、第19スイッチング素子(Q19)及び第20スイッチング素子(Q20)を有し、
前記第2出力回路(16)は、直列に接続される第21スイッチング素子(Q21)、第22スイッチング素子(Q22)、第23スイッチング素子(Q23)及び第24スイッチング素子(Q24)を有し、
前記第1−第24スイッチング素子(Q1−Q24)は、寄生ダイオード(D1−D24)が逆並列に形成される半導体スイッチング素子であることを特徴とする項目1に記載の電力変換装置(1)。
これによれば、8個又は16個の外付けダイオード(D33、D34、D35、D36、D41、D42、D43、D44 and/or D31、D32、D37、D38、D39、D40、D45、D46)により、寄生ダイオードを電流が通過することを回避することができる。
[項目3]
前記第1出力回路(15)は、直列に接続される第17スイッチング素子(Q17)、第18スイッチング素子(Q18)、第19スイッチング素子(Q19)及び第20スイッチング素子(Q20)を有し、
前記第2出力回路(16)は、直列に接続される第21スイッチング素子(Q21)、第22スイッチング素子(Q22)、第23スイッチング素子(Q23)及び第24スイッチング素子(Q24)を有し、
前記第1−第24スイッチング素子(Q1−Q24)は、寄生ダイオードが逆並列に形成されないスイッチング素子であり、
前記第1−第24スイッチング素子(Q1−Q24)には、それぞれ外付けダイオード(D21−D24)が逆並列に接続されており、
前記第1−第24スイッチング素子(Q1−Q24)の内、前記第3スイッチング素子(Q3)、前記第4スイッチング素子(Q4)、前記第5スイッチング素子(Q5)、前記第6スイッチング素子(Q6)、前記第11スイッチング素子(Q11)、前記第12スイッチング素子(Q12)、前記第13スイッチング素子(Q13)及び前記第14スイッチング素子(Q14)の8個のスイッチング素子、及び/又は前記第1スイッチング素子(Q1)、前記第2スイッチング素子(Q2)、前記第7スイッチング素子(Q7)、前記第8スイッチング素子(Q8)、前記第9スイッチング素子(Q9)、前記第10スイッチング素子(Q10)、前記第15スイッチング素子(Q15)及び前記第16スイッチング素子(Q16)の8個のスイッチング素子に逆並列に接続された8個又は16個の外付けダイオード(D3、D4、D5、D6、D11、D12、D13、D14 and/or D1、D2、D7、D8、D9、D10、D15、D16)は、他のスイッチング素子に逆並列に接続された外付けダイオードより低損失のものが選択されていることを特徴とする項目1に記載の電力変換装置(1)。
これによれば、還流ダイオードを電流が通過するスイッチングパターンにおいて、損失を低減することができる。
[項目4]
直列に接続される第1スイッチング素子(Q1)、第2スイッチング素子(Q2)、第3スイッチング素子(Q3)及び第4スイッチング素子(Q4)と、当該4個のスイッチング素子(Q1−Q4)により充放電される第1キャパシタ(C1)を有する第1フライングキャパシタ回路(11)と、
直列に接続される第5スイッチング素子(Q5)、第6スイッチング素子(Q6)、第7スイッチング素子(Q7)及び第8スイッチング素子(Q8)と、当該4個のスイッチング素子(Q5−Q8)により充放電される第2キャパシタ(C2)を有する第2フライングキャパシタ回路(12)と、
直列に接続される第9スイッチング素子(Q9)、第10スイッチング素子(Q10)、第11スイッチング素子(Q11)及び第12スイッチング素子(Q12)と、当該4個のスイッチング素子(Q9−Q12)により充放電される第3キャパシタ(C3)を有する第3フライングキャパシタ回路(13)と、
直列に接続される第13スイッチング素子(Q13)、第14スイッチング素子(Q14)、第15スイッチング素子(Q15)及び第16スイッチング素子(Q16)と、当該4個のスイッチング素子(Q13−Q16)により充放電される第4キャパシタ(C4)を有する第4フライングキャパシタ回路(14)と、
直列に接続される第17スイッチング素子(Q17)、第18スイッチング素子(Q18)、第19スイッチング素子(Q19)及び第20スイッチング素子(Q20)を有し、当該4個のスイッチング素子(Q17−Q20)の両端が前記第1フライングキャパシタ回路(11)の中点と前記第2フライングキャパシタ回路(12)の中点にそれぞれ接続され、当該4個のスイッチング素子(Q17−Q20)の中点が系統電源(3)/交流負荷に接続された交流経路の一端に接続される第1出力回路(15)と、
直列に接続される第21スイッチング素子(Q21)、第22スイッチング素子(Q22)、第23スイッチング素子(Q23)及び第24スイッチング素子(Q24)を有し、当該4個のスイッチング素子(Q21−Q24)の両端が前記第3フライングキャパシタ回路(13)の中点と前記第4フライングキャパシタ回路(14)の中点にそれぞれ接続され、当該4個のスイッチング素子(Q21−Q24)の中点が前記交流経路の他端に接続される第2出力回路(16)と、を備え、
前記第1フライングキャパシタ回路(11)及び前記第2フライングキャパシタ回路(12)は直流電源(2)の両端間に直列に接続され、前記第3フライングキャパシタ回路(13)及び前記第4フライングキャパシタ回路(14)は前記直流電源(2)の両端間に直列に接続され、前記第1フライングキャパシタ回路(11)と前記第2フライングキャパシタ回路(12)との接続点と前記第3フライングキャパシタ回路(13)と前記第4フライングキャパシタ回路(14)との接続点との間が接続され、
本電力変換装置(1)は、
前記直流電源(2)の正極が接続された直流経路の一端と前記交流経路の一端との間、前記交流経路の一端と前記直流電源(2)の負極が接続された直流経路の他端との間、前記直流経路の一端と前記交流経路の他端との間、及び前記交流経路の他端と前記直流経路の他端との間にそれぞれ逆向きに接続された4個のダイオード(D47、D49、D51、D53)をさらに備えることを特徴とする電力変換装置(1)。
これによれば、ゼロクロスする際のデッドタイム期間における損失を低減することができる。
[項目5]
直列に接続される第1スイッチング素子(Q1)、第2スイッチング素子(Q2)、第3スイッチング素子(Q3)及び第4スイッチング素子(Q4)と、当該4個のスイッチング素子(Q1−Q4)により充放電される第1キャパシタ(C1)を有する第1フライングキャパシタ回路(11)と、
直列に接続される第5スイッチング素子(Q5)、第6スイッチング素子(Q6)、第7スイッチング素子(Q7)及び第8スイッチング素子(Q8)と、当該4個のスイッチング素子(Q5−Q8)により充放電される第2キャパシタ(C2)を有する第2フライングキャパシタ回路(12)と、
直列に接続される第9スイッチング素子(Q9)、第10スイッチング素子(Q10)、第11スイッチング素子(Q11)及び第12スイッチング素子(Q12)と、当該4個のスイッチング素子(Q9−Q12)により充放電される第3キャパシタ(C3)を有する第3フライングキャパシタ回路(13)と、
直列に接続される第13スイッチング素子(Q13)、第14スイッチング素子(Q14)、第15スイッチング素子(Q15)及び第16スイッチング素子(Q16)と、当該4個のスイッチング素子(Q13−Q16)により充放電される第4キャパシタ(C4)を有する第4フライングキャパシタ回路(14)と、
直列に接続される第17スイッチング素子(Q17)、第18スイッチング素子(Q18)、第19スイッチング素子(Q19)及び第20スイッチング素子(Q20)を有し、当該4個のスイッチング素子(Q17−Q20)の両端が前記第1フライングキャパシタ回路(11)の中点と前記第2フライングキャパシタ回路(12)の中点にそれぞれ接続され、当該4個のスイッチング素子(Q17−Q20)の中点が系統電源(3)/交流負荷に接続された交流経路の一端に接続される第1出力回路(15)と、
直列に接続される第21スイッチング素子(Q21)、第22スイッチング素子(Q22)、第23スイッチング素子(Q23)及び第24スイッチング素子(Q24)を有し、当該4個のスイッチング素子(Q21−Q24)の両端が前記第3フライングキャパシタ回路(13)の中点と前記第4フライングキャパシタ回路(14)の中点にそれぞれ接続され、当該4個のスイッチング素子(Q21−Q24)の中点が前記交流経路の他端に接続される第2出力回路(16)と、を備え、
前記第1フライングキャパシタ回路(11)及び前記第2フライングキャパシタ回路(12)は直流電源(2)の両端間に直列に接続され、前記第3フライングキャパシタ回路(13)及び前記第4フライングキャパシタ回路(14)は前記直流電源(2)の両端間に直列に接続され、前記第1フライングキャパシタ回路(11)と前記第2フライングキャパシタ回路(12)との接続点と前記第3フライングキャパシタ回路(13)と前記第4フライングキャパシタ回路(14)との接続点との間が接続され、
本電力変換装置(1)は、
前記第1フライングキャパシタ回路(11)の中点と前記交流経路の一端との間、前記交流経路の一端と前記第2フライングキャパシタ回路(12)の中点との間、前記第3フライングキャパシタ回路(13)の中点と前記交流経路の他端との間、及び前記交流経路の他端と前記第4フライングキャパシタ回路(14)の中点との間にそれぞれ逆向きに接続された4個のダイオード(D48、D49、D52、D53)をさらに備えることを特徴とする電力変換装置(1)。
これによれば、ゼロクロスする際のデッドタイム期間における損失を低減することができる。
[項目6]
前記直流電源(2)の正極が接続された直流経路の一端と前記第1フライングキャパシタ回路(11)の中点との間、前記第2フライングキャパシタ回路(12)の中点と前記直流電源(2)の負極が接続された直流経路の他端との間、前記直流経路の一端と前記第3フライングキャパシタ回路(13)の中点との間、及び前記第4フライングキャパシタ回路(14)の中点と前記直流経路の他端との間にそれぞれ逆向きに接続された4個のダイオード(D47、D50、D51、D54)をさらに備えることを特徴とする項目5に記載の電力変換装置(1)。
これによれば、ゼロクロスする際のデッドタイム期間における損失をさらに低減することができる。
[項目7]
直列に接続される第1スイッチング素子(Q1)、第2スイッチング素子(Q2)、第3スイッチング素子(Q3)及び第4スイッチング素子(Q4)と、当該4個のスイッチング素子(Q1−Q4)により充放電される第1キャパシタ(C1)を有する第1フライングキャパシタ回路(11)と、
直列に接続される第5スイッチング素子(Q5)、第6スイッチング素子(Q6)、第7スイッチング素子(Q7)及び第8スイッチング素子(Q8)と、当該4個のスイッチング素子(Q5−Q8)により充放電される第2キャパシタ(C2)を有する第2フライングキャパシタ回路(12)と、
直列に接続される第9スイッチング素子(Q9)、第10スイッチング素子(Q10)、第11スイッチング素子(Q11)及び第12スイッチング素子(Q12)と、当該4個のスイッチング素子(Q9−Q12)により充放電される第3キャパシタ(C3)を有する第3フライングキャパシタ回路(13)と、
直列に接続される第13スイッチング素子(Q13)、第14スイッチング素子(Q14)、第15スイッチング素子(Q15)及び第16スイッチング素子(Q16)と、当該4個のスイッチング素子(Q13−Q16)により充放電される第4キャパシタ(C4)を有する第4フライングキャパシタ回路(14)と、
直列に接続される複数のスイッチング素子(Q17−Q20)を有し、当該複数のスイッチング素子(Q17−Q20)の両端が前記第1フライングキャパシタ回路(11)の中点と前記第2フライングキャパシタ回路(12)の中点にそれぞれ接続され、当該複数のスイッチング素子(Q17−Q20)の中点が系統電源(3)/交流負荷に接続された交流経路の一端に接続される第1出力回路(15)と、
直列に接続される複数のスイッチング素子(Q21−Q24)を有し、当該複数のスイッチング素子(Q21−Q24)の両端が前記第3フライングキャパシタ回路(13)の中点と前記第4フライングキャパシタ回路(14)の中点にそれぞれ接続され、当該複数のスイッチング素子(Q21−Q24)の中点が前記交流経路の他端に接続される第2出力回路(16)と、を備え、
前記第1フライングキャパシタ回路(11)及び前記第2フライングキャパシタ回路(12)は直流電源(2)の両端間に直列に接続され、前記第3フライングキャパシタ回路(13)及び前記第4フライングキャパシタ回路(14)は前記直流電源(2)の両端間に直列に接続され、前記第1フライングキャパシタ回路(11)と前記第2フライングキャパシタ回路(12)との接続点と前記第3フライングキャパシタ回路(13)と前記第4フライングキャパシタ回路(14)との接続点との間が接続され、
本電力変換装置(1)は、
前記第1キャパシタ(C1)の下側端子と前記第4キャパシタ(C4)の上側端子との間、前記第3キャパシタ(C3)の下側端子と前記第2キャパシタ(C2)の上側端子との間、又は前記第1フライングキャパシタ回路(11)の中点と前記第4フライングキャパシタ回路(14)の中点との間、前記第3フライングキャパシタ回路(13)の中点と前記第2フライングキャパシタ回路(12)の中点との間にそれぞれ逆向きに接続された2個又は4個のダイオード(D61、D62 or D63、D64)をさらに備えることを特徴とする電力変換装置(1)。
これによれば、還流ダイオードを電流が通過する第1象限または第3象限のスイッチングパターンにおいて、損失を低減することができる。
[項目8]
前記第1スイッチング素子(Q1)、前記第2スイッチング素子(Q2)、前記第7スイッチング素子(Q7)、前記第8スイッチング素子(Q8)、前記第9スイッチング素子(Q9)、前記第10スイッチング素子(Q10)、前記第15スイッチング素子(Q15)及び前記第16スイッチング素子(Q16)の8個のスイッチング素子のそれぞれに逆並列に接続された8個のダイオード(D31、D32、D37、D38、D39、D40、D45、D46)と、
前記第1キャパシタ(C1)の下側端子と前記第4キャパシタ(C4)の上側端子との間、前記第3キャパシタ(C3)の下側端子と前記第2キャパシタ(C2)の上側端子との間、及び前記第1フライングキャパシタ回路(11)の中点と前記第4フライングキャパシタ回路(14)の中点との間、前記第3フライングキャパシタ回路(13)の中点と前記第2フライングキャパシタ回路(12)の中点との間にそれぞれ逆向きに接続された4個のダイオード(D61、D62、D63、D64)をさらに備えることを特徴とする項目4に記載の電力変換装置(1)。
これによれば、還流ダイオードを電流が通過する第1象限から第4象限のスイッチングパターンにおいて、損失を低減することができる。
直列に接続される第1スイッチング素子(Q1)、第2スイッチング素子(Q2)、第3スイッチング素子(Q3)及び第4スイッチング素子(Q4)と、当該4個のスイッチング素子(Q1−Q4)により充放電される第1キャパシタ(C1)を有する第1フライングキャパシタ回路(11)と、
直列に接続される第5スイッチング素子(Q5)、第6スイッチング素子(Q6)、第7スイッチング素子(Q7)及び第8スイッチング素子(Q8)と、当該4個のスイッチング素子(Q5−Q8)により充放電される第2キャパシタ(C2)を有する第2フライングキャパシタ回路(12)と、
直列に接続される第9スイッチング素子(Q9)、第10スイッチング素子(Q10)、第11スイッチング素子(Q11)及び第12スイッチング素子(Q12)と、当該4個のスイッチング素子(Q9−Q12)により充放電される第3キャパシタ(C3)を有する第3フライングキャパシタ回路(13)と、
直列に接続される第13スイッチング素子(Q13)、第14スイッチング素子(Q14)、第15スイッチング素子(Q15)及び第16スイッチング素子(Q16)と、当該4個のスイッチング素子(Q13−Q16)により充放電される第4キャパシタ(C4)を有する第4フライングキャパシタ回路(14)と、
直列に接続される複数のスイッチング素子(Q17−Q20)を有し、当該複数のスイッチング素子(Q17−Q20)の両端が前記第1フライングキャパシタ回路(11)の中点と前記第2フライングキャパシタ回路(12)の中点にそれぞれ接続され、当該複数のスイッチング素子(Q17−Q20)の中点が系統電源(3)/交流負荷に接続された交流経路の一端に接続される第1出力回路(15)と、
直列に接続される複数のスイッチング素子(Q21−Q24)を有し、当該複数のスイッチング素子(Q21−Q24)の両端が前記第3フライングキャパシタ回路(13)の中点と前記第4フライングキャパシタ回路(14)の中点にそれぞれ接続され、当該複数のスイッチング素子(Q21−Q24)の中点が前記交流経路の他端に接続される第2出力回路(16)と、を備え、
前記第1フライングキャパシタ回路(11)及び前記第2フライングキャパシタ回路(12)は直流電源(2)の両端間に直列に接続され、前記第3フライングキャパシタ回路(13)及び前記第4フライングキャパシタ回路(14)は前記直流電源(2)の両端間に直列に接続され、前記第1フライングキャパシタ回路(11)と前記第2フライングキャパシタ回路(12)との接続点と前記第3フライングキャパシタ回路(13)と前記第4フライングキャパシタ回路(14)との接続点との間が接続され、
本電力変換装置(1)は、
前記第3スイッチング素子(Q3)、前記第4スイッチング素子(Q4)、前記第5スイッチング素子(Q5)、前記第6スイッチング素子(Q6)、前記第11スイッチング素子(Q11)、前記第12スイッチング素子(Q12)、前記第13スイッチング素子(Q13)及び前記第14スイッチング素子(Q14)の8個のスイッチング素子、及び/又は前記第1スイッチング素子(Q1)、前記第2スイッチング素子(Q2)、前記第7スイッチング素子(Q7)、前記第8スイッチング素子(Q8)、前記第9スイッチング素子(Q9)、前記第10スイッチング素子(Q10)、前記第15スイッチング素子(Q15)及び前記第16スイッチング素子(Q16)の8個のスイッチング素子のそれぞれに逆並列に接続された8個又は16個の外付けダイオード(D33、D34、D35、D36、D41、D42、D43、D44 and/or D31、D32、D37、D38、D39、D40、D45、D46)をさらに備えることを特徴とする電力変換装置(1)。
これによれば、小さなコストアップで高効率化を実現することができる。
[項目2]
前記第1出力回路(15)は、直列に接続される第17スイッチング素子(Q17)、第18スイッチング素子(Q18)、第19スイッチング素子(Q19)及び第20スイッチング素子(Q20)を有し、
前記第2出力回路(16)は、直列に接続される第21スイッチング素子(Q21)、第22スイッチング素子(Q22)、第23スイッチング素子(Q23)及び第24スイッチング素子(Q24)を有し、
前記第1−第24スイッチング素子(Q1−Q24)は、寄生ダイオード(D1−D24)が逆並列に形成される半導体スイッチング素子であることを特徴とする項目1に記載の電力変換装置(1)。
これによれば、8個又は16個の外付けダイオード(D33、D34、D35、D36、D41、D42、D43、D44 and/or D31、D32、D37、D38、D39、D40、D45、D46)により、寄生ダイオードを電流が通過することを回避することができる。
[項目3]
前記第1出力回路(15)は、直列に接続される第17スイッチング素子(Q17)、第18スイッチング素子(Q18)、第19スイッチング素子(Q19)及び第20スイッチング素子(Q20)を有し、
前記第2出力回路(16)は、直列に接続される第21スイッチング素子(Q21)、第22スイッチング素子(Q22)、第23スイッチング素子(Q23)及び第24スイッチング素子(Q24)を有し、
前記第1−第24スイッチング素子(Q1−Q24)は、寄生ダイオードが逆並列に形成されないスイッチング素子であり、
前記第1−第24スイッチング素子(Q1−Q24)には、それぞれ外付けダイオード(D21−D24)が逆並列に接続されており、
前記第1−第24スイッチング素子(Q1−Q24)の内、前記第3スイッチング素子(Q3)、前記第4スイッチング素子(Q4)、前記第5スイッチング素子(Q5)、前記第6スイッチング素子(Q6)、前記第11スイッチング素子(Q11)、前記第12スイッチング素子(Q12)、前記第13スイッチング素子(Q13)及び前記第14スイッチング素子(Q14)の8個のスイッチング素子、及び/又は前記第1スイッチング素子(Q1)、前記第2スイッチング素子(Q2)、前記第7スイッチング素子(Q7)、前記第8スイッチング素子(Q8)、前記第9スイッチング素子(Q9)、前記第10スイッチング素子(Q10)、前記第15スイッチング素子(Q15)及び前記第16スイッチング素子(Q16)の8個のスイッチング素子に逆並列に接続された8個又は16個の外付けダイオード(D3、D4、D5、D6、D11、D12、D13、D14 and/or D1、D2、D7、D8、D9、D10、D15、D16)は、他のスイッチング素子に逆並列に接続された外付けダイオードより低損失のものが選択されていることを特徴とする項目1に記載の電力変換装置(1)。
これによれば、還流ダイオードを電流が通過するスイッチングパターンにおいて、損失を低減することができる。
[項目4]
直列に接続される第1スイッチング素子(Q1)、第2スイッチング素子(Q2)、第3スイッチング素子(Q3)及び第4スイッチング素子(Q4)と、当該4個のスイッチング素子(Q1−Q4)により充放電される第1キャパシタ(C1)を有する第1フライングキャパシタ回路(11)と、
直列に接続される第5スイッチング素子(Q5)、第6スイッチング素子(Q6)、第7スイッチング素子(Q7)及び第8スイッチング素子(Q8)と、当該4個のスイッチング素子(Q5−Q8)により充放電される第2キャパシタ(C2)を有する第2フライングキャパシタ回路(12)と、
直列に接続される第9スイッチング素子(Q9)、第10スイッチング素子(Q10)、第11スイッチング素子(Q11)及び第12スイッチング素子(Q12)と、当該4個のスイッチング素子(Q9−Q12)により充放電される第3キャパシタ(C3)を有する第3フライングキャパシタ回路(13)と、
直列に接続される第13スイッチング素子(Q13)、第14スイッチング素子(Q14)、第15スイッチング素子(Q15)及び第16スイッチング素子(Q16)と、当該4個のスイッチング素子(Q13−Q16)により充放電される第4キャパシタ(C4)を有する第4フライングキャパシタ回路(14)と、
直列に接続される第17スイッチング素子(Q17)、第18スイッチング素子(Q18)、第19スイッチング素子(Q19)及び第20スイッチング素子(Q20)を有し、当該4個のスイッチング素子(Q17−Q20)の両端が前記第1フライングキャパシタ回路(11)の中点と前記第2フライングキャパシタ回路(12)の中点にそれぞれ接続され、当該4個のスイッチング素子(Q17−Q20)の中点が系統電源(3)/交流負荷に接続された交流経路の一端に接続される第1出力回路(15)と、
直列に接続される第21スイッチング素子(Q21)、第22スイッチング素子(Q22)、第23スイッチング素子(Q23)及び第24スイッチング素子(Q24)を有し、当該4個のスイッチング素子(Q21−Q24)の両端が前記第3フライングキャパシタ回路(13)の中点と前記第4フライングキャパシタ回路(14)の中点にそれぞれ接続され、当該4個のスイッチング素子(Q21−Q24)の中点が前記交流経路の他端に接続される第2出力回路(16)と、を備え、
前記第1フライングキャパシタ回路(11)及び前記第2フライングキャパシタ回路(12)は直流電源(2)の両端間に直列に接続され、前記第3フライングキャパシタ回路(13)及び前記第4フライングキャパシタ回路(14)は前記直流電源(2)の両端間に直列に接続され、前記第1フライングキャパシタ回路(11)と前記第2フライングキャパシタ回路(12)との接続点と前記第3フライングキャパシタ回路(13)と前記第4フライングキャパシタ回路(14)との接続点との間が接続され、
本電力変換装置(1)は、
前記直流電源(2)の正極が接続された直流経路の一端と前記交流経路の一端との間、前記交流経路の一端と前記直流電源(2)の負極が接続された直流経路の他端との間、前記直流経路の一端と前記交流経路の他端との間、及び前記交流経路の他端と前記直流経路の他端との間にそれぞれ逆向きに接続された4個のダイオード(D47、D49、D51、D53)をさらに備えることを特徴とする電力変換装置(1)。
これによれば、ゼロクロスする際のデッドタイム期間における損失を低減することができる。
[項目5]
直列に接続される第1スイッチング素子(Q1)、第2スイッチング素子(Q2)、第3スイッチング素子(Q3)及び第4スイッチング素子(Q4)と、当該4個のスイッチング素子(Q1−Q4)により充放電される第1キャパシタ(C1)を有する第1フライングキャパシタ回路(11)と、
直列に接続される第5スイッチング素子(Q5)、第6スイッチング素子(Q6)、第7スイッチング素子(Q7)及び第8スイッチング素子(Q8)と、当該4個のスイッチング素子(Q5−Q8)により充放電される第2キャパシタ(C2)を有する第2フライングキャパシタ回路(12)と、
直列に接続される第9スイッチング素子(Q9)、第10スイッチング素子(Q10)、第11スイッチング素子(Q11)及び第12スイッチング素子(Q12)と、当該4個のスイッチング素子(Q9−Q12)により充放電される第3キャパシタ(C3)を有する第3フライングキャパシタ回路(13)と、
直列に接続される第13スイッチング素子(Q13)、第14スイッチング素子(Q14)、第15スイッチング素子(Q15)及び第16スイッチング素子(Q16)と、当該4個のスイッチング素子(Q13−Q16)により充放電される第4キャパシタ(C4)を有する第4フライングキャパシタ回路(14)と、
直列に接続される第17スイッチング素子(Q17)、第18スイッチング素子(Q18)、第19スイッチング素子(Q19)及び第20スイッチング素子(Q20)を有し、当該4個のスイッチング素子(Q17−Q20)の両端が前記第1フライングキャパシタ回路(11)の中点と前記第2フライングキャパシタ回路(12)の中点にそれぞれ接続され、当該4個のスイッチング素子(Q17−Q20)の中点が系統電源(3)/交流負荷に接続された交流経路の一端に接続される第1出力回路(15)と、
直列に接続される第21スイッチング素子(Q21)、第22スイッチング素子(Q22)、第23スイッチング素子(Q23)及び第24スイッチング素子(Q24)を有し、当該4個のスイッチング素子(Q21−Q24)の両端が前記第3フライングキャパシタ回路(13)の中点と前記第4フライングキャパシタ回路(14)の中点にそれぞれ接続され、当該4個のスイッチング素子(Q21−Q24)の中点が前記交流経路の他端に接続される第2出力回路(16)と、を備え、
前記第1フライングキャパシタ回路(11)及び前記第2フライングキャパシタ回路(12)は直流電源(2)の両端間に直列に接続され、前記第3フライングキャパシタ回路(13)及び前記第4フライングキャパシタ回路(14)は前記直流電源(2)の両端間に直列に接続され、前記第1フライングキャパシタ回路(11)と前記第2フライングキャパシタ回路(12)との接続点と前記第3フライングキャパシタ回路(13)と前記第4フライングキャパシタ回路(14)との接続点との間が接続され、
本電力変換装置(1)は、
前記第1フライングキャパシタ回路(11)の中点と前記交流経路の一端との間、前記交流経路の一端と前記第2フライングキャパシタ回路(12)の中点との間、前記第3フライングキャパシタ回路(13)の中点と前記交流経路の他端との間、及び前記交流経路の他端と前記第4フライングキャパシタ回路(14)の中点との間にそれぞれ逆向きに接続された4個のダイオード(D48、D49、D52、D53)をさらに備えることを特徴とする電力変換装置(1)。
これによれば、ゼロクロスする際のデッドタイム期間における損失を低減することができる。
[項目6]
前記直流電源(2)の正極が接続された直流経路の一端と前記第1フライングキャパシタ回路(11)の中点との間、前記第2フライングキャパシタ回路(12)の中点と前記直流電源(2)の負極が接続された直流経路の他端との間、前記直流経路の一端と前記第3フライングキャパシタ回路(13)の中点との間、及び前記第4フライングキャパシタ回路(14)の中点と前記直流経路の他端との間にそれぞれ逆向きに接続された4個のダイオード(D47、D50、D51、D54)をさらに備えることを特徴とする項目5に記載の電力変換装置(1)。
これによれば、ゼロクロスする際のデッドタイム期間における損失をさらに低減することができる。
[項目7]
直列に接続される第1スイッチング素子(Q1)、第2スイッチング素子(Q2)、第3スイッチング素子(Q3)及び第4スイッチング素子(Q4)と、当該4個のスイッチング素子(Q1−Q4)により充放電される第1キャパシタ(C1)を有する第1フライングキャパシタ回路(11)と、
直列に接続される第5スイッチング素子(Q5)、第6スイッチング素子(Q6)、第7スイッチング素子(Q7)及び第8スイッチング素子(Q8)と、当該4個のスイッチング素子(Q5−Q8)により充放電される第2キャパシタ(C2)を有する第2フライングキャパシタ回路(12)と、
直列に接続される第9スイッチング素子(Q9)、第10スイッチング素子(Q10)、第11スイッチング素子(Q11)及び第12スイッチング素子(Q12)と、当該4個のスイッチング素子(Q9−Q12)により充放電される第3キャパシタ(C3)を有する第3フライングキャパシタ回路(13)と、
直列に接続される第13スイッチング素子(Q13)、第14スイッチング素子(Q14)、第15スイッチング素子(Q15)及び第16スイッチング素子(Q16)と、当該4個のスイッチング素子(Q13−Q16)により充放電される第4キャパシタ(C4)を有する第4フライングキャパシタ回路(14)と、
直列に接続される複数のスイッチング素子(Q17−Q20)を有し、当該複数のスイッチング素子(Q17−Q20)の両端が前記第1フライングキャパシタ回路(11)の中点と前記第2フライングキャパシタ回路(12)の中点にそれぞれ接続され、当該複数のスイッチング素子(Q17−Q20)の中点が系統電源(3)/交流負荷に接続された交流経路の一端に接続される第1出力回路(15)と、
直列に接続される複数のスイッチング素子(Q21−Q24)を有し、当該複数のスイッチング素子(Q21−Q24)の両端が前記第3フライングキャパシタ回路(13)の中点と前記第4フライングキャパシタ回路(14)の中点にそれぞれ接続され、当該複数のスイッチング素子(Q21−Q24)の中点が前記交流経路の他端に接続される第2出力回路(16)と、を備え、
前記第1フライングキャパシタ回路(11)及び前記第2フライングキャパシタ回路(12)は直流電源(2)の両端間に直列に接続され、前記第3フライングキャパシタ回路(13)及び前記第4フライングキャパシタ回路(14)は前記直流電源(2)の両端間に直列に接続され、前記第1フライングキャパシタ回路(11)と前記第2フライングキャパシタ回路(12)との接続点と前記第3フライングキャパシタ回路(13)と前記第4フライングキャパシタ回路(14)との接続点との間が接続され、
本電力変換装置(1)は、
前記第1キャパシタ(C1)の下側端子と前記第4キャパシタ(C4)の上側端子との間、前記第3キャパシタ(C3)の下側端子と前記第2キャパシタ(C2)の上側端子との間、又は前記第1フライングキャパシタ回路(11)の中点と前記第4フライングキャパシタ回路(14)の中点との間、前記第3フライングキャパシタ回路(13)の中点と前記第2フライングキャパシタ回路(12)の中点との間にそれぞれ逆向きに接続された2個又は4個のダイオード(D61、D62 or D63、D64)をさらに備えることを特徴とする電力変換装置(1)。
これによれば、還流ダイオードを電流が通過する第1象限または第3象限のスイッチングパターンにおいて、損失を低減することができる。
[項目8]
前記第1スイッチング素子(Q1)、前記第2スイッチング素子(Q2)、前記第7スイッチング素子(Q7)、前記第8スイッチング素子(Q8)、前記第9スイッチング素子(Q9)、前記第10スイッチング素子(Q10)、前記第15スイッチング素子(Q15)及び前記第16スイッチング素子(Q16)の8個のスイッチング素子のそれぞれに逆並列に接続された8個のダイオード(D31、D32、D37、D38、D39、D40、D45、D46)と、
前記第1キャパシタ(C1)の下側端子と前記第4キャパシタ(C4)の上側端子との間、前記第3キャパシタ(C3)の下側端子と前記第2キャパシタ(C2)の上側端子との間、及び前記第1フライングキャパシタ回路(11)の中点と前記第4フライングキャパシタ回路(14)の中点との間、前記第3フライングキャパシタ回路(13)の中点と前記第2フライングキャパシタ回路(12)の中点との間にそれぞれ逆向きに接続された4個のダイオード(D61、D62、D63、D64)をさらに備えることを特徴とする項目4に記載の電力変換装置(1)。
これによれば、還流ダイオードを電流が通過する第1象限から第4象限のスイッチングパターンにおいて、損失を低減することができる。
1 電力変換装置、 2 直流電源、 3 系統、 10 インバータ回路、 11 −14 フライングキャパシタ回路、 15−16 出力回路、 20 フィルタ回路、 30 制御回路、 Q1−Q24 スイッチング素子、 D1−D24,D31−D54,D61−D64 ダイオード、 C1−C7 キャパシタ、 L1−L2 リアクトル。
Claims (8)
- 直列に接続される第1スイッチング素子、第2スイッチング素子、第3スイッチング素子及び第4スイッチング素子と、当該4個のスイッチング素子により充放電される第1キャパシタを有する第1フライングキャパシタ回路と、
直列に接続される第5スイッチング素子、第6スイッチング素子、第7スイッチング素子及び第8スイッチング素子と、当該4個のスイッチング素子により充放電される第2キャパシタを有する第2フライングキャパシタ回路と、
直列に接続される第9スイッチング素子、第10スイッチング素子、第11スイッチング素子及び第12スイッチング素子と、当該4個のスイッチング素子により充放電される第3キャパシタを有する第3フライングキャパシタ回路と、
直列に接続される第13スイッチング素子、第14スイッチング素子、第15スイッチング素子及び第16スイッチング素子と、当該4個のスイッチング素子により充放電される第4キャパシタを有する第4フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第1フライングキャパシタ回路の中点と前記第2フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が系統電源/交流負荷に接続された交流経路の一端に接続される第1出力回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第3フライングキャパシタ回路の中点と前記第4フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が前記交流経路の他端に接続される第2出力回路と、を備え、
前記第1フライングキャパシタ回路及び前記第2フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第3フライングキャパシタ回路及び前記第4フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第1フライングキャパシタ回路と前記第2フライングキャパシタ回路との接続点と前記第3フライングキャパシタ回路と前記第4フライングキャパシタ回路との接続点との間が接続され、
本電力変換装置は、
前記第3スイッチング素子、前記第4スイッチング素子、前記第5スイッチング素子、前記第6スイッチング素子、前記第11スイッチング素子、前記第12スイッチング素子、前記第13スイッチング素子及び前記第14スイッチング素子の8個のスイッチング素子、及び/又は前記第1スイッチング素子、前記第2スイッチング素子、前記第7スイッチング素子、前記第8スイッチング素子、前記第9スイッチング素子、前記第10スイッチング素子、前記第15スイッチング素子及び前記第16スイッチング素子の8個のスイッチング素子のそれぞれに逆並列に接続された8個又は16個の外付けダイオードをさらに備えることを特徴とする電力変換装置。 - 前記第1出力回路は、直列に接続される第17スイッチング素子、第18スイッチング素子、第19スイッチング素子及び第20スイッチング素子を有し、
前記第2出力回路は、直列に接続される第21スイッチング素子、第22スイッチング素子、第23スイッチング素子及び第24スイッチング素子を有し、
前記第1−第24スイッチング素子は、寄生ダイオードが逆並列に形成される半導体スイッチング素子であることを特徴とする請求項1に記載の電力変換装置。 - 前記第1出力回路は、直列に接続される第17スイッチング素子、第18スイッチング素子、第19スイッチング素子及び第20スイッチング素子を有し、
前記第2出力回路は、直列に接続される第21スイッチング素子、第22スイッチング素子、第23スイッチング素子及び第24スイッチング素子を有し、
前記第1−第24スイッチング素子は、寄生ダイオードが逆並列に形成されないスイッチング素子であり、
前記第1−第24スイッチング素子には、それぞれ外付けダイオードが逆並列に接続されており、
前記第1−第24スイッチング素子の内、前記第3スイッチング素子、前記第4スイッチング素子、前記第5スイッチング素子、前記第6スイッチング素子、前記第11スイッチング素子、前記第12スイッチング素子、前記第13スイッチング素子及び前記第14スイッチング素子の8個のスイッチング素子、及び/又は前記第1スイッチング素子、前記第2スイッチング素子、前記第7スイッチング素子、前記第8スイッチング素子、前記第9スイッチング素子、前記第10スイッチング素子、前記第15スイッチング素子及び前記第16スイッチング素子の8個のスイッチング素子に逆並列に接続された8個又は16個の外付けダイオードは、他のスイッチング素子に逆並列に接続された外付けダイオードより低損失のものが選択されていることを特徴とする請求項1に記載の電力変換装置。 - 直列に接続される第1スイッチング素子、第2スイッチング素子、第3スイッチング素子及び第4スイッチング素子と、当該4個のスイッチング素子により充放電される第1キャパシタを有する第1フライングキャパシタ回路と、
直列に接続される第5スイッチング素子、第6スイッチング素子、第7スイッチング素子及び第8スイッチング素子と、当該4個のスイッチング素子により充放電される第2キャパシタを有する第2フライングキャパシタ回路と、
直列に接続される第9スイッチング素子、第10スイッチング素子、第11スイッチング素子及び第12スイッチング素子と、当該4個のスイッチング素子により充放電される第3キャパシタを有する第3フライングキャパシタ回路と、
直列に接続される第13スイッチング素子、第14スイッチング素子、第15スイッチング素子及び第16スイッチング素子と、当該4個のスイッチング素子により充放電される第4キャパシタを有する第4フライングキャパシタ回路と、
直列に接続される第17スイッチング素子、第18スイッチング素子、第19スイッチング素子及び第20スイッチング素子を有し、当該4個のスイッチング素子の両端が前記第1フライングキャパシタ回路の中点と前記第2フライングキャパシタ回路の中点にそれぞれ接続され、当該4個のスイッチング素子の中点が系統電源/交流負荷に接続された交流経路の一端に接続される第1出力回路と、
直列に接続される第21スイッチング素子、第22スイッチング素子、第23スイッチング素子及び第24スイッチング素子を有し、当該4個のスイッチング素子の両端が前記第3フライングキャパシタ回路の中点と前記第4フライングキャパシタ回路の中点にそれぞれ接続され、当該4個のスイッチング素子の中点が前記交流経路の他端に接続される第2出力回路と、を備え、
前記第1フライングキャパシタ回路及び前記第2フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第3フライングキャパシタ回路及び前記第4フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第1フライングキャパシタ回路と前記第2フライングキャパシタ回路との接続点と前記第3フライングキャパシタ回路と前記第4フライングキャパシタ回路との接続点との間が接続され、
本電力変換装置は、
前記直流電源の正極が接続された直流経路の一端と前記交流経路の一端との間、前記交流経路の一端と前記直流電源の負極が接続された直流経路の他端との間、前記直流経路の一端と前記交流経路の他端との間、及び前記交流経路の他端と前記直流経路の他端との間にそれぞれ逆向きに接続された4個のダイオードをさらに備えることを特徴とする電力変換装置。 - 直列に接続される第1スイッチング素子、第2スイッチング素子、第3スイッチング素子及び第4スイッチング素子と、当該4個のスイッチング素子により充放電される第1キャパシタを有する第1フライングキャパシタ回路と、
直列に接続される第5スイッチング素子、第6スイッチング素子、第7スイッチング素子及び第8スイッチング素子と、当該4個のスイッチング素子により充放電される第2キャパシタを有する第2フライングキャパシタ回路と、
直列に接続される第9スイッチング素子、第10スイッチング素子、第11スイッチング素子及び第12スイッチング素子と、当該4個のスイッチング素子により充放電される第3キャパシタを有する第3フライングキャパシタ回路と、
直列に接続される第13スイッチング素子、第14スイッチング素子、第15スイッチング素子及び第16スイッチング素子と、当該4個のスイッチング素子により充放電される第4キャパシタを有する第4フライングキャパシタ回路と、
直列に接続される第17スイッチング素子、第18スイッチング素子、第19スイッチング素子及び第20スイッチング素子を有し、当該4個のスイッチング素子の両端が前記第1フライングキャパシタ回路の中点と前記第2フライングキャパシタ回路の中点にそれぞれ接続され、当該4個のスイッチング素子の中点が系統電源/交流負荷に接続された交流経路の一端に接続される第1出力回路と、
直列に接続される第21スイッチング素子、第22スイッチング素子、第23スイッチング素子及び第24スイッチング素子を有し、当該4個のスイッチング素子の両端が前記第3フライングキャパシタ回路の中点と前記第4フライングキャパシタ回路の中点にそれぞれ接続され、当該4個のスイッチング素子の中点が前記交流経路の他端に接続される第2出力回路と、を備え、
前記第1フライングキャパシタ回路及び前記第2フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第3フライングキャパシタ回路及び前記第4フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第1フライングキャパシタ回路と前記第2フライングキャパシタ回路との接続点と前記第3フライングキャパシタ回路と前記第4フライングキャパシタ回路との接続点との間が接続され、
本電力変換装置は、
前記第1フライングキャパシタ回路の中点と前記交流経路の一端との間、前記交流経路の一端と前記第2フライングキャパシタ回路の中点との間、前記第3フライングキャパシタ回路の中点と前記交流経路の他端との間、及び前記交流経路の他端と前記第4フライングキャパシタ回路の中点との間にそれぞれ逆向きに接続された4個のダイオードをさらに備えることを特徴とする電力変換装置。 - 前記直流電源の正極が接続された直流経路の一端と前記第1フライングキャパシタ回路の中点との間、前記第2フライングキャパシタ回路の中点と前記直流電源の負極が接続された直流経路の他端との間、前記直流経路の一端と前記第3フライングキャパシタ回路の中点との間、及び前記第4フライングキャパシタ回路の中点と前記直流経路の他端との間にそれぞれ逆向きに接続された4個のダイオードをさらに備えることを特徴とする請求項5に記載の電力変換装置。
- 直列に接続される第1スイッチング素子、第2スイッチング素子、第3スイッチング素子及び第4スイッチング素子と、当該4個のスイッチング素子により充放電される第1キャパシタを有する第1フライングキャパシタ回路と、
直列に接続される第5スイッチング素子、第6スイッチング素子、第7スイッチング素子及び第8スイッチング素子と、当該4個のスイッチング素子により充放電される第2キャパシタを有する第2フライングキャパシタ回路と、
直列に接続される第9スイッチング素子、第10スイッチング素子、第11スイッチング素子及び第12スイッチング素子と、当該4個のスイッチング素子により充放電される第3キャパシタを有する第3フライングキャパシタ回路と、
直列に接続される第13スイッチング素子、第14スイッチング素子、第15スイッチング素子及び第16スイッチング素子と、当該4個のスイッチング素子により充放電される第4キャパシタを有する第4フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第1フライングキャパシタ回路の中点と前記第2フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が系統電源/交流負荷に接続された交流経路の一端に接続される第1出力回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第3フライングキャパシタ回路の中点と前記第4フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が前記交流経路の他端に接続される第2出力回路と、を備え、
前記第1フライングキャパシタ回路及び前記第2フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第3フライングキャパシタ回路及び前記第4フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第1フライングキャパシタ回路と前記第2フライングキャパシタ回路との接続点と前記第3フライングキャパシタ回路と前記第4フライングキャパシタ回路との接続点との間が接続され、
本電力変換装置は、
前記第1キャパシタの下側端子と前記第4キャパシタの上側端子との間、前記第3キャパシタの下側端子と前記第2キャパシタの上側端子との間、又は前記第1フライングキャパシタ回路の中点と前記第4フライングキャパシタ回路の中点との間、前記第3フライングキャパシタ回路の中点と前記第2フライングキャパシタ回路の中点との間にそれぞれ逆向きに接続された2個又は4個のダイオードをさらに備えることを特徴とする電力変換装置。 - 前記第1スイッチング素子、前記第2スイッチング素子、前記第7スイッチング素子、前記第8スイッチング素子、前記第9スイッチング素子、前記第10スイッチング素子、前記第15スイッチング素子及び前記第16スイッチング素子の8個のスイッチング素子のそれぞれに逆並列に接続された8個のダイオードと、
前記第1キャパシタの下側端子と前記第4キャパシタの上側端子との間、前記第3キャパシタの下側端子と前記第2キャパシタの上側端子との間、及び前記第1フライングキャパシタ回路の中点と前記第4フライングキャパシタ回路の中点との間、前記第3フライングキャパシタ回路の中点と前記第2フライングキャパシタ回路の中点との間にそれぞれ逆向きに接続された4個のダイオードをさらに備えることを特徴とする請求項4に記載の電力変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018199496A JP2020068582A (ja) | 2018-10-23 | 2018-10-23 | 電力変換装置 |
Applications Claiming Priority (1)
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JP2018199496A JP2020068582A (ja) | 2018-10-23 | 2018-10-23 | 電力変換装置 |
Publications (1)
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JP2020068582A true JP2020068582A (ja) | 2020-04-30 |
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ID=70390606
Family Applications (1)
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JP2018199496A Pending JP2020068582A (ja) | 2018-10-23 | 2018-10-23 | 電力変換装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2021180553A (ja) * | 2020-05-12 | 2021-11-18 | パナソニックIpマネジメント株式会社 | Dc/dc変換装置 |
-
2018
- 2018-10-23 JP JP2018199496A patent/JP2020068582A/ja active Pending
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