JP7466089B2 - Ｄｃ／ｄｃ変換装置 - Google Patents

Description

本開示は、直流電力を別の電圧の直流電力に変換するＤＣ／ＤＣ変換装置に関する。

蓄電池、太陽電池、燃料電池などに接続されるパワーコンディショナでは、ＤＣ／ＤＣコンバータとインバータが使用される。ＤＣ／ＤＣコンバータとインバータは、高効率な電力変換と小型設計が望まれる。それを実現するためのＤＣ／ＤＣコンバータとして、リアクトルの後段に、フライングキャパシタ回路（直列接続された４つのスイッチング素子と、第２スイッチング素子と第３スイッチング素子に並列接続されたフライングキャパシタで構成される）を接続し、リアクトルとフライングキャパシタ回路の接続点の電圧を３レベル化したマルチレベル電力変換装置が提案されている（例えば、特許文献１参照）。

マルチレベル電力変換装置は、各スイッチング素子に印加される電圧を小さくでき、それによりスイッチング損失を少なくでき、高効率な電力変換を実現する。上記フライングキャパシタ回路を利用したマルチレベル電力変換装置では３レベル化することにより、フライングキャパシタ回路を構成する各スイッチング素子に印加される電圧を、直流バス電圧の１／２倍まで小さくすることができる。

それにより、インバータのフルブリッジ部で使用している比較的高い耐圧（例えば、６００Ｖ）のスイッチング素子を使用せずに、比較的低い耐圧（例えば、３００Ｖ）のスイッチング素子で構成することが可能となる。耐圧の低いスイッチング素子は耐圧の高いスイッチング素子に対して安価であり、かつ電力変換中の導通損失、スイッチング損失などが少なく、さらなる高効率化に寄与する。

特開２０１３－１９２３８３号公報

安価なスイッチング素子として一般的に使用されるＭＯＳＦＥＴでは、還流ダイオードとして寄生ダイオードが使用される。寄生ダイオードはリカバリ損失が大きく、スイッチング損失を増加させる要因となる。

本開示はこうした状況に鑑みなされたものであり、その目的は、低コストで高効率なＤＣ／ＤＣ変換装置を提供することにある。

上記課題を解決するために、本開示のある態様のＤＣ／ＤＣ変換装置は、低圧側直流部に接続される少なくとも一つのリアクトルと、高圧側直流部と並列に直列接続された第１フライングキャパシタ回路及び第２フライングキャパシタ回路と、を備える。前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路の中点間が電気的に接続され、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路の中点間が電気的に接続され、前記リアクトルは、前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路の中点間を接続する経路と、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路の中点間を接続する経路の少なくとも一方に挿入され、前記第１フライングキャパシタ回路及び第２フライングキャパシタ回路は、それぞれ逆並列に第１ダイオードが形成または接続された複数のスイッチング素子を含む。本ＤＣ／ＤＣ変換装置は、前記複数のスイッチング素子の少なくとも一つに対して逆並列に接続される、前記少なくとも一つの第１ダイオードに流れる電流をバイパスするための、少なくとも一つの第２ダイオードをさらに備える。

本開示によれば、低コストで高効率なＤＣ／ＤＣ変換装置を実現することができる。

実施の形態に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。 実施の形態に係るＤＣ／ＤＣ変換装置の第１スイッチング素子－第８スイッチング素子のスイッチングパターンをまとめた図である。 図３（ａ）－（ｄ）は、昇圧動作時の各スイッチングパターンの電流経路を示す回路図である。 図４（ａ）－（ｄ）は、降圧動作時の各スイッチングパターンの電流経路を示す回路図である。 昇圧比が２倍以上の場合の第１スイッチング素子－第８スイッチング素子のスイッチングパターンの一例を示すタイミングチャートである。 昇圧比が２倍未満の場合の第１スイッチング素子－第８スイッチング素子のスイッチングパターンの一例を示すタイミングチャートである。 図７（ａ）－（ｄ）は、昇圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その１）。 図８（ａ）－（ｄ）は、昇圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その２）。 図９（ａ）－（ｄ）は、降圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その１）。 図１０（ａ）－（ｄ）は、降圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その２）。 図１１（ａ）－（ｄ）は、昇圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その１）。 図１２（ａ）－（ｄ）は、昇圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その２）。 図１３（ａ）－（ｄ）は、降圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その１）。 図１４（ａ）－（ｄ）は、降圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その２）。 実施例１に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。 実施例２に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。 実施例３に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。 実施例４に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。 実施例５に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。 実施例６に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。 実施例７に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。 実施例８に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。 図２３（ａ）－（ｃ）は、フライングキャパシタ回路の構成例を示す図である。 Ｎ（Ｎは自然数）段のフライングキャパシタ回路を示す図である。 変形例に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。

図１は、実施の形態に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施の形態に係るＤＣ／ＤＣ変換装置３は、双方向の昇降圧ＤＣ／ＤＣコンバータである。ＤＣ／ＤＣ変換装置３は、第２直流電源２から供給される直流電力を昇圧して第１直流電源１に供給することができる。またＤＣ／ＤＣ変換装置３は、第１直流電源１から供給される直流電力を降圧して第２直流電源２に供給することができる。本明細書では、第２直流電源２が第１直流電源１より低圧な電源であることを前提とする。

第２直流電源２は例えば、蓄電池、電気二重層コンデンサなどが該当する。第１直流電源１は例えば、双方向ＤＣ／ＡＣインバータが接続された直流バスなどが該当する。当該双方向ＤＣ／ＡＣインバータの交流側は、蓄電システムの用途では商用電力系統と交流負荷に接続される。電気自動車の用途ではモータ（回生機能あり）に接続される。蓄電システムの用途では当該直流バスに、太陽電池用のＤＣ／ＤＣコンバータや、他の蓄電池用のＤＣ／ＤＣコンバータがさらに接続されていてもよい。

ＤＣ／ＤＣ変換装置３は、ＤＣ／ＤＣ変換部３０及び制御部４０を備える。ＤＣ／ＤＣ変換部３０は、入力コンデンサＣ５、リアクトルＬ１、第１フライングキャパシタ回路３１、第２フライングキャパシタ回路３２、第１分割コンデンサＣ３、第２分割コンデンサＣ４、及び出力コンデンサＣ６を含む。

第２直流電源２と並列に入力コンデンサＣ５が接続される。第１直流電源１と並列に出力コンデンサＣ６が接続される。第１直流電源１の正側バスと負側バスの間に、第１分割コンデンサＣ３及び第２分割コンデンサＣ４が直列に接続される。第１分割コンデンサＣ３及び第２分割コンデンサＣ４は、第１直流電源１の電圧Ｅを１／２に分圧する作用、ＤＣ／ＤＣ変換部３０内で発生するサージ電圧を抑制するためのスナバコンデンサとしての作用を有する。本明細書では、入力コンデンサＣ５より前段の構成を低圧直流部と呼び、第１分割コンデンサＣ３及び第２分割コンデンサＣ４より後段の構成を高圧直流部と呼ぶ。

第１フライングキャパシタ回路３１及び第２フライングキャパシタ回路３２は、高圧側直流部と並列に直列接続される。リアクトルＬ１は、低圧側直流部の正側端子と、第１フライングキャパシタ回路３１の中点間に接続される。低圧側直流部の負側端子と、第２フライングキャパシタ回路３２の中点が接続される。第１フライングキャパシタ回路３１と第２フライングキャパシタ回路３２との間の接続点は、高圧側直流部の中間電位点Ｍ（第１分割コンデンサＣ３と第２分割コンデンサＣ４の分圧点）に接続される。

なお、第１分割コンデンサＣ３及び第２分割コンデンサＣ４は省略可能であり、その場合、第１フライングキャパシタ回路３１と第２フライングキャパシタ回路３２との間の接続点は、必ずしも高圧側直流部の中間電位点Ｍに接続される必要はない。

第１フライングキャパシタ回路３１は、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４及び第１フライングキャパシタＣ１を含む。第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４は直列接続され、高圧直流部の正側バスと中間電位点Ｍの間に接続される。第１フライングキャパシタＣ１は、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２との接続点と、第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４との接続点との間に接続され、第１スイッチング素子Ｓ１－第４スイッチング素子Ｓ４により充放電される。

第１フライングキャパシタ回路３１の中点には、第１スイッチング素子Ｓ１の上側端子に印加される第１直流電源１の電圧Ｅ［Ｖ］と、第４スイッチング素子Ｓ４の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が生成される。第１フライングキャパシタＣ１は１／４Ｅ［Ｖ］の電圧になるように初期充電（プリチャージ）され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路３１の中点には、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が生成される。

第２フライングキャパシタ回路３２は、第５スイッチング素子Ｓ５、第６スイッチング素子Ｓ６、第７スイッチング素子Ｓ７、第８スイッチング素子Ｓ８及び第２フライングキャパシタＣ２を含む。第５スイッチング素子Ｓ５、第６スイッチング素子Ｓ６、第７スイッチング素子Ｓ７及び第８スイッチング素子Ｓ８は直列接続され、高圧直流部の中間電位点Ｍと負側バスの間に接続される。第２フライングキャパシタＣ２は、第５スイッチング素子Ｓ５と第６スイッチング素子Ｓ６との接続点と、第７スイッチング素子Ｓ７と第８スイッチング素子Ｓ８との接続点との間に接続され、第５スイッチング素子Ｓ５－第８スイッチング素子Ｓ８により充放電される。

第２フライングキャパシタ回路３２の中点には、第５スイッチング素子Ｓ５の上側端子に印加される１／２Ｅ［Ｖ］と、第８スイッチング素子Ｓ８の下側端子に印加される０［Ｖ］の間の範囲の電位が生成される。第２フライングキャパシタＣ２は１／４Ｅ［Ｖ］の電圧になるように初期充電（プリチャージ）され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路３２の中点には、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が生成される。

第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８にはそれぞれ、第１ダイオードＤ１－第８ダイオードＤ８が逆並列に形成／接続される。

第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８には、第１直流電源１及び第２直流電源２の電圧より低い耐圧のスイッチング素子が使用されることが好ましい。以下、本実施の形態では第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８に、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴを使用する例を想定する。ＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)では、ソースからドレイン方向に寄生ダイオードが形成される。

図１には示していないが、低圧直流部の電圧を検出する電圧センサ、リアクトルＬ１に流れる電流を検出する電流センサ、第１フライングキャパシタＣ１の電圧を検出する電圧センサ、第２フライングキャパシタＣ２の電圧を検出する電圧センサ、及び高圧直流部の電圧を検出する電圧センサが設けられ、それぞれの計測値が制御部４０に出力される。

制御部４０は、第１フライングキャパシタ回路３１及び第２フライングキャパシタ回路３２を制御して、低圧側直流部から高圧側直流部へ昇圧動作で直流電力を伝送することができる。また高圧側直流部から低圧側直流部へ降圧動作で直流電力を伝送することができる。より具体的には制御部４０は、第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のゲート端子に駆動信号（ＰＷＭ（Pulse Width Modulation）信号）を供給することにより、第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８をオン／オフ制御して、昇圧動作または降圧動作で、双方向に電力を伝送することができる。

制御部４０の構成は、ハードウェア資源とソフトウェア資源の協働、又はハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、ＡＳＩＣ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。

図２は、実施の形態に係るＤＣ／ＤＣ変換装置３の第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のスイッチングパターンをまとめた図である。図２に示すスイッチングパターンでは、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８の組と、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５の組とが相補関係となる。また第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７の組と、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６の組とが相補関係となる。

制御部４０は、４つのモードを使用して昇圧動作または降圧動作を実行する。
モードａでは制御部４０は、第２スイッチング素子Ｓ２、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第７スイッチング素子Ｓ７をオン状態、並びに第１スイッチング素子Ｓ１、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第８スイッチング素子Ｓ８をオフ状態に制御する。モードａでは、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点間の電圧（即ち、フライングキャパシタ部の低圧側の入出力電圧Ｖ_Ｌ）は１／２Ｅとなる。

モードｂでは制御部４０は、第１スイッチング素子Ｓ１、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第８スイッチング素子Ｓ８をオン状態、並びに第２スイッチング素子Ｓ２、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第７スイッチング素子Ｓ７をオフ状態に制御する。モードｂでは、フライングキャパシタ部の低圧側の入出力電圧Ｖ_Ｌは１／２Ｅとなる。

モードｃでは制御部４０は、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第７スイッチング素子Ｓ７及び第８スイッチング素子Ｓ８をオン状態、並びに第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第６スイッチング素子Ｓ６をオフ状態に制御する。モードｃでは、フライングキャパシタ部の低圧側の入出力電圧Ｖ_ＬはＥとなる。

モードｄでは制御部４０は、第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第６スイッチング素子Ｓ６をオン状態、並びに第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第７スイッチング素子Ｓ７及び第８スイッチング素子Ｓ８をオフ状態に制御する。モードｄでは、フライングキャパシタ部の低圧側の入出力電圧Ｖ_Ｌは０となる。

図３（ａ）－（ｄ）は、昇圧動作時の各スイッチングパターンの電流経路を示す回路図である。図４（ａ）－（ｄ）は、降圧動作時の各スイッチングパターンの電流経路を示す回路図である。なお、図面の簡略化のためＭＯＳＦＥＴを単純なスイッチ記号で描いている。

図３（ａ）は昇圧動作時のモードａの電流経路を示し、図３（ｂ）は昇圧動作時のモードｂの電流経路を示し、図３（ｃ）は昇圧動作時のモードｃの電流経路を示し、図３（ｄ）は昇圧動作時のモードｄの電流経路を示している。同様に、図４（ａ）は降圧動作時のモードａの電流経路を示し、図４（ｂ）は降圧動作時のモードｂの電流経路を示し、図４（ｃ）は降圧動作時のモードｃの電流経路を示し、図４（ｄ）は降圧動作時のモードｄの電流経路を示している。

昇圧動作時と降圧動作時とで電流の向きが反対になる。モードａにおいて、図３（ａ）に示すように昇圧動作時は第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２が充電動作となるが、図４（ａ）に示すように降圧動作時は第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２が放電動作となる。モードｂにおいて、図３（ｂ）に示すように昇圧動作時は第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２が放電動作となるが、図４（ｂ）に示すように降圧動作時は第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２が充電動作となる。

制御部４０は低圧直流部から高圧直流部へ昇圧動作で電力を伝送する場合、正方向の電流指令値を設定し、リアクトルＬ１に流れる電流の計測値が、当該正方向の電流指令値を維持するように第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のデューティ比（オン時間）を制御する。反対に、制御部４０は高圧直流部から低圧直流部へ降圧動作で電力を伝送する場合、負方向の電流指令値を設定し、リアクトルＬ１に流れる電流の計測値が、当該負方向の電流指令値を維持するように第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のデューティ比（オン時間）を制御する。

また制御部４０は、低圧側直流部の電圧と高圧側直流部の電圧との比率が設定値より小さい場合、モードａ、モードｂ及びモードｃを使用して電力を伝送する。また制御部４０は、当該比率が当該設定値より大きい場合、モードａ、モードｂ及びモードｄを使用して電力を伝送する。また制御部４０は、当該比率が当該設定値と一致する場合、モードａ及びモードｂを使用して電力を伝送する。

低圧側直流部の電圧と高圧側直流部の電圧は、それぞれ電圧センサにより計測される。上記設定値は、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧の合計電圧１／２Ｅと、第１直流電源１の電圧Ｅとの比率に応じて設定される。本実施の形態では上記設定値は２に設定される。

制御部４０は、電流指令値とリアクトルＬ１に流れる電流の計測値とが一致し、かつ第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２の電圧がそれぞれ１／４Ｅになるようにデューティ比を生成する。具体的には制御部４０は、リアクトルＬ１に流れる電流の計測値が電流指令値に対して小さいほどデューティ比を上昇させ、大きいほどデューティ比を低下させる。

図５は、昇圧比が２倍以上の場合の第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のスイッチングパターンの一例を示すタイミングチャートである。図６は、昇圧比が２倍未満の場合の第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のスイッチングパターンの一例を示すタイミングチャートである。図５及び図６に示す制御例は、ダブルキャリア駆動方式を使用した制御例を示している。ダブルキャリア駆動方式では、１８０°位相がずれた２つのキャリア信号（図５及び図６では三角波）を使用する。デューティ比ｄｕｔｙは２つのキャリア信号と比較される閾値となる。昇圧比が２倍以上の場合、デューティ比ｄｕｔｙは０．５～１．０の範囲の値をとり、昇圧比が２倍未満の場合、デューティ比ｄｕｔｙは０．０～０．５の範囲の値をとる。

太線のキャリア信号とデューティ比ｄｕｔｙの比較結果により、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８に供給する第１ゲート信号と、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５に供給する第４ゲート信号を生成する。具体的には太線のキャリア信号がデューティ比ｄｕｔｙより高い領域では、第１ゲート信号がオン及び第４ゲート信号がオフになる。太線のキャリア信号がデューティ比ｄｕｔｙより低い領域では、第１ゲート信号がオフ及び第４ゲート信号がオンになる。第１ゲート信号と第４ゲート信号は相補関係にある。なお、第１ゲート信号と第４ゲート信号のオン／オフが切り替わる際に、第１ゲート信号と第４ゲート信号が同時にオフになるデッドタイム期間が設定されている。

細線のキャリア信号とデューティ比ｄｕｔｙの比較結果により、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７に供給する第２ゲート信号と、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６に供給する第３ゲート信号を生成する。具体的には細線のキャリア信号がデューティ比ｄｕｔｙより高い領域では、第２ゲート信号がオン及び第３ゲート信号がオフになる。細線のキャリア信号がデューティ比ｄｕｔｙより低い領域では、第２ゲート信号がオフ及び第３ゲート信号がオンになる。第２ゲート信号と第３ゲート信号は相補関係にある。なお、第２ゲート信号と第３ゲート信号のオン／オフが切り替わる際に、第２ゲート信号と第３ゲート信号が同時にオフになるデッドタイム期間が設定されている。

昇圧比が２倍以上の場合、制御部４０はモードａとモードｂを交互に切り替え、両者を切り替える間にモードｄを挿入する。即ち制御部４０は、モードａ→モードｄ→モードｂ→モードｄ→モードａ→モードｄ→モードｂ→モードｄ・・・の順にモードを切り替える。デューティ比ｄｕｔｙが変化しない間は、モードａとモードｂの期間が等しくなり、第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２の電圧がそれぞれ１／４Ｅに保たれる。昇圧比が２倍以上の場合、デューティ比ｄｕｔｙが上昇するほど、モードａ及びモードｂの期間に対するモードｄの期間が長くなり、伝達されるエネルギー量が増大する。

昇圧比が２倍未満の場合、制御部４０はモードａとモードｂを交互に切り替え、両者を切り替える間にモードｃを挿入する。即ち制御部４０は、モードａ→モードｃ→モードｂ→モードｃ→モードａ→モードｃ→モードｂ→モードｃ・・・の順にモードを切り替える。デューティ比ｄｕｔｙが変化しない間は、モードａとモードｂの期間が等しくなり、第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２の電圧がそれぞれ１／４Ｅに保たれる。昇圧比が２倍未満の場合、デューティ比ｄｕｔｙが上昇するほど、モードａ及びモードｂの期間に対するモードｃの期間が短くなり、伝達されるエネルギー量が増大する。

昇圧比が理想的に２倍を維持し、第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２の電圧がそれぞれ理想的に１／４Ｅを維持すれば、デューティ比ｄｕｔｙは０．５を維持する。

制御部４０は、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧の合計電圧が１／２Ｅを下回ると、モードａ及びモードｂの内、充電する方のモードの時間を増やして当該合計電圧を１／２Ｅに近づける。反対に制御部４０は、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧の合計電圧が１／２Ｅを上回ると、モードａ及びモードｂの内、放電する方のモードの時間を増やして当該合計電圧を１／２Ｅに近づける。

なお制御部４０は、第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２を使用せずに、モードｃとモードｄを交互に切り替えることにより、ＤＣ／ＤＣ変換部３０に、通常の昇圧チョッパの動作をさせることも可能である。この場合、昇圧比による動作モードの切り替えは発生しない。

以下、昇圧比が２倍以上、降圧比が２倍以上、昇圧比が２倍未満、及び降圧比が２倍未満のそれぞれについて、デッドタイムを含めた詳細な切替パターンを説明する。

図７（ａ）－（ｄ）は、昇圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その１）。図８（ａ）－（ｄ）は、昇圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その２）。昇圧比が２倍以上の場合、制御部４０は、モードｄ（図７（ａ））→デッドタイム１（図７（ｂ））→モードａ（図７（ｃ））→デッドタイム１（図７（ｄ））→モードｄ（図８（ａ））→デッドタイム２（図８（ｂ））→モードｂ（図８（ｃ））→デッドタイム２（図８（ｄ））を一サイクルとして、スイッチングパターンを切り替える。

昇圧比が２倍以上の場合におけるデッドタイム１では、制御部４０は、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第７スイッチング素子Ｓ７を同時にオフする。デッドタイム１では第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７はオフ状態であるため、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７は同期整流ではなく、第２スイッチング素子Ｓ２の寄生ダイオード及び第７スイッチング素子Ｓ７の寄生ダイオードを経由して電流が還流する。

デッドタイム１（図７（ｄ））からモードｄ（図８（ａ））に切り替わる際、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６がターンオンする。これにより、順方向に電流が流れていた第２スイッチング素子Ｓ２の寄生ダイオード及び第７スイッチング素子Ｓ７の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６に上記リカバリ電流が流れ込むため、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６のターンオン時に流れる電流が増加し、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６のスイッチング損失が増加する。

昇圧比が２倍以上の場合におけるデッドタイム２では制御部４０は、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第８スイッチング素子Ｓ８を同時にオフする。デッドタイム２では第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８はオフ状態であるため、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８は同期整流ではなく、第１スイッチング素子Ｓ１の寄生ダイオード及び第８スイッチング素子Ｓ８の寄生ダイオードを経由して電流が還流する。

デッドタイム２（図８（ｄ））からモードｄ（図７（ａ））に切り替わる際、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５がターンオンする。これにより、順方向に電流が流れていた第１スイッチング素子Ｓ１の寄生ダイオード及び第８スイッチング素子Ｓ８の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５に上記リカバリ電流が流れ込むため、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５のターンオン時に流れる電流が増加し、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５のスイッチング損失が増加する。

図９（ａ）－（ｄ）は、降圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その１）。図１０（ａ）－（ｄ）は、降圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その２）。降圧比が２倍以上の場合、制御部４０は、モードｄ（図９（ａ））→デッドタイム１（図９（ｂ））→モードａ（図９（ｃ））→デッドタイム１（図９（ｄ））→モードｄ（図１０（ａ））→デッドタイム２（図１０（ｂ））→モードｂ（図１０（ｃ））→デッドタイム２（図１０（ｄ））を一サイクルとして、スイッチングパターンを切り替える。

降圧比が２倍以上の場合におけるデッドタイム１では、制御部４０は、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第７スイッチング素子Ｓ７を同時にオフする。デッドタイム１では第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６はオフ状態であるため、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６は同期整流ではなく、第３スイッチング素子Ｓ３の寄生ダイオード及び第６スイッチング素子Ｓ６の寄生ダイオードを経由して電流が還流する。

デッドタイム１（図９（ｂ））からモードａ（図９（ｃ））に切り替わる際、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７がターンオンする。これにより、順方向に電流が流れていた第３スイッチング素子Ｓ３の寄生ダイオード及び第６スイッチング素子Ｓ６の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７に上記リカバリ電流が流れ込むため、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７のターンオン時に流れる電流が増加し、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７のスイッチング損失が増加する。

降圧比が２倍以上の場合におけるデッドタイム２では制御部４０は、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第８スイッチング素子Ｓ８を同時にオフする。デッドタイム２では第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５はオフ状態であるため、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５は同期整流ではなく、第４スイッチング素子Ｓ４の寄生ダイオード及び第５スイッチング素子Ｓ５の寄生ダイオードを経由して電流が還流する。

デッドタイム２（図１０（ｂ））からモードｂ（図１０（ｃ））に切り替わる際、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８がターンオンする。これにより、順方向に電流が流れていた第４スイッチング素子Ｓ４の寄生ダイオード及び第５スイッチング素子Ｓ５の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８に上記リカバリ電流が流れ込むため、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８のターンオン時に流れる電流が増加し、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８のスイッチング損失が増加する。

図１１（ａ）－（ｄ）は、昇圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その１）。図１２（ａ）－（ｄ）は、昇圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その２）。昇圧比が２倍未満の場合、制御部４０は、モードｃ（図１１（ａ））→デッドタイム１（図１１（ｂ））→モードａ（図１１（ｃ））→デッドタイム１（図１１（ｄ））→モードｃ（図１２（ａ））→デッドタイム２（図１２（ｂ））→モードｂ（図１２（ｃ））→デッドタイム２（図１２（ｄ））を一サイクルとして、スイッチングパターンを切り替える。

昇圧比が２倍未満の場合におけるデッドタイム１では、制御部４０は、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第８スイッチング素子Ｓ８を同時にオフする。デッドタイム１では第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８はオフ状態であるため、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８は同期整流ではなく、第１スイッチング素子Ｓ１の寄生ダイオード及び第８スイッチング素子Ｓ８の寄生ダイオードを経由して電流が還流する。

デッドタイム１（図１１（ｂ））からモードａ（図１１（ｃ））に切り替わる際、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５がターンオンする。これにより、順方向に電流が流れていた第１スイッチング素子Ｓ１の寄生ダイオード及び第８スイッチング素子Ｓ８の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５に上記リカバリ電流が流れ込むため、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５のターンオン時に流れる電流が増加し、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５のスイッチング損失が増加する。

昇圧比が２倍未満の場合におけるデッドタイム２では制御部４０は、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第７スイッチング素子Ｓ７を同時にオフする。デッドタイム２では第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７はオフ状態であるため、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７は同期整流ではなく、第２スイッチング素子Ｓ２の寄生ダイオード及び第７スイッチング素子Ｓ７の寄生ダイオードを経由して電流が還流する。

デッドタイム２（図１２（ｂ））からモードｂ（図１２（ｃ））に切り替わる際、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６がターンオンする。これにより、順方向に電流が流れていた第２スイッチング素子Ｓ２の寄生ダイオード及び第７スイッチング素子Ｓ７の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６に上記リカバリ電流が流れ込むため、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６のターンオン時に流れる電流が増加し、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６のスイッチング損失が増加する。

図１３（ａ）－（ｄ）は、降圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その１）。図１４（ａ）－（ｄ）は、降圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その２）。降圧比が２倍未満の場合、制御部４０は、モードｃ（図１３（ａ））→デッドタイム１（図１３（ｂ））→モードａ（図１３（ｃ））→デッドタイム１（図１３（ｄ））→モードｃ（図１４（ａ））→デッドタイム２（図１４（ｂ））→モードｂ（図１４（ｃ））→デッドタイム２（図１４（ｄ））を一サイクルとして、スイッチングパターンを切り替える。

降圧比が２倍未満の場合におけるデッドタイム１では、制御部４０は、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第８スイッチング素子Ｓ８を同時にオフする。デッドタイム１では第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５はオフ状態であるため、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５は同期整流ではなく、第４スイッチング素子Ｓ４の寄生ダイオード及び第５スイッチング素子Ｓ５の寄生ダイオードを経由して電流が還流する。

デッドタイム１（図１３（ｄ））からモードｃ（図１４（ａ））に切り替わる際、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８がターンオンする。これにより、順方向に電流が流れていた第４スイッチング素子Ｓ４の寄生ダイオード及び第５スイッチング素子Ｓ５の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８に上記リカバリ電流が流れ込むため、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８のターンオン時に流れる電流が増加し、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８のスイッチング損失が増加する。

降圧比が２倍未満の場合におけるデッドタイム２では制御部４０は、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第７スイッチング素子Ｓ７を同時にオフする。デッドタイム２では第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６はオフ状態であるため、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６は同期整流ではなく、第３スイッチング素子Ｓ３の寄生ダイオード及び第６スイッチング素子Ｓ６の寄生ダイオードを経由して電流が還流する。

デッドタイム２（図１４（ｄ））からモードｃ（図１３（ａ））に切り替わる際、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７がターンオンする。これにより、順方向に電流が流れていた第３スイッチング素子Ｓ３の寄生ダイオード及び第６スイッチング素子Ｓ６の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７に上記リカバリ電流が流れ込むため、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７のターンオン時に流れる電流が増加し、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７のスイッチング損失が増加する。

スイッチング素子として使用するＭＯＳＦＥＴの寄生ダイオードによるリカバリ損失は無視できない大きさであり、寄生ダイオードによるリカバリ損失を低減することは、ＤＣ／ＤＣ変換装置３全体の効率改善に大きく寄与する。以下に説明する実施例では、第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８の少なくとも一つに対して逆並列に、外付けダイオードを接続する。外付けダイオードは、デッドタイムにおいて寄生ダイオードに流れる還流電流をバイパスするためのダイオードである。

（実施例１）
図１５は、実施例１に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施例１に係るＤＣ／ＤＣ変換装置３は、図１に示したＤＣ／ＤＣ変換装置３の構成に、４つの外付けダイオードが追加された構成である。具体的には、第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第６スイッチング素子Ｓ６にそれぞれ逆並列に、第３外付けダイオードＤｅ３、第４外付けダイオードＤｅ４、第５外付けダイオードＤｅ５及び第６外付けダイオードＤｅ６が接続された構成である。

第３外付けダイオードＤｅ３、第４外付けダイオードＤｅ４、第５外付けダイオードＤｅ５及び第６外付けダイオードＤｅ６の順方向電圧Ｖｆ’は、それぞれ並列関係にある第３寄生ダイオードＤ３、第４寄生ダイオードＤ４、第５寄生ダイオードＤ５及び第６寄生ダイオードＤ６の順方向電圧Ｖｆより低い関係にある必要がある。この条件を満たさない場合、外付けダイオードに還流電流がバイパスされない。

第３外付けダイオードＤｅ３、第４外付けダイオードＤｅ４、第５外付けダイオードＤｅ５及び第６外付けダイオードＤｅ６のリカバリ損失Ｐｒｒ’は、それぞれ並列関係にある第３寄生ダイオードＤ３、第４寄生ダイオードＤ４、第５寄生ダイオードＤ５及び第６寄生ダイオードＤ６のリカバリ損失Ｐｒｒより低い関係にある必要がある。この条件を満たさない場合、外付けダイオードを接続してもリカバリ損失の低減効果が得られない。

上記２つの条件を満たすダイオードとして、ショットキーバリアダイオード（ＳＢＤ）を使用することができる。ショットキーバリアダイオードは、ＰＮ接合ではなく、金属と半導体（例えばシリコン）との接合により生じるショットキーバリアを利用している。ＰＮ接合の寄生ダイオードと比較して、順方向電圧Ｖｆが低く、逆回復時間Ｔｒｒが短いためリカバリ損失も低い。

また、上記２つの条件を満たすダイオードとして、ファストリカバリダイオード（ＦＲＤ）を使用してもよい。ファストリカバリダイオードは、ＰＮ接合のダイオードであるが、逆回復時間Ｔｒｒが短いためリカバリ損失が低い。近年は、順方向電圧Ｖｆが低いタイプも実用化されている。

また、上記２つの条件を満たすダイオードとして、ＳｉＣ（シリコン・カーバイド）ダイオードを使用してもよい。例えば、ＳｉＣ－ＳＢＤは、Ｓｉ－ＳＢＤより逆回復時間Ｔｒｒが短く、リカバリ損失をさらに低減することができる。ＳｉＣ－ＦＲＤは、Ｓｉ－ＦＲＤより逆回復時間Ｔｒｒの温度特性に優れ、高温動作時でも逆回復時間Ｔｒｒの増加を抑制することができる。

（実施例２）
図１６は、実施例２に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施例２に係るＤＣ／ＤＣ変換装置３は、図１に示したＤＣ／ＤＣ変換装置３の構成に、４つの外付けダイオードが追加された構成である。具体的には、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第７スイッチング素子Ｓ７及び第８スイッチング素子Ｓ８にそれぞれ逆並列に、第１外付けダイオードＤｅ１、第２外付けダイオードＤｅ２、第７外付けダイオードＤｅ７及び第８外付けダイオードＤｅ８が接続された構成である。

第１外付けダイオードＤｅ１、第２外付けダイオードＤｅ３、第７外付けダイオードＤｅ７及び第８外付けダイオードＤｅ８の順方向電圧Ｖｆ’は、それぞれ並列関係にある第１寄生ダイオードＤ１、第２寄生ダイオードＤ２、第７寄生ダイオードＤ７及び第８寄生ダイオードＤ８の順方向電圧Ｖｆより低い関係にある必要がある。この条件を満たさない場合、外付けダイオードに還流電流がバイパスされない。

第１外付けダイオードＤｅ１、第２外付けダイオードＤｅ２、第７外付けダイオードＤｅ７及び第８外付けダイオードＤｅ８のリカバリ損失Ｐｒｒ’は、それぞれ並列関係にある第１寄生ダイオードＤ１、第２寄生ダイオードＤ２、第７寄生ダイオードＤ７及び第８寄生ダイオードＤ８のリカバリ損失Ｐｒｒより低い関係にある必要がある。この条件を満たさない場合、外付けダイオードを接続してもリカバリ損失の低減効果が得られない。

上記２つの条件を満たすダイオードとして、ショットキーバリアダイオード（ＳＢＤ）等を使用することができる。

（実施例３）
図１７は、実施例３に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施例３に係るＤＣ／ＤＣ変換装置３は、図１に示したＤＣ／ＤＣ変換装置３の構成に、８つの外付けダイオードが追加された構成である。具体的には、図１５に示した実施例１に係る構成と、図１６に示した実施例２に係る構成を組み合わせ構成である。

図７（ａ）－（ｄ）及び図８（ａ）－（ｄ）に示した昇圧比が２倍以上の場合における制御例、並びに図１１（ａ）－（ｄ）及び図１２（ａ）－（ｄ）に示した昇圧比が２倍未満の場合における制御例では、第１寄生ダイオードＤ１及び第８寄生ダイオードＤ８、又は第２寄生ダイオードＤ２及び第７寄生ダイオードＤ７に還流電流が流れるモードが発生した。

図９（ａ）－（ｄ）及び図１０（ａ）－（ｄ）に示した降圧比が２倍以上の場合における制御例、並びに図１３（ａ）－（ｄ）及び図１４（ａ）－（ｄ）に示した降圧比が２倍未満の場合における制御例では、第３寄生ダイオードＤ３及び第６寄生ダイオードＤ６、又は第４寄生ダイオードＤ４及び第５寄生ダイオードＤ５に還流電流が流れるモードが発生した。

実施例１では、第３外付けダイオードＤｅ３、第４外付けダイオードＤｅ４、第５外付けダイオードＤｅ５及び第６外付けダイオードＤｅ６を追加することにより、第３寄生ダイオードＤ３及び第６寄生ダイオードＤ６、又は第４寄生ダイオードＤ４及び第５寄生ダイオードＤ５に還流電流が流れるモードにおいて、リカバリ損失を低減することができる。このように実施例１によれば、降圧動作時のリカバリ損失を低減でき、ＤＣ／ＤＣ変換装置３の降圧動作時の変換効率を向上させることができる。

実施例２では、第１外付けダイオードＤｅ１、第２外付けダイオードＤｅ２、第７外付けダイオードＤｅ７及び第８外付けダイオードＤｅ８を追加することにより、第１寄生ダイオードＤ１及び第８寄生ダイオードＤ８、又は第２寄生ダイオードＤ２及び第７寄生ダイオードＤ７に還流電流が流れるモードにおいて、リカバリ損失を低減することができる。このように実施例２によれば、昇圧動作時のリカバリ損失を低減でき、ＤＣ／ＤＣ変換装置３の昇圧動作時の変換効率を向上させることができる。

実施例３では、第１外付けダイオードＤｅ１－第８外付けダイオードＤｅ８を追加することにより、昇圧動作時と降圧動作時の両方のリカバリ損失を低減でき、ＤＣ／ＤＣ変換装置３の変換効率を向上させることができる。

昇圧動作のみが必要な用途（例えば、太陽電池の昇圧チョッパ）の場合、実施例２に係る構成を採用することにより、追加する外付けダイオードの数を減らすことができ、実施例３に係る構成よりコストを削減することができる。また、降圧動作のみが必要な用途（例えば、蓄電池の充電器）の場合、実施例１に係る構成を採用することにより、追加する外付けダイオードの数を減らすことができ、実施例３に係る構成よりコストを削減することができる。

（実施例４）
図１８は、実施例４に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施例４に係るＤＣ／ＤＣ変換装置３は、図１に示したＤＣ／ＤＣ変換装置３の構成に、２つの外付けダイオードが追加された構成である。具体的には、第１スイッチング素子Ｓ１及び第２スイッチング素子Ｓ２の両端に逆並列に第９外付けダイオードＤｅ９が接続され、第７スイッチング素子Ｓ７及び第８スイッチング素子Ｓ８の両端に逆並列に第１０外付けダイオードＤｅ１０が接続された構成である。

第９外付けダイオードＤｅ９の順方向電圧Ｖｆ’は、第１寄生ダイオードＤ１の順方向電圧Ｖｆと第２スイッチング素子Ｓ２の導通時の電圧降下を合計した電圧、又は第２寄生ダイオードＤ２の順方向電圧Ｖｆと第１スイッチング素子Ｓ１の導通時の電圧降下を合計した電圧より低い関係にある必要がある。この条件を満たさない場合、第９外付けダイオードＤｅ９に還流電流がバイパスされない。第９外付けダイオードＤｅ９のリカバリ損失Ｐｒｒ’は、第１寄生ダイオードＤ１又は第２寄生ダイオードＤ２のリカバリ損失Ｐｒｒより低い関係にある必要がある。この条件を満たさない場合、第９外付けダイオードＤｅ９を接続してもリカバリ損失の低減効果が得られない。

なお、デットタイムに第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８の全てをオフする場合は、第９外付けダイオードＤｅ９の順方向電圧Ｖｆ’は、第１寄生ダイオードＤ１又は第２寄生ダイオードＤ２の順方向電圧Ｖｆの２倍の電圧より低い関係にあればよい。この場合、第９外付けダイオードＤｅ９のリカバリ損失Ｐｒｒ’は、第１寄生ダイオードＤ１のリカバリ損失Ｐｒｒと第２寄生ダイオードＤ２のリカバリ損失Ｐｒｒの合計より低い関係にあればよい。

同様に、第１０外付けダイオードＤｅ１０の順方向電圧Ｖｆ’は、第８寄生ダイオードＤ８の順方向電圧Ｖｆと第７スイッチング素子Ｓ７の導通時の電圧降下を合計した電圧、又は第７寄生ダイオードＤ７の順方向電圧Ｖｆと第８スイッチング素子Ｓ８の導通時の電圧降下を合計した電圧より低い関係にある必要がある。この条件を満たさない場合、第１０外付けダイオードＤｅ１０に還流電流がバイパスされない。第１０外付けダイオードＤｅ１０のリカバリ損失Ｐｒｒ’は、第８寄生ダイオードＤ８又は第７寄生ダイオードＤ７のリカバリ損失Ｐｒｒより低い関係にある必要がある。この条件を満たさない場合、第１０外付けダイオードＤｅ１０を接続してもリカバリ損失の低減効果が得られない。

なお、デットタイムに第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８の全てをオフする場合は、第１０外付けダイオードＤｅ１０の順方向電圧Ｖｆ’は、第７寄生ダイオードＤ７又は第８寄生ダイオードＤ８の順方向電圧Ｖｆの２倍の電圧より低い関係にあればよい。この場合、第１０外付けダイオードＤｅ１０のリカバリ損失Ｐｒｒ’は、第７寄生ダイオードＤ７のリカバリ損失Ｐｒｒと第８寄生ダイオードＤ８のリカバリ損失Ｐｒｒの合計より低い関係にあればよい。

上述した、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第７スイッチング素子Ｓ７又は第８スイッチング素子Ｓ８の導通時の電圧降下は、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第７スイッチング素子Ｓ７又は第８スイッチング素子Ｓ８のオン抵抗と、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第７スイッチング素子Ｓ７又は第８スイッチング素子Ｓ８に流れる電流により決定される。

実施例４では、昇圧比が２倍未満の場合におけるデッドタイム１（図１１（ｂ）参照）と、デッドタイム２（図１２（ｂ）参照）において、第９外付けダイオードＤｅ９及び第１０外付けダイオードＤｅ１０はリカバリ損失を低減する効果を発揮する。なお、昇圧比が２倍以上の場合におけるデッドタイムでは、第９外付けダイオードＤｅ９及び第１０外付けダイオードＤｅ１０により還流電流をバイパスすることはできない。

このように実施例４では、第９外付けダイオードＤｅ９及び第１０外付けダイオードＤｅ１０を追加することにより、昇圧比が２倍未満の場合における昇圧動作時のリカバリ損失を低減でき、ＤＣ／ＤＣ変換装置３の変換効率を向上させることができる。

（実施例５）
図１９は、実施例５に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施例５に係るＤＣ／ＤＣ変換装置３は、図１に示したＤＣ／ＤＣ変換装置３の構成に、２つの外付けダイオードが追加された構成である。具体的には、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４の両端に逆並列に第１１外付けダイオードＤｅ１１が接続され、第５スイッチング素子Ｓ５及び第６スイッチング素子Ｓ６の両端に逆並列に第１２外付けダイオードＤｅ１２が接続された構成である。

第１１外付けダイオードＤｅ１１の順方向電圧Ｖｆ’は、第３寄生ダイオードＤ３の順方向電圧Ｖｆと第４スイッチング素子Ｓ４の導通時の電圧降下を合計した電圧、又は第４寄生ダイオードＤ４の順方向電圧Ｖｆと第３スイッチング素子Ｓ３の導通時の電圧降下を合計した電圧より低い関係にある必要がある。この条件を満たさない場合、第１１外付けダイオードＤｅ１１に還流電流がバイパスされない。第１１外付けダイオードＤｅ１１のリカバリ損失Ｐｒｒ’は、第３寄生ダイオードＤ３又は第４寄生ダイオードＤ４のリカバリ損失Ｐｒｒより低い関係にある必要がある。この条件を満たさない場合、第１１外付けダイオードＤｅ１１を接続してもリカバリ損失の低減効果が得られない。

なお、デットタイムに第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８の全てをオフする場合は、第１１外付けダイオードＤｅ１１の順方向電圧Ｖｆ’は、第３寄生ダイオードＤ３又は第４寄生ダイオードＤ４の順方向電圧Ｖｆの２倍の電圧より低い関係にあればよい。この場合、第１１外付けダイオードＤｅ１１のリカバリ損失Ｐｒｒ’は、第３寄生ダイオードＤ３のリカバリ損失Ｐｒｒと第４寄生ダイオードＤ４のリカバリ損失Ｐｒｒの合計より低い関係にあればよい。

同様に、第１２外付けダイオードＤｅ１２の順方向電圧Ｖｆ’は、第６寄生ダイオードＤ６の順方向電圧Ｖｆと第５スイッチング素子Ｓ５の導通時の電圧降下を合計した電圧、又は第５寄生ダイオードＤ５の順方向電圧Ｖｆと第６スイッチング素子Ｓ６の導通時の電圧降下を合計した電圧より低い関係にある必要がある。この条件を満たさない場合、第１２外付けダイオードＤｅ１２に還流電流がバイパスされない。第１２外付けダイオードＤｅ１２のリカバリ損失Ｐｒｒ’は、第６寄生ダイオードＤ６又は第５寄生ダイオードＤ５のリカバリ損失Ｐｒｒより低い関係にある必要がある。この条件を満たさない場合、第１２外付けダイオードＤｅ１２を接続してもリカバリ損失の低減効果が得られない。

なお、デットタイムに第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８の全てをオフする場合は、第１２外付けダイオードＤｅ１２の順方向電圧Ｖｆ’は、第５寄生ダイオードＤ５又は第６寄生ダイオードＤ６の順方向電圧Ｖｆの２倍の電圧より低い関係にあればよい。この場合、第１２外付けダイオードＤｅ１２のリカバリ損失Ｐｒｒ’は、第５寄生ダイオードＤ５のリカバリ損失Ｐｒｒと第６寄生ダイオードＤ６のリカバリ損失Ｐｒｒの合計より低い関係にあればよい。

実施例５では、降圧比が２倍以上の場合におけるデッドタイム１（図９（ｂ）参照）と、デッドタイム２（図１０（ｂ）参照）において、第１１外付けダイオードＤｅ１１及び第１２外付けダイオードＤｅ１２はリカバリ損失を低減する効果を発揮する。なお、降圧比が２倍未満の場合におけるデッドタイムでは、第１１外付けダイオードＤｅ１１及び第１２外付けダイオードＤｅ１２により還流電流をバイパスすることはできない。

このように実施例５では、第１１外付けダイオードＤｅ１１及び第１２外付けダイオードＤｅ１２を追加することにより、降圧比が２倍以上の場合における降圧動作時のリカバリ損失を低減でき、ＤＣ／ＤＣ変換装置３の変換効率を向上させることができる。

（実施例６）
図２０は、実施例６に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施例６に係るＤＣ／ＤＣ変換装置３は、図１に示したＤＣ／ＤＣ変換装置３の構成に、４つの外付けダイオードが追加された構成である。具体的には、図１８に示した実施例４に係る構成と、図１９に示した実施例５に係る構成を組み合わせ構成である。

実施例６では、第９外付けダイオードＤｅ９－第１２外付けダイオードＤｅ１２を追加することにより、昇圧比が２倍未満の場合における昇圧動作時と降圧比が２倍以上の場合における降圧動作時のリカバリ損失を低減でき、ＤＣ／ＤＣ変換装置３の変換効率を向上させることができる。

（実施例７）
図２１は、実施例７に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施例７に係るＤＣ／ＤＣ変換装置３は、図１に示したＤＣ／ＤＣ変換装置３の構成に、一つの外付けダイオードが追加された構成である。具体的には、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５の両端に逆並列に第１３外付けダイオードＤｅ１３が接続された構成である。

第１３外付けダイオードＤｅ１３の順方向電圧Ｖｆ’は、第４寄生ダイオードＤ４又は第５寄生ダイオードＤ５の順方向電圧Ｖｆの２倍の電圧より低い関係にある必要がある。この条件を満たさない場合、第１３外付けダイオードＤｅ１３に還流電流がバイパスされない。第１３外付けダイオードＤｅ１３のリカバリ損失Ｐｒｒ’は、第４寄生ダイオードＤ４のリカバリ損失Ｐｒｒと第５寄生ダイオードＤ５のリカバリ損失Ｐｒｒの合計より低い関係にある必要がある。この条件を満たさない場合、第１３外付けダイオードＤｅ１３を接続してもリカバリ損失の低減効果が得られない。

実施例７では、降圧比が２倍以上の場合におけるデッドタイム２（図１０（ｂ）参照）と、降圧比が２倍未満の場合におけるデッドタイム１（図１３（ｄ）参照）において、第１３外付けダイオードＤｅ１３はリカバリ損失を低減する効果を発揮する。なお、降圧比が２倍以上の場合におけるデッドタイム１と、降圧比が２倍未満の場合におけるデッドタイム２では、第１３外付けダイオードＤｅ１３により還流電流をバイパスすることはできない。

このように実施例７では、第１３外付けダイオードＤｅ１３を追加することにより、降圧動作時の一部のデッドタイムにおけるリカバリ損失を低減でき、ＤＣ／ＤＣ変換装置３の変換効率を向上させることができる。

（実施例８）
図２２は、実施例８に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施例８に係るＤＣ／ＤＣ変換装置３は、図１に示したＤＣ／ＤＣ変換装置３の構成に、一つの外付けダイオードが追加された構成である。具体的には、第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第６スイッチング素子Ｓ６の両端に逆並列に第１４外付けダイオードＤｅ１４が接続された構成である。

第１４外付けダイオードＤｅ１４の順方向電圧Ｖｆ’は、第３寄生ダイオードＤ３の順方向電圧Ｖｆと第４スイッチング素子Ｓ４の導通時の電圧降下と第５スイッチング素子Ｓ５の導通時の電圧降下と第６寄生ダイオードＤ６の順方向電圧Ｖｆを合計した電圧、又は第３スイッチング素子Ｓ３の導通時の電圧降下と第４寄生ダイオードＤ４の順方向電圧Ｖｆと第５寄生ダイオードＤ５の順方向電圧Ｖｆと第６スイッチング素子Ｓ６の導通時の電圧降下を合計した電圧より低い関係にある必要がある。この条件を満たさない場合、第１４外付けダイオードＤｅ１４に還流電流がバイパスされない。第１４外付けダイオードＤｅ１４のリカバリ損失Ｐｒｒ’は、第３寄生ダイオードＤ３のリカバリ損失Ｐｒｒと第６寄生ダイオードＤ６のリカバリ損失Ｐｒｒの合計、又は第４寄生ダイオードＤ４のリカバリ損失Ｐｒｒと第５寄生ダイオードＤ５のリカバリ損失Ｐｒｒの合計より低い関係にある必要がある。この条件を満たさない場合、第１４外付けダイオードＤｅ１４を接続してもリカバリ損失の低減効果が得られない。

なお、デットタイムに第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８の全てをオフする場合は、第１４外付けダイオードＤｅ１４の順方向電圧Ｖｆ’は、第３寄生ダイオードＤ３の順方向電圧Ｖｆと第４寄生ダイオードＤ４の順方向電圧Ｖｆと第５寄生ダイオードＤ５の順方向電圧Ｖｆと第６寄生ダイオードＤ６の順方向電圧Ｖｆを合計した電圧より低い関係にあればよい。この場合、第１４外付けダイオードＤｅ１４のリカバリ損失Ｐｒｒ’は、第３寄生ダイオードＤ３のリカバリ損失Ｐｒｒと第４寄生ダイオードＤ４のリカバリ損失Ｐｒｒと第５寄生ダイオードＤ５のリカバリ損失Ｐｒｒと第６寄生ダイオードＤ６のリカバリ損失Ｐｒｒを合計した電圧より低い関係にあればよい。

実施例８では、降圧比が２倍以上の場合におけるデッドタイム１（図９（ｂ）参照）と、デッドタイム２（図１０（ｂ）参照）において、第１４外付けダイオードＤｅ１４はリカバリ損失を低減する効果を発揮する。なお、降圧比が２倍未満の場合におけるデッドタイムでは、第１４外付けダイオードＤｅ１４は還流電流をバイパスすることはできない。

このように実施例８では、第１４外付けダイオードＤｅ１４を追加することにより、降圧比が２倍以上の場合における降圧動作時のリカバリ損失を低減でき、ＤＣ／ＤＣ変換装置３の変換効率を向上させることができる。

以上に説明した実施例１－８に係る回路構成は、上述した以外の様々な組み合わせが可能である。例えば、実施例１に示した回路構成と実施例４に示した回路構成を組み合わせることが可能である。また、実施例２に示した回路構成と実施例５に示した回路構成を組み合わせることが可能である。また、実施例２に示した回路構成と実施例７に示した回路構成を組み合わせることが可能である。また、実施例２に示した回路構成と実施例８に示した回路構成を組み合わせることが可能である。

以上、本開示を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本開示の範囲にあることは当業者に理解されるところである。

上記実施の形態では、フライングキャパシタ回路の構成例として、直列接続された４つのスイッチング素子と、１つのフライングキャパシタを使用する１段のフライングキャパシタ回路を例に挙げた。この点、さらに段数を増やしたフライングキャパシタ回路を使用することもできる。

図２３（ａ）－（ｃ）は、フライングキャパシタ回路の構成例を示す図である。図２３（ａ）は１段のフライングキャパシタ回路を示す。図２３（ａ）に示すフライングキャパシタ回路は、上記実施の形態で説明した回路構成と同様である。

図２３（ｂ）は２段のフライングキャパシタ回路を示す。２段のフライングキャパシタ回路では、直列接続された６つのスイッチング素子Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２と、２つのフライングキャパシタＣ１１、Ｃ１２を備える。１番内側のフライングキャパシタＣ１１は、２つのスイッチング素子Ｓ２、Ｓ３に対して並列に接続され、１／６Ｅの電圧を維持するように制御される。内側から２番目のフライングキャパシタＣ１２は、４つのスイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４に対して並列に接続され、１／６Ｅの電圧を維持するように制御される。

図２３（ｃ）は３段のフライングキャパシタ回路を示す。３段のフライングキャパシタ回路では、直列接続された６つのスイッチング素子Ｓ１３、Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２、Ｓ４３と、３つのフライングキャパシタＣ１１、Ｃ１２、Ｃ１３を備える。１番内側のフライングキャパシタＣ１１は、２つのスイッチング素子Ｓ２、Ｓ３に対して並列に接続され、１／８Ｅの電圧を維持するように制御される。内側から２番目のフライングキャパシタＣ１２は、４つのスイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４に対して並列に接続され、２／８Ｅの電圧を維持するように制御される。内側から３番目のフライングキャパシタＣ１３は、６つのスイッチング素子Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２に対して並列に接続され、３／８Ｅの電圧を維持するように制御される。

図２４は、Ｎ（Ｎは自然数）段のフライングキャパシタ回路を示す。Ｎ段のフライングキャパシタ回路では、直列接続された（２Ｎ＋２）個のスイッチング素子Ｓ１ｎ、・・・、Ｓ１３、Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２、Ｓ４３、・・・、Ｓ４ｎと、Ｎ個のフライングキャパシタＣ１１、Ｃ１２、Ｃ１３、・・・、Ｃ１ｎを備える。１番内側のフライングキャパシタＣ１１は、２つのスイッチング素子Ｓ２、Ｓ３に対して並列に接続され、１／（２Ｎ＋２）Ｅの電圧を維持するように制御される。内側から２番目のフライングキャパシタＣ１２は、４つのスイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４に対して並列に接続され、２／（２Ｎ＋２）Ｅの電圧を維持するように制御される。内側から３番目のフライングキャパシタＣ１３は、６つのスイッチング素子Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２に対して並列に接続され、３／（２Ｎ＋２）Ｅの電圧を維持するように制御される。最も外側のフライングキャパシタＣ１ｎは、２Ｎ個のＳ１（ｎ－１）、・・・、Ｓ１３、Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２、Ｓ４３、・・・、Ｓ４（ｎ－１）に対して並列に接続され、Ｎ／（２Ｎ＋２）Ｅの電圧を維持するように制御される。

図１に示した第１フライングキャパシタ回路３１及び第２フライングキャパシタ回路３２では、図２３（ａ）に示した１段のフライングキャパシタ回路を使用している。１段のフライングキャパシタ回路を使用すると、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点との間に３レベル（Ｅ、１／２Ｅ、０）の電圧を発生させることが可能となる。図２３（ｂ）に示した２段のフライングキャパシタ回路を使用すると、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点との間に５レベル（Ｅ、２／３Ｅ、１／２Ｅ、１／３Ｅ、０）の電圧を発生させることが可能となる。図２３（ｃ）に示した３段のフライングキャパシタ回路を使用すると、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点との間に７レベル（Ｅ、３／４Ｅ、５／８Ｅ、１／２Ｅ、３／８Ｅ、１／４Ｅ、０）の電圧を発生させることが可能となる。図２４に示したＮ段のフライングキャパシタ回路を使用すると、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点との間に（２Ｎ＋１）レベルの電圧を発生させることが可能となる。

フライングキャパシタ回路の段数を増やすほど、安価で耐圧が低いスイッチング素子を使用することができる一方、使用するスイッチング素子の数が増大する。従って設計者は、トータルのコストとトータルの変換効率を考慮して、フライングキャパシタ回路の最適な段数を決定すればよい。また、高圧側直流部の電圧が１０００Ｖを超えるアプリケーションや、１００００Ｖを超えるアプリケーションでは、各スイッチング素子の耐圧を下げるために、フライングキャパシタ回路の段数を増やすことが有効である。

本開示では、フライングキャパシタ回路の段数がいずれの場合であっても、複数のスイッチング素子の少なくとも一つに対して逆並列に外付けダイオードを接続することにより、スイッチング素子の寄生ダイオードに還流電流が流れることに起因するリカバリ損失を低減することができる。

図２５は、変形例に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。図１に示したＤＣ／ＤＣ変換装置３では、リアクトルＬ１を、低圧側直流部の正側端子と第１フライングキャパシタ回路３１の中点間に接続した。この点、図２５に示す変形例では、低圧側直流部の正側端子と第１フライングキャパシタ回路３１の中点間に第１リアクトルＬ１を接続し、低圧側直流部の負側端子と第２フライングキャパシタ回路３２の中点間に第２リアクトルＬ２を接続している。第１リアクトルＬ１と第２リアクトルＬ２を、コアを共通にした磁気結合リアクトルで構成されてもよい。この場合、通電時に、第１リアクトルＬ１と第２リアクトルＬ２の磁束を相互に強め合うことができる。

なお、リアクトルＬ１は、低圧側直流部の負側端子と第２フライングキャパシタ回路３２の中点間に接続してもよい。このように、リアクトルＬ１は、低圧側直流部の正側端子と第１フライングキャパシタ回路３１の中点間を接続する経路と、低圧側直流部の負側端子と第２フライングキャパシタ回路３２の中点間を接続する経路の少なくとも一方に挿入されていればよい。

上述した第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のそれぞれは、並列接続された複数のスイッチング素子で構成されてもよい。その場合、一つのスイッチング素子に流れる電流を減らすことができ、一つのスイッチング素子を小型化することができる。

上述した実施の形態では、第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８にＭＯＳＦＥＴを使用する例を説明した。この点、寄生ダイオードが形成されないＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子を使用する場合、各スイッチング素子と逆並列に、リカバリ損失が小さい外付けダイオードを接続すれば足り、実施例１－３に示した回路構成を採用する必要はない。なお、実施例４－８に示した回路構成では、バイパス用のダイオードを追加で接続することにより、リカバリ損失を低減することが可能である。

なお、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド（Ｃ）等を使用したワイドバンドギャップ半導体で構成されたスイッチング素子を使用する場合にも、本開示を適用可能である。

なお、実施の形態は、以下の項目によって特定されてもよい。

［項目１］
低圧側直流部に接続される少なくとも一つのリアクトル（Ｌ１）と、
高圧側直流部と並列に直列接続された第１フライングキャパシタ回路（３１）及び第２フライングキャパシタ回路（３２）と、を備え、
前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路（３１）の中点間が電気的に接続され、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路（３２）の中点間が電気的に接続され、
前記リアクトル（Ｌ１）は、前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路（３１）の中点間を接続する経路と、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路（３２）の中点間を接続する経路の少なくとも一方に挿入され、
前記第１フライングキャパシタ回路（３１）及び第２フライングキャパシタ回路（３２）は、それぞれ逆並列に第１ダイオード（Ｄ）が形成または接続された複数のスイッチング素子（Ｓ１－Ｓ８）を含み、
本ＤＣ／ＤＣ変換装置（３）は、
前記複数のスイッチング素子（Ｓ１－Ｓ８）の少なくとも一つに対して逆並列に接続される、前記少なくとも一つの第１ダイオード（Ｄ）に流れる電流をバイパスするための、少なくとも一つの第２ダイオード（Ｄｅ）をさらに備える、
ＤＣ／ＤＣ変換装置（３）。
これによれば、第１ダイオード（Ｄ）によるリカバリ損失を低減することができる。
［項目２］
前記第１フライングキャパシタ回路（３１）は、
直列接続された第１スイッチング素子（Ｓ１）、第２スイッチング素子（Ｓ２）、第３スイッチング素子（Ｓ３）及び第４スイッチング素子（Ｓ４）と、
前記第１スイッチング素子（Ｓ１）と第２スイッチング素子（Ｓ２）との接続点と、第３スイッチング素子（Ｓ３）と第４スイッチング素子（Ｓ４）との接続点との間に接続された第１フライングキャパシタ（Ｃ１）と、を含み、
前記第２フライングキャパシタ回路（３２）は、
直列接続された第５スイッチング素子（Ｓ５）、第６スイッチング素子（Ｓ６）、第７スイッチング素子（Ｓ７）及び第８スイッチング素子（Ｓ８）と、
前記第５スイッチング素子（Ｓ５）と第６スイッチング素子（Ｓ６）との接続点と、第７スイッチング素子（Ｓ７）と第８スイッチング素子（Ｓ８）との接続点との間に接続された第２フライングキャパシタ（Ｃ２）と、を含み、
前記第１スイッチング素子（Ｓ１）－前記第８スイッチング素子（Ｓ８）にはそれぞれ、前記第１ダイオード（Ｄ１－Ｄ８）が逆並列に形成または接続されている、
項目１に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、３レベルのマルチレベルＤＣ／ＤＣ変換装置（３）を実現することができる。高圧直流部と並列に、８個のスイッチング素子（Ｓ１－Ｓ８）を直列接続することにより、従来より低耐圧のスイッチング素子を使用することが可能となる。
［項目３］
前記第３スイッチング素子（Ｓ３）、前記第４スイッチング素子（Ｓ４）、前記第５スイッチング素子（Ｓ５）及び前記第６スイッチング素子（Ｓ６）にそれぞれ逆並列に、４つの前記第２ダイオード（Ｄｅ３－Ｄｅ６）が接続されている、
項目２に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、降圧動作時における、第１ダイオード（Ｄ３－Ｄ６）によるリカバリ損失を低減することができる。
［項目４］
前記第１スイッチング素子（Ｓ１）、前記第２スイッチング素子（Ｓ２）、前記第７スイッチング素子（Ｓ７）及び前記第８スイッチング素子（Ｓ８）にそれぞれ逆並列に、４つの前記第２ダイオード（Ｄｅ１－Ｄｅ２、Ｄｅ７－Ｄｅ８）が接続されている、
項目２または３項に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、昇圧動作時における、第１ダイオード（Ｄ１－２、Ｄ７－Ｄ８）によるリカバリ損失を低減することができる。
［項目５］
前記第２ダイオード（Ｄｅ１－Ｄｅ８）の順方向電圧は、前記第１ダイオード（Ｄ１－Ｄ８）の順方向電圧より低く、
前記第２ダイオード（Ｄｅ１－Ｄｅ８）のリカバリ損失は、前記第１ダイオード（Ｄ１－Ｄ８）のリカバリ損失より低い、
項目３または４に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、還流電流を第２ダイオード（Ｄｅ１－Ｄｅ８）にバイパスさせることができ、第１ダイオード（Ｄ１－Ｄ８）に還流電流が流れる場合より損失を低減することができる。
［項目６］
直列接続された前記第１スイッチング素子（Ｓ１）と前記第２スイッチング素子（Ｓ２）の両端に逆並列に、一つの前記第２ダイオード（Ｄｅ９）が接続され、
直列接続された前記第７スイッチング素子（Ｓ７）と前記第８スイッチング素子（Ｓ８）の両端に逆並列に、一つの前記第２ダイオード（Ｄｅ１０）が接続される、
項目２に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、昇圧比が２倍未満の昇圧動作時における、第１ダイオード（Ｄ１－Ｄ２、Ｄ７－Ｄ８）によるリカバリ損失を低減することができる。
［項目７］
直列接続された前記第３スイッチング素子（Ｓ３）と前記第４スイッチング素子（Ｓ４）の両端に逆並列に、一つの前記第２ダイオード（Ｄｅ１１）が接続され、
直列接続された前記第５スイッチング素子（Ｓ５）と前記第６スイッチング素子（Ｓ６）の両端に逆並列に、一つの前記第２ダイオード（Ｄｅ１２）が接続される、
項目２または６に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、降圧比が２倍以上の降圧動作時における、第１ダイオード（Ｄ３－Ｄ６）によるリカバリ損失を低減することができる。
［項目８］
直列接続された前記第４スイッチング素子（Ｓ４）と前記第５スイッチング素子（Ｓ５）の両端に逆並列に、一つの前記第２ダイオード（Ｄｅ１３）が接続される、
項目２、４、６のいずれか１項に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、降圧動作時における、第１ダイオード（Ｄ４－Ｄ５）によるリカバリ損失を低減することができる。
［項目９］
直列接続された前記第３スイッチング素子（Ｓ３）、前記第４スイッチング素子（Ｓ４）、前記第５スイッチング素子（Ｓ５）及び前記第６スイッチング素子（Ｓ６）の両端に逆並列に、一つの前記第２ダイオード（Ｄｅ１４）が接続される、
項目２、４、６のいずれか１項に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、降圧比が２倍以上の降圧動作時における、第１ダイオード（Ｄ３－Ｄ６）によるリカバリ損失を低減することができる。
［項目１０］
前記第１フライングキャパシタ回路（３１）及び前記第２フライングキャパシタ回路（３２）を制御して、前記低圧側直流部から前記高圧側直流部へ昇圧動作で電力伝送、及び前記高圧側直流部から前記低圧側直流部へ降圧動作で電力伝送の少なくとも一方を実行可能な制御部（４０）をさらに備え、
前記制御部（４０）は、
前記第２スイッチング素子（Ｓ２）、前記第４スイッチング素子（Ｓ４）、前記第５スイッチング素子（Ｓ５）及び前記第７スイッチング素子（Ｓ７）をオン状態、並びに前記第１スイッチング素子（Ｓ１）、前記第３スイッチング素子（Ｓ３）、前記第６スイッチング素子（Ｓ６）及び前記第８スイッチング素子（Ｓ８）をオフ状態に制御する第１モード、
前記第１スイッチング素子（Ｓ１）、前記第３スイッチング素子（Ｓ３）、前記第６スイッチング素子（Ｓ６）及び前記第８スイッチング素子（Ｓ８）をオン状態、並びに前記第２スイッチング素子（Ｓ２）、前記第４スイッチング素子（Ｓ４）、前記第５スイッチング素子（Ｓ５）及び前記第７スイッチング素子（Ｓ７）をオフ状態に制御する第２モード、
前記第１スイッチング素子（Ｓ１）、前記第２スイッチング素子（Ｓ２）、前記第７スイッチング素子（Ｓ７）及び前記第８スイッチング素子（Ｓ８）をオン状態、並びに前記第３スイッチング素子（Ｓ３）、前記第４スイッチング素子（Ｓ４）、前記第５スイッチング素子（Ｓ５）及び前記第６スイッチング素子（Ｓ６）をオフ状態に制御する第３モード、
前記第３スイッチング素子（Ｓ３）、前記第４スイッチング素子（Ｓ４）、前記第５スイッチング素子（Ｓ５）及び前記第６スイッチング素子（Ｓ６）をオン状態、並びに前記第１スイッチング素子（Ｓ１）、前記第２スイッチング素子（Ｓ２）、前記第７スイッチング素子（Ｓ７）及び前記第８スイッチング素子（Ｓ８）をオフ状態に制御する第４モード、
の４つのモードを使用して前記昇圧動作または前記降圧動作を実行する、
項目２から９のいずれか１項に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、４つのモードを組み合わせて種々の制御が可能となる。
［項目１１］
直列接続された２つ以上の前記スイッチング素子に対して、一つの前記第２ダイオード（Ｄｅ）が逆並列に接続される、
項目１に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、少ない第２ダイオード（Ｄｅ）で効率的にリカバリ損失を低減することができる。
［項目１２］
前記スイッチング素子（Ｓ１－Ｓ８）は、ＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であり、
前記第１ダイオード（Ｄ１－Ｄ８）は、前記ＮチャンネルＭＯＳＦＥＴの寄生ダイオードである、
項目１から１１のいずれか１項に記載のＤＣ／ＤＣ変換装置（３）。
これによれば、寄生ダイオードに還流電流が流れることによるリカバリ損失を低減することができる。

１ 第１直流電源、 ２ 第２直流電源、 ３ ＤＣ／ＤＣ変換装置、 ３０ ＤＣ／ＤＣ変換部、 ３１，３２ フライングキャパシタ回路、 ４０ 制御部、 Ｃ１，Ｃ２ フライングキャパシタ、 Ｃ３，Ｃ４ 分割コンデンサ、 Ｃ５ 入力コンデンサ、 Ｃ６ 出力コンデンサ、 Ｌ１，Ｌ２ リアクトル、 Ｓ１－Ｓ８ 第８スイッチング素子、 Ｄ１－Ｄ８ 寄生ダイオード、 Ｄｅ１－Ｄｅ１４ 第１４外付けダイオード。

Claims (10)

1. 低圧側直流部に接続される少なくとも一つのリアクトルと、
   高圧側直流部と並列に直列接続された第１フライングキャパシタ回路及び第２フライングキャパシタ回路と、
   前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路を制御して、前記低圧側直流部から前記高圧側直流部へ昇圧動作で電力伝送、及び前記高圧側直流部から前記低圧側直流部へ降圧動作で電力伝送の少なくとも一方を実行可能な制御部と、
   を備え、
   前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路の中点間が電気的に接続され、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路の中点間が電気的に接続され、
   前記リアクトルは、前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路の中点間を接続する経路と、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路の中点間を接続する経路の少なくとも一方に挿入され、
   前記第１フライングキャパシタ回路は、それぞれ逆並列に第１ダイオードが形成または接続された第１グループの複数のスイッチング素子を含み、
   前記第２フライングキャパシタ回路は、それぞれ逆並列に第１ダイオードが形成または接続された第２グループの複数のスイッチング素子を含み、
   本ＤＣ／ＤＣ変換装置は、
   前記第１グループ及び前記第２グループに含まれる前記複数のスイッチング素子の少なくとも一つに対して逆並列に接続される、前記少なくとも一つの第１ダイオードに流れる電流をバイパスするための、少なくとも一つの第２ダイオードをさらに備え、
   前記第１フライングキャパシタ回路は、
   前記第１グループに含まれる複数のスイッチング素子である、直列接続された第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、
   前記第１スイッチング素子と第２スイッチング素子との接続点と、第３スイッチング素子と第４スイッチング素子との接続点との間に接続された第１フライングキャパシタと、を含み、
   前記第２フライングキャパシタ回路は、
   前記第２グループに含まれる複数のスイッチング素子である、直列接続された第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、
   前記第５スイッチング素子と第６スイッチング素子との接続点と、第７スイッチング素子と第８スイッチング素子との接続点との間に接続された第２フライングキャパシタと、を含み、
   前記第１スイッチング素子－前記第８スイッチング素子にはそれぞれ、前記第１ダイオードが逆並列に形成または接続されており、
   前記制御部は、
   前記第２スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子及び前記第７スイッチング素子をオン状態、並びに前記第１スイッチング素子、前記第３スイッチング素子、前記第６スイッチング素子及び前記第８スイッチング素子をオフ状態に制御する第１モード、
   前記第１スイッチング素子、前記第３スイッチング素子、前記第６スイッチング素子及び前記第８スイッチング素子をオン状態、並びに前記第２スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子及び前記第７スイッチング素子をオフ状態に制御する第２モード、
   前記第１スイッチング素子、前記第２スイッチング素子、前記第７スイッチング素子及び前記第８スイッチング素子をオン状態、並びに前記第３スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子及び前記第６スイッチング素子をオフ状態に制御する第３モード、
   前記第３スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子及び前記第６スイッチング素子をオン状態、並びに前記第１スイッチング素子、前記第２スイッチング素子、前記第７スイッチング素子及び前記第８スイッチング素子をオフ状態に制御する第４モード、
   の４つのモードを使用して前記昇圧動作または前記降圧動作を実行する、
   ＤＣ／ＤＣ変換装置。
2. 前記第３スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子及び前記第６スイッチング素子にそれぞれ逆並列に、４つの前記第２ダイオードが接続されている、
   請求項１に記載のＤＣ／ＤＣ変換装置。
3. 前記第１スイッチング素子、前記第２スイッチング素子、前記第７スイッチング素子及び前記第８スイッチング素子にそれぞれ逆並列に、４つの前記第２ダイオードが接続されている、
   請求項１または２項に記載のＤＣ／ＤＣ変換装置。
4. 前記第２ダイオードの順方向電圧は、前記第１ダイオードの順方向電圧より低く、
   前記第２ダイオードのリカバリ損失は、前記第１ダイオードのリカバリ損失より低い、
   請求項２または３に記載のＤＣ／ＤＣ変換装置。
5. 直列接続された前記第１スイッチング素子と前記第２スイッチング素子の両端に逆並列に、一つの前記第２ダイオードが接続され、
   直列接続された前記第７スイッチング素子と前記第８スイッチング素子の両端に逆並列に、一つの前記第２ダイオードが接続される、
   請求項１に記載のＤＣ／ＤＣ変換装置。
6. 直列接続された前記第３スイッチング素子と前記第４スイッチング素子の両端に逆並列に、一つの前記第２ダイオードが接続され、
   直列接続された前記第５スイッチング素子と前記第６スイッチング素子の両端に逆並列に、一つの前記第２ダイオードが接続される、
   請求項１または５に記載のＤＣ／ＤＣ変換装置。
7. 直列接続された前記第４スイッチング素子と前記第５スイッチング素子の両端に逆並列に、一つの前記第２ダイオードが接続される、
   請求項１、３、５のいずれか１項に記載のＤＣ／ＤＣ変換装置。
8. 直列接続された前記第３スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子及び前記第６スイッチング素子の両端に逆並列に、一つの前記第２ダイオードが接続される、
   請求項１、３、５のいずれか１項に記載のＤＣ／ＤＣ変換装置。
9. 直列接続された２つ以上の前記スイッチング素子に対して、一つの前記第２ダイオードが逆並列に接続される、
   請求項１に記載のＤＣ／ＤＣ変換装置。
10. 前記第１グループ及び前記第２グループに含まれる複数の前記スイッチング素子は、ＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であり、
    前記第１ダイオードは、前記ＮチャンネルＭＯＳＦＥＴの寄生ダイオードである、
    請求項１から９のいずれか１項に記載のＤＣ／ＤＣ変換装置。

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