WO2025004570A1 - 半導体装置 - Google Patents

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浩尚 中村
亮介 大河
英司 安田
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    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding

Definitions

  • This disclosure relates to semiconductor devices, and in particular to chip-size package type semiconductor devices.
  • Vertical MOS transistors are sometimes used in electrical circuits that combine two systems with different current specifications into one system.
  • a semiconductor device is a chip-size package type semiconductor device capable of face-down mounting, and has a semiconductor substrate on the back side, and is provided with a semiconductor layer divided into three regions, a first region, a second region, and a third region, which do not overlap each other in a planar view of the semiconductor device and are not disposed separately, a first vertical MOS transistor entirely formed in the first region of the semiconductor layer, a second vertical MOS transistor entirely formed in the second region of the semiconductor layer, and a metal layer formed in contact with the back side of the semiconductor layer, and the semiconductor substrate is a common drain region of the first vertical MOS transistor and the second vertical MOS transistor, and in the planar view,
  • the semiconductor device is characterized in that a first source pad and a first gate pad of the first vertical MOS transistor are formed in a position contained in the first region, a second source pad and a second gate pad of the second vertical MOS transistor are formed in a position contained in the second region in the plan
  • the semiconductor device configured as described above can achieve miniaturization of circuits using vertical MOS transistors.
  • FIG. 1 is a schematic cross-sectional view showing an example of a structure of a semiconductor device according to an embodiment.
  • FIG. 2A is a schematic plan view showing an example of a structure of a semiconductor device according to an embodiment.
  • FIG. 2B is a schematic plan view showing an example of the structure of the semiconductor device according to the embodiment.
  • FIG. 3 is a schematic cross-sectional view showing an example of a structure of a semiconductor device according to a modified example of the embodiment.
  • FIG. 4A is a schematic plan view of a general unit configuration of a first transistor according to an embodiment.
  • FIG. 4B is a schematic perspective view of a general unit configuration of a first transistor according to the embodiment.
  • FIG. 5A is a schematic cross-sectional view showing a first conduction path of a semiconductor device according to an embodiment.
  • FIG. 5B is a schematic cross-sectional view showing a second conduction path of the semiconductor device according to the embodiment.
  • FIG. 6 is a circuit diagram showing an example of use of the semiconductor device according to the embodiment.
  • FIG. 7 is a circuit diagram showing an example of use of a semiconductor device according to a comparative example.
  • FIG. 8A is a schematic plan view illustrating an example of the structure of a transistor according to a comparative example.
  • FIG. 8B is a schematic plan view illustrating an example of the structure of a transistor according to a comparative example.
  • FIG. 9A is a schematic plan view illustrating an example of the structure of a transistor according to a comparative example.
  • FIG. 9B is a schematic plan view illustrating an example of the structure of a transistor according to a comparative example.
  • FIG. 10 is a schematic plan view showing an example of a structure of a transistor according to a modified example of the embodiment.
  • FIG. 11 is a schematic plan view showing an example of a structure of a transistor according to a modified example of the embodiment.
  • FIG. 12A is a schematic plan view illustrating an example of a structure of a transistor according to a modified example of the embodiment.
  • FIG. 12B is a schematic plan view illustrating an example of a structure of a transistor according to a modification of the embodiment.
  • FIG. 13 is a schematic plan view showing a drain contact region of a semiconductor device according to an embodiment.
  • FIG. 14 is a graph showing the relationship between the arrangement of the drain contact region of the semiconductor device according to the embodiment and the conduction resistance of each of the first conduction path and the second conduction path.
  • a and B are electrically connected includes cases where A and B are directly connected via wiring, where A and B are directly connected without wiring, and where A and B are indirectly connected via a resistance component (resistance element, resistance wiring).
  • the semiconductor device according to an embodiment is a chip size package (CSP) type semiconductor device that has a dual configuration in which two vertical MOS (Metal Oxide Semiconductor) transistors are formed on a semiconductor substrate and can be mounted face-down.
  • the two vertical MOS transistors are power transistors, so-called trench MOS type FETs (Field Effect Transistors).
  • FIG. 1 is a schematic cross-sectional view showing an example of the structure of a semiconductor device 1 according to an embodiment.
  • FIGS. 2A and 2B are schematic plan views showing an example of the structure of a semiconductor device 1 according to an embodiment.
  • the size and shape of the semiconductor device 1 in FIGS. 2A and 2B are examples.
  • the size, shape, and arrangement of the pads and electrodes are also examples.
  • FIG. 1 shows a cross section of semiconductor device 1 taken along line I-I in FIG. 2A.
  • the semiconductor device 1 has a semiconductor substrate 32, a metal layer 41, and a low-concentration impurity layer 33 formed on the semiconductor substrate 32.
  • the semiconductor substrate 32 and the low-concentration impurity layer 33 are collectively referred to as a semiconductor layer 40.
  • the semiconductor substrate 32 is disposed on the back surface side of the semiconductor layer 40 and is made of silicon of a first conductivity type containing an impurity of a first concentration.
  • the semiconductor layer 40 has a low-concentration impurity layer 33 of the first conductivity type formed in contact with the semiconductor substrate 32 and containing an impurity of a second concentration lower than the first concentration.
  • the low-concentration impurity layer 33 is formed on the semiconductor substrate 32 by, for example, epitaxial growth.
  • the semiconductor device 1 has a first vertical MOS transistor 10 (hereinafter also referred to as “transistor 10") entirely formed within a first region A1 of the semiconductor layer 40, and a second vertical MOS transistor 20 (hereinafter also referred to as “transistor 20”) entirely formed within a second region A2 of the semiconductor layer 40.
  • transistor 10 first vertical MOS transistor
  • transistor 20 second vertical MOS transistor
  • a transistor 10 formed entirely within the first region A1 means that, in a planar view, all of the elements constituting the transistor 10 are contained within the first region A1 and are not contained in any region that is not the first region A1.
  • a transistor 20 formed entirely within the second region A2 means that, in a planar view, all of the elements constituting the transistor 20 are contained within the second region A2 and are not contained in any region that is not the second region A2.
  • the surface side of the semiconductor layer 40 is divided into a first region A1, a second region A2, and a third region A3 in a plan view, which do not overlap with each other and are not disposed separately.
  • the fact that the first region A1, the second region A2, and the third region A3 are not disposed separately means that the first region A1, the second region A2, and the third region A3 do not include any enclaves.
  • a virtual boundary line 90 that divides the first region A1, the second region A2, and the third region A3 is shown by a dotted line.
  • the dotted line indicating the boundary line 90 is shown extending to the outside of the semiconductor layer 40, but the actual boundary line 90 terminates at the outer periphery of the semiconductor layer 40 in a plan view (for convenience, the ends of the boundary line 90 are shown as P1, P2, and P3, respectively, in FIG. 2A and FIG. 2B).
  • the boundary line 90 will be described later.
  • the dashed lines indicating the first region A1, the second region A2, and the third region A3 are not exactly aligned with the outer periphery of the semiconductor layer 40 and the boundary line 90 for ease of understanding, but are drawn with some space between them.
  • the outer periphery of the first region A1, the outer periphery of the second region A2, and the outer periphery of the third region A3 essentially coincide with the outer periphery of the semiconductor layer 40 and the boundary line 90.
  • the metal layer 41 is formed in contact with the back side of the semiconductor layer 40, and may be made of silver (Ag) or copper (Cu), as a non-limiting example. Note that the metal layer 41 may contain trace amounts of elements other than metals that are mixed in as impurities during the manufacturing process of the metal material.
  • a first body region 18 of a second conductivity type different from the first conductivity type is formed in a first region A1 of the low-concentration impurity layer 33.
  • a first source region 14 of the first conductivity type is formed in the first body region 18.
  • the first region A1 also has a plurality of first gate trenches 17 formed to a depth that penetrates from the upper surface of the semiconductor layer 40 through the first source region 14 and the first body region 18 to a portion of the low-concentration impurity layer 33, and a first gate conductor 15 is formed on the first gate insulating film 16 inside the first gate trench 17.
  • the first gate conductor 15 is a buried gate electrode buried inside the semiconductor layer 40.
  • the first gate conductor 15 is electrically connected to the first gate electrode 19 via the first gate wiring (see FIG. 2B).
  • the first source electrode 11 consists of a portion 12 and a portion 13, and the portion 12 is connected to the first source region 14 and the first body region 18 via the portion 13.
  • the portion 12 of the first source electrode 11 is a layer that is joined with the solder during reflow in face-down mounting, and may be made of a metal material including, by way of non-limiting example, any one or more of nickel, titanium, tungsten, and palladium.
  • the surface of the portion 12 may be plated with gold or the like.
  • Part 13 of the first source electrode 11 is a layer that connects part 12 and the semiconductor layer 40, and may be made of a metal material including, by way of non-limiting example, any one or more of aluminum, copper, gold, and silver.
  • a second body region 28 of a second conductivity type different from the first conductivity type is formed in the second region A2 of the low-concentration impurity layer 33.
  • a second source region 24 of the first conductivity type is formed in the second body region 28.
  • the second region A2 also has a plurality of second gate trenches 27 formed to a depth that penetrates from the upper surface of the semiconductor layer 40 through the second source region 24 and the second body region 28 to a portion of the low-concentration impurity layer 33, and a second gate conductor 25 is formed on the second gate insulating film 26 inside the second gate trench 27.
  • the second gate conductor 25 is a buried gate electrode buried inside the semiconductor layer 40.
  • the second gate conductor 25 is electrically connected to the second gate electrode 29 via the second gate wiring (see FIG. 2B).
  • the second source electrode 21 consists of a portion 22 and a portion 23, and the portion 22 is connected to the second source region 24 and the second body region 28 via the portion 23.
  • the portion 22 of the second source electrode 21 is a layer that is joined with the solder during reflow in face-down mounting, and may be made of a metal material including, by way of non-limiting example, any one or more of nickel, titanium, tungsten, and palladium.
  • the surface of the portion 22 may be plated with gold or the like.
  • Part 23 of the second source electrode 21 is a layer that connects part 22 and the semiconductor layer 40, and may be made of a metal material including, by way of non-limiting example, any one or more of aluminum, copper, gold, and silver.
  • FIG. 2B shows the state of the semiconductor device 1 according to this embodiment immediately after the formation of the portion 13 of the first source electrode 11, the first gate electrode 19, the first gate wiring, the portion 23 of the second source electrode 21, the second gate electrode 29, the second gate wiring, and the portion 83 of the surface drain electrode 81 (described later) on the surface side of the semiconductor layer 40.
  • pads that would not be visible at this point are shown with dotted lines in FIG. 2B.
  • the first body region 18 is covered with an interlayer insulating layer 34 having an opening, and a portion 13 of the first source electrode 11 is provided that is connected to the first source region 14 through the opening in the interlayer insulating layer 34.
  • the interlayer insulating layer 34 and the portion 13 of the first source electrode 11 are covered with a passivation layer 35 having an opening, and a portion 12 is provided that is connected to the portion 13 of the first source electrode 11 through the opening in the passivation layer 35.
  • the second body region 28 is covered with an interlayer insulating layer 34 having an opening, and a portion 23 of the second source electrode 21 is provided that is connected to the second source region 24 through the opening in the interlayer insulating layer 34.
  • the interlayer insulating layer 34 and the portion 23 of the second source electrode 21 are covered with a passivation layer 35 having an opening, and a portion 22 is provided that is connected to the portion 23 of the second source electrode 21 through the opening in the passivation layer 35.
  • the first source pad 111 and the second source pad 121 respectively refer to the areas where the first source electrode 11 and the second source electrode 21 are partially exposed on the surface of the semiconductor device 1, i.e., the terminal portions.
  • the first gate pad 119 and the second gate pad 129 respectively refer to the areas where the first gate electrode 19 and the second gate electrode 29 are partially exposed on the surface of the semiconductor device 1, i.e., the terminal portions.
  • first source pads 111 and second source pads 121 are not necessarily limited to the number illustrated in FIG. 2A.
  • the shapes of the first source pads 111 and second source pads 121 are not necessarily limited to the circular shapes illustrated in FIG. 2A, and may be rectangular or elliptical, for example.
  • the arrangement of the first source pads 111 and second source pads 121 is not necessarily limited to the arrangement illustrated in FIG. 2A.
  • first gate pads 119 and second gate pads 129 are not necessarily limited to the number illustrated in FIG. 2A, and may be two or more.
  • the shapes of first gate pads 119 and second gate pads 129 are not necessarily limited to the circular shapes illustrated in FIG. 2A, and may be rectangular or elliptical, for example.
  • the semiconductor substrate 32 and the area of the low-concentration impurity layer 33 immediately above the semiconductor substrate 32 are a common drain region that is shared by the first drain region of transistor 10 and the second drain region of transistor 20.
  • the metal layer 41 is a common drain electrode (hereinafter referred to as the back surface drain electrode 41) in which the first drain electrode of the transistor 10 and the second drain electrode of the transistor 20 are commonized.
  • a drain pull-up region 38 is formed in the third region A3 of the semiconductor layer 40, which pulls up the current from the common drain region (semiconductor substrate 32) and the back surface drain electrode 41 to the front surface side of the semiconductor layer 40.
  • the drain pull-up region 38 contains impurities at a concentration higher than the first concentration of the semiconductor substrate 32, and is of the first conductivity type.
  • the drain pull-up region 38 is formed to a depth from the top surface of the semiconductor layer 40 to a part of the semiconductor substrate 32.
  • a surface drain electrode 81 that connects to the drain pull-up region 38 is formed at a position that is included in the third region A3 in a plan view.
  • the modification "surface” is intended to distinguish it from the back surface drain electrode 41, which is the same drain electrode.
  • the surface drain electrode 81 consists of a portion 82 and a portion 83, and the portion 82 is connected to the low-concentration impurity layer 33 and/or the drain pull-up region 38 via the portion 83.
  • Part 82 of the surface drain electrode 81 is a layer that is joined with solder during reflow in face-down mounting, and may be made of a metal material including, by way of non-limiting example, any one or more of nickel, titanium, tungsten, and palladium.
  • the surface of part 82 may be plated with gold or the like.
  • Part 83 of the surface drain electrode 81 is a layer that connects part 82 to the semiconductor layer 40, and may be made of a metal material including, by way of non-limiting example, any one or more of aluminum, copper, gold, and silver.
  • the drain pull-up region 38 is covered with an interlayer insulating layer 34 having an opening, and a portion 83 of a surface drain electrode 81 is provided that connects to the drain pull-up region 38 through the opening in the interlayer insulating layer 34.
  • the interlayer insulating layer 34 and the portion 83 of the surface drain electrode 81 are covered with a passivation layer 35 having an opening, and a portion 82 is provided that connects to the portion 83 of the surface drain electrode 81 through the opening in the passivation layer 35.
  • the drain pad 151 refers to the area where the surface drain electrode 81 is partially exposed on the surface of the semiconductor device 1, i.e., the terminal portion.
  • the number of drain pads 151 is not necessarily limited to the number illustrated in FIG. 2A.
  • the shape of the drain pads 151 is not necessarily limited to the elliptical shape illustrated in FIG. 2A, and may be, for example, rectangular or circular.
  • the drain pad 151 is arranged so that its center coincides with the center of the third region A3, but even if the center of the drain pad 151 and the center of the third region A3 are arranged not to coincide with each other, there is no impediment to obtaining the effects of the present disclosure.
  • the center of a shape in a planar view is defined as follows. For circular shapes such as first source pad 111 and first gate pad 119 in FIG. 2A, it refers to the center. For rectangular shapes such as third region A3, it refers to the intersection of the diagonals. For oval shapes such as drain pad 151, it refers to the intersection of the axis of line symmetry extending in the longitudinal direction and the axis of line symmetry extending in the width direction.
  • drain contact region 39 is the overlapping portion of the region where the drain pull-up region 38 is exposed on the surface side of the semiconductor layer 40 and the opening region of the interlayer insulating layer 34.
  • the width of the drain pull-up region 38 is larger than the width of the opening of the interlayer insulating layer 34 (the area where the drain pull-up region 38 is exposed on the surface side of the semiconductor layer 40 in a plan view is larger than the opening area of the interlayer insulating layer 34), so the drain contact region 39 coincides with the opening region of the interlayer insulating layer 34 in a plan view.
  • Figure 3 is a schematic cross-sectional view showing a portion of a semiconductor device 1A according to a first modification in which only the shape of the drain pull-up region 38 has been modified from that of the semiconductor device 1 according to the embodiment.
  • the width of the drain pull-up region 38 may be smaller than the opening width of the interlayer insulating layer 34, but in such a case, the drain contact region 39 coincides with the region where the drain pull-up region 38 is exposed on the surface side of the semiconductor layer 40 in a plan view.
  • the drain contact region 39 may be large in plan view to reduce the conductive resistance.
  • the area where the portion 83 of the surface drain electrode 81 contacts the semiconductor layer 40 in the third region A3 (the area of the opening region of the interlayer insulating layer 34) and the area where the drain pull-up region 38 is exposed on the surface side of the semiconductor layer 40 may be roughly the same size, although there may be a difference in size.
  • the first region A1 and the second region A2 are disposed with the third region A3 in between.
  • the first region A1 and the second region A2 sandwiching the third region A3 means that the first region A1 and the third region A3 are adjacent to each other with no other region in between, and the second region A2 and the third region A3 are adjacent to each other with no other region in between. Therefore, in a plan view of the semiconductor layer 40, the third region A3 is adjacent to both the first region A1 and the second region A2.
  • the length of the boundary line 90 may be referred to as the facing length.
  • the boundary line 90 between the first region A1 and the third region A3 may be considered as an imaginary line that traces the center position of the gap between the portion 13 of the first source electrode 11 and the portion 83 of the surface drain electrode 81. It may also be considered as the gap itself, although it has a finite width. Even in the case of the gap, it can be recognized as a line by the naked eye or when viewed at low magnification.
  • the boundary line 90 between the first region A1 and the third region A3 is a dotted line from P1 to P4.
  • the boundary line 90 between the second region A2 and the third region A3 may be considered as an imaginary line that traces the center position of the gap between the portion 23 of the second source electrode 21 and the portion 83 of the surface drain electrode 81. It may also be considered as the gap itself, although it has a finite width.
  • the boundary line 90 between the second region A2 and the third region A3 is the dotted line from P2 to P4.
  • the boundary line 90 between them may be considered as an imaginary line that traces the center position of the gap between the portion 13 of the first source electrode 11 and the portion 23 of the second source electrode 21. It may also be considered as the gap itself, although it has a finite width.
  • the boundary line 90 between the first region A1 and the second region A2 is the dotted line from P4 to P3.
  • the area a1 of the first region A1 in a plan view is larger than the area a2 of the second region A2 in a plan view (a1>a2).
  • the first region A1 and the second region A2 do not halve the area remaining after removing the third region A3 from the semiconductor layer 40 in a plan view (a1 ⁇ a2). Therefore, the length of the boundary line 90 between the first region A1 and the third region A3 (opposing length, the length from P1 to P4) is longer than the length of the boundary line 90 between the second region A2 and the third region A3 (opposing length, the length from P2 to P4).
  • the first region A1 is arranged so that it has an outer periphery that at least partially coincides with each of the four sides of the semiconductor layer 40.
  • the second region A2 is arranged so that its outer periphery only partially coincides with two of the four sides of the rectangular outer periphery of the semiconductor layer 40.
  • the second gate pad 129 is placed closest to a corner formed by two sides of the outer periphery of the second region A2 that are not adjacent to the first region A1.
  • the second gate pad 129 is placed in the second region A2 farthest from the boundary line 90 with the first region A1. Note that in the embodiment, the pad and the corner being closest to each other means that no other pad is placed between the pad and the corner.
  • first gate pad 119 is located opposite the second gate pad 129 across the drain pad 151 in a plan view.
  • FIGS. 4A and 4B are schematic plan and perspective views, respectively, of an approximate unit configuration of transistor 10 or transistor 20 that is repeatedly formed in the X and Y directions of semiconductor device 1 according to an embodiment.
  • semiconductor substrate 32 and metal layer 41, passivation layer 35 and first source electrode 11 or second source electrode 21, and interlayer insulating layer 34 are not shown in FIGS. 4A and 4B.
  • the Y direction is parallel to the surface of the semiconductor layer 40 and is the direction in which the first gate trench 17 extends.
  • the X direction is parallel to the surface of the semiconductor layer 40 and perpendicular to the Y direction.
  • the Z direction is perpendicular to both the X and Y directions and indicates the height direction of the semiconductor device.
  • the transistor 10 has a first connection portion 18a that electrically connects the first body region 18 and the first source electrode 11.
  • the first connection portion 18a is a region of the first body region 18 in which the first source region 14 is not formed, and is of the same second conductivity type as the first body region 18.
  • the first source region 14 and the first connection portion 18a are alternately and periodically arranged in the Y direction. The same is true for the transistor 20.
  • the first conductivity type is N-type and the second conductivity type is P-type, with the first source region 14, the second source region 24, the drain pull-up region 38, the semiconductor substrate 32, and the low-concentration impurity layer 33 being N-type semiconductors, and the first body region 18, the first connection portion 18a, the second body region 28, and the second connection portion 28a being P-type semiconductors.
  • 5A and 5B are schematic cross-sectional views showing the conduction paths of the semiconductor device 1 according to the embodiment.
  • the embodiment does not assume driving that conducts electricity along a path from the first source pad 111 to the second source pad 121 and/or the reverse path.
  • the conduction path through which a current flows from the first source pad 111 in the first region A1 as an inlet to the drain pad 151 in the third region A3 as an outlet is called the first conduction path.
  • the conduction path through which a current flows from the second source pad 121 in the second region A2 as an inlet to the drain pad 151 in the third region A3 as an outlet is called the second conduction path.
  • a current flows as follows.
  • a high voltage is applied to the first source electrode 11 and a low voltage is applied to the surface drain electrode 81, and a voltage equal to or greater than the threshold is applied (ON control) to the first gate electrode 19 (first gate conductor 15) with the first source electrode 11 as a reference, forming a conduction channel near the first gate insulating film 16 in the first body region 18.
  • the PN junction at the contact surface between the second body region 28 and the low-concentration impurity layer 33 in the transistor 20 functions as a body diode. This prevents conduction from the first source pad 111 to the second source pad 121.
  • a current flows as follows.
  • a high voltage is applied to the second source electrode 21 and a low voltage is applied to the surface drain electrode 81, and a voltage equal to or greater than the threshold is applied (ON control) to the second gate electrode 29 (second gate conductor 25) with the second source electrode 21 as a reference, forming a conduction channel near the second gate insulating film 26 in the second body region 28.
  • the second source electrode 21 When the potential of the second source electrode 21 is sufficiently high relative to the potential of the surface drain electrode 81, it is not necessary to apply (ON control) a voltage equal to or higher than the threshold voltage to the second gate electrode 29 (second gate conductor 25). In this case, a conductive channel is not formed near the second gate insulating film 26 in the second body region 28, but a current flows through the path of the second source electrode 21 - second connection portion 28a - second body region 28 - low concentration impurity layer 33 - semiconductor substrate 32 - metal layer 41 - semiconductor substrate 32 - drain pull-up region 38 - surface drain electrode 81, and the semiconductor device 1 becomes conductive.
  • the PN junction at the contact surface between the first body region 18 and the low-concentration impurity layer 33 in the transistor 10 functions as a body diode. This prevents conduction from the second source pad 121 to the first source pad 111.
  • FIG. 6 is a circuit diagram showing a part of a power supply circuit that supplies current to a load 6 from a first power supply 51 and a second power supply 52, each of which is detachable, via a semiconductor device 1 according to an embodiment.
  • the potential of the load 6 is taken as a reference, and the potential of the first power supply 51 is assumed to be higher than the potential of the second power supply 52.
  • the semiconductor device 1 is installed to merge two power systems, a high-potential power supply from a first power supply 51 and a lower-potential power supply from a second power supply 52, and combine them into one system toward a downstream load 6, which is at a low potential.
  • I1 [A] The maximum value of the current flowing due to power supply from the first power supply 51, which has a high potential, is I1 [A]
  • I2 [A] the maximum value of the current flowing due to power supply from the second power supply 52, which has a lower potential than the first power supply 51.
  • I1 and I2 can be considered to be the specified maximum current values in the first conduction path and the second conduction path, respectively, described in the product data sheet of the semiconductor device 1 according to the embodiment.
  • the relationship between the potentials of the first power supply 51 and the second power supply 52 is I1>I2.
  • the first power supply 51 side which conducts a relatively large current I1 is connected to the first source pad 111 of the transistor 10, which has a large area in a planar view in the semiconductor device 1
  • the second power supply 52 side which conducts a relatively small current I2 is connected to the second source pad 121 of the transistor 20, which has a small area in a planar view in the semiconductor device 1.
  • a switching element 7 (e.g., a single-type vertical MOS transistor) is connected between the semiconductor device 1 and the load 6.
  • a switching element 8 (e.g., a single-type vertical MOS transistor) is connected between the semiconductor device 1 and the second power supply 52.
  • a control IC 4 is connected to the switching elements 7 and 8 and the semiconductor device 1, and the control IC 4 individually controls the ON/OFF of the switching elements 7, 8, transistor 10 and transistor 20.
  • the control IC 4 controls the switching element 7 to be turned on and the transistor 20 to be turned off, and power is supplied from the first power supply 51 to the load 6 via the first conduction path in the semiconductor device 1. Furthermore, if the control IC 4 controls the transistor 10 to be turned on, the conduction resistance in the first conduction path can be reduced.
  • the first conduction path is a conduction path inside the semiconductor device 1, and as explained above, is a conduction path through which current flows with the first source pad 111 of the transistor 10 as an inlet and the drain pad 151 as an outlet.
  • the transistor 20 is controlled to be OFF. Because the transistor 20 is controlled to be OFF, the current flowing due to the power supply from the first power source 51 can be prevented from flowing toward the second power source 52.
  • the control IC 4 controls the switching element 7 to be turned on and the transistor 10 to be turned off, and power is supplied from the second power supply 52 to the load 6 via the second conduction path in the semiconductor device 1. If the control IC 4 further controls the transistor 20 to be turned on, the conduction resistance in the second conduction path can be reduced.
  • the second conduction path is a conduction path inside the semiconductor device 1, and as explained above, is a conduction path through which current flows with the second source pad 121 of the transistor 20 as an inlet and the drain pad 151 as an outlet.
  • the transistor 10 is controlled to be OFF. Because the transistor 10 is controlled to be OFF, the current flowing due to power supply from the second power source 52 can be prevented from flowing toward the first power source 51.
  • the control IC 4 first controls the switching element 8 to be turned OFF, creating a state in which power is supplied only from the first power supply 51. This is because the first power supply 51 has a higher potential and is therefore dominant in power supply. Furthermore, the switching element 7 is controlled to be turned ON and the transistor 20 is controlled to be turned OFF, thereby supplying power from the first power supply 51 to the load 6 via the first conduction path. If the control IC 4 controls the transistor 10 to be turned ON, the conduction resistance in the first conduction path can be reduced.
  • FIG. 7 shows a comparative example in which the semiconductor device 1 according to the embodiment is not used in the power supply circuit shown in Fig. 6.
  • a single-configuration vertical MOS transistor 10B (hereinafter referred to as transistor 10B) whose structure is shown in the schematic plan views of Figs. 8A and 8B
  • a single-configuration vertical MOS transistor 20B (hereinafter referred to as transistor 20B) whose structure is shown in the schematic plan views of Figs. 9A and 9B are used instead of the semiconductor device 1 according to the embodiment.
  • transistors 10B and 20B components that are the same as those in the semiconductor device 1 according to the embodiment are indicated by adding the letter B to the reference numerals of the corresponding components. However, for the purpose of distinction, different reference numerals are used for the drain pads of transistor 10B (drain pad 151B) and transistor 20B (drain pad 152B).
  • FIGS. 8B and 9B show the state immediately after the source electrode portion 13B (23B), gate electrode 19B (29B), gate wiring, and surface drain electrode portion 83B are formed on the surface side of the semiconductor layer 40.
  • pads that would not be visible at this point are shown with dotted lines in FIGS. 8B and 9B.
  • the area in a plan view of portion 13B of the source electrode of transistor 10B is the same as the area in a plan view of portion 13 of the first source electrode 11 of transistor 10 provided in semiconductor device 1 according to the embodiment. Therefore, the conduction resistance of the path from first power source 51 through transistor 10B to load 6 in FIG. 7 can be considered to be equivalent to the conduction resistance of the first conduction path of semiconductor device 1 according to the embodiment in FIG. 6.
  • the area in a plan view of portion 23B of the source electrode of transistor 20B is the same as the area in a plan view of portion 23 of second source electrode 21 of transistor 20 provided in semiconductor device 1 according to the embodiment. Therefore, the conduction resistance of the path from second power source 52 via transistor 20B to load 6 in FIG. 7 can be regarded as being equivalent to the conduction resistance of the second conduction path of semiconductor device 1 according to the embodiment in FIG. 6.
  • the transistor 20B is controlled to be OFF, and the current flowing due to the power supply from the first power supply 51 is prevented from flowing toward the second power supply 52.
  • the transistor 10B is controlled to be ON by applying a voltage equal to or higher than the threshold value to the gate pad 119B, and the current flowing due to the power supply from the first power supply 51 flows in from the source pad 111B of the transistor 10B and flows out from the drain pad 151B.
  • the area of the transistor 10B in a plan view (the area of the source electrode portion 13B) is relatively large because the current flowing due to the power supply from the first power supply 51 is relatively large.
  • the transistor 10B when only the second power supply 52 is connected (the first power supply 51 is not present in FIG. 7), the transistor 10B is controlled to be OFF, and the current flowing due to the power supply from the second power supply 52 is prevented from flowing toward the first power supply 51.
  • the transistor 20B is controlled to be ON by applying a voltage equal to or higher than the threshold value to the gate pad 129B, and the current flowing due to the power supply from the second power supply 52 flows in from the source pad 121B of the transistor 20B and flows out from the drain pad 152B.
  • the area of the transistor 20B in a plan view (the area of the source electrode portion 23B) is relatively small because the current flowing due to the power supply from the second power supply 52 is relatively small.
  • transistor 10B performs the same function as transistor 10 provided in the semiconductor device 1 of the embodiment in the power supply circuit of FIG. 6.
  • transistor 20B performs the same function as transistor 20 provided in the semiconductor device 1 of the embodiment in the power supply circuit of FIG. 6.
  • transistors 10B and 20B each have a drain pad (151B, 152B) in plan view, so the structure requires a certain area.
  • the circuit board mounting the power supply circuit shown in FIG. 6 by using the semiconductor device 1 according to the embodiment, it is possible to integrate the transistors 10B and 20B according to the comparative example. This eliminates the need for a certain installation margin between the transistors 10B and 20B that was necessary in the circuit board mounting the power supply circuit according to the comparative example, and further, the drain pads (151B, 152B) that the transistors 10B and 20B each have can be made common, thereby reducing the area required for the circuit board.
  • the circuit board mounting the power supply circuit shown in FIG. 6 it is also possible to reduce the size of the board itself compared to the comparative example, and it is also possible to mount other components in the resulting surplus portion.
  • the semiconductor device 1 is therefore a chip-size package type semiconductor device 1 capable of face-down mounting, and has a semiconductor substrate 32 on the back side, and is provided with a semiconductor layer 40 divided into three regions, a first region A1, a second region A2, and a third region A3, which do not overlap with each other in a planar view of the semiconductor device 1 and are not disposed in a dispersed manner, a first vertical MOS transistor 10 entirely formed in the first region A1 of the semiconductor layer 40, a second vertical MOS transistor 20 entirely formed in the second region A2 of the semiconductor layer 40, and a metal layer 41 formed in contact with the back side of the semiconductor layer 40, and the semiconductor substrate 32 is a common drain region of the first vertical MOS transistor 10 and the second vertical MOS transistor 20, and in a planar view
  • the semiconductor device 1 is characterized in that the first source pad 111 and the first gate pad 119 of the first vertical MOS transistor 10 are formed in a position included in the first region A1, the second source pad 121 and the second gate pad pad
  • the first conduction path has the first source pad 111 in the first region A1 as an inlet and the drain pad 151 in the third region A3 as an outlet. Therefore, if the first region A1 and the third region A3 are adjacent in a planar view, the first conduction path is shortened, which is convenient because the conduction resistance can be reduced.
  • the second conduction path has the second source pad 121 in the second region A2 as an inlet and the drain pad 151 in the third region A3 as an outlet. Therefore, if the second region A2 and the third region A3 are adjacent in a planar view, the second conduction path is shortened, which is convenient because the conduction resistance can be reduced.
  • first region A1 and the second region A2 are disposed on either side of the third region A3, and that the third region A3 is adjacent to the first region A1 and the second region A2.
  • the opposing length between the first region A1 and the third region A3 is longer than the opposing length between the second region A2 and the third region A3 in a planar view.
  • FIG. 10 is a schematic plan view of the semiconductor device 1 according to the embodiment in which the ratio of the layout of the first region A1 and the second region A2 is changed.
  • the semiconductor layer 40 may be rectangular in plan view, and the first region A1 may be disposed so as to have an outer periphery that at least partially coincides with each of the four sides of the semiconductor layer 40.
  • FIG. 11 is a schematic plan view of the semiconductor device 1 according to the embodiment in which the ratio of the layout of the first region A1 and the second region A2 is changed.
  • the location where the second gate electrode 29 is installed cannot contribute to conduction. For this reason, it is desirable to install the second gate electrode 29 in the second region A2 as far away as possible from any location that may obstruct the second conduction path in plan view. Then, it is desirable to install the second gate electrode 29 as far away as possible from the boundary line 90 between the second region A2 and the third region A3, where the current density is highest in the second conduction path.
  • the second gate electrode 29, i.e., the second gate pad 129 be placed closest to the corner formed by the two sides of the outer periphery of the second region A2 that are not adjacent to the third region A3.
  • the second gate pad 129 is placed closest to the upper right corner in a plan view.
  • Figures 12A and 12B are schematic plan views in which the positions of the first gate electrode 19, the first gate pad 119, the second gate electrode 29, and the second gate pad 129 are changed from modified example 2 of the semiconductor device 1 according to the embodiment.
  • Figure 12B shows the state immediately after the first source electrode portion 13, the second source electrode portion 23, the first gate electrode 19, the second gate electrode 29, the first gate wiring, the second gate wiring, and the surface drain electrode portion 83 are formed on the surface side of the semiconductor layer.
  • pads that would not be visible at this point are shown with dotted lines in Figure 12B.
  • the second gate pad 129 is disposed in the second region A2 so as to be closest to the boundary line 90 (dotted line from P3 to P4) between the first region A1 and the second region A2 in a plan view. This makes it possible to make full use of the region along the boundary line 90 (dotted line from P2 to P4) between the second region A2 and the third region A3, where the current density is highest in the second conduction path.
  • the second gate pad 129 is arranged so that, in a plan view, it is closest to the corner that is furthest from the drain pad 151 among the corners that form the outer periphery of the second region A2. This allows the area along the boundary line 90 (dotted line from P2 to P4) between the second region A2 and the third region A3 to be widely utilized.
  • the first gate pad 119 is arranged so that, in a plan view, it is closest to the corner that is furthest from the drain pad 151 among the corners that form the outer periphery of the first region A1. This allows the area along the boundary line 90 (dotted line from P1 to P4) between the first region A1 and the third region A3 to be widely utilized.
  • the area a1 of the transistor 10 forming the first conduction path in a planar view is larger than the area a2 of the transistor 20 forming the second conduction path in a planar view. Therefore, the first conduction path has a lower conduction resistance and is suitable for passing a relatively large current.
  • the conduction resistance R1 [ ⁇ ] of the first conduction path may be determined taking into account the maximum value I1 [A] of the current flowing due to the power supply from the first power source 51.
  • the conduction resistance R2 [ ⁇ ] of the second conduction path may be determined taking into account the maximum value I2 [A] of the current flowing due to the power supply from the second power source 52. Therefore, in the semiconductor device 1 according to the embodiment, it is desirable to determine the areas of the transistors 10 and 20 so that the conduction resistances suitable for the first conduction path and the second conduction path are respectively realized.
  • the area a2 of the transistor 20 in a planar view calculated as above is too small, the ESD (Electrostatic Discharge) resistance of the transistor 20 decreases, and the semiconductor device 1 as a whole may not be able to maintain the ESD guarantee value. If the area a2 of the transistor 20 in a planar view is increased so that the ESD guarantee value can be maintained, the conduction resistance of the second conduction path will decrease excessively, making it difficult to limit the current from the second power supply 52 to the desired magnitude.
  • the inventors therefore discovered that by appropriately designing the size (area) and position of the drain contact region 39 in the third region A3 in a plan view of the semiconductor device 1, it is possible to control the conduction resistance in the second conduction path separately from the area a2 in a plan view of the transistor 20.
  • the semiconductor device 1 according to the embodiment will be described as having the area a2 of the transistor 20 in a plan view increased as much as necessary to maintain the ESD guarantee value. In other words, the semiconductor device 1 according to the embodiment will be considered as having an excessively low conductive resistance in the second conductive path.
  • FIG. 13 is a schematic plan view of the semiconductor device 1 shown in FIG. 2B, showing only the third region A3.
  • the drain contact region 39 is a region where the drain pull-up region 38 and the portion 83 of the surface drain electrode 81 are connected. Therefore, the drain contact region 39 is a part contained within the third region A3 in a plan view.
  • both the third region A3 and the drain contact region 39 are rectangular in plan view.
  • the direction along the short side of the rectangular third region A3 in plan view (X direction in FIG. 13) is defined as the first direction
  • the direction along the long side of the third region A3 is defined as the second direction.
  • the first and second directions are perpendicular to each other.
  • the side length of the third region A3 in the first direction is L1 [ ⁇ m]
  • the side length in the second direction is L2 [ ⁇ m].
  • the side length of the drain contact region 39 in the first direction is l1 [ ⁇ m]
  • the side length in the second direction is l2 [ ⁇ m].
  • the inventors set the conditions for the area of the drain contact region 39 in a plan view as l1 ⁇ L1/4 and l2 ⁇ L2.
  • l2 is a dimension smaller than L2 by the installation margins at both ends in the second direction.
  • the condition l1 ⁇ L1/4 is set in order to reduce the area of the drain contact region 39 to at least 1/4 of the area of the third region A3, thereby making it possible to adjust the position of the drain contact region 39 in a plan view by adjusting the distance from the second region A2.
  • FIG. 14 shows a graph plotting the results of calculating the conduction resistance R1 of the first conduction path when transistor 10 is controlled to be ON and transistor 20 is controlled to be OFF, and the conduction resistance R2 of the second conduction path when transistor 20 is controlled to be ON and transistor 10 is controlled to be OFF.
  • the conduction resistance R1 of the first conduction path is indicated by a circular marker and plotted on the left vertical axis.
  • the conduction resistance R2 of the second conduction path is indicated by a diamond marker and plotted on the right vertical axis.
  • the horizontal axis in FIG. 14 is the position along the first direction in the third region A3 in a plan view. The position is based on the left end of the third region A3 in FIG. 13, that is, on the boundary line 90 between the first region A1 and the third region A3. The horizontal axis is plotted based on the position of the center of the drain contact region 39.
  • the arrows shown at the top of Figure 14 indicate, from the left in the first direction, the reference position, the position L1/4 from the reference, the position L1/2 from the reference, the position 3 x L1/4 from the reference, and the position L1 from the reference, i.e., the positions on the boundary line 90 between the third area A3 and the second area A2.
  • the third area A3 is divided into four areas at the above positions so that they have equal areas, and from left to right in the first direction, these are called the fourth area, the fifth area, the sixth area, and the seventh area.
  • the semiconductor device 1 is a square with sides of 1.5 mm in plan view, and the division of the first area A1, second area A2, and third area A3 and the shapes and arrangement of each pad and electrode are as shown in FIG. 2A and FIG. 2B, respectively.
  • the data is plotted on the horizontal axis at a certain distance from the left and right ends because, in plan view, an installation margin is added to portion 83 of surface drain electrode 81 within third region A3.
  • drain contact region 39 when drain contact region 39 is placed near the center of third region A3 in plan view, both R1 and R2 are extremely small.
  • near the center refers to the fifth or sixth region.
  • drain contact region 39 is in, for example, the fourth region, this means that in plan view, the center of drain contact region 39 is in the fourth region. This does not necessarily mean that the entire area of drain contact region 39 is contained within the fourth region.
  • the semiconductor substrate 32 is of a first conductivity type containing a first concentration of impurities
  • the semiconductor layer 40 has a low concentration impurity layer 33 of the first conductivity type formed on and in contact with the semiconductor substrate 32 and containing a second concentration of impurities lower than the first concentration of impurities
  • a drain pull-up region 38 of the first conductivity type containing a higher concentration of impurities than the first concentration of impurities and connected to the common drain region (semiconductor substrate 32) is formed in the third region A3 of the semiconductor layer 40 in a planar view
  • a portion 83 of a surface drain electrode 81 that contacts the surface of the semiconductor layer 40 and connects to the drain pull-up region 38 is formed at a position included in the third region A3 in a planar view
  • the area of the drain contact region 39 where the portion 83 of the surface drain electrode 81 and the drain pull-up region 38 are connected is desirably 1 ⁇ 4 or less of the area of the third
  • the shape of the drain contact region 39 in a plan view is a roughly rectangular shape with its longitudinal direction in the second direction, almost the same effect can be obtained.
  • the third region A3 is rectangular, and the maximum width l1 of the drain contact region 39 in a first direction parallel to the short side L1 of the third region A3 is smaller than the maximum width l2 of the drain contact region 39 in a second direction perpendicular to the first direction and parallel to the long side L2 of the third region A3 in a plan view, and it is desirable that in a plan view, the maximum width l1 of the drain contact region 39 in the first direction is 1/4 or less of the length of the short side L1 of the third region.
  • the conduction resistance R1 of the first conduction path is almost constant and extremely small.
  • the conduction resistance R2 of the second conduction path increases as the drain contact region 39 is positioned closer to the fourth region. Therefore, by placing the drain contact region 39 in the fifth region, it is possible to increase only R2 while keeping R1 reduced.
  • the third region is divided into four equal regions, a fourth region, a fifth region, a sixth region, and a seventh region, each of which has the same area in the first direction, and in a plan view, the fourth region, the fifth region, the sixth region, and the seventh region are arranged in this order along the first direction from the boundary line 90 between the first region A1 and the third region A3 to the boundary line 90 between the second region A2 and the third region A3, and in a plan view, the center of the drain contact region 39 may be located in the fifth region.
  • the drain contact region 39 is located in the fifth region, near the border with the fourth region.
  • the drain contact region 39 may be located including the border between the fourth and fifth regions.
  • the third region is divided into four equal regions, a fourth region, a fifth region, a sixth region, and a seventh region, each of which has an equal area in the first direction, and in a plan view, the fourth region, the fifth region, the sixth region, and the seventh region are arranged in this order along the first direction from the boundary line 90 between the first region A1 and the third region A3 to the boundary line 90 between the second region A2 and the third region A3, and in a plan view, the center of the drain contact region 39 may be located in the fourth region.
  • both R1 and R2 are maintained at almost minimum values, which is convenient when it is desired to achieve low values for both R1 and R2.
  • the third region is divided into four equal regions, a fourth region, a fifth region, a sixth region, and a seventh region, each of which has the same area in the first direction, and in a plan view, the fourth region, the fifth region, the sixth region, and the seventh region are arranged in this order along the first direction from the boundary line 90 between the first region A1 and the third region A3 to the boundary line 90 between the second region A2 and the third region A3, and in a plan view, the center of the drain contact region 39 may be located in the sixth region.
  • the conductive resistance R1 of the first conductive path and the conductive resistance R2 of the second conductive path can be adjusted by the size (area) of the drain contact region 39 and its installation position. Even if the second region A2 is expanded to achieve the required ESD resistance, particularly in the transistor 20 having a small area, the conductive resistance R2 of the second conductive path can be achieved at a desired high value. Therefore, the current flowing through the first conductive path and the current flowing through the second conductive path can be set to the desired magnitude.
  • a semiconductor device equipped with the vertical MOS transistor of the present invention can be widely used as a device for controlling the conduction state of a current path.

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

半導体装置（１）は、裏面側に半導体基板（３２）を有し、半導体装置（１）の平面視において互いに重複しない第１の領域（Ａ１）と第２の領域（Ａ２）と第３の領域（Ａ３）との３つの領域に分けられた半導体層（４０）と、半導体層（４０）の第１の領域（Ａ１）に形成された第１の縦型ＭＯＳトランジスタ（１０）と、半導体層（４０）の第２の領域（Ａ２）に形成された第２の縦型ＭＯＳトランジスタ（２０）と、半導体装置（１）の平面視において、第３の領域（Ａ３）に内包される位置に、半導体基板（３２）に接続されたドレインパッド（１５１）と、を備え、半導体装置（１）の平面視において、第３の領域（Ａ３）は、第１の領域（Ａ１）および第２の領域（Ａ２）に挟まれ、半導体装置（１）の平面視において、第１の領域（Ａ１）の面積は、第２の領域（Ａ２）の面積よりも大きい。

Description

半導体装置
　本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。
　仕様の電流値が異なる２系統を、１系統に取りまとめる電気回路で縦型ＭＯＳトランジスタが用いられることがある。
特許第７４７５５６９号
　縦型ＭＯＳトランジスタを用いた回路の小型化が求められている。
　上記の課題を解決するために、本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、裏面側に半導体基板を有し、半導体装置の平面視において、互いに重複しない第１の領域、第２の領域、第３の領域の、それぞれ分散して配置されない３つの領域に分けられた半導体層と、前記半導体層の前記第１の領域に、その全体が形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の前記第２の領域に、その全体が形成された第２の縦型ＭＯＳトランジスタと、前記半導体層の裏面に接触して形成された金属層と、を備え、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域であり、前記平面視において、前記第１の領域に内包される位置に、前記第１の縦型ＭＯＳトランジスタの第１のソースパッドおよび第１のゲートパッドが形成され、前記平面視において、前記第２の領域に内包される位置に、前記第２の縦型ＭＯＳトランジスタの第２のソースパッドおよび第２のゲートパッドが形成され、前記平面視において、前記第３の領域に内包される位置に、前記共通ドレイン領域に接続されたドレインパッドが形成され、前記半導体層の前記平面視において、前記第１の領域および前記第２の領域は、前記第３の領域を挟んで配置され、前記平面視において、前記第３の領域は、前記第１の領域および前記第２の領域に隣接し、前記平面視において、前記第１の領域の面積は、前記第２の領域の面積よりも大きい半導体装置であることを特徴とする。
　上記デュアル構成の縦型ＭＯＳトランジスタを、例えば仕様の電流値が異なる２つの導通経路を１つに合流させる回路に用いることで、従来に比べて回路が必要とする面積を削減することができる。
　したがって、上記構成の半導体装置によると、縦型ＭＯＳトランジスタを用いた回路の小型化を実現することができる。
図１は、実施の形態に係る半導体装置の構造の一例を示す断面模式図である。 図２Ａは、実施の形態に係る半導体装置の構造の一例を示す平面模式図である。 図２Ｂは、実施の形態に係る半導体装置の構造の一例を示す平面模式図である。 図３は、実施の形態の変形例に係る半導体装置の構造の一例を示す断面模式図である。 図４Ａは、実施の形態に係る第１のトランジスタの略単位構成の平面模式図である。 図４Ｂは、実施の形態に係る第１のトランジスタの略単位構成の斜視模式図である。 図５Ａは、実施の形態に係る半導体装置の第１の導通経路を示す断面模式図である。 図５Ｂは、実施の形態に係る半導体装置の第２の導通経路を示す断面模式図である。 図６は、実施の形態に係る半導体装置の使用例を示す回路図である。 図７は、比較例に係る半導体装置の使用例を示す回路図である。 図８Ａは、比較例に係るトランジスタの構造の一例を示す平面模式図である。 図８Ｂは、比較例に係るトランジスタの構造の一例を示す平面模式図である。 図９Ａは、比較例に係るトランジスタの構造の一例を示す平面模式図である。 図９Ｂは、比較例に係るトランジスタの構造の一例を示す平面模式図である。 図１０は、実施の形態の変形例に係るトランジスタの構造の一例を示す平面模式図である。 図１１は、実施の形態の変形例に係るトランジスタの構造の一例を示す平面模式図である。 図１２Ａは、実施の形態の変形例に係るトランジスタの構造の一例を示す平面模式図である。 図１２Ｂは、実施の形態の変形例に係るトランジスタの構造の一例を示す平面模式図である。 図１３は、実施の形態に係る半導体装置のドレインコンタクト領域を示す平面模式図である。 図１４は、実施の形態に係る半導体装置のドレインコンタクト領域の配置と、第１の導通経路および第２の導通経路におけるそれぞれの導通抵抗との関係を示すグラフである。
　以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。
　本開示において、「ＡとＢとが電気的に接続される」とは、ＡとＢとが配線を介して直接的に接続される場合と、ＡとＢとが配線を介さず直接的に接続される場合と、ＡとＢとが抵抗成分（抵抗素子、抵抗配線）を介して間接的に接続される場合と、を含む。
　（実施の形態）
　［１．半導体装置の構造］
　以下、実施の形態に係る半導体装置の構造について説明する。実施の形態に係る半導体装置は、半導体基板に２つの縦型ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成したデュアル構成の、フェイスダウン実装が可能なチップサイズパッケージ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ：ＣＳＰ）型の半導体デバイスである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。
　図１は、実施の形態に係る半導体装置１の構造の一例を示す断面模式図である。図２Ａ、図２Ｂは実施の形態に係る半導体装置１の構造の一例を示す平面模式図である。図２Ａ、図２Ｂにおいて半導体装置１の大きさや形状は一例である。またパッド、電極の大きさや形状および配置も一例である。
　図１は、図２ＡのＩ－Ｉに沿って半導体装置１を切断したときの切断面である。
　図１に示すように、半導体装置１は、半導体基板３２と、金属層４１と、半導体基板３２上に形成された低濃度不純物層３３と、を有する。本開示では半導体基板３２と低濃度不純物層３３とを合わせて半導体層４０と称する。
　半導体基板３２は、半導体層４０の裏面側に配置され、第１の濃度の不純物を含む第１導電型のシリコンからなる。半導体層４０は、半導体基板３２に接触して形成された、第１の濃度よりも低い第２の濃度の不純物を含む、第１導電型の低濃度不純物層３３を有する。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成される。
　図１および図２Ａに示すように、半導体装置１は、半導体層４０の第１の領域Ａ１内にその全体が形成された第１の縦型ＭＯＳトランジスタ１０（以下、「トランジスタ１０」とも称する）と、半導体層４０の第２の領域Ａ２内にその全体が形成された第２の縦型ＭＯＳトランジスタ２０（以下、「トランジスタ２０」とも称する）と、を有する。
　第１の領域Ａ１内にその全体が形成されたトランジスタ１０とは、平面視で、トランジスタ１０を構成する要素のすべてが第１の領域Ａ１の内部に含まれていて、第１の領域Ａ１ではない領域には含まれないことを意味する。同様に、第２の領域Ａ２内にその全体が形成されたトランジスタ２０とは、平面視で、トランジスタ２０を構成する要素のすべてが第２の領域Ａ２の内部に含まれていて、第２の領域Ａ２ではない領域には含まれないことを意味する。
　図２Ａに示すように、平面視において半導体層４０の表面側は、互いに重複せず、それぞれ分散して配置されない、第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３に分けられる。ここで、第１の領域Ａ１と第２の領域Ａ２と第３の領域Ａ３とがそれぞれ分散して配置されないとは、第１の領域Ａ１と第２の領域Ａ２と第３の領域Ａ３とがそれぞれ飛び地を伴わないことを意味する。図２Ａでは第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３をそれぞれ区分する仮想的な境界線９０を点線で示している。分かりやすさのために、境界線９０を示す点線は半導体層４０の外部まで延長して示しているが、実際の境界線９０は平面視で、半導体層４０の外周において終端する（図２Ａ、図２Ｂにおいては便宜的に、境界線９０の終端をそれぞれＰ１、Ｐ２、Ｐ３として示している）。境界線９０については後述する。
　なお、図２Ａにおいて、第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３を示す破線は分かりやすさのため半導体層４０の外周および境界線９０とは厳密に一致させず、若干の余白を置いて内側に示しているが、実質的に第１の領域Ａ１の外周と第２の領域Ａ２の外周と第３の領域Ａ３の外周とは、半導体層４０の外周および境界線９０と一致するものである。
　金属層４１は、半導体層４０の裏面側に接触して形成され、限定されない一例として、銀（Ａｇ）もしくは銅（Ｃｕ）で構成されてもよい。なお、金属層４１には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。
　図１および図２Ａに示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の第１のソース領域１４が形成されている。
　また第１の領域Ａ１には、半導体層４０の上面から第１のソース領域１４および第１のボディ領域１８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第１のゲートトレンチ１７が形成されており、さらに第１のゲート導体１５が、第１のゲートトレンチ１７の内部で第１のゲート絶縁膜１６上に形成されている。第１のゲート導体１５は、半導体層４０の内部に埋め込まれた埋め込みゲート電極である。第１のゲート導体１５は、第１のゲート配線を介して第１のゲート電極１９と電気的に接続される（図２Ｂ参照）。
　第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。
　第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
　第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　同様に、低濃度不純物層３３の第２の領域Ａ２には、第１導電型と異なる第２導電型の第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の第２のソース領域２４が形成されている。
　また第２の領域Ａ２には、半導体層４０の上面から第２のソース領域２４および第２のボディ領域２８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第２のゲートトレンチ２７が形成されており、さらに第２のゲート導体２５が、第２のゲートトレンチ２７の内部で第２のゲート絶縁膜２６上に形成されている。第２のゲート導体２５は、半導体層４０の内部に埋め込まれた埋め込みゲート電極である。第２のゲート導体２５は、第２のゲート配線を介して第２のゲート電極２９と電気的に接続される（図２Ｂ参照）。
　第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。
　第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
　第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　図２Ｂは、本実施の形態に係る半導体装置１の、半導体層４０の表面側に第１のソース電極１１の部分１３、第１のゲート電極１９、第１のゲート配線、第２のソース電極２１の部分２３、第２のゲート電極２９、第２のゲート配線、そして後述する表面ドレイン電極８１の部分８３、が形成された直後の様子を示したものである。図２Ｂでは分かりやすさのため、この時点では見えないはずのパッドを点線で示している。
　図１に示すように、第１のボディ領域１８は開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。層間絶縁層３４および第１のソース電極１１の部分１３は開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第１のソース電極１１の部分１３に接続される部分１２が設けられている。
　同様に、第２のボディ領域２８は開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。層間絶縁層３４および第２のソース電極２１の部分２３は開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第２のソース電極２１の部分２３に接続される部分２２が設けられている。
　したがって、第１のソースパッド１１１および第２のソースパッド１２１は、図２Ｂからも分かるように、それぞれ、第１のソース電極１１および第２のソース電極２１が半導体装置１の表面に部分的に露出した領域、すなわち端子の部分を指す。同様に、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、第１のゲート電極１９および第２のゲート電極２９が半導体装置１の表面に部分的に露出した領域、すなわち端子の部分を指す。
　第１のソースパッド１１１および第２のソースパッド１２１の数は、それぞれ必ずしも図２Ａに例示された数に限定されない。また第１のソースパッド１１１および第２のソースパッド１２１の形状は、それぞれ図２Ａに例示された円形状に限定される必要はなく、例えば矩形状や楕円形状であってもよい。また第１のソースパッド１１１および第２のソースパッド１２１の配置は、それぞれ図２Ａに例示された配置に限定されない。
　第１のゲートパッド１１９および第２のゲートパッド１２９の数は、それぞれ必ずしも図２Ａに例示された数に限定されず、２以上の複数であってもよい。また第１のゲートパッド１１９および第２のゲートパッド１２９の形状は、それぞれ図２Ａに例示された円形状に限定される必要はなく、例えば矩形状や楕円形状であってもよい。
　トランジスタ１０およびトランジスタ２０の上記の構成により、半導体基板３２と、低濃度不純物層３３のうち半導体基板３２の直上近傍の範囲は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域とが共通化された、共通ドレイン領域である。
　金属層４１はトランジスタ１０の第１のドレイン電極およびトランジスタ２０の第２のドレイン電極が共通化された、共通ドレイン電極（以下、裏面ドレイン電極４１と称する）である。
　図１に示すように、半導体層４０の第３の領域Ａ３内には、共通ドレイン領域（半導体基板３２）および裏面ドレイン電極４１からの電流を半導体層４０の表面側に引き上げる、ドレイン引き上げ領域３８が形成されている。ドレイン引き上げ領域３８は、半導体基板３２の第１の濃度よりも高い濃度の不純物を含み、第１導電型である。ドレイン引き上げ領域３８は半導体層４０の上面から半導体基板３２の一部までの深さに形成されている。
　半導体層４０の表面側において、平面視において、第３の領域Ａ３に内包される位置に、ドレイン引き上げ領域３８と接続する表面ドレイン電極８１が形成されている。表面という修飾は、同じドレイン電極である裏面ドレイン電極４１と区別するためのものである。
　表面ドレイン電極８１は部分８２と部分８３とからなり、部分８２は、部分８３を介して低濃度不純物層３３および／またはドレイン引き上げ領域３８と接続されている。
　表面ドレイン電極８１の部分８２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分８２の表面には、金などのめっきが施されてもよい。
　表面ドレイン電極８１の部分８３は、部分８２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　ドレイン引き上げ領域３８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通してドレイン引き上げ領域３８と接続する表面ドレイン電極８１の部分８３が設けられている。層間絶縁層３４および表面ドレイン電極８１の部分８３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して表面ドレイン電極８１の部分８３に接続される部分８２が設けられている。
　したがって図２Ｂに示すように、ドレインパッド１５１は、表面ドレイン電極８１が半導体装置１の表面に部分的に露出した領域、すなわち端子の部分を指す。
　ドレインパッド１５１の数は、必ずしも図２Ａに例示された数に限定されない。またドレインパッド１５１の形状は、図２Ａに例示された楕円形状に限定される必要はなく、例えば矩形状や円形状であってもよい。
　図２Ａに示す例では、ドレインパッド１５１は、その中心と第３の領域Ａ３の中心とが一致するように配置されているが、ドレインパッド１５１の中心と第３の領域Ａ３の中心が一致しない配置であっても本開示の効果を得るのになんら差し支えることはない。
　なお本開示では、平面視における形状の中心を次にように定義する。図２Ａにおける第１のソースパッド１１１および第１のゲートパッド１１９のように円形状のものはその中心のことをいう。第３の領域Ａ３のように矩形状のものは、その対角線の交点のことをいう。ドレインパッド１５１のように長円形状のものは、その長手方向に伸びる、線対称の対称軸と、その幅方向に伸びる、線対称の対象軸との交点のことをいう。
　ドレイン引き上げ領域３８と表面ドレイン電極８１の部分８３とが接触する部分をドレインコンタクト領域３９とよぶ。ドレインコンタクト領域３９は、平面視で、ドレイン引き上げ領域３８が半導体層４０の表面側に露出する領域と、層間絶縁層３４の開口領域との重複部分である。図１に示す例のような場合は、ドレイン引き上げ領域３８の幅が層間絶縁層３４の開口の幅よりも大きい（平面視でドレイン引き上げ領域３８が半導体層４０の表面側で露出する面積の方が層間絶縁層３４の開口面積よりも大きい）ために、ドレインコンタクト領域３９は、平面視で層間絶縁層３４の開口領域と一致することになる。
　図３は、実施の形態に係る半導体装置１から、ドレイン引き上げ領域３８の形状だけが変形した変形例１に係る半導体装置１Ａのうち、一部を切り取って示した断面模式図である。図３に示すように、ドレイン引き上げ領域３８の幅は層間絶縁層３４の開口幅よりも小さくてもよいが、このような場合のドレインコンタクト領域３９は、平面視でドレイン引き上げ領域３８が半導体層４０の表面側で露出する領域と一致する。
　いずれにせよ、平面視でのドレインコンタクト領域３９は導通抵抗の低減のため、広い面積であってよい。典型的には、平面視で、第３の領域Ａ３において表面ドレイン電極８１の部分８３が半導体層４０と接触する面積（層間絶縁層３４の開口領域の面積）と、ドレイン引き上げ領域３８が半導体層４０の表面側で露出する面積とは、大小の差はあれ、同程度に広くてよい。
　さて図２Ａに示すように、第１の領域Ａ１と第２の領域Ａ２とは、第３の領域Ａ３を挟んで配置される。実施の形態おいて、第１の領域Ａ１と第２の領域Ａ２が、第３の領域Ａ３を挟むとは、第１の領域Ａ１と第３の領域Ａ３とが間に他の領域を挟まずに隣接し、さらに第２の領域Ａ２と第３の領域Ａ３とが間に他の領域を挟まずに隣接するということである。したがって半導体層４０の平面視において、第３の領域Ａ３は、第１の領域Ａ１および第２の領域Ａ２に、共に隣接する。
　平面視である領域とある領域が、隣接する、とは、対向する、という意味と同じであり、互いの間にある境界線９０において、互いの外周が一致するということである。以降、境界線９０の長さのことを対向長ということがある。
　図２Ｂに示すように、第１の領域Ａ１と第３の領域Ａ３との境界線９０は、第１のソース電極１１の部分１３と、表面ドレイン電極８１の部分８３との間隔の中央位置をたどる仮想線と捉えてよい。また有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合であっても、肉眼あるいは低倍率での外観では線として認識することができる。第１の領域Ａ１と第３の領域Ａ３との境界線９０は、図２Ａ、図２Ｂに示す例においては、Ｐ１からＰ４までの点線である。
　同様に、第２の領域Ａ２と第３の領域Ａ３との境界線９０は、第２のソース電極２１の部分２３と、表面ドレイン電極８１の部分８３との間隔の中央位置をたどる仮想線と捉えてよい。また有限の幅となるが当該間隔そのものと捉えてもよい。第２の領域Ａ２と第３の領域Ａ３との境界線９０は、図２Ａ、図２Ｂに示す例においては、Ｐ２からＰ４までの点線である。
　図２Ｂにあるように、第１の領域Ａ１と第２の領域Ａ２とが隣接する場合は、両者の境界線９０は、第１のソース電極１１の部分１３と、第２のソース電極２１の部分２３との間隔の中央位置をたどる仮想線と捉えてよい。また有限の幅となるが当該間隔そのものと捉えてもよい。第１の領域Ａ１と第２の領域Ａ２との境界線９０は、図２Ａ、図２Ｂに示す例においては、Ｐ４からＰ３までの点線である。
　図２Ａ、図２Ｂに示すように、第１の領域Ａ１の平面視での面積ａ１は、第２の領域Ａ２の平面視での面積ａ２よりも大きい（ａ１＞ａ２）。同じことだが、第１の領域Ａ１および第２の領域Ａ２は、平面視において、半導体層４０から第３の領域Ａ３を除いた残りの面積を二等分していない（ａ１≠ａ２）。したがって第１の領域Ａ１と第３の領域Ａ３との境界線９０の長さ（対向長、Ｐ１からＰ４までの長さ）は、第２の領域Ａ２と第３の領域Ａ３との境界線９０の長さ（対向長、Ｐ２からＰ４までの長さ）よりも長い。
　図２Ａ、図２Ｂに示す実施の形態の例では、平面視において、第１の領域Ａ１は、半導体層４０の４辺のそれぞれと少なくとも一部が一致する外周を有するように配置されている。これに対して第２の領域Ａ２は、その外周が、矩形状である半導体層４０の外周４辺のうち２辺とのみ、それぞれ一部で一致するところがあるように配置されている。
　図２Ａ、図２Ｂに示す実施の形態の例では、平面視で、第２のゲートパッド１２９は、第２の領域Ａ２の外周辺のうち、第１の領域Ａ１とは隣接しない２辺で形成される角部に最近接して設置されている。第２のゲートパッド１２９は第２の領域Ａ２において、第１の領域Ａ１との境界線９０から最も離れて設置されている。なお実施の形態において、パッドと角部が最近接するとは、当該パッドと当該角部との間に、他のいかなるパッドも設置されないことをいう。
　また、第１のゲートパッド１１９は平面視において、ドレインパッド１５１を挟んで第２のゲートパッド１２９と対向する位置に設置されている。
　図４Ａおよび図４Ｂは、それぞれ、実施の形態に係る半導体装置１のＸ方向およびＹ方向に繰り返し形成される、トランジスタ１０またはトランジスタ２０の略単位構成の、平面模式図および斜視模式図である。図４Ａおよび図４Ｂでは、分かりやすさのために半導体基板３２と金属層４１、さらにパッシベーション層３５と第１のソース電極１１または第２のソース電極２１、層間絶縁層３４は図示していない。
　なおＹ方向とは、半導体層４０の表面と平行し、第１のゲートトレンチ１７が延在する方向である。またＸ方向とは、半導体層４０の表面と平行し、Ｙ方向に直交する方向のことをいう。Ｚ方向とは、Ｘ方向にもＹ方向にも共に直交し、半導体装置の高さ方向を示す方向のことをいう。
　図４Ａおよび図４Ｂに示すように、トランジスタ１０には、第１のボディ領域１８と第１のソース電極１１とを電気的に接続する第１の接続部１８ａが備わる。第１の接続部１８ａは、第１のボディ領域１８のうち、第１のソース領域１４が形成されていない領域であり、第１のボディ領域１８と同じ第２導電型である。第１のソース領域１４と第１の接続部１８ａとは、Ｙ方向に沿って交互に、かつ周期的に繰り返し配置される。トランジスタ２０についても同様である。
　本開示に係る半導体装置１では、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、ドレイン引き上げ領域３８、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８、第１の接続部１８ａ、第２のボディ領域２８および第２の接続部２８ａはＰ型半導体であるとする。
　［２．半導体装置の動作］
　以下、図５Ａ、図５Ｂを用いて半導体装置１の第１の導通経路および第２の導通経路と、半導体装置１の駆動の仕方について説明する。図５Ａ，図５Ｂは、実施の形態に係る半導体装置１の導通経路を示す断面模式図である。
　実施の形態に係る半導体装置１では、電流は、第１の領域Ａ１の第１のソースパッド１１１または第２の領域Ａ２の第２のソースパッド１２１のどちらか一方を流入口として、共通ドレイン領域および裏面ドレイン電極４１を経由し、第３の領域Ａ３のドレインパッド１５１を流出口として流れることを想定する。すなわち実施の形態では、第１のソースパッド１１１から第２のソースパッド１２１への経路、および／または、その逆の経路で導通する駆動を想定しない。
　半導体装置１において、第１の領域Ａ１の第１のソースパッド１１１を流入口とし、第３の領域Ａ３のドレインパッド１５１を流出口として電流が流れる導通経路を、第１の導通経路とよぶ。第２の領域Ａ２の第２のソースパッド１２１を流入口とし、第３の領域Ａ３のドレインパッド１５１を流出口として電流が流れる導通経路を、第２の導通経路とよぶ。
　図５Ａに示す第１の導通経路では、以下のように電流が流れる。半導体装置１において、第１のソース電極１１に高電圧および表面ドレイン電極８１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加（ＯＮ制御）することで、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルを形成する。導通チャネルが形成されると、第１のソース電極１１－第１のソース領域１４－第１のボディ領域１８に形成された導通チャネル－低濃度不純物層３３－半導体基板３２－金属層４１－半導体基板３２－ドレイン引き上げ領域３８－表面ドレイン電極８１という経路で電流が流れて、半導体装置１が導通状態となる。
　表面ドレイン電極８１の電位に対して第１のソース電極１１の電位が十分に高いとき、第１のゲート電極１９（第１のゲート導体１５）には、必ずしもしきい値以上の電圧を印加（ＯＮ制御）しなくてもよい。この場合、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルは形成されないが、第１のソース電極１１－第１の接続部１８ａ－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層４１－半導体基板３２－ドレイン引き上げ領域３８－表面ドレイン電極８１という経路で電流が流れて、半導体装置１が導通状態となる。
　上記はいずれも第１の導通経路である。後者の場合、第１のボディ領域１８と低濃度不純物層３３との接触面にＰＮ接合があるため、相対的に導通抵抗が高くなる。前者の場合は導通チャネルを経由するので導通抵抗が相対的に低くなる。
　いずれにしても、第１の導通経路を導通させる際には、トランジスタ２０における第２のボディ領域２８と低濃度不純物層３３との接触面にあるＰＮ接合をボディダイオードとして機能させていることに留意すべきである。これがあるために第１のソースパッド１１１から第２のソースパッド１２１へ導通することがない。半導体装置１において第１の導通経路だけを使用する場合には、トランジスタ２０の、第２のゲート電極２９（第２のゲート導体２５）には、しきい値以上の電圧を印加しないこと（ＯＦＦ制御）が望ましい。
　図５Ｂに示す第２の導通経路では、以下のように電流が流れる。半導体装置１において、第２のソース電極２１に高電圧および表面ドレイン電極８１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加（ＯＮ制御）することで、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルを形成する。導通チャネルが形成されると、第２のソース電極２１－第２のソース領域２４－第２のボディ領域２８に形成された導通チャネル－低濃度不純物層３３－半導体基板３２－金属層４１－半導体基板３２－ドレイン引き上げ領域３８－表面ドレイン電極８１という経路で電流が流れて、半導体装置１が導通状態となる。
　表面ドレイン電極８１の電位に対して第２のソース電極２１の電位が十分に高いとき、第２のゲート電極２９（第２のゲート導体２５）には、必ずしもしきい値以上の電圧を印加（ＯＮ制御）しなくてもよい。この場合、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルは形成されないが、第２のソース電極２１－第２の接続部２８ａ－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層４１－半導体基板３２－ドレイン引き上げ領域３８－表面ドレイン電極８１という経路で電流が流れて、半導体装置１が導通状態となる。
　上記はいずれも第２の導通経路である。後者の場合、第２のボディ領域２８と低濃度不純物層３３との接触面にＰＮ接合があるため、相対的に導通抵抗が高くなる。前者の場合は導通チャネルを経由するので導通抵抗が相対的に低くなる。
　いずれにしても、第２の導通経路を導通させる際には、トランジスタ１０における第１のボディ領域１８と低濃度不純物層３３との接触面にあるＰＮ接合をボディダイオードとして機能させていることに留意すべきである。これがあるために第２のソースパッド１２１から第１のソースパッド１１１へ導通することがない。半導体装置１において第２の導通経路だけを使用する場合には、トランジスタ１０の、第１のゲート電極１９（第１のゲート導体１５）には、しきい値以上の電圧を印加しないこと（ＯＦＦ制御）が望ましい。
　なお図５Ａおよび図５Ｂで示したように、第１の導通経路においても第２の導通経路においても、半導体装置１内部を水平方向に流れる電流は、そのほとんどは抵抗率の低い金属層４１を経由するが、一部には半導体基板３２を流れることもある。
　［３．半導体装置の使用例］
　図６は、それぞれ脱着が可能な第１の電源５１と第２の電源５２とから、実施の形態に係る半導体装置１を経由して負荷６へ電流を流す給電回路の一部を示した回路図である。ここでは負荷６の電位を基準として、第１の電源５１の電位が、第２の電源５２の電位よりも高電位であるとする。
　実施の形態に係る半導体装置１は、高電位である第１の電源５１からの給電と、それよりは低い電位である第２の電源５２からの給電との２系統を合流し、低電位である下流の負荷６へ向けて１系統にまとめる機能を果たすように設置される。
　高電位である第１の電源５１からの給電によって流れる電流の最大値をＩ１［Ａ］とし、第１の電源５１の電位よりは低電位である第２の電源５２からの給電によって流れる電流の最大値をＩ２［Ａ］とする。Ｉ１、Ｉ２は実施の形態に係る半導体装置１の製品データシートに記載される、それぞれ第１の導通経路および第２の導通経路における仕様最大電流値であると捉えて差し支えない。
　第１の電源５１と第２の電源５２の電位の関係から、Ｉ１＞Ｉ２の関係がある。相対的に大きい電流Ｉ１が導通する、第１の電源５１側は、半導体装置１において平面視での面積が大きいトランジスタ１０の、第１のソースパッド１１１に接続されており、相対的に小さい電流Ｉ２が導通する、第２の電源５２側は、半導体装置１において平面視での面積が小さいトランジスタ２０の、第２のソースパッド１２１に接続されている。
　なお、半導体装置１と負荷６との間には、スイッチング素子７（例えば、シングル型の縦型ＭＯＳトランジスタ）が接続されている。また半導体装置１と第２の電源５２との間には、スイッチング素子８（例えば、シングル型の縦型ＭＯＳトランジスタ）が接続されている。スイッチング素子７、スイッチング素子８および半導体装置１には制御ＩＣ４が接続されており、制御ＩＣ４によってスイッチング素子７、スイッチング素子８、トランジスタ１０およびトランジスタ２０のＯＮ／ＯＦＦがそれぞれ個別に制御される。
　はじめに第１の電源５１だけを接続し、第２の電源５２を接続しない状態（図６において第２の電源５２が存在しない状態）について説明する。このとき、制御ＩＣ４によってスイッチング素子７がＯＮ制御され、かつトランジスタ２０がＯＦＦ制御され、半導体装置１内の第１の導通経路を経て、第１の電源５１から負荷６への給電がおこなわれる。さらに制御ＩＣ４によってトランジスタ１０がＯＮ制御されれば、第１の導通経路における導通抵抗を低減することができる。
　第１の導通経路とは半導体装置１の内部の導通経路であり、先に説明したようにトランジスタ１０の第１のソースパッド１１１を流入口とし、ドレインパッド１５１を流出口として電流が流れる導通経路である。第１の導通経路だけを導通する際にはトランジスタ２０はＯＦＦ制御される。トランジスタ２０がＯＦＦ制御されているために、第１の電源５１からの給電によって流れる電流が、第２の電源５２の側へ向かうことを防止できる。
　次に第２の電源５２だけを接続し、第１の電源５１を接続しない状態（図６において第１の電源５１が存在しない状態）について説明する。このとき、制御ＩＣ４によってスイッチング素子７がＯＮ制御され、かつトランジスタ１０がＯＦＦ制御され、半導体装置１内の第２の導通経路を経て、第２の電源５２から負荷６への給電がおこなわれる。さらに制御ＩＣ４によってトランジスタ２０がＯＮ制御されれば、第２の導通経路における導通抵抗を低減することができる。
　第２の導通経路とは半導体装置１の内部の導通経路であり、先に説明したようにトランジスタ２０の第２のソースパッド１２１を流入口とし、ドレインパッド１５１を流出口として電流が流れる導通経路である。第２の導通経路だけを導通する際にはトランジスタ１０はＯＦＦ制御される。トランジスタ１０がＯＦＦ制御されているために、第２の電源５２からの給電によって流れる電流が、第１の電源５１の側へ向かうことを防止できる。
　第１の電源５１と第２の電源５２とを共に接続する場合（図６の状態）では、制御ＩＣ４によって、まずスイッチング素子８がＯＦＦ制御され、第１の電源５１だけから給電される状態を構成する。これは第１の電源５１の方が高電位であり、給電に優位であるためである。さらにスイッチング素子７がＯＮ制御され、トランジスタ２０がＯＦＦ制御されることで、第１の電源５１から第１の導通経路を経由した、負荷６への給電がおこなわれる。制御ＩＣ４によってトランジスタ１０がＯＮ制御されれば、第１の導通経路における導通抵抗を低減することができる。
　［４．半導体装置の効果］
　図６に示した給電回路で、実施の形態に係る半導体装置１を使用しない場合の比較例を図７に示した。比較例においては、実施の形態に係る半導体装置１の代わりに、例えば、図８Ａ、図８Ｂに構造の一例を平面模式図で示したシングル構成の縦型ＭＯＳトランジスタ１０Ｂ（以下、トランジスタ１０Ｂという）と、図９Ａ、図９Ｂに構造の一例を平面模式図で示したシングル構成の縦型ＭＯＳトランジスタ２０Ｂ（以下、トランジスタ２０Ｂという）と、をそれぞれ使用する。
　トランジスタ１０Ｂとトランジスタ２０Ｂで、実施の形態に係る半導体装置１が有するのと同様の構成要素については、対応する構成要素の符号にＢを追加して示している。ただし区別のため、ドレインパッドについては、トランジスタ１０Ｂ（が有するドレインパッド１５１Ｂ）とトランジスタ２０Ｂ（が有するドレインパッド１５２Ｂ）とで符号を分けている。
　図８Ｂ、図９Ｂでは、本実施の形態に係る半導体装置１の平面模式図（図２Ｂ）で示したのと同じように、半導体層４０の表面側に、ソース電極の部分１３Ｂ（２３Ｂ）、ゲート電極１９Ｂ（２９Ｂ）、ゲート配線、そして表面ドレイン電極の部分８３Ｂ、が形成された直後の様子を示したものである。図８Ｂ、図９Ｂでは分かりやすさのため、この時点では見えないはずのパッドを点線で示している。
　トランジスタ１０Ｂのソース電極の部分１３Ｂの平面視での面積と、実施の形態に係る半導体装置１に備わるトランジスタ１０が有する第１のソース電極１１の部分１３の平面視での面積とは同じである。したがって、図７において第１の電源５１からトランジスタ１０Ｂを経由して負荷６へ流れる経路の導通抵抗は、図６における実施の形態に係る半導体装置１の第１の導通経路の導通抵抗と同等であると捉えて差し支えない。
　またトランジスタ２０Ｂのソース電極の部分２３Ｂの平面視での面積と、実施の形態に係る半導体装置１に備わるトランジスタ２０が有する第２のソース電極２１の部分２３の平面視での面積とは同じである。したがって、図７において第２の電源５２からトランジスタ２０Ｂを経由して負荷６へ流れる経路の導通抵抗は、図６における実施の形態に係る半導体装置１の第２の導通経路の導通抵抗と同等であると捉えて差し支えない。
　図７に示す給電回路において、第１の電源５１のみが接続される（図７で第２の電源５２が存在しない）場合、トランジスタ２０ＢはＯＦＦ制御されて、第１の電源５１からの給電によって流れる電流が、第２の電源５２の側へ向かうことを防ぐ。トランジスタ１０Ｂはゲートパッド１１９Ｂにしきい値以上の電圧が印加されてＯＮ制御され、第１の電源５１からの給電によって流れる電流は、トランジスタ１０Ｂのソースパッド１１１Ｂから流入し、ドレインパッド１５１Ｂから流出する。図８Ａ、図８Ｂに示すように、トランジスタ１０Ｂの平面視での面積（ソ―ス電極の部分１３Ｂの面積）が相対的に大きいのは、第１の電源５１からの給電によって流れる電流が相対的に大きいためである。
　図７の給電回路において、第２の電源５２のみが接続される（図７で第１の電源５１が存在しない）場合、トランジスタ１０ＢはＯＦＦ制御されて、第２の電源５２からの給電によって流れる電流が、第１の電源５１の側へ向かうことを防ぐ。トランジスタ２０Ｂはゲートパッド１２９Ｂにしきい値以上の電圧が印加されてＯＮ制御され、第２の電源５２からの給電によって流れる電流は、トランジスタ２０Ｂのソースパッド１２１Ｂから流入し、ドレインパッド１５２Ｂから流出する。図９Ａ、図９Ｂに示すように、トランジスタ２０Ｂの平面視での面積（ソ―ス電極の部分２３Ｂの面積）が相対的に小さいのは、第２の電源５２からの給電によって流れる電流が相対的に小さいためである。
　以上のように、図７に示す比較例に係る給電回路では、トランジスタ１０Ｂは図６の給電回路における、実施の形態に係る半導体装置１に備わるトランジスタ１０と同じ機能を果たす。同様に、図７に示す比較例に係る給電回路では、トランジスタ２０Ｂは図６の給電回路における、実施の形態に係る半導体装置１に備わるトランジスタ２０と同じ機能を果たす。
　しかしながら図７に示す、比較例に係る給電回路を搭載する回路基板では、トランジスタ１０Ｂとトランジスタ２０Ｂのそれぞれの面積と、両者の間に設けねばならない一定の設置マージンとを確保する必要がある。またトランジスタ１０Ｂとトランジスタ２０Ｂとは、平面視でそれぞれにドレインパッド（１５１Ｂ、１５２Ｂ）を有するため、一定の面積を必要とする構造である。
　一方で、図６に示す給電回路を搭載する回路基板では、実施の形態に係る半導体装置１を利用することで、比較例に係るトランジスタ１０Ｂとトランジスタ２０Ｂとを統合することができる。これによって、比較例に係る給電回路を搭載する回路基板では必要であったトランジスタ１０Ｂとトランジスタ２０Ｂとの間に設けねばならない一定の設置マージンを不要とし、さらにトランジスタ１０Ｂとトランジスタ２０Ｂとがそれぞれに有するドレインパッド（１５１Ｂ、１５２Ｂ）を１つに共通化できるので、回路基板に必要な面積を縮小することができる。図６に示す給電回路を搭載する回路基板では、比較例に比べて、基板自体を縮小することも可能となり、また、生じた余剰部分に別の部品を搭載することも可能となる。
　したがって実施の形態に係る半導体装置１は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置１であって、裏面側に半導体基板３２を有し、半導体装置１の平面視において、互いに重複しない第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３、のそれぞれ分散して配置されない３つの領域に分けられた半導体層４０と、半導体層４０の第１の領域Ａ１に、その全体が形成された第１の縦型ＭＯＳトランジスタ１０と、半導体層４０の第２の領域Ａ２に、その全体が形成された第２の縦型ＭＯＳトランジスタ２０と、半導体層４０の裏面側に接触して形成された金属層４１と、を備え、半導体基板３２は、第１の縦型ＭＯＳトランジスタ１０および第２の縦型ＭＯＳトランジスタ２０の共通ドレイン領域であり、平面視において、第１の領域Ａ１に内包される位置に、第１の縦型ＭＯＳトランジスタ１０の第１のソースパッド１１１および第１のゲートパッド１１９が形成され、平面視において、第２の領域Ａ２に内包される位置に、第２の縦型ＭＯＳトランジスタ２０の第２のソースパッド１２１および第２のゲートパッド１２９が形成され、平面視において、第３の領域Ａ３に内包される位置に、共通ドレイン領域に接続されたドレインパッド１５１が形成され、平面視において、第１の領域Ａ１および第２の領域Ａ２は、第３の領域Ａ３を挟んで配置され、平面視において、第３の領域Ａ３は、第１の領域Ａ１および第２の領域Ａ２に隣接し、平面視において、第１の領域Ａ１の面積は、第２の領域Ａ２の面積よりも大きい半導体装置１であることを特徴とする。
　実施の形態に係る半導体装置１において、第１の導通経路は、第１の領域Ａ１の第１のソースパッド１１１を流入口とし、第３の領域Ａ３のドレインパッド１５１を流出口とする。このため第１の領域Ａ１と第３の領域Ａ３とは平面視で隣接していると、第１の導通経路は短縮されて導通抵抗を低減できるので都合がよい。同様に、第２の導通経路は、第２の領域Ａ２の第２のソースパッド１２１を流入口とし、第３の領域Ａ３のドレインパッド１５１を流出口とする。このため第２の領域Ａ２と第３の領域Ａ３とは平面視で隣接していると、第２の導通経路は短縮されて導通抵抗を低減できるので都合がよい。
　したがって、平面視において第１の領域Ａ１および第２の領域Ａ２は、第３の領域Ａ３を挟んで配置され、第３の領域Ａ３は、第１の領域Ａ１および第２の領域Ａ２に隣接していることが望ましい。
　実施の形態に係る半導体装置１では、第１の導通経路の導通抵抗を低くすることを重視する。このため図２Ａまたは図２Ｂに示すように、平面視において、第１の領域Ａ１と第３の領域Ａ３との対向長は、第２の領域Ａ２と第３の領域Ａ３との対向長よりも長くなるように配置されることが好ましい。半導体装置１の平面視での配置を上記のようにすると第１の導通経路で最も電流密度が高まるところを拡大できる（対向長を長くする）ので、導通抵抗を低めることができる。
　上記のような効果は、例えば図１０に示すような変形例２においても得ることができる。図１０は、実施の形態に係る半導体装置１から、第１の領域Ａ１と第２の領域Ａ２との配置の割合を変化させた平面模式図である。
　また図２Ａ、図２Ｂに示すように、平面視において、半導体層４０は矩形状であり、第１の領域Ａ１は、半導体層４０の４辺のそれぞれと少なくとも一部が一致する外周を有するように設置されてもよい。半導体装置１の平面視での配置を上記のようにすることで、第１の領域Ａ１の面積を大きくできるだけでなく、第１の導通経路を全方向的に設けられるので、電流集中によって高温となる箇所が局所的に生じるのを防ぐことができる。
　上記のような効果は、例えば図１１に示すような変形例３においても得ることができる。図１１は、実施の形態に係る半導体装置１から、第１の領域Ａ１と第２の領域Ａ２との配置の割合を変化させた平面模式図である。
　ところで図２Ｂに示すように、第２のゲート電極２９が設置されるところは導通に寄与することができない。このため、平面視で第２のゲート電極２９は、第２の領域Ａ２において、第２の導通経路の障害となりうるところから最も遠ざけて設置することが望ましい。すると第２の導通経路で最も電流密度が高まる、第２の領域Ａ２と第３の領域Ａ３との境界線９０からなるべく遠ざけることが望ましい。
　したがって平面視において、第２のゲート電極２９、すなわち第２のゲートパッド１２９は、第２の領域Ａ２の外周辺のうち、第３の領域Ａ３と隣接しない２辺で形成される角部に最近接して設置されることが好ましい。図２Ｂに示す例では、第２のゲートパッド１２９は、平面視で右上の角部に最近接するように設置されている。
　上記のような効果は、例えば図１２Ａ、図１２Ｂに示すような変形例４においても得ることができる。図１２Ａ、図１２Ｂは、実施の形態に係る半導体装置１の変形例２から、第１のゲート電極１９と第１のゲートパッド１１９、第２のゲート電極２９と第２のゲートパッド１２９の位置を変化させた平面模式図である。なお図１２Ｂでは、半導体層の表面側に、第１のソース電極の部分１３、第２のソース電極の部分２３、第１のゲート電極１９、第２のゲート電極２９、第１のゲート配線、第２のゲート配線、そして表面ドレイン電極の部分８３、が形成された直後の様子を示したものである。図１２Ｂでは分かりやすさのため、この時点では見えないはずのパッドを点線で示している。
　図１２Ｂに示す変形例４を、図２Ｂに示す例と比較すると、変形例４では、第２の領域Ａ２において、平面視で、第２のゲートパッド１２９が、第１の領域Ａ１と第２の領域Ａ２との境界線９０（Ｐ３からＰ４までの点線）に最近接するように設置されている。このため、第２の導通経路において最も電流密度が高まる、第２の領域Ａ２と第３の領域Ａ３との境界線９０（Ｐ２からＰ４までの点線）に沿う領域を広く活用できる。
　また変形例４は、平面視において、第２のゲートパッド１２９は、第２の領域Ａ２の外周辺が構成する角部のうち、ドレインパッド１５１から最も離れた角部に最近接するように設置されている、ともいえる。このため、第２の領域Ａ２と第３の領域Ａ３との境界線９０（Ｐ２からＰ４までの点線）に沿う領域を広く活用できる。同様に、平面視において、第１のゲートパッド１１９は、第１の領域Ａ１の外周辺が構成する角部のうち、ドレインパッド１５１から最も離れた角部に最近接するように設置されている。このため、第１の領域Ａ１と第３の領域Ａ３との境界線９０（Ｐ１からＰ４までの点線）に沿う領域を広く活用できる。
　さて実施の形態に係る半導体装置１を使用した図６に示す例に戻る。ＯＮ状態におけるトランジスタでは、一般的にトランジスタの平面視での面積が大きいと総ゲート幅が増大するため、導通抵抗が低くなる。つまりトランジスタの平面視での面積と導通抵抗とは概ね逆比例の関係にある。
　半導体装置１において、第１の導通経路を成すトランジスタ１０の平面視での面積ａ１は、第２の導通経路を成すトランジスタ２０の平面視での面積ａ２よりも大きい。このため第１の導通経路の方が導通抵抗が低く、相対的に大きい電流を流すことに適する経路となっている。
　第１の導通経路の導通抵抗Ｒ１［Ω］は、第１の電源５１からの給電によって流れる電流の最大値Ｉ１［Ａ］を加味して定めればよい。同様に、第２の導通経路の導通抵抗Ｒ２［Ω］は、第２の電源５２からの給電によって流れる電流の最大値Ｉ２［Ａ］を加味して定めればよい。したがって実施の形態に係る半導体装置１では、第１の導通経路と第２の導通経路とにそれぞれ適した導通抵抗が実現するように、トランジスタ１０とトランジスタ２０のそれぞれの面積を決めることが望ましい。
　しかしながら上記のように求める、トランジスタ２０の平面視での面積ａ２が過度に小さいと、トランジスタ２０におけるＥＳＤ（Ｅｌｅｃｔｒｏ　Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）耐性が低下し、半導体装置１全体でＥＳＤ保証値を維持できなくなることがある。ＥＳＤ保証値を維持できるようにトランジスタ２０の平面視での面積ａ２を増大すれば、第２の導通経路の導通抵抗が過度に低下することになり、第２の電源５２からの電流を所望の大きさに制限することが難しくなる。
　そこで本発明者らは半導体装置１において、平面視での第３の領域Ａ３で、ドレインコンタクト領域３９の大きさ（面積）と位置を適切に設計することで、トランジスタ２０の平面視での面積ａ２とは別に、第２の導通経路における導通抵抗を制御することを見出した。
　以下、実施の形態に係る半導体装置１では、ＥＳＤ保証値を維持できるようにトランジスタ２０の平面視での面積ａ２が必要なだけ増大されているものとして説明をおこなう。すなわち、いま実施の形態に係る半導体装置１では、第２の導通経路の導通抵抗が過度に低下しているものと捉える。
　図１３は、図２Ｂに示した半導体装置１の平面模式図のうち、第３の領域Ａ３だけを切り取って抜き出した平面模式図である。
　ドレインコンタクト領域３９は、図１および図３に示したように、ドレイン引き上げ領域３８と表面ドレイン電極８１の部分８３とが接続する領域である。したがってドレインコンタクト領域３９は平面視で、第３の領域Ａ３に内包される一部である。
　図１３に示す例では、平面視で第３の領域Ａ３もドレインコンタクト領域３９も、共に矩形状である。平面視において矩形状である第３の領域Ａ３の短辺に沿う方向（図１３ではＸ方向）を第１の方向とし、第３の領域Ａ３の長辺に沿う方向（図１３ではＹ方向）を第２の方向とする。第１の方向と第２の方向は直交する。
　平面視で、第３の領域Ａ３の第１の方向における辺長をＬ１［μｍ］、第２の方向における辺長をＬ２［μｍ］とする。また平面視で、ドレインコンタクト領域３９の第１の方向における辺長をｌ１［μｍ］、第２の方向における辺長をｌ２［μｍ］とする。
　本発明者らは、第２の導通経路における導通抵抗の過度な低減を回避する目的に立ち、平面視におけるドレインコンタクト領域３９の面積について、ｌ１≦Ｌ１／４かつｌ２≒Ｌ２の条件を設定した。
　ｌ２≒Ｌ２について、正確には図１３に示すように、ｌ２は第２の方向における両端の設置マージンの分だけＬ２よりも小さい寸法である。ｌ１≦Ｌ１／４という条件は、ドレインコンタクト領域３９の面積を少なくとも第３の領域Ａ３の面積の１／４以下へ低減し、それによってドレインコンタクト領域３９の平面視での位置を、第２の領域Ａ２からの距離で調節できるようにするためである。
　このような考えに基づき、ドレインコンタクト領域３９の平面視での大きさと形状を、図１３に示したように設定した半導体装置１を、図６で回路図を示した回路に用いる場合を検討した。トランジスタ１０をＯＮ制御し、トランジスタ２０をＯＦＦ制御したときの、第１の導通経路の導通抵抗Ｒ１と、トランジスタ２０をＯＮ制御し、トランジスタ１０をＯＦＦ制御したときの、第２の導通経路の導通抵抗Ｒ２とを算出した結果をプロットしたグラフを図１４に示す。第１の導通経路の導通抵抗Ｒ１は丸のマーカで示しており、左の縦軸でプロットしている。第２の導通経路の導通抵抗Ｒ２はひし形のマーカで示しており、右の縦軸でプロットしている。
　図１４の横軸は、平面視での第３の領域Ａ３における、第１の方向に沿った位置である。位置の基準は、図１３において、第３の領域Ａ３の左端、すなわち第１の領域Ａ１と第３の領域Ａ３との境界線９０上としている。またドレインコンタクト領域３９の中心の位置をもって横軸をプロットしている。
　図１４の上部に示す矢印は第１の方向において、左から、基準の位置、基準からＬ１／４の位置、基準からＬ１／２の位置、基準から３×Ｌ１／４の位置、基準からＬ１の位置すなわち第３の領域Ａ３と第２の領域Ａ２との境界線９０上の位置を示している。平面視において第３の領域Ａ３を、面積が等しくなるように上記の位置において４つに区分し、第１の方向において左から右へ向けて、第４の領域、第５の領域、第６の領域、第７の領域とよぶ。
　なお、図１４のグラフにプロットした結果の算出においては、半導体装置１は平面視で１辺が１．５［ｍｍ］の正方形状であり、第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３の区分および各パッドや電極の形状および配置は図２Ａ、図２Ｂにそれぞれ示したものとした。平面視での第３の領域Ａ３の寸法は、Ｌ１＝４５０［μｍ］、Ｌ２＝１０００［μｍ］である。またｌ１＝３［μｍ］、ｌ２＝９８０［μｍ］である。
　また図１４では、横軸において、左端と右端から一定の距離をおいてデータのプロットがされているのは、平面視において、第３の領域Ａ３の内部で、表面ドレイン電極８１の部分８３には設置マージンが加味されているためである。
　図１４から、ドレインコンタクト領域３９が、平面視で第３の領域Ａ３の中央付近に設置されると、Ｒ１もＲ２も極小となることが分かる。ここでは中央付近とは第５の領域または第６の領域のことをいう。ドレインコンタクト領域３９が、例えば第４の領域にあるというのは、平面視で、ドレインコンタクト領域３９の中心が第４の領域にあることを指すものとする。必ずしもドレインコンタクト領域３９の全域が第４の領域に内包されることをいうものではない。
　さらに図１４からは、ドレインコンタクト領域３９が平面視で第２の領域Ａ２から遠ざかる（第４の領域側に位置が変わる）とＲ２が増大する傾向が現れることが分かる。図１４で見られるこのような傾向は、ドレインコンタクト領域３９の面積が小さいほど顕著であり、ドレインコンタクト領域３９の面積が第３の領域Ａ３の面積の１／４を上回って増大すると見えにくくなる。
　したがって実施の形態に係る半導体装置１では、半導体基板３２は、第１の濃度の不純物を含む第１導電型であり、半導体層４０は、半導体基板３２上に接して形成された、第１の濃度の不純物よりも低い第２の濃度の不純物を含む、第１導電型の低濃度不純物層３３を有し、平面視において、半導体層４０の第３の領域Ａ３に、第１の濃度の不純物よりも高い濃度の不純物を含み、共通ドレイン領域（半導体基板３２）と接続する、第１導電型のドレイン引き上げ領域３８が形成され、平面視において、第３の領域Ａ３に内包される位置に、半導体層４０の表面に接触し、ドレイン引き上げ領域３８と接続する表面ドレイン電極８１の部分８３が形成され、平面視において、表面ドレイン電極８１の部分８３とドレイン引き上げ領域３８とが接続するドレインコンタクト領域３９の面積は、第３の領域Ａ３の面積の１／４以下であることが望ましい。
　また平面視でのドレインコンタクト領域３９の形状は、第２の方向に長手方向を有する、概ね矩形の形状であれば、ほとんど同じ効果を得ることができる。
　したがって平面視において、第３の領域Ａ３は長方形状であり、第３の領域Ａ３の短辺Ｌ１と平行する第１の方向におけるドレインコンタクト領域３９の最大幅ｌ１は、平面視において、第１の方向に直交し、第３の領域Ａ３の長辺Ｌ２と平行する第２の方向における、ドレインコンタクト領域３９の最大幅ｌ２よりも小さく、平面視において、ドレインコンタクト領域３９の第１の方向の最大幅ｌ１は、第３の領域の短辺Ｌ１の長さの１／４以下であることが望ましい。
　さて図１４によれば、ドレインコンタクト領域３９が第５の領域にある場合においては、第１の導通経路の導通抵抗Ｒ１はほぼ一定して極小である。その一方で、第２の導通経路の導通抵抗Ｒ２はドレインコンタクト領域３９が第４の領域に近づく側に偏って配置されるほど増大する。したがってドレインコンタクト領域３９を第５の領域に設置すると、Ｒ１を低減したまま、Ｒ２だけを増大させることができる。
　したがって平面視において、第３の領域は、第１の方向においてそれぞれ面積が等しい第４の領域、第５の領域、第６の領域、および、第７の領域に４等分され、平面視において、第４の領域、第５の領域、第６の領域、および、第７の領域は、この順に、第１の方向に沿って、第１の領域Ａ１と第３の領域Ａ３との境界線９０から第２の領域Ａ２と第３の領域Ａ３との境界線９０まで、並んで配置され、平面視において、ドレインコンタクト領域３９の中心は、第５の領域に設置されていてもよい。
　より好ましくは、ドレインコンタクト領域３９を設置するのは第５の領域の中において、第４の領域との境近傍であることが望ましい。例えば第４の領域と第５の領域との境を含んでドレインコンタクト領域３９が設置されてもよい。このようにドレインコンタクト領域３９を設置すると、Ｒ２の過度な低減を回避することができる。
　ドレインコンタクト領域３９が第４の領域にあり、さらに第１の領域Ａ１と第３の領域Ａ３との境界線９０（第１の方向における基準の位置）に近づく側に偏って配置されるほど、Ｒ１もＲ２も増大する。ただしＲ２の方が増大する割合が大きい。これはドレインコンタクト領域３９が、第２の領域Ａ２と第３の領域Ａ３との境界線９０から遠ざかることに起因する。
　したがって平面視において、第３の領域は、第１の方向においてそれぞれ面積が等しい第４の領域、第５の領域、第６の領域、および、第７の領域に４等分され、平面視において、第４の領域、第５の領域、第６の領域、および、第７の領域は、この順に、第１の方向に沿って、第１の領域Ａ１と第３の領域Ａ３との境界線９０から第２の領域Ａ２と第３の領域Ａ３との境界線９０まで、並んで配置され、平面視において、ドレインコンタクト領域３９の中心は、第４の領域に設置されていてもよい。
　さらに好ましくは、第１の領域Ａ１と第３の領域Ａ３との境界線９０に近づく側に偏って配置するほど、Ｒ１とＲ２の差を拡大することができる。このようにドレインコンタクト領域３９を設置すると、第２の領域Ａ２の平面視での面積を拡大することに対するＲ２の過度な低減を回避することができる。
　なお、ドレインコンタクト領域３９が第６の領域に設置される場合、Ｒ１もＲ２もほぼ極小の値を維持するため、Ｒ１もＲ２も低い値を実現したい場合には都合がよい。
　したがって平面視において、第３の領域は、第１の方向においてそれぞれ面積が等しい第４の領域、第５の領域、第６の領域、および、第７の領域に４等分され、平面視において、第４の領域、第５の領域、第６の領域、および、第７の領域は、この順に、第１の方向に沿って、第１の領域Ａ１と第３の領域Ａ３との境界線９０から第２の領域Ａ２と第３の領域Ａ３との境界線９０まで、並んで配置され、平面視において、ドレインコンタクト領域３９の中心は、第６の領域に設置されていてもよい。
　以上のように、実施の形態に係る半導体装置１では、第１の領域Ａ１と第２の領域Ａ２の平面視での面積を決めた後に、ドレインコンタクト領域３９の大きさ（面積）と、その設置する位置によって、第１の導通経路の導通抵抗Ｒ１と第２の導通経路の導通抵抗Ｒ２とを調整することができる。特に小面積であるトランジスタ２０において、求められるＥＳＤ耐性を実現するために第２の領域Ａ２を拡大しても、第２の導通経路の導通抵抗Ｒ２を所望する高めの値で実現することができる。このため第１の導通経路を流れる電流と、第２の導通経路を流れる電流とを、所望の大きさにすることができる。
　以上、本開示の一態様に係る半導体装置について、実施の形態および変形例１～４および比較例に基づいて説明したが、本開示は実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれら実施の形態に施したものや、異なる実施の形態および変形例における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
　本願発明に係る縦型ＭＯＳトランジスタを備える半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。
　１、１Ａ　半導体装置
　４　制御ＩＣ
　６　負荷
　７、８　スイッチング素子
　１０、１０Ａ、１０Ｂ　トランジスタ（第１の縦型ＭＯＳトランジスタ）
　１１　第１のソース電極
　１２、１３、２２、２３　部分
　１４　第１のソース領域
　１５　第１のゲート導体
　１６　第１のゲート絶縁膜
　１７　第１のゲートトレンチ
　１８　第１のボディ領域
　１８ａ　第１の接続部
　１９　第１のゲート電極
　２０、２０Ｂ　トランジスタ（第２の縦型ＭＯＳトランジスタ）
　２１　第２のソース電極
　２４　第２のソース領域
　２５　第２のゲート導体
　２６　第２のゲート絶縁膜
　２７　第２のゲートトレンチ
　２８　第２のボディ領域
　２８ａ　第２の接続部
　２９　第２のゲート電極
　３２　半導体基板
　３３　低濃度不純物層
　３４　層間絶縁層
　３５　パッシベーション層
　３８　ドレイン引き上げ領域
　４０　半導体層
　４１　金属層（裏面ドレイン電極）
　５１　第１の電源
　５２　第２の電源
　８１　表面ドレイン電極
　８２、８３　部分
　９０　境界線
　１１１　第１のソースパッド
　１１１Ｂ、１２１Ｂ　ソースパッド
　１１９　第１のゲートパッド
　１１９Ｂ、１２９Ｂ　ゲートパッド
　１２１　第２のソースパッド
　１２９　第２のゲートパッド
　１５１、１５１Ｂ、１５２Ｂ　ドレインパッド
　Ａ１　第１の領域
　Ａ２　第２の領域
　Ａ３　第３の領域

Claims (10)

  1. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　裏面側に半導体基板を有し、前記半導体装置の平面視において、互いに重複しない第１の領域、第２の領域、第３の領域、のそれぞれ分散して配置されない３つの領域に分けられた半導体層と、
    　前記半導体層の前記第１の領域に、その全体が形成された第１の縦型ＭＯＳトランジスタと、
    　前記半導体層の前記第２の領域に、その全体が形成された第２の縦型ＭＯＳトランジスタと、
    　前記半導体層の裏面側に接触して形成された金属層と、を備え、
    　前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域であり、
    　前記平面視において、前記第１の領域に内包される位置に、前記第１の縦型ＭＯＳトランジスタの第１のソースパッドおよび第１のゲートパッドが形成され、
    　前記平面視において、前記第２の領域に内包される位置に、前記第２の縦型ＭＯＳトランジスタの第２のソースパッドおよび第２のゲートパッドが形成され、
    　前記平面視において、前記第３の領域に内包される位置に、前記共通ドレイン領域に接続されたドレインパッドが形成され、
    　前記平面視において、前記第１の領域および前記第２の領域は、前記第３の領域を挟んで配置され、
    　前記平面視において、前記第３の領域は、前記第１の領域および前記第２の領域に隣接し、
    　前記平面視において、前記第１の領域の面積は、前記第２の領域の面積よりも大きい
    　半導体装置。
  2. 　前記平面視において、前記第１の領域と前記第３の領域との対向長は、前記第２の領域と前記第３の領域との対向長よりも長い
    　請求項１に記載の半導体装置。
  3. 　前記平面視において、前記半導体層は矩形状であり、
    　前記平面視において、前記第１の領域は、前記半導体層の４辺のそれぞれと少なくとも一部が一致する外周を有するように設置される
    　請求項２に記載の半導体装置。
  4. 　前記平面視において、前記第２のゲートパッドは、前記第２の領域の外周辺のうち、前記第３の領域とは隣接しない２辺で形成される角部に最近接して設置される
    　請求項２に記載の半導体装置。
  5. 　前記平面視において、前記第２のゲートパッドは、前記第２の領域の外周辺が構成する角部のうち、前記ドレインパッドから最も離れた角部に最近接して設置される
    　請求項２に記載の半導体装置。
  6. 　前記半導体基板は、第１の濃度の不純物を含む第１導電型であり、
    　前記半導体層は、前記半導体基板上に接して形成された、前記第１の濃度よりも低い第２の濃度の不純物を含む、前記第１導電型の低濃度不純物層を有し
    　前記平面視において、前記半導体層の前記第３の領域に、前記第１の濃度よりも高い濃度の不純物を含み、前記共通ドレイン領域と接続する、前記第１導電型のドレイン引き上げ領域が形成され、
    　前記平面視において、前記第３の領域に内包される位置に、前記半導体層の表面に接触し、前記ドレイン引き上げ領域と接続する表面ドレイン電極が形成され、
    　前記平面視において、前記表面ドレイン電極と前記ドレイン引き上げ領域とが接続するドレインコンタクト領域の面積は、前記第３の領域の面積の１／４以下である
    　請求項１に記載の半導体装置。
  7. 　前記平面視において、前記第３の領域は長方形状であり、前記第３の領域の短辺と平行する第１の方向における前記ドレインコンタクト領域の最大幅は、前記平面視において、前記第１の方向に直交し、前記第３の領域の長辺と平行する第２の方向における、前記ドレインコンタクト領域の最大幅よりも小さく、
    　前記平面視において、前記ドレインコンタクト領域の前記第１の方向の最大幅は、前記第３の領域の短辺の長さの１／４以下である
    　請求項６に記載の半導体装置。
  8. 　前記平面視において、前記第３の領域は、前記第１の方向においてそれぞれ面積が等しい第４の領域、第５の領域、第６の領域、および、第７の領域に４等分され、
    　前記平面視において、前記第４の領域、前記第５の領域、前記第６の領域、および、前記第７の領域は、この順に、前記第１の方向に沿って、前記第１の領域と前記第３の領域との境界線から前記第２の領域と前記第３の領域との境界線まで、並んで配置され、
    　前記平面視において、前記ドレインコンタクト領域の中心は、前記第５の領域に設置される
    　請求項７に記載の半導体装置。
  9. 　前記平面視において、前記第３の領域は、前記第１の方向においてそれぞれ面積が等しい第４の領域、第５の領域、第６の領域、および、第７の領域に４等分され、
    　前記平面視において、前記第４の領域、前記第５の領域、前記第６の領域、および、前記第７の領域は、この順に、前記第１の方向に沿って、前記第１の領域と前記第３の領域との境界線から前記第２の領域と前記第３の領域との境界線まで、並んで配置され、
    　前記平面視において、前記ドレインコンタクト領域の中心は、前記第４の領域に設置される
    　請求項７に記載の半導体装置。
  10. 　前記平面視において、前記第３の領域は、前記第１の方向においてそれぞれ面積が等しい第４の領域、第５の領域、第６の領域、および、第７の領域に４等分され、
    　前記平面視において、前記第４の領域、前記第５の領域、前記第６の領域、および、前記第７の領域は、この順に、前記第１の方向に沿って、前記第１の領域と前記第３の領域との境界線から前記第２の領域と前記第３の領域との境界線まで、並んで配置され、
    　前記平面視において、前記ドレインコンタクト領域の中心は、前記第６の領域に設置される
    　請求項７に記載の半導体装置。
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