WO2025004486A1 - 積層セラミックコンデンサ - Google Patents

積層セラミックコンデンサ Download PDF

Info

Publication number
WO2025004486A1
WO2025004486A1 PCT/JP2024/013795 JP2024013795W WO2025004486A1 WO 2025004486 A1 WO2025004486 A1 WO 2025004486A1 JP 2024013795 W JP2024013795 W JP 2024013795W WO 2025004486 A1 WO2025004486 A1 WO 2025004486A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
electrode
region
laminate
multilayer ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2024/013795
Other languages
English (en)
French (fr)
Inventor
和博 西林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to CN202480037589.4A priority Critical patent/CN121263865A/zh
Publication of WO2025004486A1 publication Critical patent/WO2025004486A1/ja
Priority to US19/347,920 priority patent/US20260031274A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/35—Feed-through capacitors or anti-noise capacitors

Definitions

  • This invention relates to multilayer ceramic capacitors.
  • multilayer ceramic capacitors such as the three-terminal feed-through capacitor shown in Patent Document 1 have excellent low impedance characteristics in the high frequency band, and by increasing the number of multilayer ceramic capacitors (the number connected in parallel), it becomes possible to design low impedance circuits.
  • the impedance characteristics of a three-terminal feed-through capacitor tend to show low impedance when the current path through the second region extending from the second internal electrode to the fifth and sixth surfaces becomes shorter.
  • the current path flows closer to the edge of the internal electrode, and if the linearity of the edge of the internal electrode deteriorates due to overfiring, for example, the current path becomes longer, which may result in high impedance.
  • the main objective of this invention is to provide a multilayer ceramic capacitor that can further improve low impedance characteristics.
  • the multilayer ceramic capacitor of the present invention comprises a laminate having a first surface and a second surface that face each other in a lamination direction, a third surface and a fourth surface that face each other in a first direction perpendicular to the lamination direction, and a fifth surface and a sixth surface that face each other in a second direction perpendicular to the lamination direction and the first direction, a first external electrode arranged on the third surface of the laminate, a second external electrode arranged on the fourth surface of the laminate, a third external electrode arranged on the fifth surface of the laminate, and a fourth external electrode arranged on the sixth surface of the laminate, the laminate having an inner layer portion and
  • the multilayer ceramic capacitor has two outer layers arranged so as to sandwich the two outer layers in the stacking direction, the inner layer has an inner dielectric layer, a first inner electrode having one end in a first direction exposed on the third and fourth faces, and a second inner electrode having one end in a second direction exposed on the fifth and sixth faces, the second inner electrode has a first region
  • the second internal electrode comprises a first region disposed inside the laminate and a second region extending from the first region to the fifth and sixth surfaces, and a convex portion is disposed on at least one of the edge portions of the second region that face each other in the first direction.
  • This invention provides a multilayer ceramic capacitor that can further improve low impedance characteristics.
  • FIG. 1 is an external perspective view showing a multilayer ceramic capacitor according to the present invention
  • 1 is a front view showing a multilayer ceramic capacitor according to the present invention
  • 1 is a top view showing a multilayer ceramic capacitor according to the present invention.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 2 is a cross-sectional view taken along line VV in FIG. 1.
  • 6 is a cross-sectional view taken along line VI-VI in FIG. 4.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 8 is an enlarged view of part A in FIG. 7 .
  • FIG. 11 is a cross-sectional view showing a modified example of the second internal electrode.
  • FIG. 1 is an external perspective view of a multilayer ceramic capacitor according to the present invention.
  • Fig. 2 is a front view of a multilayer ceramic capacitor according to the present invention.
  • Fig. 3 is a top view of a multilayer ceramic capacitor according to the present invention.
  • Fig. 4 is a cross-sectional view taken along line IV-IV in Fig. 1.
  • Fig. 5 is a cross-sectional view taken along line V-V in Fig. 1.
  • Fig. 6 is a cross-sectional view taken along line VI-VI in Fig. 4.
  • Fig. 7 is a cross-sectional view taken along line VII-VII in Fig. 4.
  • Fig. 8 is an enlarged view of part A in Fig. 7.
  • the multilayer ceramic capacitor 10 comprises a laminate 12 and a plurality of external electrodes 30.
  • the laminate 12 has a first surface 12a and a second surface 12b that face the stacking direction x, a third surface 12c and a fourth surface 12d that face the first direction y that is perpendicular to the stacking direction x, and a fifth surface 12e and a sixth surface 12f that face the second direction z that is perpendicular to the stacking direction x and the first direction y.
  • the direction that connects the first surface 12a and the second surface 12b of the laminate 12 is the stacking direction x.
  • the laminate 12 has a rectangular parallelepiped shape. It is preferable that the corners and ridges of the laminate 12 are rounded. The corners are the parts where three adjacent faces of the laminate 12 intersect, and the ridges are the parts where two adjacent faces of the laminate 12 intersect. In addition, unevenness may be formed on some or all of the first face 12a and the second face 12b, the third face 12c and the fourth face 12d, and the fifth face 12e and the sixth face 12f.
  • the laminate 12 has a plurality of dielectric layers 14 and a plurality of internal electrodes 16.
  • the dielectric layers 14 include an inner dielectric layer 14a and an outer dielectric layer 14b.
  • the internal electrodes 16 have a first internal electrode 16a and a second internal electrode 16b.
  • the laminate 12 also has an inner layer portion 18, a first main surface side outer layer portion 20a located on the first surface 12a side, and a second main surface side outer layer portion 20b located on the second surface 12b side.
  • the first main surface outer layer portion 20a is located on the first surface 12a side of the laminate 12, and is an assembly of multiple outer dielectric layers 14b located between the first surface 12a and the internal electrode 16 closest to the first surface 12a.
  • the second main surface side outer layer portion 20b is located on the second surface 12b side of the laminate 12, and is an assembly of multiple outer dielectric layers 14b located between the second surface 12b and the internal electrode 16 closest to the second surface 12b.
  • the area sandwiched between the first main surface side outer layer portion 20a and the second main surface side outer layer portion 20b is the inner layer portion 18.
  • the inner layer portion 18 has a first inner electrode 16a, one end of which is exposed on the third surface 12c and the other end of which is exposed on the fourth surface 12d, a second inner electrode 16b, one end of which is exposed on the fifth surface 12e and the other end of which is exposed on the sixth surface 12f, and an inner dielectric layer 14a.
  • the dielectric layer 14 may be formed of, for example, a dielectric material.
  • a dielectric ceramic composed of a main component such as BaTiO3 , CaTiO3 , SrTiO3 , or CaZrO3 may be used as the dielectric material.
  • a subcomponent such as a Mn compound, an Fe compound, a Cr compound, a Co compound, or a Ni compound may be added to the main component.
  • the inner dielectric layer 14a and the outer dielectric layer 14b may be composed of the same dielectric material or different dielectric materials.
  • the inner dielectric layer 14a contains a large amount of CaTiO3 or CaZrO3 as a dielectric component, it is possible to make it difficult for insulation breakdown to occur between the first inner electrode 16a and the second inner electrode 16b.
  • the inner dielectric layer 14a may be mainly composed of SrTiO3 or the like.
  • the inner dielectric layer 14a is formed of a material with a high dielectric constant, for example, BaTiO3 .
  • the number of dielectric layers 14 to be stacked is not particularly limited, but is preferably 5 to 1000, including the first main surface side outer layer 20a and the second main surface side outer layer 20b.
  • the thickness of the dielectric layer 14 is preferably, for example, 0.3 ⁇ m to 6.0 ⁇ m.
  • the internal electrode 16 includes a first internal electrode 16a and a second internal electrode 16b.
  • the first internal electrode 16a is disposed on the surface of the inner dielectric layer 14a.
  • the first internal electrode 16a has a first opposing electrode portion 22a located inside the laminate 12, a first extraction electrode portion 24a connected to the first opposing electrode portion 22a and extracted to the third surface 12c, and a second extraction electrode portion 24b extracted to the fourth surface 12d.
  • the shape of the first opposing electrode portion 22a of the first internal electrode 16a is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). It may also be tapered in plan view, with an incline in either direction.
  • the shapes of the first and second extraction electrode portions 24a and 24b of the first internal electrode 16a are not particularly limited, but are preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). They may also be tapered in plan view, with an incline toward either side.
  • the second internal electrode 16b is disposed on a surface of an inner dielectric layer 14a different from the inner dielectric layer 14a on which the first internal electrode 16a is disposed.
  • the second internal electrode 16b has a second opposing electrode portion 22b that faces the first internal electrode 16a, a third extraction electrode portion 24c that is connected to the second opposing electrode portion 22b and is extended to the fifth surface 12e, and a fourth extraction electrode portion 24d that is extended to the sixth surface 12f.
  • the shape of the second opposing electrode portion 22b of the second internal electrode 16b is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). It may also be tapered in plan view, with an incline in either direction.
  • the shapes of the third extraction electrode portion 24c and the fourth extraction electrode portion 24d of the second internal electrode 16b are not particularly limited, but are preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). Also, they may be tapered in plan view with an incline toward either side.
  • the second opposing electrode portion 22b of the second internal electrode 16b is the first region 40, and the third extraction electrode portion 24c and the fourth extraction electrode portion 24d of the second internal electrode 16b are the second region 42.
  • the first region 40 of the second internal electrode 16b is a region that is disposed inside the laminate 12.
  • the second region 42 of the second internal electrode 16b is a region that is extracted from the first region 40 to the fifth surface 12e and the sixth surface 12f.
  • a first convex portion 50a protruding in the direction connecting the third surface 12c and the fourth surface 12d (first direction y) is arranged on both end edges 42a located opposite the first direction y of the second region 42.
  • a second convex portion 50b protruding in the direction connecting the third surface 12c and the fourth surface 12d (first direction y) is arranged on both end edges 42b located opposite the first direction y of the second region 42.
  • the inside of the first convex portion 40a and the second convex portion 40b form a current path, the current path from the first region 40 via the second region 42 to the external electrode 30 can be shortened. As a result, the ESL (equivalent series inductance) of the multilayer ceramic capacitor 10 can be reduced, and low impedance characteristics can be achieved.
  • the length L1 in the first direction y at the boundary between the first region 40 and the second region 42, and the maximum length L2 in the first direction y of the edge portion 42a of the first protrusion 50a can be measured, for example, by the following method.
  • the laminated ceramic capacitor 10 is polished to 1/2 of the length in the stacking direction x.
  • the polished cross section is observed, for example, using a digital microscope to view the first region 40 and the second region 42.
  • the length in the first direction y at the observed boundary between the first region 40 and the second region 42 is measured to obtain L1
  • the maximum length in the first direction y of the edge portion 42a of the first protrusion 50a is measured to obtain L2.
  • this is not limited to this, and the cross section exposed by polishing to 1/4 or 3/4 of the length in the stacking direction x of the laminated ceramic capacitor 10 may be used for measurement.
  • the intersection between the first region 40 and the second region 42 may not be a right angle.
  • the length L1 is determined based on the straight line portion along the first direction y at the edge of the first region 40.
  • the length W1 in the second direction z of the second region 42 and the length W2 in the second direction z of the edge portion 42b of the first protrusion 50a can be measured, for example, by the following method.
  • the multilayer ceramic capacitor 10 is polished to 1/2 of the length in the stacking direction x.
  • the first region 40 and the second region 42 are observed on the polished cross section, for example, using a digital microscope.
  • the length in the second direction z of the observed second region 42 is measured to obtain W1
  • the length in the second direction z of the edge portion 42b of the first protrusion 50a is measured to obtain W2.
  • this is not limited to this, and the cross section exposed by polishing to 1/4 or 3/4 of the length in the stacking direction x of the multilayer ceramic capacitor 10 may be used for measurement.
  • the intersection between the first region 40 and the second region 42 may not be a right angle.
  • the length W1 is determined based on the straight line portion along the edge of the second region 42.
  • the first convex portion 50a may be disposed on at least one of the edge portions 42a located opposite to each other in the first direction y of the second region 42 on the fifth surface 12e side of the second internal electrode 16b.
  • the second convex portion 50b may be disposed on at least one of the edge portions 42b located opposite to each other in the first direction y of the second region 42 on the sixth surface 12f side of the second internal electrode 16b.
  • the insides of the first convex portion 40a and the second convex portion 40b become a current path, so that the current path from the first region 40 to the external electrode 30 via the second region 42 can be shortened, and as a result, the ESL of the multilayer ceramic capacitor 10 can be reduced, and low impedance characteristics can be realized.
  • the first internal electrode 16a and the second internal electrode 16b can be made of an appropriate conductive material, such as metals such as Ni, Cu, Ag, Pd, and Au, or alloys containing at least one of these metals, such as Ni-Cu alloys and Ag-Pd alloys, but are not limited to these. Furthermore, the first internal electrode 16a and the second internal electrode 16b may be made of the same conductive material or different conductive materials.
  • the electric field concentration at the interface between the internal electrode 16 and the dielectric layer 14 can be alleviated, leading to improved high temperature load reliability.
  • Sn is included in only one of the internal electrodes 16, either the first internal electrode 16a or the second internal electrode 16b, it can be sufficiently effective.
  • the total number of the first internal electrodes 16a and the second internal electrodes 16b is 2 or more and 1000 or less.
  • the thickness of the first internal electrodes 16a and the second internal electrodes 16b is not particularly limited, but is preferably, for example, 0.3 ⁇ m or more and 6.0 ⁇ m or less.
  • the first opposing electrode portion 22a of the first internal electrode 16a and the second opposing electrode portion 22b of the second internal electrode 16b face each other via the inner dielectric layer 14a, forming capacitance and exhibiting the characteristics of a capacitor.
  • the laminate 12 has sides (W gaps) 26a, 26b of the laminate 12 that are located between one end in the second direction z of the first opposing electrode portion 22a of the first internal electrode 16a and the second opposing electrode portion 22b of the second internal electrode 16b and the fifth surface 12e, and between one end in the second direction z of the first opposing electrode portion 22a of the first internal electrode 16a and the second opposing electrode portion 22b of the second internal electrode 16b and the sixth surface 12f, and that include the third extraction electrode portion 24c and the fourth extraction electrode portion 24d of the second internal electrode 16b.
  • the laminate 12 also has ends (L gaps) 28a, 28b of the laminate 12 that are located between one end in the first direction y of the first opposing electrode portion 22a of the first internal electrode 16a and the second opposing electrode portion 22b of the second internal electrode 16b and the third surface 12c, and between one end in the first direction y of the first opposing electrode portion 22a of the first internal electrode 16a and the second opposing electrode portion 22b of the second internal electrode 16b and the fourth surface 12d, and that include the first extraction electrode portion 24a and the second extraction electrode portion 24b of the first internal electrode 16a.
  • the external electrodes 30 include a plurality of external electrodes 30 connected to the first internal electrode 16a and the second internal electrode 16b.
  • the external electrodes 30 include a first external electrode 30a, a second external electrode 30b, a third external electrode 30c, and a fourth external electrode 30d.
  • the first external electrode 30a is disposed on the third surface 12c and is connected to the first internal electrode 16a.
  • the first external electrode 30a may also be disposed on a portion of the first surface 12a, a portion of the second surface 12b, a portion of the fifth surface 12e, and a portion of the sixth surface 12f.
  • the second external electrode 30b is disposed on the fourth surface 12d and is connected to the first internal electrode 16a.
  • the second external electrode 30b may also be disposed on a portion of the first surface 12a, a portion of the second surface 12b, a portion of the fifth surface 12e, and a portion of the sixth surface 12f.
  • the third external electrode 30c is disposed on the fifth surface 12e and is connected to the second internal electrode 16b.
  • the third external electrode 30c may also be disposed on a portion of the first surface 12a and a portion of the second surface 12b.
  • the fourth external electrode 30d is disposed on the sixth surface 12f and is connected to the second internal electrode 16b.
  • the fourth external electrode 30d may also be disposed on a portion of the first surface 12a and a portion of the second surface 12b.
  • first external electrode 30a, the second external electrode 30b, the third external electrode 30c, and the fourth external electrode 30d each have a base electrode layer 32, a lower plating layer 34, and an upper plating layer 36.
  • the first external electrode 30a preferably has a first base electrode layer 32a, a first lower plating layer 34a, and a first upper plating layer 36a.
  • the second external electrode 30b preferably has a second base electrode layer 32b, a second lower plating layer 34b, and a second upper plating layer 36b.
  • the third external electrode 30c preferably has a third base electrode layer 32c, a third lower plating layer 34c, and a third upper plating layer 36c.
  • the fourth external electrode 30d preferably has a fourth base electrode layer 32d, a fourth lower plating layer 34d, and a fourth upper plating layer 36d.
  • the base electrode layer 32 includes at least one selected from a baked layer, a conductive resin layer, a thin film layer, etc.
  • the baked layer contains a metal component and a glass component.
  • the glass component contains at least one selected from B, Si, Ba, Mg, Al, Li, etc.
  • the metal component of the baked layer contains at least one selected from Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the baked layer may be a multi-layer structure.
  • the baked layer is formed by applying a conductive paste containing a glass component and a metal component to the laminate 12 and baking it.
  • the baked layer may be formed by simultaneously baking a laminated chip having an internal electrode 16 and a dielectric layer 14 and a conductive paste applied to the laminated chip, or may be formed by baking a laminated chip having an internal electrode 16 and a dielectric layer 14 to obtain a laminate 12, and then applying and baking a conductive paste.
  • a laminated chip having an internal electrode 16 and a dielectric layer 14 and a conductive paste applied to the laminated chip are simultaneously baked, it is preferable to add a dielectric component instead of the glass component, or to add both to form the baked layer.
  • the thickness (end face center thickness) in the first direction y connecting the third surface 12c and the fourth surface 12d of the first baked layer and the second baked layer at the center of the stacking direction x connecting the first surface 12a and the second surface 12b of the first baked layer and the second baked layer located on the third surface 12c and the fourth surface 12d is preferably, for example, 5 ⁇ m or more and 55 ⁇ m or less.
  • the thickness in the stacking direction x connecting the first surface 12a and the second surface 12b of the first baked layer and the second baked layer at the center of the first direction y connecting the third surface 12c and the fourth surface 12d of the first baked layer and the second baked layer located on the first surface 12a or the second surface 12b is preferably, for example, 1 ⁇ m or more and 30 ⁇ m or less.
  • the conductive resin layer may be disposed on the baked layer so as to cover the baked layer, or may be disposed directly on the laminate 12 without providing a baked layer.
  • the conductive resin layer may completely cover the baked layer, or may cover only a portion of the baked layer.
  • the conductive resin layer may be multiple layers.
  • the conductive resin layer contains a thermosetting resin and a metal. Because the conductive resin layer contains a thermosetting resin, it is more flexible than, for example, a baked layer made of a plating film or a baked conductive paste. Therefore, even if the multilayer ceramic capacitor 10 is subjected to a physical shock or a shock caused by a thermal cycle, the conductive resin layer functions as a buffer layer and can prevent cracks in the multilayer ceramic capacitor 10.
  • the metal contained in the conductive resin layer can be Ag, Cu, Ni, Sn, Bi or an alloy containing these. It is also possible to use a metal powder with an Ag-coated surface. When using a metal powder with an Ag-coated surface, it is preferable to use Cu, Ni, Sn, Bi or an alloy powder of these.
  • the reason for using Ag conductive metal powder as the conductive metal is that Ag has the lowest resistivity of all metals, making it suitable as an electrode material, and because Ag is a precious metal, it does not oxidize and has high weather resistance. In addition, it is possible to make the base metal less expensive while maintaining the above-mentioned properties of Ag.
  • the metal contained in the conductive resin layer may be Cu or Ni that has been subjected to an anti-oxidation treatment.
  • the metal contained in the conductive resin layer may be a metal powder whose surface is coated with Sn, Ni, or Cu.
  • Ag, Cu, Ni, Sn, Bi, or an alloy powder of these metals it is preferable to use Ag, Cu, Ni, Sn, Bi, or an alloy powder of these metals.
  • the metal contained in the conductive resin layer is mainly responsible for the electrical conductivity of the conductive resin layer. Specifically, when the conductive fillers come into contact with each other, an electrical path is formed inside the conductive resin layer.
  • the metal contained in the conductive resin layer can be spherical or flat, but it is preferable to use a mixture of spherical metal powder and flat metal powder.
  • thermosetting resins such as epoxy resin, phenolic resin, urethane resin, silicone resin, polyimide resin, etc.
  • epoxy resin which has excellent heat resistance, moisture resistance, adhesion, etc., is one of the most suitable resins.
  • the conductive resin layer preferably contains a curing agent in addition to the thermosetting resin.
  • a curing agent in addition to the thermosetting resin.
  • various known compounds such as phenol-based, amine-based, acid anhydride-based, imidazole-based, active ester-based, and amide-imide-based compounds can be used as the curing agent for the epoxy resin.
  • the thickest part of the conductive resin layer is preferably, for example, 5 ⁇ m or more and 50 ⁇ m or less.
  • the thin film layer may be formed on the surface of the laminate 12.
  • the thin film layer is formed by a thin film formation method such as a sputtering method or a vapor deposition method.
  • the thin film layer is a layer of 1 ⁇ m or less in which metal particles are deposited.
  • the lower layer plating layer 34 includes a first lower layer plating layer 34a arranged to cover the first lower electrode layer 32a, a second lower layer plating layer 34b arranged to cover the second lower electrode layer 32b, a third lower layer plating layer 34c arranged to cover the third lower electrode layer 32c, and a fourth lower layer plating layer 34d arranged to cover the fourth lower electrode layer 32d.
  • the lower plating layer 34 contains, for example, at least one selected from Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the lower plating layer 34 is preferably Ni-plated. If the lower plating layer 34 is Ni-plated, the base electrode layer 32 can be prevented from being eroded by solder when mounting the multilayer ceramic capacitor 10.
  • the thickness of the lower plating layer 34 is, for example, 1 ⁇ m or more and 10 ⁇ m or less.
  • the upper layer plating layer 36 includes a first upper layer plating layer 36a arranged to cover the first lower layer plating layer 34a, a second upper layer plating layer 36b arranged to cover the second lower layer plating layer 34b, a third upper layer plating layer 36c arranged to cover the third lower layer plating layer 34c, and a fourth upper layer plating layer 36d arranged to cover the fourth lower layer plating layer 34d.
  • the upper plating layer 36 contains, for example, at least one selected from Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the upper plating layer 36 is preferably Sn-plated. If the upper plating layer 36 is Sn-plated, the wettability of the solder when mounting the multilayer ceramic capacitor 10 is improved, making mounting easier.
  • the thickness of the upper plating layer 36 is, for example, 1 ⁇ m or more and 10 ⁇ m or less.
  • the dimension in the first direction y of the multilayer ceramic capacitor 10 including the laminate 12 and the external electrode 30 is defined as the L dimension.
  • the L dimension is preferably 0.51 mm or more and 0.69 mm or less.
  • the dimension in the second direction z of the multilayer ceramic capacitor 10 including the laminate 12 and the external electrode 30 is defined as the W dimension.
  • the W dimension is preferably 0.21 mm or more and 0.39 mm or less.
  • the dimension in the stacking direction x of the multilayer ceramic capacitor 10 including the laminate 12 and the external electrode 30 is defined as the T dimension.
  • the T dimension is preferably 0.05 mm or more and 0.55 mm or less.
  • the first convex portion 50a protruding in the first direction y is arranged on both end edges 42a located opposite the first direction y of the second region 42 on the fifth surface 12e side of the second internal electrode 16b
  • the second convex portion 50b protruding in the first direction y is arranged on both end edges 42b located opposite the first direction y of the second region 42 on the sixth surface 12f side of the second internal electrode 16b.
  • the end edges of the internal electrode 16 will have an irregular shape, but the insides of the first convex portion 40a and the second convex portion 40b will be current paths, so that the current path from the first region 40 to the external electrode 30 via the second region 42 can be shortened, thereby reducing the ESL of the multilayer ceramic capacitor 10 and achieving low impedance characteristics.
  • the conductive paste for the dielectric sheet and the internal electrodes contains a binder and a solvent. Known binders and solvents can be used.
  • a conductive paste for the internal electrodes is printed in a predetermined pattern on the dielectric sheet by, for example, inkjet printing, screen printing, or gravure printing.
  • a dielectric sheet on which a pattern of the first internal electrode is formed and a dielectric sheet on which a pattern of the second internal electrode is formed are prepared.
  • a pattern that becomes the first convex portion 50a is formed on both end edges 42a of the second region 42 (third lead electrode portion 24c) of the second internal electrode 16b
  • a pattern that becomes the second convex portion 50b is formed on both end edges 42b of the second region 42 (fourth lead electrode portion 24d) of the second internal electrode 16b.
  • the patterns of the first convex portion 50a and the second convex portion 50b by controlling printing using inkjet printing. After that, the sheet on which the first internal electrode is printed and the sheet on which the second internal electrode is printed are laminated to form the portion that becomes the inner layer portion 18.
  • a predetermined number of dielectric sheets that do not have an internal electrode pattern printed on them are stacked to form the portion that will become the first main surface outer layer 20a on the first surface 12a side.
  • the portion that will become the inner layer 18 prepared above is stacked, and a predetermined number of dielectric sheets that do not have an internal electrode pattern printed on them are stacked on top of the portion that will become the inner layer 18 to form the portion that will become the second main surface outer layer 20b on the second surface 12b side.
  • the laminated sheet is pressed in the stacking direction using a means such as a hydrostatic press to create a laminated block.
  • the laminated block is cut to a predetermined size to cut out laminated chips.
  • the corners and edges of the laminated chips may be rounded by barrel polishing or the like.
  • the firing temperature depends on the ceramic and internal electrode materials, but is preferably 900°C or higher and 1400°C or lower.
  • the first base electrode layer 32a of the first external electrode 30a and the second base electrode layer 32b of the second external electrode 30b are formed on the third surface 12c and the fourth surface 12d of the laminate 12 obtained by firing.
  • the third base electrode layer 32c of the third external electrode 30c and the fourth base electrode layer 32d of the fourth external electrode 30d are formed on the fifth surface 12e and the sixth surface 12f of the laminate 12 obtained by firing.
  • a conductive paste containing a glass component and a metal component is applied, and then a baking process is performed to form the base electrode layer 32.
  • the third base electrode layer 32c of the third external electrode 30c and the fourth base electrode layer 32d of the fourth external electrode 30d are formed on the fifth surface 12e and the sixth surface 12f of the laminate 12 obtained by firing.
  • various methods can be used to form the third base electrode layer 32c and the fourth base electrode layer 32d.
  • a method can be used in which a conductive paste is extruded through a slit and applied.
  • the third base electrode layer 32c and the fourth base electrode layer 32d can be formed not only on the fifth surface 12e and the sixth surface 12f, but also on a part of the first surface 12a and a part of the second surface 12b.
  • roller transfer method when the third base electrode layer 32c and the fourth base electrode layer 32d are formed not only on the fifth surface 12e and the sixth surface 12f but also on a part of the first surface 12a and a part of the second surface 12b, it is possible to form the third base electrode layer 32c and the fourth base electrode layer 32d on a part of the first surface 12a and a part of the second surface 12b by increasing the pressing pressure during the roller transfer.
  • the first base electrode layer 32a of the first external electrode 30a and the second base electrode layer 32b of the second external electrode 30b are formed on the third surface 12c and the fourth surface 12d of the laminate 12 obtained by firing.
  • various methods can be used to form the first base electrode layer 32a and the second base electrode layer 32b.
  • a method such as dipping, they can be formed so as to extend not only to the third surface 12c and the fourth surface 12d, but also to a part of the first surface 12a, a part of the second surface 12b, a part of the fifth surface 12e, and a part of the sixth surface 12f.
  • the third base electrode layer 32c and the fourth base electrode layer 32d are fired, and then the first base electrode layer 32a and the second base electrode layer 32b are fired.
  • the first base electrode layer 32a and the second base electrode layer 32b, and the third base electrode layer 32c and the fourth base electrode layer 32d may be fired simultaneously.
  • the conductive resin layer can be formed by the following method.
  • the conductive resin layer may be formed on the surface of the baked layer, or the conductive resin layer may be formed directly on the laminate without forming a baked layer.
  • the conductive resin layer is formed by applying a conductive resin paste containing a thermosetting resin and a metal onto a baking layer or a laminate, and then performing a heat treatment at a temperature of 250°C to 550°C to thermally cure the resin and form a conductive resin layer.
  • the atmosphere during the heat treatment is preferably a N2 atmosphere.
  • the conductive resin paste can be applied using a method similar to the method for forming the base electrode layer 32 as a baked layer, such as a method of applying the conductive paste by extruding it through a slit or a roller transfer method.
  • a lower plating layer 34 is formed on the base electrode layer 32 and on the surface of the laminate 12, and an upper plating layer 36 is formed to cover the lower plating layer 34. More specifically, a Ni plating layer is formed on the base electrode layer 32 as the lower plating layer 34. Then, a Sn plating layer is formed on the surface of the lower plating layer 34 as the upper plating layer 36. Either electrolytic plating or electroless plating may be used for plating. However, electroless plating has the disadvantage that pretreatment with a catalyst or the like is required to improve the plating deposition rate, which complicates the process. Therefore, it is usually preferable to use electrolytic plating.
  • the multilayer ceramic capacitor 10 shown in Figure 1 can be manufactured.
  • Multilayer ceramic capacitors were fabricated according to the above manufacturing method, and were evaluated based on the ESL measurement results and the occurrence of delamination. As examples, multilayer ceramic capacitors with the following specifications were prepared. As shown in Table 1, the samples prepared in Examples 1 to 6 had different maximum lengths L2 in the first direction y from the edge 42a of the first protrusion 50a. As a comparative example, a multilayer ceramic capacitor was prepared in which no protrusions were formed on both end edges 42a, 42b of the second region of the second internal electrode.
  • Multilayer ceramic capacitors used in the examples and comparative examples (a) Dimensions of multilayer ceramic capacitors (i) Dimension in lamination direction x (T): 0.30 ⁇ 0.09 mm (ii) Dimension in the first direction y (L): 0.60 ⁇ 0.09 mm (iii) Dimension in second direction z (W): 0.30 ⁇ 0.09 mm (b) Main component of dielectric layer: BaTiO3 (c) Main component of internal electrode: Ni (d) Capacitance: 1 ⁇ F (e) Structure of external electrodes (i) Base electrode layer: baked layer containing conductive metal (Cu) and glass component (ii) Lower plating layer: Ni plating layer (iii) Upper plating layer: Sn plating layer
  • the ESL value of the multilayer ceramic capacitor in the comparative example was used as a reference
  • the ESL value of the multilayer ceramic capacitor in the comparative example having an ESL value of 2 pH or more was used as a reference
  • the ESL value of the multilayer ceramic capacitor in the comparative example was determined to be improved.
  • Table 1 shows the results of measuring the ESL of the multilayer ceramic capacitors produced in the examples and comparative examples, and the results of checking whether delamination occurred.
  • the present invention relates to a multilayer ceramic capacitor, which can be used as a multilayer ceramic capacitor with improved low impedance characteristics.
  • Multilayer ceramic capacitor 12 Laminate 12a First surface 12b Second surface 12c Third surface 12d Fourth surface 12e Fifth surface 12f Sixth surface 14 Dielectric layer 14a Inner dielectric layer 14b Outer dielectric layer 16 Internal electrode 16a First internal electrode 16b Second internal electrode 18 Internal layer portion 20a First main surface side outer layer portion 20b Second main surface side outer layer portion 22a First opposing electrode portion 22b Second opposing electrode portion 24a First lead electrode portion 24b Second lead electrode portion 24c Third lead electrode portion 24d Fourth lead electrode portion 26a, 26b Side portion of laminate (W gap) 28a, 28b Ends of stack (L gap) 30 External electrode 30a First external electrode 30b Second external electrode 30c Third external electrode 30d Fourth external electrode 32 Base electrode layer 32a First base electrode layer 32b Second base electrode layer 32c Third base electrode layer 32d Fourth base electrode layer 34 Base plating layer 34a First base plating layer 34b Second base plating layer 34c Third base plating layer 34d Fourth base plating layer 36 Top plating layer 36a First top plating layer 36b

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

より低インピーダンス特性を向上させうる積層セラミックコンデンサを提供すること。　本発明に係る積層セラミックコンデンサは、積層方向ｘに相対する第１の面１２ａ及び第２の面１２ｂと、積層方向ｘに直交する第１の方向ｙに相対する第３の面１２ｃ及び第４の面１２ｄと、積層方向ｘ及び第１の方向ｙに直交する第２の方向ｚに相対する第５の面１２ｅ及び第６の面１２ｆとを有する積層体１２と、積層体１２の第３の面１２ｃ上に配置された第１の外部電極３０ａと、積層体１２の第４の面１２ｄ上に配置された第２の外部電極３０ｂと、積層体１２の第５の面１２ｅ上に配置された第３の外部電極３０ｃと、積層体１２の第６の面１２ｆ上に配置された第４の外部電極３０ｄとを備え、積層体１２は、内層部１８と、内層部１８を積層方向ｘに挟み込むように配置された２つの外層部２０ａ，２０ｂとを備え、内層部１８は、内層誘電体層１４ａと、第３の面１２ｃ及び第４の面１２ｄに第１の方向ｙの一端が露出された第１の内部電極１６ａと、第５の面１２ｅ及び第６の面１２ｆに第２の方向ｚの一端が露出された第２の内部電極１６ｂとを備える。第２の内部電極１６ｂは、積層体１２の内部に配置された第１の領域４０と、第１の領域４０から第５の面１２ｅ及び第６の面１２ｆに引き出された第２の領域４２とを備え、第２の領域４２の第１の方向ｙに対向して位置する端縁部のうち少なくとも一方には凸部５０ａ，５０ｂが配置されていることを特徴とする。

Description

積層セラミックコンデンサ
　この発明は、積層セラミックコンデンサに関する。
　近年、電子機器の小型化が進んでいる。また、電子機器に搭載される電子部品数が増加している。中でも、特許文献１に示す３端子貫通型コンデンサのような積層セラミックコンデンサは、高周波数帯での低インピーダンス特性に優れており、積層セラミックコンデンサの員数（並列接続される個数）を増加させることで低インピーダンス回路設計が可能となる。
特開２００５－４４８７１号公報
　しかしながら、３端子貫通型コンデンサのインピーダンス特性は、第２の内部電極から第５の面および第６の面に引き出される第２の領域を流れる電流経路が短くなると、低インピーダンスを示す傾向にある。一方、高周波数帯になってくると、電流経路は、より内部電極の縁側を流れるため、例えば、過焼成によって内部電極の縁部の直線性が悪くなると、電流経路として長くなることから、インピーダンスが高くなってしまう恐れがあった。
　それゆえに、この発明の主たる目的は、より低インピーダンス特性を向上させうる積層セラミックコンデンサを提供することである。
　この発明に係る積層セラミックコンデンサは、積層方向に相対する第１の面及び第２の面と、積層方向に直交する第１の方向に相対する第３の面及び第４の面と、積層方向及び第１の方向に直交する第２の方向に相対する第５の面及び第６の面とを有する積層体と、積層体の前記第３の面上に配置された第１の外部電極と、積層体の第４の面上に配置された第２の外部電極と、積層体の第５の面上に配置された第３の外部電極と、積層体の第６の面上に配置された第４の外部電極とを備え、積層体は、内層部と、内層部を積層方向に挟み込むように配置された２つの外層部とを備え、内層部が、内層誘電体層と、第３の面及び第４の面に第１の方向の一端が露出された第１の内部電極と、第５の面及び第６の面に第２の方向の一端が露出された第２の内部電極とを備え、第２の内部電極が、積層体の内部に配置された第１の領域と、第１の領域から第５の面及び第６の面に引き出された第２の領域とを備え、第２の領域の第１の方向に対向して位置する端縁部のうち少なくとも一方には凸部が配置されている、積層セラミックコンデンサである。
　この発明に係る積層セラミックコンデンサによれば、第２の内部電極が、積層体の内部に配置された第１の領域と、第１の領域から第５の面及び第６の面に引き出された第２の領域とを備え、第２の領域の第１の方向に対向して位置する端縁部のうち少なくとも一方には凸部が配置されているので、内部電極の端縁部における不規則な形状に影響されることなく、特に、第１の領域から第２の領域を介して外部電極までの電流経路を短く設定することができることから、積層セラミックコンデンサの低インピーダンス特性をより向上させることができる。
　この発明によれば、より低インピーダンス特性を向上させうる積層セラミックコンデンサを提供する。
　この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
本発明に係る積層セラミックコンデンサを示す外観斜視図である。 本発明に係る積層セラミックコンデンサを示す正面図である。 本発明に係る積層セラミックコンデンサを示す上面図である。 図１に係る線ＩＶ－ＩＶにおける断面図である。 図１に係る線Ｖ－Ｖにおける断面図である。 図４に係る線ＶＩ－ＶＩにおける断面図である。 図４に係る線ＶＩＩ－ＶＩＩにおける断面図である。 図７におけるＡ部拡大図である。 第２の内部電極の変形例を示す断面図である。
１．積層セラミックコンデンサ
　本発明に係る積層セラミックコンデンサ１０について説明する。図１は、本発明に係る積層セラミックコンデンサを示す外観斜視図である。図２は、本発明に係る積層セラミックコンデンサを示す正面図である。図３は、本発明に係る積層セラミックコンデンサを示す上面図である。図４は、図１に係る線ＩＶ－ＩＶにおける断面図である。図５は、図１に係る線Ｖ－Ｖにおける断面図である。図６は、図４に係る線ＶＩ－ＶＩにおける断面図である。図７は、図４に係る線ＶＩＩ－ＶＩＩにおける断面図である。図８は、図７におけるＡ部拡大図である。
　積層セラミックコンデンサ１０は、積層体１２と、複数の外部電極３０と、を備える。
　積層体１２は、積層方向ｘに相対する第１の面１２ａ及び第２の面１２ｂと、積層方向ｘに直交する第１の方向ｙに相対する第３の面１２ｃ及び第４の面１２ｄと、積層方向ｘ及び第１の方向ｙに直交する第２の方向ｚに相対する第５の面１２ｅ及び第６の面１２ｆとを有する。積層体１２の第１の面１２ａ及び第２の面１２ｂ同士を結ぶ方向が積層方向ｘである。
　積層体１２は、直方体形状を有している。また、積層体１２は、角部及び稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体１２の隣接する３面が交わる部分のことであり、稜線部とは、積層体１２の隣接する２面が交わる部分のことである。また、第１の面１２ａ及び第２の面１２ｂ、第３の面１２ｃ及び第４の面１２ｄ、ならびに第５の面１２ｅ及び第６の面１２ｆの一部又は全部に凹凸などが形成されていてもよい。
　積層体１２は、複数の誘電体層１４と複数の内部電極１６とを有する。誘電体層１４は、内層誘電体層１４ａと外層誘電体層１４ｂとを含む。また、内部電極１６は、第１の内部電極１６ａと第２の内部電極１６ｂとを有する。
　また、積層体１２は内層部１８と、第１の面１２ａ側に位置する第１の主面側外層部２０ａと、第２の面１２ｂ側に位置する第２の主面側外層部２０ｂと、を有する。
　第１の主面側外層部２０ａは、積層体１２の第１の面１２ａ側に位置し、第１の面１２ａと、最も第１の面１２ａに近い内部電極１６との間に位置する複数の外層誘電体層１４ｂの集合体である。
　第２の主面側外層部２０ｂは、積層体１２の第２の面１２ｂ側に位置し、第２の面１２ｂと、最も第２の面１２ｂに近い内部電極１６との間に位置する複数の外層誘電体層１４ｂの集合体である。
　そして、第１の主面側外層部２０ａ及び第２の主面側外層部２０ｂに挟まれた領域が内層部１８である。
　内層部１８は、第３の面１２ｃに一端が露出され、もう一端が第４の面１２ｄに露出された第１の内部電極１６ａと、第５の面１２ｅに一端が露出され、もう一端が第６の面１２ｆに露出された第２の内部電極１６ｂと、内層誘電体層１４ａとを有している。
　誘電体層１４の材料としては、例えば、誘電体材料により形成することができる。誘電体材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。また、内層誘電体層１４ａ及び外層誘電体層１４ｂは、同じ誘電体材料により構成していてもよく、異なる誘電体材料により構成していてもよい。
　内層誘電体層１４ａは、例えば、誘電体成分としてＣａＴｉＯ3やＣａＺｒＯ3を多く含むと第１の内部電極１６ａと第２の内部電極１６ｂとの間で発生する絶縁破壊を起きにくくすることができる。また、これに限定されず、内層誘電体層１４ａは、ＳｒＴｉＯ3などを主成分とすることもできる。これとは別に積層セラミックコンデンサ１０の容量を高くするためには誘電率の高い材料、例えば、ＢａＴｉＯ3などで形成されることが好ましい。
　積層される誘電体層１４の枚数は、特に限定されないが、第１の主面側外層部２０ａ及び第２の主面側外層部２０ｂを含めて５枚以上１０００枚以下であることが好ましい。また、誘電体層１４の厚みは、例えば０．３μｍ以上６．０μｍ以下であることが好ましい。
（内部電極）
　内部電極１６は、第１の内部電極１６ａ及び第２の内部電極１６ｂを有する。
　第１の内部電極１６ａは、内層誘電体層１４ａの表面に配置される。第１の内部電極１６ａは、積層体１２の内部に位置する第１の対向電極部２２ａと、第１の対向電極部２２ａに接続され、第３の面１２ｃに引き出される第１の引出電極部２４ａと、第４の面１２ｄに引き出される第２の引出電極部２４ｂとを有している。
　第１の内部電極１６ａの第１の対向電極部２２ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第１の内部電極１６ａの第１の引出電極部２４ａ及び第２の引出電極部２４ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第２の内部電極１６ｂは、第１の内部電極１６ａが配置される内層誘電体層１４ａと異なる内層誘電体層１４ａの表面に配置される。第２の内部電極１６ｂは、第１の内部電極１６ａと対向する第２の対向電極部２２ｂと、第２の対向電極部２２ｂに接続され、第５の面１２ｅに引き出される第３の引出電極部２４ｃと、第６の面１２ｆに引き出される第４の引出電極部２４ｄとを有している。
　第２の内部電極１６ｂの第２の対向電極部２２ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第２の内部電極１６ｂの第３の引出電極部２４ｃ及び第４の引出電極部２４ｄの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第２の内部電極１６ｂの第２の対向電極部２２ｂを第１の領域４０とし、第２の内部電極１６ｂの第３の引出電極部２４ｃ及び第４の引出電極部２４ｄを第２の領域４２とする。言い換えると、第２の内部電極１６ｂの第１の領域４０は、積層体１２の内部に配置される領域である。また、第２の内部電極１６ｂの第２の領域４２は、第１の領域４０から第５の面１２ｅ及び第６の面１２ｆに引き出された領域である。
　第２の内部電極１６ｂの第５の面１２ｅ側において、第２の領域４２の第１の方向ｙに対向して位置する両端縁部４２ａには、第３の面１２ｃと第４の面１２ｄとを結ぶ方向（第１の方向ｙ）に突起している第１の凸部５０ａが配置される。
　同様に、第２の内部電極１６ｂの第６の面１２ｆ側において、第２の領域４２の第１の方向ｙに対向して位置する両端縁部４２ｂには、第３の面１２ｃと第４の面１２ｄとを結ぶ方向（第１の方向ｙ）に突起している第２の凸部５０ｂが配置される。
　以上の構成により、内部電極１６が過焼結されたとしても、内部電極１６の端縁部は不規則な形状となるが、第１の凸部４０ａおよび第２の凸部４０ｂの内側が電流経路となるため、第１の領域４０から第２の領域４２を介した外部電極３０までの電流経路を短くすることができ、その結果、積層セラミックコンデンサ１０のＥＳＬ（等価直列インダクタンス）を低下させることができ、低インピーダンス特性を実現することができる。
　図８に示すように、第１の領域４０と第２の領域４２との境界部分における第１の方向ｙの長さをＬ１とし、第１の凸部５０ａの端縁部４２ａの第１の方向ｙの最大長さをＬ２としたとき、０．０３Ｌ１≦Ｌ２≦０．１９Ｌ１の条件を満たすことが好ましい。同様に、図示しないが、第１の領域４０と第２の領域４２との境界部分における第１の方向ｙの長さをＬ１とし、第２の凸部５０ｂの端縁部４２ｂの第１の方向ｙの最大長さをＬ２としたとき、０．０３Ｌ１≦Ｌ２≦０．１９Ｌ１の条件を満たすことが好ましい。これにより、積層される誘電体層１４間における第２の内部電極１６ｂの第２の領域４２付近のデラミネーションの発生を抑制することができ、かつ、積層セラミックコンデンサ１０に対して十分な低ＥＳＬの効果を得ることができる。
　ここで、第１の領域４０と第２の領域４２との境界部分における第１の方向ｙの長さＬ１、および第１の凸部５０ａの端縁部４２ａの第１の方向ｙの最大長さＬ２は、例えば以下のような方法で測定することができる。積層セラミックコンデンサ１０の積層方向ｘの長さの１／２まで研磨する。研磨した断面において、例えば、デジタルマイクロスコープを用いて第１の領域４０および第２の領域４２を観察する。そして、観察された第１の領域４０と第２の領域４２との境界部分における第１の方向ｙの長さを測定してＬ１が得られ、第１の凸部５０ａの端縁部４２ａの第１の方向ｙの最大長さを測定してＬ２が得られる。なお、これに限らず、積層セラミックコンデンサ１０の積層方向ｘの長さの１／４や３／４まで研磨して露出された断面を測定に用いてもよい。
　なお、第２の内部電極１６ｂを形成する際に、印刷の精度によっては、第１の領域４０と第２の領域４２との交点が直角でない場合がある。その場合、長さＬ１は、第１の領域４０の部分の端縁における第１の方向ｙに沿った直線部分を基準に定められる。
　また、図８に示すように、第２の領域４２における第２の方向ｚの長さをＷ１とし、第１の凸部５０ａの端縁部４２ｂにおける第２の方向ｚの長さをＷ２としたとき、０．１５Ｗ１≦Ｗ２≦０．９５Ｗ１の条件を満たすことが好ましい。同様に、図示しないが、第２の領域４２における第２の方向ｚの長さをＷ１とし、第２の凸部５０ｂの端縁部４２ｂにおける第２の方向ｚの長さをＷ２としたとき、０．１５Ｗ１≦Ｗ２≦０．９５Ｗ１の条件を満たすことが好ましい。これにより、積層される誘電体層１４間における第２の内部電極１６ｂの第２の領域４２付近のデラミネーションの発生をより確実に抑制することができ、かつ、積層セラミックコンデンサ１０に対して十分な低ＥＳＬの効果を得ることができる。
　ここで、第２の領域４２における第２の方向ｚの長さＷ１、および第１の凸部５０ａの端縁部４２ｂにおける第２の方向ｚの長さＷ２は、例えば以下のような方法で測定することができる。積層セラミックコンデンサ１０の積層方向ｘの長さの１／２まで研磨する。研磨した断面において、例えば、デジタルマイクロスコープを用いて第１の領域４０および第２の領域４２を観察する。そして、観察された第２の領域４２における第２の方向ｚの長さを測定してＷ１が得られ、第１の凸部５０ａの端縁部４２ｂにおける第２の方向ｚの長さを測定してＷ２が得られる。なお、これに限らず、積層セラミックコンデンサ１０の積層方向ｘの長さの１／４や３／４まで研磨して露出された断面を測定に用いてもよい。
　なお、第２の内部電極１６ｂを形成する際に、印刷の精度によっては、第１の領域４０と第２の領域４２との交点が直角でない場合がある。その場合、長さＷ１は、第２の領域４２の部分の端縁に沿った直線部分を基準に定められる。
　なお、図９に示すように、第１の凸部５０ａは、第２の内部電極１６ｂの第５の面１２ｅ側において、第２の領域４２の第１の方向ｙにそれぞれ対向して位置する端縁部４２ａのうち少なくとも一方の端縁部４２ａに配置されていてもよい。同様に、第２の凸部５０ｂは、第２の内部電極１６ｂの第６の面１２ｆ側において、第２の領域４２の第１の方向ｙにそれぞれ対向して位置する端縁部４２ｂのうち少なくとも一方の端縁部４２ｂに配置されていてもよい。このような構成においても、第１の凸部４０ａおよび第２の凸部４０ｂの内側が電流経路となるため、第１の領域４０から第２の領域４２を介した外部電極３０までの電流経路を短くすることができ、その結果、積層セラミックコンデンサ１０のＥＳＬを低下させることができ、低インピーダンス特性を実現することができる。
　第１の内部電極１６ａ及び第２の内部電極１６ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ及びＡｕなどの金属や、Ｎｉ－Ｃｕ合金、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができるが、これに限定されない。また、第１の内部電極１６ａ及び第２の内部電極１６ｂは、同じ導電材料により構成していてもよく、異なる導電材料により構成していてもよい。
　また、第１の内部電極１６ａ及び第２の内部電極１６ｂにＳｎを含むことで内部電極１６と誘電体層１４との界面への電界集中を緩和でき、高温負荷信頼性向上に繋がる。このとき、Ｓｎは、第１の内部電極１６ａ及び第２の内部電極１６ｂのいずれか片方の内部電極１６のみに含まれていても十分に効果を発揮することができる。
　また、第１の内部電極１６ａ及び第２の内部電極１６ｂの枚数は、合わせて２枚以上１０００枚以下であることが好ましい。また、第１の内部電極１６ａ及び第２の内部電極１６ｂの厚みは、特に限定されないが、例えば、０．３μｍ以上６．０μｍ以下であることが好ましい。
　本実施の形態では、第１の内部電極１６ａの第１の対向電極部２２ａ及び第２の内部電極１６ｂの第２の対向電極部２２ｂ同士が内層誘電体層１４ａを介して対向することにより容量が形成され、コンデンサの特性が発現する。
　なお、積層体１２は、第１の内部電極１６ａの第１の対向電極部２２ａ及び第２の内部電極１６ｂの第２の対向電極部２２ｂの第２の方向ｚの一端と第５の面１２ｅとの間、及び第１の内部電極１６ａの第１の対向電極部２２ａ及び第２の内部電極１６ｂの第２の対向電極部２２ｂの第２の方向ｚの一端と第６の面１２ｆとの間に位置し、第２の内部電極１６ｂの第３の引出電極部２４ｃ及び第４の引出電極部２４ｄを含む積層体１２の側部（Ｗギャップ）２６ａ，２６ｂを有する。
　また、積層体１２は、第１の内部電極１６ａの第１の対向電極部２２ａ及び第２の内部電極１６ｂの第２の対向電極部２２ｂの第１の方向ｙの一端と第３の面１２ｃとの間、及び第１の内部電極１６ａの第１の対向電極部２２ａ及び第２の内部電極１６ｂの第２の対向電極部２２ｂの第１の方向ｙの一端と第４の面１２ｄとの間に位置し、第１の内部電極１６ａの第１の引出電極部２４ａ及び第２の引出電極部２４ｂを含む積層体１２の端部（Ｌギャップ）２８ａ，２８ｂを有する。
（外部電極）
　外部電極３０は、第１の内部電極１６ａ及び第２の内部電極１６ｂに接続される複数の外部電極３０を有している。外部電極３０は、第１の外部電極３０ａと、第２の外部電極３０ｂと、第３の外部電極３０ｃと、第４の外部電極３０ｄとを有する。
　第１の外部電極３０ａは、第３の面１２ｃ上に配置されており、第１の内部電極１６ａに接続されている。また、第１の外部電極３０ａは、第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にも配置されていてもよい。
　第２の外部電極３０ｂは、第４の面１２ｄ上に配置されており、第１の内部電極１６ａに接続されている。また、第２の外部電極３０ｂは、第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にも配置されていてもよい。
　第３の外部電極３０ｃは、第５の面１２ｅ上に配置されており、第２の内部電極１６ｂに接続されている。また、第３の外部電極３０ｃは、第１の面１２ａの一部及び第２の面１２ｂの一部にも配置されていてもよい。
　第４の外部電極３０ｄは、第６の面１２ｆ上に配置されており、第２の内部電極１６ｂに接続されている。また、第４の外部電極３０ｄは、第１の面１２ａの一部及び第２の面１２ｂの一部にも配置されていてもよい。
　第１の外部電極３０ａ、第２の外部電極３０ｂ、第３の外部電極３０ｃ及び第４の外部電極３０ｄは、それぞれ下地電極層３２と下層めっき層３４と上層めっき層３６とを有していることが好ましい。
　言い換えると、第１の外部電極３０ａは、第１の下地電極層３２ａと第１の下層めっき層３４ａと第１の上層めっき層３６ａとを有していることが好ましい。第２の外部電極３０ｂは、第２の下地電極層３２ｂと第２の下層めっき層３４ｂと第２の上層めっき層３６ｂとを有していることが好ましい。第３の外部電極３０ｃは、第３の下地電極層３２ｃと第３の下層めっき層３４ｃと第３の上層めっき層３６ｃとを有していることが好ましい。第４の外部電極３０ｄは、第４の下地電極層３２ｄと第４の下層めっき層３４ｄと第４の上層めっき層３６ｄとを有していることが好ましい。
　下地電極層３２は、焼付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
　まず、下地電極層３２を焼付け層によって形成する場合について説明する。焼付け層は金属成分とガラス成分とを含む。ガラス成分は、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。また、焼付け層の金属成分としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。さらに、焼付け層は、複数層であってもよい。
　焼付け層は、ガラス成分及び金属成分を含む導電性ペーストを積層体１２に塗布して焼き付けたものである。焼付け層は、内部電極１６及び誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成したものでもよく、内部電極１６及び誘電体層１４を有する積層チップを焼成して積層体１２を得た後に導電性ペーストを塗布して焼き付けたものでもよい。なお、内部電極１６及び誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合には、ガラス成分の代わりに誘電体成分を添加するか、その両方を添加して焼付け層を形成することが好ましい。
　第３の面１２ｃ及び第４の面１２ｄに位置する第１の焼付け層及び第２の焼付け層の第１の面１２ａ及び第２の面１２ｂを結ぶ積層方向ｘの中央部における、第１の焼付け層及び第２の焼付け層の第３の面１２ｃ及び第４の面１２ｄを結ぶ第１の方向ｙの厚み（端面中央厚み）は、例えば、５μｍ以上５５μｍ以下であることが好ましい。
　また、第１の面１２ａの一部又は第２の面１２ｂの一部にも下地電極層（焼付け層）を設ける場合には、第１の面１２ａ上又は第２の面１２ｂ上に位置する第１の焼付け層及び第２の焼付け層の第３の面１２ｃ及び第４の面１２ｄを結ぶ第１の方向ｙの中央部における、第１の焼付け層及び第２の焼付け層の第１の面１２ａ及び第２の面１２ｂを結ぶ積層方向ｘの厚みは、例えば、１μｍ以上３０μｍ以下であることが好ましい。
　次に、下地電極層３２を導電性樹脂層によって形成する場合について説明する。導電性樹脂層は、焼付け層上に焼付け層を覆うように配置されるか、焼付け層を設けずに積層体１２上に直接配置されてもよい。また、導電性樹脂層は、焼付け層上を完全に覆っていてもよいし、焼付け層の一部を覆っていてもよい。さらに、導電性樹脂層は、複数層であってもよい。
　導電性樹脂層は、熱硬化性樹脂及び金属を含む。導電性樹脂層は、熱硬化性樹脂を含むため、例えばめっき膜や導電性ペーストの焼成物からなる焼付け層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１０に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ１０へのクラックを防止することができる。
　導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらを含む合金を使用することができる。また、金属粉の表面にＡｇコーティングされた金属粉を使用することもできる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。導電性金属にＡｇの導電性金属粉を用いる理由としては、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適しており、Ａｇは貴金属であるため酸化せず耐候性が高いためである。また、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。
　さらに、導電性樹脂層に含まれる金属としては、Ｃｕ、Ｎｉに酸化防止処理を施したものを使用することもできる。なお、導電性樹脂層に含まれる金属としては、金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングした金属粉を使用することもできる。金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングされたものを使用する際には金属粉としてＡｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。
　導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラー同士が接触することにより、導電性樹脂層の内部に通電経路が形成される。
　導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
　導電性樹脂層の樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。
　また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。硬化剤としては、ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤として、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物を使用することができる。
　導電性樹脂層の厚みの最も厚い部分は、例えば５μｍ以上５０μｍ以下であることが好ましい。
　次に、下地電極層３２を薄膜層によって形成する場合について説明する。薄膜層は、積層体１２の表面に形成されてもよい。下地電極層３２として薄膜層を設ける場合、薄膜層はスパッタ法又は蒸着法等の薄膜形成法により形成される。薄膜層は、金属粒子が堆積された１μｍ以下の層である。
（下層めっき層）
　下層めっき層３４は、第１の下地電極層３２ａを覆うように配置される第１の下層めっき層３４ａと、第２の下地電極層３２ｂを覆うように配置される第２の下層めっき層３４ｂと、第３の下地電極層３２ｃを覆うように配置される第３の下層めっき層３４ｃと、第４の下地電極層３２ｄを覆うように配置される第４の下層めっき層３４ｄと、を含む。
　下層めっき層３４としては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　また、下層めっき層３４は、Ｎｉめっきであることが好ましい。下層めっき層３４がＮｉめっきである場合は、下地電極層３２が積層セラミックコンデンサ１０を実装する際のはんだによって侵食されることを防止することができる。
　また、下層めっき層３４の厚みは、例えば、１μｍ以上１０μｍ以下であることが好ましい。
（上層めっき層）
　上層めっき層３６は、第１の下層めっき層３４ａを覆うように配置される第１の上層めっき層３６ａと、第２の下層めっき層３４ｂを覆うように配置される第２の上層めっき層３６ｂと、第３の下層めっき層３４ｃを覆うように配置される第３の上層めっき層３６ｃと、第４の下層めっき層３４ｄを覆うように配置される第４の上層めっき層３６ｄと、を含む。
　上層めっき層３６としては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　また、上層めっき層３６は、Ｓｎめっきであることが好ましい。上層めっき層３６がＳｎめっきである場合は、積層セラミックコンデンサ１０を実装する際のはんだの濡れ性を向上させ、容易に実装することができる。
　また、上層めっき層３６の厚みは、例えば、１μｍ以上１０μｍ以下であることが好ましい。
　積層体１２と外部電極３０とを含む積層セラミックコンデンサ１０の第１の方向ｙの寸法をＬ寸法とする。Ｌ寸法は、０．５１ｍｍ以上０．６９ｍｍ以下であることが好ましい。積層体１２と外部電極３０とを含む積層セラミックコンデンサ１０の第２の方向ｚの寸法をＷ寸法とする。Ｗ寸法は、０．２１ｍｍ以上０．３９ｍｍ以下であることが好ましい。積層体１２と外部電極３０とを含む積層セラミックコンデンサ１０の積層方向ｘの寸法をＴ寸法とする。Ｔ寸法は、０．０５ｍｍ以上０．５５ｍｍ以下であることが好ましい。
　図１に示す積層セラミックコンデンサ１０によれば、第２の内部電極１６ｂの第５の面１２ｅ側において、第２の領域４２の第１の方向ｙに対向して位置する両端縁部４２ａに第１の方向ｙに突起している第１の凸部５０ａが配置され、第２の内部電極１６ｂの第６の面１２ｆ側において、第２の領域４２の第１の方向ｙに対向して位置する両端縁部４２ｂに、第１の方向ｙに突起している第２の凸部５０ｂが配置される。従って、内部電極１６が過焼結されたとしても、内部電極１６の端縁部は不規則な形状となるが、第１の凸部４０ａおよび第２の凸部４０ｂの内側が電流経路となるため、第１の領域４０から第２の領域４２を介した外部電極３０までの電流経路を短くすることができることから、積層セラミックコンデンサ１０のＥＳＬを低下させることができ、低インピーダンス特性を実現することができる。
２．積層セラミックコンデンサの製造方法
　以下、本発明に係る積層セラミックコンデンサ１０の製造方法について説明する。
　まず、誘電体シート及び内部電極用の導電性ペーストを準備する。誘電体シート及び内部電極用の導電性ペーストには、バインダ及び溶剤が含まれる。バインダ及び溶剤は公知のものを用いることができる。
　次に、誘電体シート上に、例えば、インクジェット印刷、スクリーン印刷あるいはグラビア印刷などにより所定のパターンで内部電極用の導電性ペーストが印刷される。これにより、第１の内部電極のパターンが形成された誘電体シート及び第２の内部電極のパターンが形成された誘電体シートが準備される。このとき、第２の内部電極１６ｂの第２の領域４２（第３の引出電極部２４ｃ）の両端縁部４２ａに第１の凸部５０ａとなるパターンを形成し、第２の内部電極１６ｂの第２の領域４２（第４の引出電極部２４ｄ）の両端縁部４２ｂに第２の凸部５０ｂとなるパターンが形成される。第１の凸部５０ａおよび第２の凸部５０ｂのパターンの形成には、インクジェット印刷により印刷制御して形成することが好ましい。その後、第１の内部電極が印刷されたシートと第２の内部電極が印刷されたシートとを積層することで、内層部１８となる部分が形成される。
　次に、内部電極のパターンが印刷されていない誘電体シートを所定枚数積層されることにより第１の面１２ａ側の第１の主面側外層部２０ａとなる部分が形成される。その後、上記で準備した内層部１８となる部分を積層し、この内層部１８となる部分の上に、内部電極のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第２の面１２ｂ側の第２の主面側外層部２０ｂとなる部分が形成される。これにより、積層シートが作製される。
　次に、積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックを作製する。
　続いて、積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部及び稜線部に丸みがつけられてもよい。
　次に、積層チップを焼成し、積層体１２を作製する。焼成温度は、セラミックや内部電極の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
　焼成して得られた積層体１２の第３の面１２ｃ上及び第４の面１２ｄ上に第１の外部電極３０ａの第１の下地電極層３２ａ、第２の外部電極３０ｂの第２の下地電極層３２ｂを形成する。また、焼成して得られた積層体１２の第５の面１２ｅ上及び第６の面１２ｆ上に第３の外部電極３０ｃの第３の下地電極層３２ｃ及び第４の外部電極３０ｄの第４の下地電極層３２ｄを形成する。
　下地電極層３２として焼付け層を形成する場合は、ガラス成分と金属成分とを含む導電性ペーストを塗布し、そのあと焼き付け処理を行い、下地電極層３２を形成する。
　より詳細には、まず、焼成して得られた積層体１２の第５の面１２ｅ上及び第６の面１２ｆ上に第３の外部電極３０ｃの第３の下地電極層３２ｃ及び第４の外部電極３０ｄの第４の下地電極層３２ｄを形成する。
　ここで、第３の下地電極層３２ｃ及び第４の下地電極層３２ｄの形成方法としては、様々な方法を用いることができる。例えば、導電性ペーストをスリットから押し出して塗布する工法を用いることができる。この工法の場合、導電性ペーストの押し出し量を多くすることで、第５の面１２ｅ上及び第６の面１２ｆ上だけでなく、第１の面１２ａの一部及び第２の面１２ｂの一部にまで第３の下地電極層３２ｃ及び第４の下地電極層３２ｄを形成することができる。
　また、ローラ転写法を用いて形成することもできる。ローラ転写法の場合、第５の面１２ｅ上及び第６の面１２ｆ上だけでなく、第１の面１２ａの一部及び第２の面１２ｂの一部にまで第３の下地電極層３２ｃ及び第４の下地電極層３２ｄを形成する場合、ローラ転写の際の押し付け圧力を強くすることで第１の面１２ａの一部及び第２の面１２ｂの一部にまで第３の下地電極層３２ｃ及び第４の下地電極層３２ｄを形成することが可能となる。
　次に、焼成して得られた積層体１２の第３の面１２ｃ上及び第４の面１２ｄ上に第１の外部電極３０ａの第１の下地電極層３２ａ及び第２の外部電極３０ｂの第２の下地電極層３２ｂを形成する。
　ここで、第１の下地電極層３２ａ及び第２の下地電極層３２ｂの形成方法としては、様々な方法を用いることができる。例えば、ディッピングなどの方法を使用して、第３の面１２ｃ及び第４の面１２ｄだけでなく、第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にまで延びるように形成することができる。
　本実施の形態では、第３の下地電極層３２ｃ及び第４の下地電極層３２ｄを焼成した後に、第１の下地電極層３２ａ及び第２の下地電極層３２ｂを焼成しているが、第１の下地電極層３２ａ及び第２の下地電極層３２ｂ、並びに第３の下地電極層３２ｃ及び第４の下地電極層３２ｄを同時に焼成してもよい。
　下地電極層３２として導電性樹脂層を形成する場合は、以下の方法で導電性樹脂層を形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体上に直接形成してもよい。
　導電性樹脂層の形成方法としては、熱硬化性樹脂及び金属を含む導電性樹脂ペーストを焼付け層上もしくは積層体上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
　導電性樹脂ペーストの塗布方法としては、下地電極層３２を焼付け層で形成する方法と同様、例えば、導電性ペーストをスリットから押し出して塗布する工法やローラ転写法を用いて形成することができる。
　その後、下地電極層３２上及び積層体１２の表面上に下層めっき層３４が形成され、下層めっき層３４を覆うように上層めっき層３６が形成される。より詳細には、下地電極層３２上に、下層めっき層３４としてＮｉめっき層が形成される。その後、下層めっき層３４の表面に上層めっき層３６としてＳｎめっき層が形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。但し、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。
　以上のようにして、図１に記載の積層セラミックコンデンサ１０を製造することができる。
３．実験例
　上記の製造方法にしたがって、積層セラミックコンデンサを作製し、ＥＳＬの測定結果およびデラミネーションの発生の有無により評価を行った。実施例として、以下の仕様の積層セラミックコンデンサを準備した。準備された実施例１ないし実施例６の試料は、表１に示すように、第１の凸部５０ａの端縁部４２ａからの第１の方向ｙの最大長さＬ２を変化させた。また、比較例として、第２の内部電極の第２の領域の両端縁部４２ａ，４２ｂに凸部を形成しない積層セラミックコンデンサを準備した。
（１）実施例及び比較例に用いた積層セラミックコンデンサ
　（ａ）積層セラミックコンデンサの寸法
　　（ｉ）積層方向ｘの寸法（Ｔ）：０．３０±０．０９ｍｍ
　　（ｉｉ）第１の方向ｙの寸法（Ｌ）：０．６０±０．０９ｍｍ
　　（ｉｉｉ）第２の方向ｚの寸法（Ｗ）：０．３０±０．０９ｍｍ
　（ｂ）誘電体層の主成分：ＢａＴｉＯ3
　（ｃ）内部電極の主成分：Ｎｉ
　（ｄ）静電容量：１μＦ
　（ｅ）外部電極の構造
　　（ｉ）下地電極層：導電性金属（Ｃｕ）とガラス成分とを含む焼付け層
　　（ｉｉ）下層めっき層：Ｎｉめっき層
　　（ｉｉｉ）上層めっき層：Ｓｎめっき層
　なお、実施例１ないし実施例６において、第２の領域の第２の方向の長さＷ１は５３μｍで固定し、凸部の第２の方向の長さＷ２は５１μｍで固定した。
（２）試験方法及び測定方法
（ａ）ＥＳＬの測定
　まず、各積層セラミックコンデンサにおいて、ネットワークアナライザーを用いたインピーダンスの測定を行い、各積層セラミックコンデンサのＥＳＬの算出を行った。測定周波数帯は１００ＭＨｚとした。ＥＳＬは、第２の内部電極における第２の領域に配置される凸部を有さない第２の内部電極の構造を備えた比較例における積層セラミックコンデンサのＥＳＬの値を基準として、ＥＳＬが低下した場合、ＥＳＬが改善したと判定した。また、比較例とした積層セラミックコンデンサのＥＳＬを基準として、２ｐＨ以上のＥＳＬ低下が確認されたものを良好に改善したと判定した。
（ｂ）デラミネーションの発生の有無の確認
　また、本構造の構造欠陥として、各積層セラミックコンデンサの焼成後の積層体の外観を１００個確認し、第２の内部電極の第２の領域におけるデラミネーションの発生数をカウントした。
　表１は、実施例及び比較例で作製した積層セラミックコンデンサのＥＳＬの測定結果およびデラミネーションの発生の有無の確認の結果を示す。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、実施例１ないし実施例６の試料によれば、各試料において第２の領域４２に凸部５０ａ，５０ｂが形成されているので、第２の領域４２に凸部の形成されていない試料と比べて、ＥＳＬが低下しているのを確認された。
　また、実施例２ないし実施例５の試料によれば、各試料において第１の領域４０と第２の領域４２との境界部分における第１の方向ｙの長さをＬ１とし、第１の凸部５０ａの端縁部からの第１の方向ｙの最大長さをＬ２としたとき、０．０３Ｌ１≦Ｌ２≦０．１９Ｌ１の条件を満たすので、比較例の試料のＥＳＬを基準として、２ｐＨ以上のＥＳＬの低下がみられるとともに、第２の内部電極の第２の領域におけるデラミネーションの発生数が１００個中５個以下であり、デラミネーションの発生が抑制されていることが確認された。
　なお、参考として、実施例２ないし実施例５の試料に対して、第２の領域４２における第２の方向ｚの長さをＷ１とし、第１の凸部５０ａの端縁部４２ａにおける第２の方向ｚの長さをＷ２とし、第２の方向ｚの長さＷ２を変化させたとき、０．１５Ｗ１≦Ｗ２≦０．９５Ｗ１の条件を満たすと、比較例の試料のＥＳＬを基準として、２ｐＨ以上のＥＳＬの低下がみられるとともに、第２の内部電極の第２の領域におけるデラミネーションの発生数が１００個中０個であり、デラミネーションの発生が抑制されていることが確認された。
　なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
　すなわち、本発明に係る技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
　本発明は、積層セラミックコンデンサに関し、低インピーダンス特性をより向上させた積層セラミックコンデンサとして利用し得る。
　１０　積層セラミックコンデンサ
　１２　積層体
　１２ａ　第１の面
　１２ｂ　第２の面
　１２ｃ　第３の面
　１２ｄ　第４の面
　１２ｅ　第５の面
　１２ｆ　第６の面
　１４　誘電体層
　１４ａ　内層誘電体層
　１４ｂ　外層誘電体層
　１６　内部電極
　１６ａ　第１の内部電極
　１６ｂ　第２の内部電極
　１８　内層部
　２０ａ　第１の主面側外層部
　２０ｂ　第２の主面側外層部
　２２ａ　第１の対向電極部
　２２ｂ　第２の対向電極部
　２４ａ　第１の引出電極部
　２４ｂ　第２の引出電極部
　２４ｃ　第３の引出電極部
　２４ｄ　第４の引出電極部
　２６ａ，２６ｂ　積層体の側部（Ｗギャップ）
　２８ａ，２８ｂ　積層体の端部（Ｌギャップ）
　３０　外部電極
　３０ａ　第１の外部電極
　３０ｂ　第２の外部電極
　３０ｃ　第３の外部電極
　３０ｄ　第４の外部電極
　３２　下地電極層
　３２ａ　第１の下地電極層
　３２ｂ　第２の下地電極層
　３２ｃ　第３の下地電極層
　３２ｄ　第４の下地電極層
　３４　下層めっき層
　３４ａ　第１の下層めっき層
　３４ｂ　第２の下層めっき層
　３４ｃ　第３の下層めっき層
　３４ｄ　第４の下層めっき層
　３６　上層めっき層
　３６ａ　第１の上層めっき層
　３６ｂ　第２の上層めっき層
　３６ｃ　第３の上層めっき層
　３６ｄ　第４の上層めっき層
　４０　第１の領域
　４２　第２の領域
　４２ａ、４２ｂ　第２の領域における端縁部
　５０ａ　第１の凸部
　５０ｂ　第２の凸部
　ｘ　積層方向
　ｙ　第１の方向
　ｚ　第２の方向
　Ｌ　積層セラミックコンデンサの長さ方向の寸法
　Ｗ　積層セラミックコンデンサの幅方向の寸法
　Ｔ　積層セラミックコンデンサの積層方向の寸法
　Ｌ１　第１の領域と第２の領域との境界部分における第１の方向の長さ
　Ｌ２　凸部の端縁部からの第１の方向の最大長さ
　Ｗ１　第２の領域の第２の方向の長さ
　Ｗ２　凸部の端縁部における第２の方向の長さ

Claims (3)

  1. 　積層方向に相対する第１の面及び第２の面と、前記積層方向に直交する第１の方向に相対する第３の面及び第４の面と、前記積層方向及び前記第１の方向に直交する第２の方向に相対する第５の面及び第６の面とを有する積層体と、
    　前記積層体の前記第３の面上に配置された第１の外部電極と、
    　前記積層体の前記第４の面上に配置された第２の外部電極と、
    　前記積層体の前記第５の面上に配置された第３の外部電極と、
    　前記積層体の前記第６の面上に配置された第４の外部電極と
    　を備え、
    　前記積層体は、
    　　内層部と、
    　　前記内層部を前記積層方向に挟み込むように配置された２つの外層部と
    　を備え、
    　　前記内層部は、
    　　　内層誘電体層と、
    　　　前記第３の面及び前記第４の面に前記第１の方向の一端が露出された第１の内部電極と、
    　　　前記第５の面及び前記第６の面に前記第２の方向の一端が露出された第２の内部電極と
    　を備え、
    　　　前記第２の内部電極は、
    　　　　前記積層体の内部に配置された第１の領域と、
    　　　　前記第１の領域から前記第５の面及び前記第６の面に引き出された第２の領域と
    　を備え、
    　　　　前記第２の領域の前記第１の方向に対向して位置する端縁部のうち少なくとも一方には凸部が配置されている、積層セラミックコンデンサである。
  2. 　前記第１の領域と前記第２の領域との境界部分における前記第１の方向の長さをＬ１とし、前記凸部の前記端縁部からの前記第１の方向の最大長さをＬ２としたとき、０．０３Ｌ１≦Ｌ２≦０．２０Ｌ１である、請求項１に記載の積層セラミックコンデンサ。
  3. 　前記積層セラミックコンデンサの前記第３の面と前記第４の面とを結ぶ方向の寸法をＬとし、前記積層セラミックコンデンサの前記第５の面と前記第６の面とを結ぶ方向の寸法をＷとしたとき、
    前記Ｌは、０．５１ｍｍ以上０．６９ｍｍ以下であり、
    前記Ｗは、０．２１ｍｍ以上０．３９ｍｍ以下である、請求項１または請求項２に記載の積層セラミックコンデンサ。
PCT/JP2024/013795 2023-06-28 2024-04-03 積層セラミックコンデンサ Ceased WO2025004486A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202480037589.4A CN121263865A (zh) 2023-06-28 2024-04-03 层叠陶瓷电容器
US19/347,920 US20260031274A1 (en) 2023-06-28 2025-10-02 Multilayer ceramic capacitor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2023-105653 2023-06-28
JP2023105653 2023-06-28

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US19/347,920 Continuation US20260031274A1 (en) 2023-06-28 2025-10-02 Multilayer ceramic capacitor

Publications (1)

Publication Number Publication Date
WO2025004486A1 true WO2025004486A1 (ja) 2025-01-02

Family

ID=93938077

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2024/013795 Ceased WO2025004486A1 (ja) 2023-06-28 2024-04-03 積層セラミックコンデンサ

Country Status (3)

Country Link
US (1) US20260031274A1 (ja)
CN (1) CN121263865A (ja)
WO (1) WO2025004486A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208533A (ja) * 2001-01-09 2002-07-26 Matsushita Electric Ind Co Ltd 積層セラミック電子部品とその製造方法
JP2020077815A (ja) * 2018-11-09 2020-05-21 株式会社村田製作所 積層セラミックコンデンサ
JP2021077827A (ja) * 2019-11-13 2021-05-20 株式会社村田製作所 積層セラミックコンデンサ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208533A (ja) * 2001-01-09 2002-07-26 Matsushita Electric Ind Co Ltd 積層セラミック電子部品とその製造方法
JP2020077815A (ja) * 2018-11-09 2020-05-21 株式会社村田製作所 積層セラミックコンデンサ
JP2021077827A (ja) * 2019-11-13 2021-05-20 株式会社村田製作所 積層セラミックコンデンサ

Also Published As

Publication number Publication date
CN121263865A (zh) 2026-01-02
US20260031274A1 (en) 2026-01-29

Similar Documents

Publication Publication Date Title
US11062848B2 (en) Multilayer ceramic electronic component
KR101888551B1 (ko) 적층 세라믹 콘덴서
JP2018088451A (ja) 積層セラミックコンデンサ
JP2018073900A (ja) 積層セラミックコンデンサ
US11495404B2 (en) Multilayer ceramic electronic component
JP6841267B2 (ja) 積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造
JP2021034440A (ja) 積層セラミック電子部品
JP7468498B2 (ja) 積層セラミックコンデンサ
JP2021034458A (ja) 積層セラミック電子部品
CN116705509A (zh) 层叠陶瓷电容器及层叠陶瓷电容器的安装构造
JP7560382B2 (ja) 積層セラミックコンデンサ
KR20250140456A (ko) 적층 세라믹 콘덴서
JP2022077451A (ja) 積層セラミックコンデンサ
WO2024176578A1 (ja) 積層セラミックコンデンサ
WO2025004487A1 (ja) 積層セラミックコンデンサ
US20260031274A1 (en) Multilayer ceramic capacitor
JP2022163423A (ja) 積層セラミックコンデンサ
US20260011493A1 (en) Multilayer ceramic capacitor
JP2021125673A (ja) 積層セラミックコンデンサ
JP7859501B2 (ja) 積層セラミック電子部品
US20260128229A1 (en) Multilayer ceramic capacitor
US20260128216A1 (en) Multilayer ceramic electronic component
US20250069807A1 (en) Three-terminal multilayer ceramic capacitor
JP7302529B2 (ja) 積層セラミックコンデンサの使用方法および積層セラミックコンデンサの実装方法
US20250054703A1 (en) Through-type multilayer ceramic capacitor

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 24831361

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202517116853

Country of ref document: IN

WWP Wipo information: published in national office

Ref document number: 202517116853

Country of ref document: IN

NENP Non-entry into the national phase

Ref country code: DE