WO2024232138A1 - 半導体装置とその製造方法 - Google Patents

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WO2024232138A1
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diode
igbt
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寛人 杉浦
温 杉村
征典 宮田
正清 住友
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Denso Corp
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    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Definitions

  • the technology disclosed in this specification relates to a semiconductor device and a manufacturing method thereof.
  • Patent Document 1 discloses a method for manufacturing a semiconductor device having an insulated gate bipolar transistor and a diode.
  • the insulated gate bipolar transistor may be referred to as an IGBT (i.e., an insulated gate bipolar transistor).
  • a semiconductor device having an IGBT and a diode may be referred to as an RC-IGBT.
  • an n-type cathode region is formed by ion implantation of n-type impurities.
  • crystal defects are formed in the cathode region by irradiating the semiconductor substrate with helium ions. By forming crystal defects in the cathode region, snapback can be suppressed when the IGBT is turned on.
  • the voltage applied to the diode may change rapidly.
  • the recovery current may decay too quickly, causing a surge voltage. If crystal defects exist in the cathode region, the recovery current is more likely to decay, making it easier for a surge voltage to occur.
  • the semiconductor device disclosed in this specification includes a semiconductor substrate having an IGBT region and a diode region, an upper electrode in contact with an upper surface of the semiconductor substrate in the IGBT region and the diode region, a lower electrode in contact with a lower surface of the semiconductor substrate in the IGBT region and the diode region, and a gate electrode.
  • the semiconductor substrate includes an emitter region, an upper p-type region, a drift region, a field stop region, a collector region, a plurality of cathode regions, and a plurality of surge suppression regions.
  • the emitter region is an n-type region in contact with the upper electrode in the IGBT region.
  • the upper p-type region is distributed across the IGBT region and the diode region, and is in contact with the upper electrode in the IGBT region and the diode region.
  • the drift region is an n-type region disposed below the upper p-type region, distributed across the IGBT region and the diode region, and separated from the emitter region by the upper p-type region.
  • the field stop region is disposed below the drift region, has a higher n-type impurity concentration than the drift region, has a mountain-shaped distribution in the n-type impurity concentration distribution along the thickness direction of the semiconductor substrate, and is an n-type region distributed across the IGBT region and the diode region.
  • the collector region is disposed in the IGBT region, is disposed below the field stop region, and is a p-type region in contact with the lower electrode.
  • the plurality of cathode regions are disposed in the diode region, are disposed below the field stop region, and are n-type regions in contact with the lower electrode.
  • the plurality of surge suppression regions are disposed in the diode region, are disposed below the field stop region, and are p-type regions in contact with the lower electrode.
  • the gate electrode faces the upper p-type region between the emitter region and the drift region via a gate insulating film. In the diode region, the plurality of cathode regions and the plurality of surge suppression regions are alternately disposed along a specific direction on the lower surface of the semiconductor substrate.
  • Each of the cathode regions includes a first cathode region in contact with the lower electrode and having an n-type impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more, and a second cathode region disposed between the first cathode region and the field stop region and having an activation rate of n-type impurity of 85% or less.
  • the upper p-type region may be any p-type region that is distributed across the IGBT region and the diode region and is in contact with the upper electrode in both the IGBT region and the diode region.
  • the upper p-type region in the IGBT region and the upper p-type region in the diode region may have the same p-type impurity concentration profile or may have different p-type impurity concentration profiles.
  • the upper electrode functions as an emitter electrode of the IGBT and also functions as an anode electrode of the diode.
  • the lower electrode functions as a collector electrode of the IGBT and also functions as a cathode electrode of the diode.
  • the cathode region has a first cathode region and a second cathode region. Since the first cathode region has an n-type impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more, the first cathode region is in contact with the lower electrode with a low contact resistance. Therefore, loss is unlikely to occur when the diode is turned on.
  • the activation rate of the n-type impurity in the second cathode region is 85% or less, a large amount of inactivated n-type impurity exists in the second cathode region.
  • the inactivated n-type impurity in the second cathode region constitutes crystal defects and functions as a hole recombination center.
  • a p-type surge suppression region is disposed next to the cathode region in the diode region. When the voltage applied to the diode is switched from a forward voltage to a reverse voltage at high speed, a recovery current flows in the diode.
  • the crystal defects (i.e., unactivated n-type impurities) in the second cathode region act to attenuate the recovery current.
  • the voltage applied to the diode is switched from a forward voltage to a reverse voltage at high speed, holes are injected from the surge suppression region into the drift region. When holes are injected into the drift region in this way, the recovery current is less likely to attenuate. Therefore, when the voltage applied to the diode is switched from a forward voltage to a reverse voltage at high speed, the rapid attenuation of the recovery current is suppressed, and the occurrence of a surge voltage is suppressed.
  • the recovery loss can be reduced.
  • the recovery loss can be reduced in normal recovery operation, and the surge voltage can be suppressed when the applied voltage is switched rapidly.
  • 1 is a cross-sectional view of a semiconductor device according to a first embodiment.
  • 2 is a graph showing an impurity concentration distribution at the position of line AA in FIG. 1;
  • 2 is a graph showing impurity concentration distributions at the positions of lines BB and CC in FIG. 1;
  • 13 is a graph showing recovery characteristics when the switching speed of voltage Vak is slow.
  • 13 is a graph showing recovery characteristics when the switching speed of voltage Vak is fast.
  • 3A to 3C are explanatory diagrams of a manufacturing process of the semiconductor device according to the first embodiment.
  • 3A to 3C are explanatory diagrams of a manufacturing process of the semiconductor device according to the first embodiment.
  • 3A to 3C are explanatory diagrams of a manufacturing process of the semiconductor device according to the first embodiment.
  • 3A to 3C are explanatory diagrams of a manufacturing process of the semiconductor device according to the first embodiment.
  • 13 is a graph showing an impurity concentration distribution at the position of line AA of the semiconductor device of Example 2.
  • 13 is a graph showing the impurity concentration distribution at the positions of lines BB and CC of the semiconductor device of Example 3.
  • a mountain-shaped distribution of n-type impurity concentration along the thickness direction of the semiconductor substrate may be provided in the second cathode region.
  • the mountain-shaped distribution in the second cathode region may have a peak value higher than 1 ⁇ 10 18 cm ⁇ 3 and lower than 1 ⁇ 10 19 cm ⁇ 3 .
  • any of the above-mentioned semiconductor devices may be manufactured by the following manufacturing method.
  • This manufacturing method may include an ion implantation step and a laser irradiation step.
  • the collector region, the cathode region, and the surge suppression region may be formed by ion-implanting p-type impurities and n-type impurities into the lower surface of the semiconductor substrate.
  • the laser irradiation step a laser may be irradiated onto the lower surface of the semiconductor substrate after the collector region, the cathode region, and the surge suppression region are formed.
  • a heated area of 950°C or more may be formed in a surface layer portion near the lower surface of the semiconductor substrate. The thickness of the heated area may be thinner than the thickness of the cathode region.
  • This manufacturing method can reduce the activation rate of n-type impurities in the second cathode region.
  • the semiconductor device 10 of Example 1 shown in FIG. 1 has a semiconductor substrate 12.
  • the semiconductor substrate 12 is made of silicon.
  • the semiconductor substrate 12 may be made of a semiconductor material other than silicon.
  • the semiconductor substrate 12 has an IGBT region 30 and a diode region 40.
  • An IGBT is provided in the IGBT region 30, and a diode is provided in the diode region 40.
  • the semiconductor device 10 is an RC-IGBT.
  • a plurality of trenches 14 are provided on the upper surface 12a of the semiconductor substrate 12.
  • the trenches 14 extend parallel to each other on the upper surface 12a.
  • a plurality of trenches 14 are provided in each of the IGBT region 30 and the diode region 40.
  • the inner surface of each trench 14 is covered with a gate insulating film 18.
  • An electrode 16 is disposed in each trench 14.
  • Each electrode 16 is insulated from the semiconductor substrate 12 by the gate insulating film 18.
  • the electrode 16 in the IGBT region 30 is a gate electrode 16a.
  • Each gate electrode 16a is connected to a gate pad (not shown).
  • An external circuit is connected to the gate pad. The potential of each gate electrode 16a is controlled by the external circuit.
  • the electrode 16 in the diode region 40 is a dummy electrode 16b.
  • Each dummy electrode 16b may be connected to a gate pad, or may be connected to another electrode (e.g., the upper electrode 22) without being connected to the gate pad.
  • the dummy electrode 16b When each dummy electrode 16b is connected to a gate pad, the dummy electrode 16b has the same potential as the gate electrode 16a.
  • the potential of each dummy electrode 16b is independent of the gate electrode 16a.
  • An interlayer insulating film 20 and an upper electrode 22 are provided on the upper part of the semiconductor substrate 12.
  • the interlayer insulating film 20 covers the upper surfaces of the gate electrode 16a and the dummy electrode 16b.
  • a plurality of contact holes 20a are provided in the interlayer insulating film 20. Each contact hole 20a is disposed in a position where no trench 14 exists.
  • a plurality of contact holes 20a are provided in each of the IGBT region 30 and the diode region 40.
  • the upper electrode 22 covers the interlayer insulating film 20 and the upper surface 12a of the semiconductor substrate 12.
  • the upper electrode 22 contacts the upper surface 12a of the semiconductor substrate 12 in each contact hole 20a. Therefore, the upper electrode 22 contacts the upper surface 12a in each of the IGBT region 30 and the diode region 40.
  • a lower electrode 24 is provided on the lower part of the semiconductor substrate 12.
  • the lower electrode 24 covers the entire lower surface 12b of the semiconductor substrate 12. Therefore, the lower electrode 24 contacts the lower surface 12b in both the IGBT region 30 and the diode region 40.
  • Each emitter region 52 has a high n-type impurity concentration.
  • Each emitter region 52 is disposed in a region between trenches 14 (hereinafter referred to as inter-trench region).
  • Each emitter region 52 is disposed in a range including the upper surface 12a of the semiconductor substrate 12.
  • Each emitter region 52 is in ohmic contact with the upper electrode 22 in the corresponding contact hole 20a.
  • Each emitter region 52 is in contact with the gate insulating film 18 at the upper end of the side surface of the corresponding trench 14.
  • An upper p-type region is provided across the IGBT region 30 and the diode region 40.
  • the upper p-type region in the IGBT region 30 is referred to as the body region 54
  • the upper p-type region in the diode region 40 is referred to as the anode region 56.
  • the upper p-type region contacts the upper electrode 22 at each contact hole 20a in the IGBT region 30 and the diode region 40.
  • the body region 54 has a low concentration region 54b and a plurality of contact regions 54a. Each contact region 54a has a higher p-type impurity concentration than the low concentration region 54b. Each contact region 54a is disposed in a corresponding inter-trench region. Each contact region 54a is disposed in a range including the upper surface 12a of the semiconductor substrate 12. Each contact region 54a is in ohmic contact with the upper electrode 22 in the corresponding contact hole 20a.
  • the low concentration region 54b is distributed across a plurality of inter-trench regions. The low concentration region 54b is disposed below the contact region 54a and the emitter region 52. Each emitter region 52 is separated from a drift region 58 described later by the low concentration region 54b.
  • the low concentration region 54b contacts the gate insulating film 18 below each emitter region 52. Each gate electrode 16a faces the low concentration region 54b between the emitter region 52 and the drift region 58 via the gate insulating film 18.
  • the anode region 56 has a low concentration region 56b and multiple contact regions 56a. Each contact region 56a has a higher p-type impurity concentration than the low concentration region 56b. Each contact region 56a is disposed in a corresponding inter-trench region. Each contact region 56a is disposed in an area including the upper surface 12a of the semiconductor substrate 12. Each contact region 56a is in ohmic contact with the upper electrode 22 in the corresponding contact hole 20a. The low concentration region 56b is distributed across multiple inter-trench regions. The low concentration region 56b is disposed below the contact region 54a.
  • n-type drift region 58 is provided below the upper p-type region (i.e., the body region 54 and the anode region 56).
  • the n-type impurity concentration of the drift region 58 is low.
  • the drift region 58 is distributed across the IGBT region 30 and the diode region 40.
  • the drift region 58 contacts the body region 54 and the anode region 56 from below.
  • the drift region 58 contacts the gate insulating film 18 below the body region 54 and the anode region 56.
  • a field stop region 60 is provided below the drift region 58.
  • the field stop region 60 is an n-type region that has a higher n-type impurity concentration than the drift region 58.
  • the field stop region 60 is distributed across the IGBT region 30 and the diode region 40.
  • the field stop region 60 contacts the drift region 58 from below.
  • an intermediate n-type region 62 and a collector region 64 are disposed below the field stop region 60.
  • the collector region 64 is a p-type region having a high p-type impurity concentration.
  • the collector region 64 is disposed in an area including the lower surface 12b of the semiconductor substrate 12, and is in ohmic contact with the lower electrode 24.
  • the intermediate n-type region 62 is an n-type region having an n-type impurity concentration similar to that of the drift region 58.
  • the intermediate n-type region 62 is disposed between the field stop region 60 and the collector region 64.
  • each cathode region 66 is an n-type region having a higher n-type impurity concentration than the drift region 58.
  • Each cathode region 66 is arranged in a range including the lower surface 12b of the semiconductor substrate 12.
  • Each surge suppression region 70 is a p-type region having a high p-type impurity concentration. The p-type impurity concentration of each surge suppression region 70 is approximately equal to the p-type impurity concentration of the collector region 64.
  • Each surge suppression region 70 is arranged in a range including the lower surface 12b of the semiconductor substrate 12.
  • a plurality of cathode regions 66 and a plurality of surge suppression regions 70 are alternately arranged on the lower surface 12b of the semiconductor substrate 12 along a specific direction (in FIG. 1, a direction perpendicular to each trench 14).
  • Each cathode region 66 and each surge suppression region 70 are in ohmic contact with the lower electrode 24.
  • the intermediate n-type region 62 is disposed between the field stop region 60 and the surge suppression region 70.
  • Each cathode region 66 has a first cathode region 66a having an n-type impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more, and a second cathode region 66b having an n-type impurity concentration of less than 1 ⁇ 10 19 cm ⁇ 3 .
  • the first cathode region 66a is disposed in a range including the lower surface 12b of the semiconductor substrate 12.
  • the first cathode region 66a is in ohmic contact with the lower electrode 24.
  • the second cathode region 66b is disposed between the first cathode region 66a and the field stop region 60.
  • the second cathode region 66b is in contact with the field stop region 60 from below, and is in contact with the first cathode region 66a from above.
  • FIG. 2 shows the impurity concentration distribution along line A-A in Figure 1
  • Figure 3 shows the impurity concentration distribution along lines B-B and C-C in Figure 1. Note that the impurity concentration distributions along lines B-B and C-C are approximately equal.
  • the horizontal axis indicates the position in the thickness direction of the semiconductor substrate, and the origin corresponds to the position of the lower surface 12b.
  • graph N indicates the n-type impurity concentration distribution
  • graph P indicates the p-type impurity concentration distribution.
  • the n-type impurity concentration is low and distributed approximately uniformly within the drift region 58.
  • the n-type impurity concentration forms a mountain-shaped distribution M1 in the thickness direction of the semiconductor substrate 12. That is, the field stop region 60 is a region in which the mountain-shaped distribution M1 in the thickness direction exists continuously from the IGBT region 30 to the diode region 40.
  • the peak value of the n-type impurity concentration in the field stop region 60 is less than 1 ⁇ 10 19 cm -3 .
  • the n-type impurity concentration is 1 ⁇ 10 19 cm ⁇ 3 or more in the first cathode region 66a.
  • the n-type impurity concentration is distributed substantially uniformly at a high value (for example, about 1 ⁇ 10 20 cm ⁇ 3 in FIG. 2).
  • the n-type impurity is distributed in a box profile.
  • the second cathode region 66b is an n-type region between the field stop region 60 and the first cathode region 66a.
  • the n-type impurity concentration in the second cathode region 66b is higher than the n-type impurity concentration at the lower end 60L of the field stop region 60 and is less than 1 ⁇ 10 19 cm ⁇ 3 .
  • the n-type impurity concentration increases continuously from the upper side to the lower side in the second cathode region 66b.
  • the n-type impurity concentration is uniformly distributed at a value similar to that in the drift region 58.
  • the p-type impurity concentration is higher than the n-type impurity concentration.
  • the p-type impurity is distributed in a box profile.
  • Graph X in FIG. 2 shows the concentration distribution of activated n-type impurities. That is, while graph N shows the concentration distribution of n-type impurities that combines activated n-type impurities and non-activated n-type impurities, graph X shows the concentration distribution of activated n-type impurities.
  • the value shown in graph X i.e., the concentration of activated n-type impurities
  • the difference between graphs N and X corresponds to the concentration of non-activated n-type impurities. As shown in FIG. 2, the difference between graphs N and X is large in the second cathode region 66b.
  • the activation rate of n-type impurities in the second cathode region 66b is 85% or less.
  • the activation rate means the value obtained by dividing the total amount of activated n-type impurities in the target region by the total amount of n-type impurities present in the target region.
  • the activation rate in the second cathode region 66b can be calculated by dividing the value obtained by integrating the graph X in the second cathode region 66b by the value obtained by integrating the graph N in the second cathode region 66b.
  • the activation rate of n-type impurities is low in the second cathode region 66b, non-activated n-type impurities are present in the second cathode region 66b at a high concentration.
  • Non-activated impurities in the semiconductor substrate 12 are a type of crystal defect and act as carrier recombination centers. Therefore, the carrier lifetime is short in the second cathode region 66b.
  • the activation rate of n-type impurities is higher in the first cathode region 66a than in the second cathode region 66b.
  • the activation rate of n-type impurities in the first cathode region 66a may be higher than 85%.
  • the upper electrode 22 functions as the emitter electrode of the IGBT and also functions as the anode electrode of the diode.
  • the lower electrode 24 functions as the collector electrode of the IGBT and also functions as the cathode electrode of the diode.
  • the semiconductor device 10 When the semiconductor device 10 operates as an IGBT, a higher potential is applied to the lower electrode 24 than to the upper electrode 22.
  • a potential equal to or higher than the gate threshold is applied to the gate electrode 16a, a channel is formed in the low concentration region 54b in the area adjacent to the gate insulating film 18, and the channel connects the emitter region 52 and the drift region 58.
  • the IGBT is turned on, and electrons flow from the emitter region 52 through the channel into the drift region 58.
  • the IGBT when the IGBT is turned on, holes flow from the collector region 64 into the drift region 58. This reduces the resistance of the drift region 58, and electrons flow through the drift region 58 with low resistance. After passing through the drift region 58, the electrons flow into the collector region 64.
  • the cathode region 66 and the surge suppression region 70 are alternately provided in the diode region 40, and the area ratio of the cathode region 66 on the lower surface 12b is low. For this reason, it is difficult for electrons to flow from the drift region 58 to the cathode region 66 when the IGBT turns on. This suppresses snapback.
  • the semiconductor device 10 When the semiconductor device 10 operates as a diode, a higher potential is applied to the upper electrode 22 than to the lower electrode 24. In this state, electrons flow from the cathode region 66 into the drift region 58. Holes also flow from the anode region 56 into the drift region 58. This reduces the resistance of the drift region 58, and electrons flow through the drift region 58 with low resistance. After passing through the drift region 58, the electrons flow into the anode region 56. After passing through the drift region 58, the holes flow into the cathode region 66.
  • the voltage Vak between the upper electrode 22 and the lower electrode 24 may switch from a forward voltage (i.e., a voltage at which the potential of the upper electrode 22 is higher than that of the lower electrode 24) to a reverse voltage (i.e., a voltage at which the potential of the lower electrode 24 is higher than that of the upper electrode 22).
  • a forward voltage i.e., a voltage at which the potential of the upper electrode 22 is higher than that of the lower electrode 24
  • a reverse voltage i.e., a voltage at which the potential of the lower electrode 24 is higher than that of the upper electrode 22.
  • FIG. 4 shows a comparison of the recovery characteristics of the diode of Example 1 and the diode of Comparative Example 1 when the switching speed of the voltage Vak is slow.
  • the diode of Comparative Example 1 differs from the diode of Example 1 in that the activation rate of the n-type impurity in the second cathode region 66b is high.
  • the voltage Vak is shown with the higher potential of the cathode (i.e., the lower electrode 24) as positive.
  • the graphs of the voltage Vak are overlapped between Example 1 and Comparative Example 1.
  • the current I F indicates the current flowing through the diode.
  • a positive value indicates a current flowing in the forward direction
  • a negative value indicates a current flowing in the reverse direction.
  • the current I F is negative when the recovery state is in effect.
  • the recovery state holes present in the drift region 58, the field stop region 60, and the cathode region 66 are discharged to the upper electrode 22 via the anode region 56. Holes present closer to the anode region 56 are more likely to be discharged to the upper electrode 22. Therefore, it takes time for holes present in the cathode region 66 to be discharged to the upper electrode 22.
  • a recovery current flows until the holes present in the cathode region 66 are discharged to the upper electrode 22, so the recovery current is less likely to decay.
  • the activation rate of the n-type impurities in the second cathode region 66b is low, so the carrier lifetime in the second cathode region 66b is short. Therefore, many holes disappear in the second cathode region 66b by recombination with electrons. Therefore, in the diode of Example 1, the recovery current decays faster than in the diode of Comparative Example 1. Therefore, in the diode of Example 1, recovery loss is less likely to occur. It should be noted that the surge suppression region 70 has almost no effect on the characteristics of the diode when the switching speed of the voltage Vak is slow.
  • (When the switching speed of the voltage Vak is fast) 5 shows a comparison of the recovery characteristics of the diode of Example 1 and the diode of Comparative Example 2 when the switching speed of the voltage Vak is fast.
  • the diode of Comparative Example 2 has a low activation rate of n-type impurities in the second cathode region 66b, similar to the diode of Example 1.
  • the diode of Comparative Example 2 differs from the diode of Example 1 in that it does not have the surge suppression region 70.
  • the activation rate of the n-type impurities in the second cathode region 66b is low, so the recovery current is easily attenuated. For this reason, when the switching speed of the voltage Vak is fast, the recovery current decays extremely fast, as shown in FIG. 5. As a result, a surge voltage Vs occurs during recovery operation due to the influence of the parasitic inductance of the electric circuit.
  • the diode of Example 1 when the switching speed of the voltage Vak is fast, holes flow from the surge suppression region 70 into the drift region 58. The flow of holes into the drift region 58 slows down the decay rate of the recovery current. This prevents the decay rate of the recovery current from becoming excessively fast, as shown in FIG. 5, and suppresses the surge voltage.
  • the second cathode region 66b promotes the decay of the recovery current, thereby reducing the recovery loss.
  • the surge suppression region 70 prevents the decay speed of the recovery current from becoming excessively fast, thereby suppressing the surge voltage.
  • the structure of the upper surface side of the semiconductor device 10 and the field stop region 60 are formed.
  • p-type impurities are injected into the entire lower surface 12b of the semiconductor substrate 12 to form a p-type region 72 in the surface layer near the lower surface 12b.
  • the p-type region 72 is a p-type region that corresponds to the collector region 64 and the surge suppression region 70.
  • n-type impurities are injected into a part of the lower surface 12b (i.e., the range corresponding to the cathode region 66) at a higher concentration than the p-type impurity concentration of the p-type region 72 to form the cathode region 66.
  • the cathode region 66 is made thicker than the p-type region 72.
  • the p-type region 72 remaining after the formation of the cathode region 66 becomes the collector region 64 and the surge suppression region 70.
  • the lower surface 12b of the semiconductor substrate 12 is heated by irradiating the laser L so as to scan the entire lower surface 12b of the semiconductor substrate 12.
  • a green laser with a wavelength of 532 nm is used as the laser L.
  • the surface layer of the semiconductor substrate 12 near the lower surface 12b is heated to a temperature of 950°C or higher.
  • the heated range 94 the range heated to a temperature of 950°C or higher by irradiation with the laser L is referred to as the heated range 94.
  • the semiconductor substrate 12 temporarily melts. When the semiconductor substrate 12 temporarily melts, impurities are uniformly diffused within the heated range 94.
  • a first cathode region 66a having a box profile, a surge suppression region 70, and a collector region 64 are formed within the heated range 94.
  • the heated range 94 is controlled so that the thickness of the heated range 94 is thinner than the thickness of the cathode region 66. Therefore, the portion of the cathode region 66 above the heating range 94 becomes the second cathode region 66b, which has a lower n-type impurity concentration than the first cathode region 66a. Because the second cathode region 66b is not included in the heating range 94, the n-type impurities in the second cathode region 66b are difficult to activate. Therefore, the second cathode region 66b with a low activation rate is formed.
  • the lower electrode 24 is formed to complete the semiconductor device shown in FIG. 1. Since the first cathode region 66a, the surge suppression region 70, and the collector region 64 have a high impurity concentration, these regions contact the lower electrode 24 with low contact resistance.
  • the activation rate of the n-type impurity in the first cathode region 66a is not very high, but this is because the n-type impurity concentration in the first cathode region 66a is close to the solid solubility limit.
  • the activation rate of the n-type impurity is low, even though the n-type impurity concentration is not very high. This is because the second cathode region 66b is not included in the heating range 94 during the laser irradiation process.
  • Example 10 shows the impurity concentration distribution at the position of line A-A of the semiconductor device of Example 2.
  • a mountain-shaped distribution M2 of n-type impurity concentration is formed in the second cathode region 66b.
  • the peak value of the n-type impurity concentration in the mountain-shaped distribution M2 is higher than 1 ⁇ 10 18 cm -3 and lower than 1 ⁇ 10 19 cm -3 .
  • the other configurations of Example 2 are the same as those of Example 1.
  • the mountain-shaped distribution M2 can be formed by locally implanting the n-type impurity at a high concentration within the depth range of the second cathode region 66b.
  • the n-type impurity concentration in the second cathode region 66b increases, and the activation rate of the n-type impurity in the second cathode region 66b can be made lower. This makes it possible to shorten the carrier lifetime in the second cathode region 66b. This makes it possible to more effectively suppress the recovery loss of the diode.
  • FIG. 11 shows the impurity concentration distribution at the positions of lines B-B and C-C of the semiconductor device of Example 3.
  • the collector region 64 and the surge suppression region 70 have a mountain-shaped distribution M3 on the upper side of the box profile.
  • the other configurations of Example 3 are the same as those of Example 1.
  • the p-type impurities are injected so as to have a peak above the heating range 94, thereby forming the mountain-shaped distribution M3.
  • the collector region 64 and the surge suppression region 70 can be made thicker than in Example 1.
  • Example 1 the thickness of the collector region 64 and the surge suppression region 70 was about the same as or thinner than the first cathode region 66a. However, according to Example 3, the thickness of the collector region 64 and the surge suppression region 70 can be made thicker than the first cathode region 66a.
  • the gate electrode of the IGBT is a trench type, but the gate electrode of the IGBT may be a planar type.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

ＲＣ－ＩＧＢＴにおいて、リカバリ損失を低減しながら、サージ電圧を抑制する。半導体装置であって、ＩＧＢＴ領域とダイオード領域に跨って分布しているｎ型のフィールドストップ領域と、前記ＩＧＢＴ領域内で前記フィールドストップ領域の下側に配置されているｐ型のコレクタ領域と、前記ダイオード領域内で前記フィールドストップ領域の下側に配置されている複数のｎ型のカソード領域と、前記ダイオード領域内で前記フィールドストップ領域の下側に配置されている複数のｐ型のサージ抑制領域、を有する。前記各カソード領域が、前記下部電極に接しているとともに１×１０１９ｃｍ－３以上のｎ型不純物濃度を有する第１カソード領域と、前記第１カソード領域と前記フィールドストップ領域の間に配置されているとともにｎ型不純物の活性化率が８５％以下である第２カソード領域、を有する。

Description

半導体装置とその製造方法
（関連出願の相互参照）
　本出願は、２０２３年５月１１日に出願された日本特許出願特願２０２３－０７８４８９の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書に開示の技術は、半導体装置とその製造方法に関する。
　日本特許特開２０１５－２１１１４９号公報（以下、特許文献１という）には、絶縁ゲートバイポーラトランジスタとダイオードを有する半導体装置の製造方法が開示されている。以下では、絶縁ゲートバイポーラトランジスタをＩＧＢＴ（すなわち、Insulated Gate Bipolar Transistor）という場合がある。また、以下では、ＩＧＢＴとダイオードを有する半導体装置を、ＲＣ－ＩＧＢＴという場合がある。特許文献１の製造方法では、ｎ型不純物のイオン注入によってｎ型のカソード領域を形成する。次に、半導体基板にヘリウムイオンを照射することによって、カソード領域内に結晶欠陥を形成する。カソード領域内に結晶欠陥を形成することで、ＩＧＢＴがターンオンするときにスナップバックを抑制できる。
　ダイオードに対する印加電圧が順電圧から逆電圧に切り換わると、ダイオードの内部に存在するホールがアノード電極に排出される。これによって、ダイオードに逆方向にリカバリ電流が流れる。特許文献１のＲＣ－ＩＧＢＴでは、カソード領域内の結晶欠陥が再結合中心として機能する。このため、リカバリ動作時にホールが結晶欠陥において再結合により消滅し、リカバリ電流が早期に減衰する。これにより、ダイオードのリカバリ損失が低減される。
　ダイオードに対する印加電圧が高速で変化する場合がある。ダイオードに対する印加電圧が順電圧から逆電圧に高速で切り換わる場合に、リカバリ電流の減衰速度が過度に速くなることでサージ電圧が発生する場合がある。カソード領域内に結晶欠陥が存在すると、リカバリ電流が減衰し易いので、サージ電圧が発生し易い。
　以上に説明したように、カソード領域内に結晶欠陥が存在すると、リカバリ損失を低減できる一方で、印加電圧が高速で変化する場合にサージ電圧が発生し易い。本明細書では、ＲＣ－ＩＧＢＴにおいて、リカバリ損失を低減しながら、サージ電圧を抑制する技術を提案する。
　本明細書が開示する半導体装置は、ＩＧＢＴ領域とダイオード領域とを有する半導体基板と、前記ＩＧＢＴ領域内と前記ダイオード領域内で前記半導体基板の上面に接する上部電極と、前記ＩＧＢＴ領域内と前記ダイオード領域内で前記半導体基板の下面に接する下部電極と、ゲート電極を有する。前記半導体基板は、エミッタ領域と、上部ｐ型領域と、ドリフト領域と、フィールドストップ領域と、コレクタ領域と、複数のカソード領域と、複数のサージ抑制領域、を有する。前記エミッタ領域は、前記ＩＧＢＴ領域内で前記上部電極に接するｎ型領域である。前記上部ｐ型領域は、前記ＩＧＢＴ領域と前記ダイオード領域に跨って分布しており、前記ＩＧＢＴ領域内と前記ダイオード領域内で前記上部電極に接している。前記ドリフト領域は、前記上部ｐ型領域の下側に配置されており、前記ＩＧＢＴ領域と前記ダイオード領域に跨って分布しており、前記上部ｐ型領域によって前記エミッタ領域から分離されているｎ型領域である。前記フィールドストップ領域は、前記ドリフト領域の下側に配置されており、前記ドリフト領域よりも高いｎ型不純物濃度を有しており、前記半導体基板の厚み方向に沿うｎ型不純物濃度分布において山型分布を有し、前記ＩＧＢＴ領域と前記ダイオード領域に跨って分布しているｎ型領域である。前記コレクタ領域は、前記ＩＧＢＴ領域内に配置されており、前記フィールドストップ領域の下側に配置されており、前記下部電極に接するｐ型領域である。複数の前記カソード領域は、前記ダイオード領域内に配置されており、前記フィールドストップ領域の下側に配置されており、前記下部電極に接するｎ型領域である。複数の前記サージ抑制領域は、前記ダイオード領域内に配置されており、前記フィールドストップ領域の下側に配置されており、前記下部電極に接するｐ型領域である。前記ゲート電極が、前記エミッタ領域と前記ドリフト領域の間の前記上部ｐ型領域に対してゲート絶縁膜を介して対向している。前記ダイオード領域内では、前記半導体基板の前記下面において、特定方向に沿って複数の前記カソード領域と複数の前記サージ抑制領域が交互に配置されている。前記各カソード領域が、前記下部電極に接しているとともに１×１０１９ｃｍ－３以上のｎ型不純物濃度を有する第１カソード領域と、前記第１カソード領域と前記フィールドストップ領域の間に配置されているとともにｎ型不純物の活性化率が８５％以下である第２カソード領域、を有する。
　なお、本明細書において、上部ｐ型領域は、ＩＧＢＴ領域とダイオード領域に跨って分布しているとともにＩＧＢＴ領域内とダイオード領域内で上部電極に接しているｐ型領域であれば、どのようなｐ型領域であってもよい。例えば、ＩＧＢＴ領域内の上部ｐ型領域とダイオード領域内の上部ｐ型領域とで、ｐ型不純物の濃度プロファイルが等しくてもよいし、ｐ型不純物の濃度プロファイルが異なっていてもよい。
　この半導体装置では、上部電極がＩＧＢＴのエミッタ電極として機能するとともにダイオードのアノード電極として機能する。また、下部電極がＩＧＢＴのコレクタ電極として機能するとともにダイオードのカソード電極として機能する。カソード領域は、第１カソード領域と第２カソード領域を有する。第１カソード領域が１×１０１９ｃｍ－３以上のｎ型不純物濃度を有するので、第１カソード領域は低い接触抵抗で下部電極に接している。したがって、ダイオードがオンするときに損失が生じ難い。また、第２カソード領域ではｎ型不純物の活性化率が８５％以下であるので、第２カソード領域内には活性化していないｎ型不純物が多く存在する。第２カソード領域内の活性化していないｎ型不純物は、結晶欠陥を構成するので、ホールの再結合中心として機能する。また、ダイオード領域内には、カソード領域の隣にｐ型のサージ抑制領域が配置されている。ダイオードに対する印加電圧が順電圧から逆電圧に高速で切り換わると、ダイオードにリカバリ電流が流れる。第２カソード領域内の結晶欠陥（すなわち、活性化していないｎ型不純物）はリカバリ電流を減衰させるように作用する。他方、ダイオードに対する印加電圧が順電圧から逆電圧に高速で切り換わると、サージ抑制領域からドリフト領域にホールが注入される。このようにドリフト領域にホールが注入されると、リカバリ電流が減衰し難くなる。したがって、ダイオードに対する印加電圧が順電圧から逆電圧に高速で切り換わる場合には、リカバリ電流の急速な減衰が抑制され、サージ電圧の発生が抑制される。また、ダイオードに対する印加電圧が順電圧から逆電圧に通常の速度で切り換わる場合には、サージ抑制領域からドリフト領域へのホールの注入はほとんど生じない。したがって、この場合には、第２カソード領域内の結晶欠陥がリカバリ電流を早期に減衰させる。したがって、リカバリ損失を低減できる。このように、この半導体装置によれば、通常のリカバリ動作ではリカバリ損失を低減でき、印加電圧が急速に切り換わる場合にはサージ電圧を抑制できる。
実施例１の半導体装置の断面図。 図１のＡ－Ａ線の位置における不純物濃度分布を示すグラフ。 図１のＢ－Ｂ線及びＣ－Ｃ線の位置における不純物濃度分布を示すグラフ。 電圧Ｖａｋの切り換え速度が遅い場合のリカバリ特性を示すグラフ。 電圧Ｖａｋの切り換え速度が速い場合のリカバリ特性を示すグラフ。 実施例１の半導体装置の製造工程の説明図。 実施例１の半導体装置の製造工程の説明図。 実施例１の半導体装置の製造工程の説明図。 実施例１の半導体装置の製造工程の説明図。 実施例２の半導体装置のＡ－Ａ線の位置における不純物濃度分布を示すグラフ。 実施例３の半導体装置のＢ－Ｂ線及びＣ－Ｃ線の位置における不純物濃度分布を示すグラフ。
　本明細書が開示する一例の形態では、前記第２カソード領域内に、前記半導体基板の厚み方向に沿うｎ型不純物濃度分布において山型分布が設けられていてもよい。
　このように第２カソード領域内のｎ型不純物濃度を高くすると、第２カソード領域内の活性化率をより低くすることができる。したがって、リカバリ損失をより効果的に抑制できる。
　前記第２カソード領域内に設けられた前記山型分布が、１×１０１８ｃｍ－３より高く１×１０１９ｃｍ－３より低いピーク値を有していてもよい。
　上述したいずれかの半導体装置は、以下の製造方法により製造されてもよい。この製造方法は、イオン注入工程とレーザ照射工程を有していてもよい。前記イオン注入工程では、前記半導体基板の前記下面にｐ型不純物とｎ型不純物をイオン注入することによって、前記コレクタ領域、前記カソード領域、及び、前記サージ抑制領域を形成してもよい。前記レーザ照射工程では、前記コレクタ領域、前記カソード領域、及び、前記サージ抑制領域の形成後に、前記半導体基板の前記下面にレーザを照射してもよい。前記レーザを照射する前記工程では、前記半導体基板の前記下面の近傍の表層部に９５０℃以上の加熱範囲を形成してもよい。前記加熱範囲の厚さが、前記カソード領域の厚さよりも薄くてもよい。
　この製造方法によれば、第２カソード領域内のｎ型不純物の活性化率を低くすることができる。
　図１に示す実施例１の半導体装置１０は、半導体基板１２を有している。半導体基板１２は、シリコンによって構成されている。但し、半導体基板１２がシリコン以外の半導体材料によって構成されていてもよい。半導体基板１２は、ＩＧＢＴ領域３０とダイオード領域４０を有している。ＩＧＢＴ領域３０にはＩＧＢＴが設けられており、ダイオード領域４０にはダイオードが設けられている。すなわち、半導体装置１０はＲＣ－ＩＧＢＴである。
　半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。各トレンチ１４は、上面１２ａにおいて互いに平行に伸びている。ＩＧＢＴ領域３０とダイオード領域４０のそれぞれに複数のトレンチ１４が設けられている。各トレンチ１４の内面は、ゲート絶縁膜１８によって覆われている。各トレンチ１４内に電極１６が配置されている。各電極１６は、ゲート絶縁膜１８によって半導体基板１２から絶縁されている。ＩＧＢＴ領域３０内の電極１６は、ゲート電極１６ａである。各ゲート電極１６ａは、図示しないゲートパッドに接続されている。ゲートパッドには、外部回路が接続される。各ゲート電極１６ａの電位は、外部回路によって制御される。ダイオード領域４０内の電極１６は、ダミー電極１６ｂである。各ダミー電極１６ｂは、ゲートパッドに接続されていてもよいし、ゲートパッドに接続されずに他の電極（例えば、上部電極２２）に接続されていてもよい。各ダミー電極１６ｂがゲートパッドに接続されている場合には、各ダミー電極１６ｂはゲート電極１６ａと同じ電位を有する。各ダミー電極１６ｂがゲートパッドに接続されていない場合には、各ダミー電極１６ｂの電位はゲート電極１６ａから独立している。
　半導体基板１２の上部に、層間絶縁膜２０と上部電極２２が設けられている。層間絶縁膜２０は、ゲート電極１６ａ及びダミー電極１６ｂの上面を覆っている。層間絶縁膜２０には、複数のコンタクトホール２０ａが設けられている。各コンタクトホール２０ａは、トレンチ１４が存在しない位置に配置されている。ＩＧＢＴ領域３０とダイオード領域４０のそれぞれに複数のコンタクトホール２０ａが設けられている。上部電極２２は、層間絶縁膜２０と半導体基板１２の上面１２ａを覆っている。上部電極２２は、各コンタクトホール２０ａ内で半導体基板１２の上面１２ａに接している。したがって、上部電極２２は、ＩＧＢＴ領域３０とダイオード領域４０のそれぞれで上面１２ａに接している。
　半導体基板１２の下部に、下部電極２４が設けられている。下部電極２４は、半導体基板１２の下面１２ｂの全域を覆っている。したがって、下部電極２４は、ＩＧＢＴ領域３０とダイオード領域４０のそれぞれで下面１２ｂに接している。
　ＩＧＢＴ領域３０内には、複数のｎ型のエミッタ領域５２が設けられている。各エミッタ領域５２は、高いｎ型不純物濃度を有している。各エミッタ領域５２は、トレンチ１４の間の領域（以下、トレンチ間領域という）に配置されている。各エミッタ領域５２は、半導体基板１２の上面１２ａを含む範囲に配置されている。各エミッタ領域５２は、対応するコンタクトホール２０ａにおいて、上部電極２２にオーミック接触している。各エミッタ領域５２は、対応するトレンチ１４の側面の上端部においてゲート絶縁膜１８に接している。
　ＩＧＢＴ領域３０とダイオード領域４０に跨って、上部ｐ型領域が設けられている。以下では、ＩＧＢＴ領域３０内の上部ｐ型領域をボディ領域５４と呼び、ダイオード領域４０内の上部ｐ型領域をアノード領域５６という。上部ｐ型領域は、ＩＧＢＴ領域３０及びダイオード領域４０内の各コンタクトホール２０ａにおいて上部電極２２に接している。
　ボディ領域５４は、低濃度領域５４ｂと複数のコンタクト領域５４ａを有している。各コンタクト領域５４ａは、低濃度領域５４ｂよりも高いｐ型不純物濃度を有している。各コンタクト領域５４ａは、対応するトレンチ間領域に配置されている。各コンタクト領域５４ａは、半導体基板１２の上面１２ａを含む範囲に配置されている。各コンタクト領域５４ａは、対応するコンタクトホール２０ａにおいて、上部電極２２にオーミック接触している。低濃度領域５４ｂは、複数のトレンチ間領域に跨って分布している。低濃度領域５４ｂは、コンタクト領域５４ａとエミッタ領域５２の下側に配置されている。低濃度領域５４ｂによって、各エミッタ領域５２は後述するドリフト領域５８から分離されている。低濃度領域５４ｂは、各エミッタ領域５２の下側でゲート絶縁膜１８に接している。各ゲート電極１６ａは、エミッタ領域５２とドリフト領域５８の間の低濃度領域５４ｂに対してゲート絶縁膜１８を介して対向している。
　アノード領域５６は、低濃度領域５６ｂと複数のコンタクト領域５６ａを有している。各コンタクト領域５６ａは、低濃度領域５６ｂよりも高いｐ型不純物濃度を有している。各コンタクト領域５６ａは、対応するトレンチ間領域に配置されている。各コンタクト領域５６ａは、半導体基板１２の上面１２ａを含む範囲に配置されている。各コンタクト領域５６ａは、対応するコンタクトホール２０ａにおいて、上部電極２２にオーミック接触している。低濃度領域５６ｂは、複数のトレンチ間領域に跨って分布している。低濃度領域５６ｂは、コンタクト領域５４ａの下側に配置されている。
　上部ｐ型領域（すなわち、ボディ領域５４とアノード領域５６）の下側に、ｎ型のドリフト領域５８が設けられている。ドリフト領域５８のｎ型不純物濃度は低い。ドリフト領域５８は、ＩＧＢＴ領域３０とダイオード領域４０に跨って分布している。ドリフト領域５８は、ボディ領域５４及びアノード領域５６に対して下側から接している。ドリフト領域５８は、ボディ領域５４及びアノード領域５６の下側でゲート絶縁膜１８に接している。
　ドリフト領域５８の下側に、フィールドストップ領域６０が設けられている。フィールドストップ領域６０は、ドリフト領域５８よりも高いｎ型不純物濃度を有するｎ型領域である。フィールドストップ領域６０は、ＩＧＢＴ領域３０とダイオード領域４０に跨って分布している。フィールドストップ領域６０は、ドリフト領域５８に対して下側から接している。
　ＩＧＢＴ領域３０内では、フィールドストップ領域６０の下側に中間ｎ型領域６２とコレクタ領域６４が配置されている。コレクタ領域６４は、高いｐ型不純物濃度を有するｐ型領域である。コレクタ領域６４は、半導体基板１２の下面１２ｂを含む範囲に配置されており、下部電極２４に対してオーミック接触している。中間ｎ型領域６２は、ドリフト領域５８と同程度のｎ型不純物濃度を有するｎ型領域である。ＩＧＢＴ領域３０内では、中間ｎ型領域６２はフィールドストップ領域６０とコレクタ領域６４の間に配置されている。
　ダイオード領域４０内では、フィールドストップ領域６０の下側に複数の中間ｎ型領域６２、複数のカソード領域６６及び複数のサージ抑制領域７０が配置されている。各カソード領域６６は、ドリフト領域５８よりも高いｎ型不純物濃度を有するｎ型領域である。各カソード領域６６は、半導体基板１２の下面１２ｂを含む範囲に配置されている。各サージ抑制領域７０は、高いｐ型不純物濃度を有するｐ型領域である。各サージ抑制領域７０のｐ型不純物濃度は、コレクタ領域６４のｐ型不純物濃度と略等しい。各サージ抑制領域７０は、半導体基板１２の下面１２ｂを含む範囲に配置されている。ダイオード領域４０内では、半導体基板１２の下面１２ｂにおいて、特定方向（図１では、各トレンチ１４と直交する方向）に沿って複数のカソード領域６６と複数のサージ抑制領域７０が交互に配置されている。各カソード領域６６と各サージ抑制領域７０は、下部電極２４に対してオーミック接触している。ダイオード領域４０内では、中間ｎ型領域６２はフィールドストップ領域６０とサージ抑制領域７０の間に配置されている。
　各カソード領域６６は、１×１０１９ｃｍ－３以上のｎ型不純物濃度を有する第１カソード領域６６ａと、１×１０１９ｃｍ－３未満のｎ型不純物濃度を有する第２カソード領域６６ｂを有している。第１カソード領域６６ａは、半導体基板１２の下面１２ｂを含む範囲に配置されている。第１カソード領域６６ａは、下部電極２４に対してオーミック接触している。第２カソード領域６６ｂは、第１カソード領域６６ａとフィールドストップ領域６０の間に配置されている。第２カソード領域６６ｂは、フィールドストップ領域６０に対して下側から接しているとともに、第１カソード領域６６ａに対して上側から接している。
　次に、ドリフト領域５８、フィールドストップ領域６０、中間ｎ型領域６２、コレクタ領域６４、カソード領域６６及びサージ抑制領域７０内の不純物濃度分布について説明する。図２は図１のＡ－Ａ線における不純物濃度分布であり、図３は図１のＢ－Ｂ線及びＣ－Ｃ線における不純物濃度分布である。なお、Ｂ－Ｂ線とＣ－Ｃ線では不純物濃度分布は略等しい。図２、３において、横軸は半導体基板の厚み方向における位置を示しており、原点が下面１２ｂの位置に対応する。また、図２、３において、グラフＮはｎ型不純物濃度分布を示し、グラフＰはｐ型不純物濃度分布を示す。
　図２、３に示すように、ドリフト領域５８内では、ｎ型不純物濃度が低い値で略均一に分布している。
　図２、３に示すように、フィールドストップ領域６０内では、半導体基板１２の厚み方向において、ｎ型不純物濃度が山型分布Ｍ１を形成している。すなわち、厚み方向における山型分布Ｍ１がＩＧＢＴ領域３０からダイオード領域４０にかけて連続的に存在している領域がフィールドストップ領域６０である。フィールドストップ領域６０内のｎ型不純物濃度のピーク値は、１×１０１９ｃｍ－３未満である。
　図２に示すように、第１カソード領域６６ａ内では、ｎ型不純物濃度が１×１０１９ｃｍ－３以上である。第１カソード領域６６ａ内では、ｎ型不純物濃度が高い値（例えば、図２では１×１０２０ｃｍ－３程度）で略一定で分布している。言い換えると、第１カソード領域６６ａ内では、ボックスプロファイルでｎ型不純物が分布している。第２カソード領域６６ｂはフィールドストップ領域６０と第１カソード領域６６ａの間のｎ型領域である。第２カソード領域６６ｂ内のｎ型不純物濃度は、フィールドストップ領域６０の下端６０Ｌにおけるｎ型不純物濃度よりも高く、かつ、１×１０１９ｃｍ－３未満である。図２では、第２カソード領域６６ｂ内において、上側から下側に向かってｎ型不純物濃度が連続的に上昇している。
　図３に示すように、中間ｎ型領域６２、コレクタ領域６４及びサージ抑制領域７０内では、ｎ型不純物濃度がドリフト領域５８内と同程度の値で均一に分布している。コレクタ領域６４及びサージ抑制領域７０内では、ｐ型不純物濃度がｎ型不純物濃度よりも高い。コレクタ領域６４及びサージ抑制領域７０内では、ボックスプロファイルでｐ型不純物が分布している。
　図２のグラフＸは、活性化しているｎ型不純物の濃度分布を示している。すなわち、グラフＮは、活性化しているｎ型不純物と活性化していないｎ型不純物を合わせたｎ型不純物の濃度分布を示している一方で、グラフＸは、活性化しているｎ型不純物の濃度分布を示している。なお、グラフＸに示す値（すなわち、活性化しているｎ型不純物の濃度）は、半導体基板１２中の抵抗の分布を厚み方向に沿って測定し、その測定結果から算出した値である。グラフＮとグラフＸの差は、活性化していないｎ型不純物の濃度に相当する。図２に示すように、第２カソード領域６６ｂ内において、グラフＮとグラフＸの差が大きい。第２カソード領域６６ｂ内におけるｎ型不純物の活性化率は、８５％以下である。なお、本明細書において、活性化率は、対象の領域中において活性化しているｎ型不純物の総量を、対象の領域に存在するｎ型不純物の総量で除算した値を意味する。例えば、グラフＸを第２カソード領域６６ｂ内で積分した値を、グラフＮを第２カソード領域６６ｂ内で積分した値によって除算することで、第２カソード領域６６ｂ内の活性化率を算出することができる。第２カソード領域６６ｂ内ではｎ型不純物の活性化率が低いので、第２カソード領域６６ｂ内には活性化していないｎ型不純物が高濃度で存在する。半導体基板１２中で活性化していない不純物は、結晶欠陥の一種であり、キャリアの再結合中心として作用する。したがって、第２カソード領域６６ｂ内ではキャリアライフタイムが短い。図２に示すように、第１カソード領域６６ａ内では、第２カソード領域６６ｂ内よりもｎ型不純物の活性化率が高い。例えば、第１カソード領域６６ａ内におけるｎ型不純物の活性化率が８５％より高くてもよい。
　次に、半導体装置１０の動作について説明する。上部電極２２はＩＧＢＴのエミッタ電極として機能するとともにダイオードのアノード電極として機能する。下部電極２４はＩＧＢＴのコレクタ電極として機能するとともにダイオードのカソード電極として機能する。
　半導体装置１０がＩＧＢＴとして動作する場合には、下部電極２４に対して上部電極２２よりも高い電位が印加される。ゲート電極１６ａにゲート閾値以上の電位を印加すると、ゲート絶縁膜１８に隣接する範囲で低濃度領域５４ｂにチャネルが形成され、チャネルによってエミッタ領域５２とドリフト領域５８が接続される。このため、ＩＧＢＴがオンし、エミッタ領域５２からチャネルを介してドリフト領域５８に電子が流入する。また、ＩＧＢＴがオンすると、コレクタ領域６４からドリフト領域５８にホールが流入する。これによって、ドリフト領域５８の抵抗が低下し、電子がドリフト領域５８内を低抵抗で流れる。電子は、ドリフト領域５８を通過した後にコレクタ領域６４へ流れる。
　ＲＣ－ＩＧＢＴでは、ＩＧＢＴのターンオンの開始時（すなわち、チャネルの抵抗が高い状態のとき）に、ドリフト領域５８からカソード領域６６に電子が流れる。この状態では、ＩＧＢＴのオン電圧は高い。その後、チャネルの抵抗が低下すると、ドリフト領域５８からコレクタ領域６４へ電子が流れるようになり、ＩＧＢＴのオン電圧が低下する。このように、ターンオンの開始時においてオン電圧が一時的に高くなる現象は、スナップバックと呼ばれる。実施例１の半導体装置では、ダイオード領域４０内においてカソード領域６６とサージ抑制領域７０が交互に設けられており、下面１２ｂにおけるカソード領域６６の面積比率が低い。このため、ＩＧＢＴのターンオン時にドリフト領域５８からカソード領域６６へ電子が流れ難い。これによって、スナップバックが抑制される。
　半導体装置１０がダイオードとして動作する場合には、上部電極２２に対して下部電極２４よりも高い電位が印加される。この状態では、カソード領域６６からドリフト領域５８に電子が流入する。また、アノード領域５６からドリフト領域５８にホールが流入する。これによって、ドリフト領域５８の抵抗が低下し、電子がドリフト領域５８内を低抵抗で流れる。電子は、ドリフト領域５８を通過した後にアノード領域５６へ流れる。ホールは、ドリフト領域５８を通過した後にカソード領域６６へ流れる。
　半導体装置１０がダイオードとして動作している状態において、上部電極２２と下部電極２４の間の電圧Ｖａｋが、順電圧（すなわち、上部電極２２の電位が下部電極２４の電位よりも高くなる電圧）から逆電圧（すなわち、下部電極２４の電位が上部電極２２の電位よりも高くなる電圧）に切り換わる場合がある。このように電圧Ｖａｋが切り換わると、ダイオードがリカバリ動作を行う。ダイオードのリカバリ動作では、ドリフト領域５８、フィールドストップ領域６０及びカソード領域６６中に存在するホールが、アノード領域５６を介して上部電極２２へ排出される。このようにホールが流れることで、ダイオードに瞬間的に逆電流（いわゆる、リカバリ電流）が流れる。リカバリ電流を早期に減衰させることで、リカバリ損失を抑制することができる。他方、リカバリ電流の減衰速度が速すぎると、リカバリ電流の急速な変化に伴ってサージ電圧が発生する。実施例１の半導体装置では電圧Ｖａｋが切り換わる速度が速い場合と遅い場合とでダイオードの動作が変化し、これによってリカバリ損失の低減とサージの抑制の両方が実現される。以下に、電圧Ｖａｋが切り換わる速度が遅い場合と速い場合のそれぞれについて、実施例１の半導体装置の動作を説明する。
（電圧Ｖａｋの切り換え速度が遅い場合）
　図４は、電圧Ｖａｋの切り換え速度が遅い場合において、実施例１のダイオードと比較例１のダイオードのリカバリ特性を比較して示している。比較例１のダイオードは、第２カソード領域６６ｂ内のｎ型不純物の活性化率が高い点で実施例１のダイオードとは異なる。図４において、電圧Ｖａｋはカソード（すなわち、下部電極２４）の電位が高い方をプラスとして示している。図４では、電圧Ｖａｋのグラフが実施例１と比較例１とで重なっている。図４において、電流ＩＦはダイオードに流れる電流を示している。正の値は順方向に流れる電流を示し、負の値は逆方向に流れる電流を示している。
　図４において、電流ＩＦが負であるときがリカバリ状態である。リカバリ状態では、ドリフト領域５８、フィールドストップ領域６０及びカソード領域６６内に存在するホールがアノード領域５６を介して上部電極２２へ排出される。アノード領域５６に近い位置に存在するホールほど上部電極２２へ排出され易い。したがって、カソード領域６６内に存在するホールは、上部電極２２へ排出されるまでに時間を要する。比較例１のダイオードでは、カソード領域６６内に存在するホールが上部電極２２へ排出されるまでリカバリ電流が流れるので、リカバリ電流が減衰し難い。これに対し、実施例１のダイオードでは、第２カソード領域６６ｂのｎ型不純物の活性化率が低いので、第２カソード領域６６ｂ内におけるキャリアライフタイムが短い。したがって、第２カソード領域６６ｂ内で多くのホールが電子との再結合によって消滅する。このため、実施例１のダイオードでは、比較例１のダイオードよりも、リカバリ電流が速く減衰する。したがって、実施例１のダイオードでは、リカバリ損失が生じ難い。なお、サージ抑制領域７０は、電圧Ｖａｋの切り換え速度が遅い場合のダイオードの特性にほとんど影響を与えない。
（電圧Ｖａｋの切り換え速度が速い場合）
　図５は、電圧Ｖａｋの切り換え速度が速い場合において、実施例１のダイオードと比較例２のダイオードのリカバリ特性を比較して示している。比較例２のダイオードでは、実施例１のダイオードと同様に、第２カソード領域６６ｂ内のｎ型不純物の活性化率が低い。比較例２のダイオードは、サージ抑制領域７０を有さない点で実施例１のダイオードとは異なる。
　比較例２のダイオードでは、第２カソード領域６６ｂ内のｎ型不純物の活性化率が低いので、リカバリ電流が減衰し易い。このため、電圧Ｖａｋの切り換え速度が速い場合に、図５に示すようにリカバリ電流の減衰速度が極めて速くなる。その結果、電気回路の寄生インダクタンスの影響により、リカバリ動作時にサージ電圧Ｖｓが発生する。他方、実施例１のダイオードでは、電圧Ｖａｋの切り換え速度が速い場合にはサージ抑制領域７０からドリフト領域５８にホールが流入する。ドリフト領域５８にホールが流入することで、リカバリ電流の減衰速度が遅くなる。これによって、図５に示すように、リカバリ電流の減衰速度が過度に速くなることが防止され、サージ電圧が抑制される。
　以上に説明したように、実施例１の半導体装置では、電圧Ｖａｋの切り換え速度が遅い場合には、第２カソード領域６６ｂによってリカバリ電流の減衰が促進され、リカバリ損失が低減される。また、実施例１の半導体装置では、電圧Ｖａｋの切り換え速度が速い場合には、サージ抑制領域７０によってリカバリ電流の減衰速度が過度に速くなることが防止され、サージ電圧が抑制される。
　次に、半導体装置１０の製造方法について説明する。まず、図６に示すように、半導体装置１０の上面側の構造とフィールドストップ領域６０を形成する。次に、図７に示すように、半導体基板１２の下面１２ｂ全域にｐ型不純物を注入することで、下面１２ｂ近傍の表層部にｐ型領域７２を形成する。ｐ型領域７２は、コレクタ領域６４とサージ抑制領域７０に相当するｐ型領域である。次に、図８に示すように、下面１２ｂの一部（すなわち、カソード領域６６に相当する範囲）にｐ型領域７２のｐ型不純物濃度よりも高濃度にｎ型不純物を注入することによって、カソード領域６６を形成する。ここでは、カソード領域６６をｐ型領域７２よりも厚くする。カソード領域６６の形成後に残存するｐ型領域７２は、コレクタ領域６４及びサージ抑制領域７０となる。
　次に、図９に示すように、半導体基板１２の下面１２ｂ全体を走査するようにレーザＬを照射することによって、半導体基板１２の下面１２ｂを加熱する。本実施例では、波長が５３２ｎｍのグリーンレーザをレーザＬとして使用する。レーザＬを照射することで、半導体基板１２のうちの下面１２ｂ近傍の表層部が９５０℃以上の温度に加熱される。以下では、レーザＬの照射によって９５０℃以上の温度に加熱された範囲を、加熱範囲９４という。加熱範囲９４の範囲内では、半導体基板１２が一時的に溶融する。半導体基板１２が一時的に溶融するときに、加熱範囲９４内で不純物が均一に拡散する。その結果、図１～３に示すように、加熱範囲９４内に、ボックスプロファイルを有する第１カソード領域６６ａ、サージ抑制領域７０及びコレクタ領域６４が形成される。ここでは、加熱範囲９４の厚さがカソード領域６６の厚さよりも薄くなるように加熱範囲９４を制御する。したがって、カソード領域６６のうち加熱範囲９４よりも上側の部分が、第１カソード領域６６ａよりもｎ型不純物濃度が低い第２カソード領域６６ｂとなる。第２カソード領域６６ｂは加熱範囲９４内に含まれないので、第２カソード領域６６ｂ内のｎ型不純物は活性化し難い。したがって、活性化率が低い第２カソード領域６６ｂが形成される。
　レーザ照射工程後に、下部電極２４を形成することで、図１に示す半導体装置が完成する。第１カソード領域６６ａ、サージ抑制領域７０及びコレクタ領域６４が高い不純物濃度を有するので、これらの領域が下部電極２４に対して低いコンタクト抵抗で接触する。
　なお、図２では、第１カソード領域６６ａ内においてｎ型不純物の活性化率がそれほど高くないが、これは、第１カソード領域６６ａのｎ型不純物濃度が固溶限界に近いためである。これに対し、第２カソード領域６６ｂ内では、ｎ型不純物濃度がそれほど高くないにもかかわらず、ｎ型不純物の活性化率が低い。これは、レーザ照射工程において第２カソード領域６６ｂが加熱範囲９４内に含まれないためである。
　図１０は実施例２の半導体装置のＡ－Ａ線の位置における不純物濃度分布を示している。実施例２では、第２カソード領域６６ｂ内にｎ型不純物濃度の山型分布Ｍ２が形成されている。山型分布Ｍ２におけるｎ型不純物濃度のピーク値は、１×１０１８ｃｍ－３より高く、１×１０１９ｃｍ－３よりも低い。実施例２のその他の構成は実施例１と等しい。カソード領域６６に対するｎ型不純物の注入工程において第２カソード領域６６ｂの深さ範囲内に局所的に高濃度でｎ型不純物を注入することで、山型分布Ｍ２を形成することができる。
　実施例２のように山型分布Ｍ２を形成すると、第２カソード領域６６ｂ内のｎ型不純物濃度が高くなり、第２カソード領域６６ｂ内においてｎ型不純物の活性化率をより低くすることができる。これによって、第２カソード領域６６ｂ内のキャリアライフタイムをより短くすることができる。これによって、ダイオードのリカバリ損失をより効果的に抑制できる。
　図１１は実施例３の半導体装置のＢ－Ｂ線及びＣ－Ｃ線の位置における不純物濃度分布を示している。実施例３では、コレクタ領域６４とサージ抑制領域７０が、ボックスプロファイルの上側に山型分布Ｍ３を有している。実施例３のその他の構成は実施例１と等しい。コレクタ領域６４とサージ抑制領域７０に対するｐ型不純物の注入工程において加熱範囲９４よりも上側にピークを有するようにｐ型不純物を注入することで、山型分布Ｍ３を形成することができる。このように山型分布Ｍ３を形成することで、実施例１よりもコレクタ領域６４とサージ抑制領域７０を厚くすることができる。実施例１では、コレクタ領域６４とサージ抑制領域７０の厚みが、第１カソード領域６６ａと同程度、または、第１カソード領域６６ａよりも薄かった。しかしながら、実施例３によれば、コレクタ領域６４とサージ抑制領域７０の厚みを、第１カソード領域６６ａよりも厚くすることが可能である。
　なお、上述した実施例１～３では、ＩＧＢＴのゲート電極がトレンチ型であったが、ＩＧＢＴのゲート電極がプレーナ型であってもよい。
　以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (4)

  1. 　半導体装置であって、
    　ＩＧＢＴ領域（３０）とダイオード領域（４０）とを有する半導体基板（１２）と、
    　前記ＩＧＢＴ領域内と前記ダイオード領域内で前記半導体基板の上面に接する上部電極（２２）と、
    　前記ＩＧＢＴ領域内と前記ダイオード領域内で前記半導体基板の下面に接する下部電極（２４）と、
    　ゲート電極（１６ａ）、
    　を有し、
    　前記半導体基板が、
    　前記ＩＧＢＴ領域内で前記上部電極に接するｎ型のエミッタ領域（５２）と、
    　前記ＩＧＢＴ領域と前記ダイオード領域に跨って分布しており、前記ＩＧＢＴ領域内と前記ダイオード領域内で前記上部電極に接している上部ｐ型領域（５４、５６）と、
    　前記上部ｐ型領域の下側に配置されており、前記ＩＧＢＴ領域と前記ダイオード領域に跨って分布しており、前記上部ｐ型領域によって前記エミッタ領域から分離されているｎ型のドリフト領域（５８）と、
    　前記ドリフト領域の下側に配置されており、前記ドリフト領域よりも高いｎ型不純物濃度を有しており、前記半導体基板の厚み方向に沿うｎ型不純物濃度分布において山型分布（Ｍ１）を有し、前記ＩＧＢＴ領域と前記ダイオード領域に跨って分布しているｎ型のフィールドストップ領域（６０）と、
    　前記ＩＧＢＴ領域内に配置されており、前記フィールドストップ領域の下側に配置されており、前記下部電極に接するｐ型のコレクタ領域（６４）と、
    　前記ダイオード領域内に配置されており、前記フィールドストップ領域の下側に配置されており、前記下部電極に接する複数のｎ型のカソード領域（６６）と、
    　前記ダイオード領域内に配置されており、前記フィールドストップ領域の下側に配置されており、前記下部電極に接する複数のｐ型のサージ抑制領域（７０）、
    　を有し、
    　前記ゲート電極が、前記エミッタ領域と前記ドリフト領域の間の前記上部ｐ型領域に対してゲート絶縁膜（１８）を介して対向しており、
    　前記ダイオード領域内では、前記半導体基板の前記下面において、特定方向に沿って複数の前記カソード領域と複数の前記サージ抑制領域が交互に配置されており、
    　前記各カソード領域が、
    　前記下部電極に接しており、１×１０１９ｃｍ－３以上のｎ型不純物濃度を有する第１カソード領域（６６ａ）と、
    　前記第１カソード領域と前記フィールドストップ領域の間に配置されており、ｎ型不純物の活性化率が８５％以下である第２カソード領域（６６ｂ）、
    　を有する、
    　半導体装置。
  2. 　前記第２カソード領域内に、前記半導体基板の厚み方向に沿うｎ型不純物濃度分布において山型分布（Ｍ２）が設けられている、請求項１に記載の半導体装置。
  3. 　前記第２カソード領域内に設けられた前記山型分布が、１×１０１８ｃｍ－３より高く１×１０１９ｃｍ－３より低いピーク値を有する、請求項２に記載の半導体装置。
  4. 　請求項１～３のいずれか一項に記載の半導体装置の製造方法であって、
    　前記半導体基板の前記下面にｐ型不純物とｎ型不純物をイオン注入することによって、前記コレクタ領域、前記カソード領域、及び、前記サージ抑制領域を形成する工程と、
    　前記コレクタ領域、前記カソード領域、及び、前記サージ抑制領域の形成後に、前記半導体基板の前記下面にレーザを照射する工程、
    　を有し、
    　前記レーザを照射する前記工程では、前記半導体基板の前記下面の近傍の表層部に９５０℃以上の加熱範囲（９４）を形成し、
    　前記加熱範囲の厚さが、前記カソード領域の厚さよりも薄い、
    　製造方法。
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