WO2024176379A1 - 表示装置及びその製造方法 - Google Patents

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WO2024176379A1 PCT/JP2023/006440 JP2023006440W WO2024176379A1 WO 2024176379 A1 WO2024176379 A1 WO 2024176379A1 JP 2023006440 W JP2023006440 W JP 2023006440W WO 2024176379 A1 WO2024176379 A1 WO 2024176379A1
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庸輔 神崎
雅貴 山中
昌彦 三輪
屹 孫
正樹 藤原
康平 釜谷
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Sharp Display Technology Corp
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00

Definitions

  • the present invention relates to a display device and a manufacturing method thereof.
  • TFT thin film transistor
  • TFTs thin film transistors
  • semiconductor layers that constitute TFTs include polysilicon semiconductor layers made of polysilicon with high mobility, and oxide semiconductor layers made of oxide semiconductors such as In-Ga-Zn-O with low leakage current.
  • TFTs having a polysilicon semiconductor layer may have unstable threshold (Vth) characteristics due to polarization of the resin substrate.
  • Vth threshold
  • an additional film is arranged below the polysilicon TFT (switching element) to suppress changes in characteristics due to light intrusion from the back side of the channel and to provide a back gate effect.
  • the present invention was made in consideration of these points, and its purpose is to achieve both stabilization of the threshold voltage of a TFT having a polysilicon semiconductor layer provided on a base substrate, particularly a resin substrate, while maintaining the panel transmittance.
  • the display device comprises a base substrate and a thin-film transistor layer provided on the base substrate, the thin-film transistor layer having a polysilicon semiconductor layer formed of a polysilicon film and defining a channel region and a conductor region, a plurality of thin-film transistors electrically connected to each other via signal wiring in the conductor region are provided corresponding to a plurality of sub-pixels constituting a display region, and a transparent backgate layer formed of an oxide semiconductor film and having a conductorized portion in which at least a portion of the oxide semiconductor film is conductorized is provided below the thin-film transistor layer, the conductorized portion overlaps at least the channel region in a plan view and is electrically connected to the signal wiring.
  • the manufacturing method of the display device is a manufacturing method of a display device comprising a base substrate and a thin-film transistor layer provided on the base substrate, the thin-film transistor layer having a polysilicon semiconductor layer formed of a polysilicon film and having a channel region and a conductor region defined therein, a plurality of thin-film transistors electrically connected to each other via signal wiring in the conductor region are provided corresponding to a plurality of sub-pixels constituting a display region, and a transparent back gate layer formed of an oxide semiconductor film and having a conductorized portion in which at least a portion of the oxide semiconductor film is conductorized is provided below the thin-film transistor layer,
  • the film transistor layer forming step includes a first base coat film forming step of forming a first base coat film on the base substrate, a back gate layer forming step of forming the oxide semiconductor film on the substrate surface on which the first base coat film is formed, and then patterning the oxide semiconductor film to form the back gate layer, a second base coat film forming
  • the region of the back gate layer that overlaps with the channel region in a planar view is conductorized by heat treatment after the second base coat film is formed to form the conductor portion, and in the signal wiring forming process, the conductor portion and the signal wiring are electrically connected.
  • the present invention makes it possible to stabilize the threshold voltage of a TFT having a polysilicon semiconductor layer provided on a base substrate, particularly a resin substrate, while maintaining the panel transmittance.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the present invention.
  • FIG. 2 is a plan view of a display region of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 3 is an equivalent circuit diagram showing a pixel circuit of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 4 is a schematic plan view showing an arrangement of pixel circuits in the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is an enlarged plan view of the area surrounded by the two-dot chain line in FIG. 4, showing the first TFT constituting the pixel circuit of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the present invention.
  • FIG. 2 is a plan view of a display region of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 6 is an enlarged plan view of the area within the two-dot chain line in FIG. 4, showing a modified example of the first TFT constituting the pixel circuit of the organic EL display device according to the first embodiment of the present invention, and corresponds to FIG.
  • FIG. 7 is an enlarged plan view of the area within the two-dot chain line in FIG. 4, showing a modified example of the first TFT constituting the pixel circuit of the organic EL display device according to the first embodiment of the present invention, and corresponds to FIG.
  • FIG. 8 is a cross-sectional view of a display region and a frame region of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing an organic EL layer constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of a display region and a frame region of an organic EL display device according to a second embodiment of the present invention, and corresponds to FIG.
  • FIG. 11 is a cross-sectional view of a display region and a frame region of an organic EL display device according to a third embodiment of the present invention, and corresponds to FIG.
  • FIG. 12 is a schematic plan view showing an arrangement of pixel circuits in an organic EL display device according to a fourth embodiment of the present invention, and corresponds to FIG.
  • FIG. 13 is an enlarged plan view of the area surrounded by the two-dot chain line in FIG.
  • FIG. 14 is a cross-sectional view of the display region of the organic EL display device according to the fourth embodiment of the present invention taken along the line XIV-XIV in FIG.
  • FIG. 15 is an enlarged plan view of the area surrounded by the two-dot chain line in FIG. 12, showing a first TFT constituting a pixel circuit of an organic EL display device according to a fifth embodiment of the present invention.
  • 16 is a cross-sectional view of the display region of the organic EL display device according to the fifth embodiment of the present invention taken along the line XVI-XVI in FIG.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device 50a of this embodiment.
  • FIG. 2 is a plan view of a display region D of the organic EL display device 50a.
  • FIG. 3 is an equivalent circuit diagram showing a pixel circuit C of the organic EL display device 50a.
  • FIG. 4 is a schematic plan view showing an arrangement of the pixel circuits C of the organic EL display device 50a.
  • FIG. 5 is an enlarged plan view of the area surrounded by a two-dot chain line in FIG. 4, showing a first TFT 9aa constituting the pixel circuit C of the organic EL display device 50a.
  • FIG. 6 is an enlarged plan view of the area surrounded by a two-dot chain line in FIG. 4, showing a modified example of the first TFT 9aa constituting the pixel circuit C of the organic EL display device 50a, and corresponds to FIG. 5.
  • FIG. 7 is an enlarged plan view of the area surrounded by a two-dot chain line in FIG. 4, showing a modified example of the first TFT 9aa constituting the pixel circuit C of the organic EL display device 50a, and corresponds to FIG. 5.
  • FIG. 8 is a cross-sectional view of a display region D and a frame region F of the organic EL display device 50a.
  • Fig. 9 is a cross-sectional view showing an organic EL layer 23 constituting the organic EL display device 50a. Note that the upper layer of the gate electrode 14a is omitted in Figs. 5 to 7.
  • the organic EL display device 50a includes, for example, a rectangular display area D for displaying images, and a frame area F arranged in a frame shape around the display area D.
  • a rectangular display area D is illustrated, but this rectangular shape also includes, for example, an approximately rectangular shape with arc-shaped sides, arc-shaped corners, or a shape with a notch in one of the sides.
  • a plurality of sub-pixels P are arranged in a matrix.
  • a sub-pixel P having a red light-emitting region Lr for displaying red a sub-pixel P having a green light-emitting region Lg for displaying green
  • a sub-pixel P having a blue light-emitting region Lb for displaying blue are arranged adjacent to each other.
  • one pixel is composed of three adjacent sub-pixels P having a red light-emitting region Lr, a green light-emitting region Lg, and a blue light-emitting region Lb.
  • the arrangement of the sub-pixels P is not particularly limited, and examples include a pentile arrangement and a stripe arrangement.
  • a terminal portion T is provided at one end of the frame region F (the right end in FIG. 1) so as to extend in one direction (the vertical direction in FIG. 1).
  • a folding portion B is provided in the frame region F between the terminal portion T and the display region D so as to extend in one direction (the vertical direction in FIG. 1), which can be folded, for example, 180° (in a U-shape) with the vertical direction in FIG. 1 as the folding axis.
  • the organic EL display device 50a includes a flexible resin substrate 10 that serves as a base substrate, and a TFT layer 20a that is provided on the resin substrate 10.
  • the resin substrate 10 is made of an organic resin material such as polyimide resin.
  • the base substrate is not limited to the resin substrate 10 and may be, for example, a glass substrate.
  • a first TFT 9aa, a second TFT 9b, and a capacitor 9c are provided as a pixel circuit C in each subpixel P.
  • the pixel circuits C are arranged in a matrix corresponding to each subpixel P. Note that the black circles ( ⁇ ) shown in FIG. 3 and FIG. 4 indicate nodes.
  • the TFT layer 20a includes a first base coat film 11a and a second base coat film 11b provided on a resin substrate 10, a plurality of first TFTs 9aa, a plurality of second TFTs 9b (see FIG. 3), and a plurality of capacitors 9c (see FIG. 3) provided on the second base coat film 11b for each subpixel P, and a planarization film 19 provided on each of the first TFTs 9aa, each of the second TFTs 9b, and each of the capacitors 9c.
  • the TFT layer 20a is provided with a plurality of gate lines 14 as signal wirings that extend parallel to each other in the horizontal direction in the figures.
  • FIGS. 1 the TFT layer 20a is provided with a plurality of gate lines 14 as signal wirings that extend parallel to each other in the horizontal direction in the figures.
  • the TFT layer 20a is provided with a plurality of source lines 18f as signal wirings that extend in a direction that intersects (is perpendicular to) the plurality of gate lines 14, i.e., in the vertical direction in the figures. 2 and 3, the TFT layer 20a is provided with a plurality of power lines 18g that run parallel to each other in the vertical direction in the drawings. Each power line 18g is provided adjacent to each source line 18f as shown in FIG. 2. Each source line 18f is connected to, for example, a source driver SD as shown in FIG. 4.
  • the first base coat film 11a and the second base coat film 11b the semiconductor film that will be the semiconductor layer, the gate insulating film 13, the gate line 14 (see also FIGS. 2 to 4), the gate electrode 14a, the first metal film (lower metal film) that will be the first wiring layer such as the lower conductive layer, the first interlayer insulating film 15, the second metal film that will be the second wiring layer such as the upper conductive layer, the second interlayer insulating film 17, the third metal film (upper metal film) that will be the third wiring layer such as the source line 18f (see also FIGS. 2 to 4), the source electrode 18a, the drain electrode 18b, the power line 18g, and the like, and the planarization film 19 are laminated in this order on the resin substrate 10.
  • the first base coat film 11a, the second base coat film 11b, the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17 are each composed of a single layer or a laminated film of an inorganic insulating film such as silicon nitride (SiNx (x is a positive number)), silicon oxide (SiO 2 ), silicon oxynitride (SiON), etc.
  • the first base coat film 11a is preferably composed of a laminated film such as SiNx (upper layer)/SiO 2 (lower layer).
  • the second base coat film 11b is preferably composed of a laminated film such as SiO 2 (upper layer)/SiNx (lower layer).
  • the first metal film, the second metal film, and the third metal film are composed of, for example, a metal single layer film of molybdenum (Mo), titanium (Ti), aluminum (Al), copper (Cu), tungsten (W), etc., or a metal laminate film of Mo (upper layer)/Al (middle layer)/Mo (lower layer), Ti/Al/Ti, Al (upper layer)/Ti (lower layer), Cu/Mo, Cu/Ti, etc.
  • Mo molybdenum
  • Ti titanium
  • Al aluminum
  • Cu copper
  • W tungsten
  • the first TFT 9aa is electrically connected to the corresponding gate line 14 and source line 18f (signal wiring) in each subpixel P.
  • the first TFT 9aa includes a polysilicon semiconductor layer 12 (first semiconductor layer), a gate insulating film 13, a gate electrode 14a, a first interlayer insulating film 15, a second interlayer insulating film 17, a source electrode 18a, and a drain electrode 18b, which are provided in this order on the second base coat film 11b.
  • the first TFT 9aa can be said to be a top-gate type polysilicon TFT.
  • the polysilicon semiconductor layer 12 is composed of a low-temperature polysilicon film such as LTPS (low temperature polysilicon). As shown in FIG. 8, the polysilicon semiconductor layer 12 is provided on the second base coat film 11b in an island shape in a plan view. The polysilicon semiconductor layer 12 is doped with impurity ions and partially conductorized. As a result, the polysilicon semiconductor layer 12 has a source region 12b and a drain region 12c that are defined as conductor regions spaced apart from each other, and a channel region 12a defined between the source region 12b and the drain region 12c. A plurality of first TFTs 9aa are electrically connected to the source region 12b and the drain region 12c via the corresponding gate line 14 and source line 18f (signal wiring).
  • LTPS low temperature polysilicon
  • the gate electrode 14a (first wiring layer) is provided on the gate insulating film 13 so as to overlap the channel region 12a of the polysilicon semiconductor layer 12.
  • the gate electrode 14a is configured to control the conduction between the source region 12b and the drain region 12c of the polysilicon semiconductor layer 12.
  • the gate electrode 14a is formed of a first metal film.
  • the first interlayer insulating film 15 and the second interlayer insulating film 17 are provided in order to cover the gate electrode 14a, as shown in FIG. 8.
  • the source electrode 18a and the drain electrode 18b (third wiring layer) are provided on the second interlayer insulating film 17 so as to be spaced apart from each other, as shown in FIG. 8.
  • the source electrode 18a and the drain electrode 18b are also electrically connected to the source region 12b and the drain region 12c of the polysilicon semiconductor layer 12, respectively, via contact holes Ha and Hb formed in the stacked film of the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17, as shown in FIG. 8.
  • the source electrode 18a and the drain electrode 18b are formed of a third metal film.
  • a back gate layer BGa is provided under the first TFT 9aa constituting the TFT layer 20a.
  • the back gate layer BGa is provided between the first base coat film 11a and the second base coat film 11b constituting the first TFT 9aa.
  • the back gate layer BGa may be provided in the display region D and the frame region F so as to cover the entire surface of the TFT layer 20a, or may be provided only in the region required as the conductor portion BGac described below.
  • the thickness of the back gate layer BGa is, for example, about 10 to 100 nm.
  • the In-Ga-Zn-O-based oxide semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • the In-Ga-Zn-O-based semiconductor may be amorphous or crystalline.
  • As the crystalline In-Ga-Zn-O-based semiconductor a crystalline In-Ga-Zn-O-based semiconductor in which the c-axis is oriented approximately perpendicular to the layer surface is preferable.
  • another oxide semiconductor may be included.
  • an In-Sn-Zn-O-based semiconductor for example, In 2 O 3 -SnO 2 -ZnO; InSnZnO
  • the In-Sn-Zn-O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • oxide semiconductors may include In-Al-Zn-O based semiconductors, In-Al-Sn-Zn-O based semiconductors, Zn-O based semiconductors, In-Zn-O based semiconductors, Zn-Ti-O based semiconductors, Cd-Ge-O based semiconductors, Cd-Pb-O based semiconductors, CdO (cadmium oxide), Mg-Zn-O based semiconductors, In-Ga-Sn-O based semiconductors, In-Ga-O based semiconductors, Zr-In-Zn-O based semiconductors, Hf-In-Zn-O based semiconductors, Al-Ga-Zn-O based semiconductors, Ga-Zn-O based semiconductors, In-Ga-Zn-Sn-O based semiconductors, InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg x Zn 1-x O), cadmium zinc oxide (Cd x Zn 1-x O), and the
  • the back-gate layer BGa also has a conductor portion BGac in which the oxide semiconductor film is conductorized, as shown in Figures 4 to 8.
  • the conductor portion BGac can be considered a transparent conductive layer. Note that at least a portion of the back-gate layer BGa may be the conductor portion BGac, or the entire back-gate layer BGa may be the conductor portion BGac.
  • the conductor portion BGac (back gate layer BGa) is integrally (band-shaped) arranged across multiple sub-pixels P (the pixel circuits C that constitute them) along the direction in which the source line 18f (signal wiring) extends in a plan view.
  • the conductor portion BGac overlaps with the channel region 12a of the polysilicon semiconductor layer 12 constituting the first TFT 9aa in a planar view.
  • the conductor portion BGac only needs to overlap with at least the channel region 12a of the polysilicon semiconductor layer 12 in a planar view.
  • the back gate layer BGa and its conductor portion BGac may be provided in a mesh pattern corresponding to the pattern shape of the polysilicon semiconductor layer 12 in a planar view.
  • the conductor portion BGac may be formed in at least a part of the mesh pattern of the back gate layer BGa (see FIG. 5), or may be formed in the entire pattern (see FIG. 6).
  • the back gate layer BGa and its conductor portion BGac may be provided so as to cover the entire sub-pixel P (the pixel circuit C constituting it) in a planar view.
  • the conductive portion BGac may be formed on at least a part of the pattern of the back gate layer BGa, or may be formed on the entire pattern (see FIG. 7).
  • the power supply TFT is configured to apply the voltage of the power supply line 18g to the first terminal electrode of the driving TFT.
  • the light emission control TFT is configured to apply the driving current to the organic EL element 25.
  • the first TFT 9aa is a driving TFT.
  • the driving TFT since the driving TFT affects the brightness of the organic EL element 25, it is preferable that the driving TFT is composed of a first TFT 9aa having a back gate layer BGa having a conductive portion BGac.
  • the writing TFT, power supply TFT, and light emission control TFT other than the driving TFT are switching TFTs, so they may or may not have a back gate layer BGa.
  • the second TFT 9b is electrically connected to the corresponding first TFT 9aa and power line 18g in each subpixel P.
  • the second TFT 9b also includes a second semiconductor layer, a gate insulating film 13, a gate electrode, a first interlayer insulating film 15, a second interlayer insulating film 17, and a source electrode and a drain electrode, and has the same structure as the first TFT 9aa described above.
  • the second semiconductor layer is formed, for example, of a low-temperature polysilicon film or an In-Ga-Zn-O-based oxide semiconductor film.
  • the In-Ga-Zn-O-based oxide semiconductor is the same as the In-Ga-Zn-O-based oxide semiconductor described above.
  • the second TFT 9b configured as above may be, for example, an n-channel TFT such as an initialization TFT, a compensation TFT, or an anode discharge TFT.
  • the initialization TFT is configured to initialize the voltage applied to the gate electrode of the drive TFT.
  • the compensation TFT is configured to compensate the threshold voltage of the drive TFT by putting the drive TFT into a diode-connected state in response to the selection of the gate line 14.
  • the anode discharge TFT is configured to reset the charge accumulated in the first electrode 21 (described later) of the organic EL element 25 in response to the selection of the gate line 14. Note that the initialization TFT, compensation TFT, and anode discharge TFT are switching TFTs, and may or may not have a back gate layer BGa.
  • the first TFT 9aa and the second TFT 9b are shown as top-gate type TFTs, but the first TFT 9aa and the second TFT 9b may be bottom-gate type TFTs. It is preferable that the first TFT 9aa is a top-gate type TFT.
  • the capacitor 9c is electrically connected to the corresponding first TFT 9aa and the power supply line 18g in each subpixel P.
  • the capacitor 9c includes, for example, a lower conductive layer (first wiring layer) formed of a first metal film, a first interlayer insulating film 15 provided to cover the lower conductive layer, and an upper conductive layer (second wiring layer) provided on the first interlayer insulating film 15 to overlap the lower conductive layer and formed of a second metal film.
  • the upper conductive layer 16 is electrically connected to the power supply line 18g via, for example, a contact hole formed in the second interlayer insulating film 17.
  • the back-gate layer BGa and its conductive portion BGac are arranged not only in the region (hereinafter also referred to as the "active region") in the display region D where multiple sub-pixels P are arranged, but also in the frame region F.
  • the conductor portion BGac is electrically connected to the source line 18f (signal wiring) in an area in the frame region F where the subpixels P are not arranged (hereinafter also referred to as the "inactive region"), as shown in Figures 4 and 8.
  • the conductor portion BGac and the source line 18f are electrically connected via a contact hole Hf formed in a laminate film of the second base coat film 11b, the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 as at least one inorganic insulating film provided between the conductor portion BGac and the source line 18f.
  • the conductor portion BGac is fixed to the potential of the source line 18f.
  • a conventional flexible organic EL display device that has a backgate separated by an inorganic insulating film (base coat film) below a top-gate type polysilicon TFT, and that electrically connects the backgate to a potential fixing wiring (signal wiring) within the pixel circuit C (active region) via a contact hole formed in the inorganic insulating film
  • the threshold characteristics of the TFT are unstable due to impurities from the resin substrate directly below the backgate. This is thought to be due to the fact that a contact hole is provided near the TFT, and hydrogen atoms generated from the base coat film due to the opening of the contact hole adhere to the channel portion of the TFT.
  • the conductor portion BGac in the back gate layer BGa is electrically connected to the source line 18f via the contact hole Hf outside the pixel circuit C (inactive region), so the above-mentioned inconvenience is unlikely to occur.
  • the planarization film 19 has a flat surface in the display area D, and is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG (spin on glass) material.
  • the organic EL display device 50a includes an organic EL element layer 31 provided as an upper layer of the TFT layer 20a as a light-emitting element layer constituting the display area D, and a sealing film 35 provided on the organic EL element layer 31.
  • the organic EL element layer 31 includes a plurality of organic EL elements 25 as light-emitting elements arranged in a matrix corresponding to a plurality of sub-pixels P.
  • the organic EL element 25 includes a plurality of first electrodes 21 provided in order on the planarization film 19, a plurality of organic EL layers 23 provided on the first electrodes 21 for each subpixel P, and a second electrode 24 provided on the organic EL layer 23 in common to the plurality of subpixels P. As shown in FIG. 8, the organic EL element 25 is also covered with a sealing film 35.
  • the first electrodes 21 are provided in a matrix on the planarization film 19 so as to correspond to a plurality of sub-pixels P. As shown in Fig. 8, each of the first electrodes 21 is electrically connected to the drain electrode 18d (or the source electrode 18c) of each of the second TFTs 9b through a contact hole formed in the planarization film 19.
  • the first electrodes 21 have a function of injecting holes (positive holes) into the organic EL layer 23. It is more preferable that the first electrodes 21 are formed of a material having a large work function in order to improve the efficiency of hole injection into the organic EL layer 23.
  • examples of materials constituting the first electrode 21 include metal materials such as silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), gold (Au), titanium (Ti), ruthenium (Ru), manganese (Mn), indium (In), ytterbium (Yb), lithium fluoride (LiF), platinum (Pt), palladium (Pd), molybdenum (Mo), iridium (Ir), and tin (Sn).
  • the material constituting the first electrode 21 may be, for example, an alloy such as astatine (At)/astatine oxide (AtO 2 ).
  • the material constituting the first electrode 21 may be, for example, a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO).
  • the first electrode 21 may be formed by stacking a plurality of layers made of the above materials. Examples of compound materials having a large work function include indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the peripheral edge of the first electrode 21 is covered with an edge cover 22 arranged in a lattice pattern common to multiple sub-pixels P.
  • materials constituting the edge cover 22 include positive photosensitive resin materials such as polyimide resin, acrylic resin, polysiloxane resin, and novolac resin, or polysiloxane-based SOG materials.
  • a part of the surface of the edge cover 22 protrudes upward in the figure and serves as an island-shaped pixel photospacer.
  • each organic EL layer 23 is disposed on each first electrode 21 and arranged in a matrix to correspond to a plurality of sub-pixels P.
  • each organic EL layer 23 includes a hole injection layer 1, a hole transport layer 2, a light-emitting layer 3, an electron transport layer 4, and an electron injection layer 5, which are arranged in this order on the first electrode 21.
  • the hole injection layer 1 is also called an anode buffer layer, and has the function of bringing the energy levels of the first electrode 21 and the organic EL layer 23 closer together and improving the efficiency of hole injection from the first electrode 21 to the organic EL layer 23.
  • materials constituting the hole injection layer 1 include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, and stilbene derivatives.
  • the hole transport layer 2 has the function of improving the efficiency of transporting holes from the first electrode 21 to the organic EL layer 23.
  • materials constituting the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylenevinylene, polysilane, triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, pyrazolone derivatives, phenylenediamine derivatives, arylamine derivatives, amine-substituted chalcone derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives, hydrogenated amorphous silicon, hydrogenated amorphous silicon carbide, zinc sulfide, zinc selenide, etc.
  • the light-emitting layer 3 is a region into which holes and electrons are injected from the first electrode 21 and the second electrode 24, respectively, and where the holes and electrons recombine when a voltage is applied by the first electrode 21 and the second electrode 24.
  • the light-emitting layer 3 is formed from a material with high luminous efficiency.
  • Examples of materials constituting the light-emitting layer 3 include metal oxinoid compounds [8-hydroxyquinoline metal complexes], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, coumarin derivatives, benzoxazole derivatives, oxadiazole derivatives, oxazole derivatives, benzimidazole derivatives, thiadiazole derivatives, benzthiazole derivatives, styryl derivatives, styrylamine derivatives, bisstyrylbenzene derivatives, tristyrylbenzene derivatives, perylene derivatives, perinone derivatives, aminopyrene derivatives, pyridine derivatives, rhodamine derivatives, aquidine derivatives, phenoxazone, quinacridone derivatives, rubrene, poly-p-phenylenevinylene, polysilane, and the like.
  • the electron transport layer 4 has the function of efficiently transferring electrons to the light-emitting layer 3.
  • materials constituting the electron transport layer 4 include organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, fluorenone derivatives, silole derivatives, and metal oxinoid compounds.
  • the electron injection layer 5 has a function of bringing the energy levels of the second electrode 24 and the organic EL layer 23 closer to each other and improving the efficiency of electron injection from the second electrode 24 to the organic EL layer 23, and this function can reduce the driving voltage of the organic EL element 25.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • examples of materials constituting the electron injection layer 5 include inorganic alkali compounds such as lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride (BaF 2 ), aluminum oxide (Al 2 O 3 ), and strontium oxide (SrO).
  • the second electrode 24 is provided so as to cover each organic EL layer 23 and the edge cover 22.
  • the second electrode 24 has a function of injecting electrons into the organic EL layer 23.
  • the second electrode 24 is more preferably made of a material having a small work function in order to improve the efficiency of electron injection into the organic EL layer 23.
  • examples of materials constituting the second electrode 24 include silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), gold (Au), calcium (Ca), titanium (Ti), yttrium (Y), sodium (Na), ruthenium (Ru), manganese (Mn), indium (In), magnesium (Mg), lithium (Li), ytterbium (Yb), and lithium fluoride (LiF).
  • the second electrode 24 may be formed of an alloy such as magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/astatine oxide (AtO 2 ), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), or lithium fluoride (LiF)/calcium (Ca)/aluminum (Al).
  • the second electrode 24 may be formed of a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO).
  • the second electrode 24 may be formed by stacking a plurality of layers made of the above materials.
  • materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), and lithium fluoride (LiF)/calcium (Ca)/aluminum (Al).
  • the sealing film 35 includes a first sealing inorganic insulating film 32 provided to cover the second electrode 24, a sealing organic film 33 provided on the first sealing inorganic insulating film 32, and a second sealing inorganic insulating film 34 provided to cover the sealing organic film 33, and has a function of protecting the organic EL layer 23 from moisture, oxygen, and the like.
  • the first sealing inorganic insulating film 32 and the second sealing inorganic insulating film 34 are made of inorganic materials such as silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), silicon nitride (SiNx (x is a positive number) such as trisilicon tetranitride (Si 3 N 4 ), and silicon carbonitride (SiCN).
  • the sealing organic film 33 is made of organic materials such as acrylic resin, polyurea resin, parylene resin, polyimide resin, and polyamide resin.
  • the organic EL display device 50a described above is configured such that, in each subpixel P, a gate signal is input to the first TFT 9aa via the gate line 14 to turn the first TFT 9aa on, a data signal is written to the gate electrode of the second TFT 9b and the capacitor 9c via the source line 18f, and a current from the power line 18g corresponding to the gate voltage of the second TFT 9b is supplied to the organic EL layer 23, causing the light-emitting layer 3 of the organic EL layer 23 to emit light and display an image.
  • the organic EL display device 50a even if the first TFT 9aa is turned off, the gate voltage of the second TFT 9b is held by the capacitor 9c, so that the light-emitting layer 3 continues to emit light until the gate signal for the next frame is input.
  • the method for manufacturing the organic EL display device 50a of this embodiment includes a TFT layer formation process.
  • the TFT layer forming process is a process for forming the TFT layer 20a, and includes a first base coat film forming process, a back gate layer forming process, a second base coat film forming process, a polysilicon semiconductor layer forming process, and a gate insulating film forming process.
  • the method includes a gate electrode forming step, a doping step, an interlayer insulating film forming step, a contact hole forming step, and a signal wiring forming step.
  • First base coat film forming step First, a silicon oxide film (about 250 nm thick) and a silicon nitride film (about 50 nm thick) are sequentially formed on a resin substrate 10 formed on a glass substrate, for example, by a plasma CVD (Chemical Vapor Deposition) method, thereby forming a first base coat film 11a composed of a laminated film such as SiNx (upper layer)/ SiO2 (lower layer).
  • a plasma CVD Chemical Vapor Deposition
  • an oxide semiconductor film made of an oxide semiconductor such as an InGaZnO4 film (thickness: about 30 nm) is formed by, for example, a sputtering method, and then the oxide semiconductor film is patterned to form a strip-shaped back gate layer BGa extending parallel to the direction in which the source line 18f formed in the subsequent process extends.
  • a silicon nitride film (about 50 nm thick) and a silicon oxide film (about 250 nm thick) are sequentially formed by, for example, a plasma CVD method, to form a second base coat film 11b composed of a laminated film such as SiO2 (upper layer)/SiNx (lower layer).
  • a part of the back gate layer BGa is conductorized by heat treatment after the formation of the second base coat film 11b, to form the conductor portion BGac.
  • the conductor portion BGac is formed in an area that overlaps in plan view with at least the channel region 12a of the polysilicon semiconductor layer 12 formed in a subsequent process.
  • amorphous silicon film (about 50 nm thick) is formed on the substrate surface on which the second base coat film 11b is formed, for example, by a plasma CVD method, and the amorphous silicon film is crystallized by laser annealing or the like to form a polysilicon film made of polysilicon. The polysilicon film is then patterned to form the polysilicon semiconductor layer 12.
  • a silicon oxide film (with a thickness of about 100 nm) is formed on the substrate surface on which the polysilicon semiconductor layer 12 is formed, for example, by plasma CVD, and then the silicon oxide film is patterned so as to cover the polysilicon semiconductor layer, thereby forming a gate insulating film 13.
  • a first metal film such as a molybdenum film (thickness: about 200 nm) is formed, for example, by sputtering, on the substrate surface on which the gate insulating film 13 is formed, and then the first metal film is patterned to form a first wiring layer including the gate electrode 14a and the gate line 14.
  • Doping process By doping the polysilicon semiconductor layer 12 with impurity ions using the gate electrode 14a as a mask, a part of the polysilicon semiconductor layer 12 is made conductive, thereby forming a source region 12b, a drain region 12c and a channel region 12a in the polysilicon semiconductor layer 12.
  • Interlayer insulating film forming process At least one interlayer insulating film is formed on the substrate surface on which the gate electrode 14a is formed (the substrate surface on which a portion of the polysilicon semiconductor layer 12 is made conductive).
  • a silicon nitride film (about 150 nm thick) and a silicon oxide film (about 100 nm thick) are sequentially formed on the substrate surface by, for example, a plasma CVD method, thereby forming a first interlayer insulating film 15.
  • a silicon oxide film (about 100 nm thick) is formed on the substrate surface on which the first interlayer insulating film 15 is formed by, for example, a plasma CVD method, thereby forming a second interlayer insulating film 17.
  • the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 are appropriately patterned, for example, by dry etching, to form contact holes Ha and Hb that expose at least a part of the surface of the source region 12b and the drain region 12c in the polysilicon semiconductor layer 12.
  • the second base coat film 11b, the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 are appropriately patterned, for example, by dry etching, to form a contact hole Hf that exposes at least a part of the surface of the conductor portion BGac in the back gate layer BGa.
  • a titanium film (thickness: about 50 nm), an aluminum film (thickness: about 400 nm), a titanium film (thickness: about 200 nm), etc. are formed by, for example, a sputtering method on the substrate surface on which the contact holes Ha, Hb, and Hf are formed.
  • the third metal film is patterned to form a third wiring layer including a source line 18f, a source electrode 18a, a drain electrode 18b, a power line 18g, etc. Form.
  • the conductor portion BGac and the source line 18f are electrically connected in the signal wiring formation process.
  • a second metal film such as a molybdenum film (thickness: about 200 nm) is formed by, for example, a sputtering method, and then the second metal film is is patterned to form a second wiring layer such as an upper conductive layer.
  • Planarization film formation process An acrylic photosensitive resin film (about 2 ⁇ m thick) is applied to the substrate surface on which the source lines 18 f and the like are formed, for example, by spin coating or slit coating, and then the applied film is pre-baked.
  • a planarizing film 19 is formed by carrying out exposure, development and post-baking.
  • the manufacturing method for the organic EL display device 50a also includes an organic EL element layer forming process and a sealing film forming process.
  • a first electrode 21, an edge cover 22, and an organic EL layer 23 are formed by using a known method.
  • a light-emitting layer 3 is formed to form an organic EL element 25, and an organic EL element layer 31 is formed.
  • ⁇ Sealing film forming process> First, on the substrate surface on which the organic EL element layer 31 formed in the organic EL element layer forming process is formed, an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is formed by a plasma CVD method using a CMM as a deposition mask so as to cover each organic EL element 25, thereby forming a first sealing inorganic insulating film 32. Next, an organic resin material such as an acrylic resin is formed on the first sealing inorganic insulating film 32 by, for example, an inkjet method to form a sealing organic film 33.
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is formed by a plasma CVD method using a CMM as a deposition mask so as to cover each organic EL element 25, thereby forming a first sealing inorganic insulating film 32.
  • a protective sheet (not shown) is attached to the surface of the substrate, and then laser light is applied from the glass substrate side of the resin substrate 10 to peel the glass substrate from the underside of the resin substrate 10, and a protective sheet (not shown) is attached to the underside of the resin substrate 10 from which the glass substrate has been peeled off. In this manner, the organic EL display device 50a can be manufactured.
  • the conductor portion BGac is integrally provided so as to straddle a plurality of sub-pixels P (the pixel circuits C constituting the sub-pixels P) along the direction in which the source line 18f (signal wiring) extends in a plan view, overlaps at least with the channel portion 12a in a plan view, and is electrically connected to the source line 18f. Therefore, the first TFT 9aa is prevented from shifting in threshold value (Vth) due to polarization of the resin substrate 10, and has stable threshold characteristics.
  • the conductor portion BGac and the source line 18f are electrically connected through the contact hole Hf outside the pixel circuit C (inactive region), so that hydrogen atoms generated from the first base coat film 11a are prevented from adhering to the channel portion 12a, and the threshold characteristic of the first TFT 9aa becomes more stable.
  • Fig. 10 is a cross-sectional view of a display region D and a frame region F of an organic EL display device 50b of this embodiment, and corresponds to Fig. 8.
  • the overall configuration of the organic EL display device 50b is the same as that of the first embodiment described above, except for the configuration of the TFT layer 20b, and therefore a detailed description thereof will be omitted here. Also, components similar to those of the first embodiment will be denoted by the same reference numerals and descriptions thereof will be omitted.
  • a metal layer M that is island-shaped in plan view is provided between the lower end of the contact hole Hf and the conductor portion BGac in the frame region F (inactive region).
  • the metal layer M is disposed between the back gate layer BGa and the second base coat film 11b. As a result, the conductor portion BGac and the source line 18f are electrically connected via the metal layer M.
  • the metal layer M is composed of a metal single layer film such as molybdenum (Mo), titanium (Ti), aluminum (Al), copper (Cu), tungsten (W), etc., or a metal laminate film such as Mo (upper layer)/Al (middle layer)/Mo (lower layer), Ti/Al/Ti, Al (upper layer)/Ti (lower layer), Cu/Mo, Cu/Ti, etc.
  • a metal single layer film such as molybdenum (Mo), titanium (Ti), aluminum (Al), copper (Cu), tungsten (W), etc.
  • a metal laminate film such as Mo (upper layer)/Al (middle layer)/Mo (lower layer), Ti/Al/Ti, Al (upper layer)/Ti (lower layer), Cu/Mo, Cu/Ti, etc.
  • the organic EL display device 50b can be fabricated by adding the following metal layer formation process after the backgate layer formation process and before the second base coat film formation process in the TFT layer formation process of the above-described organic EL display device 50a.
  • ⁇ Effects> According to the organic EL display device 50b described above, in addition to the effects of the organic EL display device 50a described above, the following effects can be obtained.
  • a metal layer M is provided between the conductor portion BGac and the second base coat film 11b. This metal layer M makes it possible to prevent the conductor portion BGac from being penetrated when the contact hole Hf is formed.
  • Fig. 11 is a cross-sectional view of a display region D and a frame region F of an organic EL display device 50c of this embodiment, and corresponds to Fig. 8.
  • the overall configuration of the organic EL display device 50c is the same as that of the first embodiment described above, except for the configuration of the TFT layer 20c, and therefore a detailed description thereof will be omitted here. Also, components similar to those of the first embodiment will be denoted by the same reference numerals and descriptions thereof will be omitted.
  • the back gate layer BGc has a non-conductive portion BGcn in which the oxide semiconductor film is not conductive.
  • the non-conductive portions BGcn are provided between adjacent sub-pixels P in the direction in which the source lines 18f extend (see FIG. 4) as signal wiring.
  • the conductive portions BGcc in the back gate layer BGc are provided separately for each sub-pixel P.
  • the conductive portions BGcc overlap the entire first TFT 9ac (the entire surface of the polysilicon semiconductor layer 12 that constitutes it) in a planar view. In this way, in the organic EL display device 50c, the conductive portions BGcc and the non-conductive portions BGcn are alternately arranged along the direction in which the source lines 18f extend.
  • the organic EL display device 50c may be configured to include a metal layer M, similar to the organic EL display device 50b described above.
  • the organic EL display device 50c can be obtained by modifying the second base coat film formation process in the TFT layer formation process of the organic EL display device 50a described above as follows. For example, a heat treatment is performed after the second base coat film 11b is formed so that the back gate layer BGc in the region between the sub-pixels P (first TFTs 9ac) adjacent to each other in the direction in which the source lines 18f extend is not affected by heat or is less affected by heat.
  • FIG. 12 is a schematic plan view showing the arrangement of pixel circuits C of an organic EL display device 50d of this embodiment, and corresponds to FIG. 4.
  • FIG. 13 is an enlarged plan view of the area within the two-dot chain line in FIG. 12, showing the first TFT 9ad constituting the pixel circuit C of the organic EL display device 50d.
  • FIG. 14 is a cross-sectional view of the display area D of the organic EL display device 50d taken along line XIV-XIV in FIG. 13. Note that the upper layer of the gate electrode 14a is omitted in FIG. 13.
  • the overall configuration of the organic EL display device 50d is the same as that of the first embodiment described above, except for the configuration of the TFT layer 20d, and therefore detailed description thereof will be omitted here. Also, components similar to those of the first embodiment will be denoted by the same reference numerals and description thereof will be omitted.
  • the conductor portion BGdc (backgate layer BGd) is provided in an island shape for each subpixel P so as to cover the entire subpixel P in plan view. Specifically, as shown in Figures 13 and 14, the island-shaped conductor portion BGdc overlaps with the entire first TFT 9ad (the entire surface of the polysilicon semiconductor layer 12 that constitutes it) in plan view.
  • the conductor portion BGdc is electrically connected to the source line 18f via the contact hole Hf.
  • the organic EL display device 50d may be configured to include a metal layer M, similar to the organic EL display device 50b described above.
  • the organic EL display device 50d can be obtained by modifying the back-gate layer formation process and the contact hole formation process in the TFT layer formation process of the organic EL display device 50a described above as follows.
  • the pattern shape of the oxide semiconductor film is modified to form an island-shaped back-gate layer BGd that overlaps in plan view with the entire surface of the polysilicon semiconductor layer 12 (the entire first TFT 9ad) formed in the subsequent process.
  • a contact hole Hf is formed in the second base coat film 11b, the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 to expose at least a portion of the surface of the conductor portion BGdc.
  • FIG. 15 is an enlarged plan view of the area within the two-dot chain line in FIG. 12, showing the first TFT 9ae constituting the pixel circuit C of the organic EL display device 50e of this embodiment.
  • FIG. 16 is a cross-sectional view of the display area D of the organic EL display device 50e taken along the line XVI-XVI in FIG. 15. Note that the upper layer of the gate electrode 14a is omitted in FIG. 15.
  • the overall configuration of the organic EL display device 50e is the same as that of the fourth embodiment described above, except for the configuration of the TFT layer 20e, and therefore detailed description thereof will be omitted here. Also, components similar to those of the fourth embodiment will be denoted by the same reference numerals and description thereof will be omitted.
  • the conductor portion BGec (back gate layer BGe) is provided in an island shape for each sub-pixel P so as to cover the entire sub-pixel P in plan view. Specifically, the conductor portion BGec overlaps with the entire surface of the polysilicon semiconductor layer 12 (the entire first TFT 9ae) in plan view.
  • the back gate layer BGe in the display region D (active region), has a non-conductive portion BGen where the oxide semiconductor film is not conductive.
  • the non-conductive portion BGen is arranged in a frame shape along the periphery of the island-shaped conductive portion BGec in a plan view. Due to the frame-shaped non-conductive portion BGen, the conductive portion BGec in the back gate layer BGe is arranged in an isolated pattern separated for each sub-pixel P in the display region D (active region).
  • the organic EL display device 50e may be configured to include a metal layer M, similar to the organic EL display device 50b described above.
  • the organic EL display device 50e can be obtained by modifying the second base coat film formation process in the TFT layer formation process of the organic EL display device 50d described above as follows. For example, a heat treatment is performed after the second base coat film 11b is formed so that the back gate layer BGe around each sub-pixel P (first TFT 9ae) is not affected by heat or the effect is reduced.
  • a frame-shaped non-conductive portion BGen is provided in the back gate layer BGe along the periphery of the sub-pixel P (first TFT 9ae).
  • the frame-shaped non-conductive portion BGen separates the conductive portion BGec for each sub-pixel P, making it difficult for a potential difference to occur between the conductive portion BGec and the polysilicon semiconductor layer 12. As a result, it is possible to improve the stabilization of the threshold characteristics of the first TFT 9ae.
  • the conductor portion is provided integrally as a signal wiring so as to straddle a plurality of sub-pixels along the direction in which the source line extends, but is not limited thereto.
  • the conductor portion may be provided integrally as a signal wiring so as to straddle a plurality of sub-pixels along the direction in which the gate line extends. In this case, the conductor portion may be electrically connected to the gate line.
  • an organic EL layer having a five-layer laminate structure of a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, and an electron injection layer is exemplified, but the organic EL layer may have a three-layer laminate structure of, for example, a hole injection layer/hole transport layer, a light-emitting layer, and an electron transport layer/electron injection layer.
  • an organic EL display device in which the first electrode is an anode and the second electrode is a cathode is exemplified, but the present invention can also be applied to an organic EL display device in which the layered structure of the organic EL layer is inverted, and the first electrode is a cathode and the second electrode is an anode.
  • an organic EL display device is exemplified in which the electrode of the TFT connected to the first electrode is the drain electrode, but the present invention can also be applied to an organic EL display device in which the electrode of the TFT connected to the first electrode is called the source electrode.
  • an organic EL display device is used as the display device, but the present invention can also be applied to display devices such as active matrix driving type liquid crystal display devices.
  • an organic EL display device has been described as an example of a display device, but the present invention is not limited to organic EL display devices and can be applied to any flexible display device.
  • the present invention can be applied to a flexible display device equipped with a QLED (Quantum-dot light emitting diode), which is a light emitting element that uses a quantum dot-containing layer.
  • QLED Quantum-dot light emitting diode
  • the present invention is useful for flexible display devices.

Landscapes

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Abstract

樹脂基板（１０）上のＴＦＴ層（２０ａ）にはポリシリコン膜により形成されたポリシリコン半導体層（１２）を有し、その導体領域（１２ｂ、１２ｃ）においてソース線（１８ｆ）を介して互いに電気的に接続された第１ＴＦＴ（９ａａ）が表示領域（Ｄ）を構成する複数のサブ画素（Ｐ）に対応して設けられ、ＴＦＴ層（２０ａ）の下層には酸化物半導体膜により形成され、少なくとも一部が導体化された導体化部（ＢＧａｃ）を有する透過性のバックゲート層（ＢＧａ）が設けられ、導体化部（ＢＧａｃ）は少なくともチャネル領域（１２ａ）と平面視で重なり、ソース線（１８ｆ）と電気的に接続されている。

Description

表示装置及びその製造方法
　本発明は、表示装置及びその製造方法に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。有機ＥＬ表示装置では、例えば、ベース基板として可撓性を有する樹脂基板上に、表示領域を構成するサブ画素毎に有機ＥＬ素子を駆動するための薄膜トランジスタ（thin film transistor、以下「ＴＦＴ」とも称する）が複数形成されたＴＦＴ層を備えるフレキシブルな有機ＥＬ表示装置が提案されている。ここで、ＴＦＴを構成する半導体層としては、例えば、移動度が高いポリシリコンからなるポリシリコン半導体層、リーク電流が小さいＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体からなる酸化物半導体層等がよく知られている。
　ここで、フレキシブルな有機ＥＬ表示装置において、ポリシリコン半導体層を備えるＴＦＴ（以下「ポリシリコンＴＦＴ」とも称する）、特にポリシリコン半導体層の上層にゲート電極が形成されたトップゲート構造を有するポリシリコンＴＦＴは、樹脂基板の分極に起因して、閾値（Ｖｔｈ）特性が安定しないことがある。ポリシリコンＴＦＴの閾値の安定化のために、ポリシリコンＴＦＴの下層に無機膜を隔ててメタル膜等を成膜し、このメタル膜をバックゲートとすることが知られている。例えば、特許文献１に記載の表示装置では、ポリシリコンＴＦＴ（スイッチング素子）の下方に、チャネル裏面からの光の侵入等による特性変化を抑制したり、バックゲート効果を付与したりするための付加膜が配置されている。
特開２０２０－２７８６２号公報
　しかしながら、フレキシブルな有機ＥＬ表示装置において、そのパネル下に指紋センサーやカメラ等を配置する場合は高いパネル開口率（透過率）が必要となるものの、メタル膜、特許文献１に記載の光の侵入等による特性変化を抑制するために遮光性を有する付加膜は、これら膜に起因してパネル透過率が低減するため、バックゲートを構成する材料として不向きである。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ベース基板、特に樹脂基板上に設けられたポリシリコン半導体層を備えるＴＦＴの閾値の安定化とパネル透過率の保持とを両立することにある。
　上記目的を達成するために、本発明に係る表示装置は、ベース基板と、上記ベース基板上に設けられた薄膜トランジスタ層とを備え、上記薄膜トランジスタ層には、ポリシリコン膜により形成され、チャネル領域と導体領域が規定されたポリシリコン半導体層を有し、上記導体領域において信号配線を介して互いに電気的に接続された複数の薄膜トランジスタが、表示領域を構成する複数のサブ画素に対応して設けられ、上記薄膜トランジスタ層の下層には、酸化物半導体膜により形成され、上記酸化物半導体膜の少なくとも一部が導体化された導体化部を有する透過性のバックゲート層が設けられた表示装置であって、上記導体化部は、少なくとも上記チャネル領域と平面視で重なり、上記信号配線と電気的に接続されていることを特徴とする。
　本発明に係る表示装置の製造方法は、ベース基板と、上記ベース基板上に設けられた薄膜トランジスタ層とを備え、上記薄膜トランジスタ層には、ポリシリコン膜により形成され、チャネル領域と導体領域が規定されたポリシリコン半導体層を有し、上記導体領域において信号配線を介して互いに電気的に接続された複数の薄膜トランジスタが、表示領域を構成する複数のサブ画素に対応して設けられ、上記薄膜トランジスタ層の下層には、酸化物半導体膜により形成され、上記酸化物半導体膜の少なくとも一部が導体化された導体化部を有する透過性のバックゲート層が設けられた表示装置の製造方法であって、上記薄膜トランジスタ層を形成する薄膜トランジスタ層形成工程は、上記ベース基板上に第１ベースコート膜を形成する第１ベースコート膜形成工程と、上記第１ベースコート膜が形成された基板表面に上記酸化物半導体膜を成膜した後、該酸化物半導体膜をパターニングして、上記バックゲート層を形成するバックゲート層形成工程と、上記バックゲート層が形成された基板表面に第２ベースコート膜を形成する第２ベースコート膜形成工程と、上記第２ベースコート膜が形成された基板表面に上記ポリシリコン膜を成膜した後、該ポリシリコン膜をパターニングして、上記ポリシリコン半導体層を形成するポリシリコン半導体層形成工程と、上記ポリシリコン半導体層が形成された基板表面に上記ポリシリコン半導体層を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜が形成された基板表面に下側金属膜を成膜した後、上記下側金属膜をパターニングして、複数のゲート電極を形成するゲート電極形成工程と、上記各ゲート電極をマスクとしてドーピングを行い、上記ポリシリコン半導体層の上記チャネル領域及び上記導体領域を形成するドーピング工程と、上記複数のゲート電極が形成された基板表面に少なくとも一層の層間絶縁膜を形成する層間絶縁膜形成工程と、上記少なくとも一層の層間絶縁膜が形成された基板表面に、上記ポリシリコン半導体層における上記導体領域及び上記バックゲート層における上記導体化部の少なくとも一部を露出するコンタクトホールを形成するコンタクトホール形成工程と、上記コンタクトホールが形成された基板表面に上側金属膜を成膜した後、上記上側金属膜をパターニングして、該コンタクトホール内で露出する上記導体化部の露出面を覆う上記信号配線を形成する信号配線形成工程とを備え、上記第２ベースコート膜形成工程において、上記第２ベースコート膜を形成した後の熱処理により、上記バックゲート層において、少なくとも上記チャネル領域と平面視で重なる領域を導体化して上記導体化部を形成し、上記信号配線形成工程において、上記導体化部と上記信号配線とを電気的に接続することを特徴とする。
　本発明によれば、ベース基板、特に樹脂基板上に設けられたポリシリコン半導体層を備えるＴＦＴの閾値の安定化とパネル透過率の保持とを両立することができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の平面図である。 図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の画素回路を示す等価回路図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置の画素回路の配列を模式的に示す模式平面図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置の画素回路を構成する第１ＴＦＴを示す、図４中の二点鎖線内の拡大平面図である。 図６は、本発明の第１の実施形態に係る有機ＥＬ表示装置の画素回路を構成する第１ＴＦＴの変形例を示す、図４中の二点鎖線内の拡大平面図であり、図５に相当する図である。 図７は、本発明の第１の実施形態に係る有機ＥＬ表示装置の画素回路を構成する第１ＴＦＴの変形例を示す、図４中の二点鎖線内の拡大平面図であり、図５に相当する図である。 図８は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域及び額縁領域の断面図である。 図９は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する有機ＥＬ層を示す断面図である。 図１０は、本発明の第２の実施形態に係る有機ＥＬ表示装置の表示領域及び額縁領域の断面図であり、図８に相当する図である。 図１１は、本発明の第３の実施形態に係る有機ＥＬ表示装置の表示領域及び額縁領域の断面図であり、図８に相当する図である。 図１２は、本発明の第４の実施形態に係る有機ＥＬ表示装置の画素回路の配列を模式的に示す模式平面図であり、図４に相当する図である。 図１３は、本発明の第４の実施形態に係る有機ＥＬ表示装置の画素回路を構成する第１ＴＦＴを示す、図１２中の二点鎖線内の拡大平面図である。 図１４は、図１３中のXIV－XIV線に沿った本発明の第４の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。 図１５は、本発明の第５の実施形態に係る有機ＥＬ表示装置の画素回路を構成する第１ＴＦＴを示す、図１２中の二点鎖線内の拡大平面図である。 図１６は、図１５中のXVI－XVI線に沿った本発明の第５の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図９は、本発明に係る表示装置の第１の実施形態を示している。なお、以下の各実施形態では、発光素子を備えた表示装置として、有機ＥＬ素子を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置５０ａの概略構成を示す平面図である。図２は、有機ＥＬ表示装置５０ａの表示領域Ｄの平面図である。図３は、有機ＥＬ表示装置５０ａの画素回路Ｃを示す等価回路図である。図４は、有機ＥＬ表示装置５０ａの画素回路Ｃの配列を模式的に示す模式平面図である。図５は、有機ＥＬ表示装置５０ａの画素回路Ｃを構成する第１ＴＦＴ９ａａを示す、図４中の二点鎖線内の拡大平面図である。図６は、有機ＥＬ表示装置５０ａの画素回路Ｃを構成する第１ＴＦＴ９ａａの変形例を示す、図４中の二点鎖線内の拡大平面図であり、図５に相当する図である。図７は、有機ＥＬ表示装置５０ａの画素回路Ｃを構成する第１ＴＦＴ９ａａの変形例を示す、図４中の二点鎖線内の拡大平面図であり、図５に相当する図である。図８は、有機ＥＬ表示装置５０ａの表示領域Ｄ及び額縁領域Ｆの断面図である。図９は、有機ＥＬ表示装置５０ａを構成する有機ＥＬ層２３を示す断面図である。なお、図５～図７では、ゲート電極１４ａの上層が省略されている。
　有機ＥＬ表示装置５０ａは、図１に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に枠状に設けられた額縁領域Ｆとを備える。なお、本実施形態では、矩形状の表示領域Ｄを例示したが、この矩形状には、例えば、辺が円弧状になった形状、角部が円弧状になった形状、辺の一部に切り欠きがある形状等の略矩形状も含まれる。
　表示領域Ｄには、図２に示すように、複数のサブ画素Ｐがマトリクス状に配列されている。また、表示領域Ｄでは、図２に示すように、例えば、赤色の表示を行うための赤色発光領域Ｌｒを有するサブ画素Ｐ、緑色の表示を行うための緑色発光領域Ｌｇを有するサブ画素Ｐ、及び青色の表示を行うための青色発光領域Ｌｂを有するサブ画素Ｐが互いに隣り合うように設けられている。なお、表示領域Ｄでは、例えば、赤色発光領域Ｌｒ、緑色発光領域Ｌｇ及び青色発光領域Ｌｂを有する隣り合う３つのサブ画素Ｐにより、１つの画素が構成されている。なお、サブ画素Ｐの配列は、特に限定されず、例えば、ペンタイル配列、ストライプ配列等が挙げられる。
　額縁領域Ｆの一端部（図１では右端部）には、端子部Ｔが一方向（図１中の縦方向）に延びるように設けられている。また、図１に示すように、端子部Ｔと表示領域Ｄとの間における額縁領域Ｆには、図１中の縦方向を折り曲げの軸として、例えば１８０°に（Ｕ字状に）折り曲げ可能な折り曲げ部Ｂが一方向（図１中の縦方向）に延びるように設けられている。
　有機ＥＬ表示装置５０ａは、図８に示すように、ベース基板として設けられた可撓性を有する樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層２０ａとを備える。
　樹脂基板１０は、例えば、ポリイミド樹脂等の有機樹脂材料により構成されている。なお、ベース基板は、樹脂基板１０に限定されず、例えばガラス基板等であってもよい。
　ＴＦＴ層２０ａでは、各サブ画素Ｐにおいて、図３に示すように、第１ＴＦＴ９ａａ、第２ＴＦＴ９ｂ及びキャパシタ９ｃが画素回路Ｃとして設けられている。図４に示すように、画素回路Ｃは、各サブ画素Ｐに対応して、マトリクス状に配列されている。なお、図３及び図４に示す黒丸（●）は、ノードを示す。
　ＴＦＴ層２０ａは、図８に示すように、樹脂基板１０上に設けられた第１ベースコート膜１１ａ及び第２ベースコート膜１１ｂと、第２ベースコート膜１１ｂ上にサブ画素Ｐ毎に設けられた複数の第１ＴＦＴ９ａａ、複数の第２ＴＦＴ９ｂ（図３参照）及び複数のキャパシタ９ｃ（図３参照）と、各第１ＴＦＴ９ａａ、各第２ＴＦＴ９ｂ及び各キャパシタ９ｃ上に設けられた平坦化膜１９とを備えている。ここで、ＴＦＴ層２０ａには、図２～図４に示すように、図中横方向に互いに平行に延びるように複数のゲート線１４が信号配線として設けられている。また、ＴＦＴ層２０ａには、図２～図４に示すように、複数のゲート線１４と交差（直交）する方向、即ち図中縦方向に互いに平行に延びるように複数のソース線１８ｆが信号配線として設けられている。また、ＴＦＴ層２０ａには、図２及び図３に示すように、図中縦方向に互いに平行に延びるように複数の電源線１８ｇが設けられている。なお、各電源線１８ｇは、図２に示すように、各ソース線１８ｆと隣り合うように設けられている。また、各ソース線１８ｆは、図４に示すように、例えばソースドライバＳＤに接続されている。
　また、ＴＦＴ層２０ａでは、図８に示すように、第１ベースコート膜１１ａ及び第２ベースコート膜１１ｂと、半導体層となる半導体膜と、ゲート絶縁膜１３と、ゲート線１４（図２～図４も参照）、ゲート電極１４ａ、下部導電層等の第１配線層となる第１金属膜（下側金属膜）と、第１層間絶縁膜１５と、上部導電層等の第２配線層となる第２金属膜、第２層間絶縁膜１７と、ソース線１８ｆ（図２～図４も参照)、ソース電極１８ａ、ドレイン電極１８ｂ、電源線１８ｇ等の第３配線層となる第３金属膜（上側金属膜）と、平坦化膜１９とが樹脂基板１０上に順に積層されている。
　第１ベースコート膜１１ａ、第２ベースコート膜１１ｂ、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７は、例えば、窒化シリコン（ＳｉＮｘ（ｘは正数））、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）等の無機絶縁膜の単層膜又は積層膜により構成されている。中でも、第１ベースコート膜１１ａは、ＳｉＮｘ（上層）／ＳｉＯ２（下層）等の積層膜により構成されていることが好ましい。第２ベースコート膜１１ｂは、ＳｉＯ２（上層）／ＳｉＮｘ（下層）等の積層膜により構成されていることが好ましい。
　第１金属膜、第２金属膜及び第３金属膜は、例えば、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等の金属単層膜、又はＭｏ（上層）／Ａｌ（中層）／Ｍｏ（下層）、Ｔｉ／Ａｌ／Ｔｉ、Ａｌ（上層）／Ｔｉ（下層）、Ｃｕ／Ｍｏ、Ｃｕ／Ｔｉ等の金属積層膜により構成されている。
　第１ＴＦＴ９ａａは、図３に示すように、各サブ画素Ｐにおいて、対応するゲート線１４及びソース線１８ｆ（信号配線）に電気的に接続されている。また、第１ＴＦＴ９ａａは、図８に示すように、第２ベースコート膜１１ｂ上に順に設けられたポリシリコン半導体層１２（第１半導体層）、ゲート絶縁膜１３、ゲート電極１４ａ、第１層間絶縁膜１５、第２層間絶縁膜１７、並びにソース電極１８ａ及びドレイン電極１８ｂを備えている。即ち、第１ＴＦＴ９ａａは、トップゲート型のポリシリコンＴＦＴといえる。
　ポリシリコン半導体層１２は、例えば、ＬＴＰＳ（low temperature polysilicon）等の低温ポリシリコン膜により構成されている。図８に示すように、ポリシリコン半導体層１２は、第２ベースコート膜１１ｂ上に、平面視で島状に設けられる。ポリシリコン半導体層１２は、不純物イオンがドーピングされ、一部が導体化されている。これにより、ポリシリコン半導体層１２は、導体領域として互いに離間するように規定されたソース領域１２ｂ及びドレイン領域１２ｃと、ソース領域１２ｂ及びドレイン領域１２ｃの間に規定されたチャネル領域１２ａとを有している。このソース領域１２ｂ及びドレイン領域１２ｃにおいて、対応するゲート線１４及びソース線１８ｆ（信号配線）を介して、複数の第１ＴＦＴ９ａａが電気的に接続されている。
　ゲート絶縁膜１３は、図８に示すように、ポリシリコン半導体層１２を覆うように設けられている。
　ゲート電極１４ａ（第１配線層）は、図８に示すように、ポリシリコン半導体層１２のチャネル領域１２ａと重なるように、ゲート絶縁膜１３上に設けられている。ゲート電極１４ａは、ポリシリコン半導体層１２のソース領域１２ｂ及びドレイン領域１２ｃの間の導通を制御するように構成されている。ゲート電極１４ａは、第１金属膜により形成されている。
　第１層間絶縁膜１５及び第２層間絶縁膜１７は、図８に示すように、ゲート電極１４ａを覆うように順に設けられている。
　ソース電極１８ａ及びドレイン電極１８ｂ（第３配線層）は、図８に示すように、第２層間絶縁膜１７上に互いに離間するように設けられている。また、ソース電極１８ａ及びドレイン電極１８ｂは、図８に示すように、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜に形成された各コンタクトホールＨａ，Ｈｂを介して、ポリシリコン半導体層１２のソース領域１２ｂ及びドレイン領域１２ｃにそれぞれ電気的に接続されている。ソース電極１８ａ及びドレイン電極１８ｂは、第３金属膜により形成されている。
　ここで、有機ＥＬ表示装置５０ａでは、図４～図８に示すように、ＴＦＴ層２０ａを構成する第１ＴＦＴ９ａａの下層に、バックゲート層ＢＧａが設けられる。具体的には、バックゲート層ＢＧａは、第１ＴＦＴ９ａａを構成する第１ベースコート膜１１ａ及び第２ベースコート膜１１ｂの間に設けられる。なお、バックゲート層ＢＧａは、ＴＦＴ層２０ａの全面を覆うように表示領域Ｄ及び額縁領域Ｆに設けられていてもよく、後述する導体化部ＢＧａｃとして必要な領域だけに設けられていてもよい。バックゲート層ＢＧａの厚さは、例えば１０～１００ｎｍ程度である。
　バックゲート層ＢＧａは、上述したＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜により構成されており、透過性（透明性）を有する。そのため、有機ＥＬ表示装置５０ａにおいて、そのパネル（表示領域Ｄ）下に指紋センサーやカメラ等を配置する場合にも、バックゲート層ＢＧａ（及びその導体化部ＢＧａｃ）によるパネル透過率への影響は小さく、パネル透過率が低減し難い。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は、特に限定されない。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。なお、Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素、１７族元素等のうち１種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のもの、多結晶状態のもの、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
　また、バックゲート層ＢＧａは、図４～図８に示すように、酸化物半導体膜が導体化された導体化部ＢＧａｃを有する。導体化部ＢＧａｃは透明導電層といえる。なお、バックゲート層ＢＧａの少なくとも一部が導体化部ＢＧａｃであってよく、バックゲート層ＢＧａ全体が導体化部ＢＧａｃであってもよい。
　導体化部ＢＧａｃ（バックゲート層ＢＧａ）は、図４に示すように、平面視において、ソース線１８ｆ（信号配線）の延びる方向に沿って、複数のサブ画素Ｐ（それを構成する画素回路Ｃ）を跨ぐように一体（帯状）に設けられる。
　ここで、有機ＥＬ表示装置５０ａでは、導体化部ＢＧａｃは、図８に示すように、第１ＴＦＴ９ａａを構成するポリシリコン半導体層１２のチャネル領域１２ａと平面視で重なっている。なお、導体化部ＢＧａｃは、少なくともポリシリコン半導体層１２のチャネル領域１２ａと平面視で重なっていればよい。例えば、図５及び図６に示すように、平面視において、バックゲート層ＢＧａ及びその導体化部ＢＧａｃ（図中のドット部）は、ポリシリコン半導体層１２のパターン形状に対応するように網目状パターンに設けられていてもよい。この場合、導体化部ＢＧａｃは、バックゲート層ＢＧａの網目状パターンの少なくとも一部に形成してもよく（図５参照）、該パターン全体に形成してもよい（図６参照）。一方、図７に示すように、平面視において、バックゲート層ＢＧａ及びその導体化部ＢＧａｃは、各サブ画素Ｐ（それを構成する画素回路Ｃ）の全体を覆うように設けられていてもよい。この場合も、導体化部ＢＧａｃは、バックゲート層ＢＧａのパターンの少なくとも一部に形成してもよく、該パターン全体に形成してもよい（図７参照）。
　以上のように構成される第１ＴＦＴ９ａａは、例えば、書込用ＴＦＴ、駆動用ＴＦＴ、電源供給用ＴＦＴ、発光制御用ＴＦＴ等のｐチャネル型のＴＦＴが例示される。書込用ＴＦＴは、ゲート線１４の選択に応じてソース線１８ｆの電圧を駆動用ＴＦＴの一方の端子電極（以下「第１端子電極」と称する）に印加するように構成されている。駆動用ＴＦＴは、そのゲート電極とその第１端子電極との間に印加される電圧に応じた駆動電流を発光制御用ＴＦＴの一方の端子電極に印加するように構成されている。ここで、駆動用ＴＦＴは、後述する有機ＥＬ素子２５の電流を制御するように構成されている。電源供給用ＴＦＴは、電源線１８ｇの電圧を駆動用ＴＦＴの第１端子電極に印加するように構成されている。発光制御用ＴＦＴは、上記駆動電流を有機ＥＬ素子２５に印加するように構成されている。これらの中では、第１ＴＦＴ９ａａは駆動用ＴＦＴであることが好ましい。換言すると、駆動用ＴＦＴは、有機ＥＬ素子２５の明るさに影響するため、導体化部ＢＧａｃを有するバックゲート層ＢＧａを備える第１ＴＦＴ９ａａにより構成されていることが好ましい。なお、駆動用ＴＦＴ以外の書込用ＴＦＴ、電源供給用ＴＦＴ及び発光制御用ＴＦＴは、スイッチングＴＦＴのため、バックゲート層ＢＧａを備えていてもよく、備えていなくてもよい。
　第２ＴＦＴ９ｂは、図３に示すように、各サブ画素Ｐにおいて、対応する第１ＴＦＴ９ａａ及び電源線１８ｇに電気的に接続されている。また、第２ＴＦＴ９ｂは、第２半導体層、ゲート絶縁膜１３、ゲート電極、第１層間絶縁膜１５、第２層間絶縁膜１７、並びにソース電極及びドレイン電極を備え、上述した第１ＴＦＴ９ａａと同様の構造を有する。第２半導体層は、例えば、低温ポリシリコン膜やＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜等により形成されている。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体は、上述したＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体と同様のものが適用される。
　以上のように構成される第２ＴＦＴ９ｂは、例えば、初期化用ＴＦＴ、補償用ＴＦＴ、陽極放電用ＴＦＴ等のｎチャネル型のＴＦＴが例示される。初期化用ＴＦＴは、駆動用ＴＦＴのゲート電極にかかる電圧を初期化するように構成されている。補償用ＴＦＴは、ゲート線１４の選択に応じて駆動用ＴＦＴをダイオード接続状態にして、駆動用ＴＦＴの閾値電圧を補償するように構成されている。陽極放電用ＴＦＴは、ゲート線１４の選択に応じて有機ＥＬ素子２５の後述する第１電極２１に蓄積した電荷をリセットするように構成されている。なお、初期化用ＴＦＴ、補償用ＴＦＴ及び陽極放電用ＴＦＴは、スイッチングＴＦＴのため、バックゲート層ＢＧａを備えていてもよく、備えていなくてもよい。
　なお、本実施形態では、トップゲート型の第１ＴＦＴ９ａａ及び第２ＴＦＴ９ｂを例示したが、第１ＴＦＴ９ａａ及び第２ＴＦＴ９ｂは、ボトムゲート型のＴＦＴであってもよい。第１ＴＦＴ９ａａはトップゲート型のＴＦＴが好ましい。
　キャパシタ９ｃは、図３に示すように、各サブ画素Ｐにおいて、対応する第１ＴＦＴ９ａａ及び電源線１８ｇに電気的に接続されている。ここで、キャパシタ９ｃは、例えば、第１金属膜により形成された下部導電層（第１配線層）と、下部導電層を覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に下部導電層と重なるように設けられ、第２金属膜により形成された上部導電層（第２配線層）とを備えている。なお、上部導電層１６は、例えば、第２層間絶縁膜１７に形成されたコンタクトホールを介して電源線１８ｇに電気的に接続されている。
　ここで、有機ＥＬ表示装置５０ａでは、図８に示すように、表示領域Ｄにおいて複数のサブ画素Ｐが配置された領域（以下「アクティブ領域」とも称する）だけでなく、額縁領域Ｆにもバックゲート層ＢＧａ及びその導体化部ＢＧａｃが配置される。
　そして、有機ＥＬ表示装置５０ａでは、導体化部ＢＧａｃは、図４及び図８に示すように、額縁領域Ｆにおけるサブ画素Ｐが配置されてない領域（以下「非アクティブ領域」とも称する）において、ソース線１８ｆ（信号配線）と電気的に接続されている。具体的には、図８に示すように、導体化部ＢＧａｃとソース線１８ｆとの間に設けられた少なくとも一層の無機絶縁膜として第２ベースコート膜１１ｂ、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜に形成されたコンタクトホールＨｆを介して、導体化部ＢＧａｃとソース線１８ｆとが電気的に接続される。これにより、導体化部ＢＧａｃは、ソース線１８ｆの電位に固定される。
　ところで、トップゲート型のポリシリコンＴＦＴの下層に無機絶縁膜（ベースコート膜）を隔てたバックゲートを備えたフレキシブルな有機ＥＬ表示装置において、画素回路Ｃ内（アクティブ領域）内で、無機絶縁膜に形成されたコンタクトホールを介してバックゲートと電位固定用の配線（信号配線）とを電気的に接続する従来の表示装置では、バックゲート直下にある樹脂基板からの不純物により、ＴＦＴの閾値特性が安定しないという不都合がある。これは、ＴＦＴ近傍にコンタクトホールが設けられていることに起因して、コンタクトホールの開口によりベースコート膜から発生する水素原子がＴＦＴのチャネル部に付着するためと考えられる。
　これに対して、有機ＥＬ表示装置５０ａでは、画素回路Ｃ外（非アクティブ領域）で、コンタクトホールＨｆを介してバックゲート層ＢＧａにおける導体化部ＢＧａｃとソース線１８ｆとを電気的に接続するため、上記の不都合が生じ難い。
　平坦化膜１９は、表示領域Ｄにおいて平坦な表面を有し、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ（spin on glass）材料等により構成されている。
　有機ＥＬ表示装置５０ａは、図８に示すように、ＴＦＴ層２０ａの上層として、表示領域Ｄを構成する発光素子層として設けられた有機ＥＬ素子層３１と、有機ＥＬ素子層３１上に設けられた封止膜３５とを備える。
　有機ＥＬ素子層３１は、図８に示すように、複数のサブ画素Ｐに対応してマトリクス状に配列された複数の発光素子として複数の有機ＥＬ素子２５を備えている。
　有機ＥＬ素子２５は、図８に示すように、平坦化膜１９上に順に設けられ複数の第１電極２１と、第１電極２１上に各サブ画素Ｐに設けられた複数の有機ＥＬ層２３と、有機ＥＬ層２３上に複数のサブ画素Ｐに共通して設けられた第２電極２４とを備えている。また、有機ＥＬ素子２５は、図８に示すように、封止膜３５で覆われている。
　第１電極２１は、図８に示すように、複数のサブ画素Ｐに対応するように、平坦化膜１９上にマトリクス状に設けられている。また、各第１電極２１は、図８に示すように、平坦化膜１９に形成されたコンタクトホールを介して、各第２ＴＦＴ９ｂのドレイン電極１８ｄ（又はソース電極１８ｃ）に電気的に接続されている。また、第１電極２１は、有機ＥＬ層２３にホール（正孔）を注入する機能を有している。また、第１電極２１は、有機ＥＬ層２３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極２１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極２１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極２１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極２１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。
　第１電極２１の周端部は、複数のサブ画素Ｐに共通して格子状に設けられたエッジカバー２２で覆われている。ここで、エッジカバー２２を構成する材料としては、例えば、ポリイミド樹脂、アクリル樹脂、ポリシロキサン樹脂、ノボラック樹脂等のポジ型の感光性樹脂材料、又はポリシロキサン系のＳＯＧ材料等が挙げられる。エッジカバー２２の表面の一部は、図８に示すように、図中上方に突出して、島状に設けられた画素フォトスペーサになっている。
　有機ＥＬ層２３は、図８に示すように、各第１電極２１上に配置され、複数のサブ画素Ｐに対応するように、マトリクス状に設けられている。ここで、各有機ＥＬ層２３は、図９に示すように、第１電極２１上に順に設けられた正孔注入層１、正孔輸送層２、発光層３、電子輸送層４及び電子注入層５を備えている。
　正孔注入層１は、陽極バッファ層とも呼ばれ、第１電極２１と有機ＥＬ層２３とのエネルギーレベルを近づけ、第１電極２１から有機ＥＬ層２３への正孔注入効率を改善する機能を有している。ここで、正孔注入層１を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
　正孔輸送層２は、第１電極２１から有機ＥＬ層２３への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層２を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
　発光層３は、第１電極２１及び第２電極２４による電圧印加の際に、第１電極２１及び第２電極２４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層３は、発光効率が高い材料により形成されている。そして、発光層３を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンズチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。
　電子輸送層４は、電子を発光層３まで効率良く移動させる機能を有している。ここで、電子輸送層４を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
　電子注入層５は、第２電極２４と有機ＥＬ層２３とのエネルギーレベルを近づけ、第２電極２４から有機ＥＬ層２３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子２５の駆動電圧を下げることができる。なお、電子注入層５は、陰極バッファ層とも呼ばれる。ここで、電子注入層５を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極２４は、図８に示すように、各有機ＥＬ層２３及びエッジカバー２２を覆うように設けられている。また、第２電極２４は、有機ＥＬ層２３に電子を注入する機能を有している。また、第２電極２４は、有機ＥＬ層２３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第２電極２４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極２４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極２４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極２４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　封止膜３５は、図８に示すように、第２電極２４を覆うように設けられた第１封止無機絶縁膜３２と、第１封止無機絶縁膜３２上に設けられた封止有機膜３３と、封止有機膜３３を覆うように設けられた第２封止無機絶縁膜３４とを備え、有機ＥＬ層２３を水分や酸素等から保護する機能を有している。ここで、第１封止無機絶縁膜３２及び第２封止無機絶縁膜３４は、例えば、酸化シリコン（ＳｉＯ２）や酸化アルミニウム（Ａｌ２Ｏ３）、四窒化三ケイ素（Ｓｉ３Ｎ４）のような窒化シリコン（ＳｉＮｘ（ｘは正数））、炭窒化ケイ素（ＳｉＣＮ）等の無機材料により構成されている。また、封止有機膜３３は、例えば、アクリル樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機材料により構成されている。
　上述した有機ＥＬ表示装置５０ａは、各サブ画素Ｐにおいて、ゲート線１４を介して第１ＴＦＴ９ａａにゲート信号を入力することにより、第１ＴＦＴ９ａａをオン状態にし、ソース線１８ｆを介して第２ＴＦＴ９ｂのゲート電極及びキャパシタ９ｃにデータ信号を書き込み、第２ＴＦＴ９ｂのゲート電圧に応じた電源線１８ｇからの電流が有機ＥＬ層２３に供給されることにより、有機ＥＬ層２３の発光層３が発光して、画像表示を行うように構成されている。なお、有機ＥＬ表示装置５０ａでは、第１ＴＦＴ９ａａがオフ状態になっても、第２ＴＦＴ９ｂのゲート電圧がキャパシタ９ｃによって保持されるので、次のフレームのゲート信号が入力されるまで発光層３による発光が維持される。
　次に、本実施形態の有機ＥＬ表示装置５０ａの製造方法について説明する。本実施形態の有機ＥＬ表示装置５０ａの製造方法は、ＴＦＴ層形成工程を備える。
　＜ＴＦＴ層形成工程＞
　ＴＦＴ層形成工程は、ＴＦＴ層２０ａを形成する工程であり、第１ベースコート膜形成工程と、バックゲート層形成工程と、第２ベースコート膜形成工程と、ポリシリコン半導体層形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、ドーピング工程と、層間絶縁膜形成工程と、コンタクトホール形成工程と、信号配線形成工程とを備える。
　（第１ベースコート膜形成工程）
　まず、ガラス基板上に形成した樹脂基板１０上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜（厚さ２５０ｎｍ程度）及び窒化シリコン膜（厚さ５０ｎｍ程度）を順に成膜することにより、ＳｉＮｘ（上層）／ＳｉＯ２（下層）等の積層膜により構成された第１ベースコート膜１１ａを形成する。
　（バックゲート層形成工程）
　第１ベースコート膜１１ａが形成された基板表面に、例えば、スパッタリング法により、ＩｎＧａＺｎＯ４膜（厚さ３０ｎｍ程度）等の酸化物半導体からなる酸化物半導体膜を成膜した後に、その酸化物半導体膜をパターニングする。これにより、後続の工程で形成されるソース線１８ｆの延びる方向と平行に延びる、帯状のバックゲート層ＢＧａを形成する。
　（第２ベースコート膜形成工程）
　バックゲート層ＢＧａが形成された基板表面に、例えばプラズマＣＶＤ法により、窒化シリコン膜（厚さ５０ｎｍ程度）及び酸化シリコン膜（厚さ２５０ｎｍ程度）を順に成膜することにより、ＳｉＯ２（上層）／ＳｉＮｘ（下層）等の積層膜により構成された第２ベースコート膜１１ｂを形成する。
　ここで、有機ＥＬ表示装置５０ａの製造方法では、第２ベースコート膜１１ｂを形成した後の熱処理により、バックゲート層ＢＧａの一部を導体化して、導体化部ＢＧａｃを形成する。具体的には、バックゲート層ＢＧａにおいて、後続の工程で形成されるポリシリコン半導体層１２のうち、少なくともチャネル領域１２ａと平面視で重なる領域に導体化部ＢＧａｃを形成する。
　（ポリシリコン半導体層形成工程）
　第２ベースコート膜１１ｂが形成された基板表面に、例えばプラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化して、ポリシリコンからなるポリシリコン膜を形成した後に、そのポリシリコン膜をパターニングして、ポリシリコン半導体層１２を形成する。
　（ゲート絶縁膜形成工程）
　ポリシリコン半導体層１２が形成された基板表面に、例えばプラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜した後に、ポリシリコン半導体層を覆うように、その酸化シリコン膜をパターニングして、ゲート絶縁膜１３を形成する。
　（ゲート電極形成工程）
　ゲート絶縁膜１３が形成された基板表面に、例えばスパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の第１金属膜（下側金属膜）を成膜した後に、その第１金属膜をパターニングして、ゲート電極１４ａ、ゲート線１４等の第１配線層を形成する。
　（ドーピング工程）
　ゲート電極１４ａをマスクとして、ポリシリコン半導体層１２に不純物イオンをドーピングすることにより、ポリシリコン半導体層１２の一部を導体化して、ポリシリコン半導体層１２にソース領域１２ｂ、ドレイン領域１２ｃ及びチャネル領域１２ａを形成する。
　（層間絶縁膜形成工程）
　ゲート電極１４ａが形成された基板表面（ポリシリコン半導体層１２の一部が導体化された基板表面）に、少なくとも一層の層間絶縁膜を形成する。当該基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１５０ｎｍ程度）及び酸化シリコン膜（厚さ１００ｎｍ程度）を順に成膜することにより、第１層間絶縁膜１５を形成する。続いて、第１層間絶縁膜１５が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第２層間絶縁膜１７を形成する。
　（コンタクトホール形成工程）
　第２層間絶縁膜１７が形成された基板表面の表示領域Ｄ（アクティブ領域）において、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７を、例えばドライエッチングにより、適宜パターニングして、ポリシリコン半導体層１２におけるソース領域１２ｂ及びドレイン領域１２ｃの少なくとも一部の表面を露出するコンタクトホールＨａ，Ｈｂを形成する。また、当該基板表面の額縁領域Ｆ（非アクティブ領域）において、第２ベースコート膜１１ｂ、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７を、例えばドライエッチングにより、適宜パターニングして、バックゲート層ＢＧａにおける導体化部ＢＧａｃの少なくとも一部の表面を露出するコンタクトホールＨｆを形成する。
　（信号配線形成工程）
　上記コンタクトホールＨａ，Ｈｂ，Ｈｆが形成された基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ２００ｎｍ程度）等を順に成膜して第３金属膜（上側金属膜）を形成した後に、その第３金属膜をパターニングして、ソース線１８ｆ、ソース電極１８ａ、ドレイン電極１８ｂ、電源線１８ｇ等の第３配線層を形成する。
　このように、有機ＥＬ表示装置５０ａの製造方法では、信号配線形成工程において、導体化部ＢＧａｃとソース線１８ｆとを電気的に接続する。
　＜ＴＦＴ層形成工程における他の工程＞
　ＴＦＴ層形成工程は、必要に応じて、第２配線層形成工程、平坦化膜形成工程等を備えていてもよい。
　（第２配線層形成工程）
　層間絶縁膜形成工程で第１層間絶縁膜１５が形成された基板表面に、例えばスパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の第２金属膜を成膜した後に、その第２金属膜をパターニングして、上部導電層等の第２配線層を形成する。
　（平坦化膜形成工程）
　ソース線１８ｆ等が形成された基板表面に、例えば、スピンコート法やスリットコート法により、アクリル系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、平坦化膜１９を形成する。
　また、有機ＥＬ表示装置５０ａの製造方法は、有機ＥＬ素子層形成工程と、封止膜形成工程とを備える。
　＜有機ＥＬ素子層形成工程＞
　ＴＦＴ層形成工程で形成されたＴＦＴ層２０ａの平坦化膜１９上に、周知の方法を用いて、第１電極２１、エッジカバー２２、有機ＥＬ層２３（正孔注入層１、正孔輸送層２、発光層３、電子輸送層４、電子注入層５）及び第２電極２４を形成して、有機ＥＬ素子２５を形成して、有機ＥＬ素子層３１を形成する。
　＜封止膜形成工程＞
　まず、有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層３１が形成された基板表面に、各有機ＥＬ素子２５を覆うように、蒸着マスクとしてＣＭＭを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１封止無機絶縁膜３２を形成する。続いて、第１封止無機絶縁膜３２上に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、封止有機膜３３を形成する。その後、封止有機膜３３を覆うように、蒸着マスクとしてＣＭＭを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２封止無機絶縁膜３４を形成することにより、封止膜３５を形成する。以上の工程により、表示領域Ｄにおいて、第１封止無機絶縁膜３２、封止有機膜３３及び第２封止無機絶縁膜３４が順に積層された封止膜３５を形成することができる。
　最後に、基板表面に保護シート（不図示）を貼付した後に、樹脂基板１０のガラス基板側からレーザー光を照射することにより、樹脂基板１０の下面からガラス基板を剥離させ、ガラス基板を剥離させた樹脂基板１０の下面に保護シート（不図示）を貼付する。以上のようにして、有機ＥＬ表示装置５０ａを製造することができる。
　＜効果＞
　以上説明したように、本実施形態の有機ＥＬ表示装置５０ａによれば、以下の効果を得ることができる。
・有機ＥＬ表示装置５０ａでは、樹脂基板１０と、ポリシリコン半導体層１２を備えるトップゲート型の第１ＴＦＴ９ａａ（ポリシリコンＴＦＴ）が複数のサブ画素Ｐに対応して設けられたＴＦＴ層２０ａとの間に、第２ベースコート膜１１ｂを隔てて、導体化部ＢＧａｃを有するバックゲート層ＢＧａを備える。導体化部ＢＧａｃは、平面視において、ソース線１８ｆ（信号配線）の延びる方向に沿って複数のサブ画素Ｐ（それを構成する画素回路Ｃ）を跨ぐように一体に設けられ、少なくともチャネル部１２ａと平面視で重なり、且つソース線１８ｆと電気的に接続されているため、第１ＴＦＴ９ａａは、樹脂基板１０の分極に起因して閾値（Ｖｔｈ）がずれるのが抑制され、閾値特性が安定する。
・また、有機ＥＬ表示装置５０ａでは、バックゲート層ＢＧａは透明膜である酸化物半導体膜により構成され、その少なくとも一部が導体化された酸化物半導体層により導体化部ＢＧａｃが構成されているため、パネル透過率が確保される。
・このように、有機ＥＬ表示装置５０ａによれば、ＴＦＴ（特に、トップゲート型のポリシリコンＴＦＴ）の閾値の安定化とパネル透過率の保持とを両立することができる。なお、有機ＥＬ表示装置５０ａでは、画素回路Ｃ外（非アクティブ領域）で、コンタクトホールＨｆを介して導体化部ＢＧａｃとソース線１８ｆとが電気的に接続されているため、第１ベースコート膜１１ａから発生する水素原子がチャネル部１２ａに付着するのが抑制され、第１ＴＦＴ９ａａの閾値特性がより一層安定する。
　《第２の実施形態》
　次に、図１０を用いて、本発明の第２の実施形態について説明する。図１０は、本実施形態の有機ＥＬ表示装置５０ｂの表示領域Ｄ及び額縁領域Ｆの断面図であり、図８に相当する図である。有機ＥＬ表示装置５０ｂの全体構成は、ＴＦＴ層２０ｂの構成以外、上述の第１の実施形態の場合と同じであるため、ここでは詳しい説明を省略する。また、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。
　有機ＥＬ表示装置５０ｂでは、図１０に示すように、額縁領域Ｆ（非アクティブ領域）において、コンタクトホールＨｆの下端と導体化部ＢＧａｃとの間には、平面視で島状のメタル層Ｍが設けられる。メタル層Ｍは、バックゲート層ＢＧａと第２ベースコート膜１１ｂとの間に配置される。これにより、導体化部ＢＧａｃとソース線１８ｆとは、メタル層Ｍを介して電気的に接続される。
　メタル層Ｍは、第１金属膜、第２金属膜、第３金属膜等と同様に、例えば、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等の金属単層膜、又はＭｏ（上層）／Ａｌ（中層）／Ｍｏ（下層）、Ｔｉ／Ａｌ／Ｔｉ、Ａｌ（上層）／Ｔｉ（下層）、Ｃｕ／Ｍｏ、Ｃｕ／Ｔｉ等の金属積層膜により構成されている。
　有機ＥＬ表示装置５０ｂは、上述の有機ＥＬ表示装置５０ａのＴＦＴ層形成工程において、バックゲート層形成工程の後であって、第２ベースコート膜形成工程の前に、以下のメタル層形成工程を追加すればよい。
　（メタル層形成工程）
　バックゲート層ＢＧａが形成された基板表面に、例えばスパッタリング法により、上述した金属膜を成膜した後に、その金属膜をパターニングして、メタル層Ｍを形成する。
　＜効果＞
　以上に説明した有機ＥＬ表示装置５０ｂによれば、上述した有機ＥＬ表示装置５０ａの効果に加えて、以下の効果を得ることができる。
・有機ＥＬ表示装置５０ｂでは、額縁領域Ｆ（非アクティブ領域）、具体的には導体化部ＢＧａｃとソース線１８ｆとを電気的に接続するコンタクトホールＨｆと平面視で重畳する領域において、導体化部ＢＧａｃと第２ベースコート膜１１ｂとの間にメタル層Ｍが設けられる。このメタル層Ｍにより、コンタクトホールＨｆを形成するときに、導体化部ＢＧａｃの貫通を防止することができる。
　《第３の実施形態》
　次に、図１１を用いて、本発明の第３の実施形態について説明する。図１１は、本実施形態の有機ＥＬ表示装置５０ｃの表示領域Ｄ及び額縁領域Ｆの断面図であり、図８に相当する図である。有機ＥＬ表示装置５０ｃの全体構成は、ＴＦＴ層２０ｃの構成以外、上述の第１の実施形態の場合と同じであるため、ここでは詳しい説明を省略する。また、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。
　有機ＥＬ表示装置５０ｃでは、図１１に示すように、表示領域Ｄ（アクティブ領域）において、バックゲート層ＢＧｃは、酸化物半導体膜が導体化されていない非導体化部ＢＧｃｎを有する。
　非導体化部ＢＧｃｎは、信号配線としてソース線１８ｆの延びる方向（図４参照）に互いに隣接する複数のサブ画素Ｐの間に設けられる。換言すると、図１１に示すように、表示領域Ｄ（アクティブ領域）において、バックゲート層ＢＧｃにおける導体化部ＢＧｃｃは、サブ画素Ｐ毎に切り離されて設けられている。導体化部ＢＧｃｃは、第１ＴＦＴ９ａｃ全体（それを構成するポリシリコン半導体層１２の全面）と平面視で重なっている。このように、有機ＥＬ表示装置５０ｃでは、ソース線１８ｆの延びる方向に沿って、導体化部ＢＧｃｃと非導体化部ＢＧｃｎとが交互に配置されている。
　なお、有機ＥＬ表示装置５０ｃは、上述の有機ＥＬ表示装置５０ｂと同様に、メタル層Ｍを設ける構成としてもよい。
　有機ＥＬ表示装置５０ｃは、上述の有機ＥＬ表示装置５０ａのＴＦＴ層形成工程において、第２ベースコート膜形成工程を以下のように変更すればよい。例えば、ソース線１８ｆの延びる方向において隣り合う複数のサブ画素Ｐ（第１ＴＦＴ９ａｃ）間の領域におけるバックゲート層ＢＧｃが熱の影響を受けない又は低減するように、第２ベースコート膜１１ｂを形成した後の熱処理を実施する。
　＜効果＞
　以上に説明した有機ＥＬ表示装置５０ｃによれば、上述した有機ＥＬ表示装置５０ａの効果に加えて、以下の効果を得ることができる。
・有機ＥＬ表示装置５０ｃでは、表示領域Ｄ（アクティブ領域）におけるバックゲート層ＢＧｃにおいて、ソース線１８ｆの延びる方向において隣り合う複数のサブ画素Ｐ（第１ＴＦＴ９ａｃ）間に非導体化部ＢＧｃｎが設けられる。この非導体化部ＢＧｃｎにより、導体化部ＢＧｃｃはサブ画素Ｐ毎に切り離されるため、導体化部ＢＧｃｃとポリシリコン半導体層１２との間に電位差が生じ難くなる。その結果、第１ＴＦＴ９ａｃの閾値特性の安定化の向上を図ることができる。
　《第４の実施形態》
　次に、図１２～図１４を用いて、本発明の第４の実施形態について説明する。図１２は、本実施形態の有機ＥＬ表示装置５０ｄの画素回路Ｃの配列を模式的に示す模式平面図であり、図４に相当する図である。図１３は、有機ＥＬ表示装置５０ｄの画素回路Ｃを構成する第１ＴＦＴ９ａｄを示す、図１２中の二点鎖線内の拡大平面図である。図１４は、図１３中のXIV－XIV線に沿った有機ＥＬ表示装置５０ｄの表示領域Ｄの断面図である。なお、図１３では、ゲート電極１４ａの上層が省略されている。有機ＥＬ表示装置５０ｄの全体構成は、ＴＦＴ層２０ｄの構成以外、上述の第１の実施形態の場合と同じであるため、ここでは詳しい説明を省略する。また、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。
　有機ＥＬ表示装置５０ｄでは、図１２～図１４に示すように、導体化部ＢＧｄｃ（バックゲート層ＢＧｄ）は、平面視において、サブ画素Ｐ毎に、サブ画素Ｐ全体を覆うように島状に設けられる。具体的には、図１３及び図１４に示すように、島状の導体化部ＢＧｄｃは、第１ＴＦＴ９ａｄ全体（それを構成するポリシリコン半導体層１２の全面）と平面視で重なっている。
　ここで、有機ＥＬ表示装置５０ｄでは、図１４に示すように、表示領域Ｄ（アクティブ領域）において、コンタクトホールＨｆを介して、導体化部ＢＧｄｃがソース線１８ｆと電気的に接続されている。
　なお、有機ＥＬ表示装置５０ｄは、上述の有機ＥＬ表示装置５０ｂと同様に、メタル層Ｍを設ける構成としてもよい。
　有機ＥＬ表示装置５０ｄは、上述の有機ＥＬ表示装置５０ａのＴＦＴ層形成工程において、バックゲート層形成工程及びコンタクトホール形成工程を以下のように変更すればよい。例えば、バックゲート層形成工程において、酸化物半導体膜のパターン形状を変更することにより、後続の工程で形成されるポリシリコン半導体層１２の全面（第１ＴＦＴ９ａｄ全体）と平面視で重なる、島状のバックゲート層ＢＧｄを形成する。コンタクトホール形成工程において、表示領域Ｄ（アクティブ領域）において、第２ベースコート膜１１ｂ、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７に、導体化部ＢＧｄｃの少なくとも一部の表面を露出するコンタクトホールＨｆを形成する。
　＜効果＞
　以上に説明した有機ＥＬ表示装置５０ｄによれば、上述した有機ＥＬ表示装置５０ａと同様の効果を得ることができる。
　《第５の実施形態》
　次に、図１５～図１６を用いて、本発明の第５の実施形態について説明する。図１５は、本実施形態の有機ＥＬ表示装置５０ｅの画素回路Ｃを構成する第１ＴＦＴ９ａｅを示す、図１２中の二点鎖線内の拡大平面図である。図１６は、図１５中のXVI－XVI線に沿った有機ＥＬ表示装置５０ｅの表示領域Ｄの断面図である。なお、図１５では、ゲート電極１４ａの上層が省略されている。有機ＥＬ表示装置５０ｅの全体構成は、ＴＦＴ層２０ｅの構成以外、上述の第４の実施形態の場合と同じであるため、ここでは詳しい説明を省略する。また、上記第４の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。
　有機ＥＬ表示装置５０ｅでは、上述の有機ＥＬ表示装置５０ｄと同様に、図１５～図１６に示すように、導体化部ＢＧｅｃ（バックゲート層ＢＧｅ）は、平面視において、サブ画素Ｐ毎に、サブ画素Ｐ全体を覆うように島状に設けられる。具体的には、導体化部ＢＧｅｃは、ポリシリコン半導体層１２の全面（第１ＴＦＴ９ａｅ全体）と平面視で重なっている。
　ここで、有機ＥＬ表示装置５０ｅでは、上述の有機ＥＬ表示装置５０ｃと同様に、表示領域Ｄ（アクティブ領域）において、バックゲート層ＢＧｅは、酸化物半導体膜が導体化されていない非導体化部ＢＧｅｎを有する。
　非導体化部ＢＧｅｎは、平面視において、島状の導体化部ＢＧｅｃの周囲に沿って枠状に設けられる。枠状の非導体化部ＢＧｅｎにより、表示領域Ｄ（アクティブ領域）において、バックゲート層ＢＧｅにおける導体化部ＢＧｅｃは、サブ画素Ｐ毎に切り離された孤立パターンに設けられている。
　なお、有機ＥＬ表示装置５０ｅは、上述の有機ＥＬ表示装置５０ｂと同様に、メタル層Ｍを設ける構成としてもよい。
　有機ＥＬ表示装置５０ｅは、上述の有機ＥＬ表示装置５０ｄのＴＦＴ層形成工程において、第２ベースコート膜形成工程を以下のように変更すればよい。例えば、各サブ画素Ｐ（第１ＴＦＴ９ａｅ）の周囲におけるバックゲート層ＢＧｅが熱の影響を受けない又は低減するように、第２ベースコート膜１１ｂを形成した後の熱処理を実施する。
　＜効果＞
　以上に説明した有機ＥＬ表示装置５０ｅによれば、上述した有機ＥＬ表示装置５０ａの効果に加えて、以下の効果を得ることができる。
・有機ＥＬ表示装置５０ｅでは、バックゲート層ＢＧｅにおいて、サブ画素Ｐ（第１ＴＦＴ９ａｅ）の周囲に沿って枠状の非導体化部ＢＧｅｎが設けられる。枠状の非導体化部ＢＧｅｎにより、導体化部ＢＧｅｃはサブ画素Ｐ毎に切り離されるため、導体化部ＢＧｅｃとポリシリコン半導体層１２との間に電位差が生じ難くなる。その結果、第１ＴＦＴ９ａｅの閾値特性の安定化の向上を図ることができる。
　《その他の実施形態》
　上記各実施形態では、導体化部は、信号配線としてソース線の延びる方向に沿って複数のサブ画素を跨ぐように一体に設けられているが、これに限定されない。導体化部は、信号配線としてゲート線の延びる方向に沿って複数のサブ画素を跨ぐように一体に設けられていてもよい。この場合、導体化部はゲート線と電気的に接続されていてもよい。
　上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　また、上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　上記各実施形態では、第１電極に接続されたＴＦＴの電極をドレイン電極とした有機ＥＬ表示装置を例示したが、本発明は、第１電極に接続されたＴＦＴの電極をソース電極と呼ぶ有機ＥＬ表示装置にも適用することができる。
　上記各実施形態では、表示装置として有機ＥＬ表示装置したが、本発明は、アクティブマトリクス駆動方式の液晶表示装置等の表示装置にも適用することができる。
　上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、有機ＥＬ表示装置に限定されず、フレキシブルな表示装置であれば適用可能である。例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）等を備えたフレキシブルな表示装置に適用することができる。
　以上説明したように、本発明は、フレキシブルな表示装置について有用である。
ＢＧａ，ＢＧｃ，ＢＧｄ，ＢＧｅ　　バックゲート層
ＢＧａｃ，ＢＧｃｃ，ＢＧｄｃ，ＢＧｅｃ　　導体化部
ＢＧｃｎ，ＢＧｅｎ　　非導体化部
Ｄ　　　　　表示領域Ｄ
Ｆ　　　　　額縁領域
Ｍ　　　　　メタル層
Ｐ　　　　　サブ画素
９ａａ，９ａｃ，９ａｄ，９ａｅ　　第１ＴＦＴ
１０　　　　樹脂基板（ベース基板）
１１ａ　　　第１ベースコート膜
１１ｂ　　　第２ベースコート膜
１２　　　　ポリシリコン半導体層
１２ａ　　　チャネル領域
１２ｂ　　　ソース領域（導体領域）
１２ｃ　　　ドレイン領域（導体領域）
１８ｆ　　　ソース線（信号配線）
２０ａ，２０ｂ，２０ｃ、２０ｄ、２０ｅ　　ＴＦＴ（薄膜トランジスタ）層
２５　　　　有機ＥＬ素子（有機エレクトロルミネッセンス素子、発光素子）
３１　　　　有機ＥＬ素子層（発光素子層）
３５　　　　封止膜
５０ａ，５０ｂ，５０ｃ、５０ｄ、５０ｅ　　有機ＥＬ表示装置
 

Claims (21)

  1. 　ベース基板と、上記ベース基板上に設けられた薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、ポリシリコン膜により形成され、チャネル領域と導体領域が規定されたポリシリコン半導体層を有し、上記導体領域において信号配線を介して互いに電気的に接続された複数の薄膜トランジスタが、表示領域を構成する複数のサブ画素に対応して設けられ、
    　上記薄膜トランジスタ層の下層には、酸化物半導体膜により形成され、上記酸化物半導体膜の少なくとも一部が導体化された導体化部を有する透過性のバックゲート層が設けられた表示装置であって、
    　上記導体化部は、少なくとも上記チャネル領域と平面視で重なり、上記信号配線と電気的に接続されていることを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　上記導体化部は、平面視において、上記信号配線の延びる方向に沿って上記複数のサブ画素を跨ぐように一体に設けられることを特徴とする表示装置。
  3. 　請求項２に記載された表示装置において、
    　上記表示領域の周囲には、額縁領域が設けられ、
    　上記額縁領域には、上記導体化部が配置されており、
    　上記額縁領域における上記複数のサブ画素が配置されてない領域において、上記導体化部が上記信号配線と電気的に接続されていることを特徴とする表示装置。
  4. 　請求項２又は３に記載された表示装置において、
    　上記表示領域における上記バックゲート層は、上記酸化物半導体膜が導体化されていない非導体化部を有しており、
    　上記非導体化部は、互いに隣接する上記複数のサブ画素の間に設けられることを特徴とする表示装置。
  5. 　請求項１に記載された表示装置において、
    　上記導体化部は、平面視において、上記サブ画素毎に島状に設けられることを特徴とする表示装置。
  6. 　請求項５に記載された表示装置において、
    　上記表示領域における上記バックゲート層は、上記酸化物半導体膜が導体化されていない非導体化部を有しており、
    　上記非導体化部は、平面視において、上記島状の上記導体化部の周囲に沿って枠状に設けられることを特徴とする表示装置。
  7. 　請求項５又は６に記載された表示装置において、
    　上記表示領域において、上記島状の上記導体化部が上記信号配線と電気的に接続されていることを特徴とする表示装置。
  8. 　請求項１～７の何れか１つに記載された表示装置において、
    　上記導体化部と上記信号配線とは、該導体化部と該信号配線との間に設けられた少なくとも一層の無機絶縁膜に形成されたコンタクトホールを介して接続されることを特徴とする表示装置。
  9. 　請求項８に記載された表示装置において、
    　上記コンタクトホールの下端と上記導体化部との間には、平面視で島状のメタル層が設けられることを特徴とする表示装置。
  10. 　請求項１～９の何れか１つに記載された表示装置において、
    　上記表示領域における上記導体化部は、平面視において、上記ポリシリコン半導体層の形状に対応するように網目状パターンに設けられることを特徴とする表示装置。
  11. 　請求項１～９の何れか１つに記載された表示装置において、
    　上記表示領域における上記導体化部は、平面視において、上記各サブ画素の全体を覆うように設けられることを特徴とする表示装置。
  12. 　請求項１～１１の何れか１つに記載された表示装置において、
    　上記バックゲート層は、上記薄膜トランジスタ層の全面に設けられることを特徴とする表示装置。
  13. 　請求項１～１２の何れか１つに記載された表示装置において、
    　上記信号配線は、ソース配線又はゲート配線であることを特徴とする表示装置。
  14. 　請求項１～１３の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層は、上記ベース基板上に順に積層された第１ベースコート膜及び第２ベースコート膜を備えており、
    　上記バックゲート層は、上記第１ベースコート膜及び上記第２ベースコート膜の間に設けられることを特徴とする表示装置。
  15. 　請求項１４に記載された表示装置において、
    　上記薄膜トランジスタ層は、
    　上記第２ベースコート膜上に設けられた上記ポリシリコン半導体層と、
    　上記ポリシリコン半導体層を覆うように設けられたゲート絶縁膜と、
    　上記ゲート絶縁膜上に設けられた複数のゲート電極とを備えることを特徴とする表示装置。
  16. 　請求項１～１５の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層上に設けられ、上記複数のサブ画素に対応して複数の発光素子が配列された発光素子層と、
    　上記発光素子層を覆うように設けられた封止膜とを備えていることを特徴とする表示装置。
  17. 　請求項１６に記載された表示装置において、
    　上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。
  18. 　請求項１６又は１７に記載された表示装置において、
    　上記複数の薄膜トランジスタは、上記各発光素子の電流を制御するように構成された駆動用薄膜トランジスタであることを特徴とする表示装置。
  19. 　請求項１～１８の何れか１つに記載された表示装置において、
    　上記ベース基板は、樹脂基板であることを特徴とする表示装置。
  20. 　ベース基板と、上記ベース基板上に設けられた薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、ポリシリコン膜により形成され、チャネル領域と導体領域が規定されたポリシリコン半導体層を有し、上記導体領域において信号配線を介して互いに電気的に接続された複数の薄膜トランジスタが、表示領域を構成する複数のサブ画素に対応して設けられ、
    　上記薄膜トランジスタ層の下層には、酸化物半導体膜により形成され、上記酸化物半導体膜の少なくとも一部が導体化された導体化部を有する透過性のバックゲート層が設けられた表示装置の製造方法であって、
    　上記薄膜トランジスタ層を形成する薄膜トランジスタ層形成工程は、
    　上記ベース基板上に第１ベースコート膜を形成する第１ベースコート膜形成工程と、
    　上記第１ベースコート膜が形成された基板表面に上記酸化物半導体膜を成膜した後、該酸化物半導体膜をパターニングして、上記バックゲート層を形成するバックゲート層形成工程と、
    　上記バックゲート層が形成された基板表面に第２ベースコート膜を形成する第２ベースコート膜形成工程と、
    　上記第２ベースコート膜が形成された基板表面に上記ポリシリコン膜を成膜した後、該ポリシリコン膜をパターニングして、上記ポリシリコン半導体層を形成するポリシリコン半導体層形成工程と、
    　上記ポリシリコン半導体層が形成された基板表面に上記ポリシリコン半導体層を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　上記ゲート絶縁膜が形成された基板表面に下側金属膜を成膜した後、上記下側金属膜をパターニングして、複数のゲート電極を形成するゲート電極形成工程と、
    　上記各ゲート電極をマスクとしてドーピングを行い、上記ポリシリコン半導体層の上記チャネル領域及び上記導体領域を形成するドーピング工程と、
    　上記複数のゲート電極が形成された基板表面に少なくとも一層の層間絶縁膜を形成する層間絶縁膜形成工程と、
    　上記少なくとも一層の層間絶縁膜が形成された基板表面に、上記ポリシリコン半導体層における上記導体領域及び上記バックゲート層における上記導体化部の少なくとも一部を露出するコンタクトホールを形成するコンタクトホール形成工程と、
    　上記コンタクトホールが形成された基板表面に上側金属膜を成膜した後、上記上側金属膜をパターニングして、該コンタクトホール内で露出する上記導体化部の露出面を覆う上記信号配線を形成する信号配線形成工程とを備え、
    　上記第２ベースコート膜形成工程において、上記第２ベースコート膜を形成した後の熱処理により、上記バックゲート層において、少なくとも上記チャネル領域と平面視で重なる領域を導体化して上記導体化部を形成し、
    　上記信号配線形成工程において、上記導体化部と上記信号配線とを電気的に接続することを特徴とする表示装置の製造方法。
  21. 　請求項２０に記載された表示装置の製造方法において、
    　上記薄膜トランジスタ層形成工程は、上記バックゲート層形成工程の後であって、上記第２ベースコート膜形成工程の前に、メタル層形成工程を備え、
    　上記メタル層形成工程は、上記バックゲート層が形成された基板表面に金属膜を成膜した後、上記金属膜をパターニングして、上記コンタクトホールの下端と上記導体化部との間に、平面視で島状のメタル層を形成することを特徴とする表示装置の製造方法。
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