WO2024161970A1 - 積層セラミックコンデンサ - Google Patents

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WO2024161970A1
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multilayer ceramic
ceramic capacitor
electrode
internal electrode
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辰徳 安田
慎一 疋田
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals

Definitions

  • the present invention relates to a multilayer ceramic capacitor.
  • multilayer ceramic capacitors used in mobile devices such as mobile phones and portable music players must not fall off the mounting board or crack even when subjected to shocks such as being dropped.
  • multilayer ceramic capacitors used in in-vehicle devices such as ECUs must not crack even when subjected to bending stresses caused by the linear expansion and contraction of the mounting board during thermal cycles and tensile stresses applied to the external electrodes.
  • a multilayer ceramic capacitor generally comprises a laminate in which dielectric layers and internal electrode layers are alternately laminated, with dielectric layers laminated on the top and bottom surfaces of the laminate, and a pair of external electrodes formed on both end surfaces of the laminate.
  • a technique is known in which a conductive resin layer is formed by using a paste containing a thermoplastic resin containing metal elements and glass components between the base electrode layer and the plating layer that constitute the external electrodes, thereby mitigating the mechanical and thermal stress that the laminate receives from the wiring board when mounted on the wiring board (for example, Patent Document 1).
  • the arrangement of conductive resin layers increases the thickness of the external electrodes, which tends to lead to larger multilayer ceramic capacitors, and this technology is not necessarily sufficient for multilayer ceramic capacitors, which are expected to become smaller and have larger capacitance in the future.
  • the objective of the present invention is to provide a multilayer ceramic capacitor that is compact, has a large capacity, and has excellent mechanical strength.
  • the inventors discovered that by setting a specific relationship between the porosity S1 of the outermost layer located on the main surface side, the porosity S2 of the intermediate layer, and the porosity S3 of the innermost layer located on the inner layer side in the outer layer portion sandwiching the inner layer portion in the stacking direction, in which the dielectric layers and internal electrode layers are alternately stacked, it is possible to alleviate the mechanical and thermal stresses received from the wiring board when mounted, and thus completed the present invention.
  • the present invention provides a laminate including an inner layer portion in which dielectric layers and internal electrode layers are alternately laminated, and two outer layer portions that are arranged to sandwich the inner layer portion from the lamination direction and form two main surfaces at positions facing each other in the lamination direction; external electrodes disposed on both end faces of the laminate in a longitudinal direction intersecting the lamination direction and connected to the internal electrode layers;
  • a multilayer ceramic capacitor having This is a multilayer ceramic capacitor in which, when one of the two outer layer portions sandwiching the inner layer portion is divided into three equal parts in the stacking direction, the porosity S1 of the outermost layer located on the main surface side, the porosity S2 of the intermediate layer, and the porosity S3 of the innermost layer located on the inner layer portion side satisfy the following relational expression (1): S1>S2>S3...(1)
  • the present invention makes it possible to provide a multilayer ceramic capacitor that can be made smaller and have a higher capacity while also mitigating the mechanical and thermal stresses experienced by the wiring board when mounted.
  • FIG. 1 is an external perspective view of a multilayer ceramic capacitor 1 (first embodiment).
  • FIG. 2 is a cross-sectional view taken along line II-II of the multilayer ceramic capacitor 1 shown in FIG. 2 is a cross-sectional view taken along line III-III of the multilayer ceramic capacitor 1 shown in FIG. 2 is a schematic diagram showing the structure of an inner layer 6 of the multilayer ceramic capacitor 1.
  • FIG. Another embodiment of the side gap portion is shown in a cross-sectional view taken along line III-III of the multilayer ceramic capacitor 1 shown in FIG.
  • FIG. 1 is an external perspective view of a multilayer ceramic capacitor 100 (second embodiment).
  • 7 is a cross-sectional view taken along line VII-VII of the multilayer ceramic capacitor 100 shown in FIG. 6.
  • FIG. 2 is a schematic diagram showing the structure of an inner layer 6 of the multilayer ceramic capacitor 100.
  • FIG. FIG. 11 is an external perspective view of a multilayer ceramic capacitor 200 (third embodiment). 10 is a cross-sectional view taken along line XX of the multilayer ceramic capacitor 200 shown in FIG. 9. 2 is a schematic diagram showing the structure of an inner layer 6 of a multilayer ceramic capacitor 200.
  • FIG. 11 is an external perspective view of a multilayer ceramic capacitor 200 (third embodiment).
  • 10 is a cross-sectional view taken along line XX of the multilayer ceramic capacitor 200 shown in FIG. 9.
  • FIG. 1 is a schematic perspective view of the multilayer ceramic capacitor 1.
  • FIG. 2 is a cross-sectional view (LT cross-sectional view) of the multilayer ceramic capacitor 1 cut along line II-II at the center of the width direction W shown in FIG. 1.
  • FIG. 3 is a cross-sectional view (WT cross-sectional view) of the multilayer ceramic capacitor 1 cut along line III-III at the center of the length direction L shown in FIG. 1.
  • FIG. 4 is a schematic diagram showing the structure of an inner layer portion 6 of the multilayer ceramic capacitor 1.
  • the stacking direction T the direction in which the dielectric layers 4 and the internal electrode layers 5 are stacked is defined as the stacking direction T, and the structure of the multilayer ceramic capacitor 1 will be described using the length direction L perpendicular to the stacking direction T and the width direction W perpendicular to the stacking direction T and the length direction L.
  • the stacking direction T, the width direction W, and the length direction L are perpendicular to one another, but they are not necessarily perpendicular to one another and may intersect with one another.
  • the multilayer ceramic capacitor 1 has a generally rectangular parallelepiped shape and comprises a laminate 2 and a pair of external electrodes 3 provided on both ends of the laminate 2.
  • the laminate 2 includes an inner layer 6 that includes multiple pairs of dielectric layers 4 and internal electrode layers 5.
  • a pair of outer surfaces facing each other in the stacking direction T are the first main surface A1 and the second main surface A2
  • a pair of outer surfaces facing each other in the width direction W are the first side surface B1 and the second side surface B2
  • a pair of outer surfaces facing each other in the length direction L are the first end surface C1 and the second end surface C2.
  • first main surface A1 and the second main surface A2 when there is no need to distinguish between the first main surface A1 and the second main surface A2, they will be collectively referred to as the main surface A, when there is no need to distinguish between the first side surface B1 and the second side surface B2, they will be collectively referred to as the side surface B, and when there is no need to distinguish between the first end surface C1 and the second end surface C2, they will be collectively referred to as the end surface C.
  • the dimensions of the multilayer ceramic capacitor 1 should not be particularly limited, but for example, the dimension in the stacking direction T can be 0.1 mm or more and 6.5 mm or less, the dimension in the length direction L can be 0.2 mm or more and 6.5 mm or less, and the dimension in the width direction W can be 0.1 mm or more and 5.5 mm or less.
  • the laminate 2 includes an inner layer portion 6, an outer layer portion 7 disposed on the principal surface A side of the inner layer portion 6, and a side gap portion 8 disposed on the side surface B side of the inner layer portion 6.
  • the laminate 2 preferably has a rounded ridge portion E.
  • the ridge portion E is a portion where two surfaces of the laminate 2, i.e., the principal surface A and the side surface B, the principal surface A and the end surface C, or the side surface B and the end surface C, intersect, and also includes a corner portion where the principal surface A, the side surface B, and the end surface C intersect.
  • the inner layer portion 6 is located between the internal electrode layer 5 closest to the first main surface A1 and the internal electrode layer 5 closest to the second main surface A2, and is a portion where multiple internal electrode layers 5 face each other via the dielectric layer 4 to form a capacitance.
  • Figure 4 shows a schematic diagram of the structure of the inner layer 6.
  • the dielectric layers 4 are integrated to the extent that the boundaries between the dielectric layers 4 are not visible.
  • the internal electrode layer 5 is preferably, but not limited to, rectangular. The corners of the rectangle may be rounded or may be formed at an angle.
  • the first internal electrode layer 5a is extended to a first end face C1 of the laminate 2, and the second internal electrode layer 5b is extended to a second end face C2 of the laminate 2.
  • the internal electrode layer 5 is formed by sintering a conductive paste containing a metal powder that serves as a conductor, an organic solvent, a binder, and a dispersant on the dielectric layer 4.
  • the internal electrode layer 5 and the dielectric layer 4 are alternately stacked to form the inner layer portion 6.
  • the internal electrode layer 5 is composed of a first internal electrode layer 5a and a second internal electrode layer 5b, and the first internal electrode layer 5a and the second internal electrode layer 5b are disposed on the dielectric layers 4a and 4b, respectively. Note that when there is no need to distinguish between the first internal electrode layer 5a and the second internal electrode layer 5b, they will be collectively referred to as the internal electrode layer 5.
  • the internal electrode layer 5 can be made of a conductive material such as, but not limited to, metals such as Ni, Cu, Ag, Pd, Au, or alloys containing at least one of these metals, such as Ag-Pd alloys.
  • the thickness of the internal electrode layer 5 is not particularly limited, but can be, for example, about 0.3 ⁇ m to 1.5 ⁇ m.
  • the internal electrode layer 5 includes an opposing electrode portion 52 where the first internal electrode layer 5a and the second internal electrode layer 5b face each other, and an extraction electrode portion 51 where the first internal electrode layer 5a and the second internal electrode layer 5b do not face each other and are drawn from the opposing electrode portion 52 to one end face C.
  • the end of the extraction electrode portion 51 is exposed to the end face C and is electrically connected to the external electrode 3.
  • the direction in which the extraction electrode portion 51 extends differs between the first internal electrode layer 5a and the second internal electrode layer 5b, and the extraction electrode portion 51 is drawn alternately to the first end face C1 side and the second end face C2 side.
  • An electric charge is accumulated between the opposing electrode portions 52 of the first internal electrode layer 5a and the second internal electrode layer 5b adjacent to each other in the stacking direction T, and functions as a capacitor.
  • each of the first internal electrode layer 5a and the second internal electrode layer 5b is preferably, for example, about 0.2 ⁇ m or more and 2.0 ⁇ m or less. In addition, it is preferable that the first internal electrode layer 5a and the second internal electrode layer 5b have a total of 2 layers or more and 2000 layers or less.
  • the dielectric layer 4 can be formed of, for example, a ceramic material as a dielectric material.
  • a ceramic material examples include BaTiO 3 , CaTiO 3 , SrTiO 3 , and CaZrO 3 .
  • a secondary component such as, for example, a Si compound, a Mg compound, an Al compound, a Mn compound, a Sn compound, a Cu compound, a Ni compound, and a rare earth compound can be added depending on the desired characteristics of the laminate.
  • the grain size of the crystals is 1 ⁇ m or less and the thickness of the dielectric layer is made thin.
  • the dielectric layer 4 is composed of, for example, a sintered ceramic green sheet containing a ceramic material.
  • the thickness of the dielectric layer 4 is not particularly limited, but can be, for example, about 0.2 ⁇ m to 10.0 ⁇ m in the effective capacitance formation area formed by the first internal electrode layer 5a and the second internal electrode layer 5b.
  • the number of dielectric layers 4 is not particularly limited, but can be, for example, 2 to 2000 layers in the effective capacitance formation area formed by the first internal electrode layer 5a and the second internal electrode layer 5b.
  • outer layer portions 7 On both the top and bottom of the inner layer portion 6, there are provided outer layer portions 7 which are composed only of dielectric layers and have no internal electrode layers 5.
  • the thickness of the outer layer portions 7 is not limited, but may be, for example, 15 ⁇ m to 150 ⁇ m.
  • the outer layer portions 7 are formed of a ceramic material and may be formed of the same material as the dielectric layer 4 of the inner layer portion 6.
  • the thickness of the dielectric layer in the outer layer portion 7 may be greater than the thickness of the dielectric layer in the effective region of capacitance formation where the internal electrode layers 5 are formed.
  • the material of the dielectric layer in the outer layer portion 7 may be different from the material of the dielectric layer 4 in the inner layer portion 6.
  • the side gap portions 8 are provided on both side surfaces B of the inner layer portion 6 in the laminate 2.
  • the dimension of the side gap portions 8 in the width direction W is preferably 5 ⁇ m or more and 40 ⁇ m or less, and particularly preferably 5 ⁇ m or more and 20 ⁇ m or less.
  • the side gap portion 8 can be formed integrally with the inner layer portion 6 using the same material as the dielectric layer 4, but it may also be formed by attaching the same ceramic material as the dielectric layer 4 to both sides of the inner layer portion 6 in the width direction W.
  • the side gap portion 8 is also called a W gap portion.
  • Figure 5 shows an example in which ceramic material is applied to both sides of the inner layer 6 in the width direction W to form side gaps 81, 82.
  • the side gaps 81, 82 can have a two-layer structure with inner layers 81a, 82a on the inside in the width direction W and outer layers 81b, 82b on the outside in the width direction.
  • the side gap portion 8 is not limited to a two-layer structure consisting of the inner layers 81a, 82a and the outer layers 81b, 82b, but may be a structure of three or more layers.
  • the multilayer ceramic capacitor 1 can reduce the mechanical and thermal stresses that it receives from the wiring board when mounted.
  • providing the voids P allows moisture to penetrate into the inner layer portions 6 from the outside, which reduces the moisture resistance of the laminate 2, so it is necessary to adjust the porosity.
  • the LT cross section at the center of the width direction W of the multilayer ceramic capacitor 1 is observed at 6000x magnification using a scanning electron microscope (SEM).
  • SEM scanning electron microscope
  • An area with a field of view size of 19.5 ⁇ m x 10.5 ⁇ m is photographed at five locations so that the areas do not overlap, and the ratio of the area occupied by voids P to the entire field of view is calculated as the porosity from each obtained SEM image by image analysis, and the average value for the five fields of view can be calculated.
  • the voids P in the outermost layer 7bo located on the main surface A side contribute to stress relief and therefore have a relatively large void ratio S1
  • the voids P in the innermost layer 7bi located on the inner layer portion 6 side contribute to moisture resistance and therefore have a relatively small void ratio S3.
  • the porosity S1 of the outermost layer 7bo is preferably 10% or less
  • the porosity S2 of the intermediate layer 7bm is preferably 5% or less
  • the porosity S3 of the innermost layer 7bi is preferably 4% or less.
  • the sinterability of the ceramic material is improved and the difference in shrinkage rate between the inner layer 6 and the outer layer 7 can be reduced. This makes it possible to prevent the outer layer 7 from peeling off from the inner layer 6.
  • the adhesive strength between the inner layer 6 and the outer layer 7 can be increased. This makes it possible to reliably prevent the intrusion of moisture from the outside.
  • the addition of Mg can suppress the grain growth of the ceramic grains, making it possible to form a dense layer structure.
  • the composition of each component can be determined by cutting the multilayer ceramic capacitor to expose the dielectric ceramic layer and performing elemental analysis on the cut surface using wavelength dispersive X-ray analysis (WDX) or transmission electron microscope-energy dispersive X-ray analysis (TEM-EDX). At this time, the composition of each dielectric ceramic layer is measured at five points and the average value is calculated.
  • WDX wavelength dispersive X-ray analysis
  • TEM-EDX transmission electron microscope-energy dispersive X-ray analysis
  • the content of Si segregated at the boundary between the outer layer 7 and the inner layer 6 is preferably higher than the content of Si in the intermediate layer 7m of the outer layer 7.
  • the content of Mg segregated at the boundary between the outer layer 7 and the inner layer 6 is higher than the content of Mg in the intermediate layer 7m of the outer layer 7. This increases the density of the innermost layer 7bi, improving moisture resistance.
  • the external electrodes 3 are electrically connected to the internal electrode layers 5 and function as external input/output terminals. On the surface of the laminate 2, a first external electrode 3a and a second external electrode 3b are formed.
  • the first external electrode 3a is formed on the first end face C1 of the laminate 2.
  • the first external electrode 3a is formed in a cap shape, with the edge portion extending from the first end face C1 of the laminate 2 to the first main face A1, the second main face A2, the first side face B1, and the second side face B2.
  • the second external electrode 3b is formed on the second end face C2 of the laminate 2.
  • the second external electrode 3b is formed in a cap shape, and the edge portion is formed extending from the second end face C2 of the laminate 2 to the first main face A1, the second main face A2, the first side face B1, and the second side face B2.
  • the first internal electrode layer 5a extended to the first end face C1 of the laminate 2 is connected to the first external electrode 3a.
  • the second internal electrode layer 5b extended to the second end face C2 of the laminate 2 is connected to the second external electrode 3b.
  • the external electrode 3 can have a structure including, for example, a base electrode layer 30 and a plating layer 31 disposed on the base electrode layer 30.
  • the base electrode layer 30 includes at least one layer selected from a baked layer, a conductive resin layer, a direct plating layer, etc., as described below.
  • the baked layer is formed by applying a conductive paste containing glass and metal to the laminate 2 and baking it, and may be baked simultaneously with the internal electrode layer 5 or may be baked after baking the internal electrode layer 5.
  • the baking temperature is preferably 700 to 900°C.
  • the glass component contains at least one selected from B, Si, Ba, Mg, Al, Li, etc.
  • the metal contains at least one selected from Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the thickness of the baked layer is preferably, for example, 0.1 ⁇ m or more and 200 ⁇ m or less.
  • the baked layer may also be multiple layers.
  • the conductive resin layer is formed on the surface of the baked layer, or is formed directly on the surface of the laminate 2.
  • the conductive resin layer may be a multi-layer structure.
  • the conductive resin layer is formed by applying a conductive resin paste containing a thermosetting resin and a metal component onto the baking layer or onto the laminate 2, and then performing a heat treatment at a temperature of 250 to 550°C or higher to thermally cure the resin and form a conductive resin layer.
  • the atmosphere during the heat treatment is preferably a N2 atmosphere.
  • the thickness of the conductive resin layer at the center of the first end face C1 and the second end face C2 is preferably, for example, about 10 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the conductive resin layer at the center in the length direction L on the first main face A1 and the second main face A2, the first side face B1 and the second side face B2 is preferably, for example, about 5 ⁇ m or more and 50 ⁇ m or less.
  • thermosetting resins such as epoxy resin, phenol resin, urethane resin, silicone resin, polyimide resin, etc.
  • epoxy resin which has excellent heat resistance, moisture resistance, adhesion, etc., is one of the most suitable resins.
  • the amount of resin contained in the conductive resin layer is preferably 25 vol% or more and 65 vol% or less with respect to the volume of the entire conductive resin.
  • the conductive resin layer preferably contains a curing agent in addition to the thermosetting resin.
  • a curing agent in addition to the thermosetting resin.
  • various known compounds such as phenol-based, amine-based, acid anhydride-based, and imidazole-based compounds can be used as the curing agent.
  • the conductive resin layer contains a thermosetting resin, and is therefore more flexible than, for example, a conductive layer formed by firing a plating film or a conductive paste. For this reason, even if the ceramic electronic component is subjected to a physical shock or a shock caused by a thermal cycle, the conductive resin layer functions as a buffer layer and can prevent cracks in the ceramic electronic component.
  • the metal powder contained in the conductive resin layer can be Ag, Cu, Ni, or an alloy of these.
  • the Cu and Ni metal powders can be used with an Ag coating on the surface.
  • the Cu metal powder can also be used with an anti-oxidation treatment on the surface.
  • the reason for using Ag metal powder as the conductive metal is that Ag has the lowest resistivity of all metals, making it suitable as an electrode material, and because Ag is a precious metal, it does not oxidize and has high resistance.
  • the reason for using Ag-coated metal is that it is possible to make the base metal cheaper while still maintaining the above-mentioned properties of Ag.
  • the metal powder contained in the conductive resin layer is preferably contained in an amount of 35 vol% or more and 75 vol% or less relative to the total volume of the conductive resin.
  • the shape of the metal powder contained in the conductive resin layer is not particularly limited.
  • the metal powder may be spherical, flat, etc.
  • the average particle size of the metal powder contained in the conductive resin layer is not particularly limited, but can be, for example, about 0.3 ⁇ m or more and 10 ⁇ m or less.
  • the metal powder contained in the conductive resin layer is mainly responsible for the electrical conductivity of the conductive resin layer. Specifically, when the metal powder particles come into contact with each other, an electrical path is formed inside the conductive resin layer.
  • a plating layer may be provided directly on the end surface C where the internal electrode layer 5 of the laminate 2 is exposed. That is, the multilayer ceramic capacitor 1 may have a structure including a plating layer that is electrically connected directly to the internal electrode layer 5 and the surface electrode 32. In such a case, a catalyst may be provided on the surface of the laminate 2 as a pretreatment, and then the plating layer may be formed directly.
  • the plating layer preferably contains at least one metal selected from, for example, Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, or Zn, or an alloy containing these metals.
  • the direct plating layer is formed using Cu, which has good bonding properties with Ni.
  • each plating layer is preferably 1.0 ⁇ m or more and 15 ⁇ m or less.
  • the plating layer preferably does not contain glass.
  • the proportion of metal contained per unit volume of the plating layer is preferably 99 volume % or more.
  • electrolytic plating When performing plating, either electrolytic plating or electroless plating may be used, but electroless plating has the disadvantage that pretreatment with a catalyst or the like is required to improve the plating deposition speed, which complicates the process. Therefore, it is usually preferable to use electrolytic plating.
  • a plating method it is preferable to use barrel plating.
  • an upper layer plating electrode may be formed on the surface of the lower layer plating electrode in the same manner.
  • the plating layer 31 disposed on the base electrode layer 30 contains, for example, at least one selected from Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the plating layer can be formed of multiple layers, for example, a two-layer structure of Ni plating and Sn plating is preferable.
  • the Ni plating layer can prevent the underlying electrode layer from being eroded by solder when mounting ceramic electronic components, and the Sn plating layer improves the wettability of the solder when mounting ceramic electronic components, allowing for easy mounting.
  • the thickness of each plating layer is preferably 1.0 ⁇ m or more and 15 ⁇ m or less.
  • a surface electrode 32 can be provided on the main surface A of the laminate 2 with a predetermined length from an end surface C of the laminate 2 in the length direction L toward the center of the laminate 2.
  • the surface electrode 32 can be formed integrally with the external electrode 3 by extending onto the main surface A, but as shown in Fig. 2, the surface electrode 32 can be formed on the main surface A of the laminate 2 in advance, and the surface electrode 32 can be covered by the portion of the external electrode 3 that extends onto the main surface A.
  • FIG. 2 shows a configuration in which the surface electrode 32 is completely covered by the external electrode 3, but it may also be a configuration in which at least a portion of the surface electrode 32 is covered by a portion that extends onto the main surface A of the external electrode 3.
  • a ceramic slurry for the inner layer is prepared by adding a solvent to a ceramic material for forming the dielectric layer for the inner layer. Then, the ceramic slurry for the inner layer is molded into a sheet to prepare a ceramic green sheet for the inner layer for lamination. A pattern of an internal electrode layer is printed on the surface of the ceramic green sheet for the inner layer for lamination with a conductive paste. Next, the ceramic green sheets for the inner layer for lamination are stacked and subjected to a hydrostatic press to prepare an inner layer block.
  • a ceramic slurry for outer layers is prepared by adding a solvent or the like to a ceramic material for forming the outer dielectric layers, and the ceramic slurry for outer layers is molded into a sheet shape to prepare a ceramic green sheet for lamination.
  • the laminated outer layer ceramic green sheets are stacked and subjected to isostatic pressing to prepare a first outer layer block and a second outer layer block. Since the first and second outer layer blocks are pressed together, the density is improved compared to normal integral pressing. Furthermore, the area at the beginning of lamination is more dense because more pressure is applied, while the area at the end of lamination is less dense than the area at the beginning of lamination.
  • the denser parts of each laminate sheet are brought to the inner layer side, making it possible to make the inner layer side region into a denser region.
  • the surface electrode by forming the surface electrode before isostatically pressing the first outer layer block and the second outer layer block, it is no longer necessary to remove one dielectric sheet to expose the conventional surface electrode, and the surface shape of the surface electrode can be made similar on the first main surface side and the second main surface side.
  • first outer layer block, the inner layer block, and the second outer layer block are stacked together and pressed at a pressure of 1-50 MPa, a press temperature of 70-90°C, and a hold time of 180 seconds or less at maximum press pressure. This completes the mother block member.
  • the mother block member is divided along cutting lines that correspond to the dimensions of the laminate to produce multiple laminated chips.
  • the laminated chips are then barrel polished to round off the corners and edges, and then fired.
  • the outer layer portion 7 and the side gap portion 8 can be formed at the same time as the laminate 2 is formed.
  • the inner layer portion 6 can be first formed with the ends of the internal electrode layers 5 in the width direction W exposed on both sides, and then the laminate 2 can be formed by attaching a ceramic material to both sides of the inner layer portion 6 so as to cover the exposed ends of the internal electrode layers 5.
  • the laminate 2 formed in this way can have side gap portions 81, 82 as shown in FIG. 5.
  • the firing process In the firing process, the laminated chip is subjected to a binder removal process and a firing process to form an element part.
  • the conductive paste layer and the green sheet for the dielectric layer are co-sintered by the firing process to form the internal electrode layer 5 and the dielectric layer 4, respectively.
  • the conditions for the binder removal process may be determined according to the type of organic binder contained in the green sheet and the conductive paste layer.
  • the firing process may be performed at a temperature at which the laminated chip is sufficiently densified. The firing temperature depends on the materials of the dielectric and the internal electrode layer, but is preferably 900°C to 1400°C.
  • the external electrodes 3 are formed on the laminate 2 to form the multilayer ceramic capacitor 1.
  • the external electrodes 3 may be formed by a known method. For example, On the exposed end surface C, a base electrode layer, a conductive resin layer or a direct plating layer is formed, and further, a plating layer is provided as necessary. In this embodiment, a Ni plating layer and a Sn plating layer are formed on the baked layer. The Ni plating layer and the Sn plating layer are successively formed by, for example, barrel plating, and thus a multilayer ceramic capacitor can be obtained.
  • FIG. 1 A multilayer ceramic capacitor 100 will be described as the second embodiment.
  • Figures 6 to 8 show the shape and structure of the multilayer ceramic capacitor 100.
  • Figure 6 is a schematic perspective view of the multilayer ceramic capacitor 100.
  • Figure 7 is a cross-sectional view of the multilayer ceramic capacitor 100 taken along line VII-VII shown in Figure 6.
  • Figure 8 is a schematic view showing the structure of an inner layer 6 of the multilayer ceramic capacitor 100.
  • the multilayer ceramic capacitor 100 will be described focusing on the configuration that differs from the multilayer ceramic capacitor 1 of the first embodiment.
  • the multilayer ceramic capacitor 100 of this embodiment includes a laminate 2 and four external electrodes 3 .
  • the external electrodes 3 are disposed at each of the four corners when the laminate 2 is viewed along the stacking direction T.
  • the external electrodes 3 are disposed so as to cover a part of the first main surface A1, a part of the second main surface A2, a part of either the first side surface B1 or the second side surface B2, and a part of either the first end surface C1 or the second end surface C2 of the laminate 2, but are not limited to this, and the external electrodes may be disposed so as not to cover a part of the first main surface A1 or the second main surface A2 in order to further reduce the dimension in the stacking direction T.
  • the external electrodes are substantially L-shaped.
  • the ratio Y/X of the length Y in the width direction W to the length X in the length direction L of the multilayer ceramic capacitor 100 in this embodiment is 0.85 or more and 1.0 or less, but is not limited to this.
  • the ratio Y/X of the length Y to the length X is less than 0.85, the shape will be closer to a substantially rectangular shape rather than a substantially square shape.
  • the height of the multilayer ceramic capacitor 100 i.e., the dimension in the stacking direction T, is 120 ⁇ m or less.
  • the first internal electrode layer 5a of this embodiment has an opposing electrode portion 52 and two lead-out electrode portions 51.
  • Each lead-out electrode portion 51 is exposed to either the first side surface B1 or the second side surface B2 and either the first end surface C1 or the second end surface C2.
  • the lead-out electrode portions 51 of the two first internal electrode layers 5a facing each other in the stacking direction T are led out to two different surfaces.
  • the other first internal electrode layer 5a has a lead-out electrode portion 51 led out to the first side surface B1 and the first end surface C1, and a lead-out electrode portion 51 led out to the second side surface B2 and the second end surface C2
  • the other first internal electrode layer 5a has a lead-out electrode portion 51 led out to the first side surface B1 and the second end surface C2
  • the lead electrode portion 51 is continuously exposed from the end face to the side face, but this is not limited thereto, and it may be discontinuously exposed from the end face to the side face.
  • a dielectric layer 114a is formed around the opposing electrode portion 52 of the first internal electrode layer 5a, except for the portion from which the lead electrode portion 51 extends.
  • the second internal electrode layer 5b is disposed at a position shifted from the lead electrode portion 51 of the first internal electrode layer 5a in the stacking direction T. In other words, the second internal electrode layer 5b is disposed at a position overlapping the lead electrode portion 51 of the first internal electrode layer 5a when viewed along the stacking direction T.
  • the two second internal electrode layers 5b may also be disposed on the same plane.
  • the two second internal electrode layers 5b disposed on the same plane are disposed without overlapping each other when viewed along the stacking direction T, and a dielectric layer 114b is disposed between the two second internal electrode layers 5b.
  • the second internal electrode layer 5b By disposing the second internal electrode layer 5b on each of the two outer layer portions 7a, 7b, it is possible to ensure electrical connectivity between the first surface electrode 132a and the second surface electrode 132b described later and the first internal electrode layer 5a via the base electrode layer 30. In addition, the adhesion between the second internal electrode layer 5b and the conductive component in the external electrode 3 can improve the adhesion between the laminate 2 and the external electrode 3.
  • first surface electrodes 132a are arranged on the first main surface A1 of the laminate 2.
  • second surface electrodes 132b are arranged on the second main surface A2 of the laminate 2.
  • the first surface electrodes 132a are arranged at each of the four corners of the first main surface A1.
  • the second surface electrodes 132b are arranged at each of the four corners of the second main surface A2.
  • the first surface electrodes 132a and the second surface electrodes 132b are arranged at positions shifted in the stacking direction T from the lead electrode portion 51 of the first internal electrode layer 5a.
  • first surface electrodes 132a and the second surface electrodes 132b are arranged at positions overlapping with the lead electrode portion 51 of the first internal electrode layer 5a when viewed along the stacking direction T.
  • the first surface electrode 132a and the second surface electrode 132b are electrodes that do not form a capacitance.
  • the first surface electrode 132a and the second surface electrode 132b may have the same shape and dimensions as the second internal electrode layer 5b. In this case, it is preferable that the first surface electrode 132a and the second surface electrode 132b are made of the same material as the second internal electrode layer 5b.
  • the first surface electrode 132a and the second surface electrode 132b may be formed by a sputtering method.
  • the first surface electrode 132a and the second surface electrode 132b preferably contain at least one selected from Ni, Cr, Cu, and Ti.
  • the thickness of the first surface electrode 132a and the second surface electrode 132b formed by the sputtering method is preferably 50 nm or more and 400 nm or less. This allows the thickness of the first surface electrode 132a and the second surface electrode 132b in the stacking direction T to be sufficiently thin, and therefore the thickness of the multilayer ceramic capacitor 100 in the stacking direction T to be sufficiently thin.
  • the thickness of the first surface electrode 132a and the second surface electrode 132b in the stacking direction T can be adjusted by changing the distance between the part to be sputtered and the target.
  • the thickness of the first surface electrode 132a and the second surface electrode 132b may be measured from an actual observation image, or may be measured by converting the thickness from a specified element using a calibration curve method for metal species using fluorescent X-rays.
  • the first surface electrode 132a and the second surface electrode 132b may be sintered electrodes.
  • a sintered electrode is an electrode containing the same type of dielectric component as the dielectric layer 4. That is, when the dielectric layer 4 contains CaZrO3 , the first surface electrode 132a and the second surface electrode 132b contain, for example, Ca or Zr, CaZrO3 . When the dielectric layer 4a and the dielectric layer 4b have different components, it is preferable that the first surface electrode 132a and the second surface electrode 132b contain the same type of component as the dielectric layer 4b. This can further strengthen the adhesion between the dielectric layer 4b and the first surface electrode 132a and the second surface electrode 132b.
  • the metal components in the fired electrodes preferably contain Ni.
  • the first internal electrode layer 5a preferably contains Ni.
  • the fired electrodes are formed by printing the conductive paste for Ni fired electrodes onto a dielectric sheet using screen printing or the like, followed by firing. At this time, by applying a thin layer of the conductive paste for Ni fired electrodes, or by reducing the dielectric components contained in the conductive paste for Ni fired electrodes, the Ni particles bond together during firing, forming a discontinuous fired electrode.
  • a discontinuous fired electrode means that the fired electrodes are arranged discontinuously when viewed along the width direction W.
  • the external electrode 3 has a base electrode layer 30 containing a conductive metal arranged on the laminate 2, a base plating layer 31a arranged to cover the surface of the base electrode layer 30, and a top plating layer 31b arranged to cover the surface of the base plating layer 31a.
  • the base plating layer 31a is a Ni plating layer
  • the top plating layer 31b is a Sn plating layer.
  • the base electrode layer 30, base plating layer 31a, and top plating layer 31b are arranged in this order, but they may also be arranged in the order of base electrode layer, top plating layer, base plating layer, and top plating layer.
  • the base electrode layer 30 is preferably formed by a direct plating layer.
  • a direct plating layer is a plating layer that directly covers the surface of the laminate 2. By using a direct plating layer as the base electrode layer 30, the thickness of the external electrode 3 can be reduced in each direction, allowing the laminate ceramic capacitor to be made smaller.
  • the metal ratio per unit volume of the direct plating layer is preferably 99 volume percent or more.
  • the direct plating may have two plating layers with different metal particle sizes. In this case, it is preferable that the plating layer with the larger metal particle size is arranged on the side closer to the laminate 2, and the plating layer with the smaller metal particle size is arranged on the side farther from the laminate 2.
  • the multilayer ceramic capacitor 100 of the second embodiment can achieve the same effects as the multilayer ceramic capacitor 1 of the first embodiment.
  • a multilayer ceramic capacitor 200 will be described as the third embodiment.
  • the multilayer ceramic capacitor 200 will be described focusing on the configuration different from the multilayer ceramic capacitor 1 of the first embodiment and the multilayer ceramic capacitor 100 of the second embodiment.
  • the multilayer ceramic capacitor 200 according to the third embodiment has a similar configuration to the multilayer ceramic capacitor 100 according to the second embodiment, except for its overall shape.
  • configurations that are the same as or similar to those in the second embodiment are indicated with the same or similar reference symbols, and detailed descriptions thereof are omitted.
  • FIG. 9 is a perspective view of a multilayer ceramic capacitor 200 according to this embodiment.
  • FIG. 10 is a cross-sectional view taken along line X-X in FIG. 9.
  • FIG. 11 is an exploded perspective view of an inner layer portion 6 according to this embodiment.
  • the length of the multilayer ceramic capacitor 200 in the length direction L is shorter than the length in the width direction W.
  • each first internal electrode layer 5a is exposed to either the first end face C1 or the second end face C2, but this is not limited thereto, and each first internal electrode layer 5a may be exposed to either the first end face C1 or the second end face C2, the first side face B1, and the second side face B2.
  • the above describes an embodiment of the present invention, but the present invention is not limited to the embodiment, and can be implemented in various forms without departing from the gist of the present invention.
  • the present invention includes the following combinations.
  • a laminate including an inner layer portion in which dielectric layers and internal electrode layers are alternately laminated, and two outer layer portions that are arranged to sandwich the inner layer portion from the lamination direction and form two main surfaces at positions opposite to each other in the lamination direction; external electrodes disposed on both end faces of the laminate in a longitudinal direction intersecting the lamination direction and connected to the internal electrode layers;
  • a multilayer ceramic capacitor having A multilayer ceramic capacitor, in which, when one of the two outer layer portions sandwiching the inner layer portion is divided into three equal parts in the stacking direction, a porosity S1 of the outermost layer located on the main surface side, a porosity S2 of an intermediate layer, and a porosity S3 of the innermost layer located on the inner layer portion side satisfy the following relational expression (1): S1>S2>S3...(1)
  • ⁇ 3> A multilayer ceramic capacitor according to ⁇ 1> or ⁇ 2>, in which the porosity S1 of the outermost layer is 1% or more and 10% or less.
  • ⁇ 4> A multilayer ceramic capacitor according to any one of ⁇ 1> to ⁇ 3>, in which the porosity S2 of the intermediate layer is 1% or more and 5% or less.
  • ⁇ 5> A multilayer ceramic capacitor according to any one of ⁇ 1> to ⁇ 4>, in which the porosity S3 of the innermost layer is 1% or more and 4% or less.
  • ⁇ 6> A multilayer ceramic capacitor according to any one of ⁇ 1> to ⁇ 5>, in which the Si content at the boundary between the outer layer and the inner layer is higher than the Si content in the intermediate layer of the outer layer.
  • ⁇ 7> A multilayer ceramic capacitor according to any one of ⁇ 1> to ⁇ 6>, in which the Mg content at the boundary between the outer layer and the inner layer is higher than the Mg content in the intermediate layer of the outer layer.
  • a multilayer ceramic capacitor according to ⁇ 8> in which at least a portion of the surface electrode is covered by a portion of the external electrode that extends onto the main surface.

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Abstract

小型化および大容量化を可能としながら機械的強度にすぐれた積層セラミックコンデンサを提供する。　誘電体層４と内部電極層５とが交互に積層された内層部６と、積層方向Ｔの相対する位置に２つの主面Ａを形成する２つの外層部７と、を備えた積層体２と、　前記積層体２の長さ方向Ｌの両側の端面Ｃにそれぞれ配置され且つ前記内部電極層５と接続された外部電極３と、　を有する積層セラミックコンデンサ１であって、　前記２つの外層部７の一方を前記積層方向Ｔに三等分したとき、前記主面Ａ側に位置する最外層７ｏの空隙率Ｓ１、中間層７ｍの空隙率Ｓ２、および、前記内層部６側に位置する最内層７ｉの空隙率Ｓ３が、以下の関係式（１）を満たす、積層セラミックコンデンサ１。　Ｓ１＞Ｓ２＞Ｓ３　・・・（１）

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　従来より、携帯電話やデジタル機器などの電子機器の小型化および高性能化に伴い、積層セラミックコンデンサなどを含む電子部品についても小型化および高容量化が望まれている。また、携帯電話、携帯音楽プレーヤーなどのモバイル機器に用いられる積層セラミックコンデンサは、落下などの衝撃を受けても、実装基板から脱落せず、クラックが生じないようにする必要がある。さらに、ＥＣＵなどの車載機器に用いられる積層セラミックコンデンサは、熱サイクルにおいて実装基板が線膨張・収縮することにより発生するたわみ応力や外部電極にかかる引張り応力を受けても、クラックが生じないようにする必要がある。
　積層セラミックコンデンサは、一般的に、誘電体層と内部電極層とが交互に積層され、さらに、その上面と下面に誘電体層が積層された積層体と、当該積層体の両端面に形成された一対の外部電極と、を備えるが、積層セラミックコンデンサの機械的強度を高めるために、例えば、外部電極を構成する下地電極層とめっき層の間に金属元素やガラス成分を含む熱可塑性樹脂を含むペーストを用いることにより形成される導電性樹脂層を配置することにより、配線基板に実装した際に積層体が配線基板から受ける機械的および熱的応力を緩和する技術が知られている（例えば、特許文献１）。
　しかしながら、導電性樹脂層の配置は、外部電極の厚さが増大するため、積層セラミックコンデンサの大型化につながり易く、将来、益々小型化および大容量化をはかるべき積層セラミックコンデンサにおいて、必ずしも十分な技術であるとはいえない。
　このため、小型化および大容量化を可能としながら機械的強度にすぐれた積層セラミックコンデンサの開発が求められる。
特開２０１９－１６７８１号公報
　本発明は、小型化および大容量化を可能としながら機械的強度にすぐれた積層セラミックコンデンサを提供することを目的とする。
　本発明者らは、誘電体層と内部電極層とが交互に積層された内層部を積層方向から挟み込む外層部において、主面側に位置する最外層の空隙率Ｓ１、中間層の空隙率Ｓ２、および、内層部側に位置する最内層の空隙率Ｓ３を所定の関係にすることにより、実装した際に配線基板から受ける機械的および熱的応力を緩和することができることを見出し、本発明を完成するに至った。
　すなわち、本発明は、誘電体層と内部電極層とが交互に積層された内層部と、前記内層部を積層方向から挟み込むように配置され前記積層方向の相対する位置に２つの主面を形成する２つの外層部と、を備えた積層体と、
　前記積層体の前記積層方向と交差する長さ方向の両側の端面にそれぞれ配置され且つ前記内部電極層と接続された外部電極と、
　を有する積層セラミックコンデンサであって、
　前記内層部を挟み込む前記２つの外層部の一方を前記積層方向に三等分したとき、前記主面側に位置する最外層の空隙率Ｓ１、中間層の空隙率Ｓ２、および、前記内層部側に位置する最内層の空隙率Ｓ３が、以下の関係式（１）を満たす、積層セラミックコンデンサである。
　Ｓ１＞Ｓ２＞Ｓ３　・・・（１）
　本発明によれば、小型化および高容量化を可能としながら、実装した際の配線基板から受ける機械的および熱的応力を緩和することができる積層セラミックコンデンサの提供が可能になる。
積層セラミックコンデンサ１（第１の実施形態）の外観斜視図である。 図１に示す積層セラミックコンデンサ１のＩＩ－ＩＩ線に沿った断面図である。 図１に示す積層セラミックコンデンサ１のＩＩＩ－ＩＩＩ線に沿った断面図である。 積層セラミックコンデンサ１の内層部６の構造を示す模式図である。 図１に示す積層セラミックコンデンサ１のＩＩＩ－ＩＩＩ線に沿った断面図でサイドギャップ部の他の形態を示す。 積層セラミックコンデンサ１００（第２の実施形態）の外観斜視図である。 図６に示す積層セラミックコンデンサ１００のＶＩＩ－ＶＩＩ線に沿った断面図である。 積層セラミックコンデンサ１００の内層部６の構造を示す模式図である。 積層セラミックコンデンサ２００（第３の実施形態）の外観斜視図である。 図９に示す積層セラミックコンデンサ２００のＸ－Ｘ線に沿った断面図である。 積層セラミックコンデンサ２００の内層部６の構造を示す模式図である。
　以下、本発明の積層セラミックコンデンサに関する実施形態について説明する。
　なお、実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組み合わせて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、明細書の理解を助けるためのものであって、模式的に描画されている場合があり、描画された構成要素又は構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。
＜第１の実施形態＞
（積層セラミックコンデンサ）
　図１～図５に、積層セラミックコンデンサ１の形状および構造を示す。図１は、積層セラミックコンデンサ１の概略斜視図である。図２は、図１に示す幅方向Ｗの中央部のＩＩ－ＩＩ線で切断した積層セラミックコンデンサ１の断面図(ＬＴ断面図)である。図３は、図１に示す長さ方向Ｌの中央部のＩＩＩ－ＩＩＩ線で切断した積層セラミックコンデンサ１の断面図(ＷＴ断面図)である。図４は、積層セラミックコンデンサ１の内層部６の構造を示す模式図である。図５は、図１に示す長さ方向Ｌの中央部のＩＩＩ－ＩＩＩ線で切断した積層セラミックコンデンサ１の断面図(ＷＴ断面図)であり、図３に示すサイドギャップ部とは別の形態のサイドギャップ部を示すものである。なお、誘電体層４と内部電極層５を積層する方向を積層方向Ｔとし、積層方向Ｔに直交する長さ方向Ｌ、さらに積層方向Ｔと長さ方向Ｌに直交する幅方向Ｗを用いて、積層セラミックコンデンサ１の構造について言及する。なお、実施形態においては、積層方向Ｔ、幅方向Ｗ、および長さ方向Ｌは、互いに直交しているが、必ずしも互いに直交する関係になるとは限らず、互いに交差する関係であってもよい。
　積層セラミックコンデンサ１は、略直方体形状で、積層体２と、積層体２の両端に設けられた一対の外部電極３とを備える。積層体２は、誘電体層４と内部電極層５とを複数組含む内層部６を含む。
　また、積層体２の６つの外表面のうち、積層方向Ｔに相対する一対の外表面を第１の主面Ａ１と第２の主面Ａ２とし、幅方向Ｗに相対する一対の外表面を第１の側面Ｂ１と第２の側面Ｂ２とし、長さ方向Ｌに相対する一対の外表面を第１の端面Ｃ１と第２の端面Ｃ２とする。
　なお、第１の主面Ａ１と第２の主面Ａ２とを特に区別して説明する必要のない場合、まとめて主面Ａとし、第１の側面Ｂ１と第２の側面Ｂ２とを特に区別して説明する必要のない場合、まとめて側面Ｂとし、第１の端面Ｃ１と第２の端面Ｃ２とを特に区別して説明する必要のない場合、まとめて端面Ｃとして説明する。
　積層セラミックコンデンサ１の寸法は、特に限定されるべきものではないが、例えば、積層方向Ｔの寸法を０．１ｍｍ以上６．５ｍｍ以下とし、長さ方向Ｌの寸法を０．２ｍｍ以上６．５ｍｍ以下とし、幅方向Ｗの寸法を０．１ｍｍ以上５．５ｍｍ以下とすることができる。
（積層体）
　積層体２は、内層部６と、内層部６の主面Ａ側に配置される外層部７と、内層部６の側面Ｂ側に配置されるサイドギャップ部８と、を備える。積層体２は、稜線部Ｅに丸みがつけられていることが好ましい。稜線部Ｅは、積層体２の２面、すなわち主面Ａと側面Ｂ、主面Ａと端面Ｃ、又は、側面Ｂと端面Ｃが交わる部分であり、主面Ａと側面Ｂと端面Ｃとが交わる角部も含む。
（内層部）
　内層部６は、第１の主面Ａ１に最も近い内部電極層５と第２の主面Ａ２に最も近い内部電極層５との間にあり、複数の内部電極層５が誘電体層４を介して対向し、静電容量を形成する部位である。
　図４は、内層部６の構造を模式的に示したものである。実際の積層セラミックコンデンサでは、各誘電体層４は、誘電体層４の間の境界が視認できない程度に一体化されている。
（内部電極層）
　内部電極層５は、特に限定されないが、矩形状であることが好ましい。矩形状の角部は丸められていてもよいし、矩形状のコーナー部は斜めに形成されていてもよい。第１の内部電極層５ａは積層体２の第１の端面Ｃ１に引き出され、第２の内部電極層５ｂは積層体２の第２の端面Ｃ２に引き出されている。
　内部電極層５は、導電体となる金属粉末と、有機溶剤と、バインダと、分散剤と、を含む導電性ペーストを誘電体層４上で焼結することにより形成される。内部電極層５と誘電体層４は交互に積層され内層部６を形成する。内部電極層５は、第１の内部電極層５ａと第２の内部電極層５ｂにより構成され、第１の内部電極層５ａと第２の内部電極層５ｂは、それぞれ誘電体層４ａ、４ｂの上に配置されている。なお、第１の内部電極層５ａと第２の内部電極層５ｂとを特に区別して説明する必要のない場合、まとめて内部電極層５として説明する。
　内部電極層５は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等、これらの金属の少なくとも１種を含む合金などの導電材料により構成することができるが、これに限定されない。
　内部電極層５の厚さは、特に限定されるものではないが、例えば、０．３μｍ～１．５μｍ程度とすることができる。
　内部電極層５は、第１の内部電極層５ａと第２の内部電極層５ｂとが互いに対向する対向電極部５２と、第１の内部電極層５ａと第２の内部電極層５ｂとが互いに対向せず、対向電極部５２から一方の端面Ｃ側に引き出される引き出し電極部５１とを備える。引き出し電極部５１の端部は、端面Ｃに露出し、外部電極３に電気的に接続されている。引き出し電極部５１が延びる方向は、第１の内部電極層５ａと第２の内部電極層５ｂとで異なり、第１の端面Ｃ１側と第２の端面Ｃ２側とに交互に引き出される。そして、積層方向Ｔに隣り合う第１の内部電極層５ａと第２の内部電極層５ｂとの対向電極部５２間に電荷が蓄積され、コンデンサとして機能する。
　第１の内部電極層５ａおよび第２の内部電極層５ｂのそれぞれの厚さは、例えば、０．２μｍ以上２．０μｍ以下程度であることが好ましい。また、第１の内部電極層５ａおよび第２の内部電極層５ｂは、合わせて２層以上２０００層以下であることが好ましい。
（誘電体層）
　誘電体層４は、誘電体材料として、例えば、セラミック材料により形成することができる。このようなセラミック材料としては、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、およびＣａＺｒＯ３等を用いることができる。上記の誘電体材料を主成分とする場合、所望する積層体の特性に応じて、例えば、Ｓｉ化合物、Ｍｇ化合物、Ａｌ化合物、Ｍｎ化合物、Ｓｎ化合物、Ｃｕ化合物、Ｎｉ化合物、および希土類化合物などの副成分を添加することができる。
　誘電体層４の主成分としてＢａＴｉＯ３等を用いる場合、誘電体層４にはペロブスカイト型構造の結晶粒が形成される。積層セラミックコンデンサの容量を大きくするため、結晶の粒子径は１μｍ以下とし、誘電体層の厚さを薄くすることが好ましい。
　誘電体層４は、例えば、セラミック材料を含むセラミックグリーンシートの焼結体から構成される。
　誘電体層４の厚さは、特に限定されるべきものではないが、例えば、第１の内部電極層５ａと第２の内部電極層５ｂにより形成された容量形成の実効領域において、０．２μｍ～１０．０μｍ程度とすることができる。
　誘電体層４の層数は、特に限定されるべきものではないが、例えば、第１の内部電極層５ａと第２の内部電極層５ｂにより形成された容量形成の実効領域において、２層～２０００層とすることができる。
（外層部）
　内層部６の上下両側に、内部電極層５が形成されず、誘電体層のみで構成された外層部７が設けられている。外層部７の厚さは限定されるものではないが、例えば、１５μｍ～１５０μｍとすることができる。外層部７は、セラミック材料で形成され、内層部６の誘電体層４と同じ材料で形成することができる。なお、外層部７における誘電体層の厚さは、内部電極層５が形成されている容量形成の実効領域の誘電体層の厚さよりも大きくしてもよい。また、外層部７における誘電体層の材質は、内層部６における誘電体層４の材質と異なってもよい。
（サイドギャップ部）
　サイドギャップ部８は、積層体２における内層部６の両側面Ｂ側に設けられている。サイドギャップ部８の幅方向Ｗの寸法は、５μｍ以上４０μｍ以下であることが好ましく、特に、５μｍ以上２０μｍ以下であることが好ましい。
　サイドギャップ部８は、誘電体層４と同じ材料で内層部６と一体的に形成することができるが、内層部６の幅方向Ｗの両側面に誘電体層４と同様のセラミック材料を貼り付けることにより形成してもよい。サイドギャップ部８は、Ｗギャップ部とも称される。
　図５は、内層部６の幅方向Ｗの両側面にセラミック材料を貼り付け、サイドギャップ部８１、８２を形成した例を示す。サイドギャップ部８１、８２は、幅方向Ｗの内側にインナー層８１ａ、８２ａと、幅方向の外側にアウター層８１ｂ、８２ｂと、を備えた２層構造とすることができる。
　インナー層８１ａ、８２ａとアウター層８１ｂ、８２ｂは、焼結性の違いにより、光学顕微鏡を用いて観察することで境界を容易に確認することができる。また、サイドギャップ部８は、インナー層８１ａ、８２ａとアウター層８１ｂ、８２ｂによる２層構造に限定されず、３層以上の構造であってもよい。
（外層部の空隙率）
　積層セラミックコンデンサ１は、外層部７に空隙Ｐを設けることにより、実装した際の配線基板から受ける機械的および熱的応力を緩和することが可能となる。一方、空隙Ｐを設けることは、外部から内層部６に水分が浸入し、積層体２の耐湿性が低下することにつながるため、空隙率を調整する必要がある。
　積層セラミックコンデンサ1の幅方向Ｗ中央におけるＬＴ断面を走査型電子顕微鏡（ＳＥＭ）にて６０００倍で観察する。視野サイズが19.5μｍ×10.5μｍの領域を互いに領域が重複しないように５箇所で撮影し、得られた各ＳＥＭ画像から画像解析により視野全体に対する空隙Ｐが占める面積の割合を空隙率として算出し、５視野における平均値を求めることができる。
　内層部６を挟み込む２つの外層部７ａ、７ｂの一方を積層方向Ｔに三等分したとき、主面Ａ側に位置する最外層７ｏの空隙率Ｓ１、中間層７ｍの空隙率Ｓ２、および、内層部６側に位置する最内層７ｉの空隙率Ｓ３が、以下の関係式（１）を満たしたときに、耐湿性を維持しながら機械的および熱的応力を緩和することが可能となる。
　Ｓ１＞Ｓ２＞Ｓ３　・・・（１）
　例えば、図２に示すように、外層部７ｂを積層方向Ｔに三等分したとき、主面Ａ側に位置する最外層７ｂｏの空隙Ｐは応力の緩和に寄与するため、空隙率Ｓ１は比較的大きくし、内層部６側に位置する最内層７ｂｉの空隙Ｐは、耐湿性に寄与するため空隙率Ｓ３は比較的小さくすることが好ましく、主面Ａ側に位置する最外層７ｂｏの空隙率Ｓ１、中間層７ｂｍの空隙率Ｓ２、および、内層部６側に位置する最内層７ｂｉの空隙率Ｓ３が、上記関係式（１）を満たすことにより、応力の緩和と耐湿性の維持を両立することができる。
　また、内層部６を挟み込む２つの外層部７ａ、７ｂの両方が、関係式（１）を満たすことにより、応力を緩和する効果を確実に得ることが可能となる。
　最外層７ｂｏの空隙率Ｓ１は、１０％以下であることが好ましく、中間層７ｂｍの空隙率Ｓ２は、５％以下であることが好ましく、最内層７ｂｉの空隙率Ｓ３は、４％以下であることが好ましい。
（外層部における成分）
　外層部７にＳｉを配合することにより、セラミック材料の焼結性が高まり、内層部６と外層部７の収縮率の差を小さくすることができる。これにより、内層部６からの外層部７の剥離を防止することができる。また、内層部６と外層部７との界面にＳｉを偏析させることにより、内層部６と外層部７の固着力を高めることができる。これにより、外部からの水分の浸入を確実に防止することができる。また、Ｍｇの配合は、セラミックグレインの粒成長を抑制することができ、緻密な層構造を形成することが可能となる。
　各成分の組成については、積層セラミックコンデンサを切断して誘電体セラミック層を露出させた切断面を波長分散型Ｘ線分析（ＷＤＸ）もしくは透過型電子顕微鏡－エネルギー分散型Ｘ線分析（ＴＥＭ－ＥＤＸ）による元素分析を行うことにより求めることができる。このとき、各誘電体セラミック層の組成を５箇所で測定して平均値を求める。
　外層部７と内層部６との境界部において偏析したＳｉの含有率は、外層部７の中間層７ｍにおけるＳｉの含有率より高いことが好ましい。このように境界部においてＳｉの含有率が高くなることにより、内層部６からの外層部７の剥離を防止することができる。
　また、外層部７と内層部６との境界部において偏析したＭｇの含有率は、外層部７の中間層７ｍにおけるＭｇの含有率より高いことが好ましい。これにより最内層７ｂｉの緻密性を高めることができ、耐湿性が向上する。
（外層部の厚さ）
　２つの外層部７ａ、７ｂにおいて、一方の積層方向Ｔの厚さをｔ１とし、他方の積層方向Ｔの厚さをｔ２としたとき、ｔ１をｔ２より大きくし、厚さｔ１を備えた外層部７を配線基板に対向するように設置すると、積層セラミックコンデンサの電歪効果に起因して発生する配線基板の振動音（音鳴き）を低減することができる。
（外部電極）
　外部電極３は、内部電極層５と電気的に接続され、外部入出力端子として機能する。積層体２の表面に、第１の外部電極３ａと第２の外部電極３ｂが形成されている。
　第１の外部電極３ａは、積層体２の第１の端面Ｃ１に形成されている。第１の外部電極３ａは、キャップ形状に形成されており、縁の部分が、積層体２の第１の端面Ｃ１から、第１の主面Ａ１、第２の主面Ａ２、第１の側面Ｂ１、第２の側面Ｂ２に延出して形成されている。
　第２の外部電極３ｂは、積層体２の第２の端面Ｃ２に形成されている。第２の外部電極３ｂは、キャップ形状に形成されており、縁の部分が、積層体２の第２の端面Ｃ２から、第１の主面Ａ１、第２の主面Ａ２、第１の側面Ｂ１、第２の側面Ｂ２に延出して形成されている。
　積層セラミックコンデンサ１においては、積層体２の第１の端面Ｃ１に引き出された第１の内部電極層５ａが、第１の外部電極３ａに接続されている。また、積層体２の第２の端面Ｃ２に引き出された第２の内部電極層５ｂが、第２の外部電極３ｂに接続されている。
　外部電極３は、例えば、下地電極層３０と、下地電極層３０上に配置されためっき層３１を備えた構造とすることができる。
　下地電極層３０は、以下に説明するような、焼き付け層、導電性樹脂層、直接めっき層等から選ばれる少なくとも１つの層を含む。
（焼き付け層）
焼き付け層は、ガラスおよび金属を含む導電性ペーストを積層体２に塗布して焼き付けたものであり、内部電極層５と同時焼成したものでもよく、内部電極層５を焼成した後に焼き付けてもよい。焼き付け処理の温度は、７００～９００℃であることが好ましい。
　ガラス成分は、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。また、金属としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　焼き付け層の厚さは、例えば、０．１μｍ以上２００μｍ以下であることが好ましい。また、焼き付け層は、複数層であってもよい。
（導電性樹脂層）
　導電性樹脂層は、焼き付け層の表面に形成されるか、あるいは、積層体２の表面上に直接形成される。導電性樹脂層は、複数層であってもよい。
　導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼き付け層上もしくは積層体２上に塗布し、２５０～５５０℃以上の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ２雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
　第１の端面Ｃ１および第２の端面Ｃ２の中央における導電性樹脂層の厚さは、例えば、１０μｍ以上２００μｍ以下程度であることが好ましい。第１の主面Ａ１および第２の主面Ａ２、第１の側面Ｂ１および第２の側面Ｂ２上の導電性樹脂層の長さ方向Ｌ中央における厚さは、例えば、５μｍ以上５０μｍ以下程度であることが好ましい。
　導電性樹脂層の樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。中でも、耐熱性、耐湿性、密着性等にすぐれたエポキシ樹脂は最も適切な樹脂の一つである。導電性樹脂層に含まれる樹脂の量は、導電性樹脂全体の体積に対して、２５vol％以上６５vol％以下であることが好ましい。
　また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。硬化剤としては、ベース樹脂としてエポキシ樹脂を用いる場合、硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
　導電性樹脂層は、熱硬化性樹脂を含むため、例えば、めっき膜や導電性ペーストを焼成して形成される導電層よりも柔軟性に富む。このため、セラミック電子部品に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、セラミック電子部品へのクラックを防止することができる。
　導電性樹脂層に含まれる金属粉としては、Ａｇ、Ｃｕ、Ｎｉ又は、それらの合金を使用することができる。Ｃｕ、Ｎｉの金属粉は、表面にＡｇコーティングされたものを使用することができる。またＣｕの金属粉は、表面に酸化防止処理を施したものを使用することもできる。
　導電性金属としてＡｇの金属粉を用いる理由としては、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適しており、Ａｇは貴金属であるため酸化せず対抗性が高いためである。なお、Ａｇコーティングされた金属を用いる理由としては、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。
　導電性樹脂層に含まれる金属粉は、導電性樹脂全体の体積に対して、３５vol％以上７５vol％以下で含まれていることが好ましい。
　導電性樹脂層に含まれる金属粉の形状は、特に限定されない。金属粉は、球状、扁平状等であってもよい。導電性樹脂層に含まれる金属粉の平均粒径は、特に限定されないが、例えば、０．３μｍ以上１０μｍ以下程度にすることができる。
　導電性樹脂層に含まれる金属粉は、主に導電性樹脂層の通電性を担う。具体的には、金属粉どうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
（めっき層）
　積層体２の内部電極層５が露出する端面Ｃに直接めっき層を設けてもよい。すなわち、積層セラミックコンデンサ１は、内部電極層５、表面電極３２に電気的に直接接続するめっき層を含む構造であってもよい。このような場合、前処理として積層体２の表面に触媒を配設した後で、直接めっき層が形成されてもよい。
　めっき層は、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ、又はＺｎなどから選ばれる少なくとも１種の金属、又はこれら金属を含む合金を含むことが好ましい。例えば、第１の内部電極層５ａ、及び第２の内部電極層５ｂがＮｉを用いて形成される場合、直接めっき層は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。
　めっき層の１層あたりの厚さは、１．０μｍ以上１５μｍ以下であることが好ましい。めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりに含まれる金属の割合は、９９体積％以上であることが好ましい。
　めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。
　下地電極層３０上に配置されるめっき層３１は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　めっき層は複数層により形成することができ、例えば、ＮｉめっきとＳｎめっきによる２層構造が好ましい。Ｎｉめっき層は、下地電極層がセラミック電子部品を実装する際のはんだによって侵食されることを防止することができ、Ｓｎめっき層は、セラミック電子部品を実装する際のはんだの濡れ性を向上させ、容易に実装することができる。めっき層一層あたりの厚さは、１．０μｍ以上１５μｍ以下であることが好ましい。
（表面電極）
　積層体２の主面Ａ上に積層体２の端面Ｃから長さ方向Ｌに積層体２の中央に向け、所定の長さで表面電極３２を設けることができる。表面電極３２は、外部電極３が主面Ａ上に延出することにより一体的に形成することができるが、図２に示すように、積層体２の主面Ａ上に表面電極３２を形成しておき、かかる表面電極３２を外部電極３の主面Ａに延出した部分で覆う形態にすることもできる。外層部７の主面Ａ側に位置する最外層７ｏに空隙Ｐを設けることにより、主面Ａ上に凹凸が形成され接触面積が大きくなるため、表面電極３２の密着力を高めることができる。
　図２には、表面電極３２が外部電極３にすべて覆われた形態を示しているが、表面電極３２の少なくとも一部が、外部電極３の主面Ａに延出した部分により覆われている態様でもよい。
（積層セラミックコンデンサの製造方法）
　つぎに、実施形態に係る積層セラミックコンデンサ１の製造方法について説明する。
（積層体製造工程）
　積層体製造工程においては、まず、内層用の誘電体層を形成するためのセラミック材料に溶剤等を加えて得た内層用セラミックスラリーを用意する。そして、内層用セラミックスラリーをシート状に成型した積層用内層用セラミックグリーンシートを作成する。積層用内層用セラミックグリーンシートの表面に導電ペーストで内部電極層のパターンが印刷される。つぎに、積層用内層用セラミックグリーンシートを積み重ね静水圧プレスを行い、内層用ブロックを作成する。
　外層用の誘電体層を形成するためのセラミック材料に溶媒等を加えて得た外層用セラミックスラリーを用意する。そして、外層用セラミックスラリーをシート状に成型した積層用セラミックグリーンシートを作成する。
　つぎに、積層用外層用セラミックグリーンシートを積み重ね静水圧プレスを行い、第１の外層用ブロック、第２の外層用ブロックを作成する。
　第１の外層用ブロック、および第２の外層用ブロックが各々でプレスされるため、通常の一体プレスに比べて緻密性が向上する。さらに、積層し始めの領域はより圧力が加わるため、緻密性が良くなり、積層し終わりの領域は、積層し始めの領域に比べて緻密性が悪くなる。
　第１の外層用ブロック、第２の外層用ブロックを各々静水圧プレスしているため、各々の積層シートの緻密性が高い部分を内層部側に持ってくることで、内層部側の領域の緻密性が高い領域にすることができる。
　この時、第１の外層用ブロックおよび第２の外層用ブロックを静水圧プレスする前に、表面電極を形成することで、従来の表面電極を露出するために誘電体シート一枚分を削る必要もなくなるため、表面電極の表面形状を第１の主面側と第２の主面側で同様にすることができる。
　そして、第１の外層用ブロック、内層用ブロック、および第２の外層用ブロックを重ね合わせ、プレス圧力１～５０MPa/プレス温度７０～９０℃/最高プレス圧力時のキープ時間１８０秒以下でプレスする。これによって、マザーブロック部材が完成する。
　マザーブロック部材を、積層体の寸法に対応した切断線に沿って分割することで、複数の積層チップが製造される。その後、積層チップをバレル研磨して、角部および稜線部に丸みをつけた後、焼成する。
　上記工程によれば、外層部７とサイドギャップ部８は、積層体２の形成と同時に形成することができるが、マザーブロック部材から切り出すことにより、まず、内部電極層５の幅方向Ｗの端部が両側面に露出した内層部６を形成し、つぎに、内層部６の両側面に、露出した内部電極層５の端部を覆うようにセラミック材料を貼り付けて積層体２を形成してもよい。このようにして形成された積層体２は、図５に示すようなサイドギャップ部８１、８２を備えることができる。
（焼成工程）
　焼成工程では、積層チップに脱バインダ処理および焼成処理を施して、素体部にする。焼成処理により導電ペースト層と誘電体層用グリーンシートとが共焼結されて、それぞれ内部電極層５と誘電体層４とになる。脱バインダ処理の条件はグリーンシートおよび導電ペースト層に含まれる有機バインダの種類に応じて決めればよい。また焼成処理は、積層チップが十分に緻密化する温度で行えばよい。焼成温度は、誘電体や内部電極層の材料にもよるが、９００℃～１４００℃であることが好ましい。
（外部電極形成工程）
　外部電極形成工程では、積層体２に外部電極３を形成して、積層セラミックコンデンサ１にする。外部電極３の形成は公知の手法で行えばよい。例えば、積層体２の内部電極層５が引き出されて露出した端面Ｃに、下地電極層、導電性樹脂層もしくは直接めっき層を形成し、さらに、必要に応じて、めっき層を設ける。本実施形態では焼き付け層上にＮｉめっき層およびＳｎめっき層を形成した。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。このようにして、積層セラミックコンデンサを得ることができる。
＜第２の実施形態＞
　第２の実施形態として積層セラミックコンデンサ１００を説明する。図６～図８に、積層セラミックコンデンサ１００の形状および構造を示す。図６は、積層セラミックコンデンサ１００の概略斜視図である。図７は、図６に示すＶＩＩ－ＶＩＩ線で切断した積層セラミックコンデンサ１００の断面図である。図８は、積層セラミックコンデンサ１００の内層部６の構造を示す模式図である。積層セラミックコンデンサ１００については、第１の実施形態である積層セラミックコンデンサ１と異なる構成を中心に説明する。
　図６を参照すると、本実施形態の積層セラミックコンデンサ１００は、積層体２と、４つの外部電極３を備える。
　外部電極３は、積層体２を積層方向Ｔに沿って見たときの４つの角部のそれぞれに配置されている。外部電極３は、積層体２の第１の主面Ａ１の一部と、第２の主面Ａ２の一部と、第１の側面Ｂ１または第２の側面Ｂ２のいずれかの一部と、第１の端面Ｃ１または第２の端面Ｃ２のいずれかの一部とを覆うように配置されているが、これに限定されず、積層方向Ｔの寸法をより低減するために、第１の主面Ａ１もしくは、第２の主面Ａ２の一部を被覆しないように外部電極を配置してもよい。このとき、外部電極は、略Ｌ字形状となっている。
　本実施形態の積層セラミックコンデンサ１００の長さ方向Ｌの長さＸに対する幅方向Ｗの長さＹの比Ｙ／Ｘは、０．８５以上１．０以下であるが、これに限定されない。例えば、長さＸに対する長さＹの比Ｙ／Ｘが０．８５よりも小さくなると、略正方形形状ではなく、略長方形形状に近くなる。このとき、積層セラミックコンデンサ１００の高さ、つまり積層方向Ｔの寸法は、１２０μｍ以下であることが好ましい。
　図７および図８を参照すると、本実施形態の第１の内部電極層５ａは、対向電極部５２と２つの引き出し電極部５１を有する。各引き出し電極部５１は、第１の側面Ｂ１または第２の側面Ｂ２のいずれかと、第１の端面Ｃ１または第２の端面Ｃ２のいずれかとに露出されている。積層方向Ｔに相対する２つの第１の内部電極層５ａの引き出し電極部５１は、互いに異なる２面に引き出されている。具体的には、一方の第１の内部電極層５ａが、第１の側面Ｂ１および第１の端面Ｃ１に引き出される引き出し電極部５１と、第２の側面Ｂ２および第２の端面Ｃ２に引き出される引き出し電極部５１とを有する場合、他方の第１の内部電極層５ａは、第１の側面Ｂ１および第２の端面Ｃ２に引き出される引き出し電極部５１と、第２の側面Ｂ２および第１の端面Ｃ１に引き出される引き出し電極部５１とを有する。本実施形態では、図８に示すように、引き出し電極部５１は、端面から側面に連続して露出しているが、これに限定されず、端面から側面に不連続に露出してもよい。なお、第１の内部電極層５ａの対向電極部５２の周囲には、引き出し電極部５１が延び出す部分を除き、誘電体層１１４ａが形成されている。
　第２の内部電極層５ｂは、第１の内部電極層５ａの引き出し電極部５１を積層方向Ｔにずらした位置に配置されている。言い換えれば、第２の内部電極層５ｂは、積層方向Ｔに沿って見て、第１の内部電極層５ａの引き出し電極部５１と重なる位置に配置されている。また、２つの第２の内部電極層５ｂが、同一平面上に配置されていてもよい。同一平面上に配置された２つの第２の内部電極層５ｂは、積層方向Ｔに沿って見て、互いに重なることなく配置されており、２つの第２の内部電極層５ｂの間には、誘電体層１１４ｂが配置される。２つの外層部７ａ、７ｂのそれぞれに第２の内部電極層５ｂが配置されていることによって、後述する第１の表面電極１３２ａおよび第２の表面電極１３２ｂと、第１の内部電極層５ａとの間の下地電極層３０を介した電気的接合性を担保することができる。また、第２の内部電極層５ｂと外部電極３中の導電成分とが固着することで、積層体２と外部電極３との固着力を向上することができる。
　図７を参照すると、本実施形態では、積層体２の第１の主面Ａ１上には、４つの第１の表面電極１３２ａ（図７では、２つのみ示す）が配置されている。また、積層体２の第２の主面Ａ２上には、４つの第２の表面電極１３２ｂ（図７では、２つのみ示す）が配置されている。第１の表面電極１３２ａは、第１の主面Ａ１の４つの角部のそれぞれに配置されている。第２の表面電極１３２ｂは、第２の主面Ａ２の４つの角部のそれぞれに配置されている。第１の表面電極１３２ａおよび第２の表面電極１３２ｂは、第１の内部電極層５ａの引き出し電極部５１を積層方向Ｔにずらした位置に配置されている。言い換えれば、第１の表面電極１３２ａおよび第２の表面電極１３２ｂは、積層方向Ｔに沿って見て、第１の内部電極層５ａの引き出し電極部５１と重なる位置に配置されている。第１の表面電極１３２ａおよび第２の表面電極１３２ｂは、静電容量を形成しない電極である。
　第１の表面電極１３２ａおよび第２の表面電極１３２ｂは、第２の内部電極層５ｂと同じ形状および寸法を有してもよい。この場合、第１の表面電極１３２ａおよび第２の表面電極１３２ｂは、第２の内部電極層５ｂと同じ材料からなることが好ましい。
　第１の表面電極１３２ａおよび第２の表面電極１３２ｂは、スパッタリング法によって形成されてもよい。第１の表面電極１３２ａおよび第２の表面電極１３２ｂがスパッタリング法により形成される場合、第１の表面電極１３２ａおよび第２の表面電極１３２ｂは、Ｎｉ、Ｃｒ、Ｃｕ、Ｔｉから選ばれる少なくとも１つを含むことが好ましい。スパッタリング法によって形成された第１の表面電極１３２ａおよび第２の表面電極１３２ｂの厚みは、５０ｎｍ以上４００ｎｍ以下が好ましい。これにより、第１の表面電極１３２ａおよび第２の表面電極１３２ｂの積層方向Ｔの厚みを十分に薄くすることができるため、積層セラミックコンデンサ１００の積層方向Ｔの厚みを十分に薄くすることができる。第１の表面電極１３２ａおよび第２の表面電極１３２ｂの積層方向Ｔの厚みは、スパッタリングを施したい部分とターゲットとの間の距離を変更することで調整することができる。また、第１の表面電極１３２ａおよび第２の表面電極１３２ｂの厚みは、実際の観察像によって測定してもよく、蛍光Ｘ線を用いて金属種の検量線法によって所定の元素から厚みを換算する方法により測定されてもよい。
　第１の表面電極１３２ａおよび第２の表面電極１３２ｂは、焼成電極であってもよい。焼成電極とは、誘電体層４と同種の誘電体成分を含んでいる電極である。つまり、誘電体層４がＣａＺｒＯ３を含む場合、第１の表面電極１３２ａおよび第２の表面電極１３２ｂは、例えば、ＣａまたはＺｒ、ＣａＺｒＯ３を有している。誘電体層４ａと誘電体層４ｂとが異なる成分を有している場合、第１の表面電極１３２ａおよび第２の表面電極１３２ｂは、誘電体層４ｂと同種の成分を含んでいることが好ましい。これによって、誘電体層４ｂと、第１の表面電極１３２ａおよび第２の表面電極１３２ｂとの固着をより強固にすることができる。
　焼成電極中の金属成分には、Ｎｉが含まれていることが好ましい。このとき、第１の内部電極層５ａは、Ｎｉを含んでいることが好ましい。焼成電極が第１の内部電極層５ａと同種の金属成分を含むことによって、積層体２を焼成するときに、積層体２と、第１の表面電極１３２ａおよび第２の表面電極１３２ｂとを同時に焼成することができる。
　焼成電極は、Ｎｉ焼成電極用導電性ペーストを誘電体シートにスクリーン印刷などを用いて印刷し、焼成することで形成される。このとき、Ｎｉ焼成電極用導電性ペーストを薄く塗布するか、またはＮｉ焼成電極用導電性ペーストに含まれる誘電体成分を減らすことで、Ｎｉ粒同士が焼成時に結合して、焼成電極が不連続に形成される。焼成電極が不連続に形成されるとは、幅方向Ｗに沿って見たときに焼成電極が不連続に配置されていることをいう。
　外部電極３は、図７に示すように、積層体２の上に配置される導電性金属を含む下地電極層３０と、下地電極層３０の表面を覆うように配置される下めっき層３１ａと、下めっき層３１ａの表面を覆うように配置される表めっき層３１ｂを有する。本実施形態では、下めっき層３１ａは、Ｎｉめっき層であり、表めっき層３１ｂは、Ｓｎめっき層である。このとき、図７では、下地電極層３０、下めっき層３１ａ、表めっき層３１ｂの順に配置されているが、下地電極層、表めっき層、下めっき層、表めっき層のように配置してもよい。
　下地電極層３０は、直接めっき層によって形成されることが好ましい。直接めっき層とは、積層体２の表面を直接被覆するめっき層である。下地電極層３０が直接めっき層であることで、各方向における外部電極３の厚みを薄くすることができるため、積層セラミックコンデンサを小型化することができる。直接めっき層の単位体積あたりの金属割合は、９９体積パーセント以上であることが好ましい。直接めっきは、金属粒径が異なる二層のめっき層を有してもよい。この場合、金属粒径の大きいめっき層が積層体２に近い側に配置され、金属粒径の小さいめっき層が積層体２から遠い側に配置されていることが好ましい。
　第２の実施形態の積層セラミックコンデンサ１００においても、第１の実施形態に係る積層セラミックコンデンサ１と同様の作用効果を奏することができる。
＜第３の実施形態＞
　第３の実施形態として積層セラミックコンデンサ２００を説明する。積層セラミックコンデンサ２００については、第１の実施形態である積層セラミックコンデンサ１及び第２の実施形態である積層セラミックコンデンサ１００と異なる構成を中心に説明する。
　第３の実施形態に係る積層セラミックコンデンサ２００は、全体としての形状を除いて、第２の実施形態に係る積層セラミックコンデンサ１００と同様の構成を有している。第３の実施形態において、第２の実施形態と同一または類似の構成には、同一または類似の参照符号を付して示し、その詳細な説明を省略する。
　図９は、本実施形態に係る積層セラミックコンデンサ２００の斜視図である。図１０は、図９のＸ－Ｘ線に沿った断面図である。図１１は、本実施形態に係る内層部６の分解斜視図である。
　図９を参照すると、本実施形態では、積層セラミックコンデンサ２００の長さ方向Ｌの長さは、幅方向Ｗの長さよりも短い。
　図１０および図１１を参照すると、各第１の内部電極層５ａは、第１の端面Ｃ１または第２の端面Ｃ２のいずれか一方に露出しているが、これに限定されず、各第１の内部電極層５ａは、第１の端面Ｃ１または第２の端面Ｃ２のいずれかと、第１の側面Ｂ１と、第２の側面Ｂ２とに露出してもよい。
　以上、本発明の実施形態について説明したが、本発明は実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の態様で実施することが可能である。本発明は以下の組み合わせを含む。
　＜１＞誘電体層と内部電極層とが交互に積層された内層部と、前記内層部を積層方向から挟み込むように配置され前記積層方向の相対する位置に２つの主面を形成する２つの外層部と、を備えた積層体と、
　前記積層体の前記積層方向と交差する長さ方向の両側の端面にそれぞれ配置され且つ前記内部電極層と接続された外部電極と、
　を有する積層セラミックコンデンサであって、
　前記内層部を挟み込む前記２つの外層部の一方を前記積層方向に三等分したとき、前記主面側に位置する最外層の空隙率Ｓ１、中間層の空隙率Ｓ２、および、前記内層部側に位置する最内層の空隙率Ｓ３が、以下の関係式（１）を満たす、積層セラミックコンデンサ。
　Ｓ１＞Ｓ２＞Ｓ３　・・・（１）
　＜２＞前記内層部を挟み込む前記２つの外層部の両方が、前記関係式（１）を満たす、＜１＞の積層セラミックコンデンサ。
　＜３＞前記最外層の空隙率Ｓ１が１％以上１０％以下である、＜１＞又は＜２＞の積層セラミックコンデンサ。
　＜４＞前記中間層の空隙率Ｓ２が１％以上５％以下である、＜１＞乃至＜３＞のいずれかに記載の積層セラミックコンデンサ。
　＜５＞前記最内層の空隙率Ｓ３が１％以上４％以下である、＜１＞乃至＜４＞のいずれかに記載の積層セラミックコンデンサ。
　＜６＞前記外層部と前記内層部との境界部におけるＳｉの含有率が、前記外層部の前記中間層におけるＳｉの含有率より高い、＜１＞乃至＜５＞のいずれかに記載の積層セラミックコンデンサ。
　＜７＞前記外層部と前記内層部との境界部におけるＭｇの含有率が、前記外層部の前記中間層におけるＭｇの含有率より高い、＜１＞乃至＜６＞のいずれかに記載の積層セラミックコンデンサ。
　＜８＞前記主面に表面電極が配置された、＜１＞乃至＜７＞のいずれかに記載の積層セラミックコンデンサ。
　＜９＞前記表面電極の少なくとも一部が、前記外部電極の前記主面に延出した部分により覆われている、＜８＞記載の積層セラミックコンデンサ。
　＜１０＞前記内部電極層と前記表面電極に直接接続するめっき層を備えた、＜８＞又は＜９＞記載の積層セラミックコンデンサ。
　１、１００、２００　　積層セラミックコンデンサ
　２　　積層体
　３　　外部電極
　３ａ　　第１の外部電極
　３ｂ　　第２の外部電極
　４　　誘電体層
　４ａ　　誘電体層
　４ｂ　　誘電体層
　５　　内部電極層
　５ａ　　第１の内部電極層
　５ｂ　　第２の内部電極層
　６　　内層部
　７　　外層部
　７ａ　　外層部
　７ｂ　　外層部
　７ｉ　　最内層
　７ｍ　　中間層
　７ｏ　　最外層
　８　　サイドギャップ部
　３０　　下地電極層
　３１　　めっき層
　３１ａ　　下めっき層
　３１ｂ　　表めっき層
　３２　　表面電極
　５２　　対向電極部
　５１　　引き出し電極部
　８１　　サイドギャップ部
　８１ａ　　インナー層
　８１ｂ　　アウター層
　８２　　サイドギャップ部
　８２ａ　　インナー層
　８２ｂ　　アウター層
　１１４ａ　　誘電体層　
　１１４ｂ　　誘電体層
　１３２ａ　　第１の表面電極
　１３２ｂ　　第２の表面電極
　Ｐ　　空隙
　Ａ　　主面
　Ａ１　　第１の主面
　Ａ２　　第２の主面
　Ｂ　　側面
　Ｂ１　　第１の側面
　Ｂ２　　第２の側面
　Ｃ　　端面
　Ｃ１　　第１の端面
　Ｃ２　　第２の端面
　Ｅ　　稜線部

Claims (10)

  1. 　誘電体層と内部電極層とが交互に積層された内層部と、前記内層部を積層方向から挟み込むように配置され前記積層方向の相対する位置に２つの主面を形成する２つの外層部と、を備えた積層体と、
    　前記積層体の前記積層方向と交差する長さ方向の両側の端面にそれぞれ配置され且つ前記内部電極層と接続された外部電極と、
    　を有する積層セラミックコンデンサであって、
    　前記内層部を挟み込む前記２つの外層部の一方を前記積層方向に三等分したとき、前記主面側に位置する最外層の空隙率Ｓ１、中間層の空隙率Ｓ２、および、前記内層部側に位置する最内層の空隙率Ｓ３が、以下の関係式（１）を満たす、積層セラミックコンデンサ。
    　Ｓ１＞Ｓ２＞Ｓ３　・・・（１）
  2. 　前記内層部を挟み込む前記２つの外層部の両方が、前記関係式（１）を満たす、請求項１に記載の積層セラミックコンデンサ。
  3. 　前記最外層の空隙率Ｓ１が、１０％以下である、請求項１又は２に記載の積層セラミックコンデンサ。
  4. 　前記中間層の空隙率Ｓ２が、５％以下である、請求項１乃至３のいずれかに記載の積層セラミックコンデンサ。
  5. 　前記最内層の空隙率Ｓ３が、４％以下である、請求項１乃至４のいずれかに記載の積層セラミックコンデンサ。
  6. 　前記外層部と前記内層部との境界部におけるＳｉの含有率が、前記外層部の前記中間層におけるＳｉの含有率より高い、請求項１乃至５のいずれかに記載の積層セラミックコンデンサ。
  7. 　前記外層部と前記内層部との境界部におけるＭｇの含有率が、前記外層部の前記中間層におけるＭｇの含有率より高い、請求項１乃至６のいずれかに２記載の積層セラミックコンデンサ。
  8. 　前記主面に表面電極が配置された、請求項１乃至７のいずれかに記載の積層セラミックコンデンサ。
  9. 　前記表面電極の少なくとも一部が、前記外部電極の前記主面に延出した部分により覆われている、請求項８記載の積層セラミックコンデンサ。
  10. 　前記内部電極層と前記表面電極に直接接続するめっき層を備えた、請求項９記載の積層セラミックコンデンサ。
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