WO2024150679A1 - 撮像装置、電子機器 - Google Patents

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WO2024150679A1
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guard ring
heat dissipation
hole
imaging device
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太一 山田
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Sony Semiconductor Solutions Corp
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    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections

Definitions

  • This technology relates to imaging devices and electronic devices, for example imaging devices and electronic devices with high heat dissipation performance.
  • Imaging elements such as CCD (Charge Coupled Device) and CMOS (Complementary Metal Oxide Semiconductor) image sensors (see Patent Document 1).
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • Suggested heat dissipation measures include laying the chips flat instead of stacking them (see, for example, Patent Document 2), running a GND shield around the periphery of the interposer (see, for example, Patent Document 3), and a structure that promotes heat dissipation by providing a metal plate around the periphery of the chip (see, for example, Patent Document 4).
  • This technology was developed in light of these circumstances, and makes it possible to dissipate heat efficiently even in a stacked chip configuration.
  • An electronic device is an electronic device that includes an imaging device including a first semiconductor substrate including an imaging element, a second semiconductor substrate laminated on the first semiconductor substrate, a first guard ring included in the first semiconductor substrate, a second guard ring included in the second semiconductor substrate, a support substrate laminated on the second semiconductor substrate, a heat dissipation film laminated on the support substrate and formed of a material with high heat dissipation properties, a first through-hole connected to the first guard ring at one end and the heat dissipation film at the other end and penetrating the support substrate, and a second through-hole connected to the second guard ring at one end and the heat dissipation film at the other end and penetrating the support substrate, and a processing unit that processes signals from the imaging device.
  • an imaging device includes a first semiconductor substrate including an imaging element, a second semiconductor substrate laminated on the first semiconductor substrate, a first guard ring included in the first semiconductor substrate, a second guard ring included in the second semiconductor substrate, a support substrate laminated on the second semiconductor substrate, a heat dissipation film laminated on the support substrate and formed of a material with high heat dissipation properties, a first through hole connected to the first guard ring at one end and the heat dissipation film at the other end and penetrating the support substrate, and a second through hole connected to the second guard ring at one end and the heat dissipation film at the other end and penetrating the support substrate.
  • an electronic device is configured to include the imaging device.
  • the imaging device and electronic device may be independent devices or may be internal blocks that make up a single device.
  • FIG. 1 is a diagram illustrating a configuration example of an imaging device to which the present technology is applied in a first embodiment.
  • FIG. 2 is a diagram illustrating an example of a planar configuration of an imaging device.
  • FIG. 13 is a diagram illustrating a configuration example of an imaging device to which the present technology is applied in a second embodiment.
  • FIG. 2 is a diagram illustrating an example of a planar configuration of an imaging device.
  • 1A to 1C are diagrams for explaining a manufacturing process of the imaging device.
  • 1A to 1C are diagrams for explaining a manufacturing process of the imaging device.
  • 1A to 1C are diagrams for explaining a manufacturing process of the imaging device.
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  • 1A to 1C are diagrams for explaining a manufacturing process of the imaging device.
  • 1A to 1C are diagrams for explaining a manufacturing process of the imaging device.
  • 1A to 1C are diagrams for explaining a manufacturing process of the
  • First Embodiment 1 is a diagram showing an example of a cross-sectional configuration of an imaging device 1a according to a first embodiment.
  • a second semiconductor substrate 12 and a third semiconductor substrate 13 are stacked on the same plane as a first semiconductor substrate 11.
  • a support substrate 14 is stacked on the surface of the second semiconductor substrate 12 and the third semiconductor substrate 13 opposite to the surface on which the first semiconductor substrate is stacked.
  • the first semiconductor substrate 11 is configured such that an on-chip lens 31, a color filter 32, and an image sensor 33 are stacked in this order, with a wiring layer 34 stacked below the image sensor 33.
  • the wiring layer 34 has connection terminals 36 formed thereon for connection to the second semiconductor substrate 12 and the third semiconductor substrate 13, respectively.
  • the second semiconductor substrate 12 is a chip stacked on the first semiconductor substrate 11, and is, for example, a memory or logic circuit.
  • the second semiconductor substrate 12 is configured to include a wiring layer 51 including a connection terminal 53.
  • the connection terminal 36 of the first semiconductor substrate 11 and the connection terminal 53 of the second semiconductor substrate 12 are formed in an exposed state when in the state of a chip before being stacked, and are configured to be directly connected.
  • the first semiconductor substrate 11 and the second semiconductor substrate 12 are electrically connected by connecting the connection terminal 36 of the first semiconductor substrate 11 and the connection terminal 53 of the second semiconductor substrate 12.
  • the third semiconductor substrate 13 is a chip stacked on the first semiconductor substrate 11, and is, for example, a memory or logic circuit.
  • the third semiconductor substrate 13 is configured to include a wiring layer 51 including a connection terminal 73.
  • the connection terminal 36 of the first semiconductor substrate 11 and the connection terminal 73 of the third semiconductor substrate 13 are formed in an exposed state when in the chip state during stacking, and are configured to be directly connected.
  • the first semiconductor substrate 11 and the third semiconductor substrate 13 are electrically connected by connecting the connection terminal 36 of the first semiconductor substrate 11 and the connection terminal 73 of the third semiconductor substrate 13.
  • the first semiconductor substrate 11 and the second semiconductor substrate 12, and the first semiconductor substrate 11 and the third semiconductor substrate 13 are bonded by a bonding film 15.
  • the second semiconductor substrate 12, the third semiconductor substrate 13, and the support substrate 14 are bonded by an insulating film 17.
  • the second semiconductor substrate 12 and the third semiconductor substrate 13 are configured in a state where they are enclosed within the insulating film 17.
  • the bonding film 15 and the insulating film 17 can be oxide films.
  • a guard ring 35 is formed on the first semiconductor substrate 11, a guard ring 52 is formed on the second semiconductor substrate 12, and a guard ring 72 is formed on the third semiconductor substrate 13.
  • Guard ring 35 is provided to protect elements in first semiconductor substrate 11 when first semiconductor substrate 11 is singulated from the wafer.
  • Guard ring 52 is provided to protect elements in second semiconductor substrate 12 when second semiconductor substrate 12 is singulated from the wafer.
  • Guard ring 72 is provided to protect elements in third semiconductor substrate 13 when third semiconductor substrate 13 is singulated from the wafer.
  • the guard rings are provided in the semiconductor substrate (chip) and are electrically connected to GND (ground) within the chip.
  • a through hole 41 is connected to the guard ring 35 of the first semiconductor substrate 11.
  • a through hole 42 is connected to the guard ring 52 of the second semiconductor substrate 12.
  • a through hole 43 is connected to the guard ring 52 of the third semiconductor substrate 13.
  • FIG. 2 shows an example of the planar configuration of the imaging device 1a, illustrating the guard ring 35, guard ring 52, guard ring 72, through hole 41, through hole 42, and through hole 43.
  • the guard ring 35 is provided on the outer periphery surrounding an element provided on the first semiconductor substrate 11, for example, the imaging element 33.
  • a number of through holes 41 are connected to the guard ring 35.
  • Guard ring 52 is provided on the outer periphery surrounding the elements provided on second semiconductor substrate 12. Multiple through holes 42 are connected to guard ring 52.
  • Guard ring 72 is provided on the outer periphery surrounding the elements provided on third semiconductor substrate 13. Multiple through holes 43 are connected to guard ring 72.
  • the through holes 41 to 43 are arranged at equal intervals. Although an example in which the through holes 41 to 43 are arranged at equal intervals has been shown, they may be arranged at non-equidistant intervals. Although the through holes 41 to 43 are shown as being circular, they may be of a shape other than circular, such as a rectangle. Furthermore, they may be provided with the same size, position, and shape as the guard ring, in other words, they may be provided in a state in which the guard ring and the through holes overlap in a plan view.
  • Through holes 41 to 43 have a heat dissipation function.
  • a guard ring exists within the semiconductor substrate (chip), and this is electrically connected to GND within the chip. Therefore, heat generated in the semiconductor substrate is efficiently transferred to the guard ring.
  • the through holes are connected to such a guard ring.
  • heat generated in the first semiconductor substrate 11 is transferred to the through-hole 41 via the guard ring 35.
  • the through-hole 41 is connected to the heat dissipation film 16 formed on the bottom surface of the support substrate 14, and the heat transferred to the through-hole 41 is transferred to the heat dissipation film 16 and dissipated to the outside.
  • Heat generated in the second semiconductor substrate 12 is transferred to the through hole 42 via the guard ring 52.
  • the heat transferred to the through hole 42 is transferred to the heat dissipation film 16 and dissipated to the outside.
  • Heat generated in the third semiconductor substrate 13 is transferred to the through hole 43 via the guard ring 72.
  • the heat transferred to the through hole 43 is transferred to the heat dissipation film 16 and dissipated to the outside.
  • the heat dissipation film 16 is formed as a solid film on the support substrate 14, and is configured to have as large an area as possible.
  • the heat dissipation film 16 is formed using a material with high heat dissipation properties, such as metal.
  • the heat dissipation film 16 may be used as the GND of the mounting substrate, and may be configured to be electrically connected to the mounting substrate.
  • the through holes 42 can be structured to be filled with a material with high thermal conductivity to improve heat dissipation performance.
  • the bonding film 15 that bonds the first semiconductor substrate 11 and the second semiconductor substrate 12 can be an insulating film made of a material with good heat dissipation properties.
  • Al2O3 can be used as the material for the bonding film 15.
  • the imaging device 1a described with reference to Figures 1 and 2, by providing through holes 41, 42, and 43 connected to the guard rings 35, 52, and 72, the heat generated in each of the first semiconductor substrate 11, the second semiconductor substrate 12, and the third semiconductor substrate 13 can be efficiently dissipated.
  • FIG. 3 is a diagram showing a cross-sectional configuration example of an imaging device 1b according to the second embodiment
  • Fig. 4 is a diagram showing a planar configuration example.
  • the same parts as those in the imaging device 1a according to the first embodiment shown in Figs. 1 and 2 are denoted by the same reference numerals, and their description will be omitted as appropriate.
  • the imaging device 1b shown in FIG. 3 is configured with a protective film 101, and differs from the imaging device 1a shown in FIG. 1 in that it has additional through holes 44 and 45 connected to the protective film 101, but is otherwise similar.
  • the protective film 101 is made of a heat dissipating material, such as a metal.
  • the protective film 101 is formed in the region where the first semiconductor substrate 11 and the second semiconductor substrate 12 are not in contact, and in the region where the first semiconductor substrate 11 and the third semiconductor substrate 13 are not in contact.
  • the protective film 101 is also formed on the side surface of the second semiconductor substrate 12 and on the surface opposite to the surface in contact with the first semiconductor substrate 11 (referred to as the back surface).
  • the protective film 101 is also formed on the side surface of the third semiconductor substrate 13 and on the surface opposite to the surface in contact with the first semiconductor substrate 11 (referred to as the back surface).
  • the protective film 101 is formed over the entire surface of the imaging device 1 in a planar view.
  • the through holes 44 are arranged at equal intervals within the region where the second semiconductor substrate 12 is located.
  • the through holes 45 are arranged at equal intervals within the region where the third semiconductor substrate 13 is located. If there are areas where through holes can be arranged between the guard ring 35 of the first semiconductor substrate 11 and the second semiconductor substrate 12, between the second semiconductor substrate 12 and the third semiconductor substrate 13, and between the guard ring 35 of the first semiconductor substrate 11 and the third semiconductor substrate 13, the through holes may also be arranged there.
  • one side of the through hole 44 is connected to the protective film 101 formed on the surface of the second semiconductor substrate 12, and the other side is connected to the heat dissipation film 16. Heat generated in the second semiconductor substrate 12 is transferred from the protective film 101 to the through hole 44, and from the through hole 44 to the heat dissipation film 16, where it is dissipated to the outside.
  • the guard ring 52 of the second semiconductor substrate 12 is connected to the through hole 42, so heat also flows from this guard ring 52 to the through hole 42 and from the through hole 42 to the heat dissipation film 16, making it possible to dissipate heat generated in the second semiconductor substrate 12.
  • FIG. 3 a structure in which the guard ring 52 and the through hole 42 are directly connected is described as an example, but a configuration in which the guard ring 52 and the through hole 42 are connected with a protective film 101 between them is also possible.
  • One side of the through hole 45 is connected to the protective film 101 formed on the surface of the third semiconductor substrate 13, and the other side is connected to the heat dissipation film 16. Heat generated in the third semiconductor substrate 13 is transferred from the protective film 101 to the through hole 45, and from the through hole 45 to the heat dissipation film 16, where it is dissipated to the outside.
  • the guard ring 72 of the third semiconductor substrate 13 is connected to the through hole 43, so that heat also flows from the guard ring 72 to the through hole 43 and from the through hole 43 to the heat dissipation film 16, allowing the heat generated in the third semiconductor substrate 13 to be dissipated.
  • a structure in which the guard ring 72 and the through hole 43 are directly connected has been described as an example, but a configuration in which the guard ring 72 and the through hole 43 are connected with a protective film 101 between them is also possible.
  • Heat generated in the first semiconductor substrate 11 is transferred via the bonding film 15 to the protective film 101 laminated on the bonding film 15. Because the through holes 41 to 45 are connected to the protective film 101, the heat transferred to the protective film 101 is transferred to the through holes 41 to 45, and then transferred from the through holes 41 to 45 to the heat dissipation film 16, and is dissipated to the outside.
  • the guard ring 35 of the first semiconductor substrate 11 is connected to the through hole 41, so heat also flows from the guard ring 35 to the through hole 41 and from the through hole 41 to the heat dissipation film 16, allowing heat generated in the first semiconductor substrate 11 to be dissipated.
  • FIG. 3 a structure in which the guard ring 35 and the through hole 41 are directly connected is described as an example, but a configuration in which the guard ring 35 and the through hole 41 are connected with a protective film 101 between them is also possible.
  • through-holes 44 and 45 are shown as penetrating protective film 101 and contacting second semiconductor substrate 12 or third semiconductor substrate 13, but they may be configured to contact protective film 101 without penetrating protective film 101.
  • the heat generated in each of the first semiconductor substrate 11, the second semiconductor substrate 12, and the third semiconductor substrate 13 can be efficiently dissipated.
  • FIG. 5 is a diagram for explaining a CoW (Chip on Wafer) technique applied when manufacturing the imaging device 1. As shown in FIG.
  • a second semiconductor substrate 12 and a third semiconductor substrate 13 corresponding to memory circuits and logic circuits that have been singulated and confirmed to be good chips are stacked on a wafer 201 corresponding to a first semiconductor substrate 11 on which multiple imaging elements (CMOS (Complementary Metal Oxide Semiconductor) image sensors and CCD (Charge Coupled Device)) are formed.
  • CMOS Complementary Metal Oxide Semiconductor
  • CCD Charge Coupled Device
  • Wafer 201 is a plurality of first semiconductor substrates 11 on which imaging elements 33 are formed by a semiconductor process.
  • a plurality of second semiconductor substrates 12 that have been formed on wafer 203 by a semiconductor process, diced, and then electrically inspected to be confirmed as good chips
  • a plurality of third semiconductor substrates 13 that have been formed on wafer 204 by a semiconductor process, diced, and then electrically inspected to be confirmed as good chips are selected and rearranged.
  • wafers 201, 203, and 204 are manufactured as shown in Figure 5, and the individualized second semiconductor substrate 12 and third semiconductor substrate 13 are stacked on the first semiconductor substrate 11 to manufacture the imaging device 1b.
  • connection terminals 36 of the first semiconductor substrate 11 of the wafer 201 are aligned to the connection terminals 53 of the second semiconductor substrate 12 that has been singulated from the wafer 203 and confirmed to be good chips.
  • the connection terminals 36 of the first semiconductor substrate 11 of the wafer 201 are aligned to the connection terminals 73 of the third semiconductor substrate 13 that has been singulated from the wafer 204 and confirmed to be good chips.
  • Connection terminal 36 and connection terminal 53, and connection terminal 36 and connection terminal 73 are connected, for example, by CuCu bonding. Through this process, first semiconductor substrate 11, second semiconductor substrate 12, and third semiconductor substrate 13 are electrically connected.
  • a bonding film 15 made of a heat dissipating material is formed on the first semiconductor substrate 11, and the first semiconductor substrate 11 is bonded to the second semiconductor substrate 12 and the third semiconductor substrate 13.
  • step S12 the second semiconductor substrate 12 and the third semiconductor substrate 13 are each thinned, for example, by etching.
  • step S13 the guard ring is engraved.
  • a via 301 is formed in the guard ring 52 of the second semiconductor substrate 12.
  • a via 302 is formed in the guard ring 72 of the third semiconductor substrate 13.
  • protective film 101 is formed. If a material that is electrically conductive and has a high thermal conductivity is used as the material for protective film 101, it may be possible to fill vias 301 and 302 when protective film 101 is formed, so that parts of through holes 42 and 43 are formed. If vias 301 and 302 are filled with the same material as protective film 101 in this way, through holes 42 and 43 are formed in a position that contacts protective film 101 without penetrating protective film 101 in a later process.
  • vias 301 and 302 are filled with a highly conductive material, and after filling is completed, protective film 101 is formed.
  • the material for protective film 101 and the material in vias 301 and 302 are different materials.
  • through holes 42 and 43 are formed in positions that penetrate protective film 101 and contact guard rings 52 and 72 through vias 301 and 302.
  • step S15 the embedding is performed.
  • the insulating film 17 is formed, so that the second semiconductor substrate 12 and the third semiconductor substrate 13 are enclosed within the insulating film 17.
  • step S16 the support substrate 14 is attached onto the deposited insulating film 17.
  • step S17 vias 311 to 315 that will become the through holes 41 to 45 are formed.
  • step S18 ( Figure 8) a material with high heat dissipation properties is filled into vias 311 to 315 to form through holes S41 to S45.
  • the through holes 41 to 43 connected to the guard ring and the through holes 44 and 45 connected to the protective film 101 instead of the guard ring may be filled with different materials.
  • the through holes 41 to 43 connected to the guard ring may be filled with a material that has heat dissipation properties and electrical conductivity, and the through holes 44 and 45 connected to the protective film 101 may be filled with a material that has high heat dissipation properties.
  • step S18 after the through holes 41 to S45 are formed, the heat dissipation film 16 is also formed on the support substrate 14.
  • step S18 the wafer 201 is peeled off.
  • step S19 the on-chip lens 31 and color filter 32 are provided on the image sensor 33, and the image sensor 1 is completed by being singulated.
  • the protective film 101 and the through holes 41 to 45 are formed, and an imaging device 1 with improved heat dissipation is manufactured.
  • a second manufacturing process another manufacturing process (hereinafter referred to as a second manufacturing process) until the imaging device 1b shown in FIG. 3 is manufactured by arranging the individualized second semiconductor substrate 12 and third semiconductor substrate 13 on the wafer 201 (first semiconductor substrate 11) as shown in FIG. 5 will be described.
  • step S51 the second semiconductor substrate 12 and the third semiconductor substrate 13 are each placed on the wafer 201, and in step S52, the second semiconductor substrate 12 and the third semiconductor substrate 13 are each thinned.
  • Steps S51 and S52 are the same as steps S11 and S12 in FIG. 6.
  • step S53 protective film 101 is formed.
  • Step S53 is basically the same as step S14 (FIG. 6), but differs in that the step of filling vias 301 and 302 with material is omitted because vias 301 and 302 are not formed.
  • step S54 the embedding is performed.
  • step S55 the support substrate 14 is affixed onto the deposited insulating film 17. Steps S54 and S55 are similar to steps S15 and S16 (FIG. 7).
  • step S56 vias 331 to 335 that will become through holes 41 to 45 are formed.
  • Step S56 is basically the same as step S17 (FIG. 7) in which vias 311 to 315 are formed, but the positions that are dug are different. Because vias corresponding to vias 301 and 302 have not been formed, in step S56, vias are dug to the positions that correspond to vias 301 and 302. That is, via 332 is dug in one go to the position where it contacts guard ring 52, and via 334 is dug in one go to the position where it contacts guard ring 72.
  • step S56 vias 331 to 335 are formed, and then steps S18 to S20 (FIG. 8) are performed to manufacture the imaging device 1.
  • the protective film 101 and the through holes 41 to 45 are formed, and an imaging device 1 with improved heat dissipation is manufactured.
  • the present technology is applicable to electronic devices in general that use an imaging element in an image capture unit (photoelectric conversion unit), such as imaging devices such as digital still cameras and video cameras, portable terminal devices with imaging functions, copiers that use an imaging element in an image reading unit, etc.
  • the imaging element may be in a form formed as a single chip, or in a form of a module having an imaging function in which the imaging unit and a signal processing unit or an optical system are packaged together.
  • FIG. 11 is a block diagram showing an example of the configuration of an imaging device as an electronic device to which this technology is applied.
  • the image sensor 1000 in FIG. 11 comprises an optical section 1001 consisting of a group of lenses etc., an image sensor (imaging device) 1002, and a DSP (Digital Signal Processor) circuit 1003 which is a camera signal processing circuit.
  • the image sensor 1000 also comprises a frame memory 1004, a display section 1005, a recording section 1006, an operation section 1007, and a power supply section 1008.
  • the DSP circuit 1003, frame memory 1004, display section 1005, recording section 1006, operation section 1007, and power supply section 1008 are interconnected via a bus line 1009.
  • the optical unit 1001 takes in incident light (image light) from a subject and forms an image on the imaging surface of the image sensor 1002.
  • the image sensor 1002 converts the amount of incident light formed on the imaging surface by the optical unit 1001 into an electrical signal on a pixel-by-pixel basis and outputs it as a pixel signal.
  • the display unit 1005 is composed of a thin display such as an LCD (Liquid Crystal Display) or an organic EL (Electro Luminescence) display, and displays moving images or still images captured by the image sensor 1002.
  • the recording unit 1006 records the moving images or still images captured by the image sensor 1002 on a recording medium such as a hard disk or semiconductor memory.
  • the operation unit 1007 issues operation commands for the various functions of the image sensor 1000 under the operation of a user.
  • the power supply unit 1008 appropriately supplies various types of power to these devices as operating power sources for the DSP circuit 1003, frame memory 1004, display unit 1005, recording unit 1006, and operation unit 1007.
  • the imaging device 1 in the first and second embodiments can be applied to a part of the imaging device shown in FIG. 11.
  • a system refers to an entire device that is made up of multiple devices.
  • a first semiconductor substrate including an image sensor; a second semiconductor substrate laminated on the first semiconductor substrate; a first guard ring included in the first semiconductor substrate; a second guard ring included in the second semiconductor substrate; a support substrate laminated on the second semiconductor substrate; a heat dissipation film laminated on the support substrate and made of a material with high heat dissipation properties; a first through hole, one end of which is connected to the first guard ring and the other end of which is connected to the heat dissipation film, penetrating the support substrate; a second through hole, one end of which is connected to the second guard ring and the other end of which is connected to the heat dissipation film, penetrating the support substrate; and a processing unit that processes a signal from the imaging device.
  • 1 imaging device 11 first semiconductor substrate, 12 second semiconductor substrate, 13 third semiconductor substrate, 14 support substrate, 15 bonding film, 16 heat dissipation film, 17 insulating film, 31 on-chip lens, 32 color filter, 33 imaging element, 34 wiring layer, 35 guard ring, 36 connection terminal, 41, 42, 43, 44, 45 through hole, 51 wiring layer, 52 guard ring, 53 connection terminal, 72 guard ring, 73 connection terminal, 101 protective film, 201, 203, 204 wafer, 301, 302, 311 to 315, 331 to 335 vias

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本技術は積層された半導体基板の熱を効率よく放熱することができるようにする撮像装置、電子機器に関する。 撮像素子を含む第１の半導体基板と、第１の半導体基板に積層されている第２の半導体基板と、第１の半導体基板に含まれる第１のガードリングと、第２の半導体基板に含まれる第２のガードリングと、第２の半導体基板に積層された支持基板と、支持基板に積層され、放熱性の高い材料で形成されている放熱膜と、一方が第１のガードリングに接続され、他方が放熱膜に接続され、支持基板を貫通している第１の貫通孔と、一方が第２のガードリングに接続され、他方が放熱膜に接続され、支持基板を貫通している第２の貫通孔とを備える。本技術は、例えば、撮像素子とロジック回路が積層された撮像装置に適用できる。

Description

撮像装置、電子機器
　本技術は撮像装置、電子機器に関し、例えば、放熱性能が高い撮像装置、電子機器に関する。
　CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの撮像素子を、積層構造にする技術がある（特許文献１参照）。チップを積層していくと、各チップから熱が発生し、電気特性の劣化、画質の劣化が起こることがあり、放熱性の高い撮像装置が求められている。
　放熱対策として、チップを積層せず平置きにする方法（例えば、特許文献２参照）、インターポーザの外周にGNDシールドを這わせる方法（例えば、特許文献３参照）、チップの外周に金属板を設けて放熱を促す構造（例えば、特許文献４参照）が提案されている。
　また、熱むらなどを均一化するため、ガードリングを介してチップ同士を電気的に接続することで、均一化を図る方法（例えば、特許文献５参照）や、このガードリングをプロセス安定化のためにチップ内でGNDに接続する方法（例えば、特許文献６参照）も提案されている。
国際公開第2019/087764号 特開2018-116972号公報 特開2017-228581号公報 特開2017-152743号公報 特開2020-191339号公報 特開2015-76502号公報
　撮像素子を含むチップが積層構造とされた場合、撮像素子の光入射面側から放熱させる構造とするのは難しいため、光入射面に対向する面側から放熱する構造とされる。しかしながら、光入射面に対向する面に他のチップが積層された構成の場合、その面から放熱させる構造とするのが難しく、また積層されているチップ自体からも発熱があるため、積層構造の撮像装置においては、効率よく放熱させる構造とするのが難しかった。
　チップが積層された構造であっても、効率よく放熱できる構造が所望されていた。
　本技術は、このような状況に鑑みてなされたものであり、チップが積層された構成であっても効率よく放熱できるようにするものである。
　本技術の一側面の撮像装置は、撮像素子を含む第１の半導体基板と、前記第１の半導体基板に積層されている第２の半導体基板と、前記第１の半導体基板に含まれる第１のガードリングと、前記第２の半導体基板に含まれる第２のガードリングと、前記第２の半導体基板に積層された支持基板と、前記支持基板に積層され、放熱性の高い材料で形成されている放熱膜と、一方が前記第１のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第１の貫通孔と、一方が前記第２のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第２の貫通孔とを備える撮像装置である。
　本技術の一側面の電子機器は、撮像素子を含む第１の半導体基板と、前記第１の半導体基板に積層されている第２の半導体基板と、前記第１の半導体基板に含まれる第１のガードリングと、前記第２の半導体基板に含まれる第２のガードリングと、前記第２の半導体基板に積層された支持基板と、前記支持基板に積層され、放熱性の高い材料で形成されている放熱膜と、一方が前記第１のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第１の貫通孔と、一方が前記第２のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第２の貫通孔とを備える撮像装置と、前記撮像装置からの信号を処理する処理部とを備える電子機器である。
　本技術の一側面の撮像装置においては、撮像素子を含む第１の半導体基板と、第１の半導体基板に積層されている第２の半導体基板と、第１の半導体基板に含まれる第１のガードリングと、第２の半導体基板に含まれる第２のガードリングと、第２の半導体基板に積層された支持基板と、支持基板に積層され、放熱性の高い材料で形成されている放熱膜と、一方が第１のガードリングに接続され、他方が放熱膜に接続され、支持基板を貫通している第１の貫通孔と、一方が第２のガードリングに接続され、他方が放熱膜に接続され、支持基板を貫通している第２の貫通孔とが備えられる。
　本技術の一側面の電子機器においては、前記撮像装置を含む構成とされている。
　なお、撮像装置、電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術を適用した撮像装置の第１の実施の形態における構成例示す図である。 撮像装置の平面構成例を示す図である。 本技術を適用した撮像装置の第２の実施の形態における構成例示す図である。 撮像装置の平面構成例を示す図である。 撮像装置の製造工程について説明するための図である。 撮像装置の製造工程について説明するための図である。 撮像装置の製造工程について説明するための図である。 撮像装置の製造工程について説明するための図である。 撮像装置の製造工程について説明するための図である。 撮像装置の製造工程について説明するための図である。 電子機器の構成例を示す図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
　＜第１の実施の形態＞
　図１は、第１の実施の形態における撮像装置１ａの断面構成例を示す図である。撮像装置１ａは、第１の半導体基板１１の同一平面上に、第２の半導体基板１２と第３の半導体基板１３が積層されている。第２の半導体基板１２と第３の半導体基板１３の第１の半導体基板が積層されている面とは逆側の面には、支持基板１４が積層されている。
　第１の半導体基板１１は、オンチップレンズ３１、カラーフィルタ３２、撮像素子３３が、この順で積層され、撮像素子３３の下層には配線層３４が積層された構成とされている。配線層３４には、第２の半導体基板１２と第３の半導体基板１３にそれぞれ接続するための接続端子３６が形成されている。
　第２の半導体基板１２は、第１の半導体基板１１に積層されたチップであり、例えば、メモリやロジック回路などである。第２の半導体基板１２は、接続端子５３を含む配線層５１を含む構成とされている。第１の半導体基板１１の接続端子３６と第２の半導体基板１２の接続端子５３は、積層される前のチップの状態のときは露出された状態で形成され、直接的に接続される構成とされている。
　第１の半導体基板１１の接続端子３６と第２の半導体基板１２の接続端子５３が接続されることにより、第１の半導体基板１１と第２の半導体基板１２は、電気的に接続される。
　第３の半導体基板１３は、第１の半導体基板１１に積層されたチップであり、例えば、メモリやロジック回路などである。第３の半導体基板１３は、接続端子７３を含む配線層５１を含む構成とされている。第１の半導体基板１１の接続端子３６と第３の半導体基板１３の接続端子７３は、積層される間のチップの状態のときは露出された状態で形成され、直接的に接続される構成とされている。
　第１の半導体基板１１の接続端子３６と第３の半導体基板１３の接続端子７３が接続されることにより、第１の半導体基板１１と第３の半導体基板１３は、電気的に接続される。
　第１の半導体基板１１と第２の半導体基板１２、および第１の半導体基板１１と第３の半導体基板１３は、接合膜１５により接合されている。第２の半導体基板１２、第３の半導体基板１３、支持基板１４は、絶縁膜１７により接合されている。第２の半導体基板１２と第３の半導体基板１３は、絶縁膜１７に内包された状態で構成されている。接合膜１５、絶縁膜１７は、酸化膜とすることができる。
　第１の半導体基板１１には、ガードリング３５が形成され、第２の半導体基板１２には、ガードリング５２が形成され、第３の半導体基板１３には、ガードリング７２が形成されている。
　ガードリング３５は、第１の半導体基板１１がウェハから個片化されるときに、第１の半導体基板１１内の素子を保護するために設けられている。ガードリング５２は、第２の半導体基板１２がウェハから個片化されるときに、第２の半導体基板１２内の素子を保護するために設けられている。ガードリング７２は、第３の半導体基板１３がウェハから個片化されるときに、第３の半導体基板１３内の素子を保護するために設けられている。ガードリングは、半導体基板（チップ）内に設けられ、チップ内で電気的にGND（接地）へ接続されている。
　第１の半導体基板１１のガードリング３５には、貫通孔４１が接続されている。第２の半導体基板１２のガードリング５２には、貫通孔４２が接続されている。第３の半導体基板１３のガードリング５２には、貫通孔４３が接続されている。
　図２は、撮像装置１ａの平面構成例を示すであり、ガードリング３５、ガードリング５２、ガードリング７２、貫通孔４１、貫通孔４２、貫通孔４３を図示している。ガードリング３５は、第１の半導体基板１１に設けられている素子、例えば撮像素子３３を囲む外周部に設けられている。ガードリング３５には、貫通孔４１が複数接続されている。
　ガードリング５２は、第２の半導体基板１２に設けられている素子を囲む外周部に設けられている。ガードリング５２には、貫通孔４２が複数接続されている。ガードリング７２は、第３の半導体基板１３に設けられている素子を囲む外周部に設けられている。ガードリング７２には、貫通孔４３が複数接続されている。
　貫通孔４１乃至４３はそれぞれ、等間隔で配置されている。なお、貫通孔４１乃至４３はそれぞれ等間隔に配置されている例を示したが、等間隔ではない配置であっても良い。貫通孔４１乃至４３はそれぞれ円形状で示しているが、円形状以外の形状、例えば長方形などであっても良い。また、ガードリングと同じ大きさ、位置、形状で設けられている、換言すれば、平面視において、ガードリングと貫通孔が重畳している状態で設けられていても良い。
　貫通孔４１乃至４３は、放熱機能を有している。半導体基板（チップ）内にガードリングが存在しているが、これはチップ内で電気的にGNDへ接続されている。そのため半導体基板で発生した熱のガードリングへの伝達は、効率よく行われる。そのようなガードリングに、貫通孔は接続されている。
　図１に示した撮像装置１ａの断面構成例を参照するに、第１の半導体基板１１で発生した熱は、ガードリング３５を介して貫通孔４１に伝わる。貫通孔４１は、支持基板１４の底面に形成されている放熱膜１６と接続されており、貫通孔４１に伝わった熱は、放熱膜１６に伝わり、外部に放熱される。
　第２の半導体基板１２で発生した熱は、ガードリング５２を介して貫通孔４２に伝わる。貫通孔４２に伝わった熱は、放熱膜１６に伝わり、外部に放熱される。第３の半導体基板１３で発生した熱は、ガードリング７２を介して貫通孔４３に伝わる。貫通孔４３に伝わった熱は、放熱膜１６に伝わり、外部に放熱される。
　放熱膜１６は、支持基板１４にベタ膜で形成され、面積ができるだけ大きくなるような構成とされている。放熱膜１６は、放熱性の高い材料、例えば金属が用いられて形成される。放熱膜１６を、実装基板のGNDとして用い、実装基板と電気的に接続される構成としても良い。
　貫通孔４２は、放熱性能を向上させるために、熱伝導率が高い材料が充填される構造とすることができる。
　第１の半導体基板１１と第２の半導体基板１２を接合する接合膜１５は、放熱性の良い材料を用いた絶縁膜とすることができる。例えば、接合膜１５の材料としてＡｌ２Ｏ３を用いることができる。
　図１，２を参照して説明した撮像装置１ａによれば、ガードリング３５，５２，７２に接続された貫通孔４１，４２，４３を設けることで、第１の半導体基板１１、第２の半導体基板１２、第３の半導体基板１３のそれぞれで発生した熱を効率よく放熱することができる。
　＜第２の実施の形態＞
　図３は、第２の実施の形態における撮像装置１ｂの断面構成例を示す図であり、図４は、平面構成例を示す図である。図３，４に示した第２の実施の形態における撮像装置１ｂにおいて、図１，２に示した第１の実施の形態における撮像装置１ａと同一の部分には同一の符号を付し、その説明は適宜省略する。
　図３に示した撮像装置１ｂには、保護膜１０１が設けられた構成とされ、その保護膜１０１に接続する貫通孔４４と貫通孔４５が追加されている点が、図１に示した撮像装置１ａと異なり、他の点は同様である。
　保護膜１０１は、放熱性のある材料、例えば金属で形成される。保護膜１０１は、第１の半導体基板１１と第２の半導体基板１２が接していない領域、第１の半導体基板１１と第３の半導体基板１３が接していない領域に形成されている。また保護膜１０１は、第２の半導体基板１２の側面と第１の半導体基板１１と接している面の逆側の面（裏面とする）にも形成されている。また保護膜１０１は、第３の半導体基板１３の側面と第１の半導体基板１１と接している面の逆側の面（裏面とする）にも形成されている。
　図４に示した平面構成例を参照するに、保護膜１０１は、平面視において、撮像装置１の全面に形成されている。貫通孔４４は、第２の半導体基板１２がある領域内に、等間隔で配置されている。貫通孔４５は、第３の半導体基板１３がある領域内に、等間隔で配置されている。第１の半導体基板１１のガードリング３５と第２の半導体基板１２との間、第２の半導体基板１２と第３の半導体基板１３との間、第１の半導体基板１１のガードリング３５と第３の半導体基板１３との間にも、貫通孔が配置できる領域がある場合、配置されるようにしても良い。
　図３に示すように、貫通孔４４の一方は、第２の半導体基板１２に表面に形成されている保護膜１０１と接続され、他方は、放熱膜１６に接続されている。第２の半導体基板１２で発生した熱は、保護膜１０１から貫通孔４４へと伝わり、貫通孔４４から放熱膜１６に伝わり外部に放熱される。
　第１の実施の形態の撮像装置１a（図１）と同じく、第２の半導体基板１２のガードリング５２には、貫通孔４２が接続されているため、このガードリング５２から貫通孔４２、貫通孔４２から放熱膜１６への熱の流れもあり、第２の半導体基板１２で発生した熱を放熱することができる。
　図３では、ガードリング５２と貫通孔４２が直接接続されている構造を例に挙げて説明したが、ガードリング５２と貫通孔４２との間に、保護膜１０１がある状態で接続されている構成としても良い。
　貫通孔４５の一方は、第３の半導体基板１３に表面に形成されている保護膜１０１と接続され、他方は、放熱膜１６に接続されている。第３の半導体基板１３で発生した熱は、保護膜１０１から貫通孔４５へと伝わり、貫通孔４５から放熱膜１６に伝わり外部に放熱される。
　第１の実施の形態の撮像装置１a（図１）と同じく、第３の半導体基板１３のガードリング７２には、貫通孔４３が接続されているため、このガードリング７２から貫通孔４３、貫通孔４３から放熱膜１６への熱の流れもあり、第３の半導体基板１３で発生した熱を放熱することができる。図３では、ガードリング７２と貫通孔４３が直接接続されている構造を例に挙げて説明したが、ガードリング７２と貫通孔４３との間に、保護膜１０１がある状態で接続されている構成としても良い。
　第１の半導体基板１１で発生した熱は、接合膜１５を介して、接合膜１５に積層されている保護膜１０１に伝わる。保護膜１０１には、貫通孔４１乃至４５が接続されているため、保護膜１０１に伝わった熱は、貫通孔４１乃至４５に伝わり、貫通孔４１乃至４５から放熱膜１６にさらに伝わり、外部に放熱される。
　第１の半導体基板１１においても、第１の実施の形態の撮像装置１a（図１）と同じく、第１の半導体基板１１のガードリング３５には、貫通孔４１が接続されているため、このガードリング３５から貫通孔４１、貫通孔４１から放熱膜１６への熱の流れもあり、第１の半導体基板１１で発生した熱を放熱することができる。
　図３では、ガードリング３５と貫通孔４１が直接接続されている構造を例に挙げて説明したが、ガードリング３５と貫通孔４１との間に、保護膜１０１がある状態で接続されている構成としても良い。
　図３では、貫通孔４４や貫通孔４５は、保護膜１０１を貫通し、第２の半導体基板１２または第３の半導体基板１３に接するように設けられている場合を図示したが、保護膜１０１を貫通せずに、保護膜１０１に接するように構成されていても良い。
　このように、第２の実施の形態における撮像装置１ｂにおいても、第１の実施の形態における撮像装置１ａと同じく、第１の半導体基板１１、第２の半導体基板１２、第３の半導体基板１３のそれぞれで発生した熱を効率よく放熱することができる。
　＜撮像素子の製造について＞
　図５は、撮像装置１を製造する際に適用されるCoW(Chip on Wafer)技術について説明するための図である。
　複数の撮像素子（CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device））が形成された第１の半導体基板１１に該当するウェハ２０１に、個片化され、良品チップであることが確認されたメモリ回路やロジック回路に該当する第２の半導体基板１２と第３の半導体基板１３が積層される。
　ウェハ２０１は、半導体プロセスにより撮像素子３３が形成された複数の第１の半導体基板１１である。ウェハ２０１に形成された第１の半導体基板１１上には、半導体プロセスによりウェハ２０３上に形成され、個片化された後、それぞれ電気的な検査がなされ、良品チップであることが確認された複数の第２の半導体基板１２と、半導体プロセスによりウェハ２０４上に形成され、個片化された後、それぞれ電気的な検査がなされ、良品チップであることが確認された複数の第３の半導体基板１３とが選択されて再配置されている。
　図６乃至図８を参照し、図５のようにウェハ２０１、ウェハ２０３、ウェハ２０４がそれぞれ製造され、個片化された第２の半導体基板１２と第３の半導体基板１３が、第１の半導体基板１１に積層され、撮像装置１ｂが製造されるまでの製造工程について説明する。
　工程Ｓ１１（図６）において、ウェハ２０１の第１の半導体基板１１の接続端子３６と、ウェハ２０３から個片化され、良品チップであることが確認された第２の半導体基板１２の接続端子５３とが適切に対向する位置となるように位置合わせがなされる。またウェハ２０１の第１の半導体基板１１の接続端子３６と、ウェハ２０４から個片化され、良品チップであることが確認された第３の半導体基板１３の接続端子７３とが適切に対向する位置となるように位置合わせがなされる。
　接続端子３６と接続端子５３、接続端子３６と接続端子７３は、例えばCuCu接合により接続される。この処理により、第１の半導体基板１１と第２の半導体基板１２、および第３の半導体基板１３が電気的に接続された状態となる。
　なお、この配置（貼り合わせ）が行われるとき、第１の半導体基板１１に、放熱性のある材料の接合膜１５が成膜され、第２の半導体基板１２、第３の半導体基板１３との貼り合わせが行われる。
　工程Ｓ１２において、第２の半導体基板１２と第３の半導体基板１３がそれぞれ、例えば、エッチングされることにより薄肉化される。
　工程Ｓ１３において、ガードリングへの彫り込みが行われる。第２の半導体基板１２のガードリング５２に対してはビア３０１が形成される。第３の半導体基板１３のガードリング７２に対してはビア３０２が形成される。
　工程Ｓ１４において、保護膜１０１が形成される。保護膜１０１の材料として、導電性があり、熱伝導率が高いような材料が用いられる場合、保護膜１０１が形成されるときにビア３０１とビア３０２にも充填され、貫通孔４２，４３の一部が形成されるようにしても良い。このように保護膜１０１と同じ材料がビア３０１，３０２内にも充填された場合、後段の処理で、貫通孔４２や貫通孔４３は、保護膜１０１は貫通せずに、保護膜１０１に接するような位置に形成される。
　保護膜１０１の材料として、導電性は低いが、熱伝導率が高いような材料が用いられる場合、ビア３０１とビア３０２には、導電性の高い材料が充填され、その充填が終了後、保護膜１０１が形成される、この場合、保護膜１０１の材料と、ビア３０１，３０２内の材料は、異なる材料となる。このように保護膜１０１と異なる材料がビア３０１，３０２内に充填された場合、後段の処理で、貫通孔４２や貫通孔４３は、保護膜１０１を貫通し、ビア３０１，３０２を介して、ガードリング５２，７２と接するような位置に形成される。
　工程Ｓ１５（図７）において、埋め込みが行われる。工程Ｓ１５のところに示したように、絶縁膜１７が成膜されることで、絶縁膜１７内に第２の半導体基板１２と第３の半導体基板１３が内包される。
　工程Ｓ１６において、支持基板１４が、成膜された絶縁膜１７上に添付される。工程Ｓ１７において、貫通孔４１乃至４５となるビア３１１乃至３１５が形成される。
　工程Ｓ１８（図８）において、ビア３１１乃至３１５内に、放熱性の高い材料が充填されることで貫通孔４１乃至Ｓ４５が形成される。
　なお、ガードリングに接続される貫通孔４１乃至４３と、ガードリングではなく保護膜１０１に接続される貫通孔４４，４５は、異なる材料が充填されるようにしても良い。ガードリングに接続される貫通孔４１乃至４３には、放熱性と導電性を備える材料が充填され、保護膜１０１に接続される貫通孔４４，４５には、放熱性が高い材料が充填されるようにしても良い。
　工程Ｓ１８においては、貫通孔４１乃至Ｓ４５が形成された後、支持基板１４に放熱膜１６も成膜される。
　工程Ｓ１８において、ウェハ２０１が剥離される。工程Ｓ１９において、オンチップレンズ３１とカラーフィルタ３２が撮像素子３３上に設けられて、個片化されることにより撮像装置１が完成する。
　このように、保護膜１０１や貫通孔４１乃至４５が形成され、放熱性が向上した撮像装置１が製造される。
　＜第２の製造工程＞
　図９，１０を参照し、図５のようにウェハ２０１（第１の半導体基板１１）上に、個片化された第２の半導体基板１２と第３の半導体基板１３がそれぞれ配置されることで、図３に示した撮像装置１ｂが製造されるまでの他の製造工程（第２の製造工程とする）について説明する。
　工程Ｓ５１において、ウェハ２０１上に、第２の半導体基板１２と第３の半導体基板１３がそれぞれ配置され、工程Ｓ５２において、第２の半導体基板１２と第３の半導体基板１３のそれぞれが薄肉化される。工程Ｓ５１と工程Ｓ５２は、図６の工程Ｓ１１と工程Ｓ１２と同一の工程である。
　工程Ｓ５３において、保護膜１０１が形成される。工程Ｓ５３は、工程Ｓ１４（図６）と基本的に同様な工程であるが、ビア３０１，３０２が形成されていないため、ビア３０１，３０２に材料が充填されるという工程は省略された工程とされている点が異なる。
　工程Ｓ５４（図１０）において、埋め込みが行われる。工程Ｓ５５において、支持基板１４が、成膜された絶縁膜１７上に添付される。工程Ｓ５４と工程Ｓ５５は、工程Ｓ１５と工程Ｓ１６（図７）と同様の工程である。
　工程Ｓ５６において、貫通孔４１乃至４５となるビア３３１乃至３３５が形成される。工程Ｓ５６は、工程Ｓ１７（図７）において、ビア３１１乃至３１５が形成される工程と基本的に同様の工程であるが、掘り込まれる位置が異なる。ビア３０１，３０２に該当するビアが形成されていないため、工程Ｓ５６において、ビア３０１，３０２に該当する位置まで掘り込みが行われる。すなわち、ビア３３２はガードリング５２に接する位置まで一気に掘り込まれ、ビア３３４はガードリング７２に接する位置まで一気に掘り込まれる。
　工程Ｓ５６において、ビア３３１乃至３３５が形成された後、工程Ｓ１８乃至Ｓ２０（図８）が実行されることで、撮像装置１が製造される。
　このように、保護膜１０１や貫通孔４１乃至４５が形成され、放熱性が向上した撮像装置１が製造される。
　＜電子機器への適用例＞
　本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機など、画像取込部（光電変換部）に撮像素子を用いる電子機器全般に対して適用可能である。撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　図１１は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図１１の撮像素子１０００は、レンズ群などからなる光学部１００１、撮像素子（撮像デバイス）１００２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路１００３を備える。また、撮像素子１０００は、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８も備える。DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７および電源部１００８は、バスライン１００９を介して相互に接続されている。
　光学部１００１は、被写体からの入射光（像光）を取り込んで撮像素子１００２の撮像面上に結像する。撮像素子１００２は、光学部１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示部１００５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、撮像素子１００２で撮像された動画または静止画を表示する。記録部１００６は、撮像素子１００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部１００７は、ユーザによる操作の下に、撮像素子１０００が持つ様々な機能について操作指令を発する。電源部１００８は、DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６および操作部１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　図１１に示した撮像装置の一部に、第１，２の実施の形態における撮像装置１を適用することができる。
　本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　撮像素子を含む第１の半導体基板と、
　前記第１の半導体基板に積層されている第２の半導体基板と、
　前記第１の半導体基板に含まれる第１のガードリングと、
　前記第２の半導体基板に含まれる第２のガードリングと、
　前記第２の半導体基板に積層された支持基板と、
　前記支持基板に積層され、放熱性の高い材料で形成されている放熱膜と、
　一方が前記第１のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第１の貫通孔と、
　一方が前記第２のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第２の貫通孔と
　を備える撮像装置。
（２）
　前記第１の貫通孔と前記第２の貫通孔は、熱伝導率が高い材料が充填されている
　前記（１）に記載の撮像装置。
（３）
　前記第１の半導体基板と前記支持基板の間と、前記第２の半導体基板と前記支持基板との間に成膜された保護膜と、
　一方が前記保護膜に接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第３の貫通孔と
　をさらに備える
　前記（１）または（２）に記載の撮像装置。
（４）
　前記第１のガードリングと前記第１の貫通孔は、前記保護膜を介して接続され、
　前記第２のガードリングと前記第２の貫通孔は、前記保護膜を介して接続されている
　前記（３）に記載の撮像装置。
（５）
　前記放熱膜は、接地されている
　前記（１）乃至（４）のいずれかに記載の撮像装置。
（６）
　撮像素子を含む第１の半導体基板と、
　前記第１の半導体基板に積層されている第２の半導体基板と、
　前記第１の半導体基板に含まれる第１のガードリングと、
　前記第２の半導体基板に含まれる第２のガードリングと、
　前記第２の半導体基板に積層された支持基板と、
　前記支持基板に積層され、放熱性の高い材料で形成されている放熱膜と、
　一方が前記第１のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第１の貫通孔と、
　一方が前記第２のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第２の貫通孔と
　を備える撮像装置と、
　前記撮像装置からの信号を処理する処理部と
　を備える電子機器。
　１　撮像装置，　１１　第１の半導体基板，　１２　第２の半導体基板，　１３　第３の半導体基板，　１４　支持基板，　１５　接合膜，　１６　放熱膜，　１７　絶縁膜，　３１　オンチップレンズ，　３２　カラーフィルタ，　３３　撮像素子，　３４　配線層，　３５　ガードリング，　３６　接続端子，　４１，４２，４３，４４，４５　貫通孔，　５１　配線層，　５２　ガードリング，　５３　接続端子，　７２　ガードリング，　７３　接続端子，　１０１　保護膜，　２０１，２０３，２０４　ウェハ，　３０１，３０２，３１１乃至３１５，３３１乃至３３５　ビア

Claims (6)

  1. 　撮像素子を含む第１の半導体基板と、
    　前記第１の半導体基板に積層されている第２の半導体基板と、
    　前記第１の半導体基板に含まれる第１のガードリングと、
    　前記第２の半導体基板に含まれる第２のガードリングと、
    　前記第２の半導体基板に積層された支持基板と、
    　前記支持基板に積層され、放熱性の高い材料で形成されている放熱膜と、
    　一方が前記第１のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第１の貫通孔と、
    　一方が前記第２のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第２の貫通孔と
    　を備える撮像装置。
  2. 　前記第１の貫通孔と前記第２の貫通孔は、熱伝導率が高い材料が充填されている
    　請求項１に記載の撮像装置。
  3. 　前記第１の半導体基板と前記支持基板の間と、前記第２の半導体基板と前記支持基板との間に成膜された保護膜と、
    　一方が前記保護膜に接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第３の貫通孔と
    　をさらに備える
    　請求項１に記載の撮像装置。
  4. 　前記第１のガードリングと前記第１の貫通孔は、前記保護膜を介して接続され、
    　前記第２のガードリングと前記第２の貫通孔は、前記保護膜を介して接続されている
    　請求項３に記載の撮像装置。
  5. 　前記放熱膜は、接地されている
    　請求項１に記載の撮像装置。
  6. 　撮像素子を含む第１の半導体基板と、
    　前記第１の半導体基板に積層されている第２の半導体基板と、
    　前記第１の半導体基板に含まれる第１のガードリングと、
    　前記第２の半導体基板に含まれる第２のガードリングと、
    　前記第２の半導体基板に積層された支持基板と、
    　前記支持基板に積層され、放熱性の高い材料で形成されている放熱膜と、
    　一方が前記第１のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第１の貫通孔と、
    　一方が前記第２のガードリングに接続され、他方が前記放熱膜に接続され、前記支持基板を貫通している第２の貫通孔と
    　を備える撮像装置と、
    　前記撮像装置からの信号を処理する処理部と
    　を備える電子機器。
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