WO2024145773A1 - 一种移位寄存器、驱动方法、栅极驱动电路及显示装置 - Google Patents

一种移位寄存器、驱动方法、栅极驱动电路及显示装置 Download PDF

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Definitions

  • the present disclosure relates to the field of display technology and provides a shift register, a driving method, a gate driving circuit and a display device.
  • the low temperature polysilicon (LTPS) shift register circuit integrated on the display panel can generally realize the following functions: using N-type transistors to realize the shift output of high-level pulse signals, and using P-type transistors to realize the shift output of low-level pulse signals.
  • the shift register circuit of the organic light emitting diode (OLED) needs to use P-type transistors to construct a high-level shift register circuit, and at the same time, it must be able to realize the adjustable output pulse width. Therefore, the construction of the shift register circuit related to OLED is more complicated, and the circuit layout will take up a large space, which is not conducive to the narrowing of the frame of the related display device.
  • the embodiments of the present disclosure provide a shift register, a driving method, a gate driving circuit and a display device, so as to simplify the circuit connection relationship and optimize the layout of the shift register circuit.
  • an embodiment of the present disclosure provides a shift register, comprising:
  • An input subcircuit coupled to the signal input terminal, the first clock signal terminal and the first node, and configured to charge and reset the first node under the control of the first clock signal terminal;
  • a control subcircuit coupled to the first clock signal terminal, the second clock signal terminal, the signal input terminal, the first power supply terminal, the second power supply terminal and the second node, and configured to determine the potential of the second node by the first power supply terminal or the second power supply terminal under the control of the first clock signal terminal, the second clock signal terminal and the signal input terminal;
  • the output sub-circuit is coupled to the first power supply terminal, the second power supply terminal, the first node, the second node and the signal output terminal, and is configured to determine the potential of the signal output terminal by the first power supply terminal or the second power supply terminal under the control of the first node and the second node.
  • control subcircuit includes a first transistor, a second transistor, a third transistor and a fourth transistor;
  • a first electrode of the third transistor is coupled to the second clock signal terminal, and a second electrode of the third transistor is coupled to a first electrode of the fourth transistor;
  • the gate of the fourth transistor is coupled to the second clock signal terminal.
  • the input subcircuit comprises a fifth transistor
  • a gate of the fifth transistor is coupled to the first clock signal terminal, a first electrode of the fifth transistor is coupled to the signal input terminal, and a second electrode of the fifth transistor is coupled to the first node.
  • control subcircuit further includes a sixth transistor
  • the gate of the sixth transistor is coupled to the first clock signal terminal, the first electrode of the sixth transistor is coupled to the first power supply terminal, and the second electrode of the sixth transistor is coupled to the gate of the third transistor.
  • a first terminal of the first capacitor is coupled to the gate of the third transistor, and a second terminal of the first capacitor is coupled to the second electrode of the third transistor.
  • the gate of the seventh transistor is coupled to the first power supply terminal, the first electrode of the seventh transistor is coupled to the second electrode of the fifth transistor, and the second electrode of the seventh transistor is coupled to the gate of the eighth transistor;
  • a first electrode of the eighth transistor is coupled to the first power supply terminal, and a second electrode of the eighth transistor is coupled to the signal output terminal;
  • the output sub-circuit further includes a ninth transistor, a tenth transistor and a third capacitor;
  • the embodiments of the present disclosure further provide a driving method of the shift register, including:
  • the input subcircuit controls the first node to be in a cut-off state according to the signal of the input signal terminal and the first clock signal terminal, and the control subcircuit controls the second node to be in a conducting state by the first power supply terminal or the second power supply terminal under the control of the first clock signal terminal, the second clock signal terminal and the signal input terminal, so that the signal output terminal outputs a high-level signal;
  • the input signal terminal of the next-stage shift register is configured to be coupled to the output terminal of the previous-stage shift register.
  • FIG1 is a schematic diagram of sub-circuit connections of a shift register in an embodiment of the present disclosure
  • FIG5 is a schematic flow chart of a driving method of a shift register in an embodiment of the present disclosure
  • FIG6 is a schematic diagram of the structure of a gate driving circuit in an embodiment of the present disclosure.
  • a shift register specifically includes: an input subcircuit 1 , a control subcircuit 2 , and an output subcircuit 3 .
  • the input sub-circuit 1 is coupled to the signal input terminal, the first clock signal terminal and the first node, and is configured to charge and reset the first node under the control of the first clock signal terminal.
  • the input signal ESTV is connected to the input subcircuit 1 via the above-mentioned signal input terminal.
  • the input subcircuit 1 is also coupled to the first clock signal terminal and the first node.
  • the above-mentioned first node includes the node N1 and the node N5 in FIG. 2 .
  • the fifth transistor M05 is turned on. If the input signal ESTV is at a high level, the charging function of the first node is realized. If the input signal ESTV is at a low level, the reset function of the first node is realized.
  • the output subcircuit 3 is coupled to the first power supply terminal, the second power supply terminal, the first node, the second node and the signal output terminal, and is configured to determine the potential of the signal output terminal by the first power supply terminal or the second power supply terminal under the control of the first node and the second node.
  • the turning on and off of the ninth transistor M09 is controlled by the first node N1
  • the turning on and off of the tenth transistor M10 is controlled by the signal at the fourth node N4.
  • the low-level signal is transmitted to the gate of the tenth transistor M10 through the fourth transistor M04 and then stored in the third capacitor C3.
  • the tenth transistor M10 is turned on, and the second power supply signal VGH reaches the signal output terminal through the tenth transistor M10, so that the signal output terminal outputs a high level.
  • the input signal ESTV is at a high level
  • the first clock signal ECK is at a high level
  • the second clock signal ECB is at a low level
  • the fifth transistor M05, the second transistor M02 and the sixth transistor M06 are all turned off
  • the first transistor M01 and the fourth transistor M04 are all turned on
  • the first node N1 and the second node N2 remain unchanged, therefore, the ninth transistor M09 and the eighth transistor M08 are still in the off state
  • the third transistor M03 remains turned on
  • the low level of the second clock signal ECB is bootstrapped and output through the third transistor M03 and the first capacitor C1, so that the output level can reach the level of the first power signal VGL
  • the level of the above-mentioned first power signal VGL is transmitted to the gate of the tenth transistor M10 through the fourth transistor M04 (i.e., through the fourth node N4), and is stored in the third capacitor C3, the low level of the fourth node N4 turns on the tenth transistor M10,
  • the input signal ESTV is at a high level
  • the second clock signal ECB is at a high level
  • the first clock signal ECK is at a low level
  • the second transistor M02, the first transistor M01 and the fourth transistor M04 are all turned off
  • the fifth transistor M05 and the sixth transistor M06 are turned on
  • the first node N1 is written with a high level through the fifth transistor M05
  • the second node N2 is written with a low level through the sixth transistor M06.
  • the states of the first node N1 and the second node N2 are still consistent with the previous stage. Therefore, the ninth transistor M09 and the eighth transistor M08 are still in the off state, and the third transistor M03 remains on.
  • the fourth transistor M04 is turned off. Therefore, the state of the fourth node N4 remains unchanged from the previous stage, the tenth transistor M10 is still turned on, and the second power supply signal VGH reaches the signal output end through the tenth transistor M10, so that the signal output end is still at a high level.
  • Step 201 In the signal hold output stage, the input sub-circuit controls the first node to be in a hold state according to the signals at the input signal terminal and the first clock signal terminal, and the control sub-circuit controls the second node to be in a hold state by the first power supply terminal or the second power supply terminal under the control of the first clock signal terminal, the second clock signal terminal and the signal input terminal, so that the signal output terminal outputs a delayed hold signal.
  • the circuits where the first node and the second node are located are in a maintained state, so that the high level and the low level contained in the input signal ESTV cannot be output, thereby achieving the purpose of delayed output.
  • the time length of the delayed output of the signal output end is the time length of the delayed output.
  • Step 202 In the high-level signal output stage, the input subcircuit controls the first node to be in the cut-off state according to the signals at the input signal terminal and the first clock signal terminal, and the control subcircuit controls the second node to be in the on state by the first power supply terminal or the second power supply terminal under the control of the first clock signal terminal, the second clock signal terminal and the signal input terminal, so that the signal output terminal outputs a high-level signal.
  • the gate driving circuit may be configured in a liquid crystal display panel or an electroluminescent display panel, which is not limited here.
  • the first reference signal terminal VREF1 of each level of shift register SR(n) is coupled to the same DC signal terminal vdd
  • the second reference signal terminal VREF2 of each level of shift register SR(n) is coupled to the same DC signal terminal vss.
  • the first clock signal terminal CK1 of the 2k-1 level shift register and the second clock signal terminal CK2 of the 2k level shift register are coupled to the same clock terminal, i.e., the first clock signal terminal ck1
  • the second clock signal terminal CK2 of the 2k-1 level shift register and the first clock signal terminal CK1 of the 2k level shift register are coupled to the same clock terminal, i.e., the second clock signal terminal CK2; wherein k is a positive integer.
  • an embodiment of the present disclosure provides a display device, comprising the above-mentioned gate driving circuit.
  • the principle of solving the problem by the display device is similar to that of the aforementioned shift register, so the implementation of the display device can refer to the implementation of the aforementioned shift register, and the repeated parts will not be repeated here.
  • the display device provided in the embodiment of the present disclosure may also be any product or component with a display function, such as a tablet computer, a television, a display, a laptop computer, a digital photo frame, a navigator, etc.
  • a display function such as a tablet computer, a television, a display, a laptop computer, a digital photo frame, a navigator, etc.
  • Other essential components of the display device are well understood by those skilled in the art, and are not described in detail here, nor should they be used as limitations to the present disclosure.
  • a shift register in the embodiments of the present disclosure, a shift register, a driving method, a gate driving circuit and a display device are provided, wherein the shift register comprises: an input subcircuit coupled to a signal input terminal, a first clock signal terminal and a first node, and configured to charge and reset the first node under the control of the first clock signal terminal; a control subcircuit coupled to the first clock signal terminal, the second clock signal terminal, the signal input terminal, the first power supply terminal, the second power supply terminal and the second node, and configured to determine the potential of the second node by the first power supply terminal or the second power supply terminal under the control of the first clock signal terminal, the second clock signal terminal and the signal input terminal; an output subcircuit coupled to the first power supply terminal, the second power supply terminal, the first node, the second node and the signal output terminal, and configured to determine the potential of the signal output terminal by the first power supply terminal or the second power supply terminal under the control of the first node and the second node, thereby effectively reducing the number of
  • the embodiments of the present disclosure may be provided as methods, systems, or computer program product systems. Therefore, the present disclosure may take the form of a complete hardware embodiment, a complete software embodiment, or an embodiment combining software and hardware. Moreover, the present disclosure may take the form of a computer program product system implemented on one or more computer-usable storage media (including but not limited to disk storage, CD-ROM, optical storage, etc.) containing computer-usable program codes.
  • a computer-usable storage media including but not limited to disk storage, CD-ROM, optical storage, etc.
  • These computer program instructions may also be stored in a computer-readable memory that can direct a computer or other programmable data processing device to work in a specific manner, so that the instructions stored in the computer-readable memory produce a manufactured product including an instruction device that implements the functions specified in one or more processes in the flowchart and/or one or more boxes in the block diagram.
  • These computer program instructions may also be loaded onto a computer or other programmable data processing device so that a series of operational steps are executed on the computer or other programmable device to produce a computer-implemented process, whereby the instructions executed on the computer or other programmable device provide steps for implementing the functions specified in one or more processes in the flowchart and/or one or more boxes in the block diagram.

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Abstract

本公开涉及显示领域，公开了一种移位寄存器、驱动方法、栅极驱动电路及显示装置，该移位寄存器包括：输入子电路，与信号输入端、第一时钟信号端及第一节点耦接，在第一时钟信号端控制下，对第一节点进行充电与复位，控制子电路，与第一时钟信号端、第二时钟信号端、信号输入端、第一电源端和第二电源端及第二节点耦接，在第一时钟信号端、第二时钟信号端和信号输入端控制下，由第一电源端或第二电源端决定第二节点的电位，输出子电路，与第一电源端、第二电源端、第一节点、第二节点以及信号输出端耦接，在第一节点、第二节点的控制下，由第一电源端或第二电源端决定信号输出端的电位，减少了移位寄存器中的晶体管的数量，简化了电路连接关系。

Description

一种移位寄存器、驱动方法、栅极驱动电路及显示装置 技术领域
本公开涉及显示技术领域，提供了一种移位寄存器、驱动方法、栅极驱动电路及显示装置。
背景技术
目前，集成于显示面板上的低温多晶硅(Low Temperature Poly-Silicon，LTPS)移位寄存电路一般都能实现如下功能：利用N型晶体管实现高电平脉冲信号的移位输出，利用P型晶体管实现低电平脉冲信号的移位输出。相应的，有机发光二极管(Organic Light Emitting Diode，OLED)的移位寄存电路需要利用P型晶管构建高电平移位寄存电路，同时还要能实现输出脉宽的可调节，因此，有关OLED的移位寄存电路构建更加复杂，并且，电路布局会占用较大的空间，不利于相关显示装置的边框的窄化。
发明内容
本公开实施例提供一种移位寄存器、驱动方法、栅极驱动电路及显示装置，用以简化电路连接关系，进而优化移位寄存器的电路的布局。
本公开提供的具体技术方案如下：
第一方面，本公开实施例提供了一种移位寄存器，包括：
输入子电路，与信号输入端、第一时钟信号端以及第一节点耦接，被配置为在第一时钟信号端的控制下，对第一节点进行充电与复位；
控制子电路，与第一时钟信号端、第二时钟信号端、信号输入端、第一电源端和第二电源端以及第二节点耦接，被配置为在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端决定第二节点的电位；
输出子电路，与第一电源端、第二电源端、第一节点、第二节点以及信 号输出端耦接，被配置为在第一节点、第二节点的控制下，由第一电源端或者第二电源端决定信号输出端的电位。
可选地，控制子电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
第一晶体管的栅极与第二时钟信号端耦接，第一晶体管的第一极与第二电源端耦接，第一晶体管的第二极与第二晶体管的第一极耦接；
第二晶体管的第二极与第三晶体管的栅极耦接，第二晶体管的栅极与信号输入端耦接；
第三晶体管的第一极与第二时钟信号端耦接，第三晶体管的第二极与第四晶体管的第一极耦接；
第四晶体管的栅极与第二时钟信号端耦接。
可选地，输入子电路包括第五晶体管；
第五晶体管的栅极与第一时钟信号端耦接，第五晶体管的第一极与信号输入端耦接，第五晶体管的第二极与第一节点耦接。
可选地，控制子电路还包括第六晶体管；
第六晶体管的栅极与第一时钟信号端耦接，第六晶体管的第一极与第一电源端耦接，第六晶体管的第二极与第三晶体管的栅极耦接。
可选地，控制子电路还包括第一电容；
第一电容的第一端与第三晶体管的栅极耦接，第一电容的第二端与第三晶体管的第二极耦接。
可选地，输出子电路包括第七晶体管、第八晶体管和第二电容；
第七晶体管的栅极与第一电源端耦接，第七晶体管的第一极与第五晶体管的第二极耦接，第七晶体管的第二极与第八晶体管的栅极耦接；
第八晶体管的第一极与第一电源端耦接，第八晶体管的第二极与信号输出端耦接；
第二电容的第一端与第八晶体管的栅极耦接，第二电容的第二端与信号输出端耦接。
可选地，输出子电路还包括第九晶体管、第十晶体管和第三电容；
第九晶体管的栅极与第七晶体管的第一极耦接，第九晶体管的第一极与第二电源端耦接，第九晶体管的第二极与第十晶体管的栅极耦接；
第十晶体管的第一极与信号输出端耦接，第十晶体管的第二极与第二电源端耦接；
第三电容的第一端与第十晶体管的栅极耦接，第三电容的第二端与第二电源端耦接。
第二方面，本公开实施例还提供了一种上述移位寄存器的驱动方法，包括：
信号保持输出阶段，输入子电路根据输入信号端与第一时钟信号端的信号，控制第一节点处于维持状态，控制子电路在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端控制第二节点处于维持状态，以使信号输出端输出延迟保持信号；
高电平信号输出阶段，输入子电路根据输入信号端与第一时钟信号端的信号，控制第一节点处于截止状态，控制子电路在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端控制第二节点处于导通状态，以使信号输出端输出高电平信号；
低电平信号输出阶段，输入子电路根据输入信号端与第一时钟信号端的信号，控制第一节点处于导通状态，控制子电路在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端控制第二节点处于截止状态，以使信号输出端输出低电平信号。
第三方面，一种栅极驱动电路，包括多个级联的上述移位寄存器；
第一极移位寄存器的输入信号端被配置为与帧起始信号端耦接；
每相邻两个移位寄存器中，下一级移位寄存器的输入信号端被配置为与上一级移位寄存器的输出端耦接。
第四方面，一种显示装置，包括上述的栅极驱动电路。
本公开有益效果如下：
综上所述，本公开实施例中，提供的一种移位寄存器、驱动方法、栅极驱动电路及显示装置，该移位寄存器包括：输入子电路，与信号输入端、第一时钟信号端以及第一节点耦接，被配置为在第一时钟信号端的控制下，对第一节点进行充电与复位，控制子电路，与第一时钟信号端、第二时钟信号端、信号输入端、第一电源端和第二电源端以及第二节点耦接，被配置为在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端决定第二节点的电位，输出子电路，与第一电源端、第二电源端、第一节点、第二节点以及信号输出端耦接，被配置为在第一节点、第二节点的控制下，由第一电源端或者第二电源端决定信号输出端的电位，从而有效减少了移位寄存器中的晶体管的数量，进而简化了电路连接关系，优化了移位寄存器的电路的布局。
本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
此处所说明的附图用来提供对本公开的进一步理解，构成本公开的一部分，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。在附图中：
图1为本公开实施例中一种移位寄存器的子电路连接示意图；
图2为本公开实施例中一种移位寄存器的结构示意图；
图3为本公开实施例中另一种移位寄存器的结构示意图；
图4为本公开实施例中移位寄存器对应的信号时序图；
图5为本公开实施例中一种移位寄存器的驱动方法的流程示意图；
图6为本公开实施例中的栅极驱动电路的结构示意图；
图7为本公开实施例中的栅极驱动电路的仿真模拟图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开技术方案的一部分实施例，而不是全部的实施例。基于本公开文件中记载的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开技术方案保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够使用除了在这里图示或描述的那些以外的顺序实施。
相关技术中使用P型晶体管来构建发光控制移位寄存器，上述移位寄存器可以实现高电平移位和高电平脉宽调节，但为了实现移位寄存器脉冲信号的移位输出，上述移位寄存器的电路中采用的晶体管数量较多，电路连接关系复杂且布局空间占用较大，非常不利于显示边框的窄化。
下面结合附图对本公开优选的实施方式进行详细说明。
参阅图1所示，本公开实施例中，一种移位寄存器具体包括：输入子电路1、控制子电路2和输出子电路3。
输入子电路1，与信号输入端、第一时钟信号端以及第一节点耦接，被配置为在第一时钟信号端的控制下，对第一节点进行充电与复位。
参阅图2所示，在具体实施时，输入信号ESTV经上述信号输入端接入输入子电路1，同时，输入子电路1还与第一时钟信号端以及第一节点耦接，需要进行说明的是，上述第一节点包括图2中的节点N1和节点N5，当第一时钟信号ECK为低电平时，第五晶体管M05开启，如果输入信号ESTV为高电平，则实现对第一节点的充电功能，如果输入信号ESTV为低电平，则实现对第一节点的复位功能。具体的，第一时钟信号ECK经上述第一时钟信号端接入输入子电路1，即输入子电路1受第一时钟信号ECK的控制。上述输入子电路1包括第五晶体管M05，第五晶体管M05的栅极与第一时钟信号端 耦接，第五晶体管M05的第一极与信号输入端耦接，第五晶体管M05的第二极与第一节点N1耦接。
在具体实施时，上述第一时钟信号ECK作用于第五晶体管M05的栅极，第一时钟信号ECK的信号电平的高低直接决定第五晶体管M05是处于开启状态还是截止状态。并且，第五晶体管M05的第一极与信号输入端耦接，即上述输入信号ESTV由第五晶体管M05的第一极接入输入子电路1，第五晶体管M05的第二极用于输出，具体的，第一节点N1用于表示第五晶体管M05的第二极的输出，上述第五晶体管M05的第二极与输出子电路3耦接，具体的，在上述第五晶体管M05的第二极与输出子电路3之间还设置有第七晶体管M07，在第七晶体管M07的第二极与信号输出端之间还设置有另一个第一节点N5，为了与节点N1区别开来，上述节点N5在后续的描述中称为第五节点N5。
需要补充说明的是，第一节点N1和第五节点N5都是移位寄存器中的虚拟节点，这个节点仅是为了方便对移位寄存器的结构和信号的传输进行描述，而针对移位寄存器的具体结构和信号的传输，可以根据移位寄存器中的各晶体管与电容之间的耦接方式来进行确定。
控制子电路2，与第一时钟信号端、第二时钟信号端、信号输入端、第一电源端和第二电源端以及第二节点耦接，被配置为在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端决定第二节点的电位。
为了实现ESTV信号的移位输出，本申请实施例中的控制子电路2基于第一时钟信号ECK、第二时钟信号ECB、信号输入端ESTV、第一电源信号VGL和第二电源信号VGH以及第二节点(如图2中的节点N2、节点N3和节点N4统称为第二节点)来进行控制，具体的，控制子电路分别与第一时钟信号端、第二时钟信号端、第一电源端和第二电源端耦接。
并且，本申请实施例中的控制子电路2采用较少个数的晶体管即可实现控制功能，具体的，控制子电路2包括第一晶体管M01、第二晶体管M02、 第三晶体管M03和第四晶体管M04，第一晶体管M01的栅极与第二时钟信号端耦接，第一晶体管M01的第一极与第二电源端耦接，第一晶体管M01的第二极与第二晶体管M02的第一极耦接，第二晶体管M02的第二极与第三晶体管M03的栅极耦接，第二晶体管M02的栅极与信号输入端耦接，第三晶体管M03的第一极与第二时钟信号端耦接，第三晶体管M03的第二极与第四晶体管M04的第一极耦接，第四晶体管M04的栅极与第二时钟信号端耦接。
在具体实施时，上述第一晶体管M01的开启与截止受第二时钟信号ECB的控制，上述第二晶体管M02的开启与截止受ESTV的控制，上述第三晶体管M03的开启与截止受第二节点N2的控制，上述第四晶体管M04的开启与截止受第二时钟信号ECB的控制。同样的，上述第二节点N2也是一个虚拟节点，为了便于区分上述第二节点中的节点N2、节点N3和节点N4，在后续的描述中将节点N3称为第三节点N3，该第三节点N3设置在第三晶体管M03与第四晶体管M04之间，将节点N4称为第四节点N4，该第四节点N4设置在第四晶体管M04与第十晶体管M10之间。
此外，还需要进行说明的是，控制子电路2还包括第六晶体管M06，第六晶体管M06的栅极与第一时钟信号端耦接，第六晶体管M06的第一极与第一电源端耦接，第六晶体管M06的第二极与第三晶体管M03的栅极耦接。
在具体实施时，上述第六晶体管M06的开启与截止受第一时钟信号ECK的控制，第六晶体管M06的第二极与第三晶体管M03的栅极之间通过上述第二节点N2相连接。
参阅图3所示，为了使第三晶体管M03输出的电平可以达到第一电源信号VGL，控制子电路2还包括第一电容C1，第一电容C1的第一端与第三晶体管M03的栅极耦接，第一电容C1的第二端与第三晶体管M03的第二极耦接。
在具体实施时，上述第一电容C1为自举电容，通过第一电容C1的自举作用能够使第三晶体管M03的开启程度尽可能的大，以便将第一电源信号VGL顺利的输出到第三节点N3。同样的，第三节点N3也是移位寄存器中的 虚拟节点。
输出子电路3，与第一电源端、第二电源端、第一节点、第二节点以及信号输出端耦接，被配置为在第一节点、第二节点的控制下，由第一电源端或者第二电源端决定信号输出端的电位。
本申请实施例中，移位寄存器的高低电平信号的输出是通过输出子电路3实现的。
为了输出低电平信号，输出子电路3包括第七晶体管M07、第八晶体管M08和第二电容C2，第七晶体管M07的栅极与第一电源端耦接，第七晶体管M07的第一极与第五晶体管M05的第二极耦接，第七晶体管M07的第二极与第八晶体管M08的栅极耦接，第八晶体管M08的第一极与第一电源端耦接，第八晶体管M08的第二极与信号输出端耦接，第二电容C2的第一端与第八晶体管M08的栅极耦接，第二电容C2的第二端与信号输出端耦接。
在具体实施时，上述第七晶体管M07的开启与截止受第一电源信号VGL的控制，上述第八晶体管M08的开启与截止受第七晶体管M07的第二极的输出信号(即第五节点N5处的信号)的控制。由于，信号输出端通过第八晶体管M08被下拉为低电平，在信号输出端的电位下降过程中，信号输出端的电位下降通过上述第二电容C2将第八晶体管M08的栅极耦合得更低，从而使信号输出端的电位下降更快，形成正向反馈。
为了输出高电平，输出子电路3还包括第九晶体管M09、第十晶体管M10和第三电容C3，第九晶体管M09的栅极与第七晶体管M07的第一极耦接，第九晶体管M09的第一极与第二电源端耦接，第九晶体管M09的第二极与第十晶体管M10的栅极耦接，第十晶体管M10的第一极与信号输出端耦接，第十晶体管M10的第二极与第二电源端耦接，第三电容C3的第一端与第十晶体管M10的栅极耦接，第三电容C3的第二端与第二电源端耦接。
在具体实施时，上述第九晶体管M09的开启与截止受第一节点N1的控制，上述第十晶体管M10的开启与截止受第四节点N4处的信号的控制。为了顺利的输出高电平信号，也即保障第十晶体管M10尽可能的开启，低电平 信号在通过第四晶体管M04传输到第十晶体管M10的栅极后，保存于第三电容C3，在第三电容C3的作用下，第十晶体管M10开启，第二电源信号VGH通过第十晶体管M10到达信号输出端，从而使信号输出端输出高电平。
需要进行说明的是，上述输入子电路1、控制子电路2和输出子电路3中各自包括的晶体管的类型相同。
优选地，上述晶体管的类型为P型晶体管，本申请实施例中，以P型晶体管来进行具体说明，P型晶体管在高电平信号作用下截止，在低电平信号作用下导通。在另一些实施例中，上述晶体管的类型也可以为N型晶体管，N型晶体管在高电平信号作用下导通，在低电平信号作用下截止。当采用N型晶体管来实现移位寄存器的输出时过程类似，这里不再赘述。
参阅图4所示为移位寄存器对应的信号时序图，下面结合图4来讲述下移位寄存器的工作过程。需要说明的是，下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0是逻辑电平，其仅是为了更好的解释本公开实施例的具体工作过程，而不是在具体实施时施加在各晶体管的栅极上的电压。
在时序1阶段，输入信号ESTV为高电平，第二时钟信号ECB为高电平，第一时钟信号ECK为低电平，第五晶体管M05、第六晶体管M06开启，第二晶体管M02、第一晶体管M01、第四晶体管M04截止，输入信号ESTV的高电平通过第五晶体管M05、第七晶体管M07写入到第二电容C2中，第一节点N1和第五节点N5均为高电平，因此，第九晶体管M09和第八晶体管M08均截止，同时，第六晶体管M06开启，第一电源信号VGL的低电平通过第六晶体管M06将第二节点N2下拉为低电平，第三晶体管M03开启，第三节点N3被写为高电平，第四晶体管M04截止，第四节点N4保持上一阶段的高电平状态，第十晶体管M10截止，由于，第十晶体管M10和第八晶体管M08都截止，因此，电路输出维持上一阶段的状态，保持不变。
在时序2阶段，输入信号ESTV为高电平，第一时钟信号ECK为高电平，第二时钟信号ECB为低电平，第五晶体管M05、第二晶体管M02和第六晶体管M06均截止，第一晶体管M01和第四晶体管M04均开启，第一节点N1、 第二节点N2均维持不变，因此，第九晶体管M09、第八晶体管M08仍然处于截止状态，第三晶体管M03保持开启，第二时钟信号ECB的低电平通过第三晶体管M03和第一电容C1自举输出，使得输出的电平可以达到第一电源信号VGL的电平，上述第一电源信号VGL的电平通过第四晶体管M04(即通过第四节点N4)传输到第十晶体管M10的栅极，并保存于第三电容C3，第四节点N4的低电平使第十晶体管M10开启，第二电源信号VGH通过第十晶体管M10到达信号输出端，从而信号输出端完成高电平的输出。
在时序3阶段，输入信号ESTV为高电平，第二时钟信号ECB为高电平，第一时钟信号ECK为低电平，第二晶体管M02、第一晶体管M01和第四晶体管M04均截止，第五晶体管M05和第六晶体管M06开启，第一节点N1通过第五晶体管M05写入高电平，第二节点N2通过第六晶体管M06写入低电平，第一节点N1、第二节点N2状态与上阶段仍然一致，因此，第九晶体管M09、第八晶体管M08仍然处于截止状态，第三晶体管M03保持开启，第二时钟信号ECB的高电平虽然通过第三晶体管M03写入到第三节点N3，但第四晶体管M04截止，因此，第四节点N4的状态维持上阶段不变，第十晶体管M10仍然开启，第二电源信号VGH通过第十晶体管M10到达信号输出端，从而信号输出端仍然为高电平。
在时序4阶段，输入信号ESTV为低电平，第二时钟信号ECB为低电平，第一时钟信号ECK为高电平，第五晶体管M05和第六晶体管M06均截止，第二晶体管M02、第一晶体管M01和第四晶体管M04均开启，第一节点N1维持不变，第九晶体管M09截止，由于，第二晶体管M02和第一晶体管M01开启，第二节点N2被写入高电平，第三晶体管M03截止，由于，第三晶体管M03、第九晶体管M09截止，第四节点N4维持原有状态不变，第十晶体管M10仍然开启，第二电源信号VGH通过第十晶体管M10到达信号输出端，从而信号输出端仍然为高电平。
在时序5阶段，输入信号ESTV为低电平，第一时钟信号ECK为低电平，第二时钟信号ECB为高电平，第五晶体管M05、第二晶体管M02和第六晶 体管M06开启，第一晶体管M01和第四晶体管M04均截止，输入信号ESTV的低电平通过第五晶体管M05写入并保存于第二电容C2中，第一节点N1成为低电平，因此，第九晶体管M09和第八晶体管M08开启，由于，第四晶体管M04截止，第九晶体管M09开启，第四节点N4被第九晶体管M09上拉为高电平并通过第三电容C3维持高电平，因此，第十晶体管M10截止，第五节点N5为低电平，第八晶体管M08开启，信号输出端通过第八晶体管M08被下拉为低电平，在信号输出端电位下降过程中，信号输出端的电位下降通过第二电容C2将第八晶体管M08的栅极耦合得更低，从而使信号输出端的电位下降更快，形成正向反馈，同时，在第五节点N5电位下降的同时，由于，第七晶体管M07的栅电位固定，第七晶体管M07会处于截止状态，使第八晶体管M08的低电平输出更加顺利。
至此，在下一个输入信号ESTV的高电平到来前，移位寄存器仍然会继续维持低电平输出，后续阶段不再累述。
基于同一发明构思，参阅图5所示，本公开实施例中提供了一种上述移位寄存器的驱动方法，包括：
步骤201：信号保持输出阶段，输入子电路根据输入信号端与第一时钟信号端的信号，控制第一节点处于维持状态，控制子电路在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端控制第二节点处于维持状态，以使信号输出端输出延迟保持信号。
在具体实施时，为了实现移位寄存器的移位输出，上述第一节点和第二节点所在的电路都处于维持状态，这样，输入信号ESTV中包含的高电平和低电平都无法输出，从而达到延迟输出的目的，信号输出端的延迟输出的时间长度即为延迟输出的时长。
步骤202：高电平信号输出阶段，输入子电路根据输入信号端与第一时钟信号端的信号，控制第一节点处于截止状态，控制子电路在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端控制第二节点处于导通状态，以使信号输出端输出高电平信号。
在具体实施时，为了实现移位寄存器的高电平信号的输出，通过控制子电路来控制第二节点所在的电路处于导通状态，同时，控制第一节点所在的电路处于截止状态，这样，在第二节点的作用下，信号输出端输出高电平信号。
步骤203：低电平信号输出阶段，输入子电路根据输入信号端与第一时钟信号端的信号，控制第一节点处于导通状态，控制子电路在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端控制第二节点处于截止状态，以使信号输出端输出低电平信号。
在具体实施时，为了实现移位寄存器的低电平信号的输出，通过控制子电路来控制第二节点所在的电路处于截止状态，同时，控制第一节点所在的电路处于导通状态，这样，在第一节点的作用下，信号输出端输出低电平信号。
基于同一发明构思，参阅图6所示，本公开实施例中提供了一种栅极驱动电路，包括多个级联的上述移位寄存器，第一极移位寄存器的输入信号端被配置为与帧起始信号端耦接，每相邻两个移位寄存器中，下一级移位寄存器的输入信号端被配置为与上一级移位寄存器的输出端耦接。
上述栅极驱动电路可以应被配置为液晶显示面板中，也可以应被配置为电致发光显示面板中，在此不作限定。
具体地，各级移位寄存器SR(n)的第一参考信号端VREF1均与同一直流信号端vdd耦接，各级移位寄存器SR(n)的第二参考信号端VREF2均与同一直流信号端vss耦接。第2k-1级移位寄存器的第一个时钟信号端CK1和第2k级移位寄存器的第二个时钟信号端CK2均与同一时钟端即第一个时钟信号端ck1耦接；第2k-1级移位寄存器的第二个时钟信号端CK2和第2k级移位寄存器的第一个时钟信号端CK1均与同一时钟端即第二个时钟端ck2耦接；其中，k为正整数。
参阅图7所示，以四个级联的上述移位寄存器来进行仿真，发现从第一级移位寄存器的输出Eout1、第二级移位寄存器的输出Eout2、第三级移位寄 存器的输出Eout3和第四级移位寄存器的输出Eout4的波形依次延迟，即实现了输入信号ESTV在各级移位寄存器中的依次延迟输出。
基于同一发明构思，本公开实施例中提供了一种显示装置，包括上述的栅极驱动电路。
该显示装置解决问题的原理与前述移位寄存器相似，因此该显示装置的实施可以参见前述移位寄存器的实施，重复之处在此不再赘述。
本公开实施例提供的上述显示装置也可以为平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
综上所述，本公开实施例中，提供的一种移位寄存器、驱动方法、栅极驱动电路及显示装置，该移位寄存器包括：输入子电路，与信号输入端、第一时钟信号端以及第一节点耦接，被配置为在第一时钟信号端的控制下，对第一节点进行充电与复位，控制子电路，与第一时钟信号端、第二时钟信号端、信号输入端、第一电源端和第二电源端以及第二节点耦接，被配置为在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端决定第二节点的电位，输出子电路，与第一电源端、第二电源端、第一节点、第二节点以及信号输出端耦接，被配置为在第一节点、第二节点的控制下，由第一电源端或者第二电源端决定信号输出端的电位，有效减少了移位寄存器中的晶体管的数量，进而简化了电路连接关系，优化了移位寄存器的电路的布局。
本领域内的技术人员应明白，本公开的实施例可提供为方法、系统、或计算机程序产品系统。因此，本公开可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本公开可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品系统的形式。
本公开是参照根据本公开的方法、设备(系统)、和计算机程序产品系统的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (10)

  1. 一种移位寄存器，其中，包括：
    输入子电路，与信号输入端、第一时钟信号端以及第一节点耦接，被配置为在所述第一时钟信号端的控制下，对所述第一节点进行充电与复位；
    控制子电路，与所述第一时钟信号端、第二时钟信号端、所述信号输入端、第一电源端和第二电源端以及第二节点耦接，被配置为在所述第一时钟信号端、所述第二时钟信号端和所述信号输入端的控制下，由所述第一电源端或者所述第二电源端决定所述第二节点的电位；
    输出子电路，与所述第一电源端、所述第二电源端、所述第一节点、所述第二节点以及信号输出端耦接，被配置为在所述第一节点、所述第二节点的控制下，由所述第一电源端或者所述第二电源端决定所述信号输出端的电位。
  2. 如权利要求1所述的移位寄存器，其中，所述控制子电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
    所述第一晶体管的栅极与所述第二时钟信号端耦接，所述第一晶体管的第一极与所述第二电源端耦接，所述第一晶体管的第二极与所述第二晶体管的第一极耦接；
    所述第二晶体管的第二极与所述第三晶体管的栅极耦接，所述第二晶体管的栅极与所述信号输入端耦接；
    所述第三晶体管的第一极与所述第二时钟信号端耦接，所述第三晶体管的第二极与所述第四晶体管的第一极耦接；
    所述第四晶体管的栅极与所述第二时钟信号端耦接。
  3. 如权利要求1所述的移位寄存器，其中，所述输入子电路包括第五晶体管；
    所述第五晶体管的栅极与所述第一时钟信号端耦接，所述第五晶体管的第一极与所述信号输入端耦接，所述第五晶体管的第二极与所述第一节点耦 接。
  4. 如权利要求1所述的移位寄存器，其中，所述控制子电路还包括第六晶体管；
    所述第六晶体管的栅极与所述第一时钟信号端耦接，所述第六晶体管的第一极与所述第一电源端耦接，所述第六晶体管的第二极与所述第三晶体管的栅极耦接。
  5. 如权利要求1所述的移位寄存器，其中，所述控制子电路还包括第一电容；
    所述第一电容的第一端与所述第三晶体管的栅极耦接，所述第一电容的第二端与所述第三晶体管的第二极耦接。
  6. 如权利要求1所述的移位寄存器，其中，所述输出子电路包括第七晶体管、第八晶体管和第二电容；
    所述第七晶体管的栅极与所述第一电源端耦接，所述第七晶体管的第一极与所述第五晶体管的第二极耦接，所述第七晶体管的第二极与所述第八晶体管的栅极耦接；
    所述第八晶体管的第一极与所述第一电源端耦接，所述第八晶体管的第二极与所述信号输出端耦接；
    所述第二电容的第一端与所述第八晶体管的栅极耦接，所述第二电容的第二端与所述信号输出端耦接。
  7. 如权利要求1所述的移位寄存器，其中，所述输出子电路还包括第九晶体管、第十晶体管和第三电容；
    所述第九晶体管的栅极与所述第七晶体管的第一极耦接，所述第九晶体管的第一极与所述第二电源端耦接，所述第九晶体管的第二极与所述第十晶体管的栅极耦接；
    所述第十晶体管的第一极与所述信号输出端耦接，所述第十晶体管的第二极与所述第二电源端耦接；
    所述第三电容的第一端与所述第十晶体管的栅极耦接，所述第三电容的 第二端与所述第二电源端耦接。
  8. 一种如权利要求1-7任一项所述的移位寄存器的驱动方法，其中，包括：
    信号保持输出阶段，输入子电路根据输入信号端与第一时钟信号端的信号，控制第一节点处于维持状态，控制子电路在第一时钟信号端、第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端控制第二节点处于维持状态，以使信号输出端输出延迟保持信号；
    高电平信号输出阶段，所述输入子电路根据所述输入信号端与所述第一时钟信号端的信号，控制所述第一节点处于截止状态，所述控制子电路在所述第一时钟信号端、所述第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端控制所述第二节点处于导通状态，以使所述信号输出端输出高电平信号；
    低电平信号输出阶段，所述输入子电路根据所述输入信号端与所述第一时钟信号端的信号，控制所述第一节点处于导通状态，所述控制子电路在所述第一时钟信号端、所述第二时钟信号端和信号输入端的控制下，由第一电源端或者第二电源端控制所述第二节点处于截止状态，以使所述信号输出端输出低电平信号。
  9. 一种栅极驱动电路，其中，包括多个级联的如权利要求1-7任一项所述的移位寄存器；
    第一极移位寄存器的输入信号端被配置为与帧起始信号端耦接；
    每相邻两个移位寄存器中，下一级移位寄存器的输入信号端被配置为与上一级移位寄存器的输出端耦接。
  10. 一种显示装置，其中，包括如权利要求9所述的栅极驱动电路。
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