CN115331603A - 栅极驱动电路、显示驱动器和显示面板 - Google Patents

Abstract

本发明公开了一种栅极驱动电路、显示驱动器和显示面板。栅极驱动电路包括级联的N级移位寄存模块，每个移位寄存模块包括：触发写入单元、第一控制单元和输出调节单元；所述第一控制单元与所述输出调节单元连接于第一节点；所述触发写入单元与所述输出调节单元连接于第二节点；所述输出调节单元配置为根据第一节点及第二节点的电位调节所述移位寄存模块的输出端的电位；第k级移位寄存模块的输出端与第k+1级移位寄存模块中触发写入单元的触发信号输入端电连接，第k级移位寄存模块的第一节点与第k+1级移位寄存模块中第一控制单元的节点控制信号输入端电连接。本发明能够解决栅极驱动电路结构复杂，使用元器件较多的问题。

Description

栅极驱动电路、显示驱动器和显示面板

技术领域

本发明涉及移位寄存器技术领域，尤其涉及一种栅极驱动电路、显示驱动器和显示面板。

背景技术

栅极驱动电路用于在显示面板中驱动像素电路，进而控制像素电路进行发光显示，在现代显示技术领域中有着重要的应用。

然而，现有的栅极驱动电路存在电路结构复杂，元器件较多的问题，进一步会使得栅极驱动电路占用显示面板较大的边框，限制了显示面板的进一步应用。

发明内容

本发明提供了一种栅极驱动电路、显示驱动器和显示面板，以解决栅极驱动电路结构复杂，使用元器件较多的问题。

根据本发明的一方面，提供了一种栅极驱动电路，包括级联的N级移位寄存模块，每个移位寄存模块包括：

触发写入单元、第一控制单元和输出调节单元；

所述第一控制单元与所述输出调节单元连接于第一节点；所述触发写入单元与所述输出调节单元连接于第二节点；

所述输出调节单元配置为根据第一节点及第二节点的电位调节所述移位寄存模块的输出端的电位；第k级移位寄存模块的输出端与第k+1级移位寄存模块中触发写入单元的触发信号输入端电连接，第k级移位寄存模块的第一节点与第k+1级移位寄存模块中第一控制单元的节点控制信号输入端电连接；

在第2k-1级移位寄存模块中，所述触发写入单元配置为根据第一时钟信号将其触发信号输入端的信号写入所述第二节点，所述第一控制单元配置为根据第二时钟信号将其节点控制信号输入端的信号写入所述第一节点；

在第2k级移位寄存模块中，所述触发写入单元配置为根据第二时钟信号将其触发信号输入端的信号写入所述第二节点，所述第一控制单元配置为根据第一时钟信号将其节点控制信号输入端的信号写入所述第一节点；其中，N≥2，N/2≥k≥1。

可选地，所述输出调节单元包括上拉子单元和下拉子单元；

所述上拉子单元的第一端接入第一电源信号，所述上拉子单元的控制端与对应的第一节点电连接，所述上拉子单元的第二端与所述下拉子单元的第一端电连接后作为对应的移位寄存模块的输出端；

所述下拉子单元的控制端与对应的第二节点电连接，所述下拉子单元的第二端接入第二电源信号。

可选地，所述输出调节单元还包括：

第一电容，所述第一电容的第一端与所述上拉子单元的第一端电连接，所述第一电容的第二端与所述上拉子单元的控制端电连接；

第k级移位寄存模块中第一电容的电容值大于第k+1级移位寄存模块中第一电容的电容值。

可选地，所述移位寄存模块还包括：

第二控制单元和耦合单元，所述耦合单元的第一端与所述第二控制单元的第一端电连接，所述耦合单元的第二端与对应的第二节点电连接；

在第2k-1级移位寄存模块中，所述第二控制单元配置为根据对应的第二节点的信号，将第二时钟信号写入所述耦合单元的第一端；

在第2k级移位寄存模块中，所述第二控制单元配置为根据对应的第二节点的信号，将第一时钟信号写入所述耦合单元的第一端。

可选地，第一级的移位寄存模块还包括电源引入单元和第三控制单元；

所述电源引入单元配置为根据第一时钟信号将第二电源信号写入所述第三控制单元的控制端；

所述第三控制单元配置为根据其控制端的信号将第二时钟信号写入对应的触发写入单元的节点控制信号输入端。

可选地，第一级的移位寄存模块还包括：第一反馈调节单元，配置为根据对应的第二节点的信号，将第一时钟信号写入所述第三控制单元的控制端。

可选地，第一级的栅极驱动模块还包括：第二反馈调节单元，配置为根据所述第三控制单元的控制端的信号，将第一电源信号写入所述耦合单元的第一端。

可选地，第一级的栅极驱动模块还包括：第三反馈调节单元，配置为根据所述第二节点的信号，将第一电源信号写入所述第一节点。

根据本发明的另一方面，提供了一种显示驱动器，所述显示驱动器包括级联的多个上述的栅极驱动电路。

根据本发明的另一方面，提供了一种显示面板，所述显示面板包括上述显示驱动器。

本发明实施例的技术方案，采用的栅极驱动电路包括级联的N级移位寄存模块，每个移位寄存模块包括：触发写入单元、第一控制单元和输出调节单元；所述第一控制单元与所述输出调节单元连接于第一节点；所述触发写入单元与所述输出调节单元连接于第二节点；所述输出调节单元配置为根据第一节点及第二节点的电位调节所述移位寄存模块的输出端的电位；第k级移位寄存模块的输出端与第k+1级移位寄存模块中触发写入单元的触发信号输入端电连接，第k级移位寄存模块的第一节点与第k+1级移位寄存模块中第一控制单元的节点控制信号输入端电连接。后级移位寄存模块对应的节点控制信号输入端均连接在前一级移位寄存模块的第一节点上，不需要额外设置其它模块，因而能够极大地降低栅极驱动电路的复杂性，减少所需要的元器件数量，进而减小栅极驱动电路的边框。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种栅极驱动电路的电路结构示意图；

图2为本发明实施例提供的又一种栅极驱动电路的电路结构示意图；

图3为本发明实施例提供的又一种栅极驱动电路的电路结构示意图；

图4为本发明实施例提供的又一种栅极驱动电路的电路结构示意图；

图5为本发明实施例提供的一种栅极驱动电路的时序图；

图6为本发明实施例提供的一种显示驱动器的电路结构示意图；

图7为本发明实施例提供的一种显示面板的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

图1为本发明实施例提供的一种栅极驱动电路的电路结构示意图，参考图1，栅极驱动电路包括级联的N级移位寄存模块10，每个移位寄存模块10包括：触发写入单元101、第一控制单元102和输出调节单元103；第一控制单元102与输出调节单元103连接于第一节点N1；触发写入单元101与输出调节单元103连接于第二节点N2；输出调节单元103配置为根据第一节点N1及第二节点N2的电位调节移位寄存模块的输出端的电位；第k级移位寄存模块的输出端与第k+1级移位寄存模块中触发写入单元101的触发信号输入端电连接，第k级移位寄存模块的第一节点N1与第k+1级移位寄存模块10中第一控制单元102的节点控制信号输入端电连接；在第2k-1级移位寄存模块10中，触发写入单元101配置为根据第一时钟信号ECK1将其触发信号输入端的信号写入第二节点N2，第一控制单元102配置为根据第二时钟信号ECK2将其节点控制信号输入端的信号写入第一节点；在第2k级移位寄存器中，触发写入单元101配置为根据第二时钟信号将其触发信号输入端的信号写入第二节点，第一控制单元102配置为根据第一时钟信号将其节点控制信号输入端的信号写入第一节点；其中，N≥2，N/2≥k≥1。

具体地，移位寄存模块10能够将其输入端的信号移位后由其输出端输出。在每个移位寄存模块10中，触发写入单元101的触发信号输入端作为移位寄存模块10的输入端，输出调节单元103的输出端作为移位寄存模块10的输出端。第一级移位寄存模块10的输入端输入的触发信号EIN经过第一级移位寄存模块10后输出第一移位信号EM1，第一移位信号EM1又作为第二级移位寄存模块10的触发信号，经过第二级移位寄存模块10后输出第二移位信号EM2；第一移位信号EM1和第二移位信号EM2对应为显示面板中的两行像素电路提供发光控制信号。当然，本实施例以一个栅极驱动电路包括两级移位寄存模块为例进行说明，在其它一些实施方式中，栅极驱动电路还可包含更多的移位寄存模块。输出调节单元103能够在第一节点N1和第二节点N2的调节下输出第一电源电压VGH或者第二电源电压VGL；例如当第一节点N1的电平为有效电平时，输出调节单元103输出第一电源电压VGH，当第二节点N2的电平为有效电平时，输出调节单元103输出第二电源电压VGL，通过第一控制单元102和触发写入单元101的控制，使得移位寄存模块能够将触发信号移位后输出，其中，第一电源电压VGH为高电平，第二电源电压VGL为低电平。本实施例的栅极驱动电路，最终输出的信号作为像素电路的发光控制信号，其有效电平为高电平，也即在一帧时间内，高电平的持续时间较短，低电平的持续时间较长。因而，第一节点N1上有效电平的持续时间相对于一帧的时间较短，第一级移位寄存器中需要将在一帧时间内的部分时钟周期时，将低电平信号输入到第一控制模块102的节点控制信号输入端，从而再经过第一控制模块102输入到第一节点N1。第一级移位寄存模块10中第一控制模块102的节点控制信号输入端，需要额外的模块(如第三控制单元103和电源引入单元，将在后续进行描述)才能够实现部分时钟周期内为低电平，其余周期内均为高电平；现有的移位寄存器在级联时每级移位寄存器均需要上述的第三控制模块和触发写入模块；而本实施例将第k+1级移位寄存模块10对应的节点控制信号输入端直接连接到第k级移位寄存模块的第一节点，由于第一节点的信号满足下一级移位寄存模块对应的节点控制信号输入端所需要的条件(也即低电平持续时间相对于高电平持续时间较短)，因而本实施例的方案，输出N个移位信号所需要的元器件少于现有的输出N个移位信号的栅极驱动电路所需要的元器件，因此，本实施例能够极大地降低栅极驱动电路的复杂性，减少所需要的元器件数量，进而减小栅极驱动电路的边框。

本实施例的技术方案，包括级联的N级移位寄存模块，每个移位寄存模块包括：触发写入单元、第一控制单元和输出调节单元；所述第一控制单元与所述输出调节单元连接于第一节点；所述触发写入单元与所述输出调节单元连接于第二节点；所述输出调节单元配置为根据第一节点及第二节点的电位调节所述移位寄存模块的输出端的电位；第k级移位寄存模块的输出端与第k+1级移位寄存模块中触发写入单元的触发信号输入端电连接，第k级移位寄存模块的第一节点与第k+1级移位寄存模块中第一控制单元的节点控制信号输入端电连接。后级移位寄存模块对应的节点控制信号输入端均连接在前一级移位寄存模块的第一节点上，不需要额外设置其它模块，因而能够极大地降低栅极驱动电路的复杂性，减少所需要的元器件数量，进而减小栅极驱动电路的边框。

可选地，图2为本发明实施例提供的又一种栅极驱动电路的电路结构示意图，参考图2，输出调节单元10包括上拉子单元和下拉子单元；上拉子单元的第一端接入第一电源信号VGH，上拉子单元的控制端与对应的第一节点电连接，上拉子单元的第二端与下拉子单元的第一端电连接后作为对应的移位寄存模块10的输出端；下拉子单元的控制端与对应的第二节点电连接，下拉子单元的第二端接入第二电源信号VGL。

具体地，上拉子单元和下拉子单元均可以是由晶体管构成，典型的均可以是由P型晶体管构成；当然在其它一些实施方式中也可以是N型晶体管。示例性地，如图2所示，以栅极驱动电路包括两级移位寄存模块为例，第一级移位寄存模块中，上拉子单元包括第一晶体管M1，下拉子单元包括第二晶体管M2，第一晶体管M1的第一极接入第一电源信号VGH，第一晶体管M1的第二极与第二晶体管M2的第一极电连接后作为第一级移位寄存模块的输出端，第一晶体管M1的控制极与对应的第一节点N1电连接；第二晶体管M2的第二极接入第二电源信号VGL，第二晶体管M2的控制极与对应的第二节点N2电连接。在第二级移位寄存模块中，上拉子单元包括第三晶体管M3，下拉子单元包括第四晶体管M4，第三晶体管M3的第一极接入第一电源信号VGH，第三晶体管M3的第二极与第四晶体管M4的第一极电连接后作为第二级移位寄存模块的输出端，第三晶体管M3的控制极与对应的第一节点电连接；第四晶体管M4的第二极接入第二电源电压VGL，第四晶体管M4的控制极与第二节点N2电连接。在每个移位寄存模块中，当第一节点N1为低电平时，上拉子单元导通，从而将第一电源信号VGH输出；当第二节点N2为低电平时，下拉子单元导通，从而将第二电源信号VGL输出。

优选地，如图2所示，输出调节单元还包括第一电容C1，第一电容C1的第一端与上拉子单元的第一端电连接，第一电容C1的第二端与上拉子单元的控制端电连接；第k级移位寄存模块中第一电容C1的电容值大于第k+1级移位寄存模块中第一电容C1的电容值。

具体地，第一电容C1用于维持第一节点N1的电位，使得第一节点N1的电位能够在较长时间内保持，从而保证上拉子模块保持关断或者保持导通状态。在本实施例中，第k级移位寄存模块的第一节点N1需要向第k+1级移位寄存模块的第一电容C1充电，因此，设置第k级移位寄存模块中第一电容C1的电容值大于第k+1级移位寄存模块中第一电容C1的电容值，可以保证每级移位寄存模块中的第一电容C1均能够充到足够的电压，保证对应的上拉子单元导通或者关断，因而可以级联更多的移位寄存模块。

示例性地，继续参考图2，在第一级移位寄存模块中，触发写入单元101包括第五晶体管M5，第五晶体管M5的第一极作为触发信号输入端，用于接入对应的触发信号EIN，第五晶体管M5的第二极与第二节点N2电连接，第五晶体管M5的控制极接入第一时钟信号ECK1；第一控制单元102包括第六晶体管M6，第六晶体管M6的第一极作为节点控制信号输入端，用于输入节点控制信号，第六晶体管M6的第二极与第一节点N1电连接，第六晶体管M6的控制极接入第二时钟信号ECK2。

在第二级移位寄存模块中，触发写入单元101包括第七晶体管M7，第七晶体管M7的第一极作为触发信号输入端，用于接入对应的触发信号，第七晶体管M7的第二极与第二节点N2电连接，第七晶体管M7的控制极接入第二时钟信号ECK2；第一控制单元102包括第八晶体管M8，第八晶体管M8的第一极作为节点控制信号输入端，与第一级移位寄存模块的第一节点电连接，第八晶体管M8的第二极与第一节点N1电连接，第八晶体管M8的控制极接入第一时钟信号ECK1。结合图1和图2，第一级的移位寄存模块还包括电源引入单元104和第三控制单元103；电源引入单元104配置为根据第一时钟信号ECK1将第二电源信号VGL写入第三控制单元103的控制端，第三控制单元103配置为根据其控制端的信号将第二时钟信号ECK2写入对应的触发写入单元的节点控制信号输入端。

具体地，电源引入单元104和第三控制单元103用于控制节点控制信号输入端的电位；示例性地电源引入单元104可包括第九晶体管M9，第九晶体管M9的第一极作为电源引入单元104的第一端，第九晶体管M9的第二极作为电源引入单元104的第二端，第九晶体管M9的控制极作为电源引入单元104的控制端；第三控制单元103包括第十晶体管M10和第二电容C2，第十晶体管M10的第一极作为第三控制单元103的第一端，第十晶体管M10的第二极作为第三控制单元103的第二端，第十晶体管M10的控制极作为第三控制单元103的控制端；第二电容C2的第一端与第十晶体管M10的控制极电连接，第二电容C2的第二端与第十晶体管M10的第二极电连接。

优选地，如图2所示，栅极驱动电路还可包括第十一晶体管M11、第十二晶体管M12和第十三晶体管M13；第九晶体管M9的第二极通过第十三晶体管M13与第十晶体管M10的控制极电连接；第五晶体管M5的第二极通过第十一晶体管M11与第二晶体管M2的控制极电连接；第七晶体管M7的第二极通过第十二晶体管M12与第四晶体管M4的控制极电连接。第十一晶体管M11、第十二晶体管M12和第十三晶体管M13均为常开晶体管，也即控制极均接第二电源信号VGL，均用于降低漏电流。

可选地，图3为本发明实施例提供的又一种栅极驱动电路的电路结构示意图，参考图3，移位寄存模块还包括：第二控制单元105和耦合单元106；耦合单元106的第一端与第二控制单元105的第一端电连接，耦合单元106的第二端与对应的第二节点N2电连接；在第2k-1级移位寄存模块中，第二控制单元105配置为根据对应的第二节点N2的信号，将第二时钟信号ECK2写入耦合单元106的第一端；在第2k级移位寄存模块中，第二控制单元105配置为根据对应的第二节点N2的信号，将第一时钟信号ECK1写入耦合单元106的第一端。

具体地，在第二节点N2的电平为低电平时，第二控制单元105导通，使得时钟信号周期性地经过耦合单元106耦合至第二节点N2。在时钟信号为低电平时，时钟信号将第二节点N2的电平进一步拉低，在时钟信号为高电平时，由于第二节点N2的电平为较低的电平，时钟信号的高电平部分不足以将第二节点N2拉高为高电平，也即此时第二节点N2仍为低电平。换句话说，通过设置第二控制单元105和耦合单元106，可以周期性地将第二节点N2的电平拉低，保证下拉子单元的打开程度更深。

示例性地，如图3所示，在第一级移位寄存模块中，第二控制单元105包括第十四晶体管M14，第十四晶体管M14的第一极作为第二控制单元105的第一端，第十四晶体管M14的第二极作为第二控制单元105的第二端，第十四晶体管M14的控制极作为第二控制单元105的控制端；耦合单元106包括第三电容C3，第三电容C3的第一端作为耦合单元106的第一端，第三电容C3的第二端作为耦合单元106的第二端。

在第二级移位寄存模块中，第二控制单元包括第十五晶体管M15，第十五晶体管M15的第一极作为第二控制单元105的第一端，第十五晶体管M15的第二极作为第二控制单元105的第二端，第十五晶体管M15的控制极作为第二控制单元105的控制端；耦合单元包括第四电容C4，第四电容C4的第一端作为耦合单元的第一端，第四电容C4的第二端作为耦合单元的第二端。

可选地，图4为本发明实施例提供的又一种栅极驱动电路的电路结构示意图，参考图4，第一级的移位寄存模块还包括：第一反馈调节单元107，配置为根据第二节点N2的信号，将第一时钟信号ECK1写入第三控制单元的控制端。第一反馈调节单元107可以用于在第二节点N2为低电平时，周期性地将高电平信号传输至第三控制单元的控制端，保证第三控制单元处于关断状态，进而使得第一控制单元的节点控制信号输入端为高电平信号。示例性地，第一反馈调节单元107包括第十六晶体管M16，第十六晶体管M16的第一极与第十晶体管M10的控制极电连接，第十六晶体管M16的第二极接入第一时钟信号ECK1，第十六晶体管M16的控制极与第二节点N2电连接。

可选地，继续参考图4，第一级的栅极驱动电路还包括：第二反馈调节单元108，配置为根据第三控制单元的控制端的信号，将第一电源信号VGH写入耦合单元的第一端。具体地，第二反馈调节单元108可以第三控制单元的控制极为低电平时，将高电平写入耦合单元，并使得第二节点N2保持为高电平，防止下拉子单元误导通。示例性地，第二反馈子模块108包括第十七晶体管M17，第十七晶体管M17的控制极与第十晶体管M10的控制极电连接，第十七晶体管M17的第二极与第三电容C3的第一极电连接，第十七晶体管M17的第一极接入第一电源信号VGH。

可选地，继续参考图4，第一级的移位寄存模块还包括第三反馈调节单元109，配置为根据第二节点N2的信号将第一电源信号写入第一节点N1。当第二节点N2为低电平时，第三反馈调节单元109将第一电源信号VGH写入第一节点N1，使得上拉子单元关断，也即通过设置第三反馈调节单元，可以保证下拉子模块导通时，上拉子模块关断，避免上拉子模块和下拉子模块同时导通而导致的输出错误。示例性地，第三反馈调节单元包括第十八晶体管M18，第十八晶体管M18的第一极接入第一电源信号VGH，第十八晶体管M18的第二极与第一节点N1电连接，第十八晶体管M18的第二极与第二节点N2电连接。

需要说明的是，本实施例提到的晶体管的第一极和第二极中，其中一个为晶体管的源极，另一个为晶体管的漏极，晶体管的控制极为晶体管的栅极。

示例性地，图5为本发明实施例提供的一种栅极驱动电路的时序图，图5与图4对应，结合图5和图4，对本发明实施例提供的栅极驱动电路的整体时序进行说明。其中，为了便于区分，第一级移位寄存模块中第一节点N1和第二节点N2分别为图5中的N1和N2，第二级移位寄存模块中的第一节点N1和第二节点N2分别为图5中的N8和N9。且定义第十晶体管M10控制极对应N3，第六晶体管M6的第一极对应N4，第五晶体管M5的第二极对应N5，第九晶体管M9的第二极对应N6。

在第一阶段T1，触发信号EIN为低电平，第一时钟信号ECK1为低电平，第二时钟信号ECK2为高电平；第五晶体管M5导通，N2电位为VGL-vth，N9保持前一阶段电平，仍保持为低电平；第十八晶体管M18导通，N1和N8均为高电平，第一晶体管M1和第三晶体管M3关断；EM1和EM2均为低电平。

在第二阶段T2，触发信号EIN为低电平，第一时钟信号ECK1为高电平，第二时钟信号ECK2为低电平，由于第十四晶体管M14导通，N2仍为低电平，则N9也为低电平，第十八晶体管M18导通，N1和N8均为高电平，第一晶体管M1和第三晶体管M3关断；EM1和EM2均为低电平。

在第三阶段T3，触发信号EIN为高电平，第一时钟信号ECK1为低电平，第二时钟信号ECK2为高电平；N2被触发信号EIN拉高，且由于N6为低电平，N3也为低电平，使得M10导通，N4仍保持高电平，也即此时第二晶体管M2和第一晶体管M1关断，EM1维持上一阶段的低电平输出；N8仍为高电平，第三晶体管M3关断，N9为低电平，使得第四晶体管M4导通，EM2仍为低电平。

在第四阶段T4，触发信号EIN为高电平，第一时钟信号ECK1为高电平，第二时钟信号ECK2为低电平，N1被写入低电平，N2保持高电平；N4被写入低电平，使得N1被写入低电平；但由于第八晶体管M8关断，使得N8保持上一阶段的电平，也即N8为高电平，EM1被第一晶体管M1拉高；此时N9被EM1拉高，第三晶体管M3和第四晶体管M4均关断，EM2维持低电平。

在第五阶段T5，触发信号EIN为高电平，第一时钟信号ECK1为低电平，第二时钟信号ECK2为高电平；N2和N9均被拉高，使得第二晶体管M2和第四晶体管M4关断；由于第六晶体管M6关断，第八晶体管M8导通，使得N1保持上一阶段电位，也即保持低电平，N8被写入低电平；在此阶段第一晶体管M1和第三晶体管M3导通，使得EM1和EM2均为高电平。并且可以通过配置不同移位寄存模块中第一电容C1的电容大小，使得N1和N8的电位均为负，保证相应的晶体管打开程度更深。

在第六阶段T6，触发信号EIN为高电平，第一时钟信号ECK1为高电平，第二时钟信号ECK2为低电平；N2和N9均被写入高电平；第八晶体管M8关断，此时N8保持低电平，使得第三晶体管M3导通，EM2仍为高电平；N4倍第十晶体管M10写入低电平，使得N1被N4写入低电平，进而使得第一晶体管M1也导通，EM1仍为高电平。

在第七阶段T7，触发信号EIN为低电平，第一时钟信号ECK1为低电平，第二时钟信号ECK2为高电平；N2被写入低电平，使得第二晶体管M2导通，EM1输出低电平；并且第十八晶体管M18导通，N1被拉高，进而使得N8也被拉高，第一晶体管M1和第三晶体管M3关断；由于第七晶体管M7关断，N9仍保持上一阶段电平，也即保持高电平，最终使得EM2仍保持上一阶段的输出，也即EM2仍为高电平。

在第八阶段T8，触发信号EIN为低电平，第一时钟信号ECK1为高电平，第二时钟信号ECK2为低电平；N2仍保持低电平，使得N5保持高电平；且N8没有低电平写入，仍保持高电平；此时第七晶体管M7导通，N9被拉低；最终使得第二晶体管M2和第四晶体管M4导通，第一晶体管M1和第三晶体管M3关断，EM1和EM3均为低电平。

在第九阶段T9，触发信号EIN为低电平，第一时钟信号ECK1为低电平，第二时钟信号ECK2为高电平；N2和N9写入低电平，则第十八晶体管M18导通，N1和N8均被写入高电平；此时第二晶体管M2和第四晶体管M4导通，第一晶体管M1和第三晶体管M3关断，EM1和EM3均为低电平。

第十阶段T10，触发信号EIN为低电平，第一时钟信号ECK1为高电平，第二时钟信号ECK2为低电平；第十四晶体管M14导通，N2仍为低电平，则N9也为低电平，第十八晶体管M18导通，N1和N8均为高电平，第一晶体管M1和第三晶体管M3关断；EM1和EM2均为低电平。

后续的阶段为第九阶段T9和第十阶段T10的循环，在此不再赘述。

综合图4和图5可知，本实施例的栅极驱动电路，能够输出两级发光控制信号，可以驱动两行像素电路。且采用了较少的元器件，因而可以简化电路结构，减小电路面积。

另外，需要说明的是，如需要调整移位寄存模块输出信号的脉宽，可以通过调整触发信号EIN的脉宽来实现。

本发明实施例还提供了一种显示驱动器，如图6所示，图6为本发明实施例提供的一种显示驱动器的电路结构示意图，显示驱动器201包括多个级联的栅极驱动电路2011，栅极驱动电路2011为本发明任意实施例提供的栅极驱动电路；其中，第n级栅极驱动电路的触发信号EIN由第n-1级栅极驱动电路的最后一级移位寄存模块的输出信号提供，n大于或等于2。

具体地，显示驱动器201能够应用于显示面板中，为显示面板中像素电路提供发光控制信号，因其包括本发明任意实施例提供的栅极驱动电路，因而也具有相同的有益效果，在此不再赘述。显示驱动器201可设置于显示面板的边框位置，优选地，显示面板可设置两个显示驱动器201，分别位于显示面板的两侧，从而降低显示面板显示区中信号线上的压降，提高显示均一性。本实施例中以每个栅极驱动电路均包括奇数个移位寄存模块为例，奇数级栅极驱动电路的第一时钟信号ECK1由第一时钟信号线CK1提供，奇数级栅极驱动电路的第二时钟信号ECK2由第二时钟信号线CK2提供；偶数级栅极驱动电路的第一时钟信号ECK1由第二时钟信号线CK2提供，偶数级栅极驱动电路的第二时钟信号ECK2由第一时钟信号线CK1提供。若栅极驱动电路包含偶数个移位寄存模块，则每一级移位寄存模块中的第一时钟信号ECK1均由第一时钟信号线CK1提供，第二时钟信号ECK2均由第二时钟信号线CK2提供。

本发明实施例还提供了一种显示面板，如图7所示，图7为本发明实施例提供的一种显示面板的结构示意图，参考图7，显示面板包括本发明任意实施例提供的显示驱动器201和n行像素电路PX；像素电路包括驱动模块、发光模块、数据写入模块、第一发光控制模块、第二发光控制模块及存储模块；驱动模块用于生成驱动电流，发光模块用于响应驱动电流；存储模块用于维持驱动模块控制端的电平；数据写入模块用于在数据写入阶段将数据信号写入驱动模块的控制端，第一发光控制模块和第二发光控制模块用于在发光阶段提供驱动电流的通路；显示驱动器用于提供像素电路所需要的的发光控制信号。

显示面板可以是手机、平板电脑、智能手表、MP3、MP4、智能头盔或者其它可穿戴设备，因其包括本发明任意实施例提供的显示驱动器，因而也具有相同的有益效果，在此不再赘述。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括级联的N级移位寄存模块，每个移位寄存模块包括：

触发写入单元、第一控制单元和输出调节单元；

所述第一控制单元与所述输出调节单元连接于第一节点；所述触发写入单元与所述输出调节单元连接于第二节点；

所述输出调节单元配置为根据第一节点及第二节点的电位调节所述移位寄存模块的输出端的电位；第k级移位寄存模块的输出端与第k+1级移位寄存模块中触发写入单元的触发信号输入端电连接，第k级移位寄存模块的第一节点与第k+1级移位寄存模块中第一控制单元的节点控制信号输入端电连接；

在第2k-1级移位寄存模块中，所述触发写入单元配置为根据第一时钟信号将其触发信号输入端的信号写入所述第二节点，所述第一控制单元配置为根据第二时钟信号将其节点控制信号输入端的信号写入所述第一节点；

在第2k级移位寄存模块中，所述触发写入单元配置为根据第二时钟信号将其触发信号输入端的信号写入所述第二节点，所述第一控制单元配置为根据第一时钟信号将其节点控制信号输入端的信号写入所述第一节点；其中，N≥2，N/2≥k≥1。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出调节单元包括上拉子单元和下拉子单元；

所述上拉子单元的第一端接入第一电源信号，所述上拉子单元的控制端与对应的第一节点电连接，所述上拉子单元的第二端与所述下拉子单元的第一端电连接后作为对应的移位寄存模块的输出端；

所述下拉子单元的控制端与对应的第二节点电连接，所述下拉子单元的第二端接入第二电源信号。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述输出调节单元还包括：

第一电容，所述第一电容的第一端与所述上拉子单元的第一端电连接，所述第一电容的第二端与所述上拉子单元的控制端电连接；

第k级移位寄存模块中第一电容的电容值大于第k+1级移位寄存模块中第一电容的电容值。

4.根据权利要求2所述的栅极驱动电路，其特征在于，所述移位寄存模块还包括：

第二控制单元和耦合单元，所述耦合单元的第一端与所述第二控制单元的第一端电连接，所述耦合单元的第二端与对应的第二节点电连接；

在第2k-1级移位寄存模块中，所述第二控制单元配置为根据对应的第二节点的信号，将第二时钟信号写入所述耦合单元的第一端；

在第2k级移位寄存模块中，所述第二控制单元配置为根据对应的第二节点的信号，将第一时钟信号写入所述耦合单元的第一端。

5.根据权利要求4所述的栅极驱动电路，其特征在于，第一级的移位寄存模块还包括电源引入单元和第三控制单元；

所述电源引入单元配置为根据第一时钟信号将第二电源信号写入所述第三控制单元的控制端；

所述第三控制单元配置为根据其控制端的信号将第二时钟信号写入对应的触发写入单元的节点控制信号输入端。

6.根据权利要求5所述的栅极驱动电路，其特征在于，第一级的移位寄存模块还包括：第一反馈调节单元，配置为根据对应的第二节点的信号，将第一时钟信号写入所述第三控制单元的控制端。

7.根据权利要求5所述的栅极驱动电路，其特征在于，第一级的栅极驱动模块还包括：第二反馈调节单元，配置为根据所述第三控制单元的控制端的信号，将第一电源信号写入所述耦合单元的第一端。

8.根据权利要求1所述的栅极驱动电路，其特征在于，第一级的栅极驱动模块还包括：第三反馈调节单元，配置为根据所述第二节点的信号，将第一电源信号写入所述第一节点。

9.一种显示驱动器，其特征在于，所述显示驱动器包括级联的多个如权利要求1-8任一项所述的栅极驱动电路。

10.一种显示面板，其特征在于，所述显示面板包括权利要求9所述的显示驱动器。

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