WO2024106938A1 - 터널링 전계 효과 트랜지스터 - Google Patents

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박재근
김민원
김지훈
김현준
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Definitions

  • the present invention relates to semiconductor devices, and more particularly to tunneling field effect transistors.
  • tunneling field effect transistors operate using tunneling between source-channel-drain without operation such as depletion or inversion of the channel region, so they have a low subthreshold swing. It is known to be suitable for low-power devices because it can implement .
  • tunneling field effect transistors may have the disadvantage of being somewhat complicated in the process, such as preventing alignment errors, as the source and drain must be doped with dopants of different conductivity types. Additionally, the tunneling field effect transistor may have the disadvantage of making it difficult to secure high on-current characteristics as the on-current is induced by tunneling.
  • the problem to be solved by the present invention is to provide a tunneling field effect transistor that exhibits high on-current characteristics while having a relatively simple manufacturing process.
  • the tunneling field effect transistor includes a semiconductor layer disposed on a substrate, a gate electrode disposed on or below the semiconductor layer and overlapping the semiconductor layer, and a source electrode and drain respectively connected to at least both sides of the semiconductor layer. Contains electrodes.
  • the semiconductor layer includes a first semiconductor region connected to the source electrode and a second semiconductor region connected to the drain electrode, and the bandgap of the first semiconductor region is smaller than the bandgap of the second semiconductor region.
  • the work function of the first semiconductor region may be greater than the work function of the second semiconductor region.
  • the first semiconductor region and the second semiconductor region have Si 1-x Ge x patterns (0 ⁇ x ⁇ 1), but the Si content of the second semiconductor region may be greater than that of the first semiconductor region.
  • the first semiconductor region has a Si 1-x Ge x pattern, and x may be 0.5 or more and 1 or less.
  • the second semiconductor region has a Si 1-x Ge x pattern, and x may be 0 or more and less than 0.5.
  • the gate electrode has a first gate region overlapping the first semiconductor region and a second gate region overlapping the second semiconductor region, and the metal pattern of the first gate region is compared to the metal pattern of the second gate region.
  • the work function can be large.
  • the first gate region may be a metal pattern with a work function of 4.4 to 4.7 eV
  • the second gate region may be a metal pattern with a work function of 4.1 to 4.4 eV.
  • the gate insulating film includes a first gate insulating film region overlapping the first semiconductor region and a second gate insulating film region overlapping the second semiconductor region, and the first gate insulating film region has a dielectric constant compared to the second gate insulating film region. It may be a larger insulating film.
  • the first gate insulating film region may be a high dielectric constant insulating film with a higher dielectric constant compared to the silicon oxide film
  • the second gate insulating film region may be a silicon oxide film or a low dielectric constant insulating film with a lower dielectric constant than the silicon oxide film.
  • the thickness of the first semiconductor region may be lower than that of the second semiconductor region.
  • one aspect of the present invention provides another embodiment of a tunneling field effect transistor.
  • the tunneling field effect transistor is disposed on a substrate and includes a semiconductor layer having a first semiconductor region and a second semiconductor region.
  • the band gap of the first semiconductor region is smaller than that of the second semiconductor region, and the work function of the first semiconductor region is greater than the work function of the second semiconductor region.
  • a gate electrode overlapping the semiconductor layer is disposed on or below the semiconductor layer.
  • a source electrode and a drain electrode are respectively connected to the first semiconductor region and the second semiconductor region.
  • the first semiconductor region has a source region of a first conductivity type in an area adjacent to the source electrode and a first channel region overlapping with the gate electrode, and the second semiconductor region has a second channel area in an area adjacent to the drain electrode. It has a conductive drain region and a second channel region overlapping with the gate electrode. In the on-state, the conduction band potential energy of the first channel region is equal to or greater than the conduction band potential energy of the second channel region.
  • the gate electrode has a first gate region overlapping the first semiconductor region and a second gate region overlapping the second semiconductor region, and the metal pattern of the first gate region is compared to the metal pattern of the second gate region.
  • the work function can be large.
  • the first semiconductor region and the second semiconductor region have Si 1-x Ge x patterns (0 ⁇ x ⁇ 1), but the Si content of the second semiconductor region may be greater than that of the first semiconductor region.
  • the first semiconductor region has a Si 1-x Ge x pattern, and x may be 0.5 or more and 1 or less.
  • the second semiconductor region has a Si 1-x Ge x pattern, and x may be 0 or more and less than 0.5.
  • the gate insulating film includes a first gate insulating film region overlapping the first semiconductor region and a second gate insulating film region overlapping the second semiconductor region, and the first gate insulating film region has a dielectric constant compared to the second gate insulating film region. It may be a larger insulating film.
  • the first gate insulating film region may be a high dielectric constant insulating film with a higher dielectric constant compared to the silicon oxide film
  • the second gate insulating film region may be a silicon oxide film or a low dielectric constant insulating film with a lower dielectric constant than the silicon oxide film.
  • FIG. 1 is a cross-sectional view of a tunneling field effect transistor according to an embodiment of the present invention.
  • FIGS. 2A and 2B are band diagrams of the semiconductor layer when the transistor shown in FIG. 1 is in an off state and an on state, respectively.
  • FIG. 3 is a perspective view showing a tunneling field effect transistor according to an embodiment of the present invention
  • FIG. 4 is a cross-sectional view taken along line II' of FIG. 1.
  • FIGS. 5A and 5B are band diagrams of the semiconductor layer when the transistor shown in FIG. 4 is in an off state and an on state, respectively.
  • Figure 6 is a cross-sectional view showing a tunneling field effect transistor according to an embodiment of the present invention.
  • Figure 7 is a cross-sectional view showing a tunneling field effect transistor according to an embodiment of the present invention.
  • FIGS. 8A to 8H are perspective views sequentially showing a method of manufacturing a semiconductor layer in the embodiments described with reference to FIGS. 1, 4, 6, and 7.
  • FIG. 1 is a cross-sectional view of a tunneling field effect transistor according to an embodiment of the present invention.
  • FIGS. 2A and 2B are band diagrams of the semiconductor layer when the transistor shown in FIG. 1 is in an off state and an on state, respectively.
  • a substrate 100 may be provided.
  • the substrate 100 may be a semiconductor substrate, a metal substrate, a glass substrate, or a flexible substrate.
  • the flexible substrate may be a polymer substrate, such as a polyethylene terephthalate (PET) or polyimide (PI) substrate. Elements for operation circuits, etc. may be formed on the substrate 100.
  • a protective layer 110 such as an insulating film, may be formed to cover the substrate or the device.
  • the protective layer 110 may be a silicon oxide film, a silicon nitride film, or a composite layer thereof.
  • a semiconductor layer 120 or a channel layer may be formed on the protective layer 110.
  • the semiconductor layer 120 may include a first semiconductor region 121 and a second semiconductor region 123 having different band gaps. Both the first semiconductor region 121 and the second semiconductor region 123 may be intrinsic semiconductor patterns.
  • the band gap of the first semiconductor region 121 may be smaller than that of the second semiconductor region 123. Additionally, the work function of the first semiconductor region 121 may be greater than that of the second semiconductor region 123. In this case, the conduction band potential energy of the second semiconductor region 123 is large compared to the conduction band potential energy of the first semiconductor region 121, so a conduction band offset may occur between the two.
  • the first semiconductor region 121 and the second semiconductor region 123 are Si 1-x Ge x patterns (0 ⁇ x ⁇ 1), but the second semiconductor region ( 123) may have a large Si content.
  • each of the first semiconductor region 121 and the second semiconductor region 123 has a single crystalline Si 1-x Ge x pattern, a polycrystalline Si 1-x Ge x pattern, or an amorphous Si 1-x Ge x pattern.
  • the pattern as an example, may be an epi-grown single crystalline Si 1-x Ge x pattern.
  • the first semiconductor region 121 has a Si 1-x Ge x pattern, where x is 0.5 or more. In other words, the content of Ge may be greater than the content of Si. Furthermore, x may be 0.9 or more and 1.
  • the first semiconductor region 121 may be a Ge pattern, specifically, a single crystalline Ge pattern, a polycrystalline Ge pattern, or an amorphous Ge pattern, for example, an epitaxially grown single crystalline Ge pattern.
  • the second semiconductor region 123 has a Si 1-x Ge x pattern, where x is less than 0.5. In other words, the Si content may be greater than the Ge content. Furthermore, x may be 0 or more and 0.1. When x is 0, the first semiconductor region 121 may be a Si pattern, specifically a single crystalline Si pattern, a polycrystalline Si pattern, or an amorphous Si pattern, for example, an epitaxially grown single crystalline Si pattern.
  • a gate insulating layer 130 may be disposed on the semiconductor layer 120.
  • the gate insulating film 130 may be a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, an aluminum oxynitride film, or a composite film thereof.
  • a gate electrode 140 overlapping with the semiconductor layer 120 may be formed on the gate insulating film 130.
  • the gate electrode 140 may be a metal pattern selected from Al, Cr, Cu, Ta, Ti, Mo, W, or alloys thereof.
  • An interlayer insulating film 150 may be formed on the gate electrode 140.
  • the interlayer insulating film 150 may be a silicon oxide film, a silicon nitride film, or a composite film thereof.
  • a source electrode 161 and a drain electrode are formed in the contact holes. (163) can be formed respectively. Accordingly, the source electrode 161 and the drain electrode 163 connected to at least both side surfaces of the semiconductor layer 120 can be formed, respectively.
  • the gap between the gate electrode 140 and the source electrode 161 may be narrower than the gap between the gate electrode 140 and the drain electrode 163. Let it happen. In this case, the on-state current of the transistor may increase while the ambipolar current may decrease.
  • the source electrode 161 may be a metal electrode having a large work function compared to the work function of the semiconductor layer 120, specifically, the first semiconductor region 121 connected thereto.
  • the source electrode 161 is made of nickel (Ni), iridium (Ir), or palladium (Pd) with a work function greater than Ge, for example, 5 eV or more. , may contain platinum (Pt).
  • a charge plasma of the first conductivity type that is, a hole plasma
  • a charge plasma of the first conductivity type that is, p A source region 121S of the type
  • the area overlapping the gate electrode 140 in the first semiconductor region 121 excluding the p-type source region 121S may be defined as the first channel region 121C.
  • the drain electrode 163 may be a metal electrode having a small work function compared to the work function of the semiconductor layer 120, specifically, the second semiconductor region 123 connected thereto.
  • the drain electrode 163 is made of hafnium (Hf), indium (In), or zirconium (Zr) with a work function smaller than that of Si, for example, 4.2 eV or less. , may contain thallium (Tl).
  • a charge plasma of a second conductivity type that is, an electron plasma
  • a drain region 123D of a second conductivity type that is, n-type
  • An area of the second semiconductor region 123 that overlaps the gate electrode 140 excluding the n-type drain region 123D may be defined as a second channel region 123C.
  • the p-type source region 121S and the n-type drain region 123D can be induced into a conductive region through charge plasma generation without impurity doping using ion implantation or the like.
  • the source region 121S is described as p-type and the drain region 123D is described as n-type, but this is not limited to this, and the source electrode 161 and the drain electrode 163 are made of a material having an appropriate work function.
  • the source region 121S into an n-type and the drain region 123D into a p-type. Accordingly, the source region 121S may be defined as a region having a first conductivity type, and the drain region 123D may be defined as a region having a second conductivity type opposite to the first conductivity type.
  • the gate electrode 140 is shown as being located on top of the semiconductor layer 120 and overlapping with the semiconductor layer 120, but the gate electrode 140 is not limited to this and the semiconductor layer ( It may be located below the semiconductor layer 120 and overlap the semiconductor layer 120.
  • the source electrode 163 and the drain electrode 161 are shown as disposed on the top of the semiconductor layer 120, but are not limited to this and the source electrode 163 and the drain electrode 161 are It may be disposed below the semiconductor layer 120.
  • the band gap of the first semiconductor region 121 is smaller than the band gap of the second semiconductor region 123, so that when the transistor is in the on state, the first channel is transmitted from the valence band of the source region 121S.
  • Band To Band Tunneling (BTBT) may be easier due to the conduction band of region 121C. As a result, the on-current may increase.
  • the band gap of the second semiconductor region 123 is relatively large, so that when the transistor is in an ambipolar state, the distance from the valence band of the second channel region 123C to the conduction band of the drain region 123D is increased.
  • Band To Band Tunneling (BTBT) can be suppressed.
  • the work function of the first semiconductor region 121 is that of the second semiconductor region 123. It may be greater than the work function.
  • the conduction band potential energy of the second channel region (123C) is large compared to the conduction band potential energy of the first channel region (121C), so a conduction band offset is created between the two. It can happen.
  • This conduction band offset may act as an on-current diffusion barrier and may be a factor in reducing the on-current. This can be solved through other embodiments described later.
  • FIG. 3 is a perspective view showing a tunneling field effect transistor according to an embodiment of the present invention
  • FIG. 4 is a cross-sectional view taken along line II' of FIG. 1.
  • FIGS. 5A and 5B are band diagrams of the semiconductor layer when the transistor shown in FIG. 4 is in an off state and an on state, respectively. This embodiment may be substantially the same as the embodiment described with reference to FIGS. 1, 2, and 3, except as described later.
  • the gate electrode 140 includes a first semiconductor region 121, specifically a first gate region 141 overlapping the first channel region 121C, and a first semiconductor region 121C.
  • 2 Semiconductor region 123 Specifically, it may include a second gate region 143 overlapping the second channel region 123C.
  • the interface where the first gate region 141 and the second gate region 143 are in contact with the interface where the first semiconductor region 121 and the second semiconductor region 123 are in contact will be aligned. You can.
  • the interface where the first semiconductor region 121 and the second semiconductor region 123 contact and the interface where the first gate region 141 and the second gate region 143 contact are in the same plane. can be located
  • Each of the metal pattern of the first gate region 141 and the metal pattern of the second gate region 143 is selected from Al, Cr, Cu, Ta, Ti, Mo, W, or an alloy thereof, under the following conditions: A metal pattern that satisfies these requirements can be selected.
  • the metal pattern of the first gate region 141 may have a greater work function than the metal pattern of the second gate region 143.
  • the first channel is formed by the charge plasma formed in the first channel region 121C and the second channel region 123C by the first gate region 141 and the second gate region 143, respectively.
  • the conduction band potential energy of the region 121C may be equal to or greater than the conduction band potential energy of the second channel region 123C. Accordingly, the conduction band offset (offset in FIG. 3B) generated between the first semiconductor region 121 and the second semiconductor region 123 can be alleviated or eliminated.
  • the work function of the metal pattern of the first gate region 141 is 0.2 to 0.4 eV, specifically about 0.5 to 0.35 eV, and more specifically 0.5 to 0.15 compared to the work function of the first semiconductor region 121. It can be as small as eV.
  • the first gate region 141 is a metal pattern with a work function of about 4.4 to 4.7 eV, specifically. It may be a W (work function: about 4.63 eV) pattern or a Ru (work function: about 4.7 eV) pattern.
  • the work function of the metal pattern of the second gate region 143 may be as small as 0.2 to 0.6 eV, specifically about 0.23 to 0.55 eV, and more specifically 0.5 to 0.54 eV compared to the work function of the second semiconductor region 123. there is.
  • the second semiconductor region 123 is a Si pattern with a work function of about 4.63 eV
  • the second gate region 143 is a metal pattern with a work function of about 4.1 to 4.4 eV, specifically. It may be an Al (work function: about 4.1 eV) pattern.
  • the metal pattern of the first gate region 141 has a greater work function than the metal pattern of the second gate region 143, the first semiconductor region 121 and the second semiconductor region 123 )
  • the conduction band offset (offset in Figure 3b) that was created between can be alleviated or eliminated. Accordingly, the on-state current can be improved compared to the embodiment described with reference to FIG. 1.
  • Figure 6 is a cross-sectional view showing a tunneling field effect transistor according to an embodiment of the present invention. This embodiment may be substantially the same as the embodiment described with reference to FIG. 4 except as described later.
  • the thickness of the first semiconductor region 121 may be smaller than the thickness of the second semiconductor region 123.
  • the first semiconductor region 121 not only can a high concentration of charge plasma be generated within the first semiconductor region 121, specifically, the source region 121S, by the source electrode 161, but also the first semiconductor region 121 below the first gate region 141.
  • Gate controllability of the first gate region 141 with respect to the 1 channel region 121C may be improved. Accordingly, the on-state current can be improved compared to the embodiment described with reference to FIG. 4.
  • Figure 7 is a cross-sectional view showing a tunneling field effect transistor according to an embodiment of the present invention. This embodiment may be substantially the same as the embodiment described with reference to FIG. 1 except as described later.
  • the gate insulating film 130 includes a first gate insulating film region 131 overlapping the first semiconductor region 121 and a second gate insulating film region 133 overlapping the second semiconductor region 123. It can be provided. Specifically, the interface where the first gate insulating film region 131 and the second gate insulating film region 133 are in contact is relative to the interface where the first semiconductor region 121 and the second semiconductor region 123 are in contact. It can be recognized. In one example, the interface where the first semiconductor region 121 and the second semiconductor region 123 contact and the interface where the first gate insulating layer region 131 and the second gate insulating layer region 133 contact are the same. It can be located within a plane.
  • the first gate insulating film region 131 may be formed of an insulating film with a higher dielectric constant than the second gate insulating film region 133.
  • the first gate insulating layer region 131 is a high dielectric constant insulating layer, that is, an insulating layer with a higher dielectric constant compared to the silicon oxide layer, and may be, for example, Al 2 O 3 or HfO 2 .
  • the second gate insulating film region 133 is a silicon oxide film or an insulating film with a lower dielectric constant compared to the silicon oxide film, and may be, for example, nanoporous silica, fluorinated silicate, or an organic film, or a polyimide or polymer film, for example.
  • the conduction band potential energy of the second channel region 123C may be lowered significantly compared to the first channel region 121C, thereby reducing the first channel region 121C.
  • the conduction band offset (offset in FIG. 3B) generated between the semiconductor region 121 and the second semiconductor region 123 can be alleviated or eliminated. Accordingly, the on-state current can be improved compared to the embodiment described with reference to FIG. 4.
  • FIGS. 8A to 8H are perspective views sequentially showing a method of manufacturing a semiconductor layer in the embodiments described with reference to FIGS. 1, 4, 6, and 7. This embodiment may be substantially the same as the embodiment described with reference to FIG. 1 except as described later.
  • a protective layer 110 may be provided on the substrate 100.
  • the preliminary semiconductor layer 127 is a Si 1-x Ge x layer, and the second semiconductor region 123 described with reference to FIG. 1 or described later It may be a layer having the same composition as.
  • the preliminary semiconductor layer 127 is a Si 1-x Ge x layer, where x is less than 0.5. In other words, the Si content may be greater than the Ge content.
  • x may be 0 or more and 0.1. When x is 0, the preliminary semiconductor layer 127 is a Si layer, and this state may correspond to a silicon-on-insulator (SOI) substrate.
  • SOI silicon-on-insulator
  • a mask film 129 may be provided on the preliminary semiconductor layer 127.
  • the mask layer 129 may be a silicon nitride layer.
  • an opening 129a may be formed in the mask layer 129 to expose the preliminary semiconductor layer 127.
  • Ge is deposited on the preliminary semiconductor layer 127 in the opening 129a and a Ge condensation method through heat treatment is used to deposit the preliminary semiconductor layer (127) in the opening 129a. 127) can be converted into a preliminary first semiconductor region 121P.
  • the Ge enrichment method deposits Ge on the Si 1- x Ge This is a technique in which the -x Ge You can. Accordingly, the preliminary first semiconductor region 121P is a Si 1-x Ge x layer, where x is 0.5 or more. In other words, the content of Ge may be greater than the content of Si. Furthermore, x may be 0.9 or more and 1. When x is 1, the first semiconductor region 121P may be a Ge layer.
  • the mask layer 129 may be removed to expose the preliminary semiconductor layer 127.
  • the thickness of the preliminary first semiconductor region 121P is shown to be lower than the thickness of the preliminary semiconductor layer 127. This may correspond to the embodiment described with reference to FIG. 6. However, it is not limited to this, and when various parameters are adjusted in the Ge enrichment method, the thickness of the first preliminary semiconductor region 121P and the thickness of the preliminary semiconductor layer 127 may be adjusted to be the same.
  • a photoresist pattern PR may be formed on the preliminary first semiconductor region 121P and the preliminary semiconductor layer 127.
  • the preliminary first semiconductor region 121P and the preliminary semiconductor layer 127 are patterned using the photoresist pattern PR as a mask, thereby forming the first semiconductor region 121P and the second semiconductor region.
  • a semiconductor layer (120 in FIGS. 1, 4, 6, and 7) composed of (123P) can be formed.
  • the photoresist pattern PR can be removed.
  • a gate insulating film (130 in FIGS. 1, 4, 6, and 7) and a gate electrode are formed on the semiconductor layer (120 in FIGS. 1, 4, 6, and 7).
  • interlayer insulating film (150 in FIGS. 1, 4, 6, and 7), source electrode (FIGS. 1, 4, 6, and 7) 7) and the drain electrode (163 in FIGS. 1, 4, 6, and 7) can be formed sequentially. At this time, this may mean that parts that are not specifically described can be formed using general semiconductor processes.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

터널링 전계 효과 트랜지스터를 제공한다. 상기 터널링 전계 효과 트랜지스터는 기판 상에 배치되고, 제1 반도체 영역과 제2 반도체 영역을 구비하는 반도체층을 포함한다. 상기 제1 반도체 영역의 밴드갭은 상기 제2 반도체 영역의 밴드갭 대비 작고, 상기 제1 반도체 영역의 일함수는 상기 제2 반도체 영역의 일함수 대비 크다. 상기 반도체층의 상부 또는 하부에 상기 반도체층에 중첩하는 게이트 전극이 배치된다. 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 소오스 전극 및 드레인 전극이 각각 접속한다. 상기 제1 반도체 영역은 상기 소오스 전극에 인접한 영역에서 제1 도전형의 소오스 영역 및 상기 게이트 전극과 중첩된 제1 채널 영역을 구비하고, 상기 제2 반도체 영역은 상기 드레인 전극에 인접한 영역에서 제2 도전형의 드레인 영역 및 상기 게이트 전극과 중첩된 제2 채널 영역을 구비한다. 온-상태에서, 제1 채널 영역의 전도대 포텐셜 에너지는 제2 채널 영역의 전도대 포텐셜 에너지와 같거가 크다.

Description

터널링 전계 효과 트랜지스터
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 터널링 전계 효과 트랜지스터에 관한 것이다.
일반적인 전계 효과 트랜지스터와는 달리 터널링 전계 효과 트랜지스터는 채널 영역의 공핍(depletion), 반전(inversion) 등의 동작없이 소오스-채널-드레인 간 터널링을 사용하여 동작하므로, 낮은 임계값 이하 기울기(subthreshold swing)를 구현할 수 있어 저전력소자에 적합한 것으로 알려져 있다.
그러나, 터널링 전계 효과 트랜지스터는 소오스와 드레인을 다른 도전형의 도펀트로 도핑해야 함에 따라, 정렬 에러 발생 방지 등 공정이 다소 복잡한 단점이 있을 수 있다. 또한, 터널링 전계 효과 트랜지스터는 터널링에 의해 온-전류가 유도됨에 따라 높은 온-전류 특성을 확보하기 어려운 단점 또한 있을 수 있다.
본 발명이 해결하고자 하는 과제는, 제조공정이 다소 간단하면서도 높은 온-전류 특성을 나타내는 터널링 전계 효과 트랜지스터를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 터널링 전계 효과 트랜지스터를 제공한다. 상기 터널링 전계 효과 트랜지스터는 기판 상에 배치된 반도체층, 상기 반도체층의 상부 또는 하부에 배치되고 상기 반도체층에 중첩하는 게이트 전극, 및 상기 반도체층의 적어도 양측 측면들과 각각 접속하는 소오스 전극 및 드레인 전극을 포함한다. 상기 반도체층은 상기 소오스 전극에 접속하는 제1 반도체 영역과 상기 드레인 전극에 접속하는 제2 반도체 영역을 구비하고, 상기 제1 반도체 영역의 밴드갭은 상기 제2 반도체 영역의 밴드갭 대비 작다. 상기 제1 반도체 영역은 상기 소오스 전극에 인접한 영역에서 제1 도전형의 전하 플라즈마 생성에 의해 유도된 제1 도전형의 소오스 영역 및 이를 제외한 영역인 제1 채널 영역을 구비하고, 상기 제2 반도체 영역은 상기 드레인 전극에 인접한 영역에서 제2 도전형의 전하 플라즈마 생성에 의해 유도된 제2 도전형의 드레인 영역 및 이를 제외한 영역인 제2 채널 영역을 구비한다.
상기 제1 반도체 영역의 일함수는 상기 제2 반도체 영역의 일함수 대비 클 수 있다. 상기 제1 반도체 영역과 상기 제2 반도체 영역은 Si1-xGex 패턴들(0≤x≤1)이되, 상기 제1 반도체 영역 대비 상기 제2 반도체 영역의 Si 함량이 더 클 수 있다. 상기 제1 반도체 영역은 Si1-xGex 패턴이되, x는 0.5 이상 1 이하일 수 있다. 상기 제2 반도체 영역은 Si1-xGex 패턴이되, x는 0 이상 0.5 미만일 수 있다.
상기 게이트 전극은 상기 제1 반도체 영역에 중첩된 제1 게이트 영역과 제2 반도체 영역에 중첩된 제2 게이트 영역을 구비하고, 상기 제1 게이트 영역의 금속 패턴은 상기 제2 게이트 영역의 금속 패턴 대비 일함수가 클 수 있다. 상기 제1 게이트 영역은 4.4 내지 4.7 eV의 일함수를 갖는 금속 패턴이고, 상기 제2 게이트 영역은 4.1 내지 4.4 eV의 일함수를 갖는 금속 패턴일 수 있다.
상기 게이트 절연막은 제1 반도체 영역에 중첩된 제1 게이트 절연막 영역과 상기 제2 반도체 영역에 중첩된 제2 게이트 절연막 영역을 구비하고, 상기 제1 게이트 절연막 영역은 상기 제2 게이트 절연막 영역 대비 유전율이 더 큰 절연막일 수 있다. 상기 제1 게이트 절연막 영역은 실리콘 산화막 대비 유전율이 큰 고유전율 절연막이고, 상기 제2 게이트 절연막 영역은 실리콘 산화막 혹은 실리콘 산화막 대비 유전율이 작은 저유전율 절연막일 수 있다.
상기 제1 반도체 영역의 두께는 상기 제2 반도체 영역의 두께 대비 낮을 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 터널링 전계 효과 트랜지스터의 다른 실시예를 제공한다. 상기 터널링 전계 효과 트랜지스터는 기판 상에 배치되고, 제1 반도체 영역과 제2 반도체 영역을 구비하는 반도체층을 포함한다. 상기 제1 반도체 영역의 밴드갭은 상기 제2 반도체 영역의 밴드갭 대비 작고, 상기 제1 반도체 영역의 일함수는 상기 제2 반도체 영역의 일함수 대비 크다. 상기 반도체층의 상부 또는 하부에 상기 반도체층에 중첩하는 게이트 전극이 배치된다. 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 소오스 전극 및 드레인 전극이 각각 접속한다. 상기 제1 반도체 영역은 상기 소오스 전극에 인접한 영역에서 제1 도전형의 소오스 영역 및 상기 게이트 전극과 중첩된 제1 채널 영역을 구비하고, 상기 제2 반도체 영역은 상기 드레인 전극에 인접한 영역에서 제2 도전형의 드레인 영역 및 상기 게이트 전극과 중첩된 제2 채널 영역을 구비한다. 온-상태에서, 제1 채널 영역의 전도대 포텐셜 에너지는 제2 채널 영역의 전도대 포텐셜 에너지와 같거가 크다.
상기 게이트 전극은 상기 제1 반도체 영역에 중첩된 제1 게이트 영역과 제2 반도체 영역에 중첩된 제2 게이트 영역을 구비하고, 상기 제1 게이트 영역의 금속 패턴은 상기 제2 게이트 영역의 금속 패턴 대비 일함수가 클 수 있다.
상기 제1 반도체 영역과 상기 제2 반도체 영역은 Si1-xGex 패턴들(0≤x≤1)이되, 상기 제1 반도체 영역 대비 상기 제2 반도체 영역의 Si 함량이 더 클 수 있다. 상기 제1 반도체 영역은 Si1-xGex 패턴이되, x는 0.5 이상 1 이하일 수 있다. 상기 제2 반도체 영역은 Si1-xGex 패턴이되, x는 0 이상 0.5 미만일 수 있다.
상기 게이트 절연막은 제1 반도체 영역에 중첩된 제1 게이트 절연막 영역과 상기 제2 반도체 영역에 중첩된 제2 게이트 절연막 영역을 구비하고, 상기 제1 게이트 절연막 영역은 상기 제2 게이트 절연막 영역 대비 유전율이 더 큰 절연막일 수 있다. 상기 제1 게이트 절연막 영역은 실리콘 산화막 대비 유전율이 큰 고유전율 절연막이고, 상기 제2 게이트 절연막 영역은 실리콘 산화막 혹은 실리콘 산화막 대비 유전율이 작은 저유전율 절연막일 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따르면, 제조공정이 다소 간단하면서도 높은 온-전류 특성을 나타내는 터널링 전계 효과 트랜지스터를 제공할 수 있다.
그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터를 단면도이다.
도 2a 및 도 2b는 도 1에 도시된 트랜지스터가 각각 오프 상태와 온 상태일 때 반도체층의 밴드다이어그램들이다.
도 3은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터를 나타낸 사시도이고, 도 4는 도 1의 절단선 I-I'를 따라 취해진 단면도이다.
도 5a 및 도 5b는 도 4에 도시된 트랜지스터가 각각 오프 상태와 온 상태일 때 반도체층의 밴드다이어그램들이다.
도 6은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터를 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터를 나타낸 단면도이다.
도 8a 내지 도 8h는 도 1, 도 4, 도 6, 및 도 7을 참조하여 설명하였던 실시예들에서 반도체층을 제조하는 방법을 순차적으로 나타낸 사시도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터를 단면도이다. 도 2a 및 도 2b는 도 1에 도시된 트랜지스터가 각각 오프 상태와 온 상태일 때 반도체층의 밴드다이어그램들이다.
도 1, 도 2a, 및 도 2b를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판, 금속 기판, 유리 기판, 또는 플렉시블 기판일 수 있다. 예를 들어, 상기 플렉시블 기판은 고분자 기판, 일 예로서 PET(polyethylene terephthalate) 또는 PI (polyimide) 기판일 수 있다. 상기 기판(100) 상에는 동작회로 등을 위한 소자들이 형성되어 있을 수 있다. 또한, 상기 기판 혹은 상기 소자를 덮는 절연막 등의 보호층(110)이 형성되어 있을 수 있다. 상기 보호층(110)은 실리콘 산화막, 실리콘 질화막, 혹은 이들의 복합층일 수 있다.
상기 보호층(110) 상에 반도체층(120) 혹은 채널층을 형성할 수 있다. 상기 반도체층(120)은 서로 다른 밴드갭을 가지는 제1 반도체 영역(121)과 제2 반도체 영역(123)을 구비할 수 있다. 상기 제1 반도체 영역(121)과 제2 반도체 영역(123)은 모두 진성 반도체 패턴들일 수 있다.
상기 제1 반도체 영역(121)의 밴드갭은 상기 제2 반도체 영역(123)의 밴드갭 대비 작을 수 있다. 또한, 상기 제1 반도체 영역(121)의 일함수는 상기 제2 반도체 영역(123)의 일함수 대비 클 수 있다. 이 경우, 상기 제1 반도체 영역(121) 전도대 포텐셜 에너지 대비 상기 제2 반도체 영역(123)의 전도대 포텐셜 에너지가 커서 이들 둘 사이에 전도대 오프셋(offset)이 발생할 수 있다.
상기 제1 반도체 영역(121)과 상기 제2 반도체 영역(123)은 Si1-xGex 패턴들(0≤x≤1)이되, 상기 제1 반도체 영역(121) 대비 상기 제2 반도체 영역(123)의 Si 함량이 클 수 있다. 또한, 상기 제1 반도체 영역(121)과 상기 제2 반도체 영역(123)의 각각은 단결정질 Si1-xGex 패턴, 다결정질 Si1-xGex 패턴, 또는 비정질 Si1-xGex 패턴, 일 예로서, 에피성장된 단결정질 Si1-xGex 패턴일 수 있다.
구체적으로, 상기 제1 반도체 영역(121)은 Si1-xGex 패턴이되, x는 0.5 이상 다시 말해서, Ge의 함량이 Si의 함량 대비 클 수 있다. 나아가, x는 0.9 이상 1일 수 있다. x가 1인 경우, 상기 제1 반도체 영역(121)은 Ge 패턴 구체적으로, 단결정질 Ge 패턴, 다결정질 Ge 패턴, 또는 비정질 Ge 패턴, 일 예로서, 에피성장된 단결정질 Ge 패턴일 수 있다.
상기 제2 반도체 영역(123)은 Si1-xGex 패턴이되, x는 0.5 미만 다시 말해서, Si의 함량이 Ge의 함량 대비 클 수 있다. 나아가, x는 0 이상 0.1일 수 있다. x가 0인 경우, 상기 제1 반도체 영역(121)은 Si 패턴 구체적으로, 단결정질 Si 패턴, 다결정질 Si 패턴, 또는 비정질 Si 패턴, 일 예로서, 에피성장된 단결정질 Si 패턴일 수 있다.
상기 반도체층(120) 상에 게이트 절연막(130)이 배치될 수 있다. 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 산질화막, 알루미늄 산화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다.
상기 게이트 절연막(130) 상에 상기 반도체층(120)에 중첩된 게이트 전극(140)을 형성할 수 있다. 상기 게이트 전극(140)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금 중에서 선택되는 금속 패턴일 수 있다.
상기 게이트 전극(140) 상에 층간절연막(150)을 형성할 수 있다. 상기 층간절연막(150)은 실리콘 산화막, 실리콘 질화막, 혹은 이들의 복합막일 수 있다. 상기 층간절연막(150) 내에 적어도 상기 반도체층(120)의 양측 단부들 즉, 양측 측면들과 이에 인접한 부분을 노출시키는 콘택홀들을 형성한 후, 상기 콘택홀들 내에 소오스 전극(161)과 드레인 전극(163)을 각각 형성할 수 있다. 이에 따라, 상기 반도체층(120)의 적어도 양측 측면들과 접속하는 상기 소오스 전극(161)과 상기 드레인 전극(163)을 각각 형성할 수 있다.
상기 층간절연막(150) 내에 콘택홀들을 형성할 때, 상기 게이트 전극(140)과 상기 소오스 전극(161) 사이의 간격은 상기 게이트 전극(140)과 상기 드레인 전극(163) 사이의 간격 대비 좁을 수 있도록 한다. 이 경우, 트랜지스터의 온 전류는 증가하면서도 앰비폴라 전류(ambipolar current)는 감소할 수 있다.
상기 소오스 전극(161)은 이에 접속하는 상기 반도체층(120) 구체적으로, 상기 제1 반도체 영역(121)의 일함수 대비 일함수가 큰 금속 전극일 수 있다. 상기 제1 반도체 영역(121)이 Ge 패턴인 경우 상기 소오스 전극(161)은 Ge보다 일함수가 큰, 일 예로서 일함수가 5 eV 이상인 니켈(Ni), 이리듐(Ir), 팔라듐(Pd), 플래티넘(Pt)를 함유할 수 있다. 이와 같이, 상기 제1 반도체 영역(121)과 상기 소오스 전극(161) 사이의 일함수의 차이로 인해, 상기 소오스 전극(161)에 인접한 상기 제1 반도체 영역(121) 내의 전자는 상기 소오스 전극(161)으로 이동할 수 있어, 상기 소오스 전극(161)에 인접한 상기 제1 반도체 영역(121) 내에 제1 도전형의 전하 플라즈마 즉, 정공 플라즈마(hole plasma)가 형성되어, 제1 도전형 다시 말해서 p형의 소오스 영역(121S)이 유도될 수 있다. 상기 제1 반도체 영역(121)에서 p형의 소오스 영역(121S)을 제외한 상기 게이트 전극(140)에 중첩된 영역은 제1 채널 영역(121C)으로 정의될 수 있다.
상기 드레인 전극(163)은 이에 접속하는 상기 반도체층(120) 구체적으로, 상기 제2 반도체 영역(123)의 일함수 대비 일함수가 작은 금속 전극일 수 있다. 상기 제2 반도체 영역(123)이 Si 패턴인 경우 상기 드레인 전극(163)은 Si보다 일함수가 작은, 일 예로서 일함수가 4.2 eV 이하인 하프늄(Hf), 인듐(In), 지르코늄(Zr), 탈륨(Tl)을 함유할 수 있다. 이와 같이, 상기 제2 반도체 영역(123)과 상기 드레인 전극(163) 사이의 일함수의 차이로 인해, 전자는 상기 드레인 전극(163)으로부터 상기 제2 반도체 영역(123)으로 이동할 수 있어, 상기 드레인 전극(163)에 인접한 상기 제2 반도체 영역(123) 내에 제2 도전형의 전하 플라즈마 즉, 전자 플라즈마(electron plasma)가 형성되어, 제2 도전형 다시 말해서 n형의 드레인 영역(123D)이 유도될 수 있다. 상기 제2 반도체 영역(123)에서 n형의 드레인 영역(123D)을 제외한 상기 게이트 전극(140)에 중첩된 영역은 제2 채널 영역(123C)으로 정의될 수 있다.
이와 같이, 상기 p형의 소오스 영역(121S)과 상기 n형의 드레인 영역(123D)은 이온 주입 등을 사용한 불순물 도핑없이 전하 플라즈마 생성을 통해 전도성 영역으로 유도될 수 있다. 위에서 상기 소오스 영역(121S)을 p형으로 상기 드레인 영역(123D)을 n형으로 설명하였으나, 이에 한정되지 않고, 상기 소오스 전극(161)과 상기 드레인 전극(163)을 적절한 일함수를 갖는 물질로 형성하여, 상기 소오스 영역(121S)을 n형으로 상기 드레인 영역(123D)을 p형으로 형성할 수도 있다. 따라서, 상기 소오스 영역(121S)은 제1 도전형을 갖는 영역이고 상기 드레인 영역(123D)은 제1 도전형과 반대되는 제2 도전형을 갖는 영역으로 정의될 수 있다.
이와 같이, 소오스 영역과 드레인 영역을 이온주입 등의 불순물 도핑이 아닌 소오스 전극과 드레인 전극과의 일함수 차이에 의한 전하 플라즈마 형성을 통해 전도성 영역으로 유도하는 것은, 이온주입 등의 불순물 도핑 대비 제조공정이 간단하면서도 결함생성이 억제되는 효과를 가져올 수 있다.
도 1에서, 상기 게이트 전극(140)은 상기 반도체층(120)의 상부에 위치하면서 상기 반도체층(120)과 중첩된 것으로 도시되었으나, 이에 한정되지 않고 상기 게이트 전극(140)은 상기 반도체층(120)의 하부에 위치하면서 상기 반도체층(120)과 중첩될 수도 있다. 또한, 상기 소오스 전극(163)과 상기 드레인 전극(161)은 상기 상기 반도체층(120)의 상부에 배치된 것으로 도시되었으나, 이에 한정되지 않고 상기 소오스 전극(163)과 상기 드레인 전극(161)은 상기 반도체층(120)의 하부에 배치될 수도 있다.
이상 설명한 바와 같이, 상기 제1 반도체 영역(121)의 밴드갭은 상기 제2 반도체 영역(123)의 밴드갭 대비 작아 트랜지스터가 온 상태일 때, 상기 소오스 영역(121S)의 가전자대로부터 제1 채널 영역(121C)의 전도대로 BTBT(Band To Band Tunneling)이 더 용이할 수 있다. 그 결과, 온 전류가 증대될 수 있다. 반면, 상기 제2 반도체 영역(123)의 밴드갭은 비교적 커서, 상기 트랜지스터가 엠비폴라 상태(ambipolar state)에 있을 때 제2 채널 영역(123C)의 가전자대로부터 드레인 영역(123D)의 전도대로의 BTBT(Band To Band Tunneling)은 억제될 수 있다.
다만, 상기 제1 반도체 영역(121)의 밴드갭이 상기 제2 반도체 영역(123)의 밴드갭 대비 작은 경우, 상기 제1 반도체 영역(121)의 일함수는 상기 제2 반도체 영역(123)의 일함수 대비 클 수 있는데, 이 경우, 앞서 설명한 바와 같이 상기 제1 채널 영역(121C) 전도대 포텐셜 에너지 대비 상기 제2 채널 영역(123C)의 전도대 포텐셜 에너지가 커서 이들 둘 사이에 전도대 오프셋(offset)이 발생할 수 있다. 이러한 전도대 오프셋(offset)은 온 전류 에너지 장벽(on-current diffusion barrier)으로 작용하여 온 전류를 저감시킬 수 있는 요인이 될 수 있다. 이는 후술하는 다른 실시예들을 통해 해결할 수 있다.
도 3은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터를 나타낸 사시도이고, 도 4는 도 1의 절단선 I-I'를 따라 취해진 단면도이다. 도 5a 및 도 5b는 도 4에 도시된 트랜지스터가 각각 오프 상태와 온 상태일 때 반도체층의 밴드다이어그램들이다. 본 실시예는 후술하는 것을 제외하고는 도 1, 도 2, 및 도 3을 참조하여 설명한 실시예와 실질적으로 동일할 수 있다.
도 3, 도 4, 도 5a, 및 도 5b를 참조하면, 게이트 전극(140)은 제1 반도체 영역(121) 구체적으로 제1 채널 영역(121C)에 중첩된 제1 게이트 영역(141)과 제2 반도체 영역(123) 구체적으로 제2 채널 영역(123C)에 중첩된 제2 게이트 영역(143)을 구비할 수 있다. 구체적으로, 상기 제1 반도체 영역(121)과 제2 반도체 영역(123)이 접촉하는 계면에 대해 상기 제1 게이트 영역(141)과 상기 제2 게이트 영역(143)이 접촉하는 계면은 얼라인될 수 있다. 일 예에서, 상기 제1 반도체 영역(121)과 제2 반도체 영역(123)이 접촉하는 계면과 상기 제1 게이트 영역(141)과 상기 제2 게이트 영역(143)이 접촉하는 계면은 동일 평면 내에 위치할 수 있다.
상기 제1 게이트 영역(141)의 금속 패턴과 상기 제2 게이트 영역(143)의 금속 패턴의 각각은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금 중에서 선택되되, 하기 조건들을 만족하는 금속 패턴으로 선택될 수 있다.
상기 제1 게이트 영역(141)의 금속 패턴은 상기 제2 게이트 영역(143)의 금속 패턴 대비 일함수가 클 수 있다. 이 경우, 상기 제1 게이트 영역(141)과 상기 제2 게이트 영역(143)에 의해 상기 제1 채널 영역(121C)과 제2 채널 영역(123C) 내에 각각 형성되는 전하 플라즈마에 의해, 제1 채널 영역(121C)의 전도대 포텐셜 에너지는 제2 채널 영역(123C) 의 전도대 포텐셜 에너지와 같거가 커질(혹은 높아질) 수 있다. 이에 따라, 상기 제1 반도체 영역(121)과 제2 반도체 영역(123) 사이에 생성되었던 전도대 오프셋(도 3b의 offset)이 완화되거나 제거될 수 있다.
일 예로서, 상기 제1 게이트 영역(141)의 금속 패턴의 일함수는 상기 제1 반도체 영역(121)의 일함수 대비 0.2 내지 0.4 eV, 구체적으로 약 0.5 내지 0.35 eV, 더욱 구체적으로 0.5 내지 0.15 eV 만큼 작을 수 있다. 일 예로서, 상기 제1 반도체 영역(121)이 약 4.75 eV의 일함수를 갖는 Ge 패턴인 경우 상기 제1 게이트 영역(141)은 약 4.4 내지 4.7 eV의 일함수를 갖는 금속 패턴, 구체적으로는 W (일함수 : 약 4.63 eV) 패턴 또는 Ru (일함수 : 약 4.7 eV) 패턴일 수 있다.
상기 제2 게이트 영역(143)의 금속 패턴의 일함수는 상기 제2 반도체 영역(123)의 일함수 대비 0.2 내지 0.6 eV, 구체적으로 약 0.23 내지 0.55 eV, 더욱 구체적으로 0.5 내지 0.54 eV 만큼 작을 수 있다. 일 예로서, 상기 제2 반도체 영역(123)이 약 4.63 eV의 일함수를 갖는 Si 패턴인 경우 상기 제2 게이트 영역(143)은 약 4.1 내지 4.4 eV의 일함수를 갖는 금속 패턴, 구체적으로는 Al (일함수 : 약 4.1 eV) 패턴일 수 있다.
이상 설명한 바와 같이, 상기 제1 게이트 영역(141)의 금속 패턴이 상기 제2 게이트 영역(143)의 금속 패턴 대비 일함수가 큰 경우, 상기 제1 반도체 영역(121)과 제2 반도체 영역(123) 사이에 생성되었던 전도대 오프셋(도 3b의 offset)이 완화되거나 제거될 수 있다. 이에 따라, 도 1을 참조하여 설명하였던 실시예 대비 온 전류가 향상될 수 있다.
도 6은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터를 나타낸 단면도이다. 본 실시예는 후술하는 것을 제외하고는 도 4를 참조하여 설명한 실시예와 실질적으로 동일할 수 있다.
도 6을 참조하면, 제1 반도체 영역(121)의 두께는 제2 반도체 영역(123)의 두께 대비 작을 수 있다. 이 경우, 상기 소오스 전극(161)에 의해 제1 반도체 영역(121) 구체적으로, 상기 소오스 영역(121S) 내에 고농도의 전하 플라즈마가 생성될 수 있을 뿐 아니라, 제1 게이트 영역(141) 하부의 제1 채널 영역(121C)에 대한 제1 게이트 영역(141)의 게이트 제어도(gate controllability)가 향상될 수 있다. 이에 따라, 도 4를 참조하여 설명하였던 실시예 대비 온 전류가 향상될 수 있다.
도 7은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터를 나타낸 단면도이다. 본 실시예는 후술하는 것을 제외하고는 도 1을 참조하여 설명한 실시예와 실질적으로 동일할 수 있다.
도 7을 참조하면, 게이트 절연막(130)은 제1 반도체 영역(121)에 중첩된 제1 게이트 절연막 영역(131)과 제2 반도체 영역(123)에 중첩된 제2 게이트 절연막 영역(133)을 구비할 수 있다. 구체적으로, 상기 제1 반도체 영역(121)과 제2 반도체 영역(123)이 접촉하는 계면에 대해 상기 제1 게이트 절연막 영역(131)과 상기 제2 게이트 절연막 영역(133)이 접촉하는 계면은 얼라인될 수 있다. 일 예에서, 상기 제1 반도체 영역(121)과 제2 반도체 영역(123)이 접촉하는 계면과 상기 제1 게이트 절연막 영역(131)과 상기 제2 게이트 절연막 영역(133)이 접촉하는 계면은 동일 평면 내에 위치할 수 있다.
상기 제1 게이트 절연막 영역(131)은 상기 제2 게이트 절연막 영역(133) 대비 유전율이 더 큰 절연막으로 형성될 수 있다. 일 예로서, 상기 제1 게이트 절연막 영역(131)은 고유전율 절연막 즉, 실리콘 산화막 대비 유전율이 큰 절연막으로 일 예로서, Al2O3 혹은 HfO2일 수 있다. 상기 제2 게이트 절연막 영역(133)은 실리콘 산화막 혹은 실리콘 산화막 대비 유전율이 작은 절연막으로 일 예로서, 나노포러스 실리카, 불화 실리케이트, 혹은 유기막 일 예로서 폴리이미드 혹은 고분자막일 수 있다. 이 경우, 게이트 전극(140)에 전압이 인가되어 트랜지스터가 온-상태가 되었을 때, 제1 채널 영역(121C) 대비 제2 채널 영역(123C)의 전도대 포텐셜 에너지가 더 많이 낮아질 수 있어 상기 제1 반도체 영역(121)과 제2 반도체 영역(123) 사이에 생성되었던 전도대 오프셋(도 3b의 offset)이 완화되거나 제거될 수 있다. 이에 따라, 도 4를 참조하여 설명하였던 실시예 대비 온 전류가 향상될 수 있다.
도 8a 내지 도 8h는 도 1, 도 4, 도 6, 및 도 7을 참조하여 설명하였던 실시예들에서 반도체층을 제조하는 방법을 순차적으로 나타낸 사시도들이다. 본 실시예는 후술하는 것을 제외하고는 도 1을 참조하여 설명한 실시예와 실질적으로 동일할 수 있다.
도 8a를 참조하면, 기판(100) 상에 보호층(110)이 제공될 수 있다. 상기 보호층(110) 상에 예비 반도체층(127) 일 예로서, 예비 반도체층(127)은 Si1-xGex층으로, 도 1을 참조하여 설명한 혹은 후술하는 제2 반도체 영역(123)과 동일 조성을 갖는 층일 수 있다. 구체적으로, 예비 반도체층(127)은 Si1-xGex층이되, x는 0.5 미만 다시 말해서, Si의 함량이 Ge의 함량 대비 클 수 있다. 나아가, x는 0 이상 0.1일 수 있다. x가 0인 경우, 상기 예비 반도체층(127)은 Si층으로, 이 상태는 SOI(silicon-on-insulator) 기판에 해당할 수 있다.
도 8b를 참조하면, 상기 예비 반도체층(127) 상에 마스크막(129)이 제공될 수 있다. 상기 마스크막(129)은 실리콘 질화막일 수 있다.
도 8c를 참조하면, 상기 마스크막(129) 내에 상기 예비 반도체층(127)을 노출시키는 개구부(129a)를 형성할 수 있다.
도 8d를 참조하면, 상기 개구부(129a) 내의 상기 예비 반도체층(127) 상에 Ge를 증착하고 열처리를 통한 Ge 농축(Ge condensation)법을 사용하여, 상기 개구부(129a) 내의 상기 예비 반도체층(127)을 예비 제1 반도체 영역(121P)으로 변환할 수 있다. 상기 Ge 농축법은 Si1-xGex층(0≤x<0.5) 상에 Ge을 증착하고 열처리를 하면 Ge이 Si1-xGex층(0≤x<0.5) 내로 확산되어 들어가면서 Si1-xGex층(0.5≤x≤1)이 형성되는 기법으로, Ge 증착두께, 열처리 온도와 시간을 조절하여 Si1-xGex층(0.5≤x≤1)의 Ge 농도 및 두께를 조절할 수 있다. 이에 따라, 상기 예비 제1 반도체 영역(121P)은 Si1-xGex 층이되, x는 0.5 이상 다시 말해서, Ge의 함량이 Si의 함량 대비 클 수 있다. 나아가, x는 0.9 이상 1일 수 있다. x가 1인 경우, 상기 제1 반도체 영역(121P)은 Ge층일 수 있다.
도 8e를 참조하면, 상기 마스크막(129)을 제거하여 상기 예비 반도체층(127)을 노출시킬 수 있다. 도면에서, 상기 예비 제1 반도체 영역(121P)의 두께를 상기 예비 반도체층(127)의 두께 대비 낮게 도시하였다. 이는 도 6을 참조하여 설명한 실시예에 대응할 수 있다. 그러나, 이에 한정되지 않고 Ge 농축법에서 여러 파라미터를 조절하는 경우 상기 예비 제1 반도체 영역(121P)의 두께와 상기 예비 반도체층(127)의 두께를 동일하게 조절할 수도 있다.
도 8f를 참조하면, 상기 예비 제1 반도체 영역(121P)과 상기 예비 반도체층(127) 상에 포토레지스트 패턴(PR)을 형성할 수 있다.
도 8g를 참조하면, 상기 포토레지스트 패턴(PR)을 마스크로 하여 상기 예비 제1 반도체 영역(121P)과 상기 예비 반도체층(127)을 패터닝하여, 제1 반도체 영역(121P)과 제2 반도체 영역(123P)으로 구성된 반도체층(도 1, 도 4, 도 6, 및 도 7의 120)을 형성할 수 있다.
도 8h를 참조하면, 상기 포토레지스트 패턴(PR)을 제거할 수 있다. 이 후, 도시되지는 않았지만, 상기 반도체층(도 1, 도 4, 도 6, 및 도 7의 120) 상에 게이트 절연막(도 1, 도 4, 도 6, 및 도 7의 130), 게이트 전극(도 1, 도 4, 도 6, 및 도 7의 140), 층간절연막(도 1, 도 4, 도 6, 및 도 7의 150), 소오스 전극(도 1, 도 4, 도 6, 및 도 7의 161)과 드레인 전극(도 1, 도 4, 도 6, 및 도 7의 163)을 순차적으로 형성할 수 있다. 이 때, 구체적으로 설명되지 않은 부분은 일반적인 반도체 공정을 사용하여 형성할 수 있음을 의미할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (17)

  1. 기판 상에 배치된 반도체층;
    상기 반도체층의 상부 또는 하부에 배치되고 상기 반도체층에 중첩하는 게이트 전극; 및
    상기 반도체층의 적어도 양측 측면들과 각각 접속하는 소오스 전극 및 드레인 전극을 포함하고,
    상기 반도체층은 상기 소오스 전극에 접속하는 제1 반도체 영역과 상기 드레인 전극에 접속하는 제2 반도체 영역을 구비하고, 상기 제1 반도체 영역의 밴드갭은 상기 제2 반도체 영역의 밴드갭 대비 작고,
    상기 제1 반도체 영역은 상기 소오스 전극에 인접한 영역에서 제1 도전형의 전하 플라즈마 생성에 의해 유도된 제1 도전형의 소오스 영역 및 이를 제외한 영역인 제1 채널 영역을 구비하고,
    상기 제2 반도체 영역은 상기 드레인 전극에 인접한 영역에서 제2 도전형의 전하 플라즈마 생성에 의해 유도된 제2 도전형의 드레인 영역 및 이를 제외한 영역인 제2 채널 영역을 구비하는, 터널링 전계 효과 트랜지스터.
  2. 청구항 1에 있어서,
    상기 제1 반도체 영역의 일함수는 상기 제2 반도체 영역의 일함수 대비 큰, 터널링 전계 효과 트랜지스터.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제1 반도체 영역과 상기 제2 반도체 영역은 Si1-xGex 패턴들(0≤x≤1)이되, 상기 제1 반도체 영역 대비 상기 제2 반도체 영역의 Si 함량이 더 큰, 터널링 전계 효과 트랜지스터.
  4. 청구항 3에 있어서,
    상기 제1 반도체 영역은 Si1-xGex 패턴이되, x는 0.5 이상 1 이하인, 터널링 전계 효과 트랜지스터.
  5. 청구항 3에 있어서,
    상기 제2 반도체 영역은 Si1-xGex 패턴이되, x는 0 이상 0.5 미만인, 터널링 전계 효과 트랜지스터.
  6. 청구항 2에 있어서,
    상기 게이트 전극은 상기 제1 반도체 영역에 중첩된 제1 게이트 영역과 제2 반도체 영역에 중첩된 제2 게이트 영역을 구비하고,
    상기 제1 게이트 영역의 금속 패턴은 상기 제2 게이트 영역의 금속 패턴 대비 일함수가 큰, 터널링 전계 효과 트랜지스터.
  7. 청구항 6에 있어서,
    상기 제1 게이트 영역은 4.4 내지 4.7 eV의 일함수를 갖는 금속 패턴이고,
    상기 제2 게이트 영역은 4.1 내지 4.4 eV의 일함수를 갖는 금속 패턴인, 터널링 전계 효과 트랜지스터.
  8. 청구항 2에 있어서,
    상기 게이트 절연막은 제1 반도체 영역에 중첩된 제1 게이트 절연막 영역과 상기 제2 반도체 영역에 중첩된 제2 게이트 절연막 영역을 구비하고,
    상기 제1 게이트 절연막 영역은 상기 제2 게이트 절연막 영역 대비 유전율이 더 큰 절연막인, 터널링 전계 효과 트랜지스터.
  9. 청구항 8에 있어서,
    상기 제1 게이트 절연막 영역은 실리콘 산화막 대비 유전율이 큰 고유전율 절연막이고,
    상기 제2 게이트 절연막 영역은 실리콘 산화막 혹은 실리콘 산화막 대비 유전율이 작은 저유전율 절연막인, 터널링 전계 효과 트랜지스터.
  10. 청구항 1에 있어서,
    상기 제1 반도체 영역의 두께는 상기 제2 반도체 영역의 두께 대비 낮은, 터널링 전계 효과 트랜지스터.
  11. 기판 상에 배치되고, 제1 반도체 영역과 제2 반도체 영역을 구비하되, 상기 제1 반도체 영역의 밴드갭은 상기 제2 반도체 영역의 밴드갭 대비 작고, 상기 제1 반도체 영역의 일함수는 상기 제2 반도체 영역의 일함수 대비 큰, 반도체층;
    상기 반도체층의 상부 또는 하부에 배치되고 상기 반도체층에 중첩하는 게이트 전극;
    상기 제1 반도체 영역 및 상기 제2 반도체 영역에 각각 접속하는 소오스 전극 및 드레인 전극을 포함하되,
    상기 제1 반도체 영역은 상기 소오스 전극에 인접한 영역에서 제1 도전형의 소오스 영역 및 상기 게이트 전극과 중첩된 제1 채널 영역을 구비하고, 상기 제2 반도체 영역은 상기 드레인 전극에 인접한 영역에서 제2 도전형의 드레인 영역 및 상기 게이트 전극과 중첩된 제2 채널 영역을 구비하고,
    온-상태에서, 제1 채널 영역의 전도대 포텐셜 에너지는 제2 채널 영역의 전도대 포텐셜 에너지와 같거가 큰, 터널링 전계 효과 트랜지스터.
  12. 청구항 11에 있어서,
    상기 게이트 전극은 상기 제1 반도체 영역에 중첩된 제1 게이트 영역과 제2 반도체 영역에 중첩된 제2 게이트 영역을 구비하고,
    상기 제1 게이트 영역의 금속 패턴은 상기 제2 게이트 영역의 금속 패턴 대비 일함수가 큰, 터널링 전계 효과 트랜지스터.
  13. 청구항 11 또는 청구항 12에 있어서,
    상기 제1 반도체 영역과 상기 제2 반도체 영역은 Si1-xGex 패턴들(0≤x≤1)이되, 상기 제1 반도체 영역 대비 상기 제2 반도체 영역의 Si 함량이 더 큰, 터널링 전계 효과 트랜지스터.
  14. 청구항 13에 있어서,
    상기 제1 반도체 영역은 Si1-xGex 패턴이되, x는 0.5 이상 1 이하인, 터널링 전계 효과 트랜지스터.
  15. 청구항 13에 있어서,
    상기 제2 반도체 영역은 Si1-xGex 패턴이되, x는 0 이상 0.5 미만인, 터널링 전계 효과 트랜지스터.
  16. 청구항 11에 있어서,
    상기 게이트 절연막은 제1 반도체 영역에 중첩된 제1 게이트 절연막 영역과 상기 제2 반도체 영역에 중첩된 제2 게이트 절연막 영역을 구비하고,
    상기 제1 게이트 절연막 영역은 상기 제2 게이트 절연막 영역 대비 유전율이 더 큰 절연막인, 터널링 전계 효과 트랜지스터.
  17. 청구항 16에 있어서,
    상기 제1 게이트 절연막 영역은 실리콘 산화막 대비 유전율이 큰 고유전율 절연막이고,
    상기 제2 게이트 절연막 영역은 실리콘 산화막 혹은 실리콘 산화막 대비 유전율이 작은 저유전율 절연막인, 터널링 전계 효과 트랜지스터.
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