WO2024095830A1 - 半導体装置 - Google Patents

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WO2024095830A1
WO2024095830A1 PCT/JP2023/038360 JP2023038360W WO2024095830A1 WO 2024095830 A1 WO2024095830 A1 WO 2024095830A1 JP 2023038360 W JP2023038360 W JP 2023038360W WO 2024095830 A1 WO2024095830 A1 WO 2024095830A1
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WO
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semiconductor chip
substrate
electrode layer
conductor
heat spreader
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PCT/JP2023/038360
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English (en)
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洋 江草
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住友電気工業株式会社
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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Definitions

  • Patent Document 1 A semiconductor device including a semiconductor element is known (see, for example, Patent Document 1).
  • the semiconductor device disclosed in Patent Document 1 includes a heat spreader, a semiconductor element fixed to the mounting surface of the heat spreader with a bonding material, and a sealing resin that covers the heat spreader and the semiconductor element.
  • the semiconductor device comprises a conductor, a semiconductor chip mounted on the conductor and electrically connected by a bonding material, a first substrate arranged at a distance from the conductor in the thickness direction of the semiconductor chip and having an insulating layer and an electrode layer, electronic components arranged on the first substrate and electrically connected to the electrode layer, and wiring electrically connecting the semiconductor chip and the electrode layer.
  • the first substrate When viewed in the thickness direction of the semiconductor chip, the first substrate has an area that overlaps with the conductor.
  • FIG. 1 is a schematic plan view of a semiconductor device according to a first embodiment.
  • FIG. 2 is a schematic plan view showing an enlarged portion of the semiconductor device shown in FIG.
  • FIG. 3 is a schematic cross-sectional view showing a part of the semiconductor device shown in FIG.
  • FIG. 4 is a schematic plan view of a semiconductor device according to the second embodiment.
  • FIG. 5 is a schematic plan view of a semiconductor device according to the third embodiment.
  • FIG. 6 is a schematic plan view showing an enlarged portion of a semiconductor device according to the fourth embodiment.
  • FIG. 7 is a schematic cross-sectional view showing a part of the semiconductor device shown in FIG.
  • one of the objectives is to provide a semiconductor device that can reduce inductance.
  • the inductance can be reduced.
  • a semiconductor chip is mounted on the conductor and electrically connected to the conductor by a bonding material, a first substrate arranged at a distance from the conductor in the thickness direction of the semiconductor chip and having a first electrode layer and a first insulating layer, an electronic component arranged on the first substrate and electrically connected to the first electrode layer, and wiring electrically connecting the semiconductor chip and the first electrode layer.
  • the first substrate When viewed in the thickness direction of the semiconductor chip, the first substrate has an area overlapping with the conductor.
  • a heat spreader is mounted on a substrate including an insulating layer and a conductive layer, and a semiconductor chip is mounted on the heat spreader.
  • the semiconductor chip and the conductive layer of the substrate are then wired together.
  • a bond tool when connecting wires, a bond tool is generally used.
  • multiple heat spreaders may be arranged side by side.
  • the distance between the heat spreaders will be narrowed, resulting in interference between the bond tool and the heat spreaders when connecting the wires. Therefore, a certain amount of width must be secured for the distance between the heat spreaders, and it is difficult to achieve a large heat dissipation effect.
  • the first substrate has an area that overlaps with the conductor, so that the length of the wiring electrically connecting the semiconductor chip and the first electrode layer can be shortened. This allows the path length of the current path to be shortened, and inductance to be reduced.
  • the conductor is used as a heat spreader, the conductor is disposed at a distance in the thickness direction of the first substrate and the semiconductor chip, so that the conductor does not interfere with the first substrate when it is expanded laterally. Therefore, by expanding and enlarging the conductor laterally, a greater heat dissipation effect can be obtained.
  • a frame body surrounding the conductor may be further provided.
  • the frame body may be provided with ribs that protrude towards the conductor when viewed in the thickness direction of the semiconductor chip.
  • the first substrate may be mounted on the ribs.
  • the frame body provided with ribs can be used to more reliably position the first substrate and the conductor with a gap in the thickness direction of the semiconductor chip.
  • mountability can be improved.
  • the electronic component may have an area that overlaps with the conductor when viewed in the thickness direction of the semiconductor chip. For example, if a capacitor that suppresses surges is used as the electronic component, the length of the wiring can be made shorter, thereby reducing inductance.
  • the semiconductor device includes: (4) A semiconductor chip mounted on the conductor and electrically connected by a bonding material, a first substrate arranged on the conductor and having a first electrode layer and a first insulating layer, an electronic component arranged on the first substrate and electrically connected to the first electrode layer, and wiring electrically connecting the semiconductor chip and the first electrode layer.
  • the length of the wiring electrically connecting the semiconductor chip and the first electrode layer can be shortened.
  • the length of the wiring can be shortened, which reduces inductance.
  • the first insulating layer may have a through hole penetrating in the thickness direction.
  • the first substrate may include a metal layer covering the wall surface surrounding the through hole and electrically connecting the conductor and the first electrode layer. In this way, the conductor and the first electrode layer can be made to have the same potential by the metal layer using the through hole. This configuration can reduce self-inductance more than a connection using a wire, thereby further reducing inductance.
  • the electronic component may include at least one of a capacitor, a resistor, and a diode. Such electronic components are effectively used to prevent damage to semiconductor devices, etc.
  • the conductor may include a heat spreader. This allows the heat generated by the semiconductor chip to be efficiently dissipated through the conductor. In addition, it makes it easier to spread the conductor laterally.
  • a second substrate including an electrode layer and an insulating layer may be further provided, which is disposed on the opposite side of the semiconductor chip to the heat spreader in the thickness direction of the semiconductor chip.
  • the heat spreader can be appropriately positioned using the second substrate. Therefore, heat spreaders with different electric potentials can be positioned in predetermined locations.
  • the first substrate may include a printed circuit board. This allows the electronic components to be pre-assembled on the printed circuit board before mounting, improving productivity.
  • the semiconductor chip may include a plurality of semiconductor chips constituting an upper arm and a plurality of semiconductor chips constituting a lower arm.
  • the upper arm and the lower arm may be connected in series.
  • Such a semiconductor device is effectively used, for example, as an inverter.
  • a plurality of semiconductor chips may be included. Electronic components may be attached to each of the plurality of semiconductor chips. In this way, the electronic components attached to the plurality of semiconductor chips can ensure proper operation and suppress failures.
  • Fig. 1 is a schematic plan view of the semiconductor device in the first embodiment.
  • Fig. 2 is a schematic plan view showing an enlarged view of a portion of the semiconductor device shown in Fig. 1.
  • Fig. 3 is a schematic cross-sectional view showing a portion of the semiconductor device shown in Fig. 2.
  • Fig. 3 is a schematic cross-sectional view taken along the line III-III in Fig. 2.
  • the semiconductor device 11a in the first embodiment includes a plurality of conductors, specifically two heat spreaders 12a (first heat spreader 12a), a heat spreader 12b (second heat spreader 12b), a frame 13 surrounding the two heat spreaders 12a and 12b, a P terminal 14a, an O terminal 14b, an N terminal 14c, and a plurality of semiconductor chips, specifically four semiconductor chips 15a (first semiconductor chip 15a), a semiconductor chip 15b (second semiconductor chip 15b), a semiconductor chip 15c (third semiconductor chip 15c), and a semiconductor chip 15d.
  • the first substrate 16a includes a first electrode layer 21a and a first insulating layer 22a that constitute a circuit pattern.
  • the first substrate 16b includes a first electrode layer 21b and a first insulating layer 22b that constitute a circuit pattern.
  • the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d are so-called vertical transistor chips, specifically, for example, metal-oxide-semiconductor field effect transistors (MOSFETs).
  • MOSFETs metal-oxide-semiconductor field effect transistors
  • the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d are transistor chips in which current flows in the thickness direction (Z direction).
  • the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d are switching elements.
  • the switching elements may be insulated gate bipolar transistors (IGBTs).
  • the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d are wide band gap semiconductor chips.
  • the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d each include a semiconductor layer made of SiC (silicon carbide).
  • the semiconductor layer may be made of, for example, Si (silicon) or GaN (gallium nitride).
  • the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d may also include a diode chip connected in reverse parallel to the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d.
  • the diode chip may be made of, for example, a Schottky barrier diode (SBD).
  • the semiconductor device 11a in the first embodiment also includes a second substrate 19, four gate terminals 23a (first gate terminal 23a), 23b (second gate terminal 23b), 23c (third gate terminal 23c), and 23d (fourth gate terminal 23d), and a plurality of wires 25a, 25b, 25c, 25d, 26a, 26b, 26c, 26d, 27a, 27b, 27c, and 27d.
  • the first gate terminal 23a is used to control the operation of the first semiconductor chip 15a.
  • the second gate terminal 23b is used to control the operation of the second semiconductor chip 15b.
  • the third gate terminal 23c is used to control the operation of the third semiconductor chip 15c.
  • the fourth gate terminal 23d is used to control the operation of the fourth semiconductor chip 15d.
  • the wiring of each wire will be described in detail later.
  • the frame 13 includes a plate-shaped support plate 31 and a side wall portion 32 that is provided to rise from the support plate 31.
  • the outer shape of the support plate 31 is a rectangle whose length in the X direction is longer than its length in the Y direction when viewed in the thickness direction of the support plate 31. That is, the outer shape of the frame 13 is a rectangle whose sides extending in the X direction are long sides and whose sides extending in the Y direction are short sides when viewed in the thickness direction, similar to the outer shape of the support plate 31.
  • the thickness direction of the support plate 31 is the Z direction, which is the same as the thickness direction of the semiconductor chips 15a and 15b described later.
  • the side wall portion 32 is fixed to the support plate 31 by, for example, an adhesive not shown.
  • the side wall portion 32 is arranged along the outer shape of the rectangular support plate 31 when viewed in the Z direction.
  • the side wall portion 32 includes a first wall portion 33 and a second wall portion 34 that are arranged at positions corresponding to a pair of long sides of the support plate 31 when viewed in the Z direction, and a third wall portion 35 and a fourth wall portion 36 that are arranged at positions corresponding to the corresponding short sides of the support plate 31. That is, the first wall 33 and the second wall 34 face each other in the Y direction, and the third wall 35 and the fourth wall 36 face each other in the X direction.
  • the space within the frame 13 formed by the support plate 31 and the sidewall 32 is filled with resin (not shown) as a sealing material.
  • resin (not shown) as a sealing material.
  • the type of resin selected may be, for example, epoxy resin, silicone gel, or urethane resin.
  • a terminal block may be provided for the P terminal 14a, O terminal 14b, and N terminal 14c that are exposed from the sealing material.
  • the semiconductor device 11a may be provided with a lid that is attached to the sidewall 32 and covers the sealing material.
  • the frame body 13 is provided with two ribs 39a (first rib 39a) and 39b (second rib 39b).
  • the first rib 39a and the second rib 39b each protrude to the inside of the frame body 13. That is, the first rib 39a and the second rib 39b each protrude to the first heat spreader 12a and the second heat spreader 12b, which are the conductor side, when viewed in the Z direction, which is the thickness direction of the first semiconductor chip 15a.
  • the first rib 39a and the second rib 39b are each provided on the first wall portion 33 with a gap in the X direction.
  • first rib 39a and the second rib 39b are each formed so as to protrude in the Y direction from the inner wall surface 37 of the first wall portion 33 toward the second wall portion 34.
  • the first rib 39a and the second rib 39b each protrude in a rectangular shape when viewed in the Z direction.
  • the first rib 39a overlaps with a part of the first heat spreader 12a when viewed in the Z direction.
  • the second rib 39b overlaps a portion of the second heat spreader 12b when viewed in the Z direction.
  • the first gate terminal 23a, the second gate terminal 23b, the third gate terminal 23c, and the fourth gate terminal 23d are each formed by bending a rod-shaped metal member.
  • the first gate terminal 23a, the second gate terminal 23b, the third gate terminal 23c, and the fourth gate terminal 23d are each attached to the first wall portion 33 with a gap in the X direction.
  • the first gate terminal 23a, the second gate terminal 23b, the third gate terminal 23c, and the fourth gate terminal 23d are each attached to the frame body 13 by insert molding.
  • the first gate terminal 23a is closest to the third wall portion 35, followed by the second gate terminal 23b, the third gate terminal 23c, and the fourth gate terminal 23d, which are closer to the fourth wall portion 36 in that order.
  • the first end of the first gate terminal 23a located on the inner side of the frame body 13 is disposed on the first rib 39a.
  • the first end of the second gate terminal 23b located on the inner side of the frame body 13 is disposed on the first rib 39a.
  • the first end of the third gate terminal 23c located on the inner side of the frame body 13 is disposed on the second rib 39b.
  • the first end of the fourth gate terminal 23d located on the inner side of the frame body 13 is disposed on the second rib 39b.
  • the P terminal 14a, the O terminal 14b, and the N terminal 14c are each a member called a bus bar, and are formed by bending a strip-shaped metal member.
  • the P terminal 14a, the O terminal 14b, and the N terminal 14c each have an area exposed to the outside of the frame body 13, and are used for electrical connection with the outside of the semiconductor device 11a.
  • the P terminal 14a and the N terminal 14c are attached to the third wall portion 35 with a gap in the Y direction.
  • the P terminal 14a is disposed on the side closer to the first wall portion 33, and the N terminal 14c is disposed on the side closer to the second wall portion 34.
  • the O terminal 14b is attached to the fourth wall portion 36.
  • the Y direction position where the P terminal 14a is attached and the Y direction position where the O terminal 14b is attached are aligned.
  • the P terminal 14a, the O terminal 14b, and the N terminal 14c may each be attached to the frame body 13 by insert molding when the resin frame body 13 is molded.
  • the first end of the P terminal 14a located on the inner side of the frame body 13 is joined to the first heat spreader 12a.
  • the P terminal 14a and the first heat spreader 12a are electrically connected.
  • the first end of the O terminal 14b located on the inner side of the frame body 13 is joined to the second heat spreader 12b.
  • the O terminal 14b and the second heat spreader 12b are electrically connected.
  • the first end of the N terminal 14c located on the inner side of the frame body 13 is joined to a circuit board 45 included in the second electrode layer 41 of the second substrate 19, which will be described later.
  • the N terminal 14c and the circuit board 45 of the second electrode layer 41 of the second substrate 19 are electrically connected.
  • the second substrate 19 is disposed on the surface 38 located in the thickness direction of the support plate 31.
  • the second substrate 19 includes a second electrode layer 41 and a second insulating layer 42.
  • the second electrode layer 41 constituting a circuit pattern is disposed on the second insulating layer 42.
  • the second electrode layer 41 has three circuit boards 43, 44, and 45 constituting the circuit pattern.
  • the circuit boards 43, 44, and 45 are each disposed at a distance on the second insulating layer 42.
  • the second insulating layer 42 of the second substrate 19 is attached to the surface 38 by a solder material (not shown).
  • the first heat spreader 12a and the second heat spreader 12b are attached on the second electrode layer 41 as conductors. Both the first heat spreader 12a and the second heat spreader 12b are so-called heat sinks and have a certain thickness. Specifically, the first heat spreader 12a and the second heat spreader 12b are sufficiently thick compared to the first semiconductor chip 15a, the first substrate 16a, the second substrate 19, etc.
  • the first heat spreader 12a and the second heat spreader 12b are each made of, for example, a copper plate.
  • the outer shapes of the first heat spreader 12a and the second heat spreader 12b are each rectangular when viewed in the Z direction.
  • the first heat spreader 12a and the second heat spreader 12b are each conductive.
  • the first heat spreader 12a is bonded to the circuit board 43 by a conductive bonding material such as solder (not shown).
  • the second heat spreader 12b is attached to the circuit board 44 by a conductive bonding material such as solder (not shown).
  • the first heat spreader 12a and the second heat spreader 12b are arranged with a gap in the X direction.
  • the first semiconductor chip 15a and the second semiconductor chip 15b are mounted on the first heat spreader 12a.
  • the first semiconductor chip 15a is electrically connected to the first heat spreader 12a by a conductive bonding material 28 (see FIG. 3 in particular).
  • the drain pad of the first semiconductor chip 15a is electrically connected to the first heat spreader 12a.
  • the second semiconductor chip 15b is electrically connected to the first heat spreader 12a by a conductive bonding material (not shown).
  • the drain pad of the second semiconductor chip 15b is electrically connected to the first heat spreader 12a.
  • the first semiconductor chip 15a and the second semiconductor chip 15b are arranged with a gap in the X direction. Heat generated when the first semiconductor chip 15a and the second semiconductor chip 15b are driven is dissipated using the first heat spreader 12a.
  • the third semiconductor chip 15c and the fourth semiconductor chip 15d are each mounted on the second heat spreader 12b. Specifically, the third semiconductor chip 15c and the fourth semiconductor chip 15d are each electrically connected to the second heat spreader 12b by a conductive bonding material (not shown). In this case, the drain pads of the third semiconductor chip 15c and the fourth semiconductor chip 15d are electrically connected to the second heat spreader 12b. The third semiconductor chip 15c and the fourth semiconductor chip 15d are arranged with a gap in the X direction. Heat generated when the third semiconductor chip 15c and the fourth semiconductor chip 15d are driven is dissipated using the second heat spreader 12b.
  • the first substrate 16a includes the first electrode layer 21a and the first insulating layer 22a.
  • the first electrode layer 21a includes four circuit boards 51a, 52a, 53a, and 54a.
  • the circuit boards 51a, 52a, 53a, and 54a are each spaced apart on the first insulating layer 22a.
  • the circuit boards 51a and 52a are each electrically connected to the first snubber capacitor 17a as an electronic component.
  • the circuit board 51a is connected to the first electrode of the first snubber capacitor 17a
  • the circuit board 52a is connected to the second electrode opposite to the first electrode of the first snubber capacitor 17a.
  • circuit boards 53a and 54a are each electrically connected to the second snubber capacitor 17b as an electronic component. Specifically, a circuit board 53a is connected to a first electrode of the second snubber capacitor 17b, and a circuit board 54a is connected to a second electrode opposite the first electrode of the second snubber capacitor 17b.
  • the first substrate 16b includes the first electrode layer 21b and the first insulating layer 22b as described above.
  • the first electrode layer 21b includes four circuit boards 51b, 52b, 53b, and 54b.
  • the circuit boards 51b, 52b, 53b, and 54b are each arranged at a distance on the first insulating layer 22b.
  • the circuit boards 51b and 52b are each electrically connected to the third snubber capacitor 17c as an electronic component.
  • the circuit board 51b is connected to the first electrode of the third snubber capacitor 17c
  • the circuit board 52b is connected to the second electrode opposite to the first electrode of the third snubber capacitor 17c.
  • circuit boards 53b and 54b are each electrically connected to the fourth snubber capacitor 17d as an electronic component.
  • circuit board 53b is connected to a first electrode of fourth snubber capacitor 17d
  • circuit board 54b is connected to a second electrode opposite the first electrode of fourth snubber capacitor 17d.
  • the first substrate 16a is disposed at a distance from the first heat spreader 12a, which is a conductor, in the Z direction, which is the thickness direction of the first semiconductor chip 15a.
  • the first substrate 16a is mounted on the first rib 39a.
  • the first insulating layer 22a of the first substrate 16a is attached to the first rib 39a by bonding with an adhesive (not shown).
  • a part of the first substrate 16a overlaps with the first heat spreader 12a when viewed in the Z direction. That is, the first substrate 16a has an area 29a that overlaps with the first heat spreader 12a, which is a conductor, when viewed in the Z direction, which is the thickness direction of the first semiconductor chip 15a.
  • the area 29a is indicated by a dashed line.
  • the first rib 39a is interposed between the first substrate 16a and the first heat spreader 12a.
  • the first substrate 16b is disposed at a distance from the second heat spreader 12b, which is a conductor, in the Z direction, which is the thickness direction of the first semiconductor chip 15a.
  • the first substrate 16b is mounted on the second rib 39b.
  • the first insulating layer 22b of the first substrate 16b is attached to the second rib 39b by bonding with an adhesive (not shown).
  • a part of the first substrate 16b overlaps with the second heat spreader 12b when viewed in the Z direction. That is, the first substrate 16b has an area 29b that overlaps with the second heat spreader 12b, which is a conductor, when viewed in the Z direction, which is the thickness direction of the first semiconductor chip 15a.
  • the area 29b is indicated by a dashed line.
  • the second rib 39b is interposed between the first substrate 16b and the second heat spreader 12b.
  • the first wire 18a electrically connects the first semiconductor chip 15a and the first electrode layer 21a of the first substrate 16a. Specifically, the first wire 18a connects the source pad of the first semiconductor chip 15a and the circuit board 51a of the first electrode layer 21a.
  • the wire 25a electrically connects the source pad of the first semiconductor chip 15a and the circuit board 44 of the second electrode layer 41 of the second substrate 19. Specifically, the wire 25a electrically connects the source pad of the first semiconductor chip 15a and the circuit board 44 of the second electrode layer 41.
  • a plurality of wires 25a are provided.
  • the wire 26a electrically connects the first gate terminal 23a and the gate pad of the first semiconductor chip 15a.
  • the wire 27a electrically connects the circuit board 52a of the first electrode layer 21a of the first substrate 16a and the first heat spreader 12a.
  • the second wire 18b electrically connects the second semiconductor chip 15b to the first electrode layer 21a of the first substrate 16a. Specifically, the second wire 18b connects the source pad of the second semiconductor chip 15b to the circuit board 53a of the first electrode layer 21a.
  • the wire 25b electrically connects the second semiconductor chip 15b to the second electrode layer 41 of the second substrate 19. Specifically, the wire 25b electrically connects the source pad of the second semiconductor chip 15b to the circuit board 44 of the second electrode layer 41. There are multiple wires 25b.
  • the wire 26b electrically connects the second gate terminal 23b to the gate pad of the second semiconductor chip 15b.
  • the wire 27b electrically connects the circuit board 54a of the first electrode layer 21a of the first substrate 16a to the first heat spreader 12a.
  • the current path including the first semiconductor chip 15a and the second semiconductor chip 15b constitutes the upper arm, which is the first arm.
  • the third wire 18c electrically connects the third semiconductor chip 15c to the first electrode layer 21b of the first substrate 16b. Specifically, the third wire 18c connects the source pad of the third semiconductor chip 15c to the circuit board 51b of the first electrode layer 21b.
  • the wire 25c electrically connects the third semiconductor chip 15c to the second electrode layer 41 of the second substrate 19. Specifically, the wire 25c electrically connects the source pad of the third semiconductor chip 15c to the circuit board 45 of the second electrode layer 41. There are multiple wires 25c.
  • the wire 26c electrically connects the third gate terminal 23c to the gate pad of the third semiconductor chip 15c.
  • the wire 27c electrically connects the circuit board 52b of the first electrode layer 21b of the first substrate 16b to the second heat spreader 12b.
  • the fourth wire 18d electrically connects the fourth semiconductor chip 15d to the first electrode layer 21b of the first substrate 16b. Specifically, the fourth wire 18d connects the source pad of the fourth semiconductor chip 15d to the circuit board 53b of the first electrode layer 21b.
  • the wire 25d electrically connects the fourth semiconductor chip 15d to the second electrode layer 41 of the second substrate 19. Specifically, the wire 25d electrically connects the source pad of the fourth semiconductor chip 15d to the circuit board 45 of the second electrode layer 41. There are multiple wires 25d.
  • the wire 26d electrically connects the fourth gate terminal 23d to the gate pad of the fourth semiconductor chip 15d.
  • the wire 27d electrically connects the circuit board 54b of the first electrode layer 21b of the first substrate 16b to the second heat spreader 12b.
  • the current path including the third semiconductor chip 15c and the fourth semiconductor chip 15d constitutes the lower arm, which is the second arm.
  • the multiple semiconductor chips included in the semiconductor device 11a include a first semiconductor chip 15a and a second semiconductor chip 15b that form an upper arm, and a third semiconductor chip 15c and a fourth semiconductor chip 15d that form a lower arm.
  • the upper arm and the lower arm are connected in series.
  • Such a semiconductor device 11a can be effectively used as, for example, an inverter.
  • an external input signal turns the first semiconductor chip 15a and the second semiconductor chip 15b on through the first gate terminal 23a and the second gate terminal 23b, and turns the third semiconductor chip 15c and the fourth semiconductor chip 15d off through the third gate terminal 23c and the fourth gate terminal 23d from the outside.
  • a current flows from the P terminal 14a through the first heat spreader 12a, the first semiconductor chip 15a and the second semiconductor chip 15b, the wires 25a and 25b, the circuit board 44, and the second heat spreader 12b to the O terminal 14b.
  • the first semiconductor chip 15a and the second semiconductor chip 15b are turned off through the first gate terminal 23a and the second gate terminal 23b by an external input signal, and the third semiconductor chip 15c and the fourth semiconductor chip 15d are turned on through the third gate terminal 23c and the fourth gate terminal 23d from the outside. Then, a current flows from the O terminal 14b through the second heat spreader 12b, the third semiconductor chip 15c and the fourth semiconductor chip 15d, the wires 25c and 25d, the circuit board 45, and to the N terminal 14c.
  • the support plate 31 is prepared, and the second substrate 19 is attached to the surface 38 of the support plate 31.
  • the first heat spreader 12a is attached to the circuit board 43
  • the second heat spreader 12b is attached to the circuit board 44.
  • the first semiconductor chip 15a and the second semiconductor chip 15b are attached to the first heat spreader 12a
  • the third semiconductor chip 15c and the fourth semiconductor chip 15d are attached to the second heat spreader 12b.
  • the side wall portion 32 to which the P terminal 14a, the O terminal 14b, the N terminal 14c, the first gate terminal 23a, the second gate terminal 23b, the third gate terminal 23c, and the fourth gate terminal 23d are attached is attached to the support plate 31.
  • the first substrate 16a is attached to the first rib 39a
  • the first substrate 16b is attached to the second rib 39b.
  • the first wire 18a, the second wire 18b, the third wire 18c, the fourth wire 18d, the wire 25a, the wire 25b, the wire 25c, the wire 25d, the wire 26a, the wire 26b, the wire 26c, the wire 26d, the wire 27a, the wire 27b, the wire 27c, and the wire 27d are wired to electrically connect each member.
  • the P terminal 14a, the O terminal 14b, and the N terminal 14c are electrically connected to the first heat spreader 12a, the second heat spreader 12b, and the circuit board 45, respectively, by soldering or ultrasonic bonding.
  • a sealing material is poured into the space of the frame 13 and hardened to seal. In this way, the semiconductor device 11a is manufactured.
  • the side wall portion 32 may be attached to the support plate 31 with the first substrate 16a attached to the first rib 39a and the first substrate 16b attached to the second rib 39b in advance.
  • the first substrate 16a has an area 29a overlapping with the first heat spreader 12a, which is a conductor, so that the lengths of the first wire 18a, which is the wiring that electrically connects the first semiconductor chip 15a and the first electrode layer 21a, and the second wire 18b, which is the wiring that electrically connects the second semiconductor chip 15b and the first electrode layer 21a, can be shortened.
  • the first substrate 16b has an area 29b overlapping with the second heat spreader 12b, which is a conductor, so that the lengths of the third wire 18c, which is the wiring that electrically connects the third semiconductor chip 15c and the first electrode layer 21b, and the fourth wire 18d, which is the wiring that electrically connects the fourth semiconductor chip 15d and the first electrode layer 21b, can be shortened. This allows the path length of the current path to be shortened, and inductance to be reduced.
  • the first heat spreader 12a and the second heat spreader 12b which are conductors, are arranged at intervals in the Z direction, which is the thickness direction of the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d, from the first substrate 16a, 16b. Therefore, when the first heat spreader 12a and the second heat spreader 12b are expanded in the horizontal direction, in this embodiment, in the direction along the X-Y plane, they can be enlarged by slipping under the first ribs 39a and the second ribs 39b, and do not interfere with the first substrate 16a and the first substrate 16b. Therefore, by expanding the first heat spreader 12a and the second heat spreader 12b in the horizontal direction, it is possible to obtain a greater heat dissipation effect.
  • the first snubber capacitor 17a, the second snubber capacitor 17b, the third snubber capacitor 17c, and the fourth snubber capacitor 17d are arranged higher in the Z direction than the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d, i.e., on the opening side of the sidewall portion 32, so they are less susceptible to thermal interference from the first semiconductor chip 15a, etc. Therefore, it is possible to use the first snubber capacitor 17a, etc., which has a low heat resistance temperature, and costs can be reduced.
  • the frame 13 surrounding the first heat spreader 12a and the second heat spreader 12b is provided with a first rib 39a that protrudes toward the first heat spreader 12a side and a second rib 39b that protrudes toward the second heat spreader 12b side when viewed in the thickness direction of the first semiconductor chip 15a.
  • the first substrate 16a is mounted on the first rib 39a.
  • the first substrate 16b is mounted on the second rib 39b. Therefore, by utilizing the frame 13 provided with the first ribs 39a and the second ribs 39b, the first substrate 16a, 16b and the first heat spreader 12a, 12b can be more reliably arranged with a gap between them in the thickness direction of the first semiconductor chip 15a.
  • first heat spreader 12a and the second heat spreader 12b when expanded laterally, in this embodiment in the direction along the X-Y plane, they can be enlarged by slipping under the first ribs 39a and the second ribs 39b. Also, since the first substrate 16a can be mounted on the first ribs 39a and the first substrate 16b can be mounted on the second ribs 39b in advance before assembling the semiconductor device 11a, it is possible to improve mountability.
  • the first snubber capacitor 17a, the second snubber capacitor 17b, the third snubber capacitor 17c, and the fourth snubber capacitor 17d when viewed in the thickness direction of the first semiconductor chip 15a, have areas that overlap with the first heat spreader 12a and the second heat spreader 12b, which are conductors. This makes it possible to shorten the wiring length of the current path, thereby further reducing inductance.
  • the first heat spreader 12a and the second heat spreader 12b are included as conductors. Therefore, heat generated from the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15 can be efficiently dissipated via the first heat spreader 12a and the second heat spreader 12b. In addition, the first heat spreader 12a and the second heat spreader 12b can be easily spread in the lateral direction.
  • the second substrate 19 is disposed on the opposite side of the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d in the thickness direction of the first semiconductor chip 15a, sandwiching the first heat spreader 12a and the second heat spreader 12b, and includes a second electrode layer 41 and a second insulating layer 42. Therefore, the first heat spreader 12a and the second heat spreader 12b can be appropriately positioned using the second substrate 19. Therefore, the first heat spreader 12a and the second heat spreader 12b, which have different electric potentials, can be positioned in a predetermined location.
  • the semiconductor chips include a plurality of semiconductor chips constituting the upper arm, specifically, a first semiconductor chip 15a and a second semiconductor chip 15b, and a plurality of semiconductor chips constituting the lower arm, specifically, a third semiconductor chip 15c and a fourth semiconductor chip 15d.
  • the upper arm and the lower arm are connected in series.
  • Such a semiconductor device 11a is effectively used as, for example, an inverter.
  • multiple semiconductor chips are included.
  • the multiple semiconductor chips specifically the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d, are each equipped with a first snubber capacitor 17a, a second snubber capacitor 17b, a third snubber capacitor 17c, and a fourth snubber capacitor 17d, which are electronic components. This allows for proper operation and suppression of failures.
  • FIG. 4 is a schematic plan view of a semiconductor device in embodiment 2.
  • the semiconductor device in embodiment 2 differs from embodiment 1 in that it does not include first heat spreader 12a and second heat spreader 12b.
  • the semiconductor device 11b in the second embodiment includes a circuit board 43 of the second substrate 19, which is a conductor, a first semiconductor chip 15a and a second semiconductor chip 15b, a first substrate 16a having a first electrode layer 21a and a first insulating layer 22a, a first snubber capacitor 17a and a second snubber capacitor 17b as electronic components, and a first wire 18a and a second wire 18b as wiring.
  • the first semiconductor chip 15a and the second semiconductor chip 15b are mounted on the circuit board 43, respectively, and are electrically connected to the circuit board 43 by a bonding material (not shown).
  • the first substrate 16a is disposed at a distance from the circuit board 43.
  • the first snubber capacitor 17a and the second snubber capacitor 17b are disposed on the first substrate 16a.
  • the first snubber capacitor 17a is electrically connected to the first electrode layer 21a, specifically, to the circuit board 51a included in the first electrode layer 21a.
  • the second snubber capacitor 17b is electrically connected to the first electrode layer 21a, specifically, to the circuit board 53a included in the first electrode layer 21a.
  • the first wire 18a electrically connects the source pad of the first semiconductor chip 15a to the circuit board 51a included in the first electrode layer 21a.
  • the second wire 18b electrically connects the source pad of the second semiconductor chip 15b to the circuit board 53a included in the first electrode layer 21a.
  • the first substrate 16a When viewed in the thickness direction of the first semiconductor chip 15a, the first substrate 16a has an area 29a that overlaps with the circuit board 43.
  • the semiconductor device 11b also includes a circuit board 44 of the second substrate 19, which is a conductor, a third semiconductor chip 15c and a fourth semiconductor chip 15d, a first substrate 16b having a first electrode layer 21b and a first insulating layer 22b, a third snubber capacitor 17c and a fourth snubber capacitor 17d as electronic components, and a third wire 18c and a fourth wire 18d as wiring.
  • the third semiconductor chip 15c and the fourth semiconductor chip 15d are each mounted on the circuit board 44 and electrically connected to the circuit board 44 by a bonding material (not shown).
  • the first substrate 16b is disposed at a distance from the circuit board 44.
  • the third snubber capacitor 17c and the fourth snubber capacitor 17d are each disposed on the first substrate 16b.
  • the third snubber capacitor 17c is electrically connected to the first electrode layer 21b, specifically to the circuit board 51b included in the first electrode layer 21b.
  • the fourth snubber capacitor 17d is electrically connected to the first electrode layer 21b, specifically, to the circuit board 53b included in the first electrode layer 21b.
  • the third wire 18c electrically connects the source pad of the third semiconductor chip 15c to the circuit board 51b included in the first electrode layer 21b.
  • the fourth wire 18d electrically connects the source pad of the fourth semiconductor chip 15d to the circuit board 53b included in the first electrode layer 21b.
  • the first substrate 16b has an area 29b that overlaps with the circuit board 44.
  • the first substrate 16a, 16b has regions 29a, 29b that overlap with the conductor circuit boards 43, 44, so that the lengths of the first wires 18a, 18b, 18c, and 18d that electrically connect the first semiconductor chip 15a, the second semiconductor chip 15b, the third semiconductor chip 15c, and the fourth semiconductor chip 15d to the first electrode layer 21a, 21b can be shortened. This allows the wiring length of the current path to be shortened, and inductance to be reduced.
  • FIG. 5 is a schematic plan view of a semiconductor device in embodiment 3.
  • the semiconductor device in embodiment 3 differs from embodiment 2 in that it includes an auxiliary source terminal and that the electronic component is a chip resistor.
  • semiconductor device 11c in embodiment 3 includes first semiconductor chip 15a, second semiconductor chip 15b, third semiconductor chip 15c, fourth semiconductor chip 15d, first substrate 16a having first electrode layer 21a and first insulating layer 22a constituting a circuit pattern, and first substrate 16b having first electrode layer 21b and first insulating layer 22b constituting a circuit pattern.
  • First electrode layer 21a includes circuit board 51a, circuit board 53a, circuit board 55a, circuit board 56a, circuit board 57a, and circuit board 58a.
  • First electrode layer 21b includes circuit board 51b, circuit board 53b, circuit board 55b, circuit board 56b, circuit board 57b, and circuit board 58b.
  • the semiconductor device 11c further includes a first chip resistor 17e, a second chip resistor 17f, a third chip resistor 17g, and a fourth chip resistor 17h.
  • the semiconductor device 11c includes a first auxiliary source terminal 23e and a second auxiliary source terminal 23f.
  • the first auxiliary source terminal 23e and the second auxiliary source terminal 23f are provided at the positions of the second gate terminal 23b and the fourth gate terminal 23d in the first embodiment, respectively.
  • the source pad of the first semiconductor chip 15a and the circuit board 55a are electrically connected by a wire 26e.
  • the first chip resistor 17e is disposed between the circuit board 55a and the circuit board 58a, and is electrically connected to each of the circuit boards 55a and 58a.
  • the source pad of the second semiconductor chip 15b and the circuit board 56a are electrically connected by a wire 26f.
  • the second chip resistor 17f is disposed between the circuit board 56a and the circuit board 58a, and is electrically connected to each of the circuit boards 56a and 58a.
  • the circuit board 58a and the first auxiliary source terminal 23e are electrically connected by a wire 26b.
  • the circuit board 57a and the first gate terminal 23a are electrically connected by a wire 26a.
  • the source pad of the third semiconductor chip 15c and the circuit board 55b are electrically connected by a wire 26g.
  • the third chip resistor 17g is disposed between the circuit board 55b and the circuit board 58b, and is electrically connected to each of the circuit boards 55b and 58b.
  • the source pad of the fourth semiconductor chip 15d and the circuit board 56b are electrically connected by a wire 26h.
  • the fourth chip resistor 17h is disposed between the circuit board 56b and the circuit board 58b, and is electrically connected to each of the circuit boards 56b and 58b.
  • the circuit board 58b and the second auxiliary source terminal 23f are electrically connected by a wire 26d.
  • the circuit board 57b and the third gate terminal 23c are electrically connected by a wire 26c.
  • the inductance of the current path from the gate terminals (first gate terminal 23a, third gate terminal 23c) to the auxiliary source terminals (first auxiliary source terminal 23e, second auxiliary source terminal 23f) can be reduced, allowing for more reliable control of the first semiconductor chip 15a, etc.
  • FIG. 6 is a schematic plan view showing an enlarged portion of a semiconductor device in the fourth embodiment.
  • Fig. 7 is a schematic cross-sectional view showing a portion of the semiconductor device shown in Fig. 6.
  • Fig. 7 is a schematic cross-sectional view taken along the line VII-VII in Fig. 6.
  • the semiconductor device of the fourth embodiment differs from the first embodiment in that it is provided with a through-hole, etc.
  • the semiconductor device 11d in the fourth embodiment includes a first heat spreader 12a which is a conductor, a first semiconductor chip 15a mounted on the first heat spreader 12a and electrically connected by a bonding material 28, a first substrate 16a which is disposed on the first heat spreader 12a and has a first electrode layer 21a and a first insulating layer 22a, a first snubber capacitor 17a which is disposed on the first substrate 16a and which is electrically connected to the first electrode layer 21a, and a first wire 18a which is wiring which electrically connects the first semiconductor chip 15a and the first electrode layer 21a.
  • the first insulating layer 22a also has through holes 46a, 46b, and 46c that penetrate in the thickness direction.
  • the first substrate 16a includes a metal layer 47a that covers a wall surface 49 surrounding the through holes 46a, 46b, and 46c and electrically connects the first heat spreader 12a and the first electrode layer 21a.
  • the metal layer 47a is electrically connected to the first heat spreader 12a, which is a conductor, by a conductive bonding material 48.
  • the first substrate 16a is disposed on the first heat spreader 12a, which is a conductor, so the length of the wiring electrically connecting the first semiconductor chip 15a and the first electrode layer 21a can be shortened. This shortens the path length of the current path, and reduces inductance.
  • the first heat spreader 12a and the first electrode layer 21a can be made to have the same potential by the metal layer 47a using the through holes 46a, 46b, and 46c.
  • This configuration can reduce the self-inductance more than a connection using a wire, so that the inductance can be further reduced.
  • a blind via configuration may be used for the electrical connection between the first heat spreader 12a and the first electrode layer 21a.
  • wires are used as the wiring, but the present invention is not limited to this.
  • copper clips, ribbon wires, and thick aluminum wires may be used as the wiring.
  • the first substrate may include a printed circuit board.
  • the first substrate may include a printed circuit board.
  • the electronic components include snubber capacitors, but this is not limiting, and the electronic components may be configured to include at least one of a capacitor, a resistor, and a diode. Such electronic components are effectively used to prevent damage to semiconductor devices.
  • An example of a resistor is the chip resistor shown in FIG. 5.
  • An example of a diode is a Schottky barrier diode.
  • Examples of circuit configurations for snubber capacitors include a C snubber circuit, an RC snubber circuit, and a charge-discharge RCD snubber circuit.

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Abstract

半導体装置は、導体と、導体上に搭載され、接合材により電気的に接続される半導体チップと、半導体チップの厚さ方向において導体と間隔をあけて配置され、絶縁層および電極層を有する第１基板と、第１基板上に配置され、電極層と電気的に接続される電子部品と、半導体チップと電極層とを電気的に接続する配線と、を備える。半導体チップの厚さ方向に見て、第１基板は、導体と重複する領域を有する。

Description

半導体装置
　本開示は、半導体装置に関するものである。本出願は、２０２２年１１月４日出願の日本出願第２０２２－１７６９９０号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　半導体素子を含む半導体装置が知られている（例えば、特許文献１参照）。特許文献１に開示の半導体装置は、ヒートスプレッダと、ヒートスプレッダの実装面に接合材で固定された半導体素子と、ヒートスプレッダと半導体素子を覆う封止樹脂と、を備える。
特開２０１８－１４３５７号公報
　本開示に従った半導体装置は、導体と、導体上に搭載され、接合材により電気的に接続される半導体チップと、半導体チップの厚さ方向において導体と間隔をあけて配置され、絶縁層および電極層を有する第１基板と、第１基板上に配置され、電極層と電気的に接続される電子部品と、半導体チップと電極層とを電気的に接続する配線と、を備える。半導体チップの厚さ方向に見て、第１基板は、導体と重複する領域を有する。
図１は、実施の形態１における半導体装置の概略平面図である。 図２は、図１に示す半導体装置の一部を拡大して示す概略平面図である。 図３は、図１に示す半導体装置の一部を示す概略断面図である。 図４は、実施の形態２における半導体装置の概略平面図である。 図５は、実施の形態３における半導体装置の概略平面図である。 図６は、実施の形態４における半導体装置の一部を拡大して示す概略平面図である。 図７は、図６に示す半導体装置の一部を示す概略断面図である。
　［本開示が解決しようとする課題］
　特許文献１に開示される半導体装置においては、インダクタンスの低減を図ることが求められる。
　そこで、インダクタンスの低減を図ることができる半導体装置を提供することを目的の１つとする。
　［本開示の効果］
　上記半導体装置によれば、インダクタンスの低減を図ることができる。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。本開示に係る半導体装置は、
　（１）導体と、導体上に搭載され、接合材により電気的に接続される半導体チップと、半導体チップの厚さ方向において導体と間隔をあけて配置され、第１電極層および第１絶縁層を有する第１基板と、第１基板上に配置され、第１電極層と電気的に接続される電子部品と、半導体チップと第１電極層とを電気的に接続する配線と、を備える。半導体チップの厚さ方向に見て、第１基板は、導体と重複する領域を有する。
　特許文献１に開示の半導体装置においては、絶縁層と導電層とを含む基板上にヒートスプレッダを搭載し、そのヒートスプレッダ上に半導体チップを搭載している。そして、半導体チップと基板の導電層とをワイヤを用いて配線している。このような構成であると、ヒートスプレッダによる放熱の効果をより得ようとするためにヒートスプレッダの放熱面積を広くすると、ワイヤの配線長が長くなってしまうため、インダクタンスの増加、配線抵抗の増加を招くこととなる。また、ヒートスプレッダとワイヤとの絶縁を確保すべく、ヒートスプレッダとワイヤとが接触しないようにするためには、ワイヤを大きくループせざるを得ない。そうすると、さらに配線長が長くなり、インダクタンスがさらに増加してしまうこととなる。
　また、ワイヤを接続する際には、一般的にはボンドツールが用いられる。ここで、ヒートスプレッダを複数並べて配置させる場合がある。このような場合において、ヒートスプレッダの放熱面積を広くするとヒートスプレッダ同士の間隔が狭くなってしまい、ワイヤ接続時におけるボンドツールとヒートスプレッダとの干渉を招くことになる。したがって、ヒートスプレッダ同士の間隔についてある程度の幅を確保する必要があり、大きな放熱の効果を得ることは困難である。すなわち、特許文献１に開示の半導体装置において、大きな放熱の効果を得ようとすると、インダクタンスの低減を図ることが困難である。
　本開示に係る半導体装置によると、第１基板は導体と重複する領域を有するため、半導体チップと第１電極層とを電気的に接続する配線の長さを短くすることができる。そうすると、電流経路の経路長を短くすることができ、インダクタンスの低減を図ることができる。なお、導体をヒートスプレッダとして利用する場合において、導体は、第１基板と半導体チップの厚さ方向に間隔をあけて配置されるため、導体を横方向に広げる際に、第１基板と干渉することはない。したがって、導体を横方向に広げて大きくして、より多くの放熱の効果を得ることができる。
　（２）上記（１）において、導体を取り囲む枠体をさらに備えてもよい。枠体には、半導体チップの厚さ方向に見て導体側に突出するリブが設けられていてもよい。第１基板は、リブ上に搭載されていてもよい。このようにすることにより、リブが設けられた枠体を利用して、半導体チップの厚さ方向において、より確実に第１基板と導体とを間隔をあけて配置することができる。また、予めリブ上に第１基板を搭載してから半導体装置を組み立てることができるため、実装性の向上を図ることができる。
　（３）上記（１）または（２）において、半導体チップの厚さ方向に見て、電子部品は、導体と重複する領域を有してもよい。例えば、電子部品にサージを抑制するコンデンサを用いた場合、より配線の長さを短くすることができるため、インダクタンスの低減を図ることができる。
　また、本開示に係る半導体装置は、
　（４）導体と、導体上に搭載され、接合材により電気的に接続される半導体チップと、導体上に配置され、第１電極層および第１絶縁層を有する第１基板と、第１基板上に配置され、第１電極層と電気的に接続される電子部品と、半導体チップと第１電極層とを電気的に接続する配線と、を備える。
　上記半導体装置によると、導体上に第１基板が配置されているため、半導体チップと第１電極層とを電気的に接続する配線の長さを短くすることができる。例えば、電子部品にサージを抑制するコンデンサを用いた場合、より配線の長さを短くすることができるため、インダクタンスの低減を図ることができる。
　（５）上記（４）において、第１絶縁層は、厚さ方向に貫通するスルーホールを有してもよい。第１基板は、スルーホールを取り囲む壁面を覆い、導体と第１電極層とを電気的に接続する金属層を含んでもよい。このようにすることにより、スルーホールを利用して金属層により、導体と第１電極層とを同電位にすることができる。このような構成は、ワイヤによる接続よりも自己インダクタンスを小さくできるため、よりインダクタンスの低減を図ることができる。
　（６）上記（１）から（５）のいずれかにおいて、電子部品は、コンデンサ、抵抗およびダイオードのうちの少なくともいずれか１つを含んでもよい。このような電子部品は、半導体装置の損傷の抑制等において、有効に利用される。
　（７）上記（１）から（６）のいずれかにおいて、導体は、ヒートスプレッダを含んでもよい。このようにすることにより、導体を介して半導体チップから生ずる熱を効率的に放熱することができる。また、導体を横方向に広げやすい。
　（８）上記（１）から（７）のいずれかにおいて、半導体チップの厚さ方向においてヒートスプレッダを挟んで半導体チップと反対側に配置され、電極層および絶縁層を含む第２基板をさらに備えてもよい。このようにすることにより、第２基板を利用して、ヒートスプレッダを適切に配置することができる。したがって、電位の異なるヒートスプレッダを所定の場所に配置できる。
　（９）上記（１）から（８）のいずれかにおいて、第１基板は、プリント基板を含んでもよい。このようにすることにより、プリント基板に事前に電子部品を組み込んだものを取り付けることができるため、生産性の向上を図ることができる。
　（１０）上記（１）から（９）のいずれかにおいて、半導体チップは、上アームを構成する複数の半導体チップと、下アームを構成する複数の半導体チップと、を含んでもよい。上アームと下アームとは、直列で接続されていてもよい。このような半導体装置は、例えばインバータとして有効に利用される。
　（１１）上記（１）から（１０）のいずれかにおいて、半導体チップは、複数含まれていてもよい。複数の半導体チップのそれぞれに、電子部品が取り付けられていてもよい。このようにすることにより、複数の半導体チップにおいて取り付けられた電子部品により、適切な動作や故障の抑制を図ることができる。
　［本開示の実施形態の詳細］
　　次に、本開示の半導体装置の実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
　（実施の形態１）
　本開示の実施の形態１における半導体装置の構成について説明する。図１は、実施の形態１における半導体装置の概略平面図である。図２は、図１に示す半導体装置の一部を拡大して示す概略平面図である。図３は、図２に示す半導体装置の一部を示す概略断面図である。図３は、図２中のＩＩＩ－ＩＩＩで示す線分で切断した場合の概略断面図である。
　図１、図２および図３を参照して、実施の形態１における半導体装置１１ａは、導体としての複数、具体的には２つのヒートスプレッダ１２ａ（第１ヒートスプレッダ１２ａ）、ヒートスプレッダ１２ｂ（第２ヒートスプレッダ１２ｂ）と、２つのヒートスプレッダ１２ａ、ヒートスプレッダ１２ｂを取り囲む枠体１３と、Ｐ端子１４ａと、Ｏ端子１４ｂと、Ｎ端子１４ｃと、複数、具体的には４つの半導体チップ１５ａ（第１半導体チップ１５ａ）、半導体チップ１５ｂ（第２半導体チップ１５ｂ）、半導体チップ１５ｃ（第３半導体チップ１５ｃ）、半導体チップ１５ｄ（第４半導体チップ１５ｄ）と、複数、具体的には２つの第１基板１６ａ、第１基板１６ｂと、電子部品としての複数、具体的には４つのスナバコンデンサ１７ａ（第１スナバコンデンサ１７ａ）、スナバコンデンサ１７ｂ（第２スナバコンデンサ１７ｂ）、スナバコンデンサ１７ｃ（第３スナバコンデンサ１７ｃ）、スナバコンデンサ１７ｄ（第４スナバコンデンサ１７ｄ）と、配線としての複数、具体的には４つのワイヤ１８ａ（第１ワイヤ１８ａ）、ワイヤ１８ｂ（第２ワイヤ１８ｂ）、ワイヤ１８ｃ（第３ワイヤ１８ｃ）、ワイヤ１８ｄ（第４ワイヤ１８ｄ）と、を含む。なお、第１基板１６ａは、回路パターンを構成する第１電極層２１ａと、第１絶縁層２２ａと、を含む。第１基板１６ｂは、回路パターンを構成する第１電極層２１ｂと、第１絶縁層２２ｂと、を含む。
　本実施形態においては、第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄはそれぞれ、いわゆる縦型のトランジスタチップであり、具体的には例えば、金属－酸化物－半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄはそれぞれ、厚さ方向（Ｚ方向）に電流が流れるトランジスタチップである。第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄはそれぞれ、スイッチング素子である。なお、スイッチング素子としては絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）でもよい。第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄはそれぞれ、ワイドバンドギャップ半導体チップである。具体的には、第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄはそれぞれ、ＳｉＣ（炭化ケイ素）から構成される半導体層を含む。なお、半導体層としては、例えばＳｉ（シリコン）やＧａＮ（窒化ガリウム）から構成されていてもよい。また、第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄと逆並列接続されるダイオードチップを含んでいてもよい。なお、ダイオードチップとしては、例えばショットキーバリアダイオード（ＳＢＤ）から構成されていてもよい。
　また、実施の形態１における半導体装置１１ａは、第２基板１９と、４つのゲート端子２３ａ（第１ゲート端子２３ａ）、ゲート端子２３ｂ（第２ゲート端子２３ｂ）、ゲート端子２３ｃ（第３ゲート端子２３ｃ）、ゲート端子２３ｄ（第４ゲート端子２３ｄ）と、複数のワイヤ２５ａ、ワイヤ２５ｂ、ワイヤ２５ｃ、ワイヤ２５ｄ、ワイヤ２６ａ、ワイヤ２６ｂ、ワイヤ２６ｃ、ワイヤ２６ｄ、ワイヤ２７ａ、ワイヤ２７ｂ、ワイヤ２７ｃ、ワイヤ２７ｄと、を含む。第１ゲート端子２３ａは、第１半導体チップ１５ａの動作を制御するために利用される。第２ゲート端子２３ｂは第２半導体チップ１５ｂの動作を制御するために利用される。第３ゲート端子２３ｃは、第３半導体チップ１５ｃの動作を制御するために利用される。第４ゲート端子２３ｄは、第４半導体チップ１５ｄの動作を制御するために利用される。各ワイヤの配線については、後に詳述する。
　枠体１３は、板状の支持板３１と、支持板３１から立ち上がるように設けられる側壁部３２と、を含む。支持板３１の外形形状は、支持板３１の厚さ方向に見て、Ｘ方向の長さがＹ方向の長さよりも長い矩形状である。すなわち、枠体１３の外形形状は、支持板３１の外形形状と同様に、厚さ方向に見て、Ｘ方向に延びる辺を長辺とし、Ｙ方向に延びる辺を短辺とした矩形状である。支持板３１の厚さ方向は、後述する半導体チップ１５ａ、半導体チップ１５ｂの厚さ方向と同じＺ方向である。側壁部３２は、例えば図示しない接着剤により支持板３１に固定されている。側壁部３２は、Ｚ方向に見て、矩形状の支持板３１の外形形状に沿って配置されている。具体的には、Ｚ方向に見て支持板３１の一対の長辺に相当する位置に配置される第１壁部３３および第２壁部３４と、支持板３１の一致の短辺に相当する位置に配置される第３壁部３５および第４壁部３６と、を含む。すなわち、第１壁部３３および第２壁部３４は、Ｙ方向において対向し、第３壁部３５および第４壁部３６は、Ｘ方向において対向する。
　支持板３１および側壁部３２によって構成される枠体１３内の空間には、図示しない封止材としての樹脂が充填される。樹脂の種類としては、たとえばエポキシ樹脂やシリコーンゲル、ウレタン樹脂が選択される。なお、封止材から露出するＰ端子１４ａ、Ｏ端子１４ｂおよびＮ端子１４ｃについては、端子台を設けることにしてもよい。また、半導体装置１１ａは、側壁部３２に取り付けて封止材を覆う蓋を設けることにしてもよい。
　枠体１３には、２つのリブ３９ａ（第１リブ３９ａ）、リブ３９ｂ（第２リブ３９ｂ）が設けられている。第１リブ３９ａおよび第２リブ３９ｂはそれぞれ、枠体１３の内側に突出している。すなわち、第１リブ３９ａおよび第２リブ３９ｂはそれぞれ、第１半導体チップ１５ａの厚さ方向であるＺ方向に見て、導体側である第１ヒートスプレッダ１２ａおよび第２ヒートスプレッダ１２ｂ側に突出している。第１リブ３９ａおよび第２リブ３９ｂはそれぞれ、Ｘ方向に間隔をあけて第１壁部３３に設けられている。具体的には、第１リブ３９ａおよび第２リブ３９ｂはそれぞれ、第１壁部３３の内壁面３７から第２壁部３４に向かってそれぞれＹ方向に突出するように形成されている。第１リブ３９ａおよび第２リブ３９ｂはそれぞれ、Ｚ方向に見て矩形状に突出している。第１リブ３９ａは、Ｚ方向に見て第１ヒートスプレッダ１２ａの一部と重なっている。第２リブ３９ｂは、Ｚ方向に見て第２ヒートスプレッダ１２ｂの一部と重なっている。
　第１ゲート端子２３ａ、第２ゲート端子２３ｂ、第３ゲート端子２３ｃおよび第４ゲート端子２３ｄはそれぞれ、棒状の金属部材を折り曲げて形成される。第１ゲート端子２３ａ、第２ゲート端子２３ｂ、第３ゲート端子２３ｃおよび第４ゲート端子２３ｄはそれぞれ、Ｘ方向に間隔をあけて第１壁部３３に取り付けられている。本実施形態においては、第１ゲート端子２３ａ、第２ゲート端子２３ｂ、第３ゲート端子２３ｃおよび第４ゲート端子２３ｄはそれぞれ、枠体１３にインサート成形されて取り付けられている。また、第１ゲート端子２３ａが最も第３壁部３５に近く、第２ゲート端子２３ｂ、第３ゲート端子２３ｃ、そして第４ゲート端子２３ｄの順に、第４壁部３６に近くなっていく。枠体１３の内方側に位置する第１ゲート端子２３ａの第１端部は、第１リブ３９ａ上に配置されている。枠体１３の内方側に位置する第２ゲート端子２３ｂの第１端部は、第１リブ３９ａ上に配置されている。枠体１３の内方側に位置する第３ゲート端子２３ｃの第１端部は、第２リブ３９ｂ上に配置されている。枠体１３の内方側に位置する第４ゲート端子２３ｄの第１端部は、第２リブ３９ｂ上に配置されている。
　Ｐ端子１４ａ、Ｏ端子１４ｂおよびＮ端子１４ｃはそれぞれバスバーと呼ばれる部材であり、帯状の金属部材を折り曲げて形成される。Ｐ端子１４ａ、Ｏ端子１４ｂおよびＮ端子１４ｃはそれぞれ枠体１３の外部に露出する領域を有し、半導体装置１１ａの外部との電気的な接続に利用される。Ｐ端子１４ａおよびＮ端子１４ｃは、Ｙ方向に間隔をあけて第３壁部３５に取り付けられる。Ｐ端子１４ａは、第１壁部３３に近い側に配置され、Ｎ端子１４ｃは、第２壁部３４に近い側に配置される。Ｏ端子１４ｂは、第４壁部３６に取り付けられる。本実施形態においては、Ｐ端子１４ａが取り付けられるＹ方向の位置とＯ端子１４ｂが取り付けられるＹ方向の位置とは、揃えられている。Ｐ端子１４ａ、Ｏ端子１４ｂおよびＮ端子１４ｃはそれぞれ、樹脂製の枠体１３の成形時においてインサート成形により枠体１３に取り付けられてもよい。
　枠体１３の内方側に位置するＰ端子１４ａの第１端部は、第１ヒートスプレッダ１２ａと接合されている。Ｐ端子１４ａと第１ヒートスプレッダ１２ａとは、電気的に接続されている。枠体１３の内方側に位置するＯ端子１４ｂの第１端部は、第２ヒートスプレッダ１２ｂと接合されている。Ｏ端子１４ｂと第２ヒートスプレッダ１２ｂとは、電気的に接続されている。枠体１３の内方側に位置するＮ端子１４ｃの第１端部は、後述する第２基板１９の第２電極層４１に含まれる回路板４５に接合されている。Ｎ端子１４ｃと第２基板１９の第２電極層４１の回路板４５とは、電気的に接続されている。
　支持板３１の厚さ方向に位置する面３８上に第２基板１９が配置される。第２基板１９は、第２電極層４１と、第２絶縁層４２と、を含む。第２基板１９においては、第２絶縁層４２の上に回路パターンを構成する第２電極層４１が配置される。第２電極層４１は、回路パターンを構成する３つの回路板４３、回路板４４、回路板４５を有する。回路板４３、回路板４４、回路板４５はそれぞれ第２絶縁層４２上において離隔して配置される。第２基板１９は、図示しないロウ材により第２絶縁層４２が面３８に取り付けられる。
　第２電極層４１上にそれぞれ導体としての第１ヒートスプレッダ１２ａおよび第２ヒートスプレッダ１２ｂが取り付けられる。第１ヒートスプレッダ１２ａおよび第２ヒートスプレッダ１２ｂは共に、いわゆる放熱板であり、ある程度の厚さを有する。具体的には、第１ヒートスプレッダ１２ａおよび第２ヒートスプレッダ１２ｂは、第１半導体チップ１５ａ、第１基板１６ａおよび第２基板１９等のそれぞれと比較して十分に厚い。第１ヒートスプレッダ１２ａおよび第２ヒートスプレッダ１２ｂはそれぞれ、例えば銅板から構成されている。第１ヒートスプレッダ１２ａおよび第２ヒートスプレッダ１２ｂの外形形状はそれぞれ、Ｚ方向に見て矩形状である。第１ヒートスプレッダ１２ａおよび第２ヒートスプレッダ１２ｂはそれぞれ、導電性を有する。第１ヒートスプレッダ１２ａは、導電性を有する図示しないはんだのような接合材により回路板４３に接着される。第２ヒートスプレッダ１２ｂは、導電性を有する図示しないはんだのような接合材により回路板４４に接着される。第１ヒートスプレッダ１２ａと第２ヒートスプレッダ１２ｂとは、Ｘ方向に間隔をあけて配置される。
　第１半導体チップ１５ａおよび第２半導体チップ１５ｂはそれぞれ、第１ヒートスプレッダ１２ａ上に搭載される。具体的には、第１半導体チップ１５ａは、導電性を有する接合材２８により第１ヒートスプレッダ１２ａに電気的に接続される（特に図３参照）。この場合、第１半導体チップ１５ａのドレインパッドと第１ヒートスプレッダ１２ａとが電気的に接続される。第２半導体チップ１５ｂは、導電性を有する接合材（図示せず）により第１ヒートスプレッダ１２ａに電気的に接続される。この場合、第２半導体チップ１５ｂのドレインパッドと第１ヒートスプレッダ１２ａとが電気的に接続される。第１半導体チップ１５ａおよび第２半導体チップ１５ｂは、Ｘ方向に間隔をあけて配置される。第１半導体チップ１５ａおよび第２半導体チップ１５ｂの駆動時における発熱は、第１ヒートスプレッダ１２ａを利用して放熱される。
　第３半導体チップ１５ｃおよび第４半導体チップ１５ｄはそれぞれ、第２ヒートスプレッダ１２ｂ上に搭載される。具体的には、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄはそれぞれ、導電性を有する接合材（図示せず）により第２ヒートスプレッダ１２ｂに電気的に接続される。この場合、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄのそれぞれのドレインパッドと第２ヒートスプレッダ１２ｂとが電気的に接続される。第３半導体チップ１５ｃおよび第４半導体チップ１５ｄは、Ｘ方向に間隔をあけて配置される。第３半導体チップ１５ｃおよび第４半導体チップ１５ｄの駆動時における発熱は、第２ヒートスプレッダ１２ｂを利用して放熱される。
　第１基板１６ａは、上記したように第１電極層２１ａと、第１絶縁層２２ａと、を含む。第１電極層２１ａは、４つの回路板５１ａ、回路板５２ａ、回路板５３ａおよび回路板５４ａを含む。回路板５１ａ、回路板５２ａ、回路板５３ａおよび回路板５４ａはそれぞれ第１絶縁層２２ａ上において離隔して配置される。回路板５１ａおよび回路板５２ａは、電子部品としての第１スナバコンデンサ１７ａとそれぞれ電気的に接続される。具体的には、第１スナバコンデンサ１７ａの第１電極に回路板５１ａが接続され、第１スナバコンデンサ１７ａの第１電極とは反対の第２電極に回路板５２ａが接続される。また、同様に回路板５３ａおよび回路板５４ａは、電子部品としての第２スナバコンデンサ１７ｂとそれぞれ電気的に接続される。具体的には、第２スナバコンデンサ１７ｂの第１電極に回路板５３ａが接続され、第２スナバコンデンサ１７ｂの第１電極とは反対の第２電極に回路板５４ａが接続される。
　また、第１基板１６ａと同様に、第１基板１６ｂは、上記したように第１電極層２１ｂと、第１絶縁層２２ｂと、を含む。第１電極層２１ｂは、４つの回路板５１ｂ、回路板５２ｂ、回路板５３ｂおよび回路板５４ｂを含む。回路板５１ｂ、回路板５２ｂ、回路板５３ｂおよび回路板５４ｂはそれぞれ第１絶縁層２２ｂ上において離隔して配置される。回路板５１ｂおよび回路板５２ｂは、電子部品としての第３スナバコンデンサ１７ｃとそれぞれ電気的に接続される。具体的には、第３スナバコンデンサ１７ｃの第１電極に回路板５１ｂが接続され、第３スナバコンデンサ１７ｃの第１電極とは反対の第２電極に回路板５２ｂが接続される。また、同様に回路板５３ｂおよび回路板５４ｂは、電子部品としての第４スナバコンデンサ１７ｄとそれぞれ電気的に接続される。具体的には、第４スナバコンデンサ１７ｄの第１電極に回路板５３ｂが接続され、第４スナバコンデンサ１７ｄの第１電極とは反対の第２電極に回路板５４ｂが接続される。
　ここで、第１基板１６ａは、第１半導体チップ１５ａの厚さ方向であるＺ方向において、導体である第１ヒートスプレッダ１２ａと間隔をあけて配置される。本実施形態においては、第１基板１６ａは、第１リブ３９ａ上に搭載されている。具体的には、第１基板１６ａの第１絶縁層２２ａが第１リブ３９ａ上に図示しない接着剤により接着され、取り付けられている。第１基板１６ａの一部はＺ方向に見て、第１ヒートスプレッダ１２ａと重なっている。すなわち、第１基板１６ａは、第１半導体チップ１５ａの厚さ方向であるＺ方向に見て、導体である第１ヒートスプレッダ１２ａと重複する領域２９ａを有する。領域２９ａは、破線で示されている。本実施形態においては、第１基板１６ａと第１ヒートスプレッダ１２ａとの間に、第１リブ３９ａが介在している。
　また、第１基板１６ｂは、第１半導体チップ１５ａの厚さ方向であるＺ方向において、導体である第２ヒートスプレッダ１２ｂと間隔をあけて配置される。本実施形態においては、第１基板１６ｂは、第２リブ３９ｂ上に搭載されている。具体的には、第１基板１６ｂの第１絶縁層２２ｂが第２リブ３９ｂ上に図示しない接着剤により接着され、取り付けられている。第１基板１６ｂの一部はＺ方向に見て、第２ヒートスプレッダ１２ｂと重なっている。すなわち、第１基板１６ｂは、第１半導体チップ１５ａの厚さ方向であるＺ方向に見て、導体である第２ヒートスプレッダ１２ｂと重複する領域２９ｂを有する。領域２９ｂは、破線で示されている。本実施形態においては、第１基板１６ｂと第２ヒートスプレッダ１２ｂとの間に、第２リブ３９ｂが介在している。
　次に、配線について説明する。第１ワイヤ１８ａは、第１半導体チップ１５ａと第１基板１６ａの第１電極層２１ａとを電気的に接続する。具体的には、第１ワイヤ１８ａは、第１半導体チップ１５ａのソースパッドと、第１電極層２１ａの回路板５１ａとを接続する。ワイヤ２５ａは、第１半導体チップ１５ａのソースパッドと、第２基板１９の第２電極層４１の回路板４４とを電気的に接続する。具体的には、ワイヤ２５ａは、第１半導体チップ１５ａのソースパッドと、第２電極層４１の回路板４４とを電気的に接続する。ワイヤ２５ａは、複数設けられている。ワイヤ２６ａは、第１ゲート端子２３ａと、第１半導体チップ１５ａのゲートパッドとを電気的に接続する。ワイヤ２７ａは、第１基板１６ａの第１電極層２１ａの回路板５２ａと、第１ヒートスプレッダ１２ａとを電気的に接続する。
　第２ワイヤ１８ｂは、第２半導体チップ１５ｂと第１基板１６ａの第１電極層２１ａとを電気的に接続する。具体的には、第２ワイヤ１８ｂは、第２半導体チップ１５ｂのソースパッドと、第１電極層２１ａの回路板５３ａとを接続する。ワイヤ２５ｂは、第２半導体チップ１５ｂと、第２基板１９の第２電極層４１とを電気的に接続する。具体的には、ワイヤ２５ｂは、第２半導体チップ１５ｂのソースパッドと、第２電極層４１の回路板４４と、を電気的に接続する。ワイヤ２５ｂは、複数設けられている。ワイヤ２６ｂは、第２ゲート端子２３ｂと、第２半導体チップ１５ｂのゲートパッドとを電気的に接続する。ワイヤ２７ｂは、第１基板１６ａの第１電極層２１ａの回路板５４ａと、第１ヒートスプレッダ１２ａとを電気的に接続する。なお、第１半導体チップ１５ａおよび第２半導体チップ１５ｂを含む電流経路は、第１のアームである上アームを構成する。
　第３ワイヤ１８ｃは、第３半導体チップ１５ｃと第１基板１６ｂの第１電極層２１ｂとを電気的に接続する。具体的には、第３ワイヤ１８ｃは、第３半導体チップ１５ｃのソースパッドと、第１電極層２１ｂの回路板５１ｂとを接続する。ワイヤ２５ｃは、第３半導体チップ１５ｃと、第２基板１９の第２電極層４１とを電気的に接続する。具体的には、ワイヤ２５ｃは、第３半導体チップ１５ｃのソースパッドと、第２電極層４１の回路板４５とを電気的に接続する。ワイヤ２５ｃは、複数設けられている。ワイヤ２６ｃは、第３ゲート端子２３ｃと、第３半導体チップ１５ｃのゲートパッドとを電気的に接続する。ワイヤ２７ｃは、第１基板１６ｂの第１電極層２１ｂの回路板５２ｂと、第２ヒートスプレッダ１２ｂとを電気的に接続する。
　第４ワイヤ１８ｄは、第４半導体チップ１５ｄと第１基板１６ｂの第１電極層２１ｂとを電気的に接続する。具体的には、第４ワイヤ１８ｄは、第４半導体チップ１５ｄのソースパッドと、第１電極層２１ｂの回路板５３ｂとを接続する。ワイヤ２５ｄは、第４半導体チップ１５ｄと、第２基板１９の第２電極層４１とを電気的に接続する。具体的には、ワイヤ２５ｄは、第４半導体チップ１５ｄのソースパッドと、第２電極層４１の回路板４５とを電気的に接続する。ワイヤ２５ｄは、複数設けられている。ワイヤ２６ｄは、第４ゲート端子２３ｄと、第４半導体チップ１５ｄのゲートパッドとを電気的に接続する。ワイヤ２７ｄは、第１基板１６ｂの第１電極層２１ｂの回路板５４ｂと、第２ヒートスプレッダ１２ｂとを電気的に接続する。なお、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄを含む電流経路は、第２のアームである下アームを構成する。
　すなわち、半導体装置１１ａに含まれる複数の半導体チップは、上アームを構成する第１半導体チップ１５ａおよび第２半導体チップ１５ｂと、下アームを構成する第３半導体チップ１５ｃおよび第４半導体チップ１５ｄと、を含む。そして、上アームと下アームとは、直列で接続されている。このような半導体装置１１ａは、例えばインバータとして有効に利用される。
　次に、半導体装置１１ａの動作時において流れる電流経路について説明する。半導体装置１１ａにおいて、外部からの入力信号により第１ゲート端子２３ａおよび第２ゲート端子２３ｂを通じて第１半導体チップ１５ａおよび第２半導体チップ１５ｂがオン状態となり、外部から第３ゲート端子２３ｃおよび第４ゲート端子２３ｄを通じて第３半導体チップ１５ｃおよび第４半導体チップ１５ｄがオフ状態となる。そうすると、Ｐ端子１４ａから第１ヒートスプレッダ１２ａ、第１半導体チップ１５ａおよび第２半導体チップ１５ｂ、ワイヤ２５ａおよびワイヤ２５ｂ、回路板４４、第２ヒートスプレッダ１２ｂを経てＯ端子１４ｂに電流が流れる。半導体装置１１ａにおいて、外部からの入力信号により第１ゲート端子２３ａおよび第２ゲート端子２３ｂを通じて第１半導体チップ１５ａおよび第２半導体チップ１５ｂがオフ状態となり、外部から第３ゲート端子２３ｃおよび第４ゲート端子２３ｄを通じて第３半導体チップ１５ｃおよび第４半導体チップ１５ｄがオン状態となる。そうすると、Ｏ端子１４ｂから第２ヒートスプレッダ１２ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄ、ワイヤ２５ｃおよびワイヤ２５ｄ、回路板４５を経てＮ端子１４ｃに電流が流れる。
　次に、上記した構成の半導体装置１１ａの製造方法について、簡単に説明する。まず、支持板３１を準備し、支持板３１の面３８上に、第２基板１９を取り付ける。その後、回路板４３上に第１ヒートスプレッダ１２ａ、回路板４４上に第２ヒートスプレッダ１２ｂを取り付ける。そして、第１ヒートスプレッダ１２ａ上に第１半導体チップ１５ａおよび第２半導体チップ１５ｂを取り付け、第２ヒートスプレッダ１２ｂ上に第３半導体チップ１５ｃおよび第４半導体チップ１５ｄを取り付ける。その後、Ｐ端子１４ａ、Ｏ端子１４ｂ、Ｎ端子１４ｃ、第１ゲート端子２３ａ、第２ゲート端子２３ｂ、第３ゲート端子２３ｃおよび第４ゲート端子２３ｄが取り付けられた側壁部３２を支持板３１に取り付ける。次に第１基板１６ａを第１リブ３９ａ上に取り付け、第１基板１６ｂを第２リブ３９ｂ上に取り付ける。そして、第１ワイヤ１８ａ、第２ワイヤ１８ｂ、第３ワイヤ１８ｃ、第４ワイヤ１８ｄ、ワイヤ２５ａ、ワイヤ２５ｂ、ワイヤ２５ｃ、ワイヤ２５ｄ、ワイヤ２６ａ、ワイヤ２６ｂ、ワイヤ２６ｃ、ワイヤ２６ｄ、ワイヤ２７ａ、ワイヤ２７ｂ、ワイヤ２７ｃ、ワイヤ２７ｄによる配線を行い、各部材を電気的に接続する。また、Ｐ端子１４ａ、Ｏ端子１４ｂおよびＮ端子１４ｃははんだや超音波接合によりそれぞれ第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂ、回路板４５に電気的に接続される。最後に枠体１３の空間内に封止材を流入して硬化させ、封止する。このようにして半導体装置１１ａを製造する。なお、予め第１基板１６ａを第１リブ３９ａ上に取り付け、第１基板１６ｂを第２リブ３９ｂ上に取り付けた状態で、側壁部３２を支持板３１に取り付けることとしてもよい。
　本開示の半導体装置１１ａにおいては、第１基板１６ａは導体である第１ヒートスプレッダ１２ａと重複する領域２９ａを有するため、第１半導体チップ１５ａと第１電極層２１ａとを電気的に接続する配線である第１ワイヤ１８ａおよび第２半導体チップ１５ｂと第１電極層２１ａとを電気的に接続する配線である第２ワイヤ１８ｂの長さをそれぞれ短くすることができる。また、第１基板１６ｂは導体である第２ヒートスプレッダ１２ｂと重複する領域２９ｂを有するため、第３半導体チップ１５ｃと第１電極層２１ｂとを電気的に接続する配線である第３ワイヤ１８ｃおよび第４半導体チップ１５ｄと第１電極層２１ｂとを電気的に接続する配線である第４ワイヤ１８ｄの長さをそれぞれ短くすることができる。そうすると、電流経路の経路長を短くすることができ、インダクタンスの低減を図ることができる。
　また、導体である第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂは、第１基板１６ａ，１６ｂと第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄの厚さ方向であるＺ方向に間隔をあけて配置されるため、第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂを横方向、本実施形態においては、Ｘ－Ｙ平面に沿う方向に広げる際に、第１リブ３９ａ、第２リブ３９ｂの下側に潜り込ませるようにして大きくすることができるため、第１基板１６ａ、第１基板１６ｂと干渉することはない。したがって、第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂを横方向に広げて大きくして、より多くの放熱の効果を得ることができる。
　なお、本実施形態においては、Ｚ方向において、第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄよりも第１スナバコンデンサ１７ａ、第２スナバコンデンサ１７ｂ、第３スナバコンデンサ１７ｃおよび第４スナバコンデンサ１７ｄが上方側、すなわち、側壁部３２の開口側に配置されるため、第１半導体チップ１５ａ等からの熱干渉を受けにくい。したがって、耐熱温度の低い第１スナバコンデンサ１７ａ等を用いることができ、コストダウンを図ることもできる。
　本実施形態においては、第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂを取り囲む枠体１３には、第１半導体チップ１５ａの厚さ方向に見て第１ヒートスプレッダ１２ａ側に突出する第１リブ３９ａ、第２ヒートスプレッダ１２ｂ側に突出する第２リブ３９ｂが設けられている。第１基板１６ａは、第１リブ３９ａ上に搭載されている。第１基板１６ｂは、第２リブ３９ｂ上に搭載されている。よって、第１リブ３９ａ、第２リブ３９ｂが設けられた枠体１３を利用して、第１半導体チップ１５ａの厚さ方向において、より確実に第１基板１６ａ、第１基板１６ｂと第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂとを間隔をあけて配置することができる。また、第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂを横方向、本実施形態においては、Ｘ－Ｙ平面に沿う方向に広げる際に、第１リブ３９ａ、第２リブ３９ｂの下側に潜り込ませるようにして大きくすることができる。また、予め第１リブ３９ａ上に第１基板１６ａを搭載し、第２リブ３９ｂ上に第１基板１６ｂを搭載してから半導体装置１１ａを組み立てることができるため、実装性の向上を図ることができる。
　本実施形態においては、第１半導体チップ１５ａの厚さ方向に見て、電子部品である第１スナバコンデンサ１７ａ、第２スナバコンデンサ１７ｂ、第３スナバコンデンサ１７ｃ、第４スナバコンデンサ１７ｄは、導体である第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂと重複する領域を有する。そうすると、電流経路の配線長を短くすることができ、よりインダクタンスの低減を図ることができる。
　本実施形態においては、導体としての第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂを含む。したがって、第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂを介して第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５から生ずる熱を効率的に放熱することができる。また、第１ヒートスプレッダ１２ａおよび第２ヒートスプレッダ１２ｂを横方向に広げやすい。
　本実施形態においては、第１半導体チップ１５ａの厚さ方向において第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂを挟んで第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄと反対側に配置され、第２電極層４１および第２絶縁層４２を含む第２基板１９を含む。よって、第２基板１９を利用して、第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂを適切に配置することができる。したがって、電位の異なる第１ヒートスプレッダ１２ａと第２ヒートスプレッダ１２ｂを所定の場所に配置できる。
　本実施形態においては、半導体チップは、上アームを構成する複数の半導体チップ、具体的には、第１半導体チップ１５ａおよび第２半導体チップ１５ｂと、下アームを構成する複数の半導体チップ、具体的には、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄと、を含む。上アームと下アームとは、直列で接続されている。このような半導体装置１１ａは、例えばインバータとして有効に利用される。
　本実施形態においては、半導体チップは、複数含まれている。複数の半導体チップ、具体的には、第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄのそれぞれに、電子部品である第１スナバコンデンサ１７ａ、第２スナバコンデンサ１７ｂ、第３スナバコンデンサ１７ｃおよび第４スナバコンデンサ１７ｄが取り付けられている。よって、適切な動作や故障の抑制を図ることができる。
　（実施の形態２）
　他の実施の形態である実施の形態２について説明する。図４は、実施の形態２における半導体装置の概略平面図である。実施の形態２の半導体装置は、第１ヒートスプレッダ１２ａ、第２ヒートスプレッダ１２ｂを備えない点において実施の形態１の場合と異なっている。
　図４を参照して、実施の形態２における半導体装置１１ｂは、導体である第２基板１９の回路板４３と、第１半導体チップ１５ａおよび第２半導体チップ１５ｂと、第１電極層２１ａおよび第１絶縁層２２ａを有する第１基板１６ａと、電子部品としての第１スナバコンデンサ１７ａおよび第２スナバコンデンサ１７ｂと、配線としての第１ワイヤ１８ａおよび第２ワイヤ１８ｂと、を備える。第１半導体チップ１５ａおよび第２半導体チップ１５ｂはそれぞれ、回路板４３上に搭載され、接合材（図示せず）により回路板４３に電気的に接続される。第１基板１６ａは、回路板４３と間隔をあけて配置される。第１スナバコンデンサ１７ａおよび第２スナバコンデンサ１７ｂはそれぞれ、第１基板１６ａ上に配置される。第１スナバコンデンサ１７ａは、第１電極層２１ａ、具体的には第１電極層２１ａに含まれる回路板５１ａと電気的に接続される。第２スナバコンデンサ１７ｂは、第１電極層２１ａ、具体的には第１電極層２１ａに含まれる回路板５３ａと電気的に接続される。第１ワイヤ１８ａは、第１半導体チップ１５ａのソースパッドと第１電極層２１ａに含まれる回路板５１ａとを電気的に接続する。第２ワイヤ１８ｂは、第２半導体チップ１５ｂのソースパッドと第１電極層２１ａに含まれる回路板５３ａとを電気的に接続する。第１半導体チップ１５ａの厚さ方向に見て、第１基板１６ａは、回路板４３と重複する領域２９ａを有する。
　また、半導体装置１１ｂは、導体である第２基板１９の回路板４４と、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄと、第１電極層２１ｂおよび第１絶縁層２２ｂを有する第１基板１６ｂと、電子部品としての第３スナバコンデンサ１７ｃおよび第４スナバコンデンサ１７ｄと、配線としての第３ワイヤ１８ｃおよび第４ワイヤ１８ｄと、を備える。第３半導体チップ１５ｃおよび第４半導体チップ１５ｄはそれぞれ、回路板４４上に搭載され、接合材（図示せず）により回路板４４に電気的に接続される。第１基板１６ｂは、回路板４４と間隔をあけて配置される。第３スナバコンデンサ１７ｃおよび第４スナバコンデンサ１７ｄはそれぞれ、第１基板１６ｂ上に配置される。第３スナバコンデンサ１７ｃは、第１電極層２１ｂ、具体的には第１電極層２１ｂに含まれる回路板５１ｂと電気的に接続される。第４スナバコンデンサ１７ｄは、第１電極層２１ｂ、具体的には第１電極層２１ｂに含まれる回路板５３ｂと電気的に接続される。第３ワイヤ１８ｃは、第３半導体チップ１５ｃのソースパッドと第１電極層２１ｂに含まれる回路板５１ｂとを電気的に接続する。第４ワイヤ１８ｄは、第４半導体チップ１５ｄのソースパッドと第１電極層２１ｂに含まれる回路板５３ｂとを電気的に接続する。第３半導体チップ１５ｃの厚さ方向に見て、第１基板１６ｂは、回路板４４と重複する領域２９ｂを有する。
　このような構成の半導体装置１１ｂによると、第１基板１６ａ、第１基板１６ｂは導体である回路板４３、回路板４４と重複する領域２９ａ、領域２９ｂを有するため、第１半導体チップ１５ａ、第２半導体チップ１５ｂ、第３半導体チップ１５ｃおよび第４半導体チップ１５ｄと第１電極層２１ａ、第１電極層２１ｂとを電気的に接続する配線である第１ワイヤ１８ａ、第２ワイヤ１８ｂ、第３ワイヤ１８ｃおよび第４ワイヤ１８ｄの長さを短くすることができる。そうすると、電流経路の配線長を短くすることができ、インダクタンスの低減を図ることができる。
　（実施の形態３）
　他の実施の形態である実施の形態３について説明する。図５は、実施の形態３における半導体装置の概略平面図である。実施の形態３の半導体装置は、補助ソース端子を備える点および電子部品がチップ抵抗である点等において実施の形態２の場合と異なっている。
　図５を参照して、実施の形態３における半導体装置１１ｃは、第１半導体チップ１５ａと、第２半導体チップ１５ｂと、第３半導体チップ１５ｃと、第４半導体チップ１５ｄと、回路パターンを構成する第１電極層２１ａおよび第１絶縁層２２ａを有する第１基板１６ａと、回路パターンを構成する第１電極層２１ｂおよび第１絶縁層２２ｂを有する第１基板１６ｂと、を含む。第１電極層２１ａは、回路板５１ａと、回路板５３ａと、回路板５５ａと、回路板５６ａと、回路板５７ａと、回路板５８ａと、を含む。第１電極層２１ｂは、回路板５１ｂと、回路板５３ｂと、回路板５５ｂと、回路板５６ｂと、回路板５７ｂと、回路板５８ｂと、を含む。半導体装置１１ｃは、さらに第１チップ抵抗１７ｅと、第２チップ抵抗１７ｆと、第３チップ抵抗１７ｇと、第４チップ抵抗１７ｈと、を含む。半導体装置１１ｃは、第１補助ソース端子２３ｅと、第２補助ソース端子２３ｆと、を含む。第１補助ソース端子２３ｅおよび第２補助ソース端子２３ｆはそれぞれ、実施の形態１における第２ゲート端子２３ｂおよび第４ゲート端子２３ｄの位置に設けられている。
　第１半導体チップ１５ａのソースパッドと回路板５５ａとは、ワイヤ２６ｅにより電気的に接続されている。第１チップ抵抗１７ｅは、回路板５５ａと回路板５８ａとの間に配置されており、回路板５５ａおよび回路板５８ａのそれぞれと電気的に接続されている。第２半導体チップ１５ｂのソースパッドと回路板５６ａとは、ワイヤ２６ｆにより電気的に接続されている。第２チップ抵抗１７ｆは、回路板５６ａと回路板５８ａとの間に配置されており、回路板５６ａおよび回路板５８ａのそれぞれと電気的に接続されている。回路板５８ａと第１補助ソース端子２３ｅとは、ワイヤ２６ｂにより電気的に接続されている。回路板５７ａと第１ゲート端子２３ａとは、ワイヤ２６ａにより電気的に接続されている。
　第３半導体チップ１５ｃのソースパッドと回路板５５ｂとは、ワイヤ２６ｇにより電気的に接続されている。第３チップ抵抗１７ｇは、回路板５５ｂと回路板５８ｂとの間に配置されており、回路板５５ｂおよび回路板５８ｂのそれぞれと電気的に接続されている。第４半導体チップ１５ｄのソースパッドと回路板５６ｂとは、ワイヤ２６ｈにより電気的に接続されている。第４チップ抵抗１７ｈは、回路板５６ｂと回路板５８ｂとの間に配置されており、回路板５６ｂおよび回路板５８ｂのそれぞれと電気的に接続されている。回路板５８ｂと第２補助ソース端子２３ｆとは、ワイヤ２６ｄにより電気的に接続されている。回路板５７ｂと第３ゲート端子２３ｃとは、ワイヤ２６ｃにより電気的に接続されている。
　このような構成の半導体装置１１ｃによれば、ゲート端子（第１ゲート端子２３ａ、第３ゲート端子２３ｃ）から補助ソース端子（第１補助ソース端子２３ｅ、第２補助ソース端子２３ｆ）に至る電流経路のインダクタンスを低減することができ、より信頼性の高い第１半導体チップ１５ａ等の制御を行うことができる。
　（実施の形態４）
　他の実施の形態である実施の形態４について説明する。図６は、実施の形態４における半導体装置の一部を拡大して示す概略平面図である。図７は、図６に示す半導体装置の一部を示す概略断面図である。図７は、図６中のＶＩＩ－ＶＩＩで示す線分で切断した場合の概略断面図である。実施の形態４の半導体装置は、スルーホールを備える点等において実施の形態１の場合と異なっている。
　図６および図７を参照して、実施の形態４における半導体装置１１ｄは、導体である第１ヒートスプレッダ１２ａと、第１ヒートスプレッダ１２ａ上に搭載され、接合材２８により電気的に接続される第１半導体チップ１５ａと、第１ヒートスプレッダ１２ａ上に配置され、第１電極層２１ａおよび第１絶縁層２２ａを有する第１基板１６ａと、第１基板１６ａ上に配置され、第１電極層２１ａと電気的に接続される電子部品としての第１スナバコンデンサ１７ａと、第１半導体チップ１５ａと第１電極層２１ａとを電気的に接続する配線としての第１ワイヤ１８ａと、を備える。
　また、第１絶縁層２２ａは、厚さ方向に貫通するスルーホール４６ａ、スルーホール４６ｂ、スルーホール４６ｃを有する。そして、第１基板１６ａは、スルーホール４６ａ、スルーホール４６ｂ、スルーホール４６ｃを取り囲む壁面４９を覆い、第１ヒートスプレッダ１２ａと第１電極層２１ａとを電気的に接続する金属層４７ａを含む。金属層４７ａは、導電性を有する接合材４８により、導体である第１ヒートスプレッダ１２ａに電気的に接続されている。
　このような半導体装置１１ｄによると、導体である第１ヒートスプレッダ１２ａ上に第１基板１６ａが配置されているため、第１半導体チップ１５ａと第１電極層２１ａとを電気的に接続する配線の長さを短くすることができる。そうすると、電流経路の経路長を短くすることができ、インダクタンスの低減を図ることができる。
　また、本実施形態によると、スルーホール４６ａ、スルーホール４６ｂ、スルーホール４６ｃを利用して金属層４７ａにより、第１ヒートスプレッダ１２ａと第１電極層２１ａとを同電位にすることができる。このような構成は、ワイヤによる接続よりも自己インダクタンスを小さくできるため、よりインダクタンスの低減を図ることができる。なお、第１ヒートスプレッダ１２ａと第１電極層２１ａとの電気的な接続については、ブラインドビアの構成を採用することにしてもよい。
　（他の実施の形態）
　なお、上記の実施の形態においては、配線として、ワイヤを用いることとしたが、これに限らず、配線として、例えば銅クリップやリボンワイヤ、アルミニウム太線を用いてもよい。
　また、上記の実施の形態においては、第１基板は、プリント基板を含んでもよい。このようにすることにより、電子部品が第１基板に取り付けられていないため、プリント基板に事前に電子部品を組み込んだものを取り付けることができるため、構成をシンプルにして生産性の向上を図ることができる。
　なお、上記の実施の形態においては、半導体チップは複数備えられることとしたが、これに限らず、一つであってもよい。
　また、上記の実施の形態においては、電子部品は、スナバコンデンサを含むこととしたが、これに限らず、電子部品は、コンデンサ、抵抗およびダイオードのうちの少なくともいずれか１つを含むよう構成してもよい。このような電子部品は、半導体装置の損傷の抑制等において、有効に利用される。抵抗としては、例えば図５に示すチップ抵抗が挙げられる。また、ダイオードとしては、例えばショットキーバリアダイオードが挙げられる。また、スナバコンデンサの回路構成としては、Ｃスナバ回路、ＲＣスナバ回路、充放電形ＲＣＤスナバ回路等が挙げられる。
　今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１１ａ，１１ｂ，１１ｃ，１１ｄ　半導体装置、１２ａ　ヒートスプレッダ（第１ヒートスプレッダ）、（導体）、１２ｂ　ヒートスプレッダ（第２ヒートスプレッダ）、（導体）、１３　枠体、１４ａ　Ｐ端子、１４ｂ　Ｏ端子、１４ｃ　Ｎ端子、１５ａ　半導体チップ（第１半導体チップ）、１５ｂ　半導体チップ（第２半導体チップ）、１５ｃ　半導体チップ（第３半導体チップ）、１５ｄ　半導体チップ（第４半導体チップ）、１６ａ，１６ｂ　第１基板、１７ａ　スナバコンデンサ（第１スナバコンデンサ）、１７ｂ　スナバコンデンサ（第２スナバコンデンサ）、１７ｃ　スナバコンデンサ（第３スナバコンデンサ）、１７ｄ　スナバコンデンサ（第４スナバコンデンサ）、１７ｅ　チップ抵抗（第１チップ抵抗）、１７ｆ　チップ抵抗（第２チップ抵抗）、１７ｇ　チップ抵抗（第３チップ抵抗）、１７ｈ　チップ抵抗（第４チップ抵抗）、１８ａ　ワイヤ（第１ワイヤ）、１８ｂ　ワイヤ（第２ワイヤ）、１８ｃ　ワイヤ（第３ワイヤ）、１８ｄ　ワイヤ（第４ワイヤ）、１９　第２基板、２１ａ，２１ｂ　第１電極層、２２ａ，２２ｂ　第１絶縁層、２３ａ　ゲート端子（第１ゲート端子）、２３ｂ　ゲート端子（第２ゲート端子）、２３ｃ　ゲート端子（第３ゲート端子）、２３ｄ　ゲート端子（第４ゲート端子）、２３ｅ　補助ソース端子（第１補助ソース端子）、２３ｆ　補助ソース端子（第２補助ソース端子）、２５ａ，２５ｂ，２５ｃ，２５ｄ，２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６ｈ，２７ａ，２７ｂ，２７ｃ，２７ｄ　ワイヤ、２８，４８　接合材、２９ａ，２９ｂ　領域、３１　支持板、３２　側壁部、３３　第１壁部、３４　第２壁部、３５　第３壁部、３６　第４壁部、３７　内壁面、３８　面、３９ａ　リブ（第１リブ）、３９ｂ　リブ（第２リブ）、４１　第２電極層、４２　第２絶縁層、４３，４４，４５，５１ａ，５１ｂ，５２ａ，５２ｂ，５３ａ，５３ｂ，５４ａ，５４ｂ，５５ａ，５５ｂ，５６ａ，５６ｂ，５７ａ，５７ｂ，５８ａ，５８ｂ　回路板、４６ａ，４６ｂ，４６ｃ　スルーホール、４７ａ　金属層、４９　壁面。
 

Claims (11)

  1. 　導体と、
    　前記導体上に搭載され、接合材により電気的に接続される半導体チップと、
    　前記半導体チップの厚さ方向において前記導体と間隔をあけて配置され、第１電極層および第１絶縁層を有する第１基板と、
    　前記第１基板上に配置され、前記第１電極層と電気的に接続される電子部品と、
    　前記半導体チップと前記第１電極層とを電気的に接続する配線と、を備え、
    　前記半導体チップの厚さ方向に見て、前記第１基板は、前記導体と重複する領域を有する、半導体装置。
  2. 　前記導体を取り囲む枠体をさらに備え、
    　前記枠体には、前記半導体チップの厚さ方向に見て前記導体側に突出するリブが設けられており、
    　前記第１基板は、前記リブ上に搭載されている、請求項１に記載の半導体装置。
  3. 　前記半導体チップの厚さ方向に見て、前記電子部品は、前記導体と重複する領域を有する、請求項１または請求項２に記載の半導体装置。
  4. 　導体と、
    　前記導体上に搭載され、接合材により電気的に接続される半導体チップと、
    　前記導体上に配置され、第１電極層および第１絶縁層を有する第１基板と、
    　前記第１基板上に配置され、前記第１電極層と電気的に接続される電子部品と、
    　前記半導体チップと前記第１電極層とを電気的に接続する配線と、を備える、半導体装置。
  5. 　前記第１絶縁層は、厚さ方向に貫通するスルーホールを有し、
    　前記第１基板は、前記スルーホールを取り囲む壁面を覆い、前記導体と前記第１電極層とを電気的に接続する金属層を含む、請求項４に記載の半導体装置。
  6. 　前記電子部品は、コンデンサ、抵抗およびダイオードのうちの少なくともいずれか１つを含む、請求項１または請求項４に記載の半導体装置。
  7. 　前記導体は、ヒートスプレッダを含む、請求項１または請求項４に記載の半導体装置。
  8. 　前記半導体チップの厚さ方向において前記ヒートスプレッダを挟んで前記半導体チップと反対側に配置され、第２電極層および第２絶縁層を含む第２基板をさらに備える、請求項７に記載の半導体装置。
  9. 　前記第１基板は、プリント基板を含む、請求項１または請求項４に記載の半導体装置。
  10. 　前記半導体チップは、
    　上アームを構成する複数の半導体チップと、
    　下アームを構成する複数の半導体チップと、を含み、
    　前記上アームと前記下アームとは、直列で接続されている、請求項１または請求項４に記載の半導体装置。
  11. 　前記半導体チップは、複数含まれており、
    　複数の前記半導体チップのそれぞれに、前記電子部品が取り付けられている、請求項１または請求項４に記載の半導体装置。
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