WO2024040706A1 - 阵列基板及其制备方法 - Google Patents

Abstract

本申请公开了一种阵列基板及其制备方法，阵列基板包括：衬底；第一金属层，位于衬底的一侧，第一金属层包括第一电容极板；第一绝缘层，位于第一金属层背离衬底的一侧，第一绝缘层至少包括两层，第一绝缘层包括第一凹槽和第一过孔，第一凹槽由第一绝缘层背离第一金属层的表面凹陷形成，第一过孔贯穿第一绝缘层设置，第一凹槽在衬底上的正投影与第一电容极板在衬底上的正投影至少部分交叠，第一过孔在衬底上的正投影和第一电容极板在衬底上的正投影错位设置；第二金属层，位于第一绝缘层背离第一金属层的一侧，第二金属层包括第二电容极板，至少部分第二电容极板位于第一凹槽内。本申请能够提高阵列基板的良率。

Description

阵列基板及其制备方法

相关申请的交叉引用

本申请要求享有于2022年08月25日提交的名称为“阵列基板及其制备方法”的中国专利申请第202211026410.4号的优先权，该申请的全部内容通过引用并入本文中。

技术领域

本申请涉及显示领域，具体涉及一种阵列基板及其制备方法。

背景技术

随着电子设备的快速发展，用户对显示面板的要求越来越高，使得电子设备的显示面板的制备和显示受到业界越来越多的关注。

显示面板包括阵列基板，阵列基板包括衬底和设置于衬底的多个金属层，不同的金属层包括不同的信号线，例如栅极线、扫描线、电容极板等，这就导致阵列基板的制备极其复杂，需要多次图案化金属材料层以形成各种信号线，这就导致阵列基板的良率难以保证。

发明内容

本申请实施例提供一种阵列基板及其制备方法，旨在提高阵列基板的良率。

本申请第一方面的实施例提供一种阵列基板，包括：衬底；第一金属层，位于衬底的一侧，第一金属层包括第一电容极板；第一绝缘层，位于第一金属层背离衬底的一侧，第一绝缘层至少包括两层，第一绝缘层包括第一凹槽和第一过孔，第一凹槽由第一绝缘层背离第一金属层的表面凹陷形成，第一过孔贯穿第一绝缘层设置，第一凹槽在衬底上的正投影与第一电容极板在衬底上的正投影至少部分交叠，第一过孔在衬底上的正投影 和第一电容极板在衬底上的正投影错位设置；第二金属层，位于第一绝缘层背离第一金属层的一侧，第二金属层包括第二电容极板，至少部分第二电容极板位于第一凹槽内。

本申请第二方面的实施例还提供一种阵列基板的制备方法，包括：

提供一种待刻蚀基板，待刻蚀基板包括衬底和依次设置于衬底一侧的第一金属层和第一待刻蚀绝缘层，第一金属层包括第一电容极板，第一待刻蚀绝缘层具有第一凹槽区和第一过孔区，第一电容极板在衬底上的正投影与第一凹槽区在衬底上的正投影至少部分交叠；

在第一待刻蚀绝缘层背离第一金属层的表面设置光刻胶层，并对光刻胶层进行图案化处理形成第一刻蚀槽和第二刻蚀槽，第一刻蚀槽位于第一凹槽区且由光刻胶层背离第一待刻蚀绝缘层的表面凹陷形成，第二刻蚀槽位于第一过孔区且贯穿光刻胶层设置；

对带有光刻胶层的待刻蚀基板进行第一次刻蚀处理，以在第一过孔区去除至少部分厚度的第一待刻蚀绝缘层；

对光刻胶层进行减薄处理，使得在第一刻蚀槽贯穿光刻胶层；

对带有光刻胶层的待刻蚀基板进行第二次刻蚀处理形成包括第一绝缘层的阵列基板，第一绝缘层包括位于第一凹槽区的第一凹槽和位于第一过孔区的第一过孔，第一凹槽由第一绝缘层背离第一金属层的表面凹陷形成，第一过孔贯穿第一绝缘层设置。

在本申请实施例提供的阵列基板中，阵列基板包括衬底和设置于衬底的第一金属层、第一绝缘层和第二金属层，第一金属层包括第一电容极板，第二金属层包括第二电容极板，第一电容极板和第二电容极板能够形成电容。第一金属层和第二金属层之间的第一绝缘层上开设有第一凹槽，第二电容极板位于第一凹槽内，通过调整第一凹槽的大小能够调整第二电容极板和第一电容极板的交叠面积，进而调整电容的大小，能够提高阵列基板的制备精度，进而提高阵列基板的良率。

附图说明

图1是本申请一种实施例提供的阵列基板的剖视图；

图2是本申请另一种实施例提供的阵列基板的剖视图；

图3是本申请又一种实施例提供的阵列基板的剖视图；

图4是本申请还一种实施例提供的阵列基板的剖视图；

图5是本申请再一种实施例提供的阵列基板的剖视图；

图6是本申请再一种实施例提供的阵列基板的剖视图；

图7是本申请再一种实施例提供的阵列基板的剖视图；

图8是本申请实施例提供的一种阵列基板的制备方法流程示意图；

图9至图21是本申请实施例提供的一种显示面板的制备方法过程示意图。

具体实施方式

本申请实施例提供了一种阵列基板及其制备方法，以下将结合附图对阵列基板及其制备方法的各实施例进行说明。

本申请实施例提供一种阵列基板，可以用于显示面板，该显示面板可以是有机发光二极管(Organic Light Emitting Diode，OLED)显示面板。

如图1所示，本申请第一方面的实施例提供一种阵列基板，阵列基板包括衬底01、第一金属层02、第一绝缘层03和第二金属层04。第一金属层02位于衬底01的一侧，第一金属层02包括第一电容极板210。第一绝缘层03位于第一金属层02背离衬底01的一侧，第一绝缘层03包括第一凹槽310和第一过孔320，第一凹槽310由第一绝缘层03背离第一金属层02的表面凹陷形成，第一过孔320贯穿第一绝缘层03设置，第一凹槽310在衬底01上的正投影与第一电容极板210在衬底01上的正投影至少部分交叠，第一过孔320在衬底01上的正投影和第一电容极板210在衬底01上的正投影错位设置；第二金属层04位于第一绝缘层03背离第一金属层02的一侧，第二金属层04包括第二电容极板410，至少部分第二电容极板410位于第一凹槽310内。

在本申请实施例提供的阵列基板中，阵列基板包括衬底01和设置于衬底01的第一金属层02、第一绝缘层03和第二金属层04，第一金属层02包括第一电容极板210，第二金属层04包括第二电容极板410，第一电 容极板210和第二电容极板410之间能够形成电容。第一金属层02和第二金属层04之间的第一绝缘层03上开设有第一凹槽310，第二电容极板410位于第一凹槽310内，通过调整第一凹槽310的大小能够调整第二电容极板410和第一电容极板210的交叠面积，进而调整电容的大小，能够提高阵列基板的制备精度，进而提高阵列基板的良率。

衬底01可以采用玻璃、聚酰亚胺(Polyimide，PI)等透光材料制成。

阵列基板的设置方式有多种，在一些实施例中，阵列基板100可以包括设置于衬底01一侧且层叠设置的半导体层、第一金属层02、第二金属层04及第三金属层。相邻的金属层之间均设置有绝缘层。示例性的，设置于阵列基板的像素驱动电路包括晶体管和存储电容C。晶体管包括半导体、栅极、源极及漏极。存储电容C包括第一电容极板210和第二电容极板410。作为一个示例，栅极及第一电容极板210可以位于第一金属层02，第二电容极板410可以位于第二金属层04，源极、漏极、可以位于第三金属层。

第一绝缘层03的方式有多种，可选的，第一绝缘层03至少包括两层。

在一些可选的实施例中，请参阅图2，第一绝缘层03至少包括第一膜层03a和位于第一膜层03a朝向第一金属层02的第二膜层03b，第一凹槽310贯穿第一膜层03a设置或者贯穿部分第一膜层03a，第一过孔320包括贯穿第一膜层03a的第一分段和贯穿至少部分第二膜层03b的第二分段。

在这些可选的实施例中，第一绝缘层03包括第一膜层03a和第二膜层03b，第一凹槽310设置于第一膜层03a，第一过孔320贯穿第一膜层03a和第二膜层03b。在阵列基板的制备过程中，可以对第一过孔320进行分段制备，例如可以先制备形成贯穿第一膜层03a的第一分段，然后制备第一凹槽310，在制备第一凹槽310的同时在贯穿第一膜层03a的第一分段的位置制备贯穿第二膜层03b的第二分段，以形成第一过孔320，能够简化阵列基板的制备工艺，改善分次制备第一过孔320和第一凹槽310导致的制备工艺复杂、制备效率低等问题。

可选的，阵列基板还包括信号线420，信号线420例如包括数据线、扫描线、电源线、电压参考线、连接像素电极和驱动电路的连接线，这些信号线420可以通过第一过孔320搭接。

例如，在一些可选的实施例中，如图1或图2所示，第一过孔320朝向衬底01的一侧设置有连接部05，信号线420通过第一过孔320与连接部05连接，以提高信号线420的良率。连接部05可以位于第一金属层02或者半导体层。

在一些实施例中，如上所述，阵列基板包括连接部05，连接部05位于第一绝缘层03背离第二金属层04的一侧，第一过孔320在衬底01上的正投影和连接部05在衬底01上的正投影至少部分交叠，第二金属层04还包括信号线420，至少部分信号线420通过第一过孔320与连接部05过孔电连接。在这些可选的实施例中，信号线420可以包括位于第一过孔320两侧的分段，两个分段通过连接部05相互连接，即信号线420包括在第二金属层04所在平面分设于第一过孔320两侧的两部分，两部分通过连接部05相互连接，能够提高信号线420的良率。

在一些可选的实施例中，如图1或图2所示，连接部05设置于第一金属层02，第一过孔320的第二分段的刻蚀形成时间与第一凹槽310的刻蚀形成时间相同。

在这些可选的实施例中，当第一过孔320的第一分段刻蚀形成以后，由于第一过孔320的第二分段的刻蚀形成时间与第一凹槽310的刻蚀形成时间相同，因此可以同时刻蚀第一凹槽310和第一过孔320的第二分段，进而简化阵列基板的制备工艺。此外，由于连接部05位于第一金属层02，因此刻蚀完第一过孔320的第二分段以后，连接部05就能够由第一过孔320露出，使得信号线420能够由第一过孔320与连接部05相互连接。

第一过孔320的第二分段的刻蚀形成时间与第一凹槽310的刻蚀形成时间相同是指在相同的刻蚀参数下第一过孔320的第二分段的刻蚀形成时间与第一凹槽310的刻蚀形成时间相同。

第一凹槽310的设置方式有多种，例如，如图2所示，第一凹槽310 可以贯穿第一膜层03a，具体地，第一凹槽310的底壁面可以为第二膜层的背离衬底的表面。

在一些实施例中，第一膜层03a和第二膜层03b的厚度和材料均相同，那么在相同的刻蚀参数下，第一过孔320的第二分段的刻蚀形成时间与第一凹槽310的刻蚀形成时间相同。

或者，在另一些实施例中，第一膜层03a和第二膜层03b的厚度和材料均不相同，且第一膜层03a和第二膜层03b满足如下公式(1)：

H ₁/V ₁＝H ₂/V ₂(1)

其中，H ₁为第一凹槽310的深度值，V ₁表示第一膜层03a的刻蚀速度，H ₂为第二膜层03b的厚度值，V ₂表示第二膜层03b的刻蚀速度。

V ₁和V ₂表示在相同刻蚀参数下第一膜层03a的刻蚀速度和第二膜层03b的刻蚀速度。

在这些可选的实施例中，第一膜层03a和第二膜层03b的厚度和材料不同，因此第一膜层03a和第二膜层03b在相同的刻蚀参数下刻蚀速度不同，当第一膜层03a和第二膜层03b的厚度和刻蚀速度满足上述关系式(1)时，第一凹槽310和第一过孔320的第二分段的刻蚀时间相同，可以在同一工艺步骤中同时制备第一凹槽310和第一过孔320的第二分段。

第一膜层03a的设置方式有多种，例如第一膜层03a可以包括两个以上的子分层，第一凹槽310可以贯穿至少一个子分层设置。

在一些可选的实施例中，如图3所示，第一膜层03a包括第一子分层03a1和位于第一子分层03a1朝向衬底01一侧的第二子分层03a2。

当第一膜层03a包括第一子分层03a1和第二子分层03a2时，第一凹槽310的设置方式有多种，例如，请继续参阅图3，第一凹槽310贯穿第一子分层03a1和第二子分层03a2，第二膜层03b、第一子分层03a1和第二子分层03a2满足如下公式(2)：

H ₁₁/V ₁₁+H ₁₂/V ₁₂＝H ₂/V ₂          (2)

其中，H ₁₁表示第一子分层03a1的厚度，V ₁₁表示第一子分层03a1的刻蚀速度，H ₁₂表示第二子分层03a2的厚度，V ₁₂表示第二子分层03a2的刻蚀速度，H ₂为第二膜层03b的厚度值，V ₂表示第二膜层03b的刻蚀速 度。

V ₁₁、V ₁₂、V ₂表示在相同刻蚀参数下第一子分层03a1、第二子分层03a2和第二膜层03b的刻蚀速度。

在这些可选的实施例中，第一膜层03a包括第一子分层03a1和第二子分层03a2两层结构，第一凹槽310贯穿第一子分层03a1和第二子分层03a2设置。当第一子分层03a1、第二子分层03a2和第二膜层03b的厚度和刻蚀速度满足上述关系式(2)时，第一凹槽310和第二分段的刻蚀时间相同，可以在同一工艺步骤中同时制备第一凹槽310和第二分段。

在另一些实施例中，如图4所示，第一凹槽310贯穿第一子分层03a1，且第一凹槽310的底部位于第二子分层03a2，即第一凹槽310的底壁面为第二子分层03a2背离第二膜层03b的表面。那么第二膜层03b和第一子分层03a1满足如下公式(3)：

H ₁₁/V ₁₁＝H ₂/V ₂       (3)

其中，H ₁₁表示第一子分层03a1的厚度，V ₁₁表示第一子分层03a1的刻蚀速度，H ₂为第二膜层03b的厚度值，V ₂表示第二膜层03b的刻蚀速。

在这些可选的实施例中，第一凹槽310仅贯穿第一子分层03a1而未贯穿第二子分层03a2，当第二膜层03b和第一子分层03a1满足上述关系式(3)时，第一凹槽310和第一过孔320的第二分段的刻蚀时间相同，可以在同一工艺步骤中同时制备第一凹槽310和第一过孔320的第二分段。

在又一些实施例中，第一凹槽310和第一过孔320的第二分段的刻蚀时间可以不相同，比如，第一凹槽310的刻蚀时间大于第一过孔320的第二分段的刻蚀时间。具体地，可以继续参考图4，第一凹槽310贯穿第一子分层03a1，且第一凹槽310的底壁面为第二子分层03a2背离第二膜层03b的表面。第二膜层03b和第一子分层03a1可以满足如下公式(4)：

H11/V11＝H12/V12+H2/V2        (4)

其中，H ₁₁表示第一子分层03a1的厚度，V ₁₁表示第一子分层03a1的刻蚀速度，H ₁₂表示第二子分层03a2的厚度，V ₁₂表示第二子分层03a2的刻蚀速度，H ₂为第二膜层03b的厚度值，V ₂表示第二膜层03b的刻蚀速。

需要说明的是，公式(3)或如下公式(4)的区别在于：

如果按以下工艺进行制备：先在第一过孔320所在的第一过孔区贯穿第一子分层03a1和第二子分层03a2，然后制备第一凹槽310，在制备第一凹槽310的同时在第一过孔区贯穿第二膜层03b，以在第一过孔区形成第一过孔320，则第一膜层03a和第二膜层03b需要满足公式(3)。

如果按以下工艺进行制备：先在第一过孔320所在的第一过孔区仅贯穿第一子分层03a1，然后制备第一凹槽310，在制备第一凹槽310的同时在第一过孔区贯穿第二子分层03a2和第二膜层03b，以在第一过孔区形成第一过孔320，则第一膜层03a和第二膜层03b需要满足公式(4)。

在另一些实施例中，连接部05还可以设置于其他膜层。例如，如图5所示，阵列基板还包括第一导电层06和第二绝缘层07，第一导电层06位于第一金属层02朝向衬底01的一侧，连接部05设置于第一导电层06；第二绝缘层07位于第一导电层06和第一金属层02之间，第二绝缘层07还包括与第一过孔320连通的第二过孔710，第二过孔710贯穿第二绝缘层07设置，且第二过孔710在衬底01上的正投影和连接部05在衬底01上的正投影至少部分交叠，其中，第一凹槽310的刻蚀形成时间等于第二分段和第二过孔710的刻蚀形成时间之和。

可选的，第一导电层06可以为上述的半导体层。或者，第一导电层06可以为半导体层和第一金属层02之间增设的新的金属材料导电层。或者，第一导电层06可以为位于半导体层和衬底01之间增设的新的金属材料导电层。

在这些可选的实施例中，连接部05没有位于第一金属层02，连接部05和第二金属层04之间还设置有第二绝缘层07，第二绝缘层07上设置有第二过孔710，使得信号线420能够通过第一过孔320和第二过孔710与连接部05相互连接。

此外，第一凹槽310的刻蚀形成时间等于第二分段和第二过孔710的刻蚀形成时间之和，使得第一凹槽310和第二分段、第二过孔710可以在同一工艺步骤中制备成型，能够简化阵列基板的制备方法。

第一膜层03a的设置方式有多种，如图6所示，第一膜层03a可以包括第一子分层03a1和位于第一子分层03a1朝向衬底01一侧的第二子分层 03a2。

当第一膜层03a包括上述的第一子分层03a1和第二子分层03a2时，第一凹槽310可以仅贯穿第一子分层03a1设置，或者第一凹槽310可以同时贯穿第一子分层03a1和第二子分层03a2设置。

在一些可选的实施例中，如图6所示，第一凹槽310贯穿第一子分层03a1和第二子分层03a2，第二膜层03b、第一子分层03a1、第二子分层03a2以及第二绝缘层07满足如下公式(5)：

H ₁₁/V ₁₁+H ₁₂/V ₁₂＝H ₂/V ₂₊H ₃/V ₃       (5)

其中，H ₁₁表示第一子分层03a1的厚度，V ₁₁表示第一子分层03a1的刻蚀速度，H ₁₂表示第二子分层03a2的厚度，V ₁₂表示第二子分层03a2的刻蚀速度，H ₂为第二膜层03b的厚度值，V ₂表示第二膜层03b的刻蚀速度，H ₃为第二绝缘层07的厚度值，V ₃表示第二绝缘层07的刻蚀速度。

V ₁₁、V ₁₂、V ₂和V ₃表示在相同刻蚀条件下第一子分层03a1、第二子分层03a2、第二膜层03b和第二绝缘层07的刻蚀速度。

在这些可选的实施例中，当第二膜层03b、第一子分层03a1、第二子分层03a2以及第二绝缘层07满足上述关系式(5)时，使得第一凹槽310和第二分段、第二过孔710可以在同一工艺步骤中制备成型，能够简化阵列基板的制备方法。

在另一些实施例中，如图7所示，第一凹槽310贯穿第一子分层03a1，并且第一凹槽310的底部为第二子分层03a2背离第二膜层03b的表面，第二膜层03b、第一子分层03a1以及第二绝缘层07满足如下公式(6)：

H ₁₁/V ₁₁＝H ₂/V ₂₊H ₃/V ₃        (6)

其中，H ₁₁表示第一子分层03a1的厚度，V ₁₁表示第一子分层03a1的刻蚀速度，H ₂为第二膜层03b的厚度值，V ₂表示第二膜层03b的刻蚀速度，H ₃为第二绝缘层07的厚度值，V ₃表示第二绝缘层07的刻蚀速度。

在这些可选的实施例中，当第二膜层03b、第一子分层03a1以及第二绝缘层07满足上述关系式(6)时，使得第一凹槽310和第一过孔320的第二分段、第二过孔710可以在同一工艺步骤中制备成型，能够简化阵列 基板的制备方法。

当第一导电层06为半导体层时，第二绝缘层07可以为栅间绝缘层。

在上述任一实施例中，第一子分层03a1和第二子分层03a2的材料设置方式有多种，例如第一子分层03a1和第二子分层03a2的材料设置不同，因此当第一凹槽310贯穿第一子分层03a1而未贯穿第二子分层03a2时，在阵列基板的制备过程中，通过设置不同的刻蚀参数，使得能够刻蚀第一子分层03a1，且减小第二子分层03a2受到的刻蚀影响。

可选的，第一子分层03a1和第二膜层03b的材料相同，使得在相同的刻蚀参数下，第一子分层03a1的刻蚀之间能够与第二膜层03b的刻蚀时间相同，便于阵列基板的制备。

可选的，第二子分层03a2的刻蚀速度大于第一子分层03a1的刻蚀速度。在这些可选的实施例中，在刻蚀第一子分层03a1形成第一凹槽310时，需要刻蚀第二子分层03a2和第二绝缘层07形成第二过孔710。第二子分层03a2的刻蚀速度大于第一子分层03a1的刻蚀速度，因此第二子分层03a2的刻蚀时间较小。当同时对第一子分层03a1进行刻蚀形成第一凹槽310、对第二子分层03a2和第二绝缘层07进行刻蚀形成第二分段和第二过孔710，当刻蚀完第二子分层03a2后，第一子分层03a1还尚未完成刻蚀，因此可以继续刻蚀第一子分层03a1和第二绝缘层07，最终同时形成第一凹槽310、第二过孔710和第一过孔320的第二分段。

第一膜层03a、第二膜层03b的材料设置方式有多种，例如，第二膜层03b和第一子分层03a1的材料包括氧化硅，第二子分层03a2的材料包括氮化硅，或者，第二膜层03b和第一子分层03a1的材料包括氮化硅，第二子分层03a2的材料包括氧化硅。

在这些可选的实施例中，第一子分层03a1和第二子分层03a2的材料不同，可以通过设置刻蚀参数分次刻蚀第一子分层03a1和第二子分层03a2。第二膜层03b和第一子分层03a1的材料相同，可以在同一步骤中刻蚀第二膜层03b和第一子分层03a1的材料并形成第一凹槽310和第一过孔320的第二分段。

在一些实施例中，第二膜层03b的厚度大于第一子分层03a1的厚度。 例如，第二膜层03b的材料和第一子分层03a1的材料相同，在同一工艺步骤中刻蚀形成第一凹槽310和第一过孔320的第二分段时，第一凹槽310还可以形成于第二子分层03a2，能够增加第一凹槽310的深度，减小第一凹槽310底部与第一电容极板210的距离，提高第一电容极板210和第二电容极板410之间形成的电容的电容量。

请参阅图8，图8是本申请第二方面实施例提供的一种阵列基板的制备方法流程示意图。

如图8所示，本申请第二方面还提供一种阵列基板的制备方法，该阵列基板可以为上述任一实施例中的阵列基板。如图8所示，阵列基板的制备方法包括：

步骤S01：如图9所示，提供一种待刻蚀基板，待刻蚀基板包括衬底01和依次设置于衬底01一侧的第一金属层02和第一待刻蚀绝缘层，第一金属层02包括第一电容极板210，第一待刻蚀绝缘层具有第一凹槽区和第一过孔区，第一电容极板210在衬底01上的正投影与第一凹槽区在衬底01上的正投影至少部分交叠。

步骤S02：如图10所示，在第一待刻蚀绝缘层背离第一金属层02的表面设置光刻胶层08，并对光刻胶层08进行图案化处理形成第一刻蚀槽810和第二刻蚀槽820，第一刻蚀槽810位于第一凹槽区且由光刻胶层08背离第一待刻蚀绝缘层的表面凹陷形成，第二刻蚀槽820位于第一过孔区且贯穿光刻胶层08设置。

步骤S03：如图11所示，对带有光刻胶层08的待刻蚀基板进行第一次刻蚀处理，以在第一过孔区去除至少部分厚度的第一待刻蚀绝缘层。

步骤S04：如图12所示，对光刻胶层08进行减薄处理，使得在第一刻蚀槽810贯穿光刻胶层08。

步骤S05：如图13所示，对带有光刻胶层08的待刻蚀基板进行第二次刻蚀处理形成包括第一绝缘层03的阵列基板，第一绝缘层03包括位于第一凹槽区的第一凹槽310和位于第一过孔区的第一过孔320，第一凹槽310由第一绝缘层03背离第一金属层02的表面凹陷形成，第一过孔320贯穿第一绝缘层03设置。

在本申请实施例提供的阵列基板制备方法中，首先在步骤S02中在第一待刻蚀基板的表面设置光刻胶层08，然后对光刻胶进行图案化处理，使得后续在第一次刻蚀处理步骤S03中能够在第一过孔区去除至少部分厚度的第一待刻蚀绝缘层。然后在步骤S04中对光刻胶进行第二次处理，即减薄处理，减薄以后光刻胶厚度减小，导致第一刻蚀槽810能够贯穿光刻胶层08。接着在步骤S05中进行第二次刻蚀处理，在第二次刻蚀处理中在第一刻蚀槽810出形成了第一凹槽310，在第二刻蚀槽820处形成了第一过孔320。因此第一凹槽310和第一过孔320的刻蚀过程仅需一次光刻胶涂覆过程，无需反复涂覆和清洗去除光刻胶层08，能够简化阵列基板的制备工艺，提高阵列基板的制备效率。

此外，如上所述，经上述制备方法制备成型的阵列基板，可以将第二电容极板410设置于第一凹槽310处，通过控制第一凹槽310的位置可以调整第二电容极板410和第一电容极板210的有效交叠面积，进而改变电容参数，提高阵列基板的良率。

在一些可选的实施例中，如图14所示，例如第一待刻蚀绝缘层包括第一膜层03a和位于所述第一膜层03a朝向所述第一金属层02的第二膜层03b。那么在步骤S03中对待刻蚀基板进行第一次刻蚀处理时，可以在第一过孔区去除n ₁*H ₁厚度的第一膜层03a，n ₁为大于0且小于1的系数，H ₁为第一膜层03a的厚度值。如图15所示，在步骤S05中对待刻蚀基板进行第二次刻蚀处理时，在第一凹槽区去除至少部分第一膜层03a以形成第一凹槽310，在第一过孔区去除(1-n ₁)*H ₁厚度的第一膜层03a及第二膜层03b，以形成贯穿第一膜层03a和第二膜层03b的第一过孔320。

在这些可选的实施例中，首先去除n ₁*H ₁厚度的第一膜层03a，第二次刻蚀处理中形成第一凹槽310和(1-n ₁)*H ₁厚度的第一膜层03a及第二膜层03b，即形成第一凹槽310和第一过孔320，能够简化阵列基板的制备工艺，提高阵列基板的制备效率。

如上所述，并请参阅图16，第一膜层03a可以包括第一子分层03a1和位于第一子分层03a1朝向衬底01一侧的第二子分层03a2，第一子分层03a1的厚度为n ₁*H ₁；如图16所示，在步骤S03中对待刻蚀基板进行第一 次刻蚀处理的步骤中，去除第一子分层03a1形成上述第一过孔320的第一分段。如图17所示，在步骤S05中对待刻蚀基板进行第二次刻蚀处理的步骤中，在第一凹槽区去除部分或全部的第一子分层03a1，或者在第一凹槽区去除第一子分层03a1和至少部分第二子分层03a2，以形成第一凹槽310；在第一过孔区去除第二子分层03a2和第二膜层03b，以形成贯穿第一膜层03a和第二膜层03b的第一过孔320。即在步骤S05中同时形成第一凹槽310和第二分段，第二分段和第一分段形成第一过孔320。第一凹槽310和第二分段能够在同一工艺步骤中制备成型，能够简化阵列基板的制备工艺，提高阵列基板的制备效率。

在另一些可选的实施例中，如图18所示，当第一待刻蚀绝缘层包括第一膜层03a和位于第一膜层03a朝向第一金属层02的第二膜层03b时，在步骤S03中对待刻蚀基板进行第一次刻蚀处理的步骤中，在第一过孔区去除第一膜层03a和n ₂*H ₂厚度的第二膜层03b，n ₂为大于0且小于1的系数，H ₂为第二膜层03b的厚度值。在步骤S05中对待刻蚀基板进行第二次刻蚀处理的步骤中，在第一凹槽区去除至少部分第一膜层03a以形成第一凹槽310，在第一过孔区去除(1-n ₂)*H ₂厚度的第二膜层03b，以形成贯穿第一膜层03a和第二膜层03b的第一过孔320。

在这些可选的实施例中，在步骤S03中可以在第一过孔区完全去除第一膜层03a和部分的第二膜层03b，在步骤S05中可以在第一凹槽区去除第一膜层03a形成第一凹槽310，在第一过孔区去除剩余的部分第二膜层03b形成第二过孔710。

可选的，第二膜层03b包括第三子分层03b1和位于第三子分层03b1朝向衬底01一侧的第四子分层03b2，第四子分层03b2的厚度为n ₂*H ₂；

如图19所示，在步骤S03中对待刻蚀基板进行第一次刻蚀处理的步骤中，在第一过孔区去除第一膜层03a和第三子分层03b1。在步骤S05中对待刻蚀基板进行第二次刻蚀处理的步骤中，在第一凹槽区去除至少部分第一膜层03a以形成第一凹槽310，在第一过孔区去除第四子分层03b2，以形成贯穿第一膜层03a和第二膜层03b的第一过孔320。

当第二膜层03b包括第三子分层03b1和第四子分层03b2时，在步骤 S03中可以在第一过孔区去除第一膜层03a和第三子分层03b1。在步骤S04中继续去除第一过孔320去的第四子分层03b2形成第一过孔320。

在还一些可选的实施例中，如图20所示，当第一待刻蚀绝缘层包括第一膜层03a和位于第一膜层03a朝向第一金属层02的第二膜层03b时，在步骤S03中还可以在第一过孔区去除第一膜层03a。在步骤S05中还可以在第一凹槽区去除至少部分第一膜层03a以形成第一凹槽310，在第一过孔区去除第二膜层03b，以形成贯穿第一膜层03a和第二膜层03b的第一过孔320。

在这些可选的实施例中，第一过孔320的第一分段和第二分段分别在步骤S03和步骤S05中成型，且在步骤S05中形成第二分段时同时制备了第一凹槽310，能够简化阵列基板的制备工艺，提高阵列基板的制备效率。

在这些可选的实施例中，第一膜层03a也可以包括上述的第一分层和位于所述第一子分层03a1朝向所述衬底01一侧的第二子分层03a2。

可选的，如上所述，阵列基板还包括连接部05，如图9至图20所示，当连接部05位于第一金属层02时，在步骤S05中在第一凹槽区形成第一凹槽310，并在第一过孔区去除剩余的部分第一待刻蚀绝缘层形成第一过孔320，使得连接部05能够由第一过孔320露出，后续在第一待刻蚀绝缘层上沉积金属材料形成第二金属层04时，至少部分金属材料能够落入第一过孔320与连接部05连接即可。

在另一些实施例中，如图21所示，当阵列基板包括上述的第一导电层06和第二绝缘层07，第一导电层06位于第一金属层02朝向衬底01的一侧，第一导电层06设置有位于第一过孔区的连接部05，第二绝缘层07位于第一导电层06和第一金属层02之间时，在步骤S05中还包括：在第一过孔区去除第二绝缘层07以形成贯穿第二绝缘层07的第二过孔710，使得连接部05能够由第一过孔320和第二过孔710露出。便于信号线420与连接部05的相互连接。

依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可 作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (20)

1. 一种阵列基板，包括：

   衬底；

   第一金属层，位于所述衬底的一侧，所述第一金属层包括第一电容极板；

   第一绝缘层，位于所述第一金属层背离所述衬底的一侧，所述第一绝缘层包括第一凹槽和第一过孔，所述第一凹槽由所述第一绝缘层背离所述第一金属层的表面凹陷形成，所述第一过孔贯穿所述第一绝缘层设置，所述第一凹槽在所述衬底上的正投影与所述第一电容极板在所述衬底上的正投影至少部分交叠，所述第一过孔在所述衬底上的正投影和所述第一电容极板在所述衬底上的正投影错位设置；

   第二金属层，位于所述第一绝缘层背离所述第一金属层的一侧，所述第二金属层包括第二电容极板，至少部分所述第二电容极板位于所述第一凹槽内。
2. 根据权利要求1所述的阵列基板，其中，所述第一绝缘层包括第一膜层和位于所述第一膜层朝向所述第一金属层的第二膜层，所述第一凹槽贯穿所述第一膜层设置或者贯穿部分所述第一膜层，所述第一过孔包括贯穿所述第一膜层的第一分段和贯穿至少部分所述第二膜层的第二分段。
3. 根据权利要求2所述的阵列基板，还包括连接部，所述连接部位于所述第一绝缘层背离所述第二金属层的一侧，所述第二凹槽在所述衬底上的正投影和所述连接部在所述衬底上的正投影至少部分交叠，所述第二金属层还包括信号线，至少部分所述信号线通过所述第一过孔与所述连接部过孔电连接。
4. 根据权利要求3所述的阵列基板，其中，所述连接部设置于所述第一金属层，所述第二分段的刻蚀形成时间与所述第一凹槽的刻蚀形成时间相同。
5. 根据权利要求4所述的阵列基板，其中，所述第一凹槽贯穿所述第一膜层，所述第一膜层和所述第二膜层的厚度和材料相同。
6. 根据权利要求4所述的阵列基板，其中，所述第一膜层和所述第二膜层的厚度和材料均不相同，且所述第一膜层和所述第二膜层满足如下公式(1)：

   H ₁/V ₁＝H ₂/V ₂     (1)

   其中，H ₁为所述第一凹槽的深度值，V ₁表示所述第一膜层的刻蚀速度，H ₂为所述第二膜层的厚度值，V ₂表示所述第二膜层的刻蚀速度。
7. 根据权利要求4所述的阵列基板，其中，所述第一膜层包括第一子分层和位于所述第一子分层朝向所述衬底一侧的第二子分层，所述第一凹槽贯穿第一子分层和第二子分层，所述第二膜层、所述第一子分层和所述第二子分层满足如下公式(2)：

   H ₁₁/V ₁₁+H ₁₂/V ₁₂＝H ₂/V ₂     (2)

   其中，H ₁₁表示所述第一子分层的厚度，V ₁₁表示所述第一子分层的刻蚀速度，H ₁₂表示所述第二子分层的厚度，V ₁₂表示所述第二子分层的刻蚀速度，H ₂为所述第二膜层的厚度值，V ₂表示所述第二膜层的刻蚀速度。
8. 根据权利要求4所述的阵列基板，其中，所述第一膜层包括第一子分层和位于所述第一子分层朝向所述衬底一侧的第二子分层，所述第一凹槽贯穿第一子分层，并且所述第一凹槽的底壁面为所述第二子分层背离所述第二膜层的表面，所述第二膜层和所述第一子分层满足如下公式(3)或(4)：

   H ₁₁/V ₁₁＝H ₂/V ₂      (3)

   H ₁₁/V ₁₁＝H ₁₂/V ₁₂+H ₂/V ₂       (4)

   其中，H ₁₁表示所述第一子分层的厚度，V ₁₁表示所述第一子分层的刻蚀速度，H ₁₂表示所述第二子分层的厚度，V ₁₂表示所述第二子分层的刻蚀速度，H ₂为所述第二膜层的厚度值，V ₂表示所述第二膜层的刻蚀速度。
9. 根据权利要求3所述的阵列基板，还包括：

   第一导电层，位于所述第一金属层朝向所述衬底的一侧，所述连接部设置于所述第一导电层；

   第二绝缘层，位于所述第一导电层和所述第一金属层之间，所述第二绝缘层还包括与所述第一过孔连通的第二过孔，所述第二过孔贯穿所述第 二绝缘层设置，且所述第二过孔在所述衬底上的正投影和所述连接部在所述衬底上的正投影至少部分交叠；

   其中，所述第一凹槽的刻蚀形成时间等于所述第二分段和所述第二过孔的刻蚀形成时间之。
10. 根据权利要求9所述的阵列基板，其中，所述第一膜层包括第一子分层和位于所述第一子分层朝向所述衬底一侧的第二子分层，所述第一凹槽贯穿第一子分层和第二子分层；

    所述第二膜层、所述第一子分层、所述第二子分层以及所述第二绝缘层满足如下公式(5)：

    H ₁₁/V ₁₁+H ₁₂/V ₁₂＝H ₂/V ₂₊H ₃/V ₃       (5)

    其中，H ₁₁表示所述第一子分层的厚度，V ₁₁表示所述第一子分层的刻蚀速度，H ₁₂表示所述第二子分层的厚度，V ₁₂表示所述第二子分层的刻蚀速度，H ₂为所述第二膜层的厚度值，V ₂表示所述第二膜层的刻蚀速度，H ₃为所述第二绝缘层的厚度值，V ₃表示所述第二绝缘层的刻蚀速度。
11. 根据权利要求9所述的阵列基板，其中，所述第一膜层包括第一子分层和位于所述第一子分层朝向所述衬底一侧的第二子分层，所述第一凹槽贯穿第一子分层，并且所述第一凹槽的底部位于所述第二子分层，所述第二膜层、所述第一子分层以及所述第二绝缘层满足如下公式(6)：

    H ₁₁/V ₁₁＝H ₂/V ₂₊H ₃/V ₃       (6)

    其中，H ₁₁表示所述第一子分层的厚度，V ₁₁表示所述第一子分层的刻蚀速度，H ₂为所述第二膜层的厚度值，V ₂表示所述第二膜层的刻蚀速度，H ₃为所述第二绝缘层的厚度值，V ₃表示所述第二绝缘层的刻蚀速度；
12. 根据权利要求9所述的阵列基板，其中，所述第一导电层为半导体层，所述半导体层还包括半导体部，所述第二绝缘层为栅间绝缘层。
13. 根据权利要求4或9所述的阵列基板，其中，所述第一子分层和所述第二子分层的材料不同；和/或

    所述第一子分层和所述第二膜层的材料相同。
14. 根据权利要求4或9所述的阵列基板，其中，所述第二子分层的刻蚀速度大于所述第一子分层的刻蚀速度；

    和/或，所述第二膜层的厚度大于所述第一子分层的厚度。
15. 根据权利要求4或9所述的阵列基板，其中，所述第二膜层和所述第一子分层的材料包括氧化硅，所述第二子分层的材料包括氮化硅，或者，所述第二膜层和所述第一子分层的材料包括氮化硅，所述第二子分层的材料包括氧化硅。
16. 一种阵列基板的制备方法，其中，包括：

    提供一种待刻蚀基板，所述待刻蚀基板包括衬底和依次设置于衬底一侧的第一金属层和第一待刻蚀绝缘层，所述第一金属层包括第一电容极板，所述第一待刻蚀绝缘层具有第一凹槽区和第一过孔区，所述第一电容极板在所述衬底上的正投影与所述第一凹槽区在所述衬底上的正投影至少部分交叠；

    在所述第一待刻蚀绝缘层背离所述第一金属层的表面设置光刻胶层，并对所述光刻胶层进行图案化处理形成第一刻蚀槽和第二刻蚀槽，所述第一刻蚀槽位于所述第一凹槽区且由所述光刻胶层背离所述第一待刻蚀绝缘层的表面凹陷形成，所述第二刻蚀槽位于所述第一过孔区且贯穿所述光刻胶层设置；

    对带有所述光刻胶层的所述待刻蚀基板进行第一次刻蚀处理，以在所述第一过孔区去除至少部分厚度的所述第一待刻蚀绝缘层；

    对所述光刻胶层进行减薄处理，使得在第一刻蚀槽贯穿所述光刻胶层；

    对带有所述光刻胶层的所述待刻蚀基板进行第二次刻蚀处理形成包括第一绝缘层的阵列基板，所述第一绝缘层包括位于所述第一凹槽区的第一凹槽和位于所述第一过孔区的第一过孔，所述第一凹槽由所述第一绝缘层背离所述第一金属层的表面凹陷形成，所述第一过孔贯穿所述第一绝缘层设置。
17. 根据权利要求16所述的方法，其中，所述第一待刻蚀绝缘层包括第一膜层和位于所述第一膜层朝向所述第一金属层的第二膜层，

    在对带有所述光刻胶层的所述待刻蚀基板进行第一次刻蚀处理的步骤中，在所述第一过孔区去除n ₁*H ₁厚度的第一膜层，n ₁为大于0且小于1 的系数，H ₁为所述第一膜层的厚度值；

    在对带有所述光刻胶层的所述待刻蚀基板进行第二次刻蚀处理的步骤中，在所述第一凹槽区去除至少部分所述第一膜层以形成所述第一凹槽，在所述第一过孔区去除(1-n ₁)*H ₁厚度的第一膜层及第二膜层，以形成贯穿所述第一膜层和所述第二膜层的所述第一过孔；所述第一膜层包括第一子分层和位于所述第一子分层朝向所述衬底一侧的第二子分层，所述第一子分层的厚度为n ₁*H ₁；

    在对带有所述光刻胶层的所述待刻蚀基板进行第一次刻蚀处理的步骤中，在所述第一过孔区去除所述第一子分层；

    在对带有所述光刻胶层的所述待刻蚀基板进行第二次刻蚀处理的步骤中，在所述第一凹槽区去除部分或全部的所述第一子分层，或者在所述第一凹槽区去除所述第一子分层和至少部分所述第二子分层，以形成所述第一凹槽；在所述第一过孔区去除所述第二子分层和所述第二膜层，以形成贯穿所述第一膜层和所述第二膜层的所述第一过孔。
18. 根据权利要求16所述的方法，其中，所述第一待刻蚀绝缘层包括第一膜层和位于所述第一膜层朝向所述第一金属层的第二膜层，

    在对带有所述光刻胶层的所述待刻蚀基板进行第一次刻蚀处理的步骤中，在所述第一过孔区去除所述第一膜层和n ₂*H ₂厚度的第二膜层，n ₂为大于0且小于1的系数，H ₂为所述第二膜层的厚度值；

    在对带有所述光刻胶层的所述待刻蚀基板进行第二次刻蚀处理的步骤中，在所述第一凹槽区去除至少部分所述第一膜层以形成所述第一凹槽，在所述第一过孔区去除(1-n ₂)*H ₂厚度的第二膜层，以形成贯穿所述第一膜层和所述第二膜层的所述第一过孔；所述第二膜层包括第三子分层和位于所述第三子分层朝向所述衬底一侧的第四子分层，所述第四子分层的厚度为n ₂*H ₂；

    在对带有所述光刻胶层的所述待刻蚀基板进行第一次刻蚀处理的步骤中，在所述第一过孔区去除所述第一膜层和所述第三子分层；

    在对带有所述光刻胶层的所述待刻蚀基板进行第二次刻蚀处理的步骤中，在所述第一凹槽区去除至少部分所述第一膜层以形成所述第一凹槽， 在所述第一过孔区去除所述第四子分层，以形成贯穿所述第一膜层和所述第二膜层的所述第一过孔。
19. 根据权利要求16所述的方法，其中，所述第一待刻蚀绝缘层包括第一膜层和位于所述第一膜层朝向所述第一金属层的第二膜层，

    在对带有所述光刻胶层的所述待刻蚀基板进行第一次刻蚀处理的步骤中，在所述第一过孔区去除所述第一膜层；

    在对带有所述光刻胶层的所述待刻蚀基板进行第二次刻蚀处理的步骤中，在所述第一凹槽区去除至少部分所述第一膜层以形成所述第一凹槽，在所述第一过孔区去除所述第二膜层，以形成贯穿所述第一膜层和所述第二膜层的所述第一过孔。
20. 根据权利要求16至19任一项所述的方法，其中，

    所述待刻蚀基板还包括第一导电层和第二绝缘层，所述第一导电层位于所述第一金属层朝向所述衬底的一侧，所述第一导电层设置有位于所述第一过孔区的连接部，所述第二绝缘层位于所述第一导电层和所述第一金属层之间，

    在对带有所述光刻胶层的所述待刻蚀基板进行第二次刻蚀处理的步骤中还包括：在所述第一过孔区去除所述第二绝缘层以形成贯穿所述第二绝缘层的第二过孔。

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