WO2024036716A1 - 半导体结构及其形成方法 - Google Patents

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杨蒙蒙
唐怡
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Changxin Memory Technologies Inc
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies

Definitions

  • the present disclosure relates to the field of semiconductor technology, and relates to but is not limited to a semiconductor structure and a method of forming the same.
  • DRAM Dynamic Random Access Memory
  • a support structure must be formed to isolate the capacitor structure and the transistor structure through the support structure. Otherwise, the lengths of the capacitor structure and the transistor structure in the multi-layer stack structure will be inconsistent.
  • embodiments of the present disclosure provide a semiconductor structure and a method of forming the same.
  • an embodiment of the present disclosure provides a method for forming a semiconductor structure, the method including:
  • the substrate including a stacked structure and a first isolation structure alternately arranged along a first direction;
  • a grid-like etching groove extending along the first direction is formed in the stacked structure and the first isolation structure; the grid-like etching groove divides the substrate into sections along the second direction.
  • the first region and the second region are arranged in sequence; the first direction and the second direction are any two directions in the plane where the base is located;
  • a transistor structure and a capacitor structure are respectively formed in the first region and the second region, and the transistor structure and the capacitor structure are isolated by the second isolation structure.
  • the stacked structure includes sacrificial layers and isolation layers stacked alternately along a third direction; the third direction intersects a plane on which the substrate is located; and the sacrificial layer includes sacrificial layers along the third direction.
  • the grid-shaped etching grooves are formed through the following steps:
  • the sub-etching groove, the first space and the second space together constitute the grid-shaped etching groove.
  • the first sacrificial layer and the third sacrificial layer have a fourth preset size along the third direction; the fourth preset size is greater than 1.5 times the first preset size. , and the second preset size is greater than 0.5 times the first preset size.
  • the first isolation structure has a fifth predetermined size along the first direction
  • the fifth preset size is greater than or equal to 1.5 times the first preset size.
  • the second isolation structure includes a first isolation layer and a second isolation layer; wherein the second isolation layer is formed by the following steps:
  • a first initial isolation layer is formed in the grid-like etching groove; wherein a network between the first isolation structures and between the stacked structures is formed in the first initial isolation layer. lattice-like voids;
  • Etching removes the first initial isolation layer located in the projection area of the first isolation structure along the second direction and the first isolation structure located in the second area, exposing the first isolation layer located in the stacked area.
  • the gaps between the layer structures form etching trenches;
  • a first isolation material is filled in the gap between the etching trench and the exposed stacked structure; wherein the first isolation material located in the gap constitutes the second isolation layer.
  • the transistor structure is formed by the following steps:
  • a gate structure is formed on the surface of the channel structure.
  • forming a channel structure of the transistor structure in the first etching groove includes:
  • Metal oxide material is filled in the first etching groove to form the channel structure; the metal oxide material includes indium gallium zinc oxide.
  • a gate structure is formed on the surface of the channel structure, including:
  • a gate dielectric layer and an initial gate conductive layer are sequentially formed on the surface of the channel structure
  • a third isolation structure is formed in the gap between the initial gate conductive layers and the gap between the stacked structures;
  • the initial gate conductive layer is etched back along the second direction to form a gate conductive layer and a third space; the gate dielectric layer and the gate conductive layer together constitute the gate structure.
  • the method further includes:
  • a plurality of bit line structures are formed sequentially along the first direction and extending along the third direction; wherein the bit line structures are connected to the channel structure.
  • the capacitor structure and the first isolation layer are formed by the following steps:
  • the isolation layer constitutes the first isolation layer
  • the first sacrificial layer and the third sacrificial layer in the second area are removed to form a third etching groove; wherein the third etching groove includes a second etching groove and the fourth space;
  • a capacitor structure is formed in the third etching groove.
  • forming a capacitor structure in the third etching groove includes:
  • a first electrode layer, a dielectric layer and a second electrode layer are sequentially formed on the sidewalls of the third etching groove to form the capacitor structure;
  • the first electrode layer is connected to the channel structure, and the second electrode layer fills the third etching groove.
  • the base further includes a substrate; the stacked structure and the first isolation structure are formed on the surface of the substrate; the first isolation structure and the stacked structure are formed by the following steps :
  • the initial stacked structure including the sacrificial layer and the isolation layer sequentially stacked along the third direction;
  • a photoresist layer with a preset pattern is formed on the surface of the initial stacked structure.
  • the preset pattern includes sub-patterns arranged at intervals along the first direction; the sub-patterns expose the initial stacked layer. structure;
  • the first isolation structure is formed in the isolation groove.
  • the etching selectivity ratio between the first initial isolation layer and the substrate is greater than the etching selectivity ratio between the second isolation layer and the substrate.
  • embodiments of the present disclosure provide a semiconductor structure, which includes:
  • the second isolation structure located in the base, the second isolation structure including a second isolation layer and a first isolation layer surrounding a portion of the second isolation layer; the second isolation structure divides the base into sections along The first area and the second area arranged sequentially in the second direction;
  • the transistor structure and the capacitor structure are isolated by the first isolation layer and the second isolation layer;
  • the first direction and the second direction are any two directions in the plane where the substrate is located. direction;
  • the third direction intersects the plane on which the base lies.
  • the base includes a substrate; the transistor structure and the capacitor structure are located on the surface of the substrate;
  • the etching selectivity ratio between the first isolation layer and the substrate is greater than the etching selectivity ratio between the second isolation layer and the substrate.
  • the transistor structure includes a gate structure
  • the gate structure includes a channel structure, a gate dielectric layer located on the surface of the channel structure, and a gate conductive layer located on the surface of the gate dielectric layer; wherein the channel structure is made of metal oxide material Composed of, the metal oxide material includes indium gallium zinc oxide.
  • the channel structure includes a first end and a second end along the second direction; the semiconductor structure further includes: a bit line structure connected to the first end, and a bit line structure connected to the first end.
  • the capacitor structure connected to the second terminal;
  • bit line structures are arranged sequentially along the first direction and extend along the third direction;
  • the capacitor structure includes a first electrode layer, a dielectric layer and a second electrode layer.
  • the semiconductor structure further includes: an isolation layer;
  • the isolation layer is located between the gate structures adjacent along the third direction, and the isolation layer is located between the capacitor structures adjacent along the third direction.
  • the semiconductor structure and its formation method provided by the embodiments of the present disclosure can make the length of each layer of transistor structure in the semiconductor structure consistent and the length of each layer in the semiconductor structure uniform by forming the second isolation structure as the isolation structure between the transistor structure and the capacitor structure in the semiconductor structure.
  • the length of the one-layer capacitor structure is consistent.
  • the above effect can be achieved without forming a support structure, which simplifies the manufacturing process of the semiconductor structure.
  • Figure 1 is a schematic flowchart of a semiconductor structure forming method provided by an embodiment of the present disclosure
  • FIGS. 2a to 2u are schematic structural diagrams of the semiconductor structure formation process provided by embodiments of the present disclosure.
  • the three directions may include the X-axis, Y-axis, and Z-axis directions.
  • the substrate may include a top surface on the front side and a bottom surface on the back side opposite to the front side; ignoring the flatness of the top and bottom surfaces, the direction of intersection (eg, perpendicular) with the top and bottom surfaces of the substrate is defined as third direction.
  • the direction of the top surface and the bottom surface of the substrate i.e., the plane on which the substrate is located
  • two directions that intersect each other for example, are perpendicular to each other
  • the direction in which the stacked structure and the first isolation structure are alternately arranged can be defined as the first direction
  • the extension direction of the first isolation structure is defined as the second direction
  • the plane direction of the substrate can be determined based on the first direction and the second direction.
  • the first direction, the second direction and the third direction may be perpendicular to each other. In other embodiments, the first direction, the second direction and the third direction may not be perpendicular to each other.
  • the first direction is defined as the X-axis direction
  • the second direction is defined as the Y-axis direction
  • the third direction is defined as the Z-axis direction.
  • FIG. 1 is a schematic flowchart of a method for forming a semiconductor structure provided by an embodiment of the disclosure. As shown in Figure 1, the method for forming a semiconductor structure includes the following steps:
  • Step S101 Provide a substrate, which includes a stacked structure and a first isolation structure alternately arranged along a first direction.
  • the substrate at least includes a substrate; the substrate may be a silicon substrate, and the substrate may also include other semiconductor elements, such as germanium (Ge), or semiconductor compounds, such as silicon carbide (SiC), arsenic Gallium oxide (GaAs), gallium phosphide (GaP), indium phosphide (InP), indium arsenide (InAs) or indium antimonide (InSb), or include other semiconductor alloys, such as silicon germanium (SiGe), phosphide Gallium arsenide (GaAsP), aluminum indium arsenide (AlInAs), aluminum gallium arsenide (AlGaAs), gallium indium arsenide (GaInAs), gallium indium phosphide (GaInP), and/or gallium indium arsenide phosphide (GaInAsP) or its combination.
  • germanium germanium
  • SiC silicon carbide
  • GaAs gallium phos
  • the stacked structure includes sacrificial layers and isolation layers alternately stacked from bottom to top along the third direction;
  • the sacrificial layer includes a first sacrificial layer, a second sacrificial layer, and a third sacrificial layer sequentially stacked along the third direction.
  • the second sacrificial layer is retained. Therefore, during the process of removing part of the first sacrificial layer and part of the third sacrificial layer, the etching selectivity ratio between the first sacrificial layer and the substrate is equal to the etching selectivity ratio between the third sacrificial layer and the substrate, And the etching selectivity ratio between the first sacrificial layer and the substrate is greater than the etching selectivity ratio between the second sacrificial layer and the substrate, or the etching selectivity ratio between the third sacrificial layer and the substrate is greater than the second etching selectivity ratio.
  • the etching selectivity ratio between the sacrificial layer and the substrate so that not only part of the first sacrificial layer and part of the third sacrificial layer can be removed simultaneously during the etching process, but also part of the first sacrificial layer and the third sacrificial layer can be removed simultaneously. , without damaging the second sacrificial layer.
  • the first sacrificial layer and the third sacrificial layer may be the same material layer, such as a silicon nitride layer, the second sacrificial layer may be a polysilicon layer, and the isolation layer may be a silicon oxide or silicon oxynitride layer.
  • the material of the first isolation structure may be Low K (low dielectric constant) material or other suitable materials.
  • Step S102 forming a grid-like etching groove extending along the first direction in the stacked structure and the first isolation structure; the grid-like etching groove divides the substrate into first regions and regions arranged sequentially along the second direction. Second area.
  • the first region and the second region can be used to form different functional structures respectively.
  • the first region can be used to form a gate structure, a word line structure, and a bit line structure
  • the second region can be used to form a gate structure, a word line structure, and a bit line structure.
  • Form a capacitor structure Form a capacitor structure.
  • the grid-shaped etching grooves in the embodiment of the present disclosure are grid-shaped on both sides along the second direction, and have a certain thickness in the second direction.
  • Step S103 Form a second isolation structure in the grid-shaped etching groove.
  • the second isolation structure includes a second isolation layer and a first isolation layer surrounding part of the second isolation layer, and in the embodiment of the disclosure, the etching selectivity ratio between the first isolation layer and the substrate is greater than The etching selectivity ratio between the second isolation layer and the substrate.
  • the material of the first isolation layer may be a low K material
  • the material of the second isolation layer may be silicon oxide.
  • step S104 a transistor structure and a capacitor structure are formed in the first region and the second region respectively, and the transistor structure and the capacitor structure are isolated by a second isolation structure.
  • the transistor structure includes a gate structure, a source electrode and a drain electrode; the gate electrode structure may be a double gate structure or a full gate structure.
  • a stacked structure formed by stacking multiple transistor structures and capacitor structures in a third direction can form a three-dimensional semiconductor structure.
  • the integration level of the semiconductor structure can be improved and shrinkage can be achieved.
  • the distance between the gate structure and the capacitor structure is increased through the second isolation structure (ie, the first isolation layer and the second isolation layer), and Low K and silicon oxide are used as the first isolation layer respectively.
  • the isolation layer and the second isolation layer can reduce the parasitic capacitance of the semiconductor structure, thereby reducing the capacitance-resistance delay and improving the response time of the semiconductor structure.
  • the second isolation structure as an isolation structure between the transistor structure and the capacitor structure in the semiconductor structure, the length of each layer of the transistor structure and the length of each layer of the capacitor structure in the semiconductor structure can be made consistent .
  • the above effects can be achieved without forming a support structure, which simplifies the manufacturing process of the semiconductor structure.
  • FIGS. 2a to 2u are schematic structural diagrams of the semiconductor structure during the formation process provided by the embodiment of the present disclosure.
  • the formation process of the semiconductor structure provided by the embodiment of the present disclosure will be described in detail below with reference to FIGS. 2a to 2u.
  • Figures 2a and 2b are three-dimensional views
  • Figures 2c to 2u show top views and cross-sectional views along a-a' during the formation of the semiconductor structure.
  • step S101 is performed to provide a substrate, which includes a stacked structure and a first isolation structure alternately arranged along a first direction.
  • the base further includes a substrate; the stacked structure and the first isolation structure are located on the surface of the substrate.
  • the substrate may be a silicon substrate, and the substrate may also include other semiconductor elements, such as germanium, or semiconductor compounds, such as silicon carbide or gallium arsenide.
  • the stacked structure and the first isolation structure are formed by the following steps: forming an initial stacked structure on the substrate surface, the initial stacked structure including a sacrificial layer and an isolation layer sequentially stacked along a third direction; A photoresist layer with a preset pattern is formed on the surface of the layer structure.
  • the preset pattern includes sub-patterns arranged at intervals along the first direction; the sub-patterns expose the initial stacked structure; through the photoresist layer, the exposed initial
  • the laminated structure forms isolation grooves arranged at intervals along the first direction; and a first isolation structure is formed in the isolation grooves.
  • the number of sacrificial layers and isolation layers in the initial stacked structure can be set according to the required storage density. The greater the number of sacrificial layers and isolation layers, the more integrated the final semiconductor structure will be. high.
  • an initial stacked structure 11a is formed on the surface of the substrate 10.
  • the initial stacked structure 11a includes sacrificial layers 12 and isolation layers 13 alternately stacked from bottom to top along the Z-axis direction.
  • the sacrificial layer 12 includes The first sacrificial layer 121, the second sacrificial layer 122 and the third sacrificial layer 123 are stacked sequentially in the same direction.
  • the material of the first sacrificial layer 121 and the third sacrificial layer 123 may be silicon nitride
  • the material of the second sacrificial layer 122 may be polysilicon
  • the material of the isolation layer may be silicon oxide.
  • the first sacrificial layer 121 and the third sacrificial layer 123 have a fourth preset size L4 along the Z-axis direction, and the fourth preset size L4 is 30 to 60 nanometers (nm).
  • the size of the second sacrificial layer 122 along the Z-axis direction is 20-40 nm, and the size of the isolation layer 13 along the Z-axis direction is 20-50 nm.
  • the first sacrificial layer 121, the second sacrificial layer 122, the third sacrificial layer 123 and the isolation layer 13 can be formed by any of the following deposition processes: chemical vapor deposition (Chemical Vapor Deposition, CVD) process, physical vapor phase Deposition (Physical Vapor Deposition, PVD) process, Atomic Layer Deposition (ALD) process, spin coating process, coating process or thin film process.
  • CVD chemical vapor deposition
  • PVD physical vapor phase Deposition
  • ALD Atomic Layer Deposition
  • a photoresist layer (not shown) with a preset pattern is formed on the surface of the initial laminated structure 11a.
  • the preset pattern includes sub-patterns F arranged at intervals along the X-axis direction; the sub-patterns F exposes the initial stacked structure 11a; through the photoresist layer, the exposed initial stacked structure 11a is removed, forming stacked structures 11 and isolation grooves 14 alternately arranged along the X-axis direction.
  • the isolation groove 14 has a fifth preset size L5 along the X-axis direction, and the fifth preset size L5 is 30 to 60 nm.
  • the exposed initial stacked structure 11a can be etched and removed through high aspect ratio etching (HAR) technology to form the stacked structure 11 and the isolation groove 14.
  • HAR high aspect ratio etching
  • the method of forming the semiconductor structure further includes: removing the photoresist layer with a preset pattern to expose the upper surface of the stacked structure 11 (as shown in Figure 2b and 2c).
  • the first isolation structure can be formed by the following steps: filling the isolation groove 14 with a second isolation material to form the first isolation structure 15 .
  • the second isolation material may be a Low K material or other suitable material.
  • step S102 is performed to form grid-like etching grooves extending along the first direction in the stacked structure and the first isolation structure.
  • the grid-like etching grooves may be formed by etching the stacked structure and the first isolation structure to form sub-etching grooves extending along the first direction; the sub-etching grooves are formed along the first direction.
  • the two directions have a first preset size; taking the surfaces of the first sacrificial layer and the third sacrificial layer exposed by the sub-etching groove as the etching starting point, remove the first sacrificial layer with the second preset size along the second direction.
  • the first isolation structure of a certain size forms a second space; the sub-etching groove, the first space and the second space together form a grid-like etching groove.
  • the stacked structure 11 and the first isolation structure 15 are etched to form a sub-etching groove 16 extending along the X-axis direction; the sub-etching groove 16 has a first preset size L1 along the Y-axis direction.
  • part of the stacked structure 11 and part of the first isolation structure 15 may be removed by using dry etching technology (such as plasma etching technology, reactive ion etching technology, or ion milling technology).
  • the sub-etching groove is used to define the position of the transistor and the length of the channel structure. Compared with wet etching technology, the process stability of the sub-etching groove formed by dry etching is higher.
  • the fifth preset size L5 is greater than or equal to 1.5 times the first preset size L1, and the first preset size L1 is 20 to 40 nm.
  • the surfaces of the first sacrificial layer 121 and the third sacrificial layer 123 exposed by the sub-etching groove 16 are used as the etching starting point, and the first sacrificial layer 121 and the third sacrificial layer 123 with the second preset size L2 are removed along the Y-axis direction.
  • the sacrificial layer 121 and the third sacrificial layer 123 with the second preset size L2 form a first space H.
  • the first sacrificial layer 121 with the second preset size L2 and the third sacrificial layer 123 with the second preset size L2 can be removed through a selective etching process. In this etching process, the third sacrificial layer 121 with the second preset size L2 can be removed.
  • the etching selectivity ratio between a sacrificial layer 121 and the substrate 10 is equal to the etching selectivity ratio between the third sacrificial layer 123 and the substrate 10, and the etching selectivity ratio between the first sacrificial layer 121 and the substrate 10 is greater than
  • the etching selectivity ratio between the second sacrificial layer 122 and the substrate 10 , and the etching selectivity ratio between the third sacrificial layer 123 and the substrate 10 is greater than the etching selectivity between the second sacrificial layer 122 and the substrate 10 Compare.
  • the surface of the first isolation structure 15 exposed by the sub-etching groove 16 is used as the etching starting point, and the first isolation structure 15 with the third preset size L3 is removed along the Y-axis direction.
  • a second space I is formed; the sub-etching groove 16, the first space H and the second space I together form a grid-shaped etching groove 17.
  • the grid-like etching groove 17 divides the substrate into a first area A and a second area B. Since the size of the first area A along the Y-axis direction determines the subsequent formation of the channel in the gate structure Therefore, the size of the channel in the gate structure can be adjusted by adjusting the position of the grid-like etching grooves, thereby adjusting the control ability of the gate structure and improving the performance of the formed semiconductor structure.
  • the fourth preset size L4 is greater than 1.5 times the first preset size L1, and the second preset size L2 is greater than 0.5 times the first preset size L1.
  • the second preset size L2 is 10-20 nm.
  • the third preset size L3 and the second preset size L2 may be equal or unequal.
  • the third preset size L3 is 10 to 20 nm.
  • step S103 and step S104 are performed to form a second isolation structure in the grid-like etching groove; a transistor structure and a capacitor structure are formed in the first region and the second region respectively, and the transistor structure and the capacitor structure pass through the second isolation structure. Structural isolation.
  • the second isolation structure includes a first isolation layer and a second isolation layer; wherein the second isolation layer may be formed by the following steps: forming a first initial isolation layer in a grid-like etching groove; wherein , the first initial isolation layer is formed with grid-like gaps between the first isolation structures and between the stacked structures; etching removes the first initial isolation located in the projection area of the first isolation structure along the second direction. layer, and the first isolation structure located in the second region, exposing the gaps between the stacked structures to form etching trenches; filling the gaps between the etching trenches and the exposed stacked structures.
  • An isolation material wherein, the first isolation material located in the gap constitutes the second isolation layer.
  • a first initial isolation layer 18a is formed in the grid-like etching groove 17; wherein, the first initial isolation layer 18a is formed between the first isolation structures 15 and between the stacked structure 11 grid-like gaps 18b between them.
  • the first initial isolation layer 18a may be formed through an atomic layer deposition process to improve the film quality of the formed first initial isolation layer 18a.
  • the fourth preset size L4 is greater than 1.5 times the first preset size L1
  • the second preset size L2 is greater than 0.5 times the first preset size L1 Therefore, before forming the first initial isolation layer After 18a, grid-like gaps 18b are formed in the first initial isolation layer 18a between the first isolation structures 15 and between the laminated structures 11.
  • the grid-like gaps 18b provide a preliminary basis for the subsequent formation of the second isolation layer. Leave space.
  • the first initial isolation layer 18a located in the projection area of the first isolation structure 15 along the Y-axis direction and the first isolation structure 15 located in the second area B are etched away, exposing the stacked structure. 11 to form an etching trench 19; the gap 18b between the etching trench 19 and the exposed stacked structure 11 is filled with the first isolation material 20a; wherein, the first isolation material 20a located in the gap 18b Material 20a forms the second isolation layer 20.
  • the first isolation material 20a may be silicon oxide or other suitable materials.
  • the first initial isolation layer 18a in the projection area of the first isolation structure 15 along the Y-axis direction and the first isolation structure 15 located in the second area B can be removed through dry etching technology. Etching technology, dry etching technology has higher process stability.
  • the transistor structure includes a gate structure, a source and a drain.
  • the gate structure, the source electrode and the drain electrode may be formed by the following steps: removing the second sacrificial layer in the first region to form a first etching groove; forming a transistor in the first etching groove The channel structure of the structure; removing the first sacrificial layer and the third sacrificial layer in the first region to expose the channel structure; forming a gate structure on the surface of the channel structure.
  • the second sacrificial layer 122 in the first area A is removed to form the first etching groove 21a.
  • the second sacrificial layer 122 in the first region A can be removed by lateral etching using a wet etching process.
  • the etching solution can be a dilute hydrofluoric acid solution, or a mixture of dilute hydrofluoric acid and Mixed solution of ammonia and water.
  • the etching selectivity ratio between the second sacrificial layer 122 and the substrate 10 is greater than the etching selectivity ratio between the first sacrificial layer 121 and the substrate 10.
  • the etching selectivity ratio, and the etching selectivity ratio between the second sacrificial layer 122 and the substrate 10 is greater than the etching selectivity ratio between the third sacrificial layer 123 and the substrate 10 , for example, the etching selectivity ratio between the second sacrificial layer 122 and the substrate 10
  • the etching selectivity ratio between the bottoms 10 is more than 10 times the etching selectivity ratio between the first sacrificial layer 121 and the substrate 10 .
  • the first etching groove 21a is filled with metal oxide material to form the channel structure 21;
  • the metal oxide material includes Indium Gallium Zinc Oxide (IGZO) .
  • the method of forming the semiconductor structure further includes: removing the first sacrificial layer 121, the third sacrificial layer 123 and the first isolation structure 15 located in the first region A, forming a The gap J2 between adjacent stacked structures, and the gap J1 between the isolation layer 13 and the channel structure 21 .
  • a wet etching process may be used to remove the first sacrificial layer 121, the third sacrificial layer 123 and the first isolation structure 15 in the first region A by lateral etching.
  • the semiconductor forming method further includes: The first terminal C is ion implanted to form the source or drain.
  • the gate structure can be formed by the following steps: sequentially forming a gate dielectric layer and an initial gate conductive layer on the surface of the channel structure; in the gap between the initial gate conductive layers, and between the stacked structure A third isolation structure is formed in the gap between them; the initial gate conductive layer is etched back along the second direction to form a gate conductive layer and a third space; the gate dielectric layer and the gate conductive layer together constitute the gate structure.
  • a gate dielectric material and a gate conductive material are sequentially deposited on the surface of the channel structure 21 to form a gate dielectric layer 221 and an initial gate conductive layer 222a.
  • the gate dielectric material can be silicon oxide or other suitable materials; the gate conductive material can be any material with good conductivity, such as titanium, titanium nitride, tungsten, cobalt, platinum, Palladium, ruthenium, copper.
  • the gate dielectric layer 221 and the initial gate conductive layer 222a can be formed by any suitable deposition process, such as a chemical vapor deposition process, a physical vapor deposition process, and an atomic layer deposition process.
  • a third isolation material is deposited in the gaps between the initial gate conductive layers 222a and the gaps J2 between the stacked structures to form the third isolation structure 23.
  • the third isolation material may be silicon oxide or any other suitable material.
  • the initial gate conductive layer 222a is etched back along the Y-axis direction to form the gate conductive layer 222 and the third space J; the gate dielectric layer 221 and the gate conductive layer 222 constitute the gate structure 22.
  • a stacked structure formed by stacking multiple gate structures in the Z-axis direction can form a three-dimensional semiconductor structure. In this way, the integration level of the semiconductor structure can be improved and shrinkage can be achieved.
  • the method of forming the semiconductor structure further includes: depositing a third isolation material in the third space J to form a fourth isolation structure 23a, the fourth isolation structure 23a being connected to the third isolation structure 23a.
  • the structures 23 together constitute an isolation structure of adjacent gate structures along the Z-axis direction.
  • the method of forming a semiconductor structure further includes: forming a plurality of bit line structures sequentially arranged along the first direction and extending along the third direction; wherein the bit line structures are connected to the channel structure.
  • bit line structures 24 are sequentially arranged along the X-axis direction and extend along the Z-axis direction, and each bit line structure 24 is connected to the first end C of the channel column arranged along the Z-axis direction.
  • the material of the bit line structure 24 includes: tungsten (W), cobalt (Co), copper (Cu), aluminum (Al), titanium nitride (TiN), titanium-containing metal layer, polysilicon or any of them. combination.
  • the method of forming the semiconductor structure further includes: forming a capacitor structure in the second region.
  • the capacitor structure and the first isolation layer can be formed by the following steps: removing the second sacrificial layer in the second area to form a second etching groove; etching to remove the exposed portions of the second etching groove. first initial isolation layer until the second isolation layer and channel structure are exposed to form a fourth space, and the remaining first initial isolation layer constitutes the first isolation layer; remove the first sacrificial layer and the third sacrificial layer in the second area layer to form a third etching groove; wherein the third etching groove includes a second etching groove and a fourth space; and a capacitor structure is formed in the third etching groove.
  • the second sacrificial layer 122 in the second region B is removed to form a second etching groove 26.
  • the first initial isolation layer 18a exposed in the second etching groove 26 is etched away until the second isolation layer 20 and the second end D of the channel structure 21 are exposed, forming a fourth In the space K, the remaining first initial isolation layer 18a constitutes the first isolation layer 18.
  • the first isolation layer 18 may be in contact with the first sacrificial layer 121 and the third sacrificial layer 123 in the second area B (as shown in FIG. 2r), and the first isolation layer 18 may also be in contact with the second area B.
  • the first sacrificial layer 121 and the third sacrificial layer 123 in B are not in contact (as shown in Figure 2s).
  • the etching selectivity ratio between the first initial isolation layer 18a and the substrate 10 is greater than the etching selectivity ratio between the second isolation layer 20 and the substrate 10. In this way, the first initial isolation layer 18a can be removed by etching. When isolating the layer, the second isolation layer is not damaged, that is, the second isolation layer can be used as an etching stop layer during the etching process.
  • the first sacrificial layer 121 and the third sacrificial layer 123 in the second region B are removed to form a third etching groove 27; wherein the third etching groove 27 includes the second etching groove 27.
  • Groove 26 and fourth space K deposit first electrode material, dielectric material and second electrode material sequentially on the sidewall of third etching groove 27 to form first electrode layer 251, dielectric layer 252 and second electrode layer 253 to form the capacitor structure 25; wherein the first electrode layer 251 is connected to the second end D of the channel structure 21, and the second electrode layer 253 fills the third etching groove 27.
  • the first electrode material and the second electrode material may include metal nitride or metal silicide, for example, titanium nitride.
  • the dielectric material may include a high-K dielectric material, such as lanthanum oxide (La 2 O 3 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), hafnium oxynitride (HfON), hafnium silicate (HfSiO x ) or zirconium oxide (ZrO 2 ) or any combination thereof.
  • the first electrode material and the second electrode material may also be polysilicon.
  • the first electrode layer 251, the dielectric layer 252 and the second electrode layer 253 can be formed by any one of the following deposition processes: chemical vapor deposition process, physical vapor deposition process, and atomic layer deposition process.
  • the formation method of the semiconductor structure further includes: performing ion implantation on the exposed second end D of the channel structure 21 to form a drain electrode or a source electrode.
  • the capacitor structure formed in the embodiment of the present disclosure extends along the second direction, that is, the capacitor structure in the embodiment of the present disclosure is horizontal.
  • the horizontal capacitor structure can reduce the risk of tipping or breaking. possibility, thereby improving the stability of the capacitor structure
  • the stacked structure formed by stacking multiple capacitor structures in the third direction can form a three-dimensional semiconductor structure, thereby improving the integration of the semiconductor structure and achieving shrinkage.
  • each layer of the transistor structure in the semiconductor structure can be The length of each capacitor structure is the same, and in the embodiment of the present disclosure, the above effect can be achieved without forming a support structure, which simplifies the preparation process of the semiconductor structure.
  • Low K and silicon oxide are used as the first isolation layer and the second isolation layer respectively, which can reduce the parasitic capacitance of the semiconductor structure, thereby reducing the capacitance-resistance delay and improving the response time of the semiconductor structure.
  • the semiconductor structure includes: a substrate; a second isolation structure located in the substrate, the second isolation structure includes a second isolation layer 20 and a surrounding portion The first isolation layer 18 of the second isolation layer 20; the second isolation structure divides the substrate into a first area A and a second area B arranged sequentially along the Y-axis direction; located in the first area A, and along the X-axis direction and Z A transistor structure arranged in an array in the axial direction, and a capacitor structure located in the second area B and arranged in an array along the X-axis direction and the Z-axis direction; wherein, the transistor structure and the capacitor structure pass through the first isolation layer 18 and the second isolation layer 20 quarantine.
  • a stacked structure formed by stacking multiple transistor structures and capacitor structures in a third direction can form a three-dimensional semiconductor structure. In this way, the integration level of the semiconductor structure can be improved and shrinkage can be achieved.
  • the substrate includes a substrate 10, and the transistor structure and the capacitor structure are located on the surface of the substrate 10.
  • the etching selectivity ratio between the first isolation layer 18 and the substrate 10 is greater than the etching selectivity ratio between the second isolation layer 20 and the substrate 10 .
  • the transistor structure includes a channel structure 21 and a gate structure 22; the gate structure 22 is located on the gate dielectric layer 221 on the surface of the channel structure 21, and the gate dielectric layer 221 on the surface.
  • the channel structure 21 includes a first end and a second end along the Y-axis direction; the semiconductor structure also includes: a capacitor structure 25 connected to the second end; the capacitor structure 25 includes The first electrode layer 251, the dielectric layer 252 and the second electrode layer 253.
  • the semiconductor structure further includes: an isolation layer 13; the isolation layer 13 is located between adjacent gate structures 22 along the Z-axis direction, and the isolation layer 13 is located between adjacent capacitor structures 25 along the Z-axis direction. .
  • the semiconductor structure further includes: a bit line structure 24 connected to the first end; the bit line structures 24 are arranged sequentially along the X-axis direction and extend along the Z-axis direction.
  • the semiconductor structure further includes: a third isolation structure 23 located between adjacent gate structures 22 .
  • the semiconductor structure further includes: a first isolation material 20a located between adjacent capacitive structures 25 along the X-axis direction.
  • the semiconductor structure provided by the embodiments of the present disclosure is similar to the formation method of the semiconductor structure in the above-mentioned embodiments.
  • the semiconductor structure provided by the embodiment of the present disclosure includes a second isolation structure. Since the second isolation structure can be used as an isolation structure between the transistor structure and the capacitor structure in the semiconductor structure, the length of each layer of the transistor structure in the semiconductor structure can be made consistent. The length of each layer of capacitor structure is the same.
  • the second isolation structure includes a first isolation layer and a second isolation layer, using Low K and silicon oxide as the first isolation layer and the second isolation layer respectively can reduce the parasitic capacitance of the semiconductor structure, thereby reducing the capacitance resistance. delay, improving the response time of semiconductor structures.
  • the disclosed devices and methods can be implemented in a non-target manner.
  • the device embodiments described above are only illustrative.
  • the division of units is only a logical function division.
  • the components shown or discussed are coupled to each other, or directly coupled.
  • the semiconductor structure and its formation method provided by the embodiments of the present disclosure can make the length of each layer of transistor structure in the semiconductor structure consistent and the length of each layer in the semiconductor structure uniform by forming the second isolation structure as the isolation structure between the transistor structure and the capacitor structure in the semiconductor structure.
  • the length of the one-layer capacitor structure is consistent.
  • the above effect can be achieved without forming a support structure, which simplifies the manufacturing process of the semiconductor structure.

Landscapes

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开实施例提供一种半导体结构及其形成方法，其中，所述方法包括：提供基底，所述基底包括沿第一方向交替排列的叠层结构和第一隔离结构；在所述叠层结构和所述第一隔离结构中形成沿所述第一方向延伸的网格状刻蚀凹槽；所述网格状刻蚀凹槽将所述基底划分为沿第二方向依次排列的第一区域和第二区域；所述第一方向和所述第二方向为所述基底所在平面内的任意两个方向；在所述网格状刻蚀凹槽中形成第二隔离结构；在所述第一区域和所述第二区域分别形成晶体管结构和电容结构，所述晶体管结构和所述电容结构通过所述第二隔离结构隔离。

Description

半导体结构及其形成方法
相关申请的交叉引用
本公开基于申请号为202210981609.6、申请日为2022年08月15日、发明名称为“半导体结构及其形成方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法。
背景技术
目前，半导体器件的集成度在不断提高，例如，动态随机存储器(Dynamic Random Access Memory，DRAM)由原来的竖直结构转变为水平结构，如此，可以实现三维堆叠，形成多层堆叠结构，进一步提高了DRAM的存储密度。
然而，相关技术中的多层堆叠结构中，必须形成有支撑结构，通过支撑结构隔离电容结构和晶体管结构，否则会导致多层堆叠结构中电容结构和晶体管结构的长度不一致。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构的形成方法，所述方法包括：
提供基底，所述基底包括沿第一方向交替排列的叠层结构和第一隔离结构；
在所述叠层结构和所述第一隔离结构中形成沿所述第一方向延伸的网格状刻蚀凹槽；所述网格状刻蚀凹槽将所述基底划分为沿第二方向依次排列的第一区域和第二区域；所述第一方向和所述第二方向为所述基底所在平面内的任意两个方向；
在所述网格状刻蚀凹槽中形成第二隔离结构；
在所述第一区域和所述第二区域分别形成晶体管结构和电容结构，所述晶体管结构和所述电容结构通过所述第二隔离结构隔离。
在一些实施例中，所述叠层结构包括沿第三方向交替堆叠的牺牲层和隔离层；所述第三方向与所述基底所在的平面相交；所述牺牲层包括沿所述第三方向依次堆叠的第一牺牲层、第二牺牲层和第三牺牲层；
所述网格状刻蚀凹槽通过以下步骤形成：
刻蚀所述叠层结构和所述第一隔离结构，形成沿所述第一方向延伸的子刻蚀凹槽；所述子刻蚀凹槽沿所述第二方向具有第一预设尺寸；
以所述子刻蚀凹槽暴露出的所述第一牺牲层和所述第三牺牲层的表面为刻蚀起点，沿所述第二方向，去除具有第二预设尺寸的所述第一牺牲层和具有所述第二预设尺寸的所述第三牺牲层，形成第一空间；
以所述子刻蚀凹槽暴露出的所述第一隔离结构的表面为刻蚀起点，沿所述第二方 向，去除具有第三预设尺寸的所述第一隔离结构，形成第二空间；
所述子刻蚀凹槽、所述第一空间和所述第二空间共同构成所述网格状刻蚀凹槽。
在一些实施例中，所述第一牺牲层和所述第三牺牲层沿所述第三方向具有第四预设尺寸；所述第四预设尺寸大于1.5倍的所述第一预设尺寸，且所述第二预设尺寸大于0.5倍的所述第一预尺寸。
在一些实施例中，所述第一隔离结构沿所述第一方向具有第五预设尺寸；
所述第五预设尺寸大于或者等于1.5倍的所述第一预设尺寸。
在一些实施例中，所述第二隔离结构包括第一隔离层和第二隔离层；其中，所述第二隔离层通过以下步骤形成：
在所述网格状刻蚀凹槽中形成第一初始隔离层；其中，所述第一初始隔离层中形成有位于所述第一隔离结构之间和位于所述叠层结构之间的网格状的空隙；
刻蚀去除位于所述第一隔离结构沿所述第二方向投影区域中的所述第一初始隔离层、以及位于所述第二区域中的所述第一隔离结构，暴露出位于所述叠层结构之间的空隙，形成刻蚀沟槽；
在所述刻蚀沟槽和暴露出的所述叠层结构之间的空隙中填充第一隔离材料；其中，位于所述空隙中的第一隔离材料构成所述第二隔离层。
在一些实施例中，所述晶体管结构通过以下步骤形成：
去除所述第一区域中的所述第二牺牲层，形成第一刻蚀凹槽；
在所述第一刻蚀凹槽中形成所述晶体管结构的沟道结构；
去除所述第一区域中的所述第一牺牲层、所述第三牺牲层和所述第一隔离结构，暴露出所述沟道结构；
在所述沟道结构的表面形成栅极结构。
在一些实施例中，在所述第一刻蚀凹槽中形成所述晶体管结构的沟道结构，包括：
在所述第一刻蚀凹槽中填充金属氧化物材料，形成所述沟道结构；所述金属氧化物材料包括铟镓氧化锌。
在一些实施例中，在所述沟道结构的表面形成栅极结构，包括：
在所述沟道结构的表面依次形成栅极介质层和初始栅极导电层；
在所述初始栅极导电层之间的空隙、以及所述叠层结构之间的空隙中，形成第三隔离结构；
沿所述第二方向回刻所述初始栅极导电层，形成栅极导电层和第三空间；所述栅极介质层和所述栅极导电层共同构成所述栅极结构。
在一些实施例中，所述方法还包括：
形成沿所述第一方向依次排列、且沿所述第三方向延伸的多个位线结构；其中，所述位线结构与所述沟道结构相接。
在一些实施例中，所述电容结构和所述第一隔离层通过以下步骤形成：
去除所述第二区域中的所述第二牺牲层，形成第二刻蚀凹槽；
刻蚀去除所述第二刻蚀凹槽暴露出来的所述第一初始隔离层，直至暴露出所述第二隔离层和所述沟道结构，形成第四空间，剩余的所述第一初始隔离层构成所述第一隔离层；
去除所述第二区域中的所述第一牺牲层和所述第三牺牲层，形成第三刻蚀凹槽；其中，所述第三刻蚀凹槽包括第二刻蚀凹槽和所述第四空间；
在所述第三刻蚀凹槽中形成电容结构。
在一些实施例中，在所述第三刻蚀凹槽中形成电容结构，包括：
在所述第三刻蚀凹槽的侧壁依次形成第一电极层、电介质层和第二电极层，以形成 所述电容结构；
其中，所述第一电极层与所述沟道结构相接，所述第二电极层充满所述第三刻蚀凹槽。
在一些实施例中，所述基底还包括衬底；所述叠层结构和所述第一隔离结构形成于所述衬底表面；所述第一隔离结构和所述叠层结构通过以下步骤形成：
在所述衬底表面形成初始叠层结构，所述初始叠层结构包括沿所述第三方向依次堆叠的所述牺牲层和所述隔离层；
在所述初始叠层结构的表面形成具有预设图案的光刻胶层，所述预设图案包括沿所述第一方向间隔排布的子图案；所述子图案暴露出所述初始叠层结构；
通过所述光刻胶层，去除暴露出的所述初始叠层结构，形成沿所述第一方向间隔排布的隔离凹槽和所述叠层结构；
在所述隔离凹槽中形成所述第一隔离结构。
在一些实施例中，所述第一初始隔离层与所述衬底之间的刻蚀选择比大于所述第二隔离层与所述衬底之间刻蚀选择比。
第二方面，本公开实施例提供一种半导体结构，所述半导体结构包括：
基底；
位于所述基底中的第二隔离结构，所述第二隔离结构包括第二隔离层和环绕部分所述第二隔离层的第一隔离层；所述第二隔离结构将所述基底划分为沿第二方向依次排列的第一区域和第二区域；
位于所述第一区域、且沿第一方向和第三方向阵列排布的晶体管结构、以及位于所述第二区域、且沿所述第一方向和所述第三方向阵列排布的电容结构；其中，所述晶体管结构与所述电容结构通过所述第一隔离层和所述第二隔离层隔离；所述第一方向和所述第二方向为所述基底所在平面内的任意两个方向；所述第三方向与所述基底所在的平面相交。
在一些实施例中，所述基底包括衬底；所述晶体管结构和所述电容结构位于所述衬底表面；
所述第一隔离层与所述衬底之间的刻蚀选择比大于所述第二隔离层与所述衬底之间刻蚀选择比。
在一些实施例中，所述晶体管结构包括栅极结构；
所述栅极结构包括沟道结构、位于所述沟道结构表面的栅极介质层、以及位于所述栅极介质层表面的栅极导电层；其中，所述沟道结构由金属氧化物材料构成，所述金属氧化物材料包括铟镓氧化锌。
在一些实施例中，所述沟道结构包括沿所述第二方向的第一端和第二端；所述半导体结构还包括：与所述第一端相连接的位线结构、以及与所述第二端相连接的电容结构；
其中，所述位线结构沿所述第一方向依次排列、且沿所述第三方向延伸；
所述电容结构包括第一电极层、电介质层和第二电极层。
在一些实施例中，所述半导体结构还包括：隔离层；
所述隔离层位于沿所述第三方向相邻的所述栅极结构之间，且所述隔离层位于沿所述第三方向相邻的所述电容结构之间。
本公开实施例提供的半导体结构及其形成方法，通过形成第二隔离结构作为半导体结构中晶体管结构和电容结构之间的隔离结构，可以使得半导体结构中的每一层晶体管结构的长度一致、每一层电容结构的长度一致，另外，本公开实施例中，不用形成支撑结构，即可实现上述效果，简化了半导体结构的制备工艺流程。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体结构形成方法的流程示意图；
图2a～2u为本公开实施例提供的半导体结构形成过程中的结构示意图；
附图标记说明如下：
10—衬底；11a—初始叠层结构；12—牺牲层；13—隔离层；121—第一牺牲层；122—第二牺牲层；123—第三牺牲层；11—叠层结构；14—隔离凹槽；15—第一隔离结构；16—子刻蚀凹槽；17—网格状刻蚀凹槽；18a—第一初始隔离层；18b—空隙；19—刻蚀沟槽；20a—第一隔离材料；20—第二隔离层；21a—第一刻蚀凹槽；21—沟道结构；221—栅极介质层；222a—初始栅极导电层；222—栅极导电层；23—第三隔离结构；23a—第四隔离结构；24—位线结构；26—第二刻蚀凹槽；18—第一隔离层；27—第三刻蚀凹槽；22—栅极结构；251—第一电极层；252—电介质层；253—第二电极层；25—电容结构；H—第一空间；I—第二空间；J—第三空间；K—第四空间；A—第一区域；B—第二区域。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、 整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括X轴、Y轴和Z轴方向。基底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义与基底顶表面和底表面的相交(例如垂直)的方向为第三方向。在基底的顶表面和底表面(即基底所在的平面)方向上，定义两彼此相交(例如彼此垂直)的方向，例如可以定义叠层结构和第一隔离结构交替排列的方向为第一方向，定义第一隔离结构的延伸方向为第二方向，基于第一方向和第二方向可以确定基底的平面方向。本公开实施例中，第一方向、第二方向和第三方向可以两两相互垂直，在其它实施例中，第一方向、第二方向和第三方向也可以不垂直。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y轴方向，定义第三方向为Z轴方向。
本公开实施例提供一种半导体结构的形成方法，图1为本公开实施例提供的半导体结构形成方法的流程示意图，如图1所示，半导体结构的形成方法包括以下步骤：
步骤S101，提供基底，基底包括沿第一方向交替排列的叠层结构和第一隔离结构。
本公开实施例中，基底至少包括衬底；衬底可以是硅衬底，衬底也可以包括其它半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其它半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)或其组合。
本公开实施例中，叠层结构包括沿第三方向由下至上交替堆叠的牺牲层和隔离层；牺牲层包括沿第三方向依次堆叠的第一牺牲层、第二牺牲层和第三牺牲层。
在一些实施例中，因为后续需要去除部分第一牺牲层和部分第三牺牲层，保留第二牺牲层。因此，在去除部分第一牺牲层和部分第三牺牲层的工艺过程中，第一牺牲层与衬底之间的刻蚀选择比等于第三牺牲层与衬底之间的刻蚀选择比，且第一牺牲层与衬底之间的刻蚀选择比大于第二牺牲层与衬底之间的刻蚀选择比，或者，第三牺牲层与衬底之间的刻蚀选择比大于第二牺牲层与衬底之间的刻蚀选择比，从而在刻蚀过程中不仅可以同时去除部分第一牺牲层和部分第三牺牲层，还可以实现在去除第一牺牲层和第三牺牲层时，不损伤第二牺牲层。
本公开实施例中，第一牺牲层和第三牺牲层可以为同一种材料层，例如为氮化硅层，第二牺牲层可以是多晶硅层，隔离层可以是氧化硅或者氮氧化硅层。第一隔离结构的材料可以是Low K(低介电常数)材料或其他适合的材料。
步骤S102，在叠层结构和第一隔离结构中形成沿第一方向延伸的网格状刻蚀凹槽；网格状刻蚀凹槽将基底划分为沿第二方向依次排列的第一区域和第二区域。
本公开实施例中，第一区域和第二区域可以分别用于形成不同的功能结构，例如，第一区域可以用于形成栅极结构、字线结构、位线结构，第二区域可以用于形成电容结构。
本公开实施例中的网格状刻蚀凹槽在沿第二方向上的两侧均呈网格状，且在第二方向上具有一定的厚度。
步骤S103，在网格状刻蚀凹槽中形成第二隔离结构。
本公开实施例中，第二隔离结构包括第二隔离层和环绕部分第二隔离层的第一隔离层，且本公开实施例中，第一隔离层与衬底之间的刻蚀选择比大于第二隔离层与衬底之间刻蚀选择比。例如，第一隔离层的材料可以是low K材料，第二隔离层的材料可以是氧化硅。
步骤S104，在第一区域和第二区域分别形成晶体管结构和电容结构，晶体管结构和电容结构通过第二隔离结构隔离。
本公开实施例中，晶体管结构包括栅极结构、源极和漏极；栅极结构可以是双栅结构或者全环栅结构。
本公开实施例中，多个晶体管结构和电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，如此，可以提高半导体结构的集成度，实现微缩。另外，本公开实施例中，通过第二隔离结构(即第一隔离层和第二隔离层)增大了栅极结构与电容结构之间的距离，并且采用Low K和氧化硅分别作为第一隔离层和第二隔离层，可以减小半导体结构的寄生电容，从而减小电容电阻延迟，提高半导体结构的响应时间。
本公开实施例中，通过形成第二隔离结构作为半导体结构中晶体管结构和电容结构之间的隔离结构，可以使得半导体结构中的每一层晶体管结构的长度一致、每一层电容结构的长度一致，另外，本公开实施例中，不用形成支撑结构，即可实现上述效果，简化了半导体结构的制备工艺流程。
图2a～2u为本公开实施例提供的半导体结构形成过程中的结构示意图，下面结合图2a～2u对本公开实施例提供的半导体结构的形成过程进行详细的说明。其中，图2a和2b为三维视图，图2c～2u示出了半导体结构形成过程中的俯视图和沿a-a'的剖视图。
首先，执行步骤S101，提供基底，基底包括沿第一方向交替排列的叠层结构和第一隔离结构。
在一些实施例中，基底还包括衬底；叠层结构和第一隔离结构位于衬底表面。
本公开实施例中，衬底可以是硅衬底，衬底也可以包括其它半导体元素，例如：锗，或包括半导体化合物，例如：碳化硅或者砷化镓。
在一些实施例中，叠层结构和第一隔离结构通过以下步骤形成：在衬底表面形成初始叠层结构，初始叠层结构包括沿第三方向依次堆叠的牺牲层和隔离层；在初始叠层结构的表面形成具有预设图案的光刻胶层，预设图案包括沿第一方向间隔排布的子图案；子图案暴露出初始叠层结构；通过光刻胶层，去除暴露出的初始叠层结构，形成沿第一方向间隔排布的隔离凹槽；在隔离凹槽中形成第一隔离结构。
本公开实施例中，初始叠层结构中的牺牲层和隔离层的层数可以根据需要的存储密度来设置，牺牲层和隔离层的层数越多，最终所形成的半导体结构的集成度更高。
如图2a所示，在衬底10的表面形成初始叠层结构11a，初始叠层结构11a包括沿Z轴方向由下至上交替堆叠的牺牲层12和隔离层13，牺牲层12包括沿Z轴方向依次堆叠的第一牺牲层121、第二牺牲层122和第三牺牲层123。
本公开实施例中，第一牺牲层121和第三牺牲层123的材料可以是氮化硅，第二牺牲层122的材料可以是多晶硅，隔离层的材料可以是氧化硅。
本公开实施例中，第一牺牲层121和第三牺牲层123沿Z轴方向具有第四预设尺寸L4，第四预设尺寸L4为30～60纳米(nm)。第二牺牲层122沿Z轴方向的尺寸为20～40nm，隔离层13沿Z轴方向的尺寸为20～50nm。
本公开实施例中，第一牺牲层121、第二牺牲层122、第三牺牲层123和隔离层13可以通过以下任一沉积工艺形成：化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺、涂敷工艺或薄膜工艺。
如图2a～2c所示，在初始叠层结构11a的表面形成具有预设图案的光刻胶层(未示出)，预设图案包括沿X轴方向间隔排布的子图案F；子图案F暴露出初始叠层结构11a；通过光刻胶层，去除暴露出的初始叠层结构11a，形成沿X轴方向交替排布的叠层结构11和隔离凹槽14。
本公开实施例中，隔离凹槽14沿X轴方向具有第五预设尺寸L5，第五预设尺寸L5为30～60nm。
本公开实施例中，可以通过高纵横比刻蚀(High Aspect Ratio，HAR)技术刻蚀去除暴露出的初始叠层结构11a，形成叠层结构11和隔离凹槽14。
本公开实施例中，形成叠层结构11和隔离凹槽14之后，半导体结构的形成方法还包括：去除具有预设图案的光刻胶层，暴露出叠层结构11的上表面(如图2b和2c所示)。
如图2d所示，第一隔离结构可以通过以下步骤形成：在隔离凹槽14中填充第二隔离材料，形成第一隔离结构15。其中，第二隔离材料可以是Low K材料或其他适合的材料。
接下来，执行步骤S102，在叠层结构和第一隔离结构中形成沿第一方向延伸的网格状刻蚀凹槽。
在一些实施例中，网格状刻蚀凹槽可以通过以下步骤形成：刻蚀叠层结构和第一隔离结构，形成沿第一方向延伸的子刻蚀凹槽；子刻蚀凹槽沿第二方向具有第一预设尺寸；以子刻蚀凹槽暴露出的第一牺牲层和第三牺牲层的表面为刻蚀起点，沿第二方向，去除具有第二预设尺寸的第一牺牲层和具有第二预设尺寸的第三牺牲层，形成第一空间；以子刻蚀凹槽暴露出的第一隔离结构的表面为刻蚀起点，沿第二方向，去除具有第二预设尺寸的第一隔离结构，形成第二空间；子刻蚀凹槽、第一空间和第二空间共同构成网格状刻蚀凹槽。
如图2e所示，刻蚀叠层结构11和第一隔离结构15，形成沿X轴方向延伸的子刻蚀凹槽16；子刻蚀凹槽16沿Y轴方向具有第一预设尺寸L1。本公开实施例中，可以通过可以采用干法刻蚀技术(例如等离子刻蚀技术、反应离子刻蚀技术或者离子铣技术)去除部分叠层结构11和部分第一隔离结构15。
本公开实施例中，子刻蚀凹槽用于定义晶体管的位置和沟道结构的长度，相对于湿法刻蚀技术，干法刻蚀形成的子刻蚀凹槽的工艺稳定性更高。
在一些实施例中，第五预设尺寸L5大于或者等于1.5倍的第一预设尺寸L1，第一预设尺寸L1为20～40nm。
如图2f所示，以子刻蚀凹槽16暴露出的第一牺牲层121和第三牺牲层123的表面为刻蚀起点，沿Y轴方向，去除具有第二预设尺寸L2的第一牺牲层121和具有第二预设尺寸L2的第三牺牲层123，形成第一空间H。
本公开实施例中，可以通过选择性刻蚀工艺去除具有第二预设尺寸L2的第一牺牲层121和具有第二预设尺寸L2的第三牺牲层123，在这个刻蚀过程中，第一牺牲层121与衬底10之间的刻蚀选择比等于第三牺牲层123与衬底10之间的刻蚀选择比，第一牺牲层121与衬底10之间的刻蚀选择比大于第二牺牲层122与衬底10之间的刻蚀选择比，且第三牺牲层123与衬底10之间的刻蚀选择比大于第二牺牲层122与衬底10之间的刻蚀选择比。
如图2f和2g所示，以子刻蚀凹槽16暴露出的第一隔离结构15的表面为刻蚀起点，沿Y轴方向，去除具有第三预设尺寸L3的第一隔离结构15，形成第二空间I；子刻蚀凹槽16、第一空间H和第二空间I共同构成网格状刻蚀凹槽17。
本公开实施例中，网格状刻蚀凹槽17将基底划分为第一区域A和第二区域B，由于第一区域A沿Y轴方向的尺寸决定了后续形成栅极结构中的沟道的尺寸，因此，可以通过调节网格状刻蚀凹槽的位置，实现调节栅极结构中沟道的尺寸，进而可以实现调节栅极结构的控制能力，提高所形成半导体结构的性能。
在一些实施例中，第四预设尺寸L4大于1.5倍的第一预设尺寸L1，且第二预设尺 寸L2大于0.5倍的第一预尺寸L1。例如，第二预设尺寸L2为10～20nm。
本公开实施例中，第三预设尺寸L3与第二预设尺寸L2可以相等也可以不相等，例如，第三预设尺寸L3为10～20nm。
接下来，执行步骤S103和步骤S104，在网格状刻蚀凹槽中形成第二隔离结构；在第一区域和第二区域分别形成晶体管结构和电容结构，晶体管结构和电容结构通过第二隔离结构隔离。
在一些实施例中，第二隔离结构包括第一隔离层和第二隔离层；其中，第二隔离层可以通过以下步骤形成：在网格状刻蚀凹槽中形成第一初始隔离层；其中，第一初始隔离层中形成有位于第一隔离结构之间和位于叠层结构之间的网格状的空隙；刻蚀去除位于第一隔离结构沿第二方向投影区域中的第一初始隔离层、以及位于第二区域中的第一隔离结构，暴露出位于叠层结构之间的空隙，形成刻蚀沟槽；在刻蚀沟槽和暴露出的叠层结构之间的空隙中填充第一隔离材料；其中，位于空隙中的第一隔离材料构成第二隔离层。
如图2h所示，在网格状刻蚀凹槽17中形成第一初始隔离层18a；其中，第一初始隔离层18a中形成有位于第一隔离结构15之间、且位于叠层结构11之间的网格状的空隙18b。
本公开实施例中，第一初始隔离层18a可以通过原子层沉积工艺形成，以提高所形成的第一初始隔离层18a的膜层质量。
本公开实施例中，由于第四预设尺寸L4大于1.5倍的第一预设尺寸L1，且第二预设尺寸L2大于0.5倍的第一预尺寸L1，因此，在形成第一初始隔离层18a之后，第一初始隔离层18a中形成有位于第一隔离结构15之间和位于叠层结构11之间的网格状的空隙18b，网格状的空隙18b为后续形成第二隔离层预留了空间。
如图2i和2j所示，刻蚀去除位于第一隔离结构15沿Y轴方向投影区域中的第一初始隔离层18a和位于第二区域B的第一隔离结构15，暴露出位于叠层结构11之间的空隙，形成刻蚀沟槽19；在刻蚀沟槽19和暴露出的叠层结构11之间的空隙18b中填充第一隔离材料20a；其中，位于空隙18b中的第一隔离材料20a构成第二隔离层20。第一隔离材料20a可以是氧化硅或者其他适合的材料。
本公开实施例中，可以通过干法刻蚀技术去除第一隔离结构15沿Y轴方向投影区域中的第一初始隔离层18a和位于第二区域B的第一隔离结构15，相对于湿法刻蚀技术，干法刻蚀技术的工艺稳定性更高。
在一些实施例中，晶体管结构包括栅极结构、源极和漏极。
在一些实施例中，栅极结构、源极和漏极可以通过以下步骤形成：去除第一区域中的第二牺牲层，形成第一刻蚀凹槽；在第一刻蚀凹槽中形成晶体管结构的沟道结构；去除第一区域中的第一牺牲层和第三牺牲层，暴露出沟道结构；在沟道结构的表面形成栅极结构。
请继续参见图2i和2j，去除第一区域A中的第二牺牲层122，形成第一刻蚀凹槽21a。本公开实施例可以采用湿法刻蚀工艺侧向刻蚀的方式去除第一区域A中的第二牺牲层122，刻蚀溶液可以是稀释的氢氟酸溶液，也可以是稀释氢氟酸与氨水的混合溶液。
需要说明的是，在侧向刻蚀形成第一刻蚀凹槽21a过程中，第二牺牲层122与衬底10之间的刻蚀选择比大于第一牺牲层121与衬底10之间的刻蚀选择比，且，第二牺牲层122与衬底10之间的刻蚀选择比大于第三牺牲层123与衬底10之间的刻蚀选择比，例如，第二牺牲层122与衬底10之间的刻蚀选择比为第一牺牲层121与衬底10之间的刻蚀选择比的10倍以上。
在一些实施例中，如图2k所示，在第一刻蚀凹槽21a中填充金属氧化物材料，形 成沟道结构21；金属氧化物材料包括铟镓氧化锌(Indium Gallium Zinc Oxide，IGZO)。
如图2l所示，在形成沟道结构21之后，半导体结构的形成方法还包括：去除位于第一区域A中的第一牺牲层121、第三牺牲层123和第一隔离结构15，形成位于相邻叠层结构之间的间隙J2、以及位于隔离层13和沟道结构21之间的间隙J1。例如，可以采用湿法刻蚀工艺侧向刻蚀的方式去除第一区域A中的第一牺牲层121、第三牺牲层123和第一隔离结构15。
在一些实施例中，在去除位于第一区域A中的第一牺牲层121、第三牺牲层123和第一隔离结构15之后，半导体的形成方法还包括，对沟道结构21沿Y轴方向的第一端C进行离子注入，形成源极或者漏极。
在一些实施例中，栅极结构可以通过以下步骤形成：在沟道结构的表面依次形成栅极介质层和初始栅极导电层；在初始栅极导电层之间的空隙、以及叠层结构之间的空隙中，形成第三隔离结构；沿第二方向回刻初始栅极导电层，形成栅极导电层和第三空间；栅极介质层和栅极导电层共同构成栅极结构。
如图2m所示，在沟道结构21的表面依次沉积栅极介质材料和栅极导电材料，形成栅极介质层221和初始栅极导电层222a。本公开实施例中，栅极介质材料可以是氧化硅或者其它适合的材料；栅极导电材料可以是任意一种导电性能较好的材料，例如为钛、氮化钛、钨、钴、铂、钯、钌、铜。
本公开实施例中，栅极介质层221和初始栅极导电层222a可以通过任意一种合适的沉积工艺形成，例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺。
请继续参见图2l和2m，在初始栅极导电层222a之间的空隙、以及叠层结构之间的空隙J2中沉积第三隔离材料，形成第三隔离结构23。第三隔离材料可以是氧化硅或者其他任意一种适合的材料。
如图2m和2n所示，沿Y轴方向回刻初始栅极导电层222a，形成栅极导电层222和第三空间J；栅极介质层221和栅极导电层222构成栅极结构22。
本公开实施例中，多个栅极结构在Z轴方向上堆叠形成的堆叠结构可以形成三维的半导体结构，如此，可以提高半导体结构的集成度，实现微缩。
在一些实施例中，如图2n和2o所示，半导体结构的形成方法还包括：在第三空间J中沉积第三隔离材料，形成第四隔离结构23a，第四隔离结构23a与第三隔离结构23共同构成沿Z轴方向相邻的栅极结构的隔离结构。
在一些实施例中，半导体结构的形成方法还包括：形成沿第一方向依次排列、且沿第三方向延伸的多个位线结构；其中，位线结构与沟道结构相接。
如图2p所示，位线结构24沿X轴方向依次排列、且沿Z轴方向延伸，且每个位线结构24与沿Z轴方向排列的沟道柱的第一端C相接。
本公开实施例中，位线结构24的材料包括：钨(W)、钴(Co)、铜(Cu)、铝(Al)、氮化钛(TiN)、含钛金属层、多晶硅或其任何组合。
本公开实施例中，在形成位线结构之后，半导体结构的形成方法还包括：在第二区域形成电容结构。
在一些实施例中，电容结构和第一隔离层可以通过以下步骤形成：去除第二区域中的第二牺牲层，形成第二刻蚀凹槽；刻蚀去除第二刻蚀凹槽暴露出来的第一初始隔离层，直至暴露出第二隔离层和沟道结构，形成第四空间，剩余的第一初始隔离层构成第一隔离层；去除第二区域中的第一牺牲层和第三牺牲层，形成第三刻蚀凹槽；其中，第三刻蚀凹槽包括第二刻蚀凹槽和第四空间；在第三刻蚀凹槽中形成电容结构。
如图2p和2q所示，去除第二区域B中的第二牺牲层122，形成第二刻蚀凹槽26。
如图2q～2s所示，刻蚀去除第二刻蚀凹槽26暴露出来的第一初始隔离层18a，直至 暴露出第二隔离层20和沟道结构21的第二端D，形成第四空间K，剩余的第一初始隔离层18a构成第一隔离层18。本公开实施例中，第一隔离层18可以与第二区域B中的第一牺牲层121和第三牺牲层123接触(如图2r所示)，第一隔离层18还可以与第二区域B中的第一牺牲层121和第三牺牲层123不接触(如图2s所示)。
在一些实施例中，第一初始隔离层18a与衬底10之间的刻蚀选择比大于第二隔离层20与衬底10之间刻蚀选择比，如此，可以在刻蚀去除第一初始隔离层时，不损伤第二隔离层，即第二隔离层可以作为刻蚀过程中的刻蚀停止层。
如图2s～2u所示，去除第二区域B中的第一牺牲层121和第三牺牲层123，形成第三刻蚀凹槽27；其中，第三刻蚀凹槽27包括第二刻蚀凹槽26和第四空间K；在第三刻蚀凹槽27的侧壁依次形成沉积第一电极材料、电介质材料和第二电极材料，形成第一电极层251、电介质层252和第二电极层253，以形成电容结构25；其中，第一电极层251与沟道结构21的第二端D相接，第二电极层253充满第三刻蚀凹槽27。
本公开实施例中，第一电极材料和第二电极材料可以包括金属氮化物或金属硅化物，例如，氮化钛。电介质材料可以包括高K介质材料，例如可以是氧化镧(La 2O 3)、氧化铝(Al 2O 3)、氧化铪(HfO 2)、氮氧化铪(HfON)、硅酸铪(HfSiO x)或氧化锆(ZrO 2)中的一种或任意组合。在其它实施例中，第一电极材料和第二电极材料还可以是多晶硅。
本公开实施例中，第一电极层251、电介质层252和第二电极层253可以通过以下任意一种沉积工艺形成：化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺。
在一些实施例中，请继续参见图2r，在形成电容结构之前，半导体结构的形成方法还包括：对暴露出的沟道结构21的第二端D进行离子注入，形成漏极或者源极。
由于本公开实施例中形成的电容结构沿第二方向延伸，即本公开实施例中的电容结构呈水平状，相较于高深宽比的垂直电容结构，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性，且多个电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，进而可以提高半导体结构的集成度，实现微缩。
本公开实施例中，通过形成第二隔离结构(包括第一隔离层和第二隔离层)作为半导体结构中晶体管结构和电容结构之间的隔离结构，可以使得半导体结构中的每一层晶体管结构的长度一致、每一层电容结构的长度一致，且本公开实施例中，不用形成支撑结构，即可实现上述效果，简化了半导体结构的制备工艺流程。
另外，本公开实施例中，采用Low K和氧化硅分别作为第一隔离层和第二隔离层，可以减小半导体结构的寄生电容，从而减小电容电阻延迟，提高半导体结构的响应时间。
除此之外，本公开实施例还提供一种半导体结构，如图2u所示，半导体结构包括：基底；位于基底中的第二隔离结构，第二隔离结构包括第二隔离层20和环绕部分第二隔离层20的第一隔离层18；第二隔离结构将基底划分为沿Y轴方向依次排列的第一区域A和第二区域B；位于第一区域A、且沿X轴方向和Z轴方向阵列排布的晶体管结构、以及位于第二区域B、且沿X轴方向和Z轴方向阵列排布的电容结构；其中，晶体管结构与电容结构通过第一隔离层18和第二隔离层20隔离。
本公开实施例中，多个晶体管结构和电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，如此，可以提高半导体结构的集成度，实现微缩。
在一些实施例中，请继续参见图2u，基底包括衬底10，晶体管结构和电容结构位于衬底10的表面。第一隔离层18与衬底10之间的刻蚀选择比大于第二隔离层20与衬底10之间刻蚀选择比。
在一些实施例中，请继续参见图2u，晶体管结构包括沟道结构21和栅极结构22；栅极结构22位于沟道结构21表面的栅极介质层221、以及位于栅极介质层221表面的栅极导电层222；其中，沟道结构21由金属氧化物材料构成，金属氧化物材料包括铟镓 氧化锌。
在一些实施例中，请继续参见图2u，沟道结构21包括沿Y轴方向的第一端和第二端；半导体结构还包括：与第二端相连接的电容结构25；电容结构25包括第一电极层251、电介质层252和第二电极层253。
在一些实施例中，半导体结构还包括：隔离层13；隔离层13位于沿Z轴方向相邻的栅极结构22之间，且隔离层13位于沿Z轴方向相邻的电容结构25之间。
在一些实施例中，请继续参见图2u，半导体结构还包括：与第一端相连接的位线结构24；位线结构24沿X轴方向依次排列、且沿Z轴方向延伸。
在一些实施例中，请继续参见图2u，半导体结构还包括：位于相邻栅极结构22之间的第三隔离结构23。
在一些实施例中，请继续参见图2u，半导体结构还包括：位于沿X轴方向相邻电容结构25之间的第一隔离材料20a。
本公开实施例提供的半导体结构与上述实施例中的半导体结构的形成方法类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
本公开实施例提供的半导体结构包括第二隔离结构，由于第二隔离结构可以作为半导体结构中晶体管结构和电容结构之间的隔离结构，可以使得半导体结构中的每一层晶体管结构的长度一致、每一层电容结构的长度一致。另外，由于第二隔离结构包括第一隔离层和第二隔离层，采用Low K和氧化硅分别作为第一隔离层和第二隔离层，可以减小半导体结构的寄生电容，从而减小电容电阻延迟，提高半导体结构的响应时间。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
工业实用性
本公开实施例提供的半导体结构及其形成方法，通过形成第二隔离结构作为半导体结构中晶体管结构和电容结构之间的隔离结构，可以使得半导体结构中的每一层晶体管结构的长度一致、每一层电容结构的长度一致，另外，本公开实施例中，不用形成支撑结构，即可实现上述效果，简化了半导体结构的制备工艺流程。

Claims (18)

  1. 一种半导体结构的形成方法，所述方法包括：
    提供基底，所述基底包括沿第一方向交替排列的叠层结构和第一隔离结构；
    在所述叠层结构和所述第一隔离结构中形成沿所述第一方向延伸的网格状刻蚀凹槽；所述网格状刻蚀凹槽将所述基底划分为沿第二方向依次排列的第一区域和第二区域；所述第一方向和所述第二方向为所述基底所在平面内的任意两个方向；
    在所述网格状刻蚀凹槽中形成第二隔离结构；
    在所述第一区域和所述第二区域分别形成晶体管结构和电容结构，所述晶体管结构和所述电容结构通过所述第二隔离结构隔离。
  2. 根据权利要求1所述的方法，其中，所述叠层结构包括沿第三方向交替堆叠的牺牲层和隔离层；所述第三方向与所述基底所在的平面相交；所述牺牲层包括沿所述第三方向依次堆叠的第一牺牲层、第二牺牲层和第三牺牲层；
    所述网格状刻蚀凹槽通过以下步骤形成：
    刻蚀所述叠层结构和所述第一隔离结构，形成沿所述第一方向延伸的子刻蚀凹槽；所述子刻蚀凹槽沿所述第二方向具有第一预设尺寸；
    以所述子刻蚀凹槽暴露出的所述第一牺牲层和所述第三牺牲层的表面为刻蚀起点，沿所述第二方向，去除具有第二预设尺寸的所述第一牺牲层和具有所述第二预设尺寸的所述第三牺牲层，形成第一空间；
    以所述子刻蚀凹槽暴露出的所述第一隔离结构的表面为刻蚀起点，沿所述第二方向，去除具有第三预设尺寸的所述第一隔离结构，形成第二空间；
    所述子刻蚀凹槽、所述第一空间和所述第二空间共同构成所述网格状刻蚀凹槽。
  3. 根据权利要求2所述的方法，其中，所述第一牺牲层和所述第三牺牲层沿所述第三方向具有第四预设尺寸；所述第四预设尺寸大于1.5倍的所述第一预设尺寸，且所述第二预设尺寸大于0.5倍的所述第一预尺寸。
  4. 根据权利要求3所述的方法，其中，所述第一隔离结构沿所述第一方向具有第五预设尺寸；
    所述第五预设尺寸大于或者等于1.5倍的所述第一预设尺寸。
  5. 根据权利要求4所述的方法，其中，所述第二隔离结构包括第一隔离层和第二隔离层；其中，所述第二隔离层通过以下步骤形成：
    在所述网格状刻蚀凹槽中形成第一初始隔离层；其中，所述第一初始隔离层中形成有位于所述第一隔离结构之间和位于所述叠层结构之间的网格状的空隙；
    刻蚀去除位于所述第一隔离结构沿所述第二方向投影区域中的所述第一初始隔离层、以及位于所述第二区域中的所述第一隔离结构，暴露出位于所述叠层结构之间的空隙，形成刻蚀沟槽；
    在所述刻蚀沟槽和暴露出的所述叠层结构之间的空隙中填充第一隔离材料；其中，位于所述空隙中的第一隔离材料构成所述第二隔离层。
  6. 根据权利要求5所述的方法，其中，所述晶体管结构通过以下步骤形成：
    去除所述第一区域中的所述第二牺牲层，形成第一刻蚀凹槽；
    在所述第一刻蚀凹槽中形成所述晶体管结构的沟道结构；
    去除所述第一区域中的所述第一牺牲层、所述第三牺牲层和所述第一隔离结构，暴露出所述沟道结构；
    在所述沟道结构的表面形成栅极结构。
  7. 根据权利要求6所述的方法，其中，在所述第一刻蚀凹槽中形成所述晶体管结构的沟道结构，包括：
    在所述第一刻蚀凹槽中填充金属氧化物材料，形成所述沟道结构；所述金属氧化物材料包括铟镓氧化锌。
  8. 根据权利要求7所述的方法，其中，在所述沟道结构的表面形成栅极结构，包括：
    在所述沟道结构的表面依次形成栅极介质层和初始栅极导电层；
    在所述初始栅极导电层之间的空隙、以及所述叠层结构之间的空隙中，形成第三隔离结构；
    沿所述第二方向回刻所述初始栅极导电层，形成栅极导电层和第三空间；所述栅极介质层和所述栅极导电层共同构成所述栅极结构。
  9. 根据权利要求8所述的方法，其中，所述方法还包括：
    形成沿所述第一方向依次排列、且沿所述第三方向延伸的多个位线结构；其中，所述位线结构与所述沟道结构相接。
  10. 根据权利要求9所述的方法，其中，所述电容结构和所述第一隔离层通过以下步骤形成：
    去除所述第二区域中的所述第二牺牲层，形成第二刻蚀凹槽；
    刻蚀去除所述第二刻蚀凹槽暴露出来的所述第一初始隔离层，直至暴露出所述第二隔离层和所述沟道结构，形成第四空间，剩余的所述第一初始隔离层构成所述第一隔离层；
    去除所述第二区域中的所述第一牺牲层和所述第三牺牲层，形成第三刻蚀凹槽；其中，所述第三刻蚀凹槽包括第二刻蚀凹槽和所述第四空间；
    在所述第三刻蚀凹槽中形成电容结构。
  11. 根据权利要求10所述的方法，其中，在所述第三刻蚀凹槽中形成电容结构，包括：
    在所述第三刻蚀凹槽的侧壁依次形成第一电极层、电介质层和第二电极层，以形成所述电容结构；
    其中，所述第一电极层与所述沟道结构相接，所述第二电极层充满所述第三刻蚀凹槽。
  12. 根据权利要求5至11任一项所述的方法，其中，所述基底还包括衬底；所述叠层结构和所述第一隔离结构形成于所述衬底表面；所述第一隔离结构和所述叠层结构通过以下步骤形成：
    在所述衬底表面形成初始叠层结构，所述初始叠层结构包括沿所述第三方向依次堆叠的所述牺牲层和所述隔离层；
    在所述初始叠层结构的表面形成具有预设图案的光刻胶层，所述预设图案包括沿所述第一方向间隔排布的子图案；所述子图案暴露出所述初始叠层结构；
    通过所述光刻胶层，去除暴露出的所述初始叠层结构，形成沿所述第一方向间隔排布的隔离凹槽和所述叠层结构；
    在所述隔离凹槽中形成所述第一隔离结构。
  13. 根据权利要求12所述的方法，其中，所述第一初始隔离层与所述衬底之间的刻蚀选择比大于所述第二隔离层与所述衬底之间刻蚀选择比。
  14. 一种半导体结构，包括：
    基底；
    位于所述基底中的第二隔离结构，所述第二隔离结构包括第二隔离层和环绕部分所 述第二隔离层的第一隔离层；所述第二隔离结构将所述基底划分为沿第二方向依次排列的第一区域和第二区域；
    位于所述第一区域、且沿第一方向和第三方向阵列排布的晶体管结构、以及位于所述第二区域、且沿所述第一方向和所述第三方向阵列排布的电容结构；其中，所述晶体管结构与所述电容结构通过所述第一隔离层和所述第二隔离层隔离；所述第一方向和所述第二方向为所述基底所在平面内的任意两个方向；所述第三方向与所述基底所在的平面相交。
  15. 根据权利要求14所述的结构，其中，所述基底包括衬底；所述晶体管结构和所述电容结构位于所述衬底表面；
    所述第一隔离层与所述衬底之间的刻蚀选择比大于所述第二隔离层与所述衬底之间刻蚀选择比。
  16. 根据权利要求15所述的结构，其中，所述晶体管结构包括栅极结构；
    所述栅极结构包括沟道结构、位于所述沟道结构表面的栅极介质层、以及位于所述栅极介质层表面的栅极导电层；其中，所述沟道结构由金属氧化物材料构成，所述金属氧化物材料包括铟镓氧化锌。
  17. 根据权利要求16所述的结构，其中，所述沟道结构包括沿所述第二方向的第一端和第二端；所述半导体结构还包括：与所述第一端相连接的位线结构、以及与所述第二端相连接的电容结构；
    其中，所述位线结构沿所述第一方向依次排列、且沿所述第三方向延伸；
    所述电容结构包括第一电极层、电介质层和第二电极层。
  18. 根据权利要求17所述的结构，其中，所述半导体结构还包括：隔离层；
    所述隔离层位于沿所述第三方向相邻的所述栅极结构之间，且所述隔离层位于沿所述第三方向相邻的所述电容结构之间。
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