WO2024029258A1 - 半導体モジュールおよび半導体モジュールの製造方法 - Google Patents

半導体モジュールおよび半導体モジュールの製造方法 Download PDF

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Definitions

  • the present invention relates to a semiconductor module and a method for manufacturing a semiconductor module.
  • a power semiconductor module is a laminated module that includes one or more power semiconductor chips (also referred to as semiconductor elements) and forms part or all of a conversion connection, and has a power semiconductor chip and a conductive plate for wiring.
  • This is a power semiconductor device that has a structure in which electrical insulation is provided between the substrate and between the power semiconductor chip and a metal substrate that is a heat sink.
  • Power semiconductor modules are used in industrial applications such as motor drive control inverters for elevators and other devices. Furthermore, in recent years, it has come to be widely used in vehicle motor drive control inverters. In-vehicle inverters must be smaller and lighter to improve fuel efficiency, and because they are placed near the drive motor in the engine compartment, they must have long-term reliability at high temperatures.
  • in-vehicle power semiconductor modules are required to be smaller and lighter than industrial power semiconductor modules due to installation space constraints. Furthermore, as the output power density for driving the motor increases, the temperature of the semiconductor chip increases during operation, and high thermal stress is generated, which increases the demand for long-term reliability during high-temperature operation. For this reason, a power semiconductor module structure that has high temperature operation and long-term reliability is required.
  • FIG. 5 is a cross-sectional view showing the configuration of a power semiconductor module with a conventional structure.
  • the power semiconductor module 150 includes a power semiconductor chip 101, a laminated substrate 105, and a cooler 126.
  • the power semiconductor chip 101 is a power semiconductor chip such as a MOSFET, an IGBT, or a diode, and is bonded onto the laminated substrate 105 with a chip bonding layer 127 using solder.
  • a structure in which an insulating substrate 102 such as a ceramic substrate is provided with a first conductive plate 103 made of copper or the like on the front surface and a second conductive plate 104 made of copper or the like on the back surface is referred to as a laminated substrate 105.
  • the cooler 126 is bonded to the laminated substrate 105 with a cooler bonding layer 128 made of solder.
  • the power semiconductor module 150 includes metal terminals (not shown) that are joined to a case (not shown) and take out signals to the outside, and metal wires that electrically connect the power semiconductor chip 101 and the metal terminals. (not shown). Further, on the surface of the power semiconductor chip 101, in the case of a MOSFET, a source electrode pad is formed as a power terminal electrode pad (current supply terminal). Then, a conductive connecting member such as a lead frame or a metal wire is disposed as a lead-out terminal from the power terminal electrode pad. In the case of a lead frame, it is bonded to the power semiconductor chip 101 with a bonding layer such as solder. A plurality of these members may be mounted on one semiconductor device.
  • a case is adhered to the power semiconductor module 150, and a lid (not shown) through which metal terminals penetrate and protrude outside is attached.
  • the case is filled with a sealing material (sealing resin, not shown) that insulates and protects the laminated substrate 105 and the power semiconductor chip 101 on the substrate.
  • solder alloy layer suppresses peeling between the back metal and the solder alloy when forming a solder joint, and also suppresses damage to electronic components due to non-wetting of the solder alloy, scattering of molten solder, and chip cracking. Solder joints are known (see Patent Document 1 below).
  • FIG. 6 is an enlarged view of region S in FIG. 5 of a power semiconductor module with a conventional structure.
  • FIG. 6 shows the structure between the power semiconductor chip 101 and the chip bonding layer 127.
  • a metal electrode 129 of AlSi (aluminum silicon alloy) is provided on the back surface of the power semiconductor chip 101 when the semiconductor is silicon (Si), and a metal electrode 129 of Ni (nickel) is provided when the semiconductor is silicon carbide (SiC).
  • a Ti (titanium) layer 130, a Ni layer 131, and an Au (gold) layer 132 are laminated in this order between the metal electrode 129 and the chip bonding layer 127.
  • the Ti layer 130 is a barrier layer that prevents a reaction between the chip bonding layer 127 and the upper metal electrode 129, and is provided with a thickness of, for example, about 0.1 ⁇ m to 0.8 ⁇ m. Further, the Ni layer 131 is provided with a thickness of about 0.2 ⁇ m to 1.2 ⁇ m in order to ensure the wettability of the chip bonding layer 127.
  • the Au layer 132 is provided with a thickness of about 20 nm to 100 nm to prevent oxidation.
  • the chip bonding layer 127 is a solder containing Sn (tin).
  • FIG. 7 is a cross-sectional view of a conventional power semiconductor module showing a solder bonding layer between a power semiconductor chip and a first conductive plate in a normal state.
  • the diffusion of (134) is suppressed, and a residual Ni film 134 of 0.1 ⁇ m or more remains.
  • the Au layer 132 has a thickness of 20 nm or less and almost disappears at the time of bonding.
  • FIG. 8 is a cross-sectional view showing a solder bonding layer between a power semiconductor chip and a first conductive plate of a conventional power semiconductor module at the time of failure.
  • the diffusion of Cu from the first conductive plate 103 indicated by the arrow in FIG. Ni quickly diffuses into the chip bonding layer 127 (Sn solder) from the layer 131 (134), a SnNi alloy is generated, and the remaining Ni film 134 partially disappears.
  • the Ti layer 130 which has low bondability (solder wettability) with the solder, comes into contact with the solder, creating a void (void) 135, which reduces the reliability of the power semiconductor module.
  • This phenomenon is particularly noticeable in the case of the first conductive plate 103 having a Ni alloy layer (plated layer) formed on its surface, because Cu is difficult to be supplied into the chip bonding layer 127.
  • An object of the present invention is to provide a semiconductor module and a method for manufacturing a semiconductor module that can prevent voids from occurring in a solder bonding layer, in order to solve the problems with the prior art described above.
  • the semiconductor module includes a laminated substrate on which a semiconductor element with a Ni layer formed on the back surface is mounted.
  • the back surface of the semiconductor element contains more than 6% by mass of Sb and less than or equal to 8.5% by mass, contains more than 2% by mass and less than 4.5% by mass of Ag, and contains more than 1.25% by mass and less than 2.0% by mass of Cu. % or less, and the remainder is Sn and unavoidable impurities.
  • the semiconductor module according to the present invention is characterized in that, in the above-described invention, the solder does not include Ni in the composition.
  • the semiconductor module according to the present invention is characterized in that, in the above-described invention, the laminated substrate has a conductive plate of copper or copper alloy on the semiconductor element side.
  • a method for manufacturing a semiconductor module according to the present invention has the following features. First, it contains more than 6% by mass and less than 8.5% by mass of Sb, contains more than 2% by mass and less than 4.5% by mass of Ag, contains more than 1.25% by mass and less than 2.0% by mass, and the remainder A step is performed in which a solder having a composition consisting of Sn and unavoidable impurities is applied to the laminated substrate. Next, a semiconductor element having a Ni layer formed on its back surface is placed on the solder, and a step of bonding the back surface of the semiconductor element and the laminated substrate is performed.
  • the composition of the laminated substrate and the power semiconductor chip is Sn-(6-8.5]Sb-[2-4.5]Ag-[1.25-2.0]Cu. They are joined by solder.As a result, Cu from the solder reaches the interface of the Ni layer, and a SnCu alloy is generated at the interface of the Ni layer, which becomes a protective layer for the Ni layer and suppresses the diffusion of Ni.
  • Ni does not disappear and a residual Ni film remains. This residual Ni film ensures solder wettability and prevents the generation of voids.
  • Sb is more than 6% by mass and 8.5% by mass
  • Solder containing the following, containing 2% by mass or more and 4.5% by mass or less of Ag, 1.25% by mass or more and 2.0% by mass or less of Cu, and the balance consisting of Sn and unavoidable impurities. It is expressed as -(6-8.5]Sb-[2-4.5]Ag-[1.25-2.0]Cu, and other compositions will be expressed in the same manner hereinafter.
  • the semiconductor module and the method for manufacturing a semiconductor module according to the present invention it is possible to prevent the generation of voids in the solder bonding layer.
  • FIG. 1 is a cross-sectional view showing the configuration of a power semiconductor module according to an embodiment.
  • FIG. 2 is a cross-sectional view showing a solder bonding layer between the power semiconductor chip and the first conductive plate of the power semiconductor module according to the embodiment.
  • FIG. 3A is a cross-sectional view showing a residual Ni film in a bonding layer made of Sn--Sb--Ag solder with 0% by mass of Cu added.
  • FIG. 3B is a cross-sectional view showing a residual Ni film in a bonding layer made of Sn--Sb--Ag solder with 0.9 mass % of Cu added.
  • FIG. 1 is a cross-sectional view showing the configuration of a power semiconductor module according to an embodiment.
  • FIG. 2 is a cross-sectional view showing a solder bonding layer between the power semiconductor chip and the first conductive plate of the power semiconductor module according to the embodiment.
  • FIG. 3A is a cross-sectional view showing a residual Ni
  • FIG. 3C is a cross-sectional view showing a residual Ni film in a bonding layer made of Sn--Sb--Ag solder with 2.0% by mass of Cu added.
  • FIG. 4 is a table showing evaluation results of power semiconductor modules of Examples and Comparative Examples for each solder composition.
  • FIG. 5 is a cross-sectional view showing the configuration of a power semiconductor module with a conventional structure.
  • FIG. 6 is an enlarged view of region S in FIG. 5 of a power semiconductor module having a conventional structure.
  • FIG. 7 is a cross-sectional view of a conventional power semiconductor module showing a solder bonding layer between a power semiconductor chip and a first conductive plate in a normal state.
  • FIG. 8 is a cross-sectional view showing a solder bonding layer between a power semiconductor chip and a first conductive plate of a conventional power semiconductor module at the time of failure.
  • FIG. 1 is a cross-sectional view showing the configuration of a power semiconductor module according to an embodiment.
  • a first conductive plate 3 made of copper or the like is arranged on one front surface of the insulating substrate 2, and a second conductive plate 4 made of copper or the like is arranged on the other surface, the back surface.
  • the laminated substrate 5 is constructed.
  • a plurality of power semiconductor chips 1 are mounted on the front surface of the first conductive plate 3 of the laminated substrate 5 with a chip bonding layer 27 interposed therebetween.
  • a cooler 26 is mounted on the back surface of the second conductive plate 4 of the laminated substrate 5 with a cooler bonding layer 28 interposed therebetween.
  • metal terminals (not shown) for extracting signals to the outside are bonded inside the case (not shown). Further, on the front surface (for example, source electrode pad) of the power semiconductor chip 1, metal wires such as aluminum wires (not shown) (bonding wires) or bonding layers (not shown) are connected to pin-type terminals or leads. A conductive connecting member such as a frame is attached. Further, the power semiconductor chip 1 and the metal terminals are electrically connected with a metal wire such as an aluminum wire. Note that a lead frame may be used. A primer layer may be laminated on the members to be sealed, such as the power semiconductor chip 1, the laminated substrate 5, the chip bonding layer 27, the cooler bonding layer 28, and the metal wire, in order to improve adhesion. Further, the inside of the case is filled with a sealing resin (not shown). Note that the illustrated configuration of the power semiconductor module 50 is an example, and the present invention is not limited to this configuration.
  • the power semiconductor chip 1 is a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor) made of Si or SiC. : insulated gate bipolar transistor), SBD (Schottky Barrier Diode), etc., and as a semiconductor substrate, a device using Si or SiC can be used.
  • the number of power semiconductor chips 1 to be mounted may be one or more than one.
  • a metal electrode of AlSi is provided when the semiconductor substrate is Si
  • a metal electrode of Ni is provided when the semiconductor substrate is SiC (in both cases, the metal electrodes are omitted from illustration).
  • a Ti layer and a Ni layer are laminated in this order between the metal electrode and the chip bonding layer 27 made of solder.
  • an Au layer may be laminated between the Ni layer and the chip bonding layer 27 (see FIG. 6).
  • the laminated substrate 5 may be composed of an insulating substrate 2, a first conductive plate 3 formed in a predetermined shape on one main surface thereof, and a second conductive plate 4 formed on the other main surface. can.
  • the first conductive plate 3 is formed on the front surface (first main surface) of the insulating substrate 2 in a predetermined circuit pattern.
  • the second conductive plate 4 may be a metal foil formed on the entire back surface of the insulating substrate 2.
  • As the insulating substrate 2 a material with excellent electrical insulation and thermal conductivity can be used. Examples of the material of the insulating substrate 2 include Al 2 O 3 , AlN, and SiN.
  • the material having both electrical insulation and thermal conductivity is preferable, and AlN and SiN can be used, but the material is not limited to these.
  • the first conductive plate 3 and the second conductive plate 4 Cu (copper) or a Cu alloy, which has excellent workability, can be used.
  • the Cu alloy is an alloy containing 80% or more of Cu.
  • the conductive plate that is not in contact with the power semiconductor chip 1 is sometimes referred to as a backside copper foil or a backside conductive plate.
  • methods for disposing the conductive plate on the insulating substrate 2 include a direct copper bonding method and an active metal brazing method.
  • Ni (nickel) plating or the like may be applied to the surface of the conductive substrate to form Ni or a Ni alloy.
  • the cooler 26 has, for example, a substantially rectangular planar heat dissipation plate made of a metal such as Cu or Al having excellent thermal conductivity, and a plurality of heat dissipation fins.
  • the surface of the heat sink of the cooler 26 may be covered with a Ni film or Ni alloy film that has a corrosion-preventing effect.
  • the back surface of the heat sink of the cooler 26 is joined to a heat sink.
  • the cooler 26 is a cooling device that dissipates heat generated in the power semiconductor chip 1 and transmitted via the laminated substrate 5 using a plurality of heat dissipating fins.
  • Cooler bonding layer 28 can be formed using lead-free solder.
  • Sn-Sb (antimony) type, Sn-Cu type, Sn-Ag (silver) type, Sn-Sb-Ag type, etc. can be used, but are not limited to these.
  • the solder contains 0 to 2% by mass of Cu.
  • the Cu content is 2% by mass or less, since this promotes the formation of a Cu--Sn compound phase.
  • the cooler bonding layer 28 can also be formed using a connecting material containing minute metal particles such as a sintered body of nanosilver particles. Alternatively, thermal grease or the like can also be used.
  • Chip bonding layer 27 The chip bonding layer 27 is formed using lead-free solder.
  • the chip bonding layer 27 is formed using solder whose composition is Sn-(6-8.5]Sb-[2-4.5]Ag-[1.25-2.0]Cu.This composition is , Sb is more than 6% by mass and less than 8.5% by mass, Ag is more than 2% by mass and less than 4.5% by mass, Cu is more than 1.25% by mass and less than 2.0% by mass, and the balance is Sn.
  • the composition may contain unavoidable impurities, and Ge (germanium) and P (phosphorus) may be added in an amount of more than 0.001 mass% and 0.1 mass% or less.
  • the above composition The solder material may be a plate solder material that is melted to a predetermined composition, or a cream solder that is a mixture of a flux material having a reducing action and a granular solder material.
  • FIG. 2 is a cross-sectional view showing a solder bonding layer between the power semiconductor chip and the first conductive plate of the power semiconductor module according to the embodiment.
  • Cu is added to the solder.
  • Cu within the solder diffuses. Since the diffusion rate of Cu is higher than that of Ni, Cu from the solder reaches the interface of the Ni layer, and a SnCu alloy 33 is generated at the interface of the Ni layer.
  • the SnCu alloy 33 serves as a protective layer for the Ni layer, and can suppress Ni diffusion (SnNi alloying). Therefore, the remaining Ni film 34 remains without Ni disappearing. It is presumed that this residual Ni film 34 ensures solder wettability and prevents voids from occurring.
  • the Ni layer corresponds to the Ni layer 131 in FIG. 6 or the remaining Ni film 134 in FIG.
  • the first conductive plate 3 with Cu (copper) or Cu alloy exposed on the surface is better than the first conductive plate 3 with a Ni alloy layer (plated layer) formed on the surface of the chip bonding layer. Since Cu is supplied to No. 27 (solder), the effects of the present invention are more likely to occur.
  • the Cu contained in the first conductive plate 3 also diffuses upward (toward the power semiconductor chip 1 side) and forms a SnCu alloy 33 at the interface of the Ni layer. Therefore, more SnCu alloy 33 is generated, and Ni diffusion can be further suppressed.
  • FIGS. 3A to 3C are cross-sectional views showing a residual Ni film in a bonding layer formed by adding Cu to Sn-Sb-Ag solder.
  • the thickness of the Ni layer before bonding is 0.7 ⁇ m.
  • FIG. 3A shows the case where 0 mass % of Cu is added
  • FIG. 3B shows the case where 0.9 mass % of Cu is added
  • FIG. 3C shows the case where 2.0 mass % of Cu is added.
  • the reliability of the power semiconductor module according to the embodiment was confirmed by a power cycle test.
  • the reliability was evaluated based on the power cycle resistance (TjP/C resistance) with respect to the amount of Cu added to the solder.
  • a power cycle test (P/C) is performed on a plurality of power semiconductor modules, and the number of cycles at which the cumulative failure rate, which is the cumulative number of failed modules, is 1% is called the P/C tolerance. If the P/C withstand capacity is 60k cycles or more, it is judged to be reliable, and if it is less than 60k cycles, it is judged to be unreliable.
  • the results of the test are shown.
  • the number of cycles at which the cumulative defective rate is 1% is approximately 85,000 cycles in the case of Sn-8Sb-3Ag-1.3Cu-0.003Ge, and in the case of Sn-8Sb-3Ag-0.9Cu-0.003Ge. It is approximately 100,000 cycles, and the reliability of the power semiconductor module is high in both cases. Both are reliable, but as the amount of Cu increases, the number of cycles at which the cumulative failure rate reaches 1% decreases. Therefore, it can be seen that when the amount of Cu added is too large, the P/C withstand capability of the power semiconductor module decreases.
  • FIG. 4 is a table showing the evaluation results of power semiconductor modules of Examples and Comparative Examples for each solder composition.
  • the Ni layer was evaluated based on the thickness of the remaining Ni film after bonding.
  • the wettability to Ni was determined by observing voids in the chip bonding layer 27 using SAT (ultrasonic testing). If the wettability is poor, voids etc. will be generated at the interface with the surface to be joined, resulting in a high initial thermal resistance, which is not preferable.
  • a void larger than 1.3% of the area of the bonding surface of the power semiconductor chip 1 was determined as "x" because it increases the thermal resistance, and a void of 0.3% or less was determined as " ⁇ ".
  • the solder composition was Sn-8.3Sb-3.2Ag-xCu, and the influence of Cu addition was evaluated.
  • the amount of Cu added was 0% by mass, and as mentioned above, when the amount of Cu added is small, the formation of SnCu alloy is small, the remaining Ni film disappears, and the evaluation of wettability to Ni is poor. It becomes.
  • the amount of Cu added was 0.9% by mass, and here too, the remaining Ni film partially disappeared, and the wettability to Ni was evaluated as ⁇ . Although the P/C evaluation is ⁇ , there are some areas where the Ni film has disappeared, and if the P/C becomes more severe, there is a high possibility that the reliability will decrease.
  • the amount of Cu added is 3% by mass, and when the amount of Cu added is large, the SnCu alloy becomes coarse, its strength decreases, and cracks occur. Therefore, the evaluation of P/C is ⁇ .
  • Examples 1 and 2 are cases where the amount of Cu added is 1.25% by mass and the amount of Cu added is 2% by mass, and in both cases, the evaluation of wettability to Ni and the evaluation of P/C are ⁇ . . From the above results, in the solder of the embodiment, Cu is added in a composition % range of 1.25% by mass or more and 2.0% by mass or less.
  • Example 1 the influence of Sb addition was evaluated using a solder composition of Sn-xSb-3.2Ag-1.25Cu.
  • the amount of Sb added was 8.3% by mass
  • Example 3 the amount of Sb added was 6.1% by mass.
  • the P/C evaluation is ⁇ . This is presumed to be because when an appropriate amount of Sb is present, a SnSb alloy is generated, and the SnNi alloy is reduced, thereby reducing Ni depletion.
  • Sb is added in a composition percentage range of more than 6% by mass and less than 8.5% by mass.
  • Example 1 the influence of Ag addition was evaluated using Sn-8.3Sb-xAg-1.25Cu as the solder composition.
  • the Ag addition amount was 3.2% by mass, 2% by mass, and 4.5% by mass, respectively, and there was no disappearance of the residual Ni film, and the wettability to Ni was evaluated as ⁇ .
  • the P/C evaluation is ⁇ .
  • Comparative Example 6 the amount of Ag added was 1.5% by mass, there was no disappearance of the residual Ni film, the wettability to Ni was evaluated as ⁇ , and the P/C evaluation was ⁇ . This is because when there is less Ag, the wettability to Ni is poor, the amount of SnAg alloy is reduced, and the strength is lowered.
  • the amount of Ag added was 5.5% by mass, there was no disappearance of the residual Ni film, the wettability to Ni was evaluated as ⁇ , and the P/C evaluation was ⁇ . This is because if the amount of Ag is large, the wettability of the Ni film will be poor, and if the amount of Ag added is more than 5.0% by mass, it will become a hypereutectic composition, and if the amount of Ag is excessive, the eutectic composition of Ag 3 Sn and ⁇ Sn will be formed. The structure becomes denser and the precipitation-strengthened structure becomes excessive.
  • Comparative Example 8 the influence of Ni addition was evaluated using a solder composition of Sn-8.3Sb-3.2Ag-1.25Cu-0.25Ni.
  • the amount of Ni added was 0.25% by mass, and the residual Ni film partially disappeared, and the wettability to Ni was evaluated as ⁇ and the P/C evaluation was ⁇ . This is because when Ni exists, SnNi alloy is also formed on the first conductive plate side, which inhibits Cu diffusion from the first conductive plate side and makes it difficult for SnCu alloy to be generated. It is presumed that this is because there is no countermeasure. It is also presumed that the addition of Ni made the solder brittle and reduced its reliability. From the above results, the solder of the embodiment does not contain more Ni than inevitable impurities.
  • the cooler 26 is bonded to the second conductive plate 4 of the laminated substrate 5 using the cooler bonding layer 28 .
  • solder having a composition of Sn-(6-8.5]Sb-[2-4.5]Ag-[1.25-2.0]Cu is applied to the first conductive plate 3 of the laminated substrate 5.
  • the power semiconductor chip 1 is placed on this solder.
  • pressure may be applied from above the semiconductor chip 1.
  • the pressure is preferably 1 kPa to 20 kPa, more preferably 5 kPa to 10 kPa.
  • the temperature increase rate of this heat treatment can be about 1°C/sec, and the temperature decreasing rate is preferably 5°C/sec or more, and 8°C/sec or more and 15°C/sec or less. It is more preferable to make the crystal finer and improve the bonding strength.
  • the lead frame is joined and wire bonding is performed using metal wires.
  • a primer layer may then be formed.
  • the case is filled with a sealing resin, which is temporarily cured at 100 to 120°C for 10 to 120 minutes, and then permanently cured at about 175 to 185°C for 1 to 2 hours. In this way, the power semiconductor module according to the embodiment is manufactured.
  • the first conductive plate and the power semiconductor chip have a composition of Sn-(6-8.5]Sb- [2-4.5]Ag-[1.25-2.0]Cu solder is used for joining.This allows Cu from the solder to reach the interface of the Ni layer, and the SnCu to the interface of the Ni layer. An alloy is generated and serves as a protective layer for the Ni layer, suppressing Ni diffusion.For this reason, Ni does not disappear and a residual Ni film remains.This residual Ni film ensures solder wettability and eliminates voids. This can be prevented from occurring.
  • the present invention can be modified in various ways without departing from the spirit of the present invention, and in each of the embodiments described above, for example, the dimensions of each part, impurity concentration, etc. are variously set according to the required specifications.
  • the semiconductor module and the method for manufacturing a semiconductor module according to the present invention are useful for power semiconductor modules used in power converters such as inverters, power supplies for various industrial machines, and igniters for automobiles. be.

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Abstract

はんだによる接合層でボイドの発生を防止できる半導体モジュールおよび半導体モジュールの製造方法を提供する。裏面にＮｉ膜が成膜された半導体素子（１）を搭載した積層基板（５）を備え、半導体素子（１）の裏面は、Ｓｂを６質量％より多く８．５質量％以下含み、Ａｇを２質量％以上、４．５質量％以下含み、Ｃｕを１．２５質量％以上、２．０質量％以下含み、残部がＳｎおよび不可避不純物から構成される組成のはんだで積層基板（５）と接合されている。

Description

半導体モジュールおよび半導体モジュールの製造方法
　この発明は、半導体モジュールおよび半導体モジュールの製造方法に関する。
　パワー半導体モジュールは、１つまたは複数のパワー半導体チップ（半導体素子とも指称する）を内蔵して変換接続の一部または全体を構成し、かつ、パワー半導体チップと、配線用導電性板を有する積層基板との間、および、パワー半導体チップと、放熱板である金属基板との間が電気的に絶縁された構造を持つパワー半導体デバイスである。パワー半導体モジュールは、産業用途としてエレベータなどのモータ駆動制御インバータなどに使われている。さらに近年では、車載用モータ駆動制御インバータに広く用いられるようになっている。車載用インバータでは、燃費向上のため小型・軽量化や、エンジンルーム内の駆動用モータ近傍に配置されることから、高温動作での長期信頼性が求められる。
　ここで、車載用パワー半導体モジュールは、産業用パワー半導体モジュールに比べ、設置空間の制約から小型、軽量化が求められる。また、モータを駆動するための出力パワー密度が高くなるため、運転時における半導体チップ温度が高くなるとともに、高い熱応力が生じるため高温動作時の長期信頼性の要求も高まってきている。このため、高温動作・長期信頼性を有したパワー半導体モジュール構造が要求されてきている。
　図５は、従来構造のパワー半導体モジュールの構成を示す断面図である。図５に示すように、パワー半導体モジュール１５０は、パワー半導体チップ１０１と、積層基板１０５と、冷却器１２６と、を備える。パワー半導体チップ１０１は、ＭＯＳＦＥＴ、ＩＧＢＴまたはダイオード等のパワー半導体チップであり、積層基板１０５上にはんだによるチップ接合層１２７で接合されている。セラミック基板等の絶縁基板１０２のおもて面に銅などの第１導電性板１０３が備えられ、裏面に銅などの第２導電性板１０４が備えられたものを積層基板１０５と称する。冷却器１２６は、積層基板１０５にはんだによる冷却器接合層１２８で接合されている。
　図示はしていないが、パワー半導体モジュール１５０は、ケース（不図示）に接合され、外部に信号を取り出す金属端子（不図示）、パワー半導体チップ１０１と金属端子とを電気的に接続する金属ワイヤ（不図示）を備えている。また、パワー半導体チップ１０１の表面には、ＭＯＳＦＥＴの場合はソース電極パッドが電力端子電極パッド（電流供給端子）として形成される。そして、電力端子電極パッドから取出し端子としてリードフレームや金属ワイヤ等の導電性接続部材が配置される。リードフレームの場合は、はんだ等の接合層で、パワー半導体チップ１０１と接合される。これらの部材は、１台の半導体装置に複数搭載されていてもよい。パワー半導体モジュール１５０には、ケースが接着され、金属端子が貫通して外部に突き出ている蓋（不図示）を取り付ける。積層基板１０５および基板上のパワー半導体チップ１０１を絶縁保護する封止材（封止樹脂、不図示）が、ケース内に充填されている。
　また、質量％で、Ａｇ：２～４％、Ｃｕ：０．６～２％、Ｓｂ：９．０～１２％、Ｎｉ：０．００５～１％、および残部がＳｎからなる合金組成を有するはんだ合金層を有することで、はんだ継手の形成時におけるバックメタルとはんだ合金との剥離が抑制されるとともに、はんだ合金の不濡れ、溶融はんだの飛散、およびチップ割れによる電子部品の破損を抑制するはんだ継手が公知である（下記、特許文献１参照）。
国際公開第２０１９／０８８０６８号
　図６は、従来構造のパワー半導体モジュールの図５の領域Ｓの拡大図である。図６では、パワー半導体チップ１０１とチップ接合層１２７との間の構造を示している。パワー半導体チップ１０１の裏面には、半導体がシリコン（Ｓｉ）の場合、ＡｌＳｉ（アルミニウムシリコン合金）の金属電極１２９、半導体が炭化珪素（ＳｉＣ）の場合、Ｎｉ（ニッケル）の金属電極１２９が設けられ、金属電極１２９とチップ接合層１２７との間にＴｉ（チタン）層１３０、Ｎｉ層１３１、Ａｕ（金）層１３２がこの順で積層されている。
　Ｔｉ層１３０は、チップ接合層１２７と上部の金属電極１２９との反応を防止するバリア層であり、例えば、０．１μｍ～０．８μｍ程度の膜厚で設けられている。また、Ｎｉ層１３１は、チップ接合層１２７の濡れ性確保のため、０．２μｍ～１．２μｍ程度の膜厚で設けられている。Ａｕ層１３２は、酸化防止のため、２０ｎｍ～１００ｎｍ程度の膜厚で設けられている。チップ接合層１２７は、Ｓｎ（スズ）を含むはんだである。
　図７は、従来のパワー半導体モジュールのパワー半導体チップと第１導電性板とのはんだによる接合層を示す正常時の断面図である。この場合、図７の矢印で示すように、第１導電性板１０３からＣｕが拡散して、Ｎｉ層１３１（１３４）とチップ接合層１２７との間にＳｎＣｕ合金１３３が形成され、Ｎｉ層１３１（１３４）の拡散が抑制され、Ｎｉ残膜１３４が０．１μｍ以上残っている。Ａｕ層１３２は、２０ｎｍ以下となり接合時にはほぼなくなる。
　図８は、従来のパワー半導体モジュールのパワー半導体チップと第１導電性板とのはんだによる接合層を示す不具合時の断面図である。この場合、図８の矢印で示す第１導電性板１０３からのＣｕの拡散が遅く、Ｎｉ層１３１（１３４）とチップ接合層１２７との間にＳｎＣｕ合金１３３が十分形成されず、あるいは、Ｎｉ層１３１（１３４）からＮｉが速くチップ接合層１２７（Ｓｎはんだ）中に拡散し、ＳｎＮｉ合金が生成され、Ｎｉ残膜１３４が一部消失する。この結果、はんだとの接合性（はんだ濡れ性）が低いＴｉ層１３０がはんだと接触して、空乏（ボイド）１３５ができ、パワー半導体モジュールの信頼性が低下するという課題がある。この現象は、表面にＮｉ合金層（めっき層）が形成された第１導電性板１０３の場合、チップ接合層１２７中にＣｕが供給されづらいため、特に顕著である。
　この発明は、上述した従来技術による問題点を解消するため、はんだによる接合層でボイドの発生を防止できる半導体モジュールおよび半導体モジュールの製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体モジュールは、次の特徴を有する。半導体モジュールは、裏面にＮｉ層が形成された半導体素子を搭載した積層基板を備える。前記半導体素子の裏面は、Ｓｂを６質量％より多く８．５質量％以下含み、Ａｇを２質量％以上、４．５質量％以下含み、Ｃｕを１．２５質量％以上、２．０質量％以下含み、残部がＳｎおよび不可避不純物から構成される組成のはんだで前記積層基板と接合されている。
　また、この発明にかかる半導体モジュールは、上述した発明において、前記はんだは、前記組成にＮｉを含まないことを特徴とする。
　また、この発明にかかる半導体モジュールは、上述した発明において、前記積層基板は、前記半導体素子側に銅または銅合金の導電性板を有することを特徴とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体モジュールの製造方法は、次の特徴を有する。まず、Ｓｂを６質量％より多く８．５質量％以下含み、Ａｇを２質量％以上、４．５質量％以下含み、Ｃｕを１．２５質量％以上、２．０質量％以下含み、残部がＳｎおよび不可避不純物から構成される組成のはんだを積層基板に塗布する工程を行う。次に、前記はんだ上に、裏面にＮｉ層が形成された半導体素子を載せ、前記半導体素子の裏面と前記積層基板とを接合する工程を行う。
　上述した発明によれば、積層基板とパワー半導体チップとを、組成がＳｎ－（６－８．５］Ｓｂ－［２－４．５］Ａｇ－［１．２５－２．０］Ｃｕであるはんだで接合している。これにより、はんだからのＣｕがＮｉ層の界面に到達し、Ｎｉ層の界面にＳｎＣｕ合金が生成され、Ｎｉ層に対する保護層となり、Ｎｉの拡散を抑制できる。このため、Ｎｉが消失することなく、Ｎｉ残膜が残る。このＮｉ残膜によりはんだの濡れ性が確保され、ボイドが発生することを防止できる。なお、Ｓｂを６質量％より多く８．５質量％以下含み、Ａｇを２質量％以上、４．５質量％以下含み、Ｃｕを１．２５質量％以上、２．０質量％以下含み、残部がＳｎおよび不可避不純物から構成される組成のはんだをＳｎ－（６－８．５］Ｓｂ－［２－４．５］Ａｇ－［１．２５－２．０］Ｃｕと表記し、以降、他の組成も同様に表記する。
　本発明にかかる半導体モジュールおよび半導体モジュールの製造方法によれば、はんだによる接合層でボイドの発生を防止できるという効果を奏する。
図１は、実施の形態にかかるパワー半導体モジュールの構成を示す断面図である。 図２は、実施の形態にかかるパワー半導体モジュールのパワー半導体チップと第１導電性板とのはんだによる接合層を示す断面図である。 図３Ａは、Ｓｎ－Ｓｂ－Ａｇ系はんだにＣｕを０質量％添加したはんだによる接合層のＮｉ残膜を示す断面図である。 図３Ｂは、Ｓｎ－Ｓｂ－Ａｇ系はんだにＣｕを０．９質量％添加したはんだによる接合層のＮｉ残膜を示す断面図である。 図３Ｃは、Ｓｎ－Ｓｂ－Ａｇ系はんだにＣｕを２．０質量％添加したはんだによる接合層のＮｉ残膜を示す断面図である。 図４は、各はんだ組成における実施例および比較例のパワー半導体モジュールの評価結果を示す表である。 図５は、従来構造のパワー半導体モジュールの構成を示す断面図である。 図６は、従来構造のパワー半導体モジュールの図５の領域Ｓの拡大図である。 図７は、従来のパワー半導体モジュールのパワー半導体チップと第１導電性板とのはんだによる接合層を示す正常時の断面図である。 図８は、従来のパワー半導体モジュールのパワー半導体チップと第１導電性板とのはんだによる接合層を示す不具合時の断面図である。
　以下に添付図面を参照して、この発明にかかる半導体モジュールおよび半導体モジュールの製造方法の好適な実施の形態を詳細に説明する。ただし、本発明は、以下に説明する実施の形態によって限定されるものではない。
（実施の形態）
　図１は、実施の形態にかかるパワー半導体モジュールの構成を示す断面図である。パワー半導体モジュール５０においては、絶縁基板２の一方の面であるおもて面に銅などの第１導電性板３、他方の面である裏面には銅などの第２導電性板４が配置されて積層基板５を構成する。積層基板５の第１導電性板３のおもて面には、チップ接合層２７を介して、複数のパワー半導体チップ１が搭載されている。積層基板５の第２導電性板４の裏面には、冷却器接合層２８を介して、冷却器２６が搭載されている。
　パワー半導体モジュール５０では、外部に信号を取り出す金属端子（不図示）が、ケース（不図示）内に接合されている。さらにパワー半導体チップ１のおもて面（例えばソース電極パッド）には、アルミワイヤ等の金属ワイヤ（不図示）（ボンディングワイヤ）や、接合層（不図示）を介して、ピン型端子やリードフレームなどの導電性接続部材が取り付けられる。また、パワー半導体チップ１と金属端子は、アルミワイヤ等の金属ワイヤなどで電気的に接続される。なお、リードフレームを用いてもよい。パワー半導体チップ１、積層基板５、チップ接合層２７、冷却器接合層２８、金属ワイヤ等の被封止部材上には、密着性を向上させるためにプライマー層が積層されてもよい。また、ケース内部に封止樹脂（不図示）が充填されている。なお、図示したパワー半導体モジュール５０の構成は、一例であって、本発明は当該構成に限定されるものではない。
　（パワー半導体チップ１）
　実施の形態において、パワー半導体チップ１は、ＳｉやＳｉＣから構成されるＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＳＢＤ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ：ショットキーバリアダイオード）等のパワーチップであり、半導体基板としては、Ｓｉ、ＳｉＣを使用したデバイスを用いることができる。パワー半導体チップ１の搭載数は、１つであってもよく、複数搭載することもできる。
　パワー半導体チップ１の裏面には、従来と同じく、半導体基板がＳｉの場合、ＡｌＳｉの金属電極、半導体基板がＳｉＣの場合、Ｎｉの金属電極（いずれも金属電極は図示を省略する）が設けられ、金属電極とはんだによるチップ接合層２７との間にＴｉ層、Ｎｉ層がこの順で積層されている。さらに、Ｎｉ層とチップ接合層２７との間に、Ａｕ層が積層されていてもよい（図６参照）。
　（積層基板５）
　積層基板５は、絶縁基板２とその一方の主面に所定の形状に形成される第１導電性板３と、他方の主面に形成される第２導電性板４とから構成することができる。第１導電性板３は、絶縁基板２のおもて面（第１主面）に所定の回路パターンで形成されている。第２導電性板４は、絶縁基板２の裏面の全体に形成された金属箔であってよい。絶縁基板２としては、電気絶縁性、熱伝導性に優れた材料を用いることができる。絶縁基板２の材料としては、例えば、Ａｌ2Ｏ3、ＡｌＮ、ＳｉＮなどが挙げられる。特に高耐圧用途では、電気絶縁性と熱伝導率を両立した材料が好ましく、ＡｌＮ、ＳｉＮを用いることができるが、これらには限定されない。第１導電性板３、第２導電性板４としては、加工性の優れているＣｕ（銅）またはＣｕ合金を用いることができる。なお、Ｃｕ合金はＣｕを８０％以上含む合金である。このようなＣｕまたはＣｕ合金からなる導電性板のうち、パワー半導体チップ１と接していない導電性板を、裏面銅箔または裏面導電性板と指称することもある。絶縁基板２上に導電性板を配設する方法としては、直接接合法（Ｄｉｒｅｃｔ　Ｃｏｐｐｅｒ　Ｂｏｎｄｉｎｇ法）もしくは、ろう材接合法（Ａｃｔｉｖｅ　Ｍｅｔａｌ　Ｂｒａｚｉｎｇ法）が挙げられる。また、導電性基板表面にＮｉ（ニッケル）めっき等を施し、ＮｉまたはＮｉ合金を形成してもよい。
　（冷却器２６）
　冷却器２６は、熱伝導性に優れたＣｕやＡｌなどの金属で形成された例えば略矩形状の平面形状の放熱板と複数の放熱フィンを有する。冷却器２６の放熱板の表面は、腐食防止効果を有するＮｉ膜やＮｉ合金膜で覆われていてもよい。冷却器２６の放熱板の裏面は、放熱フィンに接合されている。冷却器２６は、複数の放熱フィンにより、パワー半導体チップ１で発生し、積層基板５を介して伝わる熱を放散する冷却装置である。
　（冷却器接合層２８）
　冷却器接合層２８は、鉛フリーはんだを用いて形成することができる。例えば、Ｓｎ－Ｓｂ（アンチモン）系、Ｓｎ－Ｃｕ系、Ｓｎ－Ａｇ（銀）系、Ｓｎ－Ｓｂ－Ａｇ系などを用いることができるが、これらには限定されない。なお、特にＳｂを５～１０質量％とＡｇを２～５質量％とＮｉを０．１～０．４質量％とＧｅを０．００１～０．１質量％含有し残部はＳｎが好ましい。また前記はんだにＣｕを０～２質量％含有させることがさらに好ましい。また、Ｃｕ含有率が２質量％以下だと、Ｃｕ－Ｓｎ化合物相の生成が促進されるため、好ましい。また、ナノ銀粒子の焼結体などの微小金属粒子を含む接続材を用いて冷却器接合層２８を形成することもできる。また、サーマルグリースなどを用いることもできる。
　（チップ接合層２７）
　チップ接合層２７は、鉛フリーはんだを用いて形成する。チップ接合層２７は、組成がＳｎ－（６－８．５］Ｓｂ－［２－４．５］Ａｇ－［１．２５－２．０］Ｃｕであるはんだを用いて形成する。この組成は、Ｓｂが６質量％より多く８．５質量％以下で、Ａｇが２質量％以上、４．５質量％以下で、Ｃｕが１．２５質量％以上２．０質量％以下で、残部がＳｎから構成される。なお、不可避不純物を含んでもよく、さらに、Ｇｅ（ゲルマニウム）、Ｐ（リン）を０．００１質量％より多く０．１質量％以下を添加してもよい。なお、上記組成のはんだ材は、所定の組成になるように溶融してなる板はんだ材であってもよいし、還元作用を有するフラックス材と粒状はんだ材を混合したクリームはんだでもよい。
　図２は、実施の形態にかかるパワー半導体モジュールのパワー半導体チップと第１導電性板とのはんだによる接合層を示す断面図である。実施の形態では、はんだにＣｕを添加している。図２の矢印で示すように、はんだ内のＣｕが拡散する。Ｃｕの拡散速度はＮｉの拡散速度より大きいため、はんだからのＣｕがＮｉ層の界面に到達し、Ｎｉ層の界面にＳｎＣｕ合金３３が生成される。ＳｎＣｕ合金３３が、Ｎｉ層に対する保護層となり、Ｎｉの拡散（ＳｎＮｉ合金化）を抑制できる。このため、Ｎｉが消失することなく、Ｎｉ残膜３４が残る。このＮｉ残膜３４によりはんだの濡れ性が確保され、ボイドが発生することを防止できると推定される。なお、はんだ中のＣｕとＳｎは、はんだ中でＳｎＣｕ合金に生成するよりもＮｉ界面でＳｎＣｕ合金を生成しやすい。また、前記Ｎｉ層は、図６のＮｉ層１３１または、図７のＮｉ残膜１３４に相当する。なお、表面にＮｉ合金層（めっき層）が形成された第１導電性板３の場合より、表面にＣｕ（銅）またはＣｕ合金が露出した第１導電性板３の方が、チップ接合層２７（はんだ）にＣｕが供給されるため、本発明の効果をより生じやすい。
　特に、第１導電性板３がＣｕまたＣｕ合金の場合、第１導電性板３に含まれるＣｕも上方（パワー半導体チップ１側）に拡散し、Ｎｉ層の界面にＳｎＣｕ合金３３を生成するため、ＳｎＣｕ合金３３がより多く生成され、Ｎｉの拡散をより抑制できる。
　図３Ａ～図３Ｃは、Ｓｎ－Ｓｂ－Ａｇ系はんだにＣｕを添加したはんだによる接合層のＮｉ残膜を示す断面図である。接合前のＮｉ層の膜厚は０．７μｍである。図３Ａは、Ｃｕを０質量％添加した場合であり、図３Ｂは、Ｃｕを０．９質量％添加した場合であり、図３Ｃは、Ｃｕを２．０質量％添加した場合である。これらの図は、ＳＥＭ（走査電子顕微鏡：Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）に、ＥＤＸ（エネルギー分散型Ｘ線マイクロアナライザ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を組み込み、Ｎｉをマッピングした結果を示す。
　図３ＡのＣｕが添加されない場合は、Ｎｉ残膜３４が消失している箇所が多く、図３ＢのＣｕを０．９質量％添加した場合でも、Ｎｉ残膜３４が消失している箇所がある。一方、図３Ｃに示すように、Ｃｕを２．０質量％添加した場合は、Ｎｉ残膜３４が消失しておらず、Ｃｕ添加量を増加させることで安定したＮｉ残膜３４を確保可能である。
　実施の形態にかかるパワー半導体モジュールの信頼性をパワーサイクル試験で確認した。ここでは信頼性を、はんだへのＣｕ添加量に対するパワーサイクル耐量（ＴｊＰ／Ｃ耐量）により評価した。パワーサイクル試験は、５０～１５０℃（ΔＴｊ＝１００℃）で、電気特性が異常値になるまでのサイクル数を調べた。具体的には、５０℃の状態から１５０℃になるように通電し、熱抵抗値が初期値から２０％増加した時を故障と判定した。複数のパワー半導体モジュールに対して、パワーサイクル試験（Ｐ／Ｃ）を行い、故障したモジュールの累積個数率である累積不良率が１％となるサイクル数をＰ／Ｃ耐量という。Ｐ／Ｃ耐量が６０ｋサイクル以上である場合、信頼性があり、６０ｋサイクル未満の場合、信頼性がないと判断している。
　例えば、組成がＳｎ－８Ｓｂ－３Ａｇ－１．３Ｃｕ－０．００３Ｇｅのはんだを用いたパワーサイクル試験の結果と組成がＳｎ－８Ｓｂ－３Ａｇ－０．９Ｃｕ－０．００３Ｇｅのはんだを用いたパワーサイクル試験の結果を示す。累積不良率が１％となるサイクル数は、Ｓｎ－８Ｓｂ－３Ａｇ－１．３Ｃｕ－０．００３Ｇｅの場合は約８５０００サイクルであり、Ｓｎ－８Ｓｂ－３Ａｇ－０．９Ｃｕ－０．００３Ｇｅの場合は約１０００００サイクルであり、どちらの場合もパワー半導体モジュールの信頼性がありとなっている。どちらも信頼性はあるが、Ｃｕが多くなると累積不良率が１％となるサイクル数は少なくなっている。このため、Ｃｕ添加量が多すぎるとパワー半導体モジュールのＰ／Ｃ耐量は低下することが分かる。
　図４は、各はんだ組成における実施例および比較例のパワー半導体モジュールの評価結果を示す表である。図４において、Ｎｉ層は、接合後のＮｉ残膜の厚さで評価した。Ｎｉ（チップ裏面）への濡れ性は、ＳＡＴ（超音波探傷検査）によるチップ接合層２７のボイド観察によって判定した。濡れ性が悪いと被接合面との界面にボイド等が生じて初期熱抵抗が高くなり、好ましくない。パワー半導体チップ１の接合面の面積の１．３％を超える大きさのボイドは熱抵抗を上昇させるため「×」と判定し、０．３％以下を「〇」と判定した。０．３％より大きく１．３％未満の場合は、現状は大きな問題とはならないが、より大容量となった際に熱抵抗の上昇が危惧されることから「△」とした。また、Ｐ／Ｃ（パワーサイクル試験）の評価は、Ｐ／Ｃ耐量が６０ｋサイクル以上を信頼性あり（〇）とし、６０ｋサイクル未満を信頼性なし（×）とした。
　実施例１、２および比較例１～３は、はんだの組成が、Ｓｎ－８．３Ｓｂ－３．２Ａｇ－ｘＣｕを用いて、Ｃｕ添加の影響を評価した。比較例１は、Ｃｕ添加量０質量％であり、上述したように、Ｃｕ添加量が少ないと、ＳｎＣｕ合金の形成が少なく、Ｎｉ残膜が消失して、Ｎｉへの濡れ性の評価は×となっている。比較例２は、Ｃｕ添加量０．９質量％であり、ここでも、Ｎｉ残膜が一部消失して、Ｎｉへの濡れ性の評価は△となっている。Ｐ／Ｃの評価は○となっているが、一部にＮｉ膜消失箇所があり、より過酷なＰ／Ｃになると、信頼性が低下する可能性が高い。比較例３は、Ｃｕ添加量３質量％であり、Ｃｕ添加量が多いとＳｎＣｕ合金が粗大化して強度低下し、クラックが生じる。このため、Ｐ／Ｃの評価は×となっている。
　実施例１、２は、それぞれ、Ｃｕ添加量１．２５質量％、Ｃｕ添加量２質量％の場合であり、どちらもＮｉへの濡れ性の評価、Ｐ／Ｃの評価は○となっている。以上の結果より、実施の形態のはんだでは、Ｃｕを１．２５質量％以上、２．０質量％以下の組成％範囲で添加している。
　実施例１、３および比較例４、５は、はんだの組成が、Ｓｎ－ｘＳｂ－３．２Ａｇ－１．２５Ｃｕを用いて、Ｓｂ添加の影響を評価した。実施例１は、Ｓｂ添加量８．３質量％で、実施例３は、Ｓｂ添加量６．１質量％であり、両例共に、Ｎｉ残膜の消失がなく、Ｎｉへの濡れ性の評価、Ｐ／Ｃの評価は○となっている。これは、Ｓｂが適量あるとＳｎＳｂ合金が生成され、ＳｎＮｉ合金が減少して、Ｎｉ喰われが減少するためと推定される。比較例４は、Ｓｂ添加量９．５質量％であり、Ｎｉ残膜が一部消失して、Ｎｉへの濡れ性の評価は△、Ｐ／Ｃの評価は×となっている。これは、Ｓｂが多すぎると、ＳｎＳｂ合金が多く生成され、チップ裏面のＳｎＣｕ合金が生成されにくく、Ｎｉ喰われが生じ、濡れ性が悪くなったためと推定される。また、Ｓｂが多くなると、通常のはんだ接合の冷却速度、例えば２０℃／ｓｅｃ以下で接合する場合には、Ｓｂを核としたＳｎＳｂ包晶組織中にＳｂ3Ｓｎ2化合物が晶出する。このＳｂ3Ｓｎ2化合物の晶出は、強度を向上させるが延性を低下させる。また発熱などに伴う熱変形と歪が負荷されると、この化合物は結晶粒界に移動し、Ｓｎとの相互拡散によってＳｂＳｎの化合物は粗大化する。この粗大な化合物は結晶の粒界強度を低下させ、容易に粒界すべりなどを促進することで、粒界にキャビティが生成され、延性がなく、強度が低下することにつながる。このように、強度と延性を両立することが出来ずＰ／Ｃの評価は×となったと推定される。比較例５は、Ｓｂ添加量５．２質量％であり、Ｎｉ残膜が一部消失して、Ｎｉへの濡れ性の評価は△、Ｐ／Ｃの評価は×となっている。これは、Ｓｂが少ないと、ＳｎＳｂ合金の生成が少なく、ＳｎＮｉ合金が生成しやすく、Ｎｉ喰われが増加し、濡れ性が悪くなったためと推定される。また、ＳｎＳｂ合金の生成が少ないため、接合強度が低下し、Ｐ／Ｃの評価は×となったと推定される。以上の結果より、実施の形態のはんだでは、Ｓｂを６質量％より多く８．５質量％以下の組成％範囲で添加している。
　実施例１、４、５、比較例６、７は、はんだの組成が、Ｓｎ－８．３Ｓｂ－ｘＡｇ－１．２５Ｃｕを用いて、Ａｇ添加の影響を評価した。実施例１、４、５は、それぞれ、Ａｇ添加量３．２質量％、２質量％、４．５質量％であり、Ｎｉ残膜の消失がなく、Ｎｉへの濡れ性の評価は○、Ｐ／Ｃの評価は○となっている。比較例６は、Ａｇ添加量１．５質量％であり、Ｎｉ残膜の消失がなく、Ｎｉへの濡れ性の評価は△、Ｐ／Ｃの評価は×となっている。これは、Ａｇが少ないとＮｉへの濡れ性が悪く、ＳｎＡｇ合金が少なくなり、強度が低下するためである。比較例７は、Ａｇ添加量５．５質量％であり、Ｎｉ残膜の消失がなく、Ｎｉへの濡れ性の評価は△、Ｐ／Ｃの評価は×となっている。これは、Ａｇが多いとＮｉ膜の濡れ性が悪くなり、また、Ａｇの添加量が５．０質量％より多いと、過共晶組成となり、Ａｇ量が過剰Ａｇ3ＳｎとβＳｎの共晶組織がより緻密になり析出強化構造が過剰になる。また、Ａｇ3ＳｎとβＳｎのネットワーク構造によるＡｇ3ＳｎとβＳｎの距離が近くなることで、Ａｇ3Ｓｎが見掛け上大きな化合物の様相となり、硬い大きな化合物が点在することとなる。このＡｇ3Ｓｎが見掛け上の塊となった化合物は、熱処理や外力などがかかることでＳｎとＡｇで相互拡散し、大きなＡｇ3Ｓｎ化合物となる。このことで安定した均一な凝固組織が得られなくなり、強度と延性を両立することができず、接合強度を向上することができず、脆くなるからであると推定される。以上の結果より、実施の形態のはんだではＡｇを２質量％以上、４．５質量％以下の組成％範囲で添加している。
　比較例８は、はんだの組成が、Ｓｎ－８．３Ｓｂ－３．２Ａｇ－１．２５Ｃｕ－０．２５Ｎｉを用いて、Ｎｉ添加の影響を評価した。比較例８は、Ｎｉ添加量０．２５質量％であり、Ｎｉ残膜が一部消失して、Ｎｉへの濡れ性の評価は△、Ｐ／Ｃの評価は×となっている。これは、Ｎｉがあると、第１導電性板側にもＳｎＮｉ合金ができて、第１導電性板側からのＣｕ拡散が阻害され、ＳｎＣｕ合金が生成しづらいため、Ｎｉが消失することに対する対策にならないためであると推定される。また、Ｎｉを添付することにより、はんだが脆くなり信頼性が低下したと推定される。以上の結果より、実施の形態のはんだでは不可避不純物以上のＮｉを添加していない。
（実施の形態にかかるパワー半導体モジュールの製造方法）
　次に、実施の形態にかかるパワー半導体モジュールの製造方法について説明する。まず、冷却器２６を冷却器接合層２８で積層基板５の第２導電性板４に接合する。次に、組成がＳｎ－（６－８．５］Ｓｂ－［２－４．５］Ａｇ－［１．２５－２．０］Ｃｕのはんだを、積層基板５の第１導電性板３に塗布または配置する。次に、このはんだ上にパワー半導体チップ１を載せる。なお、この際、半導体チップ１の上から圧力をかけてもよい。前記圧力は、１ｋＰａ～２０ｋＰａが好ましく、より好ましくは５ｋＰａ～１０ｋＰａである。この範囲で加圧することにより、ボイドを低減し、Ｎｉの拡散を防止できる。これにより、パワー半導体チップ１をチップ接合層２７で積層基板５の第１導電性板３に加熱し、接合する。なお、この熱処理の昇温速度は１℃／秒程度とすることができ、降温速度は５℃／秒以上であることが好ましく、８℃／秒以上１５℃／秒以下であることが、結晶を微細化し、接合強度を向上させるうえでより好ましい。
　この後、冷却器２６にケースを取り付けた後、リードフレームの接合、並びに金属ワイヤにてワイヤボンディングを行う。次いで、プライマー層を形成してもよい。次に、封止樹脂をケース中に満たし、１００～１２０℃で１０～１２０分にわたって仮硬化し、１７５～１８５℃程度で１～２時間にわたって本硬化する。これにより、実施の形態にかかるパワー半導体モジュールが製造される。
　以上、説明したように、実施の形態のはんだ、半導体モジュールおよび半導体モジュールの製造方法によれば、第１導電性板とパワー半導体チップとを、組成がＳｎ－（６－８．５］Ｓｂ－［２－４．５］Ａｇ－［１．２５－２．０］Ｃｕであるはんだで接合している。これにより、はんだからのＣｕがＮｉ層の界面に到達し、Ｎｉ層の界面にＳｎＣｕ合金が生成され、Ｎｉ層に対する保護層となり、Ｎｉの拡散を抑制できる。このため、Ｎｉが消失することなく、Ｎｉ残膜が残る。このＮｉ残膜によりはんだの濡れ性が確保され、ボイドが発生することを防止できる。
　以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。
　以上のように、本発明にかかる半導体モジュールおよび半導体モジュールの製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体モジュールに有用である。
　１、１０１　パワー半導体チップ
　２、１０２　絶縁基板
　３、１０３　第１導電性板
　４、１０４　第２導電性板
　５、１０５　積層基板
２６、１２６　冷却器
２７、１２７　チップ接合層
２８、１２８　冷却器接合層
３３、１３３　ＳｎＣｕ合金
３４、１３４　Ｎｉ残膜
５０、１５０　パワー半導体モジュール
１２９　金属電極
１３０　Ｔｉ層
１３１　Ｎｉ層
１３２　Ａｕ層
１３５　空乏

Claims (4)

  1. 　裏面にＮｉ層が形成された半導体素子を搭載した積層基板を備え、
    　前記半導体素子の裏面は、
    　Ｓｂを６質量％より多く８．５質量％以下含み、
    　Ａｇを２質量％以上、４．５質量％以下含み、
    　Ｃｕを１．２５質量％以上、２．０質量％以下含み、残部がＳｎおよび不可避不純物から構成される組成のはんだで前記積層基板と接合されていることを特徴とする半導体モジュール。
  2. 　前記はんだは、前記組成にＮｉを含まないことを特徴とする請求項１に記載の半導体モジュール。
  3. 　前記積層基板は、前記半導体素子側に銅または銅合金の導電性板を有することを特徴とする請求項１に記載の半導体モジュール。
  4. 　Ｓｂを６質量％より多く８．５質量％以下含み、
    　Ａｇを２質量％以上、４．５質量％以下含み、
    　Ｃｕを１．２５質量％以上、２．０質量％以下含み、残部がＳｎおよび不可避不純物から構成される組成のはんだを積層基板に塗布する工程と、
    　前記はんだ上に、裏面にＮｉ層が形成された半導体素子を載せ、前記半導体素子の裏面と前記積層基板とを接合する工程と、
    　を含むことを特徴とする半導体モジュールの製造方法。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144111A (ja) * 1999-11-12 2001-05-25 Tanaka Electronics Ind Co Ltd 半導体装置の製造方法
JP2003126987A (ja) * 2001-10-16 2003-05-08 Denki Kagaku Kogyo Kk 回路基板用鉛フリー半田及び回路基板
US20060193744A1 (en) * 2004-11-13 2006-08-31 Chippac, Inc. Lead-free solder system
WO2017047289A1 (ja) * 2015-09-17 2017-03-23 富士電機株式会社 半導体装置用はんだ材
JP2017113756A (ja) * 2015-12-21 2017-06-29 住友金属鉱山株式会社 表面性に優れたＳｎを主成分とするはんだ合金及びその選別方法
WO2017217145A1 (ja) * 2016-06-16 2017-12-21 富士電機株式会社 はんだ接合部
JP2018187670A (ja) * 2017-05-11 2018-11-29 パナソニックＩｐマネジメント株式会社 はんだ合金およびそれを用いた接合構造体
US20190076965A1 (en) * 2017-09-08 2019-03-14 Tamura Corporation Lead-free solder alloy, electronic circuit substrate, and electronic device
JP7079889B1 (ja) * 2021-11-30 2022-06-02 株式会社タムラ製作所 はんだ合金、はんだ接合材、ソルダペースト及び半導体パッケージ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY190755A (en) 2017-10-31 2022-05-12 Senju Metal Industry Co Soldered joint and method for forming soldered joint

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144111A (ja) * 1999-11-12 2001-05-25 Tanaka Electronics Ind Co Ltd 半導体装置の製造方法
JP2003126987A (ja) * 2001-10-16 2003-05-08 Denki Kagaku Kogyo Kk 回路基板用鉛フリー半田及び回路基板
US20060193744A1 (en) * 2004-11-13 2006-08-31 Chippac, Inc. Lead-free solder system
WO2017047289A1 (ja) * 2015-09-17 2017-03-23 富士電機株式会社 半導体装置用はんだ材
JP2017113756A (ja) * 2015-12-21 2017-06-29 住友金属鉱山株式会社 表面性に優れたＳｎを主成分とするはんだ合金及びその選別方法
WO2017217145A1 (ja) * 2016-06-16 2017-12-21 富士電機株式会社 はんだ接合部
JP2018187670A (ja) * 2017-05-11 2018-11-29 パナソニックＩｐマネジメント株式会社 はんだ合金およびそれを用いた接合構造体
US20190076965A1 (en) * 2017-09-08 2019-03-14 Tamura Corporation Lead-free solder alloy, electronic circuit substrate, and electronic device
JP7079889B1 (ja) * 2021-11-30 2022-06-02 株式会社タムラ製作所 はんだ合金、はんだ接合材、ソルダペースト及び半導体パッケージ

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