WO2024024933A1 - 半導体装置およびその製造方法、並びに電子機器 - Google Patents

半導体装置およびその製造方法、並びに電子機器 Download PDF

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semiconductor device
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啓介 畑野
啓史 田中
正孝 前原
隆寿 古橋
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Definitions

  • the present disclosure relates to a semiconductor device, a method of manufacturing the same, and an electronic device, and particularly relates to a semiconductor device, a method of manufacturing the same, and an electronic device that can achieve both the formation of a capacitive element and the reduction of parasitic capacitance.
  • chip size packages have been adopted to realize miniaturization of semiconductor devices.
  • a logic board such as a drive element is bonded to the back side of the image sensor board, and external connection terminals formed on the back side of the logic board are bonded to the back side of the image sensor board.
  • a configuration has been adopted in which the rewiring to be connected is connected to the internal electrode on the logic board side via a through hole penetrating the silicon substrate casing. At this time, the rewiring and the silicon substrate casing are electrically separated by an insulating film, but there is a problem in that signal delays occur due to parasitic capacitance between the two, resulting in variations in input/output response speed.
  • Patent Document 1 discloses a technique for forming a capacitive element within a through hole.
  • the structure of the capacitive element disclosed in Patent Document 1 uses a wiring structure specialized for forming the capacitive element, and when these wirings are used for signal input/output, the parasitic capacitance of the wiring increases. It ends up. In order to reduce the parasitic capacitance of wiring, it is necessary to make the insulating film between the electrodes thicker, but on the other hand, the capacitor needs to be made thinner in order to store charge, which is not compatible.
  • the present disclosure has been made in view of this situation, and is intended to make it possible to simultaneously form a capacitive element and reduce parasitic capacitance.
  • the semiconductor device includes: an internal electrode formed on the first surface side of the semiconductor substrate; a through hole formed in a position corresponding to the internal electrode of the semiconductor substrate; a first rewiring formed on a second surface opposite to the first surface of the semiconductor substrate and connected to the internal electrode via the through hole; a second rewiring connected to the first rewiring and formed closer to the external connection terminal than the first rewiring; an interlayer insulating film formed between the first rewiring and the second rewiring, Two internal electrodes, a first internal electrode and a second internal electrode, are provided as the internal electrodes, A capacitor is configured by the first rewiring connected to the first internal electrode, the second rewiring connected to the second internal electrode, and the interlayer insulating film.
  • a method for manufacturing a semiconductor device includes: an internal electrode formed on the first surface side of the semiconductor substrate; a through hole formed in a position corresponding to the internal electrode of the semiconductor substrate; a first rewiring formed on a second surface opposite to the first surface of the semiconductor substrate and connected to the internal electrode via the through hole; a second rewiring connected to the first rewiring and formed closer to the external connection terminal than the first rewiring; an interlayer insulating film formed between the first rewiring and the second rewiring; Two internal electrodes, a first internal electrode and a second internal electrode, are formed, A capacitor is configured by the first rewiring connected to the first internal electrode, the second rewiring connected to the second internal electrode, and the interlayer insulating film.
  • the electronic device includes: an internal electrode formed on the first surface side of the semiconductor substrate; a through hole formed in a position corresponding to the internal electrode of the semiconductor substrate; a first rewiring formed on a second surface opposite to the first surface of the semiconductor substrate and connected to the internal electrode via the through hole; a second rewiring connected to the first rewiring and formed closer to the external connection terminal than the first rewiring; an interlayer insulating film formed between the first rewiring and the second rewiring, Two internal electrodes, a first internal electrode and a second internal electrode, are provided as the internal electrodes, A capacitor is configured by the first rewiring connected to the first internal electrode, the second rewiring connected to the second internal electrode, and the interlayer insulating film.
  • a semiconductor device Equipped with.
  • an internal electrode formed on a first surface side of a semiconductor substrate, a through hole formed in a position corresponding to the internal electrode of the semiconductor substrate, and a through hole formed in the semiconductor substrate at a position corresponding to the internal electrode; a first rewiring formed on a second surface opposite to the first surface of the rewiring and connected to the internal electrode via the through hole; a second rewiring formed closer to the external connection terminal than the rewiring, and an interlayer insulating film formed between the first rewiring and the second rewiring; Two electrodes, a first internal electrode and a second internal electrode, are formed, the first rewiring connected to the first internal electrode, and the second rewiring connected to the second internal electrode.
  • a capacitor is constituted by the rewiring No. 2 and the interlayer insulating film.
  • a semiconductor device includes: a first electrode connected to rewiring formed on the back side of the semiconductor substrate; a second electrode surrounding the first electrode in plan view; an insulating film between the first electrode and the second electrode, A capacitor is configured by the first electrode, the second electrode, and the insulating film.
  • a method for manufacturing a semiconductor device includes: a first electrode connected to rewiring formed on the back side of the semiconductor substrate; a second electrode surrounding the first electrode in plan view; forming an insulating film between the first electrode and the second electrode; A capacitor is configured by the first electrode, the second electrode, and the insulating film.
  • a first electrode connected to rewiring formed on a back side of a semiconductor substrate, a second electrode surrounding the first electrode in plan view, An insulating film is provided between the first electrode and the second electrode, and a capacitor is configured by the first electrode, the second electrode, and the insulating film.
  • a semiconductor device includes: a trench formed in a semiconductor substrate and having side surfaces sloped at a predetermined angle; at least two electrode films, a first electrode film and a second electrode film, stacked in the trench; further comprising a dielectric film formed between at least the first electrode film and the second electrode film, The first electrode film formed along the side surface of the trench is connected to a first rewiring on the semiconductor substrate, The second electrode film formed along the side surface of the trench is connected to the other first rewiring on the semiconductor substrate, A capacitor is configured by laminating the first electrode film, the dielectric film, and the second electrode film.
  • a method for manufacturing a semiconductor device includes: forming a trench in a semiconductor substrate with side surfaces sloped at a predetermined angle; forming at least two electrode films, a first electrode film and a second electrode film, stacked in the trench; forming a dielectric film between at least the first electrode film and the second electrode film; The first electrode film formed along the sides of the trench is connected to the first rewiring on the semiconductor substrate, and the second electrode film formed along the side of the trench is connected to the first rewiring on the semiconductor substrate. formed so as to be connected to the other first rewiring; A capacitor is configured by laminating the first electrode film, the dielectric film, and the second electrode film.
  • a trench is formed in a semiconductor substrate and has side surfaces inclined at a predetermined angle, and a first electrode film and a second electrode film stacked in the trench. Further comprising at least two electrode films of the electrode film, and a dielectric film formed between at least the first electrode film and the second electrode film, the dielectric film formed along the side surface of the trench.
  • the first electrode film is connected to the first rewiring on the semiconductor substrate, and the second electrode film formed along the side surface of the trench is connected to the other first rewiring on the semiconductor substrate.
  • a capacitor is constructed by stacking the first electrode film, the dielectric film, and the second electrode film.
  • the semiconductor device and the electronic device may be independent devices or may be modules incorporated into other devices.
  • FIG. 1 is a cross-sectional view of the overall configuration of a first embodiment of a solid-state imaging device to which the present technology is applied.
  • FIG. 3 is a cross-sectional view showing a detailed structure of a capacitor according to a first configuration example.
  • FIG. 3 is a diagram illustrating a method for manufacturing a capacitor according to a first configuration example.
  • FIG. 3 is a diagram illustrating a method for manufacturing a capacitor according to a first configuration example.
  • FIG. 3 is a diagram illustrating a method for manufacturing a capacitor according to a first configuration example.
  • FIG. 7 is a cross-sectional view showing the detailed structure of a capacitor according to a second configuration example.
  • FIG. 7 is a diagram illustrating a first manufacturing method of a solid-state imaging device including a capacitor according to a second configuration example.
  • FIG. 7 is a diagram illustrating a first manufacturing method of a solid-state imaging device including a capacitor according to a second configuration example.
  • FIG. 7 is a diagram illustrating a second manufacturing method of a solid-state imaging device including a capacitor according to a second configuration example.
  • FIG. 7 is a diagram illustrating a second manufacturing method of a solid-state imaging device including a capacitor according to a second configuration example.
  • FIG. 7 is a diagram illustrating a third manufacturing method of a solid-state imaging device including a capacitor according to a second configuration example.
  • FIG. 7 is a diagram illustrating a third manufacturing method of a solid-state imaging device including a capacitor according to a second configuration example.
  • FIG. 7 is a cross-sectional view showing the detailed structure of a capacitor according to a third configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a third configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a third configuration example.
  • FIG. 7 is a cross-sectional view showing the detailed structure of a capacitor according to a fourth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a fourth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a fourth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a fourth configuration example.
  • FIG. 7 is a cross-sectional view showing the detailed structure of a capacitor according to a fifth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a fifth configuration example.
  • FIG. 7 is a cross-sectional view showing the detailed structure of a capacitor according to a sixth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a sixth configuration example.
  • FIG. 7 is a cross-sectional view showing the detailed structure of a capacitor according to a seventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a fourth configuration example.
  • FIG. 7 is a cross-sectional view showing the detailed structure of a capacitor according to a fifth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a seventh configuration example. It is a figure explaining the manufacturing method of the solid-state imaging device containing the capacitor based on the 7th example of a structure.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a seventh configuration example. It is a sectional view showing the detailed structure of the capacitor concerning the 8th example of composition. It is a figure explaining the manufacturing method of the solid-state imaging device containing the capacitor based on the 8th example of a structure. It is a figure explaining the manufacturing method of the solid-state imaging device containing the capacitor based on the 8th example of a structure.
  • FIG. 9 is a cross-sectional view showing the detailed structure of a capacitor according to a ninth configuration example.
  • FIG. 7 is a plan view of a capacitor according to a ninth configuration example.
  • FIG. 12 is a cross-sectional view of the overall configuration of a tenth embodiment of a solid-state imaging device to which the present technology is applied.
  • FIG. 7 is a plan view of a solid-state imaging device 1 according to a tenth embodiment.
  • FIG. 2 is a cross-sectional view of a solid-state imaging device with a stacked structure in which three substrates are stacked.
  • FIG. 7 is a cross-sectional view showing the detailed structure of a capacitor according to an eleventh configuration example.
  • FIG. 7 is a cross-sectional view showing the detailed structure of a capacitor according to an eleventh configuration example.
  • FIG. 7 is a cross-sectional view showing the detailed structure of a capacitor according to an eleventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to an eleventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to an eleventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to an eleventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to an eleventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to an eleventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to an eleventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to an eleventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to an eleventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to an eleventh configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to an eleventh configuration example.
  • FIG. 7 is a cross-sectional view of a solid-state imaging device according to a twelfth embodiment.
  • FIG. 48 is a plan view of the vicinity of the capacitor in FIG. 47 as seen from the back side of the solid-state imaging device.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example.
  • FIG. 48 is a plan view of the vicinity of the capacitor in FIG. 47 as seen from the back side of the solid-state imaging device.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a twelfth configuration example. It is a sectional view showing a detailed structure of a first modification of a capacitor according to a twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a first modification of the twelfth configuration example. It is a sectional view showing the detailed structure of the 2nd modification of the capacitor concerning the 12th example of composition.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a second modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a second modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a second modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a second modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a second modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a second modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a second modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a second modification of the twelfth configuration example. It is a sectional view showing the detailed structure of the 3rd modification of the capacitor concerning the 12th example of composition.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a third modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a third modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a third modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a third modification of the twelfth configuration example.
  • FIG. 7 is a diagram illustrating a method of manufacturing a solid-state imaging device including a capacitor according to a third modification of the twelfth configuration example.
  • FIG. 7 is a cross-sectional view of a solid-state imaging device according to a thirteenth embodiment.
  • 82 is a cross-sectional view showing a first configuration example of the internal electrode on the left side of FIG. 81.
  • FIG. FIG. 3 is a plan view of lattice pattern wiring.
  • 82 is a cross-sectional view showing a second configuration example of the internal electrode on the left side of FIG. 81.
  • FIG. 82 is a cross-sectional view showing a first configuration example of the internal electrode on the right side of FIG. 81.
  • FIG. 86 is a plan view passing through the grid pattern wiring in the cross-sectional view of FIG. 85.
  • FIG. 82 is a cross-sectional view showing a second configuration example of the internal electrode on the right side of FIG. 81.
  • FIG. 82 is a cross-sectional view showing a third configuration example of the internal electrode on the right side of FIG. 81.
  • FIG. 82 is a cross-sectional view showing a fourth configuration example of the internal electrode on the right side of FIG. 81.
  • FIG. FIG. 89 is a plan view passing through a predetermined grid pattern wiring of the internal electrodes of FIG. 89;
  • FIG. 2 is a cross-sectional view of a cylindrical MIM capacitor.
  • 92 is a simplified conceptual diagram of the cylindrical MIM capacitor of FIG. 91.
  • FIG. 92 is a diagram illustrating a method of manufacturing the cylinder type MIM capacitor of FIG. 91.
  • FIG. 92 is a diagram illustrating a method of manufacturing the cylinder type MIM capacitor of FIG. 91.
  • FIG. 92 is a diagram illustrating a method of manufacturing the cylinder type MIM capacitor of FIG. 91.
  • FIG. 92 is a diagram illustrating a method of manufacturing the cylinder type MIM capacitor of FIG. 91.
  • FIG. 92 is a diagram illustrating a method of manufacturing the cylinder type MIM capacitor of FIG. 91.
  • FIG. 92 is a diagram illustrating a method of manufacturing the cylinder type MIM capacitor of FIG. 91.
  • FIG. 92 is a diagram illustrating a method of manufacturing the cylinder type MIM capacitor of FIG. 91.
  • FIG. 92 is a diagram illustrating a method of manufacturing the cylinder type MIM capacitor of FIG. 91.
  • FIG. FIG. 2 is a cross-sectional view of a cylindrical MIM two-layer capacitor.
  • 101 is a diagram illustrating a method of manufacturing the cylinder type MIM two-layer capacitor of FIG. 100.
  • FIG. 101 is a diagram illustrating a method of manufacturing the cylinder type MIM two-layer capacitor of FIG. 100.
  • FIG. 101 is a diagram illustrating a method of manufacturing the cylinder type MIM two-layer capacitor of FIG. 100.
  • FIG. 101 is a diagram illustrating a method of manufacturing the cylinder type MIM two-layer capacitor of FIG. 100.
  • FIG. 101 is a diagram illustrating a method of manufacturing the cylinder type MIM two-layer capacitor of FIG. 100.
  • FIG. 101 is a diagram illustrating a method of manufacturing the cylinder type MIM two-layer capacitor of FIG.
  • FIG. 101 is a diagram illustrating a method of manufacturing the cylinder type MIM two-layer capacitor of FIG. 100.
  • FIG. 101 is a diagram illustrating a method of manufacturing the cylinder type MIM two-layer capacitor of FIG. 100.
  • FIG. FIG. 2 is a cross-sectional view showing an example in which a cylinder-type MIM capacitor is applied to a single-plate surface-illuminated solid-state imaging device.
  • FIG. 7 is a cross-sectional view of a solid-state imaging device according to a fourteenth embodiment.
  • FIG. 7 is an enlarged view showing the detailed structure of a capacitor according to a fourteenth configuration example. It is a figure explaining the manufacturing method of the capacitor concerning the 14th example of composition.
  • FIG. 12 is a cross-sectional view showing a modification of the solid-state imaging device according to the fourteenth embodiment. It is a figure explaining the example of use of an image sensor.
  • FIG. 1 is a block diagram illustrating a configuration example of an imaging device as an electronic device to which the technology of the present disclosure is applied.
  • FIG. 1 is a diagram showing an example of a schematic configuration of an endoscopic surgery system.
  • FIG. 2 is a block diagram showing an example of the functional configuration of a camera head and a CCU.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an outside-vehicle information detection section and an imaging section.
  • First embodiment 2 of solid-state imaging device Detailed configuration of the first configuration example of the capacitor 3.
  • Method for manufacturing a capacitor according to the first configuration example 4.
  • Second configuration example of capacitor 5. 6.
  • First manufacturing method of capacitor according to second configuration example. 7.
  • Third configuration example of capacitor 9.
  • Method for manufacturing a capacitor according to the third configuration example 10.
  • Fourth configuration example of capacitor 11.
  • Method for manufacturing a capacitor according to the fourth configuration example 12.
  • Method for manufacturing a capacitor according to the sixth configuration example 16. Seventh configuration example of capacitor 17. Method for manufacturing a capacitor according to the seventh configuration example 18. Eighth configuration example of capacitor 19. Method for manufacturing a capacitor according to the eighth configuration example 20. Ninth configuration example 21 of capacitor. 10th embodiment of solid-state imaging device 22. Summary of the first to tenth embodiments 23. Example of three-layer stacked structure 24. Eleventh configuration example of capacitor 25. Method for manufacturing a capacitor according to the eleventh configuration example 26. Twelfth configuration example of capacitor 27. Method for manufacturing a capacitor according to the twelfth configuration example 28. First modification example 29 of the twelfth configuration example. Method for manufacturing a capacitor according to the first modification of the twelfth configuration example 30.
  • Second modification example 31 of the twelfth configuration example Method for manufacturing a capacitor according to the second modification of the twelfth configuration example 32.
  • Third modification example 33 of the twelfth configuration example Method for manufacturing a capacitor according to the third modification of the twelfth configuration example 34.
  • 13th configuration example of capacitor 35 Cross-sectional view of the connection of the extraction electrode of a cylinder type MIM capacitor 36. Manufacturing method of cylinder type MIM capacitor 37. Cross-sectional diagram of the connection of the lead-out electrode of a cylinder-type MIM two-layer capacitor 38. Manufacturing method of cylinder type MIM double layer capacitor 39.
  • Fourteenth configuration example of capacitor 40 Method for manufacturing a capacitor according to the fourteenth configuration example 41.
  • Modification example 42 of the fourteenth configuration example Combination 43 of capacitor and other capacitor according to 14th configuration example.
  • Application example to electronic equipment 45 Example of application to endoscopic surgery system 46.
  • FIG. 1 is a sectional view of the overall configuration of a first embodiment of a solid-state imaging device to which the present technology is applied.
  • a solid-state imaging device 1 shown in FIG. 1 is a chip-sized package type CMOS solid-state imaging device configured by stacking a sensor board 11 and a logic board 12. The sensor board 11 and the logic board 12 are joined at a plane indicated by a chain line.
  • the sensor substrate 11 has a semiconductor substrate 21 (hereinafter referred to as the silicon substrate 21) made of silicon (Si), for example, and a photodiode 22, which is a photoelectric conversion element, is formed in each pixel on the silicon substrate 21. ing.
  • a planarizing film 23, a lens layer 24, an interlayer insulating film 25, a bonding resin 26, and a transparent substrate 27 are laminated on one surface of the silicon substrate 21, which is the upper side in the figure.
  • An on-chip lens 28 is formed in each pixel in the lens layer 24 above the photodiode 22 formed in each pixel.
  • the on-chip lens 28 is formed above a flattening film 23 formed on the upper surface of the silicon substrate 21, and the upper side of the on-chip lens 28 is formed flat with an interlayer insulating film 25.
  • the interlayer insulating film 25 is formed of a material having a lower refractive index than the material of the on-chip lens 28, and by providing a refractive index difference between the on-chip lens 28 and the interlayer insulating film 25 thereon, the on-chip lens 28 The light-gathering power is increased.
  • a transparent substrate 27 is bonded with a bonding resin 26.
  • the light-transmitting substrate 27 is, for example, a light-transmitting substrate such as a glass substrate.
  • the transparent substrate 27 also has the function of protecting the on-chip lens 28.
  • the surface on which the on-chip lenses 28 and the like are formed is the front surface of the sensor substrate 11, and is a light incidence surface onto which incident light is incident.
  • a logic board 12 is bonded to the back side of the sensor board 11.
  • the logic board 12 has a semiconductor substrate 31 (hereinafter referred to as silicon substrate 31) made of silicon (Si), for example, and the first surface side (sensor substrate 11 side) of the silicon substrate 31 which is the upper side in the figure A multilayer wiring layer 32 is formed thereon.
  • This multilayer wiring layer 32 is composed of a plurality of metal wiring layers (not shown) including at least internal electrodes 33 and an interlayer insulating film 34 therebetween.
  • two internal electrodes 33A and 33B are formed.
  • Internal electrodes 33A and 33B serve as receiving portions in logic board 12 corresponding to solder bumps 47A and 47B, which are formed on the back surface of logic board 12 and serve as external connection terminals, respectively.
  • Two layers of interlayer insulating film and rewiring are each formed on the second surface opposite to the first surface of the silicon substrate 31 on which the multilayer wiring layer 32 is formed.
  • a first interlayer insulating film 41, a first rewiring 42, a second interlayer insulating film 43, and a second rewiring 44 are formed in order from the one closest to the silicon substrate 31.
  • the first side of the silicon substrate 31 on which the multilayer wiring layer 32 is formed corresponds to the front side of the silicon substrate 31
  • the second side on which the two layers of interlayer insulating film and rewiring are formed corresponds to the front side of the silicon substrate 31. Corresponds to the back side.
  • the symbols of the first rewiring 42, the second rewiring 44, and the solder bump 47 are differentiated to correspond to the two internal electrodes 33A and 33B.
  • the first rewiring 42, the second rewiring 44, and the solder bump 47 connected to the internal electrode 33A are the first rewiring 42A, the second rewiring 44A, and the solder bump 47A.
  • the first rewiring 42, the second rewiring 44, and the solder bump 47 connected to the internal electrode 33B are the first rewiring 42B, the second rewiring 44B, and the solder bump 47B. ing.
  • the solid-state imaging device 1 is divided into a pixel area 71 at the center of a rectangular chip area and a peripheral area 72 at the outer periphery thereof.
  • pixel region 71 pixels having photodiodes 22 are arranged in a matrix, and in the peripheral region 72, for example, a drive control section (not shown) for driving each pixel, etc. are arranged.
  • the solder bumps 47 which are external connection terminals, are arranged in the peripheral area 72, but the solder bumps 47 may be arranged in the entire area of the back surface of the logic board 12.
  • a through hole 45 which is a TSV (Through-Silicon-Via), is formed in the silicon substrate 31, corresponding to the internal electrode 33 formed in the multilayer wiring layer 32 on the front surface side. More specifically, a through hole 45A is formed at a position corresponding to the internal electrode 33A, and a through hole 45B is formed at a position corresponding to the internal electrode 33B.
  • TSV Three-Silicon-Via
  • a first interlayer insulating film 41 is formed on the side wall (inner peripheral surface) of the through hole 45A formed at a position corresponding to the internal electrode 33A and on the back surface side of the silicon substrate 31.
  • the first interlayer insulating film 41 electrically isolates the first rewiring 42A and the silicon substrate 31.
  • the first rewiring 42A is formed on the back side of the silicon substrate 31 and the side wall (inner peripheral surface) of the through hole 45A, and is connected to the internal electrode 33A formed on the multilayer wiring layer 32 on the front side. It is connected.
  • the first rewiring 42A is also connected to a second rewiring 44A embedded in a through hole 46A penetrating the second interlayer insulating film 43.
  • a solder bump 47A is formed on a part of the upper surface (lower surface in FIG. 1) of the second rewiring 44A.
  • the first rewiring 42A is connected to the internal electrode 33A formed on the front surface side of the silicon substrate 31, and is also connected to the solder bump 47A via the second rewiring 44A. .
  • the first rewiring 42B is connected to the main surface of the silicon substrate 31. It is connected to an internal electrode 33B formed on the surface side, and is also connected to a solder bump 47B via a second rewiring 44B.
  • the area other than the solder bumps 47A and 47B on the back side of the logic board 12 is covered with a protective film 48.
  • a protective film 48 for example, a solder resist which is an organic material is used.
  • the internal electrodes 33A and 33B, the first rewiring lines 42A and 42B, and the second rewiring lines 44A and 44B are made of, for example, copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), titanium. It can be formed from tungsten alloy (TiW), polysilicon, etc.
  • the first interlayer insulating film 41 and the second interlayer insulating film 43 are formed of, for example, a SiO2 film, a low-k film (low dielectric constant insulating film), a SiOC film, or the like.
  • the solder bumps 47A and 47B are external connection terminals for inputting and outputting power supply voltage, ground (GND), or various signals (for example, pixel signals and control signals) with an external module board.
  • GND ground
  • various signals for example, pixel signals and control signals
  • the solder bump 47A on the left side in FIG. 1 is an external connection terminal that receives power supply voltage from, for example, an external module board. Since the internal electrode 33A is connected to the solder bump 47A via the first rewiring 42A and the second rewiring 44A, the power supply voltage supplied to the solder bump 47A is applied to the internal electrode on the multilayer wiring layer 32 side. Drawn to 33A.
  • the solder bump 47B on the right side is, for example, an external connection terminal that outputs a signal to an external module board. Since the internal electrode 33B is connected to the solder bump 47B via the first rewiring 42B and the second rewiring 44B, the signal generated within the solid-state imaging device 1 is output from the solder bump 47B to the outside. be done.
  • a capacitor 51A is formed on the solder bump 47A side.
  • the capacitor 51A is composed of a first rewiring 42A, another second rewiring 44C formed in the same layer as the second rewiring 44A, and a second interlayer insulating film 43 between them. ing. That is, the capacitor 51A is a parallel plate capacitor (MIM capacitor) whose capacitance electrodes are the first rewiring 42A and the second rewiring 44C formed on the back side of the logic substrate 12 (silicon substrate 31).
  • the second rewiring 44C is a second rewiring connected to another internal electrode 33C (FIG. 2) different from the internal electrodes 33A and 33B, although details will be described later with reference to FIG.
  • the first rewiring 42B and the second rewiring 44B which are rewirings connected to the solder bumps 47B as signal output terminals, are electrically isolated from the silicon substrate 31 by the first interlayer insulating film 41.
  • signal delay increase in signal rise time and signal fall time
  • noise from the silicon substrate 31 may cause jitter.
  • the solid-state imaging device 1 includes a first rewiring 42A connected to an internal electrode 33A connected to a power supply voltage, a second rewiring 44C formed in the same layer as the second rewiring 44A, and a second rewiring 44C between them.
  • the capacitor 51A is a capacitor 51 included in the solid-state imaging device 1 according to the first embodiment, and the first rewiring 42 connected to the internal electrode 33A connected to the power supply voltage is used as one of the capacitor electrodes.
  • This is one configuration example.
  • the capacitors 51 included in the solid-state imaging devices 1 of the second to tenth embodiments will be referred to as second to tenth configuration examples of the capacitors 51, and will be described with different symbols such as capacitors 51B to 51K. do.
  • FIG. 2 is a cross-sectional view showing the detailed structure of a capacitor 51A according to a first configuration example, which is the capacitor 51 included in the solid-state imaging device 1 according to the first embodiment.
  • FIG. 2 is a cross-sectional view of only the logic board 12, and corresponds to a cross-sectional view of the capacitor 51A in FIG. 1 viewed from a direction different from that in FIG.
  • the capacitor 51A is configured by arranging a first rewiring 42A and a second rewiring 44C facing each other with a second interlayer insulating film 43 interposed therebetween.
  • the material of the second interlayer insulating film 43 can be, for example, a silicon oxide film, and the thickness of the second interlayer insulating film 43 is, for example, about 5 ⁇ m to 10 ⁇ m.
  • the first rewiring 42A forming one of the pair of capacitor electrodes is connected to the internal electrode 33A via a through hole 45A opened in the silicon substrate 31.
  • the second rewiring 44A and the solder bumps 47A, which were connected to the first rewiring 42A in FIG. 1, are not shown because they are in an area that cannot be seen from the cross-sectional direction of FIG.
  • the other second rewiring 44C forming the pair of capacitor electrodes is connected to the first rewiring 42C via a through hole 46C penetrating the second interlayer insulating film 43. 42C is connected to the internal electrode 33C via a through hole 45C opened in the silicon substrate 31. Therefore, the second rewiring 44C that constitutes the other capacitive electrode of the capacitor 51A is a second rewiring of the internal electrode 33C that is different from the internal electrode 33A.
  • the power supply voltage is supplied to the first rewiring 42A forming one capacitive electrode of the capacitor 51A via the solder bump 47A and the second rewiring 44A in FIG.
  • the second rewiring 44C forming the other capacitive electrode of the capacitor 51A is connected to the ground, and the capacitor 51A functions as a capacitive element for suppressing fluctuations in the power supply voltage.
  • a method of forming it within the multilayer wiring layer 32 of the logic board 12 can be considered.
  • the logic board 12 has large area constraints, and mounting a large-scale capacitive element has a large effect on high integration of the circuit, so it is easy to imagine that it will become an issue in future chip size shrinkage etc. . Therefore, it is desirable to reduce the installation area of the capacitive element as much as possible.
  • the above-mentioned capacitor 51A is formed on the external connection terminal side, not in the multilayer wiring layer 32, so it does not affect the high integration of the circuit formed in the multilayer wiring layer 32.
  • the circuit area within the multilayer wiring layer 32 can be effectively utilized.
  • the capacitor 51A is added to the capacitive element formed in the multilayer wiring layer 32, it becomes possible to realize a higher capacitance.
  • the multilayer wiring layer 32 is formed on the first surface of the silicon substrate 31 facing the sensor substrate 11.
  • the multilayer wiring layer 32 is composed of a plurality of metal wiring layers (not shown) including at least two internal electrodes 33A and 33C, and an interlayer insulating film 34 therebetween.
  • through holes 45A and 45C are formed through the silicon substrate 31 at positions corresponding to the internal electrodes 33A and 33C, respectively.
  • the through holes 45A and 45C are formed until they reach the internal electrodes 33A and 33C, respectively, and part of the upper surface of the internal electrodes 33A and 33C is exposed.
  • a first interlayer insulating film 41 is formed on the upper surface of the silicon substrate 31 and the side walls of the through holes 45A and 45C.
  • the first interlayer insulating film 41 is formed, for example, by forming the first interlayer insulating film 41 on the entire upper surface of the silicon substrate 31 and on the bottom and side walls of the through holes 45A and 45C, and then etching it back. It can be formed by removing only the bottom surfaces of the holes 45A and 45C.
  • a first rewiring 42A connected to the internal electrode 33A and a first rewiring 42C connected to the internal electrode 33C are formed simultaneously.
  • the material of the first rewiring lines 42A and 42C is, for example, copper.
  • the first rewiring lines 42A and 42C are formed by forming a resist material with an opening pattern in a predetermined area, and forming a copper film by electrolytic plating using the formed resist material as a mask. can do.
  • the film thickness of the first rewiring lines 42A and 42C is, for example, approximately several ⁇ m to several tens of ⁇ m.
  • a second layer is formed on the upper surface of the first rewiring lines 42A and 42C and on the upper surface of the first interlayer insulating film 41 on which the first rewiring lines 42A and 42C are not formed.
  • a second interlayer insulating film 43 is formed.
  • an organic material such as a solder resist, an inorganic material such as a silicon oxide film (SiO2 film), etc.
  • the solder resist can be formed using a coating device, and the silicon oxide film can be formed, for example, by chemical vapor deposition (hereinafter referred to as CVD) or atomic layer deposition (hereinafter referred to as ALD). ) etc.
  • the second interlayer insulating film 43 is deposited to have a uniform thickness inside the through holes 45A and 45C.
  • the thickness of the second interlayer insulating film 43 can be several nm to several tens of ⁇ m.
  • a through hole 46C penetrating the second interlayer insulating film 43 is formed in a predetermined region on the first rewiring 42C.
  • the through holes 46C can be formed by a lithography method.
  • the second interlayer insulating film 43 is a silicon oxide film
  • a resist pattern is formed by a lithography method
  • the second interlayer insulating film 43 is dry-etched using the resist pattern as a mask.
  • a hole 46C can be formed.
  • a through hole 46A (FIG. 1) is formed on the first rewiring 42A on the internal electrode 33A side at the same time as the through hole 46C.
  • a second rewiring 44C is formed in a predetermined region on the second interlayer insulating film 43 and inside the through hole 46C.
  • the material of the second rewiring 44C can also be copper, similar to the first rewiring 42A.
  • the method of forming the second rewiring 44C is also the same as that of the first rewiring 42A.
  • the film thickness of the second rewiring 44C is, for example, approximately several ⁇ m to several tens of ⁇ m.
  • the second rewiring 44A on the internal electrode 33A side is also formed at the same time as the second rewiring 44C.
  • a protective film 48 is formed on the upper surface of the second rewiring 44C and the upper surface of the second interlayer insulating film 43 on which the second rewiring 44C is not formed. be done.
  • a solder resist which is an organic material is used.
  • this solder resist it is desirable to use a photosensitive solder resist in order to provide openings in the insulating film for arranging solder bumps 47 in the next step.
  • the protective film 48 is opened in the regions where the solder bumps 47A and 47B are to be placed to form insulating film openings, and solder is applied onto the exposed second rewiring lines 44A and 44B, respectively. Bumps 47A and 47B are formed.
  • the logic board 12 including the capacitor 51A according to the first configuration example shown in FIG. 2 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the first rewiring 42A and the second rewiring 44C are used as a pair of capacitive electrodes, and the first rewiring 42A and the second rewiring 44C are used as a pair of capacitive electrodes, and the By using the interlayer insulating film 43 of No. 2 as a capacitive film, it becomes possible to simultaneously form the capacitor 51A and the wiring up to the solder bump 47, which is an external connection terminal, without adding a dedicated process for forming the capacitor. .
  • FIG. 6 is a cross-sectional view showing the detailed structure of a capacitor 51B according to a second configuration example, which is the capacitor 51 included in the solid-state imaging device 1 of the second embodiment.
  • a capacitor 51B according to a second configuration example shown in FIG. 6 has a first rewiring 42A and a second rewiring 44C as a pair of capacitance electrodes, and a second interlayer insulating film formed between these rewirings. This is common to the capacitor 51A according to the first configuration example in that 43 is a capacitive film.
  • the capacitor 51B according to the second configuration example includes an interlayer thin film portion 111 in which the second interlayer insulating film 43 is thinner than the second interlayer insulating film 43 in other regions. This is different from the first configuration example in which the thickness of the second interlayer insulating film 43 in other regions is the same.
  • the thin second interlayer insulating film 43 of the capacitor 51B has a thickness of 500 nm or less, preferably about 10 nm to 200 nm.
  • the capacitor 51B according to the second configuration example configured as described above since the second interlayer insulating film 43, which is a capacitive film, is formed thinner, static stability is higher than that of the first configuration example. Capacity can be achieved.
  • the parasitic capacitance between the first rewiring 42A and the second rewiring 44C in the area other than the capacitor 51B remains unchanged from the first configuration example. Therefore, it is possible to suppress signal delay due to parasitic capacitance of rewiring and increase the capacitance of the capacitive element for stabilizing the power supply voltage.
  • a in FIG. 7 is the same as A in FIG. 4 after forming the first rewirings 42A and 42C in the capacitor 51A of the first configuration example described above.
  • the steps up to the formation of the first rewirings 42A and 42C in FIG. 7A are similar to the steps described in FIGS. 3A to 4A of the first configuration example.
  • a first rewiring line 42A and 42C and a top surface of the first interlayer insulating film 41 on which the first rewiring line 42A and 42C are not formed are formed.
  • a second interlayer insulating film 43 is formed.
  • an organic material such as a solder resist, an inorganic material such as a silicon oxide film, etc. can be used.
  • the solder resist can be formed using a coating device, and the silicon oxide film can be formed using, for example, CVD or ALD.
  • the thickness of the second interlayer insulating film 43 can be several nm to several tens of ⁇ m.
  • the interlayer thin film portion 111 is formed by thinning the second interlayer insulating film 43, which will be the formation region of the capacitor 51B.
  • the interlayer thin film portion 111 can be formed by forming a resist pattern on the second interlayer insulating film 43 in a region other than the region that will become the interlayer thin film portion 111, and performing dry etching using the resist pattern as a mask.
  • a through hole 46C is formed in a predetermined region on the first rewiring 42C. This step is similar to the step C in FIG. 4 in the first configuration example.
  • a second rewiring 44C is formed in a predetermined region on the second interlayer insulating film 43 and inside the through hole 46C.
  • This step is similar to the step A in FIG. 5 in the first configuration example, but in the second configuration example, since the interlayer thin film portion 111 is formed, the second rewiring 44C has the interlayer thin film portion 111.
  • a step is formed according to the
  • a protective film 48 is formed on the upper surface of the second rewiring 44C and the upper surface of the second interlayer insulating film 43 on which the second rewiring 44C is not formed. be done. This step is similar to the step B in FIG. 5 in the first configuration example.
  • the logic board 12 including the capacitor 51B according to the second configuration example shown in FIG. 6 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the second interlayer insulating film 43 which is a capacitive film, is formed thin, and the capacitor 51B having a high capacitance is formed. can be formed.
  • a in FIG. 9 shows the upper surface of the first rewiring lines 42A and 42C and the first interlayer insulating film on which the first rewiring lines 42A and 42C are not formed.
  • a state in which a second interlayer insulating film 43X is formed on the upper surface of 41 is shown.
  • the difference from B in FIG. 7 is that the second interlayer insulating film 43X is formed thinner than the second interlayer insulating film 43 in B in FIG.
  • the steps up to forming the second interlayer insulating film 43X are similar to the steps described in FIG. 3A to FIG. 4B of the first configuration example.
  • the second interlayer insulating film 43X in the region that will become the interlayer thin film portion 111 of the capacitor 51B is removed.
  • the region that will become the interlayer thin film portion 111 is The second interlayer insulating film 43X is removed.
  • a second interlayer insulating film is applied over the entire surface including the first rewiring 42A in the region that will become the interlayer thin film portion 111 and the top surface of the second interlayer insulating film 43X.
  • a film 43Y is formed. Only the second interlayer insulating film 43Y is formed in the interlayer thin film portion 111, and the area other than the interlayer thin film portion 111 is a laminated film of the second interlayer insulating films 43X and 43Y.
  • the laminated film of the second interlayer insulating films 43X and 43Y corresponds to the thick second interlayer insulating film 43 in the second configuration example shown in FIG.
  • the second interlayer insulating films 43X and 43Y may be made of the same material or may be formed of different materials.
  • a through hole 46C that penetrates the second interlayer insulating films 43X and 43Y is formed in a predetermined region on the first rewiring 42C. This step is similar to the step C in FIG. 4 in the first configuration example.
  • a second rewiring 44C is formed in a predetermined region on the second interlayer insulating film 43Y including the interlayer thin film portion 111 and inside the through hole 46C.
  • This step is similar to the step A in FIG. 5 in the first configuration example, but in the second configuration example, since the interlayer thin film portion 111 is formed, the second rewiring 44C has the interlayer thin film portion 111.
  • a step is formed according to the height.
  • the steps after B in FIG. 10 are the same as in the first configuration example. That is, after the protective film 48 is formed on the top layer, an insulating film opening is formed in a predetermined region of the protective film 48, and solder bumps 47A and 47B are formed on the exposed second rewiring lines 44A and 44B, respectively. is formed.
  • the logic board 12 including the capacitor 51B according to the second configuration example shown in FIG. 6 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the second interlayer insulating film 43 which is a capacitive film, is formed thin, and the capacitor 51B having a high capacitance is formed. can be formed.
  • the thickness of the second interlayer insulating film 43 of the interlayer thin film portion 111 is determined by the growth thickness of the second interlayer insulating film 43Y, it is difficult to thin the film by etching or the like. In comparison, the controllability of the film thickness is higher, and it becomes possible to suppress variations in the capacitance of the capacitor 51B.
  • a of FIG. 11 shows a state similar to A of FIG. 9 of the second manufacturing method, that is, the top surface of the first rewirings 42A and 42C and the top surface of the first rewirings 42A and 42C where the first rewirings 42A and 42C are not formed.
  • a state in which a second interlayer insulating film 43X is formed on the upper surface of the interlayer insulating film 41 is shown.
  • the second interlayer insulating film 43X is formed thinner than the second interlayer insulating film 43 in FIG. 7B.
  • the steps up to forming the second interlayer insulating film 43X are similar to the steps described in FIG. 3A to FIG. 4B of the first configuration example.
  • a second interlayer insulating film 43Y' is formed on the entire surface of the second interlayer insulating film 43X.
  • a laminated film of the second interlayer insulating films 43X and 43Y' is formed.
  • the second interlayer insulating films 43X and 43Y may be made of the same material or different materials, but the second interlayer insulating film 43Y' formed by the third manufacturing method is A material having a different etching rate from that of the interlayer insulating film 43X is used.
  • an inorganic material film such as a silicon oxide film is used for the second interlayer insulating film 43X
  • an organic material film such as a photosensitive solder resist is used for the second interlayer insulating film 43Y'.
  • the second interlayer insulating film 43Y' is an organic material film such as a photosensitive solder resist
  • the second interlayer insulating film 43Y' is removed by a lithography method. Since the second interlayer insulating films 43X and 43Y' are made of materials with different etching rates, only the second interlayer insulating film 43Y' can be removed while leaving the second interlayer insulating film 43X.
  • the second interlayer insulating film 43X in the through hole region 141 is removed by etching, and a through hole 46C passing through the second interlayer insulating films 43X and 43Y' is formed. Ru.
  • the laminated film of the second interlayer insulating films 43X and 43Y' corresponds to the thick second interlayer insulating film 43 in the second configuration example shown in FIG.
  • a second rewiring 44C is formed on the second interlayer insulating film 43Y including the interlayer thin film portion 111 and inside the through hole 46C.
  • This step is similar to the step A in FIG. 5 in the first configuration example, but in the second configuration example, since the interlayer thin film portion 111 is formed, the second rewiring 44C has the interlayer thin film portion 111.
  • a step is formed according to the height.
  • the steps after B in FIG. 13 are the same as in the first configuration example. That is, after the protective film 48 is formed on the top layer, an insulating film opening is formed in a predetermined region of the protective film 48, and solder bumps 47A and 47B are formed on the exposed second rewiring lines 44A and 44B, respectively. is formed.
  • the logic board 12 including the capacitor 51B according to the second configuration example shown in FIG. 6 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the second interlayer insulating film 43 which is a capacitive film, is formed thin, and the capacitor 51B with high capacitance is formed. can be formed.
  • the thickness of the second interlayer insulating film 43 of the interlayer thin film portion 111 is determined by the growth thickness of the second interlayer insulating film 43Y, it is difficult to thin the film by etching or the like. In comparison, the controllability of the film thickness is better, and it becomes possible to suppress variations in the capacitance of the capacitor 51B.
  • FIG. 13 is a sectional view showing the detailed structure of a capacitor 51C according to a third configuration example, which is the capacitor 51 included in the solid-state imaging device 1 of the third embodiment.
  • the high dielectric film 161 may be formed into a tantalum oxide film, an aluminum oxide film, a hafnium oxide film, a titanium oxide film, a zirconium oxide film, a niobium oxide film, a silicon nitride film, etc. using, for example, CVD, ALD, sputtering, etc. Alternatively, it may be a laminated film of two or more of these. Furthermore, a structure may be employed in which titanium nitride films are formed on the upper and lower layers of a single layer film or a laminated film of these dielectric films.
  • the film thickness of the high dielectric constant film 161 can be several nm to several hundred nm.
  • the high dielectric film 161 is formed not only in the region of the capacitor 51C but also over the entire surface above the silicon substrate 31 in plan view. In areas other than the capacitor 51C, a second interlayer insulating film 43 is formed on the high dielectric film 161, and the through hole 46C passes through the high dielectric film 161 and the second interlayer insulating film 43. .
  • the thickness of the second interlayer insulating film 43 between the first rewiring 42 and the second rewiring 44 outside the region of the capacitor 51C can be, for example, about 20 ⁇ m.
  • the capacitor 51C according to the third configuration example configured as described above by using the high dielectric constant film 161 as the capacitance film, it is possible to realize a higher capacitance compared to the first configuration example. can.
  • a second interlayer insulating film 43 is formed in a region other than the capacitor 51B of the high dielectric film 161 formed on the entire surface, and the parasitic capacitance between the first rewiring 42 and the second rewiring 44 is reduced. will not increase. Therefore, it is possible to suppress signal delay due to parasitic capacitance of rewiring and increase the capacitance of the capacitive element for stabilizing the power supply voltage.
  • a high dielectric constant film 161 is formed on the entire surface above the silicon substrate 31.
  • the high dielectric film 161 is formed on the upper surface of the first rewiring lines 42A and 42C in areas where the first rewiring lines 42A and 42C are formed, and in areas where the first rewiring lines 42A and 42C are not formed. In this region, it is formed on the upper surface of the first interlayer insulating film 41 .
  • the steps before forming the high dielectric constant film 161 are similar to the steps described in FIG. 3A to FIG. 4A of the first configuration example.
  • a second interlayer insulating film 43 is formed on the upper surface of the high dielectric film 161.
  • an organic material such as a solder resist, an inorganic material such as a silicon oxide film (SiO2 film), etc.
  • the material of the second interlayer insulating film 43 is, for example, a photosensitive solder resist.
  • the thickness of the second interlayer insulating film 43 can be several nm to several tens of ⁇ m. This step is similar to the step B in FIG. 4 in the first configuration example.
  • the second interlayer insulating film 43 in the region 181 that will become the capacitor 51C and the region 182 that will become the through hole 46C is removed.
  • the material of the second interlayer insulating film 43 is a photosensitive solder resist
  • the second interlayer insulating film 43 in the regions 181 and 182 can be removed by a lithography method.
  • the high dielectric constant film 161 in the region 182 that will become the through hole 46C is removed using dry etching or the like using a resist pattern formed by lithography as a mask.
  • a through hole 46C is formed.
  • the through hole 46A (FIG. 1) is formed on the first rewiring 42A on the internal electrode 33A side at the same time as the through hole 46C.
  • a second rewiring 44C is formed on the high dielectric film 161 in the region 181 that will become the capacitor 51C and in a region including the inside of the through hole 46C.
  • This step is similar to the step A in FIG. 5 in the first configuration example, but in the third configuration example, a step is formed depending on the presence or absence of the second interlayer insulating film 43.
  • the steps after B in FIG. 15 are the same as in the first configuration example. That is, after the protective film 48 is formed on the top layer, an insulating film opening is formed in a predetermined region of the protective film 48, and solder bumps 47A and 47B are formed on the exposed second rewiring lines 44A and 44B, respectively. is formed.
  • the logic board 12 including the capacitor 51C according to the third configuration example shown in FIG. 13 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the capacitor 51C with high capacitance can be formed.
  • FIG. 16 is a cross-sectional view showing the detailed structure of a capacitor 51D according to a fourth configuration example, which is the capacitor 51 included in the solid-state imaging device 1 of the fourth embodiment.
  • a capacitor 51C according to a fourth configuration example shown in FIG. 16 has a first rewiring 42A and a second rewiring 44C as a pair of capacitance electrodes, and a high dielectric film 161 is formed between these rewirings. This is common to the capacitor 51C according to the third configuration example shown in FIG.
  • the high dielectric constant film 161 is not formed over the entire surface above the silicon substrate 31, but the first rewiring 42A and the second rewiring 44C forming the capacitor 51D overlap. It differs from the third configuration example shown in FIG. 13 in that it is formed only within the area. Since the high dielectric film 161 is often made of a material having high film stress, if it is formed over the entire surface above the silicon substrate 31, there is a risk that the solid-state imaging device 1 as a whole may warp. By forming the high dielectric film 161 only in the region of the capacitor 51D, it is possible to suppress warping of the entire device and improve connection reliability with the module board on which it is mounted.
  • the capacitor 51D according to the fourth configuration example configured as described above by using the high dielectric constant film 161 as the capacitance film, it is possible to realize a higher capacitance compared to the first configuration example. can. Since the high dielectric film 161 is formed only in the region of the capacitor 51D, it is possible to suppress warping of the entire device and improve connection reliability to the mounting board.
  • a second interlayer insulating film 43 is formed in the region other than the capacitor 51D, so that the parasitic capacitance between the first rewiring 42 and the second rewiring 44 is not increased. Therefore, it is possible to suppress signal delay due to parasitic capacitance of rewiring and increase the capacitance of the capacitive element for stabilizing the power supply voltage.
  • a high dielectric constant film 161 is formed on the entire surface above the silicon substrate 31. This step is similar to the step described in FIG. 14A of the third configuration example.
  • the high dielectric film 161 in other regions is removed so that only the region of the high dielectric film 161 that will become the capacitive film of the capacitor 51D remains.
  • the high dielectric constant film 161 other than the region that will become the capacitor 51D can be removed by forming a resist pattern in the region to be left as a mask and performing dry etching.
  • a second interlayer insulating film 43 is formed on the entire surface of the uppermost layer.
  • the second interlayer insulating film 43 is formed on the upper surface of the high dielectric constant film 161 in the region where the top layer is the high dielectric constant film 161, and is formed on the top surface of the high dielectric constant film 161 in the region where the top layer is the first rewiring 42A and 42C. It is formed on the upper surface of the rewiring lines 42A and 42C, and in the region where the uppermost layer is the first interlayer insulating film 41, it is formed on the upper surface of the first interlayer insulating film 41.
  • This process is similar to the process described in FIG. 14B of the third configuration example.
  • the second interlayer insulating film 43 in the region 201 that will become the capacitor 51D is removed, and the second interlayer insulating film 43 in a predetermined region on the first rewiring 42C is removed.
  • the membrane 43 is also removed and a through hole 46C is formed.
  • the material of the second interlayer insulating film 43 is a photosensitive solder resist, a desired region of the second interlayer insulating film 43 can be removed by a lithography method.
  • a second rewiring 44C is formed on the high dielectric film 161 in the region 201 that will become the capacitor 51D and in a region including the inside of the through hole 46C.
  • This step is similar to the step A in FIG. 5 in the first configuration example, but in the fourth configuration example, a step is formed depending on the presence or absence of the second interlayer insulating film 43.
  • the steps after B in FIG. 18 are the same as in the first configuration example. That is, after the protective film 48 is formed on the top layer, an insulating film opening is formed in a predetermined region of the protective film 48, and solder bumps 47A and 47B are formed on the exposed second rewiring lines 44A and 44B, respectively. is formed.
  • the logic board 12 including the capacitor 51D according to the fourth configuration example shown in FIG. 16 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the capacitor 51D with high capacitance can be formed.
  • the through hole 46C is formed immediately after the high dielectric film 161 is once deposited on the entire surface to leave only the region that will become the capacitive film of the capacitor 51D. At this time, there is no need to remove the high dielectric constant film 161.
  • the through hole 46C can be formed at the same time as the second interlayer insulating film 43 in the region 201 that will become the capacitor 51D is removed, so the process is easier than that of the capacitor 51C according to the third configuration example. can be done.
  • FIG. 19 is a sectional view showing the detailed structure of a capacitor 51E according to a fifth configuration example, which is the capacitor 51 included in the solid-state imaging device 1 according to the fifth embodiment.
  • the second rewiring 44C is replaced with the second rewiring 221.
  • the points are different.
  • the second rewiring 44C of the capacitor 51A according to the first configuration example in FIG. was being formed.
  • the second rewiring 221 of the capacitor 51E in FIG. 19 is formed not only on the flat surface of the back side of the silicon substrate 31 but also inside the through hole 45A.
  • the area of the second rewiring 221 that faces the first rewiring 42A with the second interlayer insulating film 43 in between increases, and higher capacitance can be achieved compared to the first configuration example. Can be done. There is no increase in the area of elements specific to capacitors.
  • the area of the second rewiring 221 facing the first rewiring 42A is increased, compared to the first configuration example. High capacitance can be achieved. Therefore, it is possible to suppress signal delay due to parasitic capacitance of rewiring and increase the capacitance of the capacitive element for stabilizing the power supply voltage.
  • the flat capacitor on the upper back surface of the silicon substrate 31 is called a planar capacitor, and the capacitor portion inside the through hole 45A is called a cylinder capacitor.
  • the capacitor 51E in FIG. It has a configuration in which capacitors are connected in series.
  • the capacitor 51E may have a configuration in which a planar capacitor and a cylindrical capacitor are connected in parallel.
  • a in FIG. 20 is the same as C in FIG. 4 in the capacitor 51A of the first configuration example described above.
  • the steps up to the formation of the second interlayer insulating film 43 and the through hole 46C are the same as those described in FIGS. 3A to 4C of the first configuration example. .
  • a second rewiring 221 is formed in a predetermined region on the second interlayer insulating film 43 and inside the through hole 46C.
  • the second rewiring 221 is formed so as to extend also inside the through hole 45A.
  • the material of the second rewiring 221 is also copper, similar to the first rewiring 42A.
  • the method of forming the second rewiring 221 is also the same as that of the first rewiring 42A.
  • the film thickness of the second rewiring 221 is, for example, approximately several ⁇ m to several tens of ⁇ m.
  • a protective film 48 is formed on the upper surface of the second rewiring 221 and the upper surface of the second interlayer insulating film 43 on which the second rewiring 221 is not formed. be done. This step is similar to the step B in FIG. 5 in the first configuration example.
  • the steps after C in FIG. 20 are the same as in the first configuration example. That is, an insulating film opening is formed in a predetermined region of the protective film 48, and solder bumps 47A and 47B are formed on the exposed second rewiring lines 44A and 44B, respectively.
  • the logic board 12 including the capacitor 51E according to the fifth configuration example shown in FIG. 19 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the method for manufacturing the solid-state imaging device 1 having the capacitor 51E according to the fifth configuration example by increasing the area of the capacitive electrode, it is possible to realize a higher capacitance compared to the first configuration example. Compared to the first configuration example, the area of the capacitor electrode can be expanded without adding the number of steps.
  • FIG. 21 is a sectional view showing the detailed structure of a capacitor 51F according to a sixth configuration example, which is the capacitor 51 included in the solid-state imaging device 1 of the sixth embodiment.
  • Capacitor 51F is similar to capacitor 51E in that it has a configuration in which a planar capacitor and a cylinder capacitor are connected in series.
  • the protective film 48 was embedded inside the second rewiring 221 formed along the inner wall of the through hole 45A.
  • the protective film 48 is not embedded inside the through hole 45A.
  • a second rewiring 241 is buried in the shape of a plug.
  • the plug shape is a cylindrical or conical shape.
  • the upper surface of the second rewiring 241 embedded in the through hole 46C is also formed flat.
  • the area of the second rewiring 221 facing the first rewiring 42A is increased, compared to the first configuration example. High capacitance can be achieved. Therefore, it is possible to suppress signal delay due to parasitic capacitance of rewiring and increase the capacitance of the capacitive element for stabilizing the power supply voltage.
  • the second rewiring 241 in the shape of a plug inside the through hole 45A, it is possible to obtain stable capacitance characteristics with less fear of disconnection of the second rewiring 241. Furthermore, since the protective film 48 is not embedded inside the through hole 45A, a cavity in the protective film 48 does not occur inside the through hole 45A, and damage to the protective film 48 due to expansion of gas in the cavity does not occur. The occurrence of defects can be suppressed.
  • a in FIG. 22 is the same as C in FIG. 4 in the capacitor 51A of the first configuration example described above.
  • the steps up to the formation of the second interlayer insulating film 43 and the through hole 46C are the same as those described in FIGS. 3A to 4C of the first configuration example. .
  • a second rewiring 241 is formed in a predetermined region on the second interlayer insulating film 43 and inside the through hole 46C.
  • the second rewiring 241 is embedded in the through hole 45A in the shape of a plug. Further, the upper surface of the second rewiring 241 embedded in the through hole 46C is also formed flat.
  • the material of the second rewiring 241 is also copper, similar to the first rewiring 42A. A method with good coverage is adopted for forming the second rewiring 241.
  • a protective film 48 is formed on the upper surface of the second rewiring 241 and the upper surface of the second interlayer insulating film 43 on which the second rewiring 241 is not formed. be done. This step is similar to the step B in FIG. 5 in the first configuration example.
  • the steps after C in FIG. 22 are the same as in the first configuration example. That is, an insulating film opening is formed in a predetermined region of the protective film 48, and solder bumps 47A and 47B are formed on the exposed second rewiring lines 44A and 44B, respectively.
  • the logic board 12 including the capacitor 51F according to the sixth configuration example shown in FIG. 21 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the method of manufacturing the solid-state imaging device 1 having the capacitor 51E according to the sixth configuration example by increasing the area of the capacitive electrode, a higher capacitance can be achieved compared to the first configuration example. Since the second rewiring material, which becomes the capacitor electrode, is completely buried inside the through hole 45A in the form of a plug, it is possible to form the protective film 48 to be applied afterwards without worrying about the step coverage inside the opening. can.
  • FIG. 23 is a sectional view showing the detailed structure of a capacitor 51G according to a seventh configuration example, which is the capacitor 51 included in the solid-state imaging device 1 according to the seventh embodiment.
  • the capacitor 51G according to the seventh configuration example shown in FIG. 23 is different from the capacitor 51A according to the first configuration example shown in FIG.
  • the wiring 262 has an uneven cross-sectional shape. Specifically, trenches 263A and 263B dug to a predetermined depth are formed in a part of the silicon substrate 31 in the planar region where the capacitor 51G is formed, and the first rewiring 261 and the second rewiring 261 are connected to each other.
  • the rewiring 262 has a cross-sectional shape with a step at a deep position where the grooves 263A and 263B are formed and a shallow position where the grooves 263A and 263B are not formed.
  • first rewiring 261 and the second rewiring 262 are formed with uneven cross-sectional shapes along the grooves 263A and 263B, so that the first rewiring 261 and the second rewiring 262 are The facing area can be increased.
  • the opposing area of the first rewiring 261 and the second rewiring 262 can be increased, so the effective capacitor area is increased.
  • the capacitance can be increased compared to the first configuration example.
  • the multilayer wiring layer 32 is formed on the first surface of the silicon substrate 31 facing the sensor substrate 11.
  • the multilayer wiring layer 32 is composed of a plurality of metal wiring layers (not shown) including at least two internal electrodes 33A and 33C, and an interlayer insulating film 34 therebetween.
  • grooves 263A and 263B are formed in a part of the silicon substrate 31 in the planar region where the capacitor 51G is to be formed.
  • through holes 45A and 45C are formed through the silicon substrate 31 at positions corresponding to the internal electrodes 33A and 33C, respectively.
  • the through holes 45A and 45C are formed until they reach the internal electrodes 33A and 33C, respectively, and part of the upper surface of the internal electrodes 33A and 33C is exposed.
  • a first interlayer insulating film 41 is formed on the upper surface of the silicon substrate 31, the inner walls and bottom surfaces of the grooves 263A and 263B, and the side walls of the through holes 45A and 45C. .
  • the first interlayer insulating film 41 is formed, for example, by lithography after forming the first interlayer insulating film 41 on the entire upper surface of the silicon substrate 31 including the grooves 263A and 263B, and on the bottom and side walls of the through holes 45A and 45C. It can be formed by dry etching only the bottom surfaces of the through holes 45A and 45C using a method.
  • the first interlayer insulating film 41 is formed to have an uneven cross-sectional shape along the grooves 263A and 263B.
  • a first rewiring 261 connected to the internal electrode 33A and a first rewiring 42C connected to the internal electrode 33C are formed at the same time.
  • the material of the first rewiring lines 261 and 42C is, for example, copper.
  • the first rewirings 261 and 42C are formed by providing an opening pattern in a predetermined area and forming a resist material, and forming a copper film by electrolytic plating using the formed resist material as a mask. can do.
  • the film thickness of the first rewiring lines 261 and 42C is, for example, approximately several ⁇ m to several tens of ⁇ m.
  • the first rewiring 261 is formed with an uneven cross-sectional shape along the grooves 263A and 263B.
  • a second layer is formed on the upper surface of the first rewiring lines 261 and 42C and on the upper surface of the first interlayer insulating film 41 on which the first rewiring lines 261 and 42C are not formed.
  • a second interlayer insulating film 43 is formed.
  • an organic material such as a solder resist, an inorganic material such as a silicon oxide film (SiO2 film), etc. can be used.
  • the solder resist can be formed using a coating device, and the silicon oxide film can be formed using, for example, CVD, ALD, or the like.
  • the second interlayer insulating film 43 is deposited with a uniform thickness inside the through holes 45A and 45C and the grooves 263A and 263B.
  • the thickness of the second interlayer insulating film 43 can be several nm to several tens of ⁇ m.
  • a through hole 46C penetrating the second interlayer insulating film 43 is formed in a predetermined region on the first rewiring 42C.
  • the through holes 46C can be formed by a lithography method.
  • the second interlayer insulating film 43 is a silicon oxide film
  • a resist pattern is formed by a lithography method
  • the second interlayer insulating film 43 is dry-etched using the resist pattern as a mask.
  • a hole 46C can be formed.
  • a through hole 46A (FIG. 1) is formed on the first rewiring 42A on the internal electrode 33A side at the same time as the through hole 46C.
  • a second rewiring 262 is formed in a predetermined region including the grooves 263A and 263B on the second interlayer insulating film 43 and inside the through hole 46C.
  • the material of the second rewiring 262 is also copper, similar to the first rewiring 261.
  • the method of forming the second rewiring 262 is also the same as that of the first rewiring 261.
  • the film thickness of the second rewiring 262 is, for example, approximately several ⁇ m to several tens of ⁇ m.
  • the second rewiring 44A on the internal electrode 33A side is also formed at the same time as the second rewiring 262.
  • the second rewiring 262 is also formed with an uneven cross-sectional shape along the grooves 263A and 263B.
  • a protective film 48 is formed on the upper surface of the second rewiring 262 and the upper surface of the second interlayer insulating film 43 on which the second rewiring 262 is not formed.
  • a solder resist which is an organic material, is used as the material of the protective film 48.
  • this solder resist it is desirable to use a photosensitive solder resist in order to provide openings in the insulating film for arranging solder bumps 47 in the next step.
  • the logic board 12 including the capacitor 51G according to the seventh configuration example shown in FIG. 23 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the method for manufacturing the solid-state imaging device 1 having the capacitor 51G according to the seventh configuration example it is possible to form a capacitor with a large area and a high capacitance.
  • FIG. 27 is a cross-sectional view showing the detailed structure of a capacitor 51H according to an eighth configuration example, which is the capacitor 51 included in the solid-state imaging device 1 according to the eighth embodiment.
  • the first rewiring 281 and the second rewiring 282 forming a pair of capacitive electrodes have an uneven cross-sectional shape along the grooves 284A and 284B. This is common to the capacitor 51G according to the seventh configuration example shown in FIG.
  • the grooves 284A and 284B are not formed by digging a part of the silicon substrate 31, but are formed as through holes that penetrate the silicon substrate 31. This is different from the capacitor 51G according to the seventh configuration example shown in FIG. 23. Stopper films 283A and 283B, which function as stoppers during groove processing, are formed in the same layer as the internal electrodes 33A and 33C in the multilayer wiring layer 32 in the regions where the grooves 284A and 284B are formed.
  • the depths of the grooves 284A and 284B are the same as the depths of the through holes 45A and 45B, so that the first rewiring 281 and the second Since the difference in level between the recesses and recesses of the rewiring 282 becomes larger, the opposing area of the first rewiring 281 and the second rewiring 282 can be further increased compared to the seventh configuration example. Since the effective capacitor area increases compared to the seventh configuration example, the capacitance can be further increased.
  • the multilayer wiring layer 32 is formed on the first surface of the silicon substrate 31 facing the sensor substrate 11.
  • the multilayer wiring layer 32 at least two internal electrodes 33A and 33C, stopper films 283A and 283B, and an interlayer insulating film 34 are formed.
  • the stopper films 283A and 283B can be made of the same material as the internal electrodes 33A and 33C.
  • through holes 45A and 45C penetrating the silicon substrate 31 are formed at positions corresponding to the internal electrodes 33A and 33C, and at positions corresponding to the stopper films 283A and 283B.
  • Grooves 284A and 284B penetrating the silicon substrate 31 are formed therein.
  • the through holes 45A and 45C and the grooves 284A and 284B are formed at the same time, the internal electrodes 33A and 33C serve as etching stoppers when forming the through holes 45A and 45C, and the stopper films 283A and 283B form the grooves 284A and 284B. It serves as an etching stopper during formation.
  • a first interlayer insulating film 41 is formed on the entire upper surface of the silicon substrate 31, the bottom surfaces and side walls of the through holes 45A and 45C, and the bottom surfaces and side walls of the grooves 284A and 284B. A film is formed.
  • the first interlayer insulating film 41 on the bottom surfaces of the through holes 45A and 45C and on the bottom surfaces of the trenches 284A and 284B is removed using etchback or the like.
  • a first rewiring 281 connected to the internal electrode 33A and a first rewiring 42C connected to the internal electrode 33C are formed at the same time.
  • This step is similar to the step described in FIG. 25B in the seventh configuration example.
  • the grooves 284A and 284B are formed at the same depth as the through hole 45A, the level difference in the uneven cross-sectional shape of the first rewiring 42A is the same as the level difference in the through hole 45A. becomes deeper than
  • a second layer is formed on the upper surface of the first rewiring lines 281 and 42C and on the upper surface of the first interlayer insulating film 41 on which the first rewiring lines 281 and 42C are not formed.
  • a second interlayer insulating film 43 is formed. This step is similar to the step described in FIG. 25C in the seventh configuration example.
  • the second interlayer insulating film 43 is also formed to have an uneven cross-sectional shape along the grooves 284A and 284B.
  • a through hole 46C penetrating the second interlayer insulating film 43 is formed in a predetermined region on the first rewiring 42C.
  • the through holes 46C can be formed by a lithography method.
  • the second interlayer insulating film 43 is a silicon oxide film
  • a resist pattern is formed by a lithography method
  • the second interlayer insulating film 43 is dry-etched using the resist pattern as a mask.
  • a hole 46C can be formed.
  • the through hole 46A (FIG. 1) is formed on the first rewiring 42A on the internal electrode 33A side at the same time as the through hole 46C.
  • a second rewiring 282 is formed in a predetermined region including the grooves 284A and 284B on the second interlayer insulating film 43 and inside the through hole 46C.
  • the material of the second rewiring 282 is also copper, similar to the first rewiring 281.
  • the method of forming the second rewiring 282 is also the same as that of the first rewiring 281.
  • the film thickness of the second rewiring 282 is, for example, approximately several ⁇ m to several tens of ⁇ m.
  • the second rewiring 44A on the internal electrode 33A side is also formed at the same time as the second rewiring 282.
  • the second rewiring 282 is also formed with an uneven cross-sectional shape along the grooves 284A and 284B.
  • a protective film 48 is formed on the upper surface of the second rewiring 282 and the upper surface of the second interlayer insulating film 43 on which the second rewiring 282 is not formed.
  • a solder resist which is an organic material, is used as the material of the protective film 48.
  • this solder resist it is desirable to use a photosensitive solder resist in order to provide openings in the insulating film for arranging solder bumps 47 in the next step.
  • the logic board 12 including the capacitor 51H according to the eighth configuration example shown in FIG. 27 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the capacitor area can be increased and the capacitor 51H with a high capacitance can be formed.
  • the stopper films 283A and 283B that act as stoppers when processing the grooves 284A and 284B the depths of the grooves 284A and 284B can be controlled with high precision, so that variations in capacitance can be suppressed. A stable capacitance value can be obtained.
  • FIG. 31 is a sectional view showing the detailed structure of a capacitor 51J according to a ninth configuration example, which is the capacitor 51 included in the solid-state imaging device 1 according to the ninth embodiment.
  • each of the first rewiring 301 and the second rewiring 302 forming a pair of capacitive electrodes has a comb-teeth shape in plan view. More specifically, the first rewiring 301 is composed of a first wiring 301A and a second wiring 301B that are capacitively coupled in a planar direction. The second rewiring 302 is composed of a first wiring 302A and a second wiring 302B that are capacitively coupled in a planar direction.
  • FIG. 32A is a plan view of the first wiring 301A and the second wiring 301B that constitute the first rewiring 301.
  • B in FIG. 32 is a plan view of the first wiring 302A and the second wiring 302B that constitute the second rewiring 302.
  • the first wiring 301A and the second wiring 301B of the first rewiring 301 shown in FIG. 32A are each formed in a comb-teeth shape.
  • the comb-tooth wiring of the second wiring 301B is arranged in the gap between the comb-tooth wiring of the first wiring 301A, and the comb-tooth wiring of the first wiring 301A and the comb-tooth wiring of the second wiring 301B are arranged alternately facing each other.
  • Different potentials are supplied to the comb-shaped wiring of the first wiring 301A and the comb-shaped wiring of the second wiring 301B, and a capacitive element is configured with the first wiring 301A and the second wiring 301B as capacitive electrodes. .
  • the first wiring 302A and the second wiring 302B of the second rewiring 302 shown in FIG. 32B are each formed in a comb-teeth shape.
  • the comb-teeth wiring of the second wiring 302B is arranged in the gap between the comb-teeth wiring of the first wiring 302A, and the comb-teeth wiring of the first wiring 302A and the comb-teeth wiring of the second wiring 302B are arranged alternately facing each other. There is.
  • a capacitive element is configured with the first wiring 302A and the second wiring 302B as capacitive electrodes.
  • the first wiring 301A and the second wiring 301B of the first rewiring 301 are capacitively coupled in the planar direction
  • the first wiring 302A and the second wiring 302B of the second rewiring 302 are capacitively coupled in the planar direction. be done.
  • the first wiring 301A and second wiring 301B of the first rewiring 301 and the first wiring 302A and second wiring 302B of the second rewiring 302 are Capacitive elements are also formed in the vertical direction (layering direction).
  • the first rewiring 301 and the second rewiring 302 form capacitive elements both in the planar direction of the same layer and in the vertical direction between different layers.
  • a high-capacity capacitor can be realized.
  • FIG. 33 is a sectional view of the overall configuration of a tenth embodiment of a solid-state imaging device to which the present technology is applied.
  • the solid-state imaging device 1 shown in FIG. 33 differs in that the configuration of the capacitor 51 is changed from the capacitor 51A according to the first configuration example to the capacitor 51K according to the tenth configuration example, and is common in other points. .
  • the capacitor 51K in FIG. 33 includes a first rewiring 331, another second rewiring 332 formed in the same layer as the second rewiring 44A, and a second interlayer insulating film 43 between them. It consists of As shown in FIG. 1, the capacitor 51A according to the first configuration example is formed only in a part of the pixel area 71 at the center of the chip area. On the other hand, the first rewiring 331 and the second rewiring 332 of the capacitor 51K are formed over the entire surface of the pixel region 71.
  • FIG. 34 is a plan view of the solid-state imaging device 1 according to the tenth embodiment.
  • the plan view of FIG. 34 is a plan view of the back side where solder bumps 47 and the like are formed.
  • the solid-state imaging device 1 is composed of a pixel area 71 at the center of a rectangular chip area and a peripheral area 72 outside the pixel area 71.
  • a plurality of solder bumps 47 are formed in the peripheral region 72 .
  • a capacitor region 351 shown by a broken line outside the pixel region 71 represents a region where the first rewiring 331 and the second rewiring 332 of the capacitor 51K overlap.
  • the capacitor region 351 includes the entire region of the pixel region 71 in plan view, has a larger planar area than the pixel region 71, and is formed so as to cover the entire lower part of the pixel region 71.
  • the capacitor region 351 By arranging the capacitor region 351 to cover the entire lower part of the pixel region 71, it is possible to prevent infrared light (IR light) from entering from the back side of the solid-state imaging device 1. Further, since a large area can be secured for the first rewiring 331 and the second rewiring 332 that serve as capacitor electrodes, high capacitance can be achieved.
  • the first rewiring 331 and the second rewiring 332 constituting the capacitor 51K are formed of one flat metal film, but the first rewiring 331 and the second rewiring 332 Each of the two rewiring lines 332 may be divided into a plurality of regions with a gap shorter than the wavelength of light.
  • the solid-state imaging device 1 includes internal electrodes 33 formed on the first surface side (light incident surface side) of the silicon substrate 31 and positions corresponding to the internal electrodes 33 on the silicon substrate 31. and a first rewiring 42 connected to the internal electrode 33 via the through hole 45 formed on the second surface opposite to the first surface of the silicon substrate 31. , a second rewiring 44 connected to the first rewiring 42 and formed closer to the solder bump 47 than the first rewiring 42, and a connection between the first rewiring 42 and the second rewiring 44. and an interlayer insulating film 43 formed therebetween.
  • the capacitors 51A to 51K are formed using two rewiring layers, a first rewiring 42 and a second rewiring 44.
  • the capacitor 51A according to the first configuration example has a first rewiring 42A connected to the internal electrode 33A as the first internal electrode 33, and a first rewiring 42A connected to the internal electrode 33C as the second internal electrode 33. It is composed of a second rewiring 44C and an interlayer insulating film 43 formed therebetween.
  • a power supply voltage is supplied to the internal electrode 33A and the first rewiring 42A from the solder bump 47A, and the internal electrode 33C and the second rewiring 44C are connected to the ground.
  • the capacitor 51 is formed on the first surface side of the silicon substrate 31. Since it can be formed not in the multilayer wiring layer 32 but on the second surface side on the external connection terminal side, it does not affect the high integration of the circuit formed in the multilayer wiring layer 32.
  • the second interlayer insulating film 43 may be made thinner, or a high dielectric constant film 161 may be provided.
  • the two-layer rewiring layer portion of the first rewiring 42 and the second rewiring 44 other than the capacitor 51 has the thickness of the second interlayer insulating film 43. Since a sufficient amount can be secured, it is possible to simultaneously form a capacitive element using two rewiring layers and reduce parasitic capacitance.
  • Signal delay and jitter can be improved by stabilizing the potential by connecting the capacitor 51 to the internal electrode 33A connected to the power supply voltage.
  • the capacitor 51 may adopt a configuration in which two or more of the above-described first to tenth configuration examples are arbitrarily combined.
  • Example of 3-layer stacked structure> In the embodiment described above, a case has been described in which the solid-state imaging device 1 has a two-layer structure in which two substrates, the sensor board 11 and the logic board 12, are stacked. However, the capacitor 51 described above can also be applied to a solid-state imaging device 1 having a stacked structure in which three or more substrates are stacked.
  • FIG. 35 shows a configuration example in which a capacitor 51 is formed in a solid-state imaging device 1 having a stacked structure in which three substrates are stacked.
  • the solid-state imaging device 1 shown in FIG. 35 includes a sensor substrate 11 as a first substrate, a first logic substrate 12A as a second substrate, and a second logic substrate 12B as a third substrate from the incident light incident surface side. , are stacked in that order.
  • the upper side of the solid-state imaging device 1 is the light incidence surface side through which incident light is incident, and the lower side of the solid-state imaging device 1 corresponds to the back surface of the solid-state imaging device 1, which is a semiconductor chip.
  • the bonding surface between the sensor board 11 and the first logic board 12A and the bonding surface between the first logic board 12A and the second logic board 12B are shown by dashed lines.
  • the sensor substrate 11 includes a silicon substrate 21.
  • a photodiode 22 which is a photoelectric conversion element, is formed in each pixel.
  • a color filter 401 and an on-chip lens 28 are formed for each pixel on the light incident surface side of the silicon substrate 21, which is the upper side.
  • the planarizing film 23, interlayer insulating film 25, bonding resin 26, and transparent substrate 27 shown in FIG. 1 are omitted.
  • the transparent substrate 27 may be provided on the on-chip lens 28 via the bonding resin 26 as in the configuration shown in FIG. 1, or the transparent substrate 27 may be omitted as shown in FIG.
  • a wiring layer 402 including a plurality of layers of metal wiring 421 and an insulating layer 422 is formed on the circuit forming surface side of the silicon substrate 21, which is the lower side in the figure, opposite to the light incident surface side.
  • the number of layers of the metal wiring 121 does not matter.
  • a plurality of bonding electrodes 424 are formed on the lower surface of the wiring layer 402, which is the bonding surface with the first logic substrate 12A.
  • the bonding electrode 424 is connected to an internal electrode 423 provided in the same layer as the lowest metal wiring 421 in the wiring layer 402 .
  • the internal electrodes 423 are made of the same material as the metal wiring 421, for example, they may be made of a different material.
  • the bonding electrode 424 is metal-bonded (for example, Cu-Cu bonding) to the bonding electrode 443 of the first logic board 12A, and electrically connects the sensor substrate 11 and the first logic board 12A.
  • the material of the metal wiring 421 and the bonding electrode 424 for example, copper (Cu), tungsten (W), aluminum (Al), gold (Au), etc. can be used.
  • the metal wiring 421 and the bonding electrode 424 are made of copper.
  • the insulating layer 422 is formed of, for example, a SiO2 film, a low-k film (low dielectric constant insulating film), a SiOC film, or the like.
  • the insulating layer 422 may be composed of a plurality of insulating films made of different materials.
  • the first logic board 12A has a semiconductor substrate 431 using silicon (Si), for example, as a semiconductor.
  • the first logic board 12A has a wiring layer 432 on the front surface of the semiconductor substrate 431 that is on the sensor substrate 11 side, and a bonding layer 433 on the back surface of the semiconductor substrate 431 that is on the second logic board 12B side.
  • the wiring layer 432 includes multiple layers of metal wiring 441 and an insulating layer 442. The number of layers of the metal wiring 441 does not matter.
  • a plurality of bonding electrodes 443 are formed on the upper surface of the wiring layer 432, which is the bonding surface with the sensor substrate 11.
  • the bonding electrode 443 is metal-bonded to the bonding electrode 424 of the sensor board 11, and electrically connects the sensor board 11 and the first logic board 12A.
  • the bonding electrode 443 is connected to an internal electrode 441A provided in the same layer as the uppermost metal wiring 441 in the wiring layer 432.
  • an internal electrode 441B connected to a through-silicon via (TSV) 434 penetrating the semiconductor substrate 431 is formed.
  • TSV through-silicon via
  • the internal electrodes 441A and 441B are made of the same material as the metal wiring 441, for example, but may be made of a different material.
  • the metal wiring 441 and the bonding electrode 443 for example, copper (Cu), tungsten (W), aluminum (Al), gold (Au), etc. can be used.
  • the metal wiring 441 and the bonding electrode 443 are made of copper.
  • the insulating layer 442 is formed of, for example, a SiO2 film, a low-k film (low dielectric constant insulating film), a SiOC film, or the like.
  • the insulating layer 442 may be composed of a plurality of insulating films made of different materials.
  • the bonding layer 433 formed on the back side of the semiconductor substrate 431 that is on the second logic board 12B side includes one or more layers of metal wiring 451 and an insulating layer 452.
  • the number of layers of the metal wiring 451 does not matter.
  • An internal electrode 451A provided in the same layer as the metal wiring 451 in the bonding layer 433 is connected to the through electrode 434 and the bonding electrode 453.
  • the through electrode 434 is connected to the internal electrode 441B in the wiring layer 432 on the sensor substrate 11 side of the first logic board 12A, and electrically connects the wiring layer 432 and the bonding layer 433 of the first logic board 12A. There is.
  • the bonding electrode 453 is metal bonded to the bonding electrode 484 of the second logic board 12B, and electrically connects the first logic board 12A and the second logic board 12B.
  • the materials of the metal wiring 451, internal electrode 451A, insulating layer 252, and bonding electrode 453 are the same as those of the metal wiring 441, internal electrode 441A, insulating layer 442, and bonding electrode 443 on the wiring layer 432 side.
  • the second logic board 12B has a semiconductor substrate 471 using, for example, silicon (Si) as a semiconductor.
  • the second logic board 12B has a wiring layer 472 on the front surface side of the semiconductor substrate 471, which is the first logic board 12A side.
  • the wiring layer 472 includes multiple layers of metal wiring 481 and an insulating layer 482. The number of layers of metal wiring 481 does not matter.
  • a plurality of bonding electrodes 484 are formed on the upper surface of the wiring layer 472, which is the bonding surface with the first logic substrate 12A.
  • the bonding electrode 484 is metal-bonded to the bonding electrode 453 of the first logic board 12A, and electrically connects the first logic board 12A and the second logic board 12B.
  • the bonding electrode 484 is connected to an internal electrode 483 provided in the same layer as the uppermost metal wiring 481 in the wiring layer 472 .
  • the internal electrode 483 is made of the same material as the metal wiring 481, for example, but may be made of a different material.
  • metal wiring 481 and bonding electrode 484 are made of copper.
  • the insulating layer 482 is formed of, for example, a SiO2 film, a low-k film (low dielectric constant insulating film), a SiOC film, or the like.
  • the insulating layer 482 may be composed of a plurality of insulating films made of different materials.
  • Capacitors 51LA and 51LB which are MIM capacitors that penetrate at least the semiconductor substrate 471, are formed on the second logic board 12B.
  • the capacitor 51LA is composed of a first rewiring 501A and a second rewiring 502A, which are capacitive electrodes, and a second interlayer insulating film 492A between them.
  • the capacitor 51LB is composed of a first rewiring 501B and a second rewiring 502B, which are capacitive electrodes, and a second interlayer insulating film 492B between them.
  • the capacitors 51LA and 51LB are planar capacitors formed on the back side of the semiconductor substrate 471, and on the side and bottom (top surface in FIG.
  • Capacitors 51LA and 51LB are electrically isolated from semiconductor substrate 471 by first interlayer insulating film 491.
  • the capacitor 51LA penetrates the semiconductor substrate 471 and is connected to the internal electrode 483 in the wiring layer 472 of the second logic board 12B.
  • the capacitor 51LB penetrates the semiconductor substrate 471 and wiring layer 472 of the second logic board 12B, the bonding layer 433 and the semiconductor substrate 431 of the first logic board 12A, and connects to the internal electrode 441A in the wiring layer 432 of the first logic board 12A. It is connected. Since capacitor 51LB has a larger side surface area of through hole 493B than capacitor 51LA, it is possible to further increase the capacitance.
  • the capacitors 51LA and 51LB are connected to the power supply voltage, ground (GND), or solder bumps 47 (not shown) for inputting and outputting various signals (for example, pixel signals and control signals) on the back surface of the second logic board 12B. ing.
  • FIG. 35 illustration of the second interlayer insulating film 43 and the protective film 48 that cover the back surface of the solid-state imaging device 1 is omitted.
  • the configuration is such that it is connected to the internal electrode 483 in the wiring layer 472 of the second logic board 12B like the capacitor 51LA, or it is connected to the internal electrode 483 in the wiring layer 472 of the second logic board 12B, or Whether the configuration is such that it is connected to the internal electrode 441A in the wiring layer 432 of the first logic board 12A is determined by, for example, the arrangement of an IF (Interface) circuit that performs format conversion of input/output signals, etc. Can be done.
  • IF Interface
  • the configuration of the capacitor 51LA is adopted, and when the IF circuit is provided within the wiring layer 432 of the first logic board 12A, the configuration of the capacitor 51LA is adopted.
  • a configuration of a capacitor 51LB can be adopted.
  • the through hole 493B connects to the internal electrode 441A of the first logic board 12A, and the through hole 493A connects to the internal electrode 483 of the second logic board 12B. It is possible to form the capacitor 51L (51LA, 51LB) in any of them, and by forming a deeper through hole 493, the capacitance can be increased.
  • FIG. 35 shows an example of a laminated structure in which three substrates are laminated
  • the capacitor 51L in a solid-state imaging device 1 having a laminated structure in which four or more substrates are laminated.
  • the internal electrode connected to the external connection terminal via the capacitor 51L may be the internal electrode of any wiring layer of the four substrates.
  • FIG. 36 is a sectional view showing the detailed structure of a capacitor 51M according to an eleventh configuration example, which is the capacitor 51 included in the solid-state imaging device 1 according to the eleventh embodiment.
  • the back surface of the solid-state imaging device 1 on which the solder bumps 47, which are external connection terminals, are formed is shown in an orientation below the silicon substrate 31; however, in the second configuration example in FIG. In the configuration example No. 11, the back surface of the solid-state imaging device 1 on which pillars (lands) 531, which are external connection terminals in place of the solder bumps 47, are formed is shown in the direction above the silicon substrate 31 in FIG. That is, the vertical direction of FIG. 36 is opposite to that of FIG. 2.
  • the same reference numerals are given to the parts corresponding to each of the above-described configuration examples, and the explanation of these parts will be omitted as appropriate.
  • the capacitor 51M according to the eleventh configuration example is composed of a first rewiring 42A, a second rewiring 44C, and a high dielectric film 161 between them.
  • the capacitor 51M has a configuration in which a planar capacitor formed on the back side of the silicon substrate 31 and a cylindrical capacitor formed on the side and bottom of a through hole 45D penetrating the silicon substrate 31 are connected in series.
  • the side surface (inner peripheral surface) of the through hole 45D is formed into a scallop shape, and the first rewiring 42A, the high dielectric constant film 161, and the second rewiring 44C are formed on the side surface of the through hole 45D accordingly.
  • the scalloped shape refers to an uneven shape in which arc-shaped depressions are repeated in multiple stages.
  • through holes 45 are formed in the silicon substrate 31 in correspondence with the internal electrodes 33 formed in the multilayer wiring layer 32 on the front surface side.
  • a through hole 45D is formed at a position corresponding to the internal electrode 33A
  • a through hole 45E is formed at a position corresponding to the internal electrode 33C.
  • the side surfaces of the through holes 45D and 45E have an uneven shape in which arc-shaped depressions are repeated in multiple stages.
  • a first interlayer insulating film 41 is formed on the side surface of the through hole 45D formed at the position corresponding to the internal electrode 33A and on the back surface side of the silicon substrate 31.
  • the first interlayer insulating film 41 electrically isolates the first rewiring 42A and the silicon substrate 31.
  • the first rewiring 42A is formed on the back side of the silicon substrate 31 and the side surface of the through hole 45D, and is connected to the internal electrode 33A formed on the multilayer wiring layer 32 on the front side.
  • the first rewiring 42A is composed of, for example, a seed metal 521A made of a barrier metal and a Cu seed film, and a Cu wiring 522A.
  • As the material of the barrier metal tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), and their nitride films, carbide films, etc. can be used.
  • the high dielectric film 161 is formed not only in the region of the capacitor 51M but also on the entire surface above the silicon substrate 31, as in the third configuration example of FIG.
  • a second interlayer insulating film 43 is formed on the high dielectric constant film 161 in a region other than the capacitor 51M.
  • the second rewiring 44C is formed on the high dielectric film 161 in the region of the capacitor 51M, and on the second interlayer insulating film 43 in the region other than the capacitor 51M.
  • the second rewiring 44C is composed of, for example, a seed metal 523 made of a barrier metal and a Cu seed film, and a Cu wiring 524.
  • the material of the barrier metal is the same as above.
  • a pillar 531 is formed and exposed in a part of the upper surface of the second rewiring 44C, and the other region is covered with a protective film 48. Further, the second rewiring 44C is also connected to the first rewiring 42C, which is connected to the internal electrode 33C.
  • the pillar 531 is composed of a seed metal 525 consisting of a barrier metal and a Cu seed film for preventing diffusion of metal material, and copper (Cu) 526 embedded inside the seed metal 525.
  • a barrier metal material tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), ruthenium (Ru), and their nitride films (e.g., TaN, TiN), carbide films, etc. are used. be able to.
  • copper (Cu) 526 it may be formed using a metal material such as tungsten (W), aluminum (Al), gold (Au), silver (Ag), or nickel (Ni).
  • the first rewiring 42C is connected to the side surface of the through hole 45E formed at the position corresponding to the internal electrode 33C and to the back surface side (upper side in FIG. 36) of the silicon substrate 31 via the first interlayer insulating film 41. It is formed.
  • the first interlayer insulating film 41 electrically isolates the first rewiring 42C and the silicon substrate 31.
  • the first rewiring 42C is composed of, for example, a seed metal 521C made of a barrier metal and a Cu seed film, and a Cu wiring 522C.
  • the material of the barrier metal is the same as above.
  • the side surface of the through hole 45E is formed in a scallop shape like the through hole 45D, and the first interlayer insulating film 41, the first rewiring 42C, and the high dielectric constant film 161 are also formed in a scallop shape. Note that although the center portions of the through holes 45D and 45E are formed as cavities in which the second interlayer insulating film 43 or the protective film 48 is not embedded, the second interlayer insulating film 43 or the protective film 48 is formed as in the other configuration examples described above. 43 or a protective film 48 may be embedded.
  • the side surface of the through hole 45D is formed in a scallop shape, and the first rewiring 42A, the high dielectric constant film 161, and the second rewiring.
  • the wiring 44C is also formed in a scalloped shape.
  • the capacitor 51M has an increased capacitance on the cylindrical capacitor side closer to the logic circuit (IF circuit) in the multilayer wiring layer 32 of the logic board 12, so the signal waveform becomes more stable. , which can contribute to high-speed transmission.
  • the through holes 45D and 45E formed in the silicon substrate 31 have a depth reaching from the back surface (second surface) of the silicon substrate 31 to the front surface (first surface).
  • An example in which all the side surfaces in the horizontal direction are formed in a scalloped shape has been described.
  • FIG. 37 only a portion of the side surfaces of the through holes 45D and 45E in the depth direction, in other words, from the back surface (second surface) to the front surface (first surface) of the silicon substrate 31. It may be formed in a scalloped shape up to the middle depth, and the side surface deeper than that may be formed in a smooth surface. In this case as well, the capacitance can be increased compared to the case where the entire side surface of the through hole 45D is a smooth surface.
  • FIG. 38 is a sectional view illustrating a modification of the side shape of the through hole 45D in which the capacitor 51M is formed.
  • the side surface of the through hole 45D has a scalloped shape in which arc-shaped recesses are repeatedly formed in multiple stages, as shown in FIG. 38A.
  • the side surface of the through hole 45D may have a shape that allows a larger area to be secured than if it were a smooth surface, for example, a triangular shape as shown in B of FIG. 38 or a shape as shown in C of FIG. 38. It may also have a rectangular uneven shape.
  • the side surface of the through hole 45D may have any uneven shape having a plurality of digging depths in the side surface direction perpendicular to the depth direction of the silicon substrate 31 (in the planar direction of the silicon substrate 31) when viewed in cross section. The digging depth in the side direction is, for example, as shown in A in FIG. A shape is formed.
  • a photoresist 541 is patterned on the back surface (second surface) of the silicon substrate 31 on which the multilayer wiring layer 32 is formed, on the side opposite to the sensor substrate 11 side.
  • the photoresist 541 has openings 542A and 542C formed at positions corresponding to the two internal electrodes 33A and 33C, respectively.
  • the silicon substrate 31 in the areas of the openings 542A and 542C is etched by a Bosch process, thereby forming a through hole with a scalloped side surface. Holes 45D and 45E are formed.
  • the Bosch process repeats three steps: (1) isotropic etching of silicon, (2) deposition of a protective film, and (3) anisotropic etching of silicon (removal of the protective film on the bottom surface). This is a dry etching technique that excavates in the depth direction (vertical direction) of 31 mm.
  • the first interlayer insulating film 41 is formed, for example, by forming the first interlayer insulating film 41 on the entire upper surface of the silicon substrate 31 and on the bottom and side walls of the through holes 45D and 45E, and then etching it back. It can be formed by removing only the bottom surfaces of the holes 45D and 45E.
  • an organic material such as a solder resist, an inorganic material such as a silicon oxide film (SiO2 film), etc. can be used as the material of the first interlayer insulating film 41.
  • the solder resist can be formed using a coating device, and the silicon oxide film can be formed using, for example, CVD (vapor phase growth), ALD (atomic layer deposition), or the like.
  • a first rewiring 42A connected to the internal electrode 33A and a first rewiring 42C connected to the internal electrode 33C are formed simultaneously. More specifically, the first rewiring 42A is composed of a seed metal 521A made of a barrier metal using, for example, Ti and a Cu seed film, and a Cu wiring 522A.
  • the first rewiring 42C is composed of a seed metal 521C made of a barrier metal using, for example, Ti and a Cu seed film, and a Cu wiring 522C.
  • the seed metals 521A and 521C can be formed by, for example, sputtering, and the Cu wirings 522A and 522C can be formed by, for example, electrolytic plating.
  • the second rewiring 44C is formed above the first rewiring 42A.
  • the high dielectric film 161 is formed on the upper surface of the first rewiring lines 42A and 42C in areas where the first rewiring lines 42A and 42C are formed, and in areas where the first rewiring lines 42A and 42C are not formed. In this region, it is formed on the upper surface of the first interlayer insulating film 41 .
  • the second rewiring 44C is composed of a seed metal 523 made of a barrier metal using, for example, Ti and a Cu seed film, and a Cu wiring 524.
  • the method of forming the second rewiring 44C is the same as that of the first rewiring 42C. As a result, a capacitor 51M consisting of the first rewiring 42A, the second rewiring 44C, and the high dielectric film 161 between them was formed.
  • a second interlayer insulating film 43 is formed on the upper surface of the high dielectric film 161.
  • an organic material such as a solder resist, an inorganic material such as a silicon oxide film (SiO2 film), etc.
  • This step is similar to the step B in FIG. 4 in the first configuration example.
  • a seed metal 523 and a Cu wiring 524 which are the second rewiring 44C other than the portion constituting the planar capacitor, are formed.
  • pillars 531 which are external connection terminals in place of the solder bumps 47, and a protective film 48 are formed, and the logic board 12 shown in FIG. 36 is completed.
  • a photosensitive solder resist is used as the material for the protective film 48.
  • the pillar 531 is formed, for example, by opening a part of the protective film 48 and depositing more metal material by electroless plating.
  • the metal material of the pillar 531 is preferably Cu, but metal materials other than Cu such as Ni and Au may be used.
  • the surfaces (upper surfaces) of the pillar 531 and the protective film 48 are planarized by CMP.
  • the logic board 12 including the capacitor 51M according to the eleventh configuration example shown in FIG. 36 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the method for manufacturing the solid-state imaging device 1 having the capacitor 51M according to the eleventh configuration example it is possible to manufacture the capacitor 51 with increased capacitance compared to the case where the entire side surface of the through hole 45D is a smooth surface. Can be done.
  • FIG. 47 is a cross-sectional view of the solid-state imaging device 1 according to the twelfth embodiment.
  • the solid-state imaging device 1 shown in FIG. 47 is a chip-sized package type CMOS solid-state imaging device configured by stacking a sensor board 11 and a logic board 12.
  • the sensor board 11 and the logic board 12 are joined at a plane indicated by a chain line.
  • the sensor board 11 is illustrated as being disposed on the lower side and the logic board 12 is disposed on the upper side, and the vertical orientation of the solid-state imaging device 1 is opposite to that in FIG. 1.
  • the configuration of the sensor board 11 is the same as that in FIG. 1, so its description will be omitted.
  • the interlayer insulating film 25, the bonding resin 26, and the transparent substrate 27 of the sensor substrate 11 may be omitted.
  • the logic board 12 includes a capacitor 51N, which is the capacitor 51 according to the twelfth configuration example.
  • FIG. 48 is a plan view of the vicinity of the capacitor 51N as seen from the back side of the solid-state imaging device 1.
  • FIG. 47 corresponds to a cross-sectional view taken along line X-X' in FIG. 48. Note that, in the plan view of FIG. 48, parts of the second interlayer insulating film 43, the protective film 48, etc. are omitted in order to make it easier to explain the structure of the capacitor 51N.
  • the capacitor 51N is a ring capacitor composed of a pillar 571A, a ring wiring 572R surrounding the pillar 571A, and a high dielectric constant film 573 between them.
  • the capacitor 51N is an MIM capacitor
  • the pillar 571A corresponds to the first electrode of the MIM capacitor
  • the ring wiring 572R corresponds to the second electrode of the MIM capacitor
  • the high dielectric film 573 corresponds to the insulating film of the MIM capacitor. .
  • the high dielectric film 573 is, for example, a film having a dielectric constant higher than that of the SiO2 film, and is made of a material having a dielectric constant ⁇ r larger than 3.8 ( ⁇ r>3.8).
  • the specific material of the high dielectric constant film 573 can be the same material as the high dielectric constant film 161 of each of the above-mentioned configuration examples, such as tantalum oxide film, aluminum oxide film, hafnium oxide film, titanium oxide film, A zirconium film, a niobium oxide film, a silicon nitride film, or a laminated film of two or more of these films can be used.
  • the insulating film between the pillar 571A and the ring wiring 572R is preferably a high dielectric film 573, but of course it may be formed of an organic material such as a solder resist or an inorganic material such as a silicon oxide film (SiO2 film). Good too.
  • the pillar 571A is formed using a metal material such as copper (Cu), tungsten (W), aluminum (Al), gold (Au), silver (Ag), or nickel (Ni), for example.
  • the pillar 571A is composed of a seed metal 564A made of a barrier metal and a Cu seed film for preventing diffusion of the metal material, and copper (Cu) 565A.
  • the barrier metal material tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), ruthenium (Ru), and their nitride films (e.g., TaN, TiN), carbide films, etc. are used. be able to.
  • the pillar 571A is connected to the first rewiring 42D, and is connected to the internal electrode 33E under the through hole 45D via the first rewiring 42D.
  • the first rewiring 42D is formed on the back surface side (upper side in FIG. 47) of the silicon substrate 31 and the side surface (inner peripheral surface) of the through hole 45D, and is formed on the multilayer wiring layer 32 on the front surface side.
  • the internal electrode 33E is connected to the internal electrode 33E.
  • the first rewiring 42D is composed of, for example, a barrier metal 561A, a Cu seed film 562A, and a Cu wiring 563A. As the material of the first rewiring 42D, other materials may be used as in the above-described first rewiring 42A.
  • the ring wiring 572R can also use the metal material exemplified for the pillar 571A, and may be the same material as the pillar 571A or a different material. In this embodiment, if the same materials are used, the ring wiring 572R is composed of a seed metal 566A consisting of a barrier metal and a Cu seed film, and a copper (Cu) 567A.
  • the ring wiring 572R is formed in a circular shape around the circular pillar 571A with a high dielectric constant film 573 having a predetermined thickness (width) interposed therebetween.
  • the planar shape of the ring wiring 572R conforms to the planar shape of the pillar 571A.
  • the planar shape of the ring wiring 572R is also a hexagonal polygon. It becomes a polygonal shape.
  • the ring wiring 572R is a wiring that annularly surrounds the pillar 571A, and is connected to another adjacent pillar 571B via a first rewiring 574.
  • the pillar 571A is connected to the internal electrode 33E (FIG. 47) under the through hole 45D via the first rewiring 42D, and the pillar 571B is connected to the internal electrode 33E under the through hole 45E via the first rewiring 42E. It is connected to the.
  • a high dielectric film 573 is also formed on the outer periphery of the ring wiring 572R and the pillar 571B.
  • the pillar 571A is the first pillar 571A and another adjacent pillar 571B is the second pillar 571B
  • different potentials are supplied to the first pillar 571A and the second pillar 571B.
  • a power supply voltage is supplied to the first pillar 571A
  • a ground (GND) is supplied to the second pillar 571B.
  • the capacitor 51N which is a ring capacitor, to have a capacitance.
  • various signals such as pixel signals and control signals may be input and output therein.
  • a second interlayer insulating film 43 is formed on the upper surface of the first rewiring 42D and the first interlayer insulating film 41 in a region other than the region where the capacitor 51N is formed. ing.
  • the second interlayer insulating film 43 is formed of, for example, a SiO2 film, a low-k film (low dielectric constant insulating film), a SiOC film, a SiN film, a SiON film, or the like.
  • the second interlayer insulating film 43 is preferably composed of an insulating film having higher insulating properties than the SiO2 film, such as a SiN film or a SiON film.
  • the outermost surface other than the pillars 571 is covered with a protective film 48. That is, only the pillar 571, which is an external connection terminal, is exposed, and the entire back surface of the solid-state imaging device 1 other than that is covered with the protective film 48.
  • a solder resist which is an organic material, is used as the material of the protective film 48.
  • the capacitor 51N has the first pillar 571A, which is the first electrode, on the back side (second side) of the silicon substrate 31, and the second electrode surrounding the first electrode.
  • the ring wiring 572R is composed of a ring wiring 572R and a high dielectric constant film 573 which is an insulating film between them.
  • the configuration of planar capacitors and cylindrical capacitors depends on the position of through holes and rewiring positions, so there is a risk that it will not be possible to increase capacitance due to the design layout, so they will not be able to fully enjoy the effects of high-speed transmission. It may not be possible.
  • the capacitor 51N having a ring capacitor configuration can be formed on any rewiring, increasing the degree of freedom in design. Capacitors with the required capacitance can be placed without limiting the rewiring circuit design.
  • the high dielectric film 573 is formed only on the ring wiring 572R forming the capacitor 51N, it is possible to suppress warping of the chip.
  • the area other than the ring wiring 572R is covered with the second interlayer insulating film 43 in which metal is difficult to diffuse, making it a highly reliable semiconductor element.
  • the first pillar 571A which is the first electrode, is an external connection terminal
  • the ring wiring 572R which is the second electrode
  • the first pillar 571A is connected to the internal electrode 33E of the multilayer wiring layer 32 via the first rewiring 42D.
  • a first rewiring 42D is formed via a high dielectric film 573.
  • a capacitor is also configured in the vertical direction by the film 573.
  • the steps up to forming the first rewiring 42D connected to 33E are created in the same manner as in the eleventh configuration example described above.
  • the first rewiring 42D is composed of, for example, a barrier metal 561A, a Cu seed film 562A, and a Cu wiring 563A.
  • the barrier metal 561A and the Cu seed film 562A are formed by, for example, sputtering, and the Cu wiring 563A is formed by, for example, electrolytic plating, the barrier metal 561A, the Cu seed film 562A, and the Cu wiring in areas other than the desired areas are formed.
  • 563A is removed by wet etching or the like, resulting in the state shown in FIG. 49.
  • a second interlayer insulating film 43 as an isolation film is formed on the upper surfaces of the first rewiring 42D and the first interlayer insulating film 41.
  • the material of the second interlayer insulating film 43 organic materials such as solder resist, inorganic materials such as SiO2 film, SiN film, SiON film, etc. can be used. It is preferable to use a SiN film or a SiON film, which has higher insulating properties than a SiO2 film.
  • the SiO2 film, SiN film, SiON film, etc. can be formed using, for example, CVD, ALD, or the like.
  • the second interlayer insulating film 43 in the region 581 where the capacitor 51N is formed on the first rewiring 42D is dry etched until the first rewiring 42D is exposed. removed.
  • the high dielectric film 573 is a film having a dielectric constant higher than that of the SiO2 film, and is made of a material having a dielectric constant ⁇ r larger than 3.8 ( ⁇ r>3.8), for example.
  • the high dielectric film 573 in the region 582 that will become the pillar 571A is removed by dry etching
  • body film 573 is removed by dry etching. Dry etching of the high dielectric film 573 is performed by masking the area other than the etching target area with a photoresist.
  • the high dielectric film 573 is removed until the first rewiring 42D is exposed, but for the region 583 that will become the ring wiring 572R, the high dielectric film 573 is removed on the first rewiring 42D.
  • Body membrane 573 is removed so as to remain at a predetermined thickness.
  • the high dielectric film 573 remaining in the state shown in FIG. 54 finally becomes an insulating film between the pillar 571A of the capacitor 51N and the ring wiring 572R.
  • a pillar 571A made of a seed metal 564A made of a barrier metal and a Cu seed film and a copper 565A' is formed in a region 582, and a pillar 571A made of a barrier metal and a Cu seed film is formed in a region 582.
  • a ring wiring 572R made of seed metal 566A and copper 567A is formed in region 583.
  • Ta, TaN, Ti, TiN, Ru, etc. can be used as the material of the barrier metal.
  • the barrier metal and the Cu seed film are formed, for example, by sputtering, and the copper is buried by electrolytic plating. After filling the copper, CMP removes unnecessary metal from the top surface and planarizes it.
  • a protective film 48 is formed and masked in the area excluding the top surface of the pillar 571A, and then, as shown in FIG. 57, copper is electrolessly plated on the top of the copper 565A'. This will be further increased.
  • the upper surfaces of the additionally formed copper 565A and the protective film 48 are flattened by CMP.
  • a photosensitive solder resist is used as the material for the protective film 48.
  • the metal material of the pillar 531 is preferably Cu, but may be a metal material other than Cu such as Ni or Au.
  • the logic board 12 including the capacitor 51N according to the twelfth configuration example shown in FIG. 47 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the capacitor 51 having the necessary capacitance can be formed on any rewiring.
  • FIG. 58 is a cross-sectional view showing the detailed structure of a first modified example of the capacitor 51N according to the twelfth configuration example.
  • FIG. 58 the parts corresponding to the twelfth configuration example shown in FIG. 47 are given the same reference numerals, and the description of those parts will be omitted as appropriate, and the different parts will be described.
  • the first modification shown in FIG. 58 has a configuration including both a capacitor 51N having the ring capacitor configuration shown in FIG. It is.
  • the capacitor 51P which has a planar capacitor and a cylinder capacitor, is composed of a first rewiring 42D, a second rewiring 44D, and a high dielectric film 161 between them.
  • the first rewiring 42D was shown as having three layers: a barrier metal 561A, a Cu seed film 562A, and a Cu wiring 563A, but in FIG.
  • the lamination with the seed film 562A is expressed as one layer of seed metal 561A'.
  • the high dielectric film 161 is formed on the entire back surface side of the silicon substrate 31, similar to the substrate structure of the third configuration example shown in FIG.
  • the high dielectric constant film 161 is formed on the upper surface of the first rewiring 42D, and in the region where the first rewiring 42D is not formed, the high dielectric constant film 161 is formed on the upper surface of the first rewiring 42D. , are formed on the upper surface of the first interlayer insulating film 41.
  • a second interlayer insulating film 43 is formed on the high dielectric film 161 in areas other than the planar capacitor region of the capacitor 51P.
  • the second rewiring 44D is composed of a seed metal 801A' which is a stacked layer of a barrier metal and a Cu seed film, and a Cu wiring 803A.
  • the second rewiring 44D is connected to the capacitor 51N having a ring capacitor configuration, and the first rewiring 42D is formed in a through hole 45D that is different from the through hole 45D in which the cylindrical capacitor of the capacitor 51P is formed. It is connected to the.
  • the pillar 571A, which is one capacitive electrode of the capacitor 51N, and the second rewiring 44D, which is one capacitive electrode of the capacitor 51P have the same potential, and the ring wiring 572R, which is the other capacitive electrode of the capacitor 51N, and the capacitor
  • the potential of the first rewiring 42D which is the other capacitor electrode of 51P, becomes the same potential.
  • a high dielectric constant film 573 is formed as an insulating film sandwiched between a pair of capacitor electrodes in the capacitor 51N having a ring capacitor configuration.
  • the high dielectric film 573 is provided not only between the pillar 571A and the ring wiring 572R, between the second rewiring 44D and the ring wiring 572R, but also between the second rewiring 44D and the second interlayer insulating film 43. It is formed over the entire surface above the silicon substrate 31, including above the silicon substrate 31.
  • the upper surface of the high dielectric film 573 and the upper surface of the ring wiring 572R are covered with a protective film 48, and only the upper surface of the pillar 571A, which is an external connection terminal, is exposed.
  • the capacitor 51M according to the twelfth configuration example can be used together with the capacitor 51P composed of a planar capacitor and a cylinder capacitor. This allows the capacitance to be further increased, thereby enabling higher-speed transmission.
  • a through hole 45D is formed at a position connected to the internal electrode 33E of the multilayer wiring layer 32, and the internal electrode
  • the steps up to forming the first rewiring 42D connected to 33E are created in the same manner as in the eleventh configuration example described above.
  • the first rewiring 42D is composed of, for example, a seed metal 561A' and a Cu wiring 563A.
  • a high dielectric film 161 is formed on the entire surface above the silicon substrate 31.
  • the high dielectric constant film 161 is formed on the upper surface of the first rewiring 42D in the region where the first rewiring 42D is formed, and is formed on the top surface of the first rewiring 42D in the region where the first rewiring 42D is not formed. It is formed on the upper surface of the interlayer insulating film 41.
  • a second interlayer insulating film 43 is formed on the upper surface of the high dielectric film 161, a region 821 that will become a capacitor 51P, a second rewiring 44D and a first The second interlayer insulating film 43 in the region 822 connected to the rewiring 42D is removed.
  • the high dielectric constant film 161 is also etched in the region 822 where the second rewiring 44D and the first rewiring 42D are connected.
  • an organic material such as a solder resist, an inorganic material such as a silicon oxide film (SiO2 film), etc. can be used.
  • the material of the second interlayer insulating film 43 is a photosensitive solder resist, the second interlayer insulating film 43 in the regions 821 and 822 can be removed by a lithography method.
  • a second rewiring 44D is formed in a predetermined region on the second interlayer insulating film 43 including regions 821 and 822.
  • the second rewiring 44D is composed of a seed metal 801A' which is a stacked layer of a barrier metal and a Cu seed film, and a Cu wiring 803A.
  • a high dielectric film 573 is formed on the upper surfaces of the second rewiring 44D and the second interlayer insulating film 43.
  • the high dielectric film 573 can be formed using, for example, CVD, ALD, sputtering, or the like.
  • the second interlayer insulating film 43 in the region 823 where the capacitor 51N on the second rewiring 44D is formed is dry etched until the second rewiring 44D is exposed. removed.
  • the high dielectric film 573 in the region 824 that will become the ring wiring 572R around the region 823 that will become the pillar 571A is removed by dry etching.
  • the high dielectric constant film 573 is removed until the second rewiring 44D is exposed, but in the area 824 that will become the ring wiring 572R, the high dielectric constant film 573 is removed on the second rewiring 44D. 573 is removed so that it remains with a predetermined thickness.
  • the high dielectric film 573 remaining in the state shown in FIG. 65 finally becomes an insulating film between the pillar 571A of the capacitor 51N and the ring wiring 572R.
  • a pillar 571A consisting of a seed metal 564A consisting of a barrier metal and a Cu seed film and a copper 565A' is formed in the region 823, and a pillar 571A consisting of a barrier metal and a Cu seed film is formed in the region 823.
  • a ring wiring 572R made of seed metal 566A and copper 567A is formed in region 824.
  • Ta, TaN, Ti, TiN, Ru, etc. can be used as the material of the barrier metal.
  • the barrier metal and the Cu seed film are formed, for example, by sputtering, and the copper is buried by electrolytic plating. After filling the copper, CMP removes unnecessary metal from the top surface and planarizes it.
  • a pillar 571A is formed by copper 565A, in which copper is further stacked on top of copper 565A' by electroless plating, and seed metal 564A.
  • a protective film 48 is formed in a region other than the pillar 571A, the upper surfaces of the pillar 571A and the protective film 48 are planarized by CMP.
  • the protective film 48 may be formed after adding more layers. Copper may be added by electroless plating or by a semi-additive method.
  • the logic board 12 including the capacitors 51N and 51P according to the first modification of the twelfth configuration example shown in FIG. 58 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • FIG. 69 is a cross-sectional view showing the detailed structure of a second modified example of the capacitor 51N according to the twelfth configuration example.
  • FIG. 69 parts corresponding to those in the first modification shown in FIG. 58 are given the same reference numerals, and the description of those parts will be omitted as appropriate, and the different parts will be described.
  • the second modification shown in FIG. 69 has a configuration including both a capacitor 51N having a ring capacitor configuration shown in FIG. This is common to the first modified example shown in FIG. 58 in this respect.
  • the difference from the first modification shown in FIG. 58 is that a part of the high dielectric constant film 573 is replaced with a third interlayer insulating film 831. That is, in the first modified example shown in FIG. It was formed over the entire surface above the silicon substrate 31, including above the second rewiring 44D and the second interlayer insulating film 43.
  • the high dielectric film 573 is formed between the pillar 571A and the ring wiring 572R, which are the regions forming the capacitor 51N, and between the second rewiring 44D and the ring wiring.
  • a third interlayer insulating film 831 is formed only between the wiring 572R and the second rewiring 44D and the second interlayer insulating film 43.
  • the third interlayer insulating film 831 can be made of the same type of material as the second interlayer insulating film 43.
  • the third interlayer insulating film 831 and the second interlayer insulating film 43 may be formed of the same material or different materials.
  • the capacitor 51M according to the twelfth configuration example can be used together with the capacitor 51P composed of a planar capacitor and a cylinder capacitor. This allows the capacitance to be further increased, thereby enabling higher-speed transmission.
  • FIG. 70 shows the same state as FIG. 62 of the first modification.
  • a third interlayer insulating film 831 is formed on the upper surfaces of the second rewiring 44D and the second interlayer insulating film 43.
  • the third interlayer insulating film 831 can be, for example, a SiO2 film, a SiN film, a SiON film, or the like formed using CVD, ALD, or the like.
  • the third interlayer insulating film 831 in the region 841 where the capacitor 51N is formed on the second rewiring 44D is removed by dry etching until the second rewiring 44D is exposed.
  • the high dielectric film 573 can be, for example, a tantalum oxide film, an aluminum oxide film, a hafnium oxide film, a titanium oxide film, a zirconium oxide film, a niobium oxide film, a silicon nitride film, or a stack of two or more of these films. It may also be a membrane.
  • the high dielectric film 573 can be formed using, for example, CVD, ALD, sputtering, or the like.
  • the high dielectric film 573 in the region 842 that will become the pillar 571A is removed by dry etching until the second rewiring 44D is exposed.
  • the high dielectric film 573 in the region 843 that will become the ring wiring 572R around the region 842 that will become the pillar 571A is removed by dry etching.
  • the high dielectric film 573 is removed until the second rewiring 44D is exposed, but for the region 843 that will become the ring wiring 572R, the high dielectric film 573 is removed on the second rewiring 44D.
  • Body membrane 573 is removed so as to remain at a predetermined thickness.
  • the high dielectric film 573 remaining in the state shown in FIG. 74 finally becomes an insulating film between the pillar 571A of the capacitor 51N and the ring wiring 572R.
  • a pillar 571A consisting of a seed metal 564A consisting of a barrier metal and a Cu seed film and a copper 565A' is formed in the region 842, and a pillar 571A consisting of a barrier metal and a Cu seed film is formed in the region 842.
  • a ring wiring 572R made of seed metal 566A and copper 567A is formed in region 843.
  • Ta, TaN, Ti, TiN, Ru, etc. can be used as the material of the barrier metal.
  • the barrier metal and the Cu seed film are formed, for example, by sputtering, and the copper is buried by electrolytic plating. After filling the copper, CMP removes unnecessary metal from the top surface and planarizes it.
  • the step of forming a pillar 571A by adding copper on top of the copper 565A' after FIG. 75 and forming the protective film 48 in the area other than the pillar 571A is the step explained in FIG. 56 and FIG. 57 described above, or , and are the same as the steps explained in FIGS. 67 and 68, and will therefore be omitted.
  • the logic board 12 including the capacitors 51N and 51P according to the second modification of the twelfth configuration example shown in FIG. 69 is manufactured.
  • the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • FIG. 76 is a sectional view showing the detailed structure of a third modification of the capacitor 51N according to the twelfth configuration example.
  • FIG. 76 parts corresponding to those in the first modification shown in FIG. 58 are given the same reference numerals, and the description of those parts will be omitted as appropriate, and the different parts will be described.
  • the third modification shown in FIG. 76 has a configuration including both a capacitor 51N having a ring capacitor configuration shown in FIG. This is common to the first modification shown in FIG. 58 in this respect.
  • the difference from the first modification example shown in FIG. This is the point that
  • the high dielectric constant film 851 can be made of the same material as the high dielectric constant film 161 or the high dielectric constant film 573. It may be formed of the same material as the high dielectric film 161 or the high dielectric film 573, or may be formed of a different material.
  • the capacitor 51N and the capacitor 51P are formed in different regions in plan view, but in the third modification shown in FIG. 76, they are formed in regions that partially overlap in plan view. It is formed. This is because the capacitor 51N can be formed at any position on the second rewiring 44D, and only needs to be electrically connected to the second rewiring 44D.
  • the capacitor 51M according to the twelfth configuration example can be used together with the capacitor 51P composed of a planar capacitor and a cylinder capacitor. This allows the capacitance to be further increased, thereby enabling higher-speed transmission.
  • the steps up to forming the first rewiring 42D connected to the internal electrode 33E on the back side (upper side in FIG. 77) of the silicon substrate 31 and inside the through hole 45D are as described above. It is created in the same manner as the second modified example.
  • the high dielectric film 851A is formed on the entire surface above the silicon substrate 31 including the upper surface of the first rewiring 42D
  • the high dielectric constant film is formed in the region 861 where the second rewiring 44D and the first rewiring 42D are connected. 851A is removed by etching.
  • the high dielectric constant film 851A is formed to have the same thickness as the high dielectric constant film 161 of the second modification.
  • a second rewiring 44D is formed in the region 861 where the first rewiring 42D is exposed and in a predetermined region on the high dielectric film 851A.
  • the second rewiring 44D is composed of a seed metal 801A' which is a stacked layer of a barrier metal and a Cu seed film, and a Cu wiring 803A.
  • a high dielectric film 851B of the first modified example is formed on the upper surfaces of the second rewiring 44D and the high dielectric film 851A using CVD, ALD, sputtering, etc. It is formed to have the same thickness as the body membrane 573.
  • the thick high dielectric constant film 851B and the high dielectric constant film 851A forming the insulating film of the capacitor 51P constitute the high dielectric constant film 851 in FIG.
  • a capacitor 51N having a ring capacitor configuration and a protective film 48 are formed.
  • the method of forming the capacitor 51N and the protective film 48 is the same as that of the twelfth configuration example and the first and second modified examples described above, so the explanation thereof will be omitted.
  • the first modification example shown in FIG. 58, the second modification example shown in FIG. 69, and the third modification example shown in FIG. It is common in that it includes both a capacitor 51P consisting of a combination of.
  • the difference is that in the first modified example of FIG. In the second modified example of FIG. 69, it includes two layers of a film 573, and in the third modified example of FIG. This point includes a film 851.
  • the first modification example simplifies the manufacturing process because it is not necessary to limit the high dielectric constant film 573 to a part of the area of the capacitor 51N having a ring capacitor configuration and other areas in a plan view. Manufacturing costs can be suppressed.
  • the second modification it is necessary to separately form the high dielectric film 573 and the third interlayer insulating film 831 in the region of the capacitor 51N having a ring capacitor configuration and in the other regions.
  • the high dielectric constant film 573 By minimizing the area of the high dielectric constant film 573, warpage of the entire chip due to the high dielectric constant film can be suppressed, and reliability can be improved.
  • the third modification is a modification of the arrangement of the capacitor 51N having a ring capacitor configuration.
  • the high dielectric constant film 851 is not divided into the capacitor 51N region and other regions as in the first modification, it may be divided as in the second modification.
  • FIG. 81 is a sectional view of a solid-state imaging device 1 according to the thirteenth embodiment.
  • the solid-state imaging device 1 shown in FIG. 81 is a chip-sized package type CMOS solid-state imaging device configured by stacking a sensor board 11 and a logic board 12.
  • the sensor board 11 and the logic board 12 are joined at a plane indicated by a chain line.
  • the sensor board 11 is shown to be placed on the lower side and the logic board 12 is placed on the upper side, and the vertical orientation of the solid-state imaging device 1 is opposite to that in FIG.
  • a pillar (land) 531 which is an external connection terminal in place of the solder bump 47, is formed on the back side of the solid-state imaging device 1, which is the upper side in FIG.
  • the configuration of the sensor board 11 is the same as that in FIG. 1, so its description will be omitted.
  • the interlayer insulating film 25, the bonding resin 26, and the transparent substrate 27 of the sensor substrate 11 may be omitted.
  • the logic board 12 has a capacitor 51P that is a combination of a planar capacitor and a cylindrical capacitor shown in FIG.
  • the capacitor 51P is composed of a first rewiring 42D, a second rewiring 44D, and a high dielectric film 901 between them.
  • the first rewiring 42D is composed of a seed metal 561A' which is a stack of a barrier metal 561A and a Cu seed film 562A, and a Cu wiring 563A.
  • the first rewiring 42D is formed on the back side (upper side in FIG. 81) of the silicon substrate 31, and on the side (inner peripheral surface) and bottom of the through hole 45G on the right side in FIG. It is connected to the internal electrode 33G.
  • the high dielectric film 901 is assumed to be a high dielectric film having a relative dielectric constant higher than that of the SiO2 film, for example, but it may also be a SiO2 film.
  • the material of the high dielectric constant film 901 is the same as that of the high dielectric constant films 161 and 573 of the twelfth configuration example shown in FIG. 58 described above.
  • the high dielectric constant film 901 is formed on the entire back surface side of the silicon substrate 31 similarly to the high dielectric constant film 161 of the twelfth configuration example.
  • the high dielectric constant film 901 is formed on the upper surface of the first rewiring 42D, and in the region where the first rewiring 42D is not formed, the high dielectric film 901 is formed on the top surface of the first rewiring 42D. is formed on the upper surface of the interlayer insulating film 41.
  • a second interlayer insulating film 43 is formed on the high dielectric film 901 in areas other than the planar capacitor region of the capacitor 51P.
  • the second rewiring 44D is composed of a seed metal 801A' which is a stacked layer of a barrier metal and a Cu seed film, and a Cu wiring 803A.
  • a pillar 531 is formed and exposed in a part of the upper surface of the second rewiring 44D, and the other region is covered with a protective film 48.
  • the pillar 531 is composed of a seed metal 525 made of a barrier metal and a Cu seed film for preventing diffusion of metal material, and copper (Cu) 526 embedded inside the seed metal 525.
  • the barrier metal material tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), ruthenium (Ru), and their nitride films (e.g., TaN, TiN), carbide films, etc. are used. be able to.
  • copper (Cu) 526 it may be formed using a metal material such as tungsten (W), aluminum (Al), gold (Au), silver (Ag), or nickel (Ni).
  • the first rewiring 42D formed on the side surface and bottom of the left through hole 45F is connected to the internal electrode 33F under the through hole 45F.
  • the first rewiring 42D connects the front side and the back side of the silicon substrate 31, and is also connected to the pillar 531 via the second rewiring 44D, connecting the pillar 531 and the internal electrode 33F. electrically connected.
  • the internal electrode 33F under the through hole 45F on the left side has a multilayer wiring structure shown in FIG. 82, for example.
  • FIG. 82 is a cross-sectional view showing a first configuration example of the internal electrode 33F in FIG. 81, and is an enlarged cross-sectional view of the vicinity of the internal electrode 33F.
  • the multilayer wiring layer 32 in FIG. 81 is composed of a plurality of metal wiring layers 911 and an interlayer insulating film 34 between them.
  • the internal electrode 33F is formed by forming lattice pattern wirings D1 to D5 in the substrate depth direction (vertical direction in FIG. 82) between the metal wiring layer 911 closest to the silicon substrate 31 in the multilayer wiring layer 32 and the silicon substrate 31. It has a multilayer wiring structure in which layers are stacked and the upper and lower layers are connected by contact wiring 912.
  • Each of the lattice pattern wirings D1 to D5 has a lattice pattern shape, as shown in the plan view of FIG. They are arranged so that their positions are staggered (shifted alternately).
  • FIG. 83 is a diagram showing the relationship between the lattice pattern wiring D1 and the lattice pattern wiring D2 among the lattice pattern wirings D1 to D5.
  • the openings of the lattice pattern wiring D3 and D5 are arranged at the same position as the lattice pattern wiring D1, and the opening of the lattice pattern wiring D4 is arranged at the same position as the lattice pattern wiring D2.
  • the upper surface (first surface) of the lattice pattern wiring D1 closest to the silicon substrate 31 is connected to the first rewiring 42D (seed metal 561A' and the Cu wiring 563A), the internal electrode 33F and the first rewiring 42D are electrically connected.
  • a first interlayer insulating film 41 that electrically isolates the silicon substrate 31 and the first rewiring 42D is formed on the side surface of the through hole 45F.
  • An STI (Shallow Trench Isolation) 921 is formed between the silicon substrate 31 and the internal electrode 33F around the planar region connected to the first rewiring 42D, so that they are electrically isolated.
  • the internal electrode 33F is configured with a multilayer wiring structure in which a plurality of lattice pattern wirings Dx are arranged so that the positions of the openings are alternated. Thereby, the internal electrode 33F can be connected to the first rewiring 42D with a low resistance.
  • FIG. 84 is a cross-sectional view showing a second configuration example of the internal electrode 33F in FIG. 81, and is an enlarged cross-sectional view of the vicinity of the internal electrode 33F.
  • the first rewiring 42D passes through the opening of the lattice pattern wiring D1 and is embedded up to the top surface of the lattice pattern wiring D2, so that the bottom of the first rewiring 42D is formed in an uneven shape.
  • the depth 922 of the convex portion is, for example, approximately 200 nm, compared to the case where the bottom of the first rewiring 42D in the first configuration example is planar.
  • the first rewiring 42D is connected to the top surface of the lattice pattern wiring D1, the side surface of the opening, and the top surface of the lattice pattern wiring D2, thereby increasing the connection area between the internal electrode 33F and the first rewiring 42D. Can be done.
  • FIG. 85 is a sectional view showing a first configuration example of the internal electrode 33G on the right side of FIG. 81 to which the first rewiring 42D of the capacitor 51P including a cylindrical capacitor is connected, and is an enlarged sectional view of the vicinity of the internal electrode 33G. It is.
  • the internal electrodes 33G of the first configuration example shown in FIG. 85 are arranged between the lattice pattern wirings D1 to D5 and the vertically adjacent lattice pattern wirings Dx, similar to the second configuration example of the internal electrodes 33F shown in FIG. 84. are connected by a contact wiring 912, and are connected to a metal wiring layer 911 in the multilayer wiring layer 32.
  • the first rewiring 42D is composed of a seed metal 561A' and a Cu wiring 563A as shown in FIG. 81, but is expressed as one layer in FIG. 85.
  • a high dielectric constant film 901 is formed on the top surface of the first rewiring 42D, and a second rewiring 44D composed of a seed metal 801A' and a Cu wiring 803A is formed on the top surface of the high dielectric constant film 901. It is formed.
  • the second rewiring 44D, the high dielectric constant film 901, and the first rewiring 42D are formed into an uneven shape by being embedded through the opening of the lattice pattern wiring D1 to the upper surface of the lattice pattern wiring D2. ing.
  • the second rewiring 44D, the high dielectric constant film 901, and the first rewiring 42D dug below the upper surface of the lattice pattern wiring D1 are hereinafter referred to as a cylinder capacitor convex portion 941 of the capacitor 51P.
  • the first rewiring 42D is connected to the top surface of the lattice pattern wiring D1, the side surface of the opening, and the top surface of the lattice pattern wiring D2.
  • FIG. 86 shows a plan view of the cross-sectional view of FIG. 85 taken along a plane passing through the lattice pattern wiring D1.
  • the internal electrode 33G in the first configuration example By configuring the internal electrode 33G in the first configuration example with a multilayer wiring structure, the connection area between the capacitor 51P, which is a combination of a planar capacitor and a cylindrical capacitor, and the first rewiring 42D is increased, and the resistance is reduced. can be realized.
  • FIG. 87 is a cross-sectional view showing a second configuration example of the internal electrode 33G on the right side of FIG. 81 to which the first rewiring 42D of the capacitor 51P is connected, and is an enlarged cross-sectional view of the vicinity of the internal electrode 33G.
  • the openings were arranged so that their positions were staggered (shifted alternately).
  • the cylinder capacitor convex portion 941 of the capacitor 51P was embedded through the opening of the lattice pattern wiring D1 to the upper surface of the lattice pattern wiring D2.
  • the positions of the openings of all the grid pattern wirings D1 to D5 match and overlap when viewed in plan. It is arranged like this.
  • the cylinder capacitor convex portion 941 of the capacitor 51P passes through all the openings of the lattice pattern wirings D1 to D5 and is embedded up to the upper surface of the metal wiring layer 911.
  • the first rewiring 42D is connected to the top surface of the lattice pattern wiring D1, the side surfaces of the openings of the lattice pattern wirings D1 to D5, and the top surface of the metal wiring layer 911.
  • the depth 923 of the cylinder capacitor convex portion 941 is, for example, approximately 0.1 to 10 ⁇ m, compared to the case where the bottom of the first rewiring 42D is flat.
  • the internal electrode 33G in the second configuration example By configuring the internal electrode 33G in the second configuration example with a multilayer wiring structure, the connection area between the capacitor 51P, which is a combination of a planar capacitor and a cylindrical capacitor, and the first rewiring 42D is increased, and the resistance is reduced. can be realized.
  • FIG. 88 is a cross-sectional view showing a third configuration example of the internal electrode 33G on the right side of FIG. 81 to which the first rewiring 42D of the capacitor 51P is connected, and is an enlarged cross-sectional view of the vicinity of the internal electrode 33G.
  • the internal electrode 33G of the third configuration example shown in FIG. 88 has the same structure as the structure in which the grid pattern wirings D1 to D5 shown in FIG. 85 are arranged alternately, and the structure in which the grid pattern wirings D1 to D5 shown in FIG.
  • This is a structure that combines structures placed at different positions. That is, the lattice pattern wirings D1 to D3 are arranged so that the openings of the lattice pattern wirings Dx are at the same position, and the lattice pattern wirings D4 and D5 are arranged so that the openings of the lattice pattern wirings Dx are staggered. ing.
  • the lattice pattern wiring D5 has the same arrangement as the lattice pattern wirings D1 to D3 in plan view.
  • the cylinder capacitor convex portion 941 of the capacitor 51P passes through the openings of the lattice pattern wirings D1 to D3 and is embedded up to the upper surface of the lattice pattern wiring D4.
  • the first rewiring 42D is connected to the top surface of the lattice pattern wiring D1, the side surfaces of the openings of the lattice pattern wiring D1 to D3, and the top surface of the lattice pattern wiring D4.
  • the multilayer wiring structure having the lattice pattern wirings D1 to D5 can be extended to any desired depth.
  • the cylinder capacitor protrusion 941 of the capacitor 51P can be embedded.
  • FIG. 88 is an example in which the patterns of the grid pattern wiring D1 to D3 are arranged at the same position, and the cylinder capacitor convex portion 941 of the capacitor 51P is buried up to the upper surface of the grid pattern wiring D4. It goes without saying that a configuration in which the wiring is buried up to the upper surface of D3 or a configuration in which it is buried up to the upper surface of the grid pattern wiring D5 is also possible.
  • the internal electrode 33G in the third configuration example By configuring the internal electrode 33G in the third configuration example with a multilayer wiring structure, the connection area between the capacitor 51P, which is a combination of a planar capacitor and a cylindrical capacitor, and the first rewiring 42D is increased, and the resistance is reduced. can be realized.
  • FIG. 89 is a sectional view showing a fourth configuration example of the internal electrode 33G on the right side of FIG. 81 to which the first rewiring 42D of the capacitor 51P is connected, and is an enlarged sectional view of the vicinity of the internal electrode 33G.
  • the capacitor 51P has a plurality of cylinder capacitor projections 941 having different diameters and depths
  • the internal electrode 33G of the fourth configuration example shown in FIG. 89 has a plurality of cylinder capacitor projections 941 having different diameters and depths. It has a structure in which electrical connections are made at multiple depth positions.
  • the capacitor 51P includes a first cylinder capacitor convex portion 941A having a first diameter and depth, and a second cylinder capacitor having a second diameter and depth different from the first diameter and depth. It has a convex portion 941B.
  • the diameter of the first cylinder capacitor projection 941A is larger than the diameter of the second cylinder capacitor projection 941B, and the depth of the first cylinder capacitor projection 941A is shallower than the depth of the second cylinder capacitor projection 941B.
  • the first cylinder capacitor convex portion 941A is embedded through the openings of the grid pattern wiring D1 to D3 to the upper surface of the grid pattern wiring D4.
  • the first rewiring 42D of the first cylinder capacitor convex portion 941A is connected to the top surface of the lattice pattern wiring D1, the side surfaces of the openings of the lattice pattern wirings D1 to D3, and the top surface of the lattice pattern wiring D4.
  • the second cylinder capacitor convex portion 941B is embedded up to the upper surface of the metal wiring layer 911 through the openings of the grid pattern wirings D1 to D5.
  • the first rewiring 42D of the second cylinder capacitor convex portion 941B is connected to the top surface of the lattice pattern wiring D1, the side surfaces of the openings of the lattice pattern wirings D1 to D5, and the top surface of the metal wiring layer 911.
  • FIG. 90 shows a plan view of the internal electrode 33G of FIG. 89 viewed from a plane passing through the lattice pattern wiring D1.
  • the first cylinder capacitor protrusion 941A is formed in a rectangular planar shape
  • the second cylinder capacitor protrusion 941B is formed in a circular planar shape.
  • the first cylinder capacitor projections 941A and the second cylinder capacitor projections 941B can be arranged alternately, for example, as shown in FIG. 90.
  • the first cylinder capacitor projections 941A and the second cylinder capacitor projections 941B do not necessarily have to be arranged alternately, but may be arranged randomly, or the first cylinder capacitor projections 941A and the second cylinder capacitor projections 941B
  • the ratio of the number of cylinder capacitor convex portions 941B is also arbitrary.
  • the capacitor 51P has a plurality of cylinder capacitor protrusions 941 (941A, 941B) having different diameters, depths, and planar shapes
  • the internal electrode 33G of the fourth configuration example has a plurality of cylinder capacitor protrusions.
  • a multilayer wiring structure electrically connected to the portion 941 at a predetermined depth can be used.
  • the internal electrodes 33G according to the first to fourth configuration examples can increase the connection area with the first rewiring 42D of the capacitor 51P, and can realize low resistance.
  • FIG. 91 is a cross-sectional view of a cylindrical MIM capacitor.
  • FIG. 91 parts corresponding to those in FIG. 87 described above are designated by the same reference numerals, and explanations of those parts will be omitted as appropriate.
  • FIG. 91 is a cross-sectional view of a cylindrical MIM capacitor in which the planar capacitor formed on the silicon substrate 31 is omitted, of the capacitor 51P configured by a combination of a planar capacitor and a cylinder capacitor.
  • the first rewiring 42D is connected to the first electrode (OUT electrode) 961A on the silicon substrate 31, and the second rewiring 44D is connected to the second electrode (IN electrode) 961B on the silicon substrate 31. has been done.
  • FIG. 92 is a simplified conceptual diagram of the cylindrical MIM capacitor shown in FIG. 91.
  • the cylinder type MIM capacitor in FIG. 91 has an MIM structure of a first rewiring 42D, a high dielectric film (insulating film) 901, and a second rewiring 44D.
  • the first electrode (OUT electrode) 961A is an extraction electrode for the first rewiring 42D formed outside the through hole 45G with the high dielectric film 901 in between
  • the second electrode (IN electrode) 961B is , which are the lead-out electrodes of the second rewiring 44D formed inside the through hole 45G with the high dielectric film 901 in between.
  • the cylinder type MIM capacitor in FIG. 91 has a structure in which the cylinder capacitor convex portion 941 is embedded until it reaches the upper surface of the metal wiring layer 911 through all the openings of the lattice pattern wirings D1 to D5, as in FIG. 87. has.
  • the first electrode 961A is connected to the first rewiring 42D on the upper surface of the silicon substrate 31 via the seed metal 962A
  • the second electrode 961B is connected to the second rewiring 42D on the upper surface of the silicon substrate 31 via the seed metal 962B. Connected to wiring 44D.
  • the area other than the connection point between the first electrode 961A and the first rewiring 42D and the connection point between the second electrode 961B and the second rewiring 44D is formed using a solder resist made of an organic material, for example. It is covered with a protective film 963.
  • a through hole 45G is formed from the back side opposite to the front side of the silicon substrate 31 on which the internal electrode 33G of the multilayer wiring structure is formed.
  • the interlayer insulating film 34 at the openings of the lattice pattern wirings D1 to D5 of the internal electrode 33G of the multilayer wiring structure is also etched until the metal wiring layer 911 is exposed as part of the through hole 45G. Further, trenches 1001A and 1001B dug to a predetermined depth are formed outside the through hole 45G.
  • the trench 1001A is a region that becomes a connection point between the first electrode 961A and the first rewiring 42D
  • the trench 1001B is a region that becomes a connection point between the second electrode 961B and the second rewiring 44D. be.
  • a first interlayer insulating film 41, a first rewiring 42D, and a high dielectric film 901 are sequentially formed in the formed through holes 45G and trenches 1001 (1001A, 1001B).
  • Ru The first interlayer insulating film 41 is formed on the entire surface including the through hole 45G and the trench 1001 using, for example, CVD, and then etched so as to leave the side and top surfaces of the STI 921 and the side and top surfaces of the silicon substrate 31. It is formed by The first rewiring 42D and the high dielectric film 901 are similarly patterned on the side and bottom of the through hole 45G (including inside the internal electrode 33G). As shown in FIG.
  • the first rewiring 42D and the high dielectric constant film 901 are formed up to the inside of the trench 1001A on the first electrode 961A side, but are not formed on the trench 1001B on the second electrode 961B side. Not done.
  • the first rewiring 42D and the high dielectric film 901 extend up to the side surface of the through hole 45G, and are insulated by the first interlayer insulating film 41. Inside the trench 1001A on the first electrode 961A side, a portion remains where the first rewiring 42D and the high dielectric constant film 901 are not formed.
  • a seed metal 801A' and a Cu wiring 803A are formed on the upper layer of the high dielectric constant film 901.
  • the seed metal 801A' can be formed by, for example, sputtering, and the Cu wiring 803A can be formed by, for example, electrolytic plating until a predetermined film thickness is reached on the silicon substrate 31.
  • a cylinder capacitor convex portion 941 is formed by embedding the seed metal 801A' and the Cu wiring 803A in the openings of the lattice pattern wirings D1 to D5 in the internal electrode 33G.
  • the entire back surface side of the silicon substrate 31 is removed by CMP to a level where the high dielectric constant film 901 formed in the trench 1001A on the first electrode 961A side is removed. Flattened.
  • the first rewiring 42D is exposed in the trench 1001A on the first electrode 961A side
  • the seed metal 801A' of the second rewiring 44D is exposed in the trench 1001B on the second electrode 961B side. state.
  • a first electrode 961A and a first rewiring 42D are formed.
  • a region 1002A serving as a connection point between the second electrode 961B and the second rewiring 44D and a region 1002B serving as a connection point between the second electrode 961B and the second rewiring 44D are opened.
  • a seed metal 962 is formed on the opened regions 1002A and 1002B and the upper surface of the protective film 963 by, for example, sputtering.
  • a first electrode 961A and a second electrode 961B are formed. Specifically, after the photoresist 1003 is patterned by lithography so that the regions where the first electrode 961A and the second electrode 961B are to be formed are opened, Cu is deposited on the opened regions by, for example, electrolytic plating. By stacking them up, a first electrode 961A and a second electrode 961B are formed.
  • the photoresist 1003 and seed metal 962 formed in areas other than the first electrode 961A and second electrode 961B are removed by wet etching or the like.
  • the cylindrical MIM capacitor shown in is completed.
  • the cylindrical MIM capacitor shown in FIG. 91 can be manufactured as described above.
  • FIG. 100 is a cross-sectional view of a cylindrical MIM two-layer capacitor in which cylindrical MIMs are multilayered into two layers.
  • FIG. 100 parts corresponding to the cylindrical MIM capacitor shown in FIG. 91 are designated by the same reference numerals, and explanations of those parts will be omitted as appropriate.
  • the cylindrical MIM two-layer capacitor in FIG. 101 As shown in the simplified conceptual diagram of FIG. 101, the cylindrical MIM two-layer capacitor in FIG. , a high dielectric constant film 1022 as a second insulating film, and a third rewiring 1013 are laminated in that order to form a two-layer MIM structure.
  • the first rewiring 1011 and the third rewiring 1013 are connected to the first electrode (OUT electrode) 961A, and the second rewiring 1012 is connected to the second electrode (IN electrode) 961B. .
  • the cylinder type MIM capacitor connects the odd number of rewirings (first rewiring 1011, third rewiring 1013) to the first electrode 961A, and connects the even number of rewirings (second rewiring 1012) to the first electrode 961A. ) to the second electrode 961B
  • the MIM structure can be multilayered. It is also possible to have an MIM structure with three or more layers.
  • the cylinder type MIM two-layer capacitor is buried until the cylinder capacitor convex portion 941 passes through all the openings of the grid pattern wiring D1 to D5 and reaches the upper surface of the metal wiring layer 911, as in FIG. 87. It has a unique structure.
  • the first electrode 961A is connected to the first rewiring 1011 and the buried Cu 1014 via the seed metal 962A on the upper surface of the silicon substrate 31, and the buried Cu 1014 is connected to the third rewiring 1013.
  • the second electrode 961B is connected to the second rewiring 1012 on the upper surface of the silicon substrate 31 via a seed metal 962B.
  • the area other than the connection point between the first electrode 961A, the first rewiring 1011 and the embedded Cu 1014, and the connection point between the second electrode 961B and the second rewiring 1012 is covered with a solder resist made of an organic material, for example. It is covered with a protective film 963 using.
  • the embedded Cu 1014 is piled up on the silicon substrate 31 until it reaches a predetermined thickness. Electrolytic plating may be performed using the third rewiring 1013 as a seed metal.
  • the first rewiring 1011, the high dielectric film 1021, the second rewiring 1012, the high dielectric film 1022, the third rewiring 1013, and the embedded Cu 1014 form the openings of the lattice pattern wiring D1 to D5 in the internal electrode 33G.
  • a cylinder capacitor convex portion 941 is formed by being embedded in the cylinder capacitor convex portion 941.
  • the entire back surface side of the silicon substrate 31 is removed by CMP to a level where the high dielectric constant film 1021 formed in the trench 1041A on the first electrode 961A side is removed. Flattened. As a result, the first rewiring 1011 is exposed in the trench 1041A on the first electrode 961A side, and the second rewiring 1012 is exposed in the trench 1041B on the second electrode 961B side.
  • a first electrode 961A and a first rewiring 1011 are formed.
  • a region 1042A is a connection point between the first electrode 961A and the embedded Cu 1014
  • a region 1042B is a connection point between the second electrode 961B and the second rewiring 1012. It is opened.
  • a seed metal 962 is deposited on the opened regions 1042A, 1042B, and 1042C and on the upper surface of the protective film 963, for example, by sputtering.
  • a first electrode 961A and a second electrode 961B are formed. Specifically, after the photoresist 1043 is patterned by a lithography method so that the regions where the first electrode 961A and the second electrode 961B are to be formed are opened, Cu is deposited on the opened regions by, for example, electrolytic plating. By stacking them up, a first electrode 961A and a second electrode 961B are formed.
  • the photoresist 1043 and seed metal 962 formed in areas other than the first electrode 961A and second electrode 961B are removed by wet etching or the like.
  • the cylindrical MIM two-layer capacitor shown in is completed.
  • the cylindrical MIM two-layer capacitor shown in FIG. 100 can be manufactured as described above.
  • the cylinder type MIM capacitor was applied to the back-illuminated solid-state imaging device 1 configured by stacking the sensor board 11 and the logic board 12.
  • the cylinder type MIM capacitor The present invention can also be applied to a solid-state imaging device 1 using one silicon substrate (single semiconductor substrate) 31. Further, the present invention can also be applied to a front-illuminated solid-state imaging device 1 that photoelectrically converts light incident from the front surface side of a silicon substrate 31 on which a multilayer wiring layer 32 is formed.
  • FIG. 108 is a cross-sectional view showing an example in which a cylinder-type MIM capacitor is applied to a single-plate front-illuminated solid-state imaging device 1.
  • the solid-state imaging device 1 in FIG. 108 is a single-plate, front-illuminated solid-state imaging device that has a multilayer wiring layer 32, a color filter 401, an on-chip lens 28, etc. on the front surface side of a single silicon substrate 31. .
  • the cylindrical MIM capacitor 1081 has a MIM structure including a first rewiring 1061, a high dielectric film 1062, a second rewiring 1063, and embedded Cu 1064.
  • the cylindrical MIM capacitor 1081 has a cylindrical capacitor convex portion 1082 embedded through the opening of the STI 921 to the metal wiring layer 1091 of the internal electrode 33.
  • the cylinder capacitor convex portion 1082 can be formed by making the pattern shape of the STI 921 into a grid-like pattern shape similar to the above-described grid pattern wiring Dx.
  • FIG. 109 is a cross-sectional view of the solid-state imaging device 1 according to the fourteenth embodiment.
  • the solid-state imaging device 1 shown in FIG. 109 is a chip-sized package type CMOS solid-state imaging device configured by stacking a sensor board 11 and a logic board 12.
  • the sensor board 11 and the logic board 12 are joined at a plane indicated by a chain line.
  • the sensor board 11 is shown as being disposed on the lower side and the logic board 12 is disposed on the upper side, and the vertical orientation of the solid-state imaging device 1 is opposite to that in FIG. Pillars (lands) 1143 (1143H, 1143J), which are external connection terminals in place of the solder bumps 47, are formed on the back side of the solid-state imaging device 1, which is the upper side in FIG.
  • the configuration of the sensor board 11 is the same as that in FIG. 1, so its description will be omitted.
  • the interlayer insulating film 25, the bonding resin 26, and the transparent substrate 27 of the sensor substrate 11 may be omitted.
  • the logic board 12 has a semiconductor substrate 1110 using, for example, silicon (Si) as a semiconductor.
  • the semiconductor substrate 1110 may be a substrate using a compound semiconductor such as InGaP, InAlP, InGaAs, InAlAs, etc., but in this embodiment, the description will be made assuming that the semiconductor substrate 1110 is a silicon substrate 1110 in accordance with the other configuration examples described above.
  • a multilayer wiring layer 32 is formed on the first surface side (sensor substrate 11 side) of the silicon substrate 1110, which is the lower side.
  • a first interlayer insulating film 41 On the second surface side opposite to the first surface side of the silicon substrate 1110 on which the multilayer wiring layer 32 is formed, from the side closest to the silicon substrate 1110, a first interlayer insulating film 41, a second interlayer insulating film 1111, A first rewiring 42 (42H, 42J), a third interlayer insulating film 1112, and a protective film 1113 are formed.
  • the first rewiring 42 and the third interlayer insulating film 1112 are formed in the same layer, and the third interlayer insulating film 1112 is formed in a region where the first rewiring 42 is not formed.
  • Pillars 1143 (1143H, 1143J) are connected to the first rewiring 42, and the back surface of the solid-state imaging device 1 in an area where the pillars 1143 are not formed is covered with a protective film 1113.
  • the first surface side of the silicon substrate 1110 on which the multilayer wiring layer 32 is formed corresponds to the front surface side of the silicon substrate 1110
  • the second surface side on which the two layers of interlayer insulating film and rewiring are formed corresponds to the front surface side of the silicon substrate 1110. Corresponds to the back side.
  • the materials for the second interlayer insulating film 1111 and the third interlayer insulating film 1112 include the same materials as the second interlayer insulating film 43 described above, such as SiO2 film, Low-k film, SiOC film, SiN film, A SiON film or the like can be used.
  • the protective film 1113 can be made of the same material as the protective film 48 described above, such as a solder resist that is an organic material.
  • Two internal electrodes 33H and 33J are formed in predetermined regions of the multilayer wiring layer 32 of the silicon substrate 1110. Through holes 45H and 45J are formed in the silicon substrate 1110 at positions corresponding to internal electrodes 33H and 33J, respectively.
  • a first interlayer insulating film 41 is formed on the side surface (inner peripheral surface) of the through hole 45H formed at the position corresponding to the internal electrode 33H and on the back surface side of the silicon substrate 1110.
  • the first interlayer insulating film 41 electrically isolates the first rewiring 42H and the silicon substrate 1110.
  • the first rewiring 42H is formed on the back side of the silicon substrate 1110 and the side surface (inner peripheral surface) of the through hole 45H, and is connected to the internal electrode 33H formed on the multilayer wiring layer 32 on the front side. It is connected.
  • a pillar 1143H is formed on a part of the upper surface of the first rewiring 42H.
  • the first rewiring 42H is composed of, for example, a seed metal 1131H consisting of a barrier metal and a Cu seed film, and a Cu wiring 1132H.
  • a seed metal 1131H consisting of a barrier metal and a Cu seed film
  • a Cu wiring 1132H As the material of the barrier metal, tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), and their nitride films, carbide films, etc. can be used.
  • a first interlayer insulating film 41 is formed on the side surface (inner peripheral surface) of the through hole 45J formed at the position corresponding to the internal electrode 33J and on the back surface side of the silicon substrate 1110.
  • the first interlayer insulating film 41 electrically isolates the first rewiring 42J and the silicon substrate 1110.
  • the first rewiring 42J is formed on the back side of the silicon substrate 1110 and the side surface (inner peripheral surface) of the through hole 45J, and is connected to the internal electrode 33J formed on the multilayer wiring layer 32 on the front side. It is connected. Further, a pillar 1143J is formed on a part of the upper surface of the first rewiring 42J.
  • the first rewiring 42J includes, for example, a seed metal 1131J made of a barrier metal and a Cu seed film, and a Cu wiring 1132J. The material of the barrier metal is the same as above.
  • a capacitor 51Q is formed between pillars 1143H and 1143J. Different potentials are supplied to the pillar 1143H and the pillar 1143J. This allows the capacitor 51Q to have a capacitance. The detailed structure of capacitor 51Q will be described with reference to FIG. 110.
  • FIG. 110 is a capacitor 51 included in the solid-state imaging device 1 of the fourteenth embodiment, and is an enlarged view showing the detailed structure of the capacitor 51Q according to the fourteenth configuration example.
  • 110A shows a plan view
  • FIG. 110B shows a sectional view.
  • the capacitor 51Q is formed in a trench 1231 on the back side of the silicon substrate 1110 where the first rewirings 42H and 42J are formed.
  • the trench 1231 has side surfaces that are sloped so that the planar area of the upper portion, which is equal to the interface of the silicon substrate 1110, is large, and the planar area of the dug bottom portion is small.
  • the angle ⁇ of the inclination of the trench 1231 is, for example, in the range of 45 to 70 degrees with respect to a plane parallel to the silicon substrate 1110.
  • first insulating film 1211A Inside the trench 1231, from the bottom upward, there are a first insulating film 1211A, a second insulating film 1211B, a first electrode film 1221A, a dielectric film 1222A, a second electrode film 1221B, and a dielectric film 1222B.
  • the third electrode film 1221C, and the third insulating film 1211C are stacked in this order. More specifically, a first insulating film 1211A is formed at the bottom of the trench 1231, a second insulating film 1211B is formed on the first insulating film 1211A, and a third insulating film 1211B is formed at the top of the trench 1231. A film 1211C is formed.
  • the body membrane 1222B and the third electrode membrane 1221C are laminated in this order.
  • the first electrode film 1221A, the dielectric film 1222A, the second electrode film 1221B, the dielectric film 1222B, and the third electrode film 1221C all have an inclination of angle ⁇ similar to the inclination of the trench 1231, It is bent along the side surface of the trench 1231 toward the interface of the silicon substrate 1110.
  • the first electrode film 1221A and the third electrode film 1221C are connected to the seed metal 1131H of the first rewiring 42H on the left side in the figure.
  • the first electrode film 1221A is connected to (the seed metal 1131H of) the first rewiring 42H via a linear electrode connection surface 1223A.
  • the third electrode film 1221C is connected to (the seed metal 1131H of) the first rewiring 42H through a linear electrode connection surface 1223C.
  • the second electrode film 1221B is connected to the seed metal 1131J of the first rewiring 42J on the right side in the figure.
  • the second electrode film 1221B is connected to (the seed metal 1131J of) the first rewiring 42J through a linear electrode connection surface 1223B.
  • these three linear electrode connection surfaces 1223A, 1223B, and 1223C are arranged in parallel, in other words, in the same axial direction (for example, the Y-axis direction). has been done.
  • the dielectric film 1222A between the first electrode film 1221A and the second electrode film 1221B and the dielectric film 1222B between the second electrode film 1221B and the third electrode film 1221C are made of the same material. It is connected below the first rewiring 42H.
  • a first potential for example, power supply voltage
  • the second electrode film 1221B is supplied with the first potential (power supply voltage).
  • a second potential (eg, ground) different from the first potential (eg, power supply voltage) is supplied via the rewiring 42J. That is, the capacitor 51Q has a capacitor structure in which two parallel plate capacitors are connected in parallel.
  • the material for the first insulating film 1211A and the second insulating film 1211B for example, SiO2 film, Low-k film, SiOC film, SiN film, SiON film, etc. can be used. However, different materials are used for the first insulating film 1211A and the second insulating film 1211B so that a selectivity can be achieved.
  • the first insulating film 1211A can be formed in common with the second interlayer insulating film 1111 (FIG. 109) in a region other than the capacitor 51Q.
  • the first electrode film 1221A, the second electrode film 1221B, and the third electrode film 1221C may be made of any metal material that can be processed by dry etching or wet etching, such as titanium (Ti). , tungsten (W), copper (Cu), aluminum (Al), gold (Au), etc. can be used.
  • the dielectric films 1222A and 1222B may be made of not only a silicon oxide film (SiO2 film) but also a tantalum oxide film, an aluminum oxide film, a hafnium oxide film, a titanium oxide film, a zirconium oxide film, a niobium oxide film, a silicon nitride film, etc. Alternatively, it may be a laminated film of two or more of these.
  • the dielectric films 1222A and 1222B may be made of the same material or may be made of different materials.
  • an inclined trench 1231 is provided between two adjacent rewiring lines 42 (42H, 42J), and a plurality of electrode films 1221 ( 1221A, 1221B, 1221C) and dielectric films 1222 (1222A, 1222B) are stacked and buried. This allows for capacitance to be provided and higher speed transmission to be possible.
  • the formation positions of the planar capacitor and the cylindrical capacitor are determined by the position of the through hole 45A and the position of the first rewiring 42A on the silicon substrate 31.
  • the capacitor 51Q can be formed at a desired position without being limited by the existing wiring pattern or the underlying semiconductor (semiconductor substrate 1110).
  • a photoresist 1241 is patterned so that a region 1240 of the silicon substrate 1110 forming the capacitor 51Q is opened, and then, as shown in FIG. 111B, the silicon substrate 1241 is patterned.
  • a trench 1231 inclined at a predetermined angle ⁇ is formed in the silicon substrate 1110.
  • photoresist 1241 is removed by wet etching or ashing.
  • a first insulating film 1211A, a second insulating film 1211B, and a first electrode film 1221A are formed in this order on the upper surface of the trench 1231.
  • Each of the first insulating film 1211A, the second insulating film 1211B, and the first electrode film 1221A can be formed using, for example, CVD, PVD (Physical Vapor Deposition), or the like.
  • the first insulating film 1211A and the second insulating film 1211B are made of different materials in order to have a selectivity.
  • the first insulating film 1211A can be formed of a SiN film
  • the second insulating film 1211B can be formed of a SiO2 film.
  • unnecessary first electrode film 1221A is removed by dry etching or wet etching while masking the area required as first electrode film 1221A with photoresist 1242. removed. After etching, the photoresist 1242 is removed by wet etching or ashing, resulting in the state shown in FIG. 112B.
  • a dielectric film 1222A and a second electrode film 1221B are formed in that order on the patterned first electrode film 1221A.
  • Each of the dielectric film 1222A and the second electrode film 1221B can be formed using, for example, CVD, PVD, or the like.
  • the unnecessary second electrode film is removed by dry etching or wet etching with the necessary region masked with the photoresist 1243, similar to the first electrode film 1221A. 1221B is removed. After etching, the photoresist 1243 is removed by wet etching or ashing, resulting in the state shown in FIG. 113B.
  • a dielectric film 1222B and a third electrode film 1221C are formed in that order, and unnecessary regions of the third electrode film 1221C are removed by dry etching or wet etching. be done.
  • Each of the dielectric film 1222B and the third electrode film 1221C can be formed using, for example, CVD, PVD, or the like.
  • a third insulating film 1211C is formed using CVD, PVD, etc. to a thickness that fills the recesses of the third electrode film 1221C, which is the uppermost layer.
  • the first insulating film 1211A is planarized by CMP to a level where the upper surface is exposed. A selectivity ratio is ensured between the first insulating film 1211A and the second insulating film 1211B, and the first insulating film 1211A serves as a stopper film for CMP, so that the upper surface of the first insulating film 1211A is exposed.
  • the flattening process ends.
  • the first electrode film 1221A, the second electrode film 1221B, and the third electrode film 1221C are on the same plane as the upper surface of the first insulating film 1211A, as shown in the plan view of A in FIG. , exposed in a line.
  • a seed metal 1131 consisting of a barrier metal and a Cu seed film is formed by, for example, PVD, and then connected to the first rewiring 42H or the first rewiring 42J.
  • a photoresist 1244 is patterned in a region other than the region.
  • Cu interconnections 1132H and 1132J are formed on the seed metal 1131 not covered with the photoresist 1244 by, for example, electrolytic plating.
  • the photoresist 1244 is removed by wet etching or ashing, and the seed metal 1131 under the photoresist 1244 is removed by wet etching. Since the seed metal 1131 under the photoresist 1244 is removed, the seed metal 1131 remaining on the left and right becomes seed metals 1131H and 1131J of the first rewirings 42H and 42J, respectively.
  • the capacitor 51Q according to the fourteenth configuration example shown in FIG. 110 is formed. After the logic board 12 on which the capacitor 51Q is formed is completed, the logic board 12 is bonded to the sensor board 11 at an appropriate timing, and the solid-state imaging device 1 is completed.
  • the capacitor 51Q According to the structure of the capacitor 51Q described above, there is no need for the process of forming contact wiring to the capacitive element, and by flattening the film formed on the silicon substrate 1110 by CMP, the connection portion with the rewiring 42 (electrode The connecting surfaces 1223) can be formed all at once. Therefore, the capacitor 51 can be formed through a simple process.
  • a in FIG. 116 is a cross-sectional view of a capacitor 51Qa, which is a first modification of the capacitor 51Q.
  • the capacitor 51Qa according to the first modification when compared with the basic configuration of the capacitor 51Q shown in FIG. 110, the third electrode film 1221C connected to the seed metal 1131H of the first rewiring 42H on the left side is omitted.
  • the capacitor 51Qa according to the first modification includes a first electrode film 1221A connected to the first rewiring 42H on the left side and a second electrode film 1221B connected to the first rewiring 42J on the right side. It is composed of two electrode films 1221 and dielectric films 1222A and 1222B.
  • the basic configuration of the capacitor 51Q shown in FIG. 110 was a capacitor structure in which two parallel plate capacitors were connected in parallel, but the capacitor 51Qa according to the first modification has a structure of one parallel plate capacitor.
  • FIG. 116 is a cross-sectional view of a capacitor 51Qb, which is a second modification of the capacitor 51Q.
  • the third electrode film 1221C connected to the seed metal 1131H of the first rewiring 42H on the left side is omitted.
  • the difference from the capacitor 51Qa according to the first modification of A in FIG. 116 is the distance (thickness) between the two electrode films 1221, the first electrode film 1221A and the second electrode film 1221B.
  • the distance between the first electrode film 1221A and the second electrode film 1221B is short, and the dielectric film 1222A is also formed in the lower layer of the first electrode film 1221A. has been done.
  • the dielectric film 1222 is not formed under the first electrode film 1221A, and the first electrode film 1221A and the second electrode film 1221B are The distance is ensured to be larger than that of the capacitor 51Qa according to the first modification.
  • the capacitance of the capacitor 51Q can be arbitrarily designed by changing the distance between the electrode films 1221, the number of electrode films 1221, the arrangement, etc.
  • a in FIG. 117 is a cross-sectional view of a capacitor 51Qc, which is a third modification of the capacitor 51Q.
  • the capacitor 51Qc according to the third modification example differs from the structure of the capacitor 51Qb according to the second modification example shown in FIG. It has a configuration in which a third electrode film 1221C that is not connected to the first rewiring 42 is added.
  • This capacitor 51Qc has a capacitor structure in which two parallel plate capacitors are connected in series.
  • the capacitor 51Q can have a structure in which a plurality of laminated electrode films 1221 are connected in series or in parallel.
  • FIG. 117B is a cross-sectional view of a capacitor 51Qd, which is a fourth modification of the capacitor 51Q.
  • the dielectric film 1222A is between the first electrode film 1221A and the second electrode film 1221B, and the dielectric film 1222A is between the second electrode film 1221B and the third electrode film 1221C.
  • the same material was used for the dielectric film 1222B.
  • different materials are used for the dielectric film 1222A and the dielectric film 1222B.
  • FIG. 118 shows a configuration example in which the two capacitors 51Q shown in FIG. 110 are connected in parallel by a first rewiring 42H and a first rewiring 42J.
  • the two capacitors 51Q are configured to have different planar sizes and different capacitances, but they are formed with the same size and have the same capacitance and are connected in parallel. Good too.
  • they instead of connecting the two capacitors 51Q in parallel, they may be connected in series by the first rewiring 42H and the first rewiring 42J.
  • a configuration example in which three or more capacitors 51Q are connected in parallel or in series via the first rewiring 42 may also be used.
  • FIG. 119 is a plan view and a cross-sectional view showing other configuration examples of the capacitor 51Q.
  • the left side of FIG. 119 shows a plan view of a capacitor 51Q according to another configuration example, and the right side of FIG. There is.
  • a capacitor 51Q in FIG. 119 is constructed by laminating four layers of electrode films 1251H, 1251J, 1251K, and 1251L and a dielectric film 1261 in a trench 1231.
  • the trench 1231 has a quadrangular truncated pyramid shape.
  • the four layers of electrode films 1251H, 1251J, 1251K, and 1251L are connected to different first rewiring lines 42, respectively. Specifically, the electrode film 1251H is connected to the first rewiring 42H, and the electrode film 1251J is connected to the first rewiring 42J.
  • the electrode film 1251K is connected to the first rewiring 42K, and the electrode film 1251L is connected to the first rewiring 42L.
  • the electrode film 1251H and the first rewiring 42H are connected at the electrode connection surface 1281H on the semiconductor substrate 1110.
  • the electrode film 1251J and the first rewiring 42J are connected at the electrode connection surface 1281J on the semiconductor substrate 1110.
  • the electrode film 1251K and the first rewiring 42K are connected at an electrode connection surface 1281K on the semiconductor substrate 1110.
  • the electrode film 1251L and the first rewiring 42L are connected at the electrode connection surface 1281L on the semiconductor substrate 1110.
  • the electrode connection surfaces 1281H, 1281J, 1281K, and 1281L are arranged on the semiconductor substrate 1110 in a substantially rectangular shape when viewed from above.
  • substantially quadrangular refers to a quadrilateral in which the four corners of the quadrilateral are not connected.
  • the two opposing electrode connecting surfaces 1281H and 1281J and the other two opposing electrode connecting surfaces 1281K and 1281L are arranged to be perpendicular to each other, and have a substantially square shape. are arranged to form a
  • the capacitor 51Q has four or more layers of electrode films 1251 stacked in the trench 1231, and each of the plurality of electrode films 1251 is an electrode connected to the first rewiring 42 on the silicon substrate 1110.
  • the planar shape of the connecting surface 1281 can be configured to be a substantially polygonal shape that is more than a quadrangle.
  • the trench 1231 has a polygonal truncated pyramid shape. For example, if the number of electrode films 1251 stacked in the trench 1231 is six, each of the plurality of electrode films 1251 is a plane of the electrode connection surface 1281 that connects to the first rewiring 42 on the silicon substrate 1110.
  • the shape can be configured to be approximately hexagonal.
  • the trench 1231 has a hexagonal truncated pyramid shape.
  • Each of the plurality of electrode films 1251 having a substantially polygonal electrode connection surface 1281 is configured such that different potentials are applied to electrode films 1251 adjacent to each other at least in the vertical direction or in the planar direction. Different potentials may be applied to each of the plurality of electrode films 1251 having substantially polygonal electrode connection surfaces 1281.
  • FIG. 120 shows a cross-sectional view showing a modification of the solid-state imaging device 1 according to the fourteenth embodiment.
  • FIG. 120 parts corresponding to those of the solid-state imaging device 1 shown in FIG. 109 are given the same reference numerals, and the description of those parts will be omitted as appropriate, and the different parts will be described.
  • the solid-state imaging device 1 shown in FIG. 120 has a configuration including both the capacitor 51Q shown in FIG. 109 and the capacitor 51R, which is a combination of the planar capacitor and the cylinder capacitor described in FIG. 19.
  • the capacitor 51R which has a planar capacitor and a cylinder capacitor, is composed of a first rewiring 42J, a second rewiring 44J, and a third interlayer insulating film 1112 between them.
  • the second rewiring 44J is composed of, for example, a seed metal 1133J made of a barrier metal and a Cu seed film, and a Cu wiring 1134J.
  • the capacitor 51Q according to the fourteenth configuration example can be used together with the capacitor 51R composed of a planar capacitor and a cylinder capacitor. This allows the capacitance to be further increased, thereby enabling higher-speed transmission.
  • the solid-state imaging device 1 can adopt a configuration in which two or more capacitors 51 of the above-described first to fourteenth configuration examples are arbitrarily combined.
  • FIG. 121 is a diagram showing an example of use of an image sensor using the solid-state imaging device 1 described above.
  • An image sensor using the solid-state imaging device 1 described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as described below.
  • ⁇ Digital cameras, mobile devices with camera functions, and other devices that take images for viewing purposes Devices used for transportation, such as in-vehicle sensors that take pictures of the rear, surroundings, and interior of the car, surveillance cameras that monitor moving vehicles and roads, and distance sensors that measure the distance between vehicles, etc.
  • Devices used for transportation such as in-vehicle sensors that take pictures of the rear, surroundings, and interior of the car, surveillance cameras that monitor moving vehicles and roads, and distance sensors that measure the distance between vehicles, etc.
  • User gestures Devices used in home appliances such as TVs, refrigerators, and air conditioners to take pictures and operate devices according to the gestures.
  • - Endoscopes devices that perform blood vessel imaging by receiving infrared light, etc.
  • Devices used for medical and healthcare purposes - Devices used for security, such as surveillance cameras for crime prevention and cameras for person authentication - Skin measurement devices that take pictures of the skin, and devices that take pictures of the scalp - Devices used for beauty purposes, such as microscopes for skin care.
  • - Devices used for sports such as action cameras and wearable cameras.
  • - Cameras, etc. used to monitor the condition of fields and crops. , equipment used for agricultural purposes
  • the present technology is not limited to application to solid-state imaging devices.
  • the present technology is applicable to image capture units (photoelectric conversion units) such as image capture devices such as digital still cameras and video cameras, mobile terminal devices with an image capture function, and copying machines that use solid-state image capture devices in the image reading unit. It is applicable to all electronic devices that use solid-state imaging devices.
  • the solid-state imaging device may be formed as a single chip, or may be a module having an imaging function in which an imaging section and a signal processing section or an optical system are packaged together.
  • FIG. 122 is a block diagram showing a configuration example of an imaging device as an electronic device to which the present technology is applied.
  • the imaging device 600 in FIG. 122 includes an optical section 601 consisting of a lens group, etc., a solid-state imaging device (imaging device) 602 in which the configuration of the solid-state imaging device 1 in FIG. 1 is adopted, and a DSP (Digital Signal (Processor) circuit 603.
  • the imaging device 600 also includes a frame memory 604, a display section 605, a recording section 606, an operation section 607, and a power supply section 608.
  • the DSP circuit 603, frame memory 604, display section 605, recording section 606, operation section 607, and power supply section 608 are interconnected via a bus line 609.
  • the optical section 601 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 602.
  • the solid-state imaging device 602 converts the amount of incident light that is imaged on the imaging surface by the optical unit 601 into an electrical signal for each pixel, and outputs the electric signal as a pixel signal.
  • a capacitor 51 is formed using the solid-state imaging device 1 of FIG. By stabilizing the potential by connecting the capacitor 51 to the internal electrode 33A, a solid-state imaging device with improved signal delay and jitter can be used.
  • the display unit 605 is configured with a thin display such as an LCD (Liquid Crystal Display) or an organic EL (Electro Luminescence) display, and displays moving images or still images captured by the solid-state imaging device 602.
  • the recording unit 606 records a moving image or a still image captured by the solid-state imaging device 602 on a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 607 issues operation commands regarding various functions of the imaging device 600 under operation by the user.
  • a power supply unit 608 appropriately supplies various power supplies that serve as operating power for the DSP circuit 603, frame memory 604, display unit 605, recording unit 606, and operation unit 607 to these supply targets.
  • the solid-state imaging device 1 As described above, by using the solid-state imaging device 1 to which each of the embodiments described above is applied as the solid-state imaging device 602, signal delay and jitter can be improved. Therefore, even in the imaging device 600 such as a video camera, a digital still camera, or a camera module for mobile devices such as a mobile phone, it is possible to increase the speed and quality of captured images.
  • Example of application to endoscopic surgery system The technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 123 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (present technology) can be applied.
  • FIG. 123 shows an operator (doctor) 11131 performing surgery on a patient 11132 on a patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 that supports the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into a body cavity of a patient 11132 over a predetermined length, and a camera head 11102 connected to the proximal end of the lens barrel 11101.
  • an endoscope 11100 configured as a so-called rigid scope having a rigid tube 11101 is shown, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible tube. good.
  • An opening into which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101, and the light is guided to the tip of the lens barrel. Irradiation is directed toward an observation target within the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct-viewing mirror, a diagonal-viewing mirror, or a side-viewing mirror.
  • An optical system and an image sensor are provided inside the camera head 11102, and reflected light (observation light) from an observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to a camera control unit (CCU) 11201.
  • CCU camera control unit
  • the CCU 11201 is configured with a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and centrally controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal, such as development processing (demosaic processing), for displaying an image based on the image signal.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under control from the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), and supplies irradiation light to the endoscope 11100 when photographing the surgical site or the like.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • a treatment tool control device 11205 controls driving of an energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, or the like.
  • the pneumoperitoneum device 11206 injects gas into the body cavity of the patient 11132 via the pneumoperitoneum tube 11111 in order to inflate the body cavity of the patient 11132 for the purpose of ensuring a field of view with the endoscope 11100 and a working space for the operator. send in.
  • the recorder 11207 is a device that can record various information regarding surgery.
  • the printer 11208 is a device that can print various types of information regarding surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies irradiation light to the endoscope 11100 when photographing the surgical site can be configured, for example, from a white light source configured by an LED, a laser light source, or a combination thereof.
  • a white light source configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so the white balance of the captured image is adjusted in the light source device 11203. It can be carried out.
  • the laser light from each RGB laser light source is irradiated onto the observation target in a time-sharing manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing, thereby supporting each of RGB. It is also possible to capture images in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image sensor.
  • the driving of the light source device 11203 may be controlled so that the intensity of the light it outputs is changed at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changes in the light intensity to acquire images in a time-division manner and compositing the images, a high dynamic It is possible to generate an image of a range.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band compatible with special light observation.
  • Special light observation uses, for example, the wavelength dependence of light absorption in body tissues to illuminate the mucosal surface layer by irradiating a narrower band of light than the light used for normal observation (i.e., white light). So-called narrow band imaging is performed in which predetermined tissues such as blood vessels are photographed with high contrast.
  • fluorescence observation may be performed in which an image is obtained using fluorescence generated by irradiating excitation light.
  • Fluorescence observation involves irradiating body tissues with excitation light and observing the fluorescence from the body tissues (autofluorescence observation), or locally injecting reagents such as indocyanine green (ICG) into the body tissues and It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be able to supply narrowband light and/or excitation light compatible with such special light observation.
  • FIG. 124 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 123.
  • the camera head 11102 includes a lens unit 11401, an imaging section 11402, a driving section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 includes a communication section 11411, an image processing section 11412, and a control section 11413. Camera head 11102 and CCU 11201 are communicably connected to each other by transmission cable 11400.
  • the lens unit 11401 is an optical system provided at the connection part with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 is composed of an image sensor.
  • the imaging unit 11402 may include one image sensor (so-called single-plate type) or a plurality of image sensors (so-called multi-plate type).
  • image signals corresponding to RGB are generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 11402 may be configured to include a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display. By performing 3D display, the operator 11131 can more accurately grasp the depth of the living tissue at the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is constituted by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405. Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is configured by a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 to the CCU 11201 via the transmission cable 11400 as RAW data.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405.
  • the control signal may include, for example, information specifying the frame rate of the captured image, information specifying the exposure value at the time of capturing, and/or information specifying the magnification and focus of the captured image. Contains information about conditions.
  • the above imaging conditions such as the frame rate, exposure value, magnification, focus, etc. may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • the image signal and control signal can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal, which is RAW data, transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site etc. by the endoscope 11100 and the display of the captured image obtained by imaging the surgical site etc. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site, etc., based on the image signal subjected to image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape and color of the edge of an object included in the captured image to detect surgical tools such as forceps, specific body parts, bleeding, mist when using the energy treatment tool 11112, etc. can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgical support information on the image of the surgical site. By displaying the surgical support information in a superimposed manner and presenting it to the surgeon 11131, it becomes possible to reduce the burden on the surgeon 11131 and allow the surgeon 11131 to proceed with the surgery reliably.
  • the transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable thereof.
  • communication is performed by wire using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to the lens unit 11401 and the imaging section 11402 of the camera head 11102 among the configurations described above.
  • the solid-state imaging device 1 according to each embodiment can be applied as the lens unit 11401 and the imaging section 11402.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 125 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 126 is a diagram showing an example of the installation position of the imaging section 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 126 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object closest to the vehicle 12100 on its path and traveling in substantially the same direction as the vehicle 12100 at a predetermined speed (for example, 0 km/h or more), it is possible to extract the three-dimensional object as the preceding vehicle. can. Furthermore, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, cooperative control can be performed for the purpose of autonomous driving, etc., which does not rely on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the solid-state imaging device 1 according to each embodiment can be applied as the imaging unit 12031.
  • this technology can be applied not only to solid-state imaging devices that detect the distribution of the incident amount of visible light and capture images, but also to solid-state imaging devices that capture the distribution of the incident amount of infrared rays, X-rays, or particles as images. It can be applied to all solid-state imaging devices (physical quantity distribution detection devices) such as imaging devices and, in a broader sense, fingerprint detection sensors that detect the distribution of other physical quantities such as pressure and capacitance and capture the images as images. be.
  • the present technology is applicable not only to solid-state imaging devices but also to all semiconductor devices having other semiconductor integrated circuits.
  • the technology of the present disclosure can take the following configuration.
  • an internal electrode formed on the first surface side of the semiconductor substrate; a through hole formed in a position corresponding to the internal electrode of the semiconductor substrate; a first rewiring formed on a second surface opposite to the first surface of the semiconductor substrate and connected to the internal electrode via the through hole; a second rewiring connected to the first rewiring and formed closer to the external connection terminal than the first rewiring; an interlayer insulating film formed between the first rewiring and the second rewiring, Two internal electrodes, a first internal electrode and a second internal electrode, are provided as the internal electrodes, A capacitor is configured by the first rewiring connected to the first internal electrode, the second rewiring connected to the second internal electrode, and the interlayer insulating film.
  • the external connection terminal is configured to be supplied with a power supply voltage or a ground.
  • the first rewiring and the second rewiring that constitute the capacitor include a planar capacitor formed on the second surface side of the semiconductor substrate.
  • the internal electrode has a multilayer wiring structure in which a plurality of lattice pattern wirings are stacked so as to overlap in plan view.
  • the bottom of the first rewiring of the cylindrical capacitor is formed in an uneven shape.
  • the internal electrode has a multilayer wiring structure in which a plurality of lattice pattern wirings are laminated, The semiconductor device according to (6), wherein the cylindrical capacitor has a convex portion embedded in one or more openings of the lattice pattern wiring.
  • (21) a trench formed in the semiconductor substrate and having side surfaces sloped at a predetermined angle; at least two electrode films, a first electrode film and a second electrode film, stacked in the trench; further comprising a dielectric film formed between at least the first electrode film and the second electrode film, the first electrode film is connected to the first rewiring on the semiconductor substrate along a side surface of the trench; The second electrode film is connected to the other first rewiring on the semiconductor substrate along the side surface of the trench,
  • a capacitor is configured by laminating the first electrode film, the dielectric film, and the second electrode film.
  • the capacitor includes a planar capacitor formed by the first rewiring and the second rewiring on the second surface side of the semiconductor substrate, and a planar capacitor formed by the first rewiring and the second rewiring inside the through hole.
  • the semiconductor device according to any one of (1) to (7), wherein the semiconductor device is configured by connecting in series or in parallel with a cylindrical capacitor formed by the second rewiring.
  • the capacitor includes an interlayer thin film portion in which the interlayer insulating film between the first rewiring and the second rewiring is formed thinner than other interlayer insulating films. ) to (8).
  • the thickness of the interlayer insulating film of the interlayer thin film portion is 500 nm or less, The semiconductor device according to (23) above, wherein the other interlayer insulating film has a thickness of 5 ⁇ m to 10 ⁇ m.
  • the interlayer insulating film between the first rewiring and the second rewiring constituting the capacitor is formed of a high dielectric constant film, according to any one of (1) to (10) above. semiconductor devices.
  • the semiconductor device according to (25), wherein the high dielectric constant film is formed over the entire surface in plan view.
  • the semiconductor device according to (25), wherein the high dielectric constant film is formed only in a region where the first rewiring and the second rewiring constituting the capacitor overlap.
  • the semiconductor substrate has a groove dug to a predetermined depth
  • the first rewiring includes a first wiring and a second wiring that are capacitively coupled in a planar direction
  • the semiconductor device according to any one of (1) to (15), wherein the second rewiring includes a third wiring and a fourth wiring that are capacitively coupled in a planar direction.
  • the planar shapes of the first wiring and the second wiring are comb-shaped, The semiconductor device according to (30), wherein the third wiring and the fourth wiring have a comb-teeth shape in plan view. (32) The semiconductor device according to any one of (1) to (17), wherein the first rewiring and the second rewiring that constitute the capacitor are formed in a region that overlaps with the entire pixel region. .
  • an internal electrode formed on the first surface side of the semiconductor substrate; a through hole formed in a position corresponding to the internal electrode of the semiconductor substrate; a first rewiring formed on a second surface opposite to the first surface of the semiconductor substrate and connected to the internal electrode via the through hole; a second rewiring connected to the first rewiring and formed closer to the external connection terminal than the first rewiring; an interlayer insulating film formed between the first rewiring and the second rewiring, Two internal electrodes, a first internal electrode and a second internal electrode, are provided as the internal electrodes, A capacitor is configured by the first rewiring connected to the first internal electrode, the second rewiring connected to the second internal electrode, and the interlayer insulating film.
  • a semiconductor device Electronic equipment equipped with
  • ⁇ 1A> a first electrode connected to rewiring formed on the back side of the semiconductor substrate; a second electrode surrounding the first electrode in plan view; an insulating film between the first electrode and the second electrode, A semiconductor device in which a capacitor is configured by the first electrode, the second electrode, and the insulating film.
  • ⁇ 2A> The semiconductor device according to ⁇ 1A>, wherein the insulating film is made of a high dielectric constant film having a higher dielectric constant than a silicon oxide film.
  • the first electrode is an external connection terminal
  • the first electrode is connected to rewiring;
  • the insulating film is also formed between the second electrode and the rewiring,
  • the first electrode is an external connection terminal,
  • ⁇ 6A> In plan view, the first electrode is covered with a protective film,
  • ⁇ 7A> The semiconductor device according to any one of ⁇ 1A> to ⁇ 6A>, wherein the second electrode is surrounded by the insulating film in plan view.
  • ⁇ 8A> The semiconductor device according to any one of ⁇ 1A> to ⁇ 7A>, wherein the back surface of the device except for the first electrode is covered with a protective film.
  • ⁇ 9A> The semiconductor device according to any one of ⁇ 1A> to ⁇ 8A>, wherein the second electrode is a wiring that annularly surrounds the first electrode in plan view.
  • the first electrode has a circular or polygonal shape in plan view
  • the first electrode and the second electrode have a barrier metal on a side surface
  • ⁇ 12A> a first electrode connected to rewiring formed on the back side of the semiconductor substrate; a second electrode surrounding the first electrode in plan view; forming an insulating film between the first electrode and the second electrode; A method for manufacturing a semiconductor device, wherein a capacitor is configured by the first electrode, the second electrode, and the insulating film.
  • ⁇ 1B> a trench formed in a semiconductor substrate and having side surfaces sloped at a predetermined angle; at least two electrode films, a first electrode film and a second electrode film, stacked in the trench; further comprising a dielectric film formed between at least the first electrode film and the second electrode film, The first electrode film formed along the side surface of the trench is connected to a first rewiring on the semiconductor substrate, The second electrode film formed along the side surface of the trench is connected to the other first rewiring on the semiconductor substrate, A semiconductor device in which a capacitor is configured by a stack of the first electrode film, the dielectric film, and the second electrode film.
  • ⁇ 2B> further comprising a third electrode film within the trench,
  • the third electrode film is configured to be connected to the first rewiring on the semiconductor substrate along a side surface of the trench.
  • the third electrode film is configured not to be connected to any of the first rewirings on the semiconductor substrate.
  • the material of the dielectric film between the first electrode film and the second electrode film is different from the material of the dielectric film between the second electrode film and the third electrode film.
  • the semiconductor device according to any one of ⁇ 2B> to ⁇ 4B>.
  • ⁇ 6B> The semiconductor device according to any one of ⁇ 2B> to ⁇ 5B>, wherein the capacitor has a configuration in which two parallel plate capacitors are connected in parallel.
  • ⁇ 7B> The semiconductor device according to any one of ⁇ 2B> to ⁇ 6B>, wherein the capacitor has a configuration in which two parallel plate capacitors are connected in series.
  • ⁇ 8B> The semiconductor device according to any one of ⁇ 1B> to ⁇ 7B>, wherein the predetermined angle is in a range of 45 to 70 degrees.
  • connection surface between the first electrode film and the first rewiring and the connection surface between the second electrode film and the other first rewiring are linear in plan view, and are parallel to each other.
  • each of the first to fourth electrode films is connected to a different first rewiring.
  • ⁇ 11B> The semiconductor device according to ⁇ 10B>, wherein the four connection surfaces where the first to fourth electrode films connect to the first rewiring are arranged in a substantially rectangular shape in plan view.
  • ⁇ 12B> The semiconductor device according to ⁇ 10B> or ⁇ 11B>, wherein different potentials are supplied to at least two adjacent electrode films among the first to fourth electrode films.
  • ⁇ 13B> The semiconductor device according to any one of ⁇ 10B> to ⁇ 12B>, wherein different potentials are supplied to the first electrode film to the fourth electrode film.
  • ⁇ 14B> The semiconductor device according to any one of ⁇ 10B> to ⁇ 13B>, wherein the trench has a polygonal truncated pyramid shape.
  • ⁇ 15B> The semiconductor device according to any one of ⁇ 10B> to ⁇ 14B>, wherein the trench has a quadrangular truncated pyramid shape.
  • ⁇ 16B> The semiconductor device according to any one of ⁇ 1B> to ⁇ 15B>, wherein a plurality of the capacitors are connected in parallel or in series by the first rewiring.
  • ⁇ 17B> The semiconductor device according to any one of ⁇ 1B> to ⁇ 16B>, wherein two layers of insulating films made of different materials are laminated at the bottom of the trench.
  • ⁇ 18B> forming a trench in a semiconductor substrate with side surfaces sloped at a predetermined angle; forming at least two electrode films, a first electrode film and a second electrode film, stacked in the trench; forming a dielectric film between at least the first electrode film and the second electrode film; The first electrode film formed along the sides of the trench is connected to the first rewiring on the semiconductor substrate, and the second electrode film formed along the side of the trench is connected to the first rewiring on the semiconductor substrate. formed so as to be connected to another said first rewiring, A method for manufacturing a semiconductor device, wherein a capacitor is configured by laminating the first electrode film, the dielectric film, and the second electrode film.
  • 1 solid-state imaging device 11 sensor substrate, 12 logic board, 21 semiconductor substrate (silicon substrate), 22 photodiode, 23 planarization film, 24 lens layer, 25 interlayer insulating film, 26 bonding resin, 27 translucent substrate, 28 On-chip lens, 31 semiconductor substrate (silicon substrate), 32 multilayer wiring layer, 33A to 33J internal electrode, 34 interlayer insulation film, 41 first interlayer insulation film, 42 to 42L first rewiring, 43, 43X, 43Y ,43Y' Second interlayer insulating film, 44A to 44J Second rewiring, 45A to 45J Through hole, 46A to 46C Through hole, 47A, 47B Solder bump, 48 Protective film, 51A to 51R Capacitor, 71 pixel area, 72 peripheral area, 111 interlayer thin film part, 161 high dielectric film, 221 second rewiring, 241 second rewiring, 261 first rewiring, 262 second rewiring, 263A, 263B groove, 281 No.

Landscapes

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Abstract

本開示は、容量素子の形成と寄生容量の削減を両立させることができるようにする半導体装置およびその製造方法、並びに電子機器に関する。 半導体装置は、半導体基板の第１面側に形成された内部電極と、半導体基板の内部電極に対応する位置に形成された貫通孔と、半導体基板の第１面側と反対側の第２面側に形成され、貫通孔を介して内部電極に接続された第１の再配線と、第１の再配線に接続され、第１の再配線よりも外部接続端子側に形成された第２の再配線と、第１の再配線と第２の再配線との間に形成された層間絶縁膜とを備え、内部電極として、第１の内部電極と第２の内部電極の２つが設けられ、第１の内部電極に接続された第１の再配線と、第２の内部電極に接続された第２の再配線と、層間絶縁膜とにより、キャパシタが構成される。本開示は、例えば、固体撮像装置等に適用できる。

Description

半導体装置およびその製造方法、並びに電子機器
　本開示は、半導体装置およびその製造方法、並びに電子機器に関し、特に、容量素子の形成と寄生容量の削減を両立させることができるようにした半導体装置およびその製造方法、並びに電子機器に関する。
　従来、半導体装置の小型化を実現するためにチップサイズパッケージが採用されている。特に、カメラモジュールの小型化を実現するためのチップサイズパッケージ型の固体撮像装置では、イメージセンサ基板の裏面に駆動素子などのロジック基板を貼り合わせ、ロジック基板の裏面側に形成した外部接続端子に接続される再配線を、シリコン基板筐体部を貫通する貫通孔を介してロジック基板側の内部電極に接続させる構成が採用されていた。このとき、再配線とシリコン基板筐体部は絶縁膜により電気的に分離されるが、両者の間の寄生容量により信号遅延が生じ入出力応答速度にばらつきを生じるという問題があった。
　信号遅延を抑制するためには、固体撮像装置の電源電圧に繋がる内部電極に、容量素子を接続し電位を安定させることが考えられる。例えば、特許文献１には、貫通孔内に容量素子を形成する技術が開示されている。
特開２０２０－１４１０９０号公報
　しかしながら、特許文献１に開示された容量素子の構造は、容量素子形成に特化した配線構造を用いており、これらの配線を信号の入出力に用いる場合には、配線の寄生容量が増加してしまう。配線の寄生容量を減らすためには、電極間の絶縁膜を厚くする必要がある反面、キャパシタとしては電荷を貯めるために薄くする必要があり、両立ができない。
　本開示は、このような状況に鑑みてなされたものであり、容量素子の形成と寄生容量の削減を両立させることができるようにするものである。
　本開示の第１の側面の半導体装置は、
　半導体基板の第１面側に形成された内部電極と、
　前記半導体基板の前記内部電極に対応する位置に形成された貫通孔と、
　前記半導体基板の第１面側と反対側の第２面側に形成され、前記貫通孔を介して前記内部電極に接続された第１の再配線と、
　前記第１の再配線に接続され、前記第１の再配線よりも外部接続端子側に形成された第２の再配線と、
　前記第１の再配線と前記第２の再配線との間に形成された層間絶縁膜と
　を備え、
　前記内部電極として、第１の内部電極と第２の内部電極の２つが設けられ、
　前記第１の内部電極に接続された前記第１の再配線と、前記第２の内部電極に接続された前記第２の再配線と、前記層間絶縁膜とにより、キャパシタが構成される。
　本開示の第２の側面の半導体装置の製造方法は、
　半導体基板の第１面側に形成された内部電極と、
　前記半導体基板の前記内部電極に対応する位置に形成された貫通孔と、
　前記半導体基板の第１面側と反対側の第２面側に形成され、前記貫通孔を介して前記内部電極に接続された第１の再配線と、
　前記第１の再配線に接続され、前記第１の再配線よりも外部接続端子側に形成された第２の再配線と、
　前記第１の再配線と前記第２の再配線との間に形成された層間絶縁膜と
　を形成し、
　前記内部電極として、第１の内部電極と第２の内部電極の２つが形成され、
　前記第１の内部電極に接続された前記第１の再配線と、前記第２の内部電極に接続された前記第２の再配線と、前記層間絶縁膜とにより、キャパシタが構成される。
　本開示の第３の側面の電子機器は、
　半導体基板の第１面側に形成された内部電極と、
　前記半導体基板の前記内部電極に対応する位置に形成された貫通孔と、
　前記半導体基板の第１面側と反対側の第２面側に形成され、前記貫通孔を介して前記内部電極に接続された第１の再配線と、
　前記第１の再配線に接続され、前記第１の再配線よりも外部接続端子側に形成された第２の再配線と、
　前記第１の再配線と前記第２の再配線との間に形成された層間絶縁膜と
　を備え、
　前記内部電極として、第１の内部電極と第２の内部電極の２つが設けられ、
　前記第１の内部電極に接続された前記第１の再配線と、前記第２の内部電極に接続された前記第２の再配線と、前記層間絶縁膜とにより、キャパシタが構成される
　半導体装置
　を備える。
　本開示の第１ないし第３の側面においては、半導体基板の第１面側に形成された内部電極と、前記半導体基板の前記内部電極に対応する位置に形成された貫通孔と、前記半導体基板の第１面側と反対側の第２面側に形成され、前記貫通孔を介して前記内部電極に接続された第１の再配線と、前記第１の再配線に接続され、前記第１の再配線よりも外部接続端子側に形成された第２の再配線と、前記第１の再配線と前記第２の再配線との間に形成された層間絶縁膜とが設けられ、前記内部電極として、第１の内部電極と第２の内部電極の２つが形成され、前記第１の内部電極に接続された前記第１の再配線と、前記第２の内部電極に接続された前記第２の再配線と、前記層間絶縁膜とにより、キャパシタが構成される。
　本開示の第４の側面の半導体装置は、
　半導体基板の裏面側に形成された再配線に接続する第１電極と、
　平面視で前記第１電極の周囲を囲む第２電極と、
　前記第１電極と前記第２電極との間の絶縁膜と
　を備え、
　前記第１電極と、前記第２電極と、前記絶縁膜とにより、キャパシタが構成される。
　本開示の第５の側面の半導体装置の製造方法は、
　半導体基板の裏面側に形成された再配線に接続する第１電極と、
　平面視で前記第１電極の周囲を囲む第２電極と、
　前記第１電極と前記第２電極との間の絶縁膜と
　を形成し、
　前記第１電極と、前記第２電極と、前記絶縁膜とにより、キャパシタが構成される。
　本開示の第４及び第５の側面においては、半導体基板の裏面側に形成された再配線に接続する第１電極と、平面視で前記第１電極の周囲を囲む第２電極と、前記第１電極と前記第２電極との間の絶縁膜とが設けられ、前記第１電極と、前記第２電極と、前記絶縁膜とにより、キャパシタが構成される。
　本開示の第６の側面の半導体装置は、
　半導体基板に形成された、所定の角度で傾斜が付けられた側面を有するトレンチと、
　トレンチ内に積層された第１の電極膜と第２の電極膜の少なくとも２つの電極膜と、
　少なくとも前記第１の電極膜と前記第２の電極膜との間に形成された誘電体膜と
　をさらに備え、
　前記トレンチの側面に沿って形成された前記第１の電極膜は半導体基板上の第１の再配線と接続し、
　前記トレンチの側面に沿って形成された前記第２の電極膜は前記半導体基板上の他の前記第１の再配線と接続し、
　前記第１の電極膜、前記誘電体膜、及び、前記第２の電極膜の積層により、キャパシタが構成される。
　本開示の第７の側面の半導体装置の製造方法は、
　所定の角度で傾斜が付けられた側面を有するトレンチを半導体基板に形成し、
　トレンチ内に積層された第１の電極膜と第２の電極膜の少なくとも２つの電極膜を形成し、
　少なくとも前記第１の電極膜と前記第２の電極膜との間に誘電体膜を形成し、
　前記トレンチの側面に沿って形成した前記第１の電極膜が半導体基板上の第１の再配線と接続し、前記トレンチの側面に沿って形成した前記第２の電極膜が前記半導体基板上の他の前記第１の再配線と接続するように形成し、
　前記第１の電極膜、前記誘電体膜、及び、前記第２の電極膜の積層により、キャパシタが構成される。
　本開示の第６及び第７の側面においては、半導体基板に形成された、所定の角度で傾斜が付けられた側面を有するトレンチと、トレンチ内に積層された第１の電極膜と第２の電極膜の少なくとも２つの電極膜と、少なくとも前記第１の電極膜と前記第２の電極膜との間に形成された誘電体膜とをさらに備え、前記トレンチの側面に沿って形成された前記第１の電極膜は半導体基板上の第１の再配線と接続し、前記トレンチの側面に沿って形成された前記第２の電極膜は前記半導体基板上の他の前記第１の再配線と接続し、前記第１の電極膜、前記誘電体膜、及び、前記第２の電極膜の積層により、キャパシタが構成される。
　半導体装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本技術を適用した固体撮像装置の第１実施の形態の全体構成断面図である。 第１構成例に係るキャパシタの詳細構造を示す断面図である。 第１構成例に係るキャパシタの製造方法を説明する図である。 第１構成例に係るキャパシタの製造方法を説明する図である。 第１構成例に係るキャパシタの製造方法を説明する図である。 第２構成例に係るキャパシタの詳細構造を示す断面図である。 第２構成例に係るキャパシタを含む固体撮像装置の第１製造方法を説明する図である。 第２構成例に係るキャパシタを含む固体撮像装置の第１製造方法を説明する図である。 第２構成例に係るキャパシタを含む固体撮像装置の第２製造方法を説明する図である。 第２構成例に係るキャパシタを含む固体撮像装置の第２製造方法を説明する図である。 第２構成例に係るキャパシタを含む固体撮像装置の第３製造方法を説明する図である。 第２構成例に係るキャパシタを含む固体撮像装置の第３製造方法を説明する図である。 第３構成例に係るキャパシタの詳細構造を示す断面図である。 第３構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第３構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第４構成例に係るキャパシタの詳細構造を示す断面図である。 第４構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第４構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第５構成例に係るキャパシタの詳細構造を示す断面図である。 第５構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第６構成例に係るキャパシタの詳細構造を示す断面図である。 第６構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第７構成例に係るキャパシタの詳細構造を示す断面図である。 第７構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第７構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第７構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第８構成例に係るキャパシタの詳細構造を示す断面図である。 第８構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第８構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第８構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第９構成例に係るキャパシタの詳細構造を示す断面図である。 第９構成例に係るキャパシタの平面図である。 本技術を適用した固体撮像装置の第１０実施の形態の全体構成断面図である。 第１０実施の形態に係る固体撮像装置１の平面図である。 ３枚の基板を積層した積層構造の固体撮像装置の断面図である。 第１１構成例に係るキャパシタの詳細構造を示す断面図である。 第１１構成例に係るキャパシタの詳細構造を示す断面図である。 第１１構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１１構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１１構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１１構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１１構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１１構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１１構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１１構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１１構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２実施の形態の固体撮像装置の断面図である。 固体撮像装置の裏面側から見た図４７のキャパシタ近傍の平面図である。 第１２構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタの第１変形例の詳細構造を示す断面図である。 第１２構成例の第１変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第１変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第１変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第１変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第１変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第１変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第１変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第１変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第１変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第１変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタの第２変形例の詳細構造を示す断面図である。 第１２構成例の第２変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第２変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第２変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第２変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第２変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第２変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例に係るキャパシタの第３変形例の詳細構造を示す断面図である。 第１２構成例の第３変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第３変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第３変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１２構成例の第３変形例に係るキャパシタを含む固体撮像装置の製造方法を説明する図である。 第１３実施の形態の固体撮像装置の断面図である。 図８１の左側の内部電極の第１構成例を示す断面図である。 格子パターン配線の平面図である。 図８１の左側の内部電極の第２構成例を示す断面図である。 図８１の右側の内部電極の第１構成例を示す断面図である。 図８５の断面図における格子パターン配線を通る平面図である。 図８１の右側の内部電極の第２構成例を示す断面図である。 図８１の右側の内部電極の第３構成例を示す断面図である。 図８１の右側の内部電極の第４構成例を示す断面図である。 図８９の内部電極の所定の格子パターン配線を通る平面図である。 シリンダ型MIMキャパシタの断面図である。 図９１のシリンダ型MIMキャパシタを簡略化した概念図である。 図９１のシリンダ型MIMキャパシタの製造方法を説明する図である。 図９１のシリンダ型MIMキャパシタの製造方法を説明する図である。 図９１のシリンダ型MIMキャパシタの製造方法を説明する図である。 図９１のシリンダ型MIMキャパシタの製造方法を説明する図である。 図９１のシリンダ型MIMキャパシタの製造方法を説明する図である。 図９１のシリンダ型MIMキャパシタの製造方法を説明する図である。 図９１のシリンダ型MIMキャパシタの製造方法を説明する図である。 シリンダ型MIM２層キャパシタの断面図である。 図１００のシリンダ型MIM２層キャパシタの製造方法を説明する図である。 図１００のシリンダ型MIM２層キャパシタの製造方法を説明する図である。 図１００のシリンダ型MIM２層キャパシタの製造方法を説明する図である。 図１００のシリンダ型MIM２層キャパシタの製造方法を説明する図である。 図１００のシリンダ型MIM２層キャパシタの製造方法を説明する図である。 図１００のシリンダ型MIM２層キャパシタの製造方法を説明する図である。 図１００のシリンダ型MIM２層キャパシタの製造方法を説明する図である。 シリンダ型MIMキャパシタを単板の表面照射型の固体撮像装置に適用した例を示す断面図である 第１４実施の形態の固体撮像装置の断面図である。 第１４構成例に係るキャパシタの詳細構造を示す拡大図である。 第１４構成例に係るキャパシタの製造方法を説明する図である。 第１４構成例に係るキャパシタの製造方法を説明する図である。 第１４構成例に係るキャパシタの製造方法を説明する図である。 第１４構成例に係るキャパシタの製造方法を説明する図である。 第１４構成例に係るキャパシタの製造方法を説明する図である。 第１４構成例の変形例に係るキャパシタの断面図である。 第１４構成例の変形例に係るキャパシタの断面図である。 図１１０のキャパシタを並列に接続した構成例を示す平面図である。 第１４構成例に係るキャパシタのその他の構成例を示す図である。 第１４実施の形態の固体撮像装置の変形例を示す断面図である。 イメージセンサの使用例を説明する図である。 本開示の技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、添付図面を参照しながら、本開示の技術を実施するための形態（以下、実施の形態という）について説明する。説明は以下の順序で行う。
１．固体撮像装置の第１実施の形態
２．キャパシタの第１構成例の詳細構成
３．第１構成例に係るキャパシタの製造方法
４．キャパシタの第２構成例
５．第２構成例に係るキャパシタの第１製造方法
６．第２構成例に係るキャパシタの第２製造方法
７．第２構成例に係るキャパシタの第３製造方法
８．キャパシタの第３構成例
９．第３構成例に係るキャパシタの製造方法
１０．キャパシタの第４構成例
１１．第４構成例に係るキャパシタの製造方法
１２．キャパシタの第５構成例
１３．第５構成例に係るキャパシタの製造方法
１４．キャパシタの第６構成例
１５．第６構成例に係るキャパシタの製造方法
１６．キャパシタの第７構成例
１７．第７構成例に係るキャパシタの製造方法
１８．キャパシタの第８構成例
１９．第８構成例に係るキャパシタの製造方法
２０．キャパシタの第９構成例
２１．固体撮像装置の第１０実施の形態
２２．第１ないし第１０実施の形態のまとめ
２３．３層積層構成例
２４．キャパシタの第１１構成例
２５．第１１構成例に係るキャパシタの製造方法
２６．キャパシタの第１２構成例
２７．第１２構成例に係るキャパシタの製造方法
２８．第１２構成例の第１変形例
２９．第１２構成例の第１変形例に係るキャパシタの製造方法
３０．第１２構成例の第２変形例
３１．第１２構成例の第２変形例に係るキャパシタの製造方法
３２．第１２構成例の第３変形例
３３．第１２構成例の第３変形例に係るキャパシタの製造方法
３４．キャパシタの第１３構成例
３５．シリンダ型MIMキャパシタの取り出し電極接続断面図
３６．シリンダ型MIMキャパシタの製造方法
３７．シリンダ型MIM２層キャパシタの取り出し電極接続断面図
３８．シリンダ型MIM２層キャパシタの製造方法
３９．キャパシタの第１４構成例
４０．第１４構成例に係るキャパシタの製造方法
４１．第１４構成例の変形例
４２．第１４構成例に係るキャパシタと他のキャパシタの組合せ
４３．イメージセンサの使用例
４４．電子機器への適用例
４５．内視鏡手術システムへの応用例
４６．移動体への応用例
　なお、以下の説明で参照する図面において、同一又は類似の部分には同一又は類似の符号を付すことにより重複説明を適宜省略する。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれる。
　以下では、本技術を適用した固体撮像装置の実施の形態について説明するが、本技術は、半導体装置全般に適用することができる。
＜１．固体撮像装置の第１実施の形態＞
　図１は、本技術を適用した固体撮像装置の第１実施の形態の全体構成断面図である。
　図１に示される固体撮像装置１は、センサ基板１１とロジック基板１２とが積層されて構成されたチップサイズパッケージ型のCMOS固体撮像装置である。センサ基板１１とロジック基板１２は、一点鎖線で示される面で接合されている。
　センサ基板１１は、例えばシリコン（Si）で構成された半導体基板２１（以下、シリコン基板２１という。）を有し、シリコン基板２１には、光電変換素子であるフォトダイオード２２が画素単位に形成されている。図中、上側となるシリコン基板２１の一方の面には、平坦化膜２３、レンズ層２４、層間絶縁膜２５、接合樹脂２６、及び、透光性基板２７が積層されている。
　画素単位に形成されたフォトダイオード２２の上側のレンズ層２４には、オンチップレンズ２８が画素単位に形成されている。オンチップレンズ２８は、シリコン基板２１の上面に形成された平坦化膜２３の上側に形成されており、オンチップレンズ２８の上側は、層間絶縁膜２５で平坦に形成されている。層間絶縁膜２５は、オンチップレンズ２８の材料よりも屈折率の低い材料で形成され、オンチップレンズ２８と、その上の層間絶縁膜２５とで屈折率差を設けることにより、オンチップレンズ２８の集光力を高めている。
　層間絶縁膜２５のさらに上側には、透光性基板２７が接合樹脂２６により接合されている。透光性基板２７は、例えば、ガラス基板などの透光性を有する基板である。透光性基板２７は、オンチップレンズ２８を保護する機能も有している。
　オンチップレンズ２８等が形成された面が、センサ基板１１のおもて面であり、入射光が入射される光入射面である。センサ基板１１の裏面側に、ロジック基板１２が接合されている。
　ロジック基板１２は、例えばシリコン（Si）で構成された半導体基板３１（以下、シリコン基板３１という。）を有し、図中、上側となるシリコン基板３１の第１面側（センサ基板１１側）に、多層配線層３２が形成されている。この多層配線層３２は、内部電極３３を少なくとも含む複数の金属配線層（不図示）とその間の層間絶縁膜３４とで構成されている。図１の例では、２つの内部電極３３A及び３３Bが形成されている。内部電極３３A及び３３Bは、それぞれ、ロジック基板１２の裏面に形成された外部接続端子としての半田バンプ４７A及び４７Bに対応するロジック基板１２内の受け部となる。
　多層配線層３２が形成されたシリコン基板３１の第１面側と反対の第２面側には、層間絶縁膜と再配線がそれぞれ２層形成されている。具体的には、シリコン基板３１に近い方から順に、第１の層間絶縁膜４１、第１の再配線４２、第２の層間絶縁膜４３、及び、第２の再配線４４が形成されている。多層配線層３２が形成されたシリコン基板３１の第１面側がシリコン基板３１のおもて面側に相当し、２層の層間絶縁膜と再配線が形成された第２面側がシリコン基板３１の裏面側に相当する。
　図１では、第１の再配線４２、第２の再配線４４、及び、半田バンプ４７の符号が、２つの内部電極３３A及び３３Bに対応して区別されている。具体的には、内部電極３３Aに接続された第１の再配線４２、第２の再配線４４、及び、半田バンプ４７は、第１の再配線４２A、第２の再配線４４A、半田バンプ４７Aとされ、内部電極３３Bに接続された第１の再配線４２、第２の再配線４４、半田バンプ４７は、第１の再配線４２B、第２の再配線４４B、及び、半田バンプ４７Bとされている。
　固体撮像装置１は、平面視では、矩形のチップ領域の中央の画素領域７１と、その外周の周辺領域７２とに分けられる。画素領域７１には、フォトダイオード２２を有する画素が行列状に配置され、周辺領域７２には、例えば、各画素を駆動する駆動制御部（不図示）等が配置される。図１の例では、外部接続端子である半田バンプ４７が周辺領域７２に配置されているが、半田バンプ４７はロジック基板１２の裏面の全領域に配置されてもよい。
　シリコン基板３１には、おもて面側の多層配線層３２に形成された内部電極３３に対応して、TSV（Through-Silicon-Via）である貫通孔４５が形成されている。より具体的には、内部電極３３Aに対応する位置に、貫通孔４５Aが形成され、内部電極３３Bに対応する位置に、貫通孔４５Bが形成されている。
　内部電極３３Aに対応する位置に形成された貫通孔４５Aの側壁（内周面）と、シリコン基板３１の裏面側には、第１の層間絶縁膜４１が形成されている。第１の層間絶縁膜４１は、第１の再配線４２Aとシリコン基板３１とを電気的に分離している。第１の再配線４２Aは、シリコン基板３１の裏面側と、貫通孔４５Aの側壁（内周面）に形成されており、おもて面側の多層配線層３２に形成された内部電極３３Aに接続されている。また、第１の再配線４２Aは、第２の層間絶縁膜４３を貫通する貫通孔４６Aに埋め込まれた第２の再配線４４Aとも接続されている。第２の再配線４４Aの上面（図１では下面）の一部には、半田バンプ４７Aが形成されている。
　したがって、第１の再配線４２Aは、シリコン基板３１のおもて面側に形成された内部電極３３Aに接続されるとともに、第２の再配線４４Aを介して半田バンプ４７Aにも接続されている。内部電極３３Bに接続されている第１の再配線４２B、第２の再配線４４B、貫通孔４６B、及び、半田バンプ４７Bについても同様に、第１の再配線４２Bが、シリコン基板３１のおもて面側に形成された内部電極３３Bに接続されるとともに、第２の再配線４４Bを介して半田バンプ４７Bにも接続されている。ロジック基板１２の裏面側の半田バンプ４７A及び４７B以外の領域は、保護膜４８で覆われている。保護膜４８の材料には、例えば、有機材料であるソルダーレジストが用いられる。
　内部電極３３A及び３３B、第１の再配線４２A及び４２B、並びに、第２の再配線４４A及び４４Bは、例えば、銅（Cu）、タングステン（W）、チタン（Ti）、タンタル（Ta）、チタンタングステン合金（TiW）、ポリシリコンなどで形成することができる。第１の層間絶縁膜４１、及び、第２の層間絶縁膜４３は、例えば、SiO2膜、Low-k膜（低誘電率絶縁膜）、SiOC膜等で形成される。
　半田バンプ４７A及び４７Bは、外部のモジュール基板との間で、電源電圧、グラウンド（GND）、または、各種の信号（例えば画素信号や制御信号）を入出力する外部接続端子である。
　図１において左側の半田バンプ４７Aは、例えば、外部のモジュール基板から、電源電圧の供給を受ける外部接続端子である。内部電極３３Aは、第１の再配線４２Aと第２の再配線４４Aを介して半田バンプ４７Aと接続されているため、半田バンプ４７Aに供給された電源電圧が、多層配線層３２側の内部電極３３Aに引き込まれる。
　一方、右側の半田バンプ４７Bは、例えば、外部のモジュール基板へ信号を出力する外部接続端子である。内部電極３３Bは、第１の再配線４２Bと第２の再配線４４Bを介して半田バンプ４７Bと接続されているため、固体撮像装置１内で生成された信号が、半田バンプ４７Bから外部へ出力される。
　電源電圧が供給される左側の半田バンプ４７A側と、信号を出力する半田バンプ４７B側とを比較すると、半田バンプ４７A側には、キャパシタ５１Aが形成されている。キャパシタ５１Aは、第１の再配線４２Aと、第２の再配線４４Aと同層に形成された他の第２の再配線４４Cと、それらの間の第２の層間絶縁膜４３とで構成されている。すなわち、キャパシタ５１Aは、ロジック基板１２（シリコン基板３１）の裏面側に形成された第１の再配線４２Aと第２の再配線４４Cとを容量電極とする並行平板キャパシタ（MIMキャパシタ）である。第２の再配線４４Cは、詳細は図２を参照して後述するが、内部電極３３A及び３３Bとは異なる他の内部電極３３C（図２）に接続された第２の再配線である。
　信号出力端子としての半田バンプ４７Bに接続された再配線である第１の再配線４２B及び第２の再配線４４Bは、第１の層間絶縁膜４１により、シリコン基板３１と電気的に分離されるが、両者の間の寄生容量により、信号遅延（信号立ち上がり時間及び信号立ち下がり時間の増大）や、シリコン基板３１のノイズの影響を受け、ジッタとなることがある。
　信号遅延及びジッタの影響を抑制する方法の一つとして、電源電圧に繋がる内部電極３３Aに容量素子を接続して電位を安定させる手法が挙げられる。固体撮像装置１は、電源電圧に繋がる内部電極３３Aに接続される第１の再配線４２Aと、第２の再配線４４Aと同層に形成された第２の再配線４４Cと、その間の第２の層間絶縁膜４３とで、平面型のキャパシタ５１Aを形成することで、信号遅延及びジッタを改善した構成とされている。
　キャパシタ５１Aは、第１実施の形態の固体撮像装置１が有するキャパシタ５１であり、電源電圧に繋がる内部電極３３Aに接続される第１の再配線４２を容量電極の一方として用いたキャパシタ５１の第１構成例である。以下同様に、第２ないし第１０実施の形態の固体撮像装置１が有するキャパシタ５１を、キャパシタ５１の第２ないし第１０構成例と称し、キャパシタ５１Bないし５１Kのように異なる符号を付して説明する。
＜２．キャパシタの第１構成例の詳細構成＞
　図２は、第１実施の形態の固体撮像装置１が有するキャパシタ５１である、第１構成例に係るキャパシタ５１Aの詳細構造を示す断面図である。図２は、ロジック基板１２のみの断面図であり、図１のキャパシタ５１Aを、図１とは異なる方向から見た断面図に相当する。
　キャパシタ５１Aは、第１の再配線４２Aと第２の再配線４４Cとを、第２の層間絶縁膜４３を介して対向配置して構成されている。第２の層間絶縁膜４３の材料は、例えば、シリコン酸化膜とすることができ、第２の層間絶縁膜４３の膜厚は、例えば、５μmないし１０μm程度に形成されている。対の容量電極の一方を構成する第１の再配線４２Aは、シリコン基板３１に開口された貫通孔４５Aを介して内部電極３３Aに接続されている。図１において第１の再配線４２Aと接続されていた第２の再配線４４A及び半田バンプ４７Aは、図２の断面方向からは見えない領域にあるため、図示されていない。
　対の容量電極を構成する他方の第２の再配線４４Cは、第２の層間絶縁膜４３を貫通する貫通孔４６Cを介して第１の再配線４２Cに接続されており、第１の再配線４２Cは、シリコン基板３１に開口された貫通孔４５Cを介して内部電極３３Cに接続されている。したがって、キャパシタ５１Aの容量電極の他方を構成する第２の再配線４４Cは、内部電極３３Aとは異なる内部電極３３Cの第２の再配線である。
　キャパシタ５１Aの一方の容量電極を構成する第１の再配線４２Aには、上述したように、図１の半田バンプ４７A及び第２の再配線４４Aを介して電源電圧が供給されている。一方、キャパシタ５１Aの他方の容量電極を構成する第２の再配線４４Cはグラウンドに接続されており、キャパシタ５１Aは、電源電圧の変動を抑制するための容量素子として機能する。
　電源電圧変動を抑制するための容量素子としては、例えば、ロジック基板１２の多層配線層３２内に形成する方法が考えられる。しかしながら、ロジック基板１２は、面積制約が大きく、大規模容量素子を搭載することは回路の高集積化に対する影響が大きいため、将来的なチップサイズシュリンクなどにおいて課題となることが容易に想定される。そのため、容量素子の設置面積を可能な限り縮小することが望まれる。
　上述したキャパシタ５１Aは、多層配線層３２内ではなく、外部接続端子側に形成されるため、多層配線層３２内に形成する回路の高集積化に対して影響を及ぼさない。これまで多層配線層３２内に形成されていた容量素子を、キャパシタ５１Aにより置き換えることにより、多層配線層３２内の回路面積を有効活用することができる。また、多層配線層３２内に形成されている容量素子にキャパシタ５１Aを付加した場合には、より高い容量を実現することが可能になる。
＜３．第１構成例に係るキャパシタの製造方法＞
　次に、図３ないし図５を参照して、図２で示したキャパシタ５１Aを含む固体撮像装置１の製造方法について説明する。なお、図３ないし図５に示す断面図は、図１及び図２と同じ向き、すなわち固体撮像装置１の光入射面を上面とする向きで示すが、製造工程では、外部接続端子である半田バンプ４７が形成される側のシリコン基板３１の面を上面として加工するため、図中、基板または膜の下側の面についても上面と称して説明する。
　初めに、図３のAに示されるように、シリコン基板３１のセンサ基板１１側となる第１面上に、多層配線層３２が形成される。多層配線層３２は、２つの内部電極３３A及び３３Cを少なくとも含む複数の金属配線層（不図示）とその間の層間絶縁膜３４とで構成される。
　次に、図３のBに示されるように、内部電極３３A及び３３Cそれぞれに対応する位置に、シリコン基板３１を貫通する貫通孔４５A及び４５Cが形成される。貫通孔４５A及び４５Cは、それぞれ、内部電極３３A及び３３Cに到達するまで形成され、内部電極３３A及び３３Cの上面の一部が露出される。
　次に、図３のCに示されるように、シリコン基板３１の上面と、貫通孔４５A及び４５Cの側壁に、第１の層間絶縁膜４１が形成される。第１の層間絶縁膜４１は、例えば、シリコン基板３１の上面全面と、貫通孔４５A及び４５Cの底面及び側壁に第１の層間絶縁膜４１を成膜したのちに、エッチバックすることにより、貫通孔４５A及び４５Cの底面上のみを除去することで形成することができる。
　次に、図４のAに示されるように、内部電極３３Aに接続する第１の再配線４２Aと、内部電極３３Cに接続する第１の再配線４２Cが、同時に形成される。第１の再配線４２A及び４２Cの材料は、例えば銅とされる。この場合、例えば、所定の領域に開口パターンを設けたレジスト材料を形成し、形成されたレジスト材料をマスクとして電解めっき法により銅膜を形成することで、第１の再配線４２A及び４２Cを形成することができる。第１の再配線４２A及び４２Cの膜厚は、例えば、数μmないし数十μｍ程度とされる。
　次に、図４のBに示されるように、第１の再配線４２A及び４２Cの上面と、第１の再配線４２A及び４２Cが形成されていない第１の層間絶縁膜４１の上面に、第２の層間絶縁膜４３が形成される。第２の層間絶縁膜４３の材料には、ソルダーレジストなどの有機材料や、シリコン酸化膜（SiO2膜）などの無機材料などを用いることができる。ソルダーレジストは、塗布装置を用いて形成することができ、シリコン酸化膜は、例えば、気相成長（Chemical Vapor Deposition,以下CVDと称する。）、原子層蒸着（Atomic layer Deposition、以下ALDと称する。）等を用いて形成することができる。第２の層間絶縁膜４３は、貫通孔４５A及び４５Cの内部に均一な膜厚で被着するように成膜される。第２の層間絶縁膜４３の膜厚は、数nmないし数十μmとすることができる。
　次に、図４のCに示されるように、第１の再配線４２C上の所定の領域に、第２の層間絶縁膜４３を貫通する貫通孔４６Cが形成される。第２の層間絶縁膜４３が、感光性材料のソルダーレジストなどである場合には、リソグラフィ法により貫通孔４６Cを形成することができる。また例えば、第２の層間絶縁膜４３がシリコン酸化膜である場合には、リソグラフィ法によりレジストパターンを形成し、そのレジストパターンをマスクとして第２の層間絶縁膜４３をドライエッチングすることにより、貫通孔４６Cを形成することができる。なお、図４のCに示されていないが、貫通孔４６Cと同時に、内部電極３３A側の第１の再配線４２A上にも貫通孔４６A（図１）が形成される。
　次に、図５のAに示されるように、第２の層間絶縁膜４３上の所定の領域と、貫通孔４６Cの内部に、第２の再配線４４Cが形成される。第２の再配線４４Cの材料も、第１の再配線４２Aと同様に銅とすることができる。第２の再配線４４Cの形成方法も、第１の再配線４２Aと同様である。第２の再配線４４Cの膜厚は、例えば数μmないし数十μm程度とされる。なお、図５のAに示されていないが、内部電極３３A側の第２の再配線４４Aも、第２の再配線４４Cと同時に形成される。
　次に、図５のBに示されるように、第２の再配線４４Cの上面と、第２の再配線４４Cが形成されていない第２の層間絶縁膜４３の上面に、保護膜４８が形成される。保護膜４８の材料には、例えば、有機材料であるソルダーレジストが用いられる。このソルダーレジストとしては、次の工程で半田バンプ４７を配置するための絶縁膜開口部を設けるため、感光性のソルダーレジストを用いることが望ましい。
　次に、図示は省略するが、半田バンプ４７A、４７Bを配置する領域の保護膜４８を開口して絶縁膜開口部を形成し、露出した第２の再配線４４A及び４４B上に、それぞれ、半田バンプ４７A及び４７Bが形成される。
　以上の工程により、図２で示した第１構成例に係るキャパシタ５１Aを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第１構成例に係るキャパシタ５１Aを有する固体撮像装置１の製造方法においては、第１の再配線４２Aと第２の再配線４４Cを対の容量電極とし、これらの再配線間に形成される第２の層間絶縁膜４３を容量膜とすることで、キャパシタ形成の専用工程を付加することなく、キャパシタ５１Aの形成と外部接続端子である半田バンプ４７までの配線形成を同時に行うことが可能になる。
＜４．キャパシタの第２構成例＞
　図６は、第２実施の形態の固体撮像装置１が有するキャパシタ５１である、第２構成例に係るキャパシタ５１Bの詳細構造を示す断面図である。
　以下で説明するキャパシタ５１の第２構成例ないし第９構成例においては、第１構成例の図２に対応する断面図のみ示すこととして、図１に相当する断面図については省略する。半田バンプ４７と内部電極３３との電気的接続は、図１に示した第１構成例と同様である。図６以降の図面において、第１実施の形態の固体撮像装置１と共通する部分については同一の符号を付すこととして、その部分の説明は適宜省略し、異なる部分に着目して説明する。
　図６に示される第２構成例に係るキャパシタ５１Bは、第１の再配線４２Aと第２の再配線４４Cを対の容量電極とし、これらの再配線間に形成される第２の層間絶縁膜４３を容量膜とする点で、第１構成例に係るキャパシタ５１Aと共通する。
　一方、第２構成例に係るキャパシタ５１Bは、第２の層間絶縁膜４３の膜厚が、他の領域の第２の層間絶縁膜４３の膜厚と比べて薄く形成された層間薄膜部１１１を有する点で、他の領域の第２の層間絶縁膜４３の膜厚と同じである第１構成例と相違する。キャパシタ５１Bの薄く形成された第２の層間絶縁膜４３の膜厚は、５００nm以下であり、好適には１０nmないし２００nm程度とされる。
　以上のように構成される第２構成例に係るキャパシタ５１Bによれば、容量膜である第２の層間絶縁膜４３の膜厚を薄く形成したことで、第１構成例と比較して高い静電容量を実現することができる。キャパシタ５１B以外の領域の第１の再配線４２Aと第２の再配線４４Cとの間の寄生容量については第１構成例から変化しない。したがって、再配線の寄生容量による信号遅延を抑制したうえで、電源電圧を安定させるための容量素子の高容量化を図ることが可能になる。
＜５．第２構成例に係るキャパシタの第１製造方法＞
　次に、図７及び図８を参照して、図６で示した第２構成例に係るキャパシタ５１Bを含む固体撮像装置１の第１製造方法について説明する。
　図７のAは、上述した第１構成例のキャパシタ５１Aにおいて、第１の再配線４２A及び４２Cを形成した後の図４のAと同じである。図７のAの第１の再配線４２A及び４２Cが形成されるまでの工程は、第１構成例の図３のAないし図４のAで説明した工程と同様である。
　次に、図７のBに示されるように、第１の再配線４２A及び４２Cの上面と、第１の再配線４２A及び４２Cが形成されていない第１の層間絶縁膜４１の上面に、第２の層間絶縁膜４３が形成される。第２の層間絶縁膜４３の材料には、ソルダーレジストなどの有機材料や、シリコン酸化膜などの無機材料などを用いることができる。ソルダーレジストは、塗布装置を用いて形成することができ、シリコン酸化膜は、例えば、CVDまたはALD等を用いて形成することができる。第２の層間絶縁膜４３の膜厚は、数nmないし数十μmとすることができる。
　次に、図７のCに示されるように、キャパシタ５１Bの形成領域となる第２の層間絶縁膜４３を薄膜化することにより、層間薄膜部１１１が形成される。例えば、層間薄膜部１１１となる領域以外の第２の層間絶縁膜４３上にレジストパターンを形成し、そのレジストパターンをマスクとしてドライエッチングを行うことにより、層間薄膜部１１１を形成することができる。
　次に、図８のAに示されるように、第１の再配線４２C上の所定の領域に、貫通孔４６Cが形成される。この工程は、第１構成例における図４のCの工程と同様である。
　次に、図８のBに示されるように、第２の層間絶縁膜４３上の所定の領域と、貫通孔４６Cの内部に、第２の再配線４４Cが形成される。この工程は、第１構成例における図５のAの工程と同様であるが、第２構成例では、層間薄膜部１１１が形成されているため、第２の再配線４４Cには層間薄膜部１１１に応じた段差が形成される。
　次に、図８のCに示されるように、第２の再配線４４Cの上面と、第２の再配線４４Cが形成されていない第２の層間絶縁膜４３の上面に、保護膜４８が形成される。この工程は、第１構成例における図５のBの工程と同様である。
　図８のCより後の工程は、第１構成例と同様である。すなわち、最上層の保護膜４８の所定の領域に絶縁膜開口部が形成され、露出した第２の再配線４４A及び４４B上に、それぞれ、半田バンプ４７A及び４７Bが形成される。
　以上の工程により、図６で示した第２構成例に係るキャパシタ５１Bを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第２構成例に係るキャパシタ５１Bを有する固体撮像装置１の第１製造方法によれば、容量膜である第２の層間絶縁膜４３の膜厚を薄く形成し、高い静電容量のキャパシタ５１Bを形成することができる。
＜６．第２構成例に係るキャパシタの第２製造方法＞
　次に、図９及び図１０を参照して、図６で示した第２構成例に係るキャパシタ５１Bを含む固体撮像装置１の第２製造方法について説明する。
　図９のAは、第１製造方法の図７のBと同様に、第１の再配線４２A及び４２Cの上面と、第１の再配線４２A及び４２Cが形成されていない第１の層間絶縁膜４１の上面に、第２の層間絶縁膜４３Xが形成された状態を示している。図７のBと異なる点は、第２の層間絶縁膜４３Xの膜厚が、図７のBの第２の層間絶縁膜４３よりも薄く形成されている点である。第２の層間絶縁膜４３Xを形成するまでの工程は、第１構成例の図３のAないし図４のBで説明した工程と同様である。
　次に、図９のBに示されるように、キャパシタ５１Bの層間薄膜部１１１となる領域の第２の層間絶縁膜４３Xが除去される。例えば、層間薄膜部１１１となる領域以外の第２の層間絶縁膜４３上にリソグラフィ法によりレジストパターンを形成し、そのレジストパターンをマスクとしてドライエッチングを行うことにより、層間薄膜部１１１となる領域の第２の層間絶縁膜４３Xが除去される。
　次に、図９のCに示されるように、層間薄膜部１１１となる領域の第１の再配線４２A上と、第２の層間絶縁膜４３Xの上面とを含む全面に、第２の層間絶縁膜４３Yが形成される。層間薄膜部１１１には、第２の層間絶縁膜４３Yのみが形成され、層間薄膜部１１１以外の領域は、第２の層間絶縁膜４３Xと４３Yの積層膜となる。第２の層間絶縁膜４３Xと４３Yの積層膜が、図６に示した第２構成例における膜厚の厚い第２の層間絶縁膜４３に対応する。第２の層間絶縁膜４３Xと４３Yは同一の材料でもよいし、異なる材料で形成してもよい。
　次に、図１０のAに示されるように、第１の再配線４２C上の所定の領域に、第２の層間絶縁膜４３Xと４３Yを貫通する貫通孔４６Cが形成される。この工程は、第１構成例における図４のCの工程と同様である。
　次に、図１０のBに示されるように、層間薄膜部１１１を含む第２の層間絶縁膜４３Y上の所定の領域と、貫通孔４６Cの内部に、第２の再配線４４Cが形成される。この工程は、第１構成例における図５のAの工程と同様であるが、第２構成例では、層間薄膜部１１１が形成されているため、第２の再配線４４Cには層間薄膜部１１１に応じた段差が形成される。
　図１０のBより後の工程は、第１構成例と同様である。すなわち、最上層に保護膜４８が形成された後、保護膜４８の所定の領域に絶縁膜開口部が形成され、露出した第２の再配線４４A及び４４B上に、それぞれ、半田バンプ４７A及び４７Bが形成される。
　以上の工程により、図６で示した第２構成例に係るキャパシタ５１Bを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第２構成例に係るキャパシタ５１Bを有する固体撮像装置１の第２製造方法によれば、容量膜である第２の層間絶縁膜４３の膜厚を薄く形成し、高い静電容量のキャパシタ５１Bを形成することができる。上述した第１製造方法と比較すると、層間薄膜部１１１の第２の層間絶縁膜４３の膜厚が第２の層間絶縁膜４３Yの成長膜厚によって決まるため、エッチング加工などにより薄膜化する場合と比べ膜厚の制御性が高く、キャパシタ５１Bの容量ばらつきを抑制することが可能となる。
＜７．第２構成例に係るキャパシタの第３製造方法＞
　次に、図１１及び図１２を参照して、図６で示した第２構成例に係るキャパシタ５１Bを含む固体撮像装置１の第３製造方法について説明する。
　図１１のAは、第２製造方法の図９のAと同様の状態、すなわち、第１の再配線４２A及び４２Cの上面と、第１の再配線４２A及び４２Cが形成されていない第１の層間絶縁膜４１の上面に、第２の層間絶縁膜４３Xが形成された状態を示している。第２の層間絶縁膜４３Xの膜厚は、図７のBの第２の層間絶縁膜４３よりも薄く形成されている。第２の層間絶縁膜４３Xを形成するまでの工程は、第１構成例の図３のAないし図４のBで説明した工程と同様である。
　次に、図１１のBに示されるように、第２の層間絶縁膜４３X上の全面に、第２の層間絶縁膜４３Ｙ’が形成される。これにより、第２の層間絶縁膜４３Xと４３Ｙ’の積層膜が形成される。上述した第２製造方法では、第２の層間絶縁膜４３Xと４３Yが同一材料または異なる材料のどちらでもよかったが、第３製造方法で形成される第２の層間絶縁膜４３Ｙ’は、第２の層間絶縁膜４３Xとエッチングレートの異なる材料が用いられる。例えば、第２の層間絶縁膜４３Xには、シリコン酸化膜などの無機材料膜が用いられ、第２の層間絶縁膜４３Ｙ’には、感光性を有するソルダーレジストなどの有機材料膜が用いられる。
　次に、図１１のCに示されるように、キャパシタ５１Bの層間薄膜部１１１となる領域の第２の層間絶縁膜４３Ｙ’と、貫通孔４６Cとなる領域１４１（以下、貫通孔領域１４１と称する。）の第２の層間絶縁膜４３Ｙ’が除去される。第２の層間絶縁膜４３Ｙ’が、感光性を有するソルダーレジストなどの有機材料膜である場合、リソグラフィ法により第２の層間絶縁膜４３Ｙ’が除去される。第２の層間絶縁膜４３Xと４３Ｙ’はエッチングレートが異なる材料であるため、第２の層間絶縁膜４３Xを残して第２の層間絶縁膜４３Ｙ’のみを除去することができる。
　次に、図１２のAに示されるように、貫通孔領域１４１の第２の層間絶縁膜４３Xをエッチングにより除去し、第２の層間絶縁膜４３Xと４３Ｙ’を貫通する貫通孔４６Cが形成される。第２の層間絶縁膜４３Xと４３Ｙ’の積層膜が、図６に示した第２構成例における膜厚の厚い第２の層間絶縁膜４３に対応する。
　次に、図１２のBに示されるように、層間薄膜部１１１を含む第２の層間絶縁膜４３Y上と、貫通孔４６Cの内部に、第２の再配線４４Cが形成される。この工程は、第１構成例における図５のAの工程と同様であるが、第２構成例では、層間薄膜部１１１が形成されているため、第２の再配線４４Cには層間薄膜部１１１に応じた段差が形成される。
　図１３のBより後の工程は、第１構成例と同様である。すなわち、最上層に保護膜４８が形成された後、保護膜４８の所定の領域に絶縁膜開口部が形成され、露出した第２の再配線４４A及び４４B上に、それぞれ、半田バンプ４７A及び４７Bが形成される。
　以上の工程により、図６で示した第２構成例に係るキャパシタ５１Bを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第２構成例に係るキャパシタ５１Bを有する固体撮像装置１の第３製造方法によれば、容量膜である第２の層間絶縁膜４３の膜厚を薄く形成し、高い静電容量のキャパシタ５１Bを形成することができる。上述した第１製造方法と比較すると、層間薄膜部１１１の第２の層間絶縁膜４３の膜厚が第２の層間絶縁膜４３Yの成長膜厚によって決まるため、エッチング加工などにより薄膜化する場合と比べ膜厚の制御性が高く、キャパシタ５１Bの容量ばらつきを抑制することが可能となる。
＜８．キャパシタの第３構成例＞
　図１３は、第３実施の形態の固体撮像装置１が有するキャパシタ５１である、第３構成例に係るキャパシタ５１Cの詳細構造を示す断面図である。
　図１３に示される第３構成例に係るキャパシタ５１Cは、対の容量電極である第１の再配線４２Aと第２の再配線４４Cとの間が、第２の層間絶縁膜４３ではなく、高誘電体膜１６１とされている点が上述した第１及び第２構成例と異なる。高誘電体膜１６１は、例えば、CVD、ALD、スパッタリング等を用いて、酸化タンタル膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化チタン膜、酸化ジルコニウム膜、酸化ニオブ膜、窒化シリコン膜などとすることができ、または、これら２つ以上の積層膜であってもよい。さらに、これらの誘電体膜の単層膜または積層膜の上層及び下層に窒化チタン膜を形成した構造としてもよい。高誘電体膜１６１の膜厚は、数nmないし数百nmとすることができる。例えば、高誘電体膜１６１の材料として、酸化タンタル（Ta2O5）を用い、膜厚を100nmとした場合、比誘電率εrは２０ないし２５（εr＝20-25）程度となる。
　高誘電体膜１６１は、キャパシタ５１Cの領域だけでなく、平面視で、シリコン基板３１上方の全面に形成されている。キャパシタ５１Cの領域以外では、高誘電体膜１６１上に第２の層間絶縁膜４３が形成されており、貫通孔４６Cは、高誘電体膜１６１と第２の層間絶縁膜４３を貫通している。キャパシタ５１Cの領域以外の第１の再配線４２と第２の再配線４４との間の第２の層間絶縁膜４３の膜厚は、例えば２０μm程度とすることができる。
　以上のように構成される第３構成例に係るキャパシタ５１Cによれば、容量膜として高誘電体膜１６１を用いたことで、第１構成例と比較して高い静電容量を実現することができる。全面に形成された高誘電体膜１６１のキャパシタ５１B以外の領域には第２の層間絶縁膜４３が形成されており、第１の再配線４２と第２の再配線４４との間の寄生容量を増加させることはない。したがって、再配線の寄生容量による信号遅延を抑制したうえで、電源電圧を安定させるための容量素子の高容量化を図ることが可能になる。
＜９．第３構成例に係るキャパシタの製造方法＞
　次に、図１４及び図１５を参照して、図１３で示した第３構成例に係るキャパシタ５１Cを含む固体撮像装置１の製造方法について説明する。
　図１４のAに示されるように、高誘電体膜１６１がシリコン基板３１上方の全面に形成される。高誘電体膜１６１は、第１の再配線４２A及び４２Cが形成されている領域では、第１の再配線４２A及び４２Cの上面に形成され、第１の再配線４２A及び４２Cが形成されていない領域では、第１の層間絶縁膜４１の上面に形成される。高誘電体膜１６１を形成する前の工程は、第１構成例の図３のAないし図４のAで説明した工程と同様である。
　次に、図１４のBに示されるように、高誘電体膜１６１の上面に、第２の層間絶縁膜４３が形成される。第２の層間絶縁膜４３の材料には、ソルダーレジストなどの有機材料や、シリコン酸化膜（SiO2膜）などの無機材料などを用いることができる。この例では、第２の層間絶縁膜４３の材料は、例えば、感光性を有するソルダーレジストとされる。第２の層間絶縁膜４３の膜厚は、数nmないし数十μmとすることができる。この工程は、第１構成例における図４のBの工程と同様である。
　次に、図１４のCに示されるように、キャパシタ５１Cとなる領域１８１と、貫通孔４６Cとなる領域１８２の第２の層間絶縁膜４３が除去される。第２の層間絶縁膜４３の材料が、感光性を有するソルダーレジストである場合、リソグラフィ法により、領域１８１と領域１８２の第２の層間絶縁膜４３を除去することができる。
　次に、図１５のAに示されるように、貫通孔４６Cとなる領域１８２の高誘電体膜１６１を、リソグラフィ法により形成したレジストパターンをマスクとしたドライエッチングなどを用いて除去することにより、貫通孔４６Cが形成される。なお、図１５のAに示されていないが、貫通孔４６Cと同時に、内部電極３３A側の第１の再配線４２A上にも貫通孔４６A（図１）が、形成される。
　次に、図１５のBに示されるように、キャパシタ５１Cとなる領域１８１の高誘電体膜１６１上と、貫通孔４６Cの内部を含む領域に、第２の再配線４４Cが形成される。この工程は、第１構成例における図５のAの工程と同様であるが、第３構成例では、第２の層間絶縁膜４３の有無に応じた段差が形成される。
　図１５のBより後の工程は、第１構成例と同様である。すなわち、最上層に保護膜４８が形成された後、保護膜４８の所定の領域に絶縁膜開口部が形成され、露出した第２の再配線４４A及び４４B上に、それぞれ、半田バンプ４７A及び４７Bが形成される。
　以上の工程により、図１３で示した第３構成例に係るキャパシタ５１Cを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第３構成例に係るキャパシタ５１Cを有する固体撮像装置１の製造方法によれば、容量膜として高誘電体膜１６１を用いたことで、高い静電容量のキャパシタ５１Cを形成することができる。
＜１０．キャパシタの第４構成例＞
　図１６は、第４実施の形態の固体撮像装置１が有するキャパシタ５１である、第４構成例に係るキャパシタ５１Dの詳細構造を示す断面図である。
　図１６に示される第４構成例に係るキャパシタ５１Cは、第１の再配線４２Aと第２の再配線４４Cを対の容量電極とし、これらの再配線間に高誘電体膜１６１が形成されている点で、図１３に示した第３構成例に係るキャパシタ５１Cと共通する。
　一方、図１６に示される第４構成例では、高誘電体膜１６１がシリコン基板３１上方の全面ではなく、キャパシタ５１Dを構成する第１の再配線４２Aと第２の再配線４４Cとが重畳する領域内だけに形成されている点で、図１３に示した第３構成例と相違する。高誘電体膜１６１は高い膜応力を有する材料であることが多いため、シリコン基板３１上方の全面に成膜した場合、固体撮像装置１全体として反りが発生するおそれがある。高誘電体膜１６１をキャパシタ５１Dの領域だけに形成することにより、装置全体の反りを抑制し、実装されるモジュール基板との接続信頼性を高めることが可能になる。
　以上のように構成される第４構成例に係るキャパシタ５１Dによれば、容量膜として高誘電体膜１６１を用いたことで、第１構成例と比較して高い静電容量を実現することができる。高誘電体膜１６１はキャパシタ５１Dの領域だけに形成されているため、装置全体の反りを抑制し、実装基板への接続信頼性を高めることが可能になる。
　キャパシタ５１D以外の領域には第２の層間絶縁膜４３が形成されており、第１の再配線４２と第２の再配線４４との間の寄生容量を増加させることはない。したがって、再配線の寄生容量による信号遅延を抑制したうえで、電源電圧を安定させるための容量素子の高容量化を図ることが可能になる。
＜１１．第４構成例に係るキャパシタの製造方法＞
　次に、図１７及び図１８を参照して、図１６で示した第４構成例に係るキャパシタ５１Dを含む固体撮像装置１の製造方法について説明する。
　図１７のAに示されるように、高誘電体膜１６１がシリコン基板３１上方の全面に形成される。この工程は、第３構成例の図１４のAで説明した工程と同様である。
　次に、図１７のBに示されるように、高誘電体膜１６１がキャパシタ５１Dの容量膜となる領域だけ残るように、それ以外の領域の高誘電体膜１６１が除去される。キャパシタ５１Dとなる領域以外の高誘電体膜１６１は、残したい領域にレジストパターンを形成してマスクし、ドライエッチングすることで除去することができる。
　次に、図１７のCに示されるように、第２の層間絶縁膜４３が、最上層の全面に形成される。第２の層間絶縁膜４３は、最上層が高誘電体膜１６１の領域では、高誘電体膜１６１の上面に形成され、最上層が第１の再配線４２A及び４２Cの領域では、第１の再配線４２A及び４２Cの上面に形成され、最上層が第１の層間絶縁膜４１の領域では、第１の層間絶縁膜４１の上面に形成される。この工程は、第３構成例の図１４のBで説明した工程と同様である。
　次に、図１８のAに示されるように、キャパシタ５１Dとなる領域２０１の第２の層間絶縁膜４３が除去されるとともに、第１の再配線４２C上の所定の領域の第２の層間絶縁膜４３も除去され、貫通孔４６Cが形成される。第２の層間絶縁膜４３の材料が、感光性を有するソルダーレジストである場合、リソグラフィ法により、所望の領域の第２の層間絶縁膜４３を除去することができる。
　次に、図１８のBに示されるように、キャパシタ５１Dとなる領域２０１の高誘電体膜１６１上と、貫通孔４６Cの内部を含む領域に、第２の再配線４４Cが形成される。この工程は、第１構成例における図５のAの工程と同様であるが、第４構成例では、第２の層間絶縁膜４３の有無に応じた段差が形成される。
　図１８のBより後の工程は、第１構成例と同様である。すなわち、最上層に保護膜４８が形成された後、保護膜４８の所定の領域に絶縁膜開口部が形成され、露出した第２の再配線４４A及び４４B上に、それぞれ、半田バンプ４７A及び４７Bが形成される。
　以上の工程により、図１６で示した第４構成例に係るキャパシタ５１Dを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第４構成例に係るキャパシタ５１Dを有する固体撮像装置１の製造方法によれば、容量膜として高誘電体膜１６１を用いたことで、高い静電容量のキャパシタ５１Dを形成することができる。第３構成例に係るキャパシタ５１Cと比較すると、高誘電体膜１６１を一旦全面に被着させた直後に、キャパシタ５１Dの容量膜となる領域のみ残すように加工するため、貫通孔４６Cを形成する際に、高誘電体膜１６１の除去を行う必要がない。図１８のAの工程で、キャパシタ５１Dとなる領域２０１の第２の層間絶縁膜４３の除去と同時に貫通孔４６Cを形成することができるので、第３構成例に係るキャパシタ５１Cよりも工程を容易に行うことができる。
＜１２．キャパシタの第５構成例＞
　図１９は、第５実施の形態の固体撮像装置１が有するキャパシタ５１である、第５構成例に係るキャパシタ５１Eの詳細構造を示す断面図である。
　図１９に示される第５構成例に係るキャパシタ５１Eは、図２に示した第１構成例に係るキャパシタ５１Aと比較すると、第２の再配線４４Cが第２の再配線２２１に置き換えられている点が相違する。
　図２の第１構成例に係るキャパシタ５１Aの第２の再配線４４Cは、シリコン基板３１を貫通する貫通孔４５Aの内部には形成されず、シリコン基板３１の裏面側の平面部のみに平板で形成されていた。
　これに対して、図１９のキャパシタ５１Eの第２の再配線２２１は、シリコン基板３１の裏面側の平面部だけでなく、貫通孔４５Aの内部まで形成されている。これにより、第２の層間絶縁膜４３を挟んで第１の再配線４２Aと対向する第２の再配線２２１の面積が増加し、第１構成例と比較して高い静電容量を実現することができる。キャパシタに特化した素子面積の増加はない。
　以上のように構成される第５構成例に係るキャパシタ５１Eによれば、第１の再配線４２Aと対向する第２の再配線２２１の面積が増加したことで、第１構成例と比較して高い静電容量を実現することができる。したがって、再配線の寄生容量による信号遅延を抑制したうえで、電源電圧を安定させるための容量素子の高容量化を図ることが可能になる。
　キャパシタ５１Eのうち、シリコン基板３１の裏面上部の平板状のキャパシタを平面型キャパシタ、貫通孔４５Aの内部のキャパシタ部分をシリンダ型キャパシタと呼ぶと、図１９のキャパシタ５１Eは、平面型キャパシタとシリンダ型キャパシタを直列接続した構成となっている。キャパシタ５１Eは、平面型キャパシタとシリンダ型キャパシタの並列接続した構成としてもよい。
＜１３．第５構成例に係るキャパシタの製造方法＞
　次に、図２０を参照して、図１９で示した第５構成例に係るキャパシタ５１Eを含む固体撮像装置１の製造方法について説明する。
　図２０のAは、上述した第１構成例のキャパシタ５１Aにおける図４のCと同じである。図２０のAのように、第２の層間絶縁膜４３と貫通孔４６Cが形成されるまでの工程は、第１構成例の図３のAないし図４のCで説明した工程と同様である。
　次に、図２０のBに示されるように、第２の層間絶縁膜４３上の所定の領域と、貫通孔４６Cの内部に、第２の再配線２２１が形成される。第２の再配線２２１は、貫通孔４５Aの内部にも延在するように形成される。第２の再配線２２１の材料も、第１の再配線４２Aと同様に銅とされる。第２の再配線２２１の形成方法も、第１の再配線４２Aと同様である。第２の再配線２２１の膜厚は、例えば数μmないし数十μm程度とされる。
　次に、図２０のCに示されるように、第２の再配線２２１の上面と、第２の再配線２２１が形成されていない第２の層間絶縁膜４３の上面に、保護膜４８が形成される。この工程は、第１構成例における図５のBの工程と同様である。
　図２０のCより後の工程は、第１構成例と同様である。すなわち、保護膜４８の所定の領域に絶縁膜開口部が形成され、露出した第２の再配線４４A及び４４B上に、それぞれ、半田バンプ４７A及び４７Bが形成される。
　以上の工程により、図１９で示した第５構成例に係るキャパシタ５１Eを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第５構成例に係るキャパシタ５１Eを有する固体撮像装置１の製造方法によれば、容量電極の面積拡大により、第１構成例と比較して高い静電容量を実現することができる。第１構成例と比較して工程数を追加することなく、容量電極の面積を拡大することができる。
＜１４．キャパシタの第６構成例＞
　図２１は、第６実施の形態の固体撮像装置１が有するキャパシタ５１である、第６構成例に係るキャパシタ５１Fの詳細構造を示す断面図である。
　図２１に示される第６構成例に係るキャパシタ５１Fは、図１９に示した第５構成例に係るキャパシタ５１Eと比較すると、第２の再配線２２１が第２の再配線２４１に置き換えられている。キャパシタ５１Fは、平面型キャパシタとシリンダ型キャパシタを直列接続した構成となっている点でキャパシタ５１Eと共通する。
　しかしながら、図１９で示した第５構成例に係るキャパシタ５１Eのシリンダ型キャパシタは、貫通孔４５Aの内壁に沿って形成された第２の再配線２２１の内側に保護膜４８が埋め込まれていた。これに対して、第６構成例に係るキャパシタ５１Fのシリンダ型キャパシタは、貫通孔４５Aの内部に保護膜４８が埋め込まれていない。保護膜４８が埋め込まれる代わりに、第２の再配線２４１が、プラグ状に埋め込まれている。プラグ状は、円柱状または円錐状の形状である。貫通孔４６Cに埋め込まれた第２の再配線２４１の上面も平坦に形成されている。
　以上のように構成される第６構成例に係るキャパシタ５１Fによれば、第１の再配線４２Aと対向する第２の再配線２２１の面積が増加したことで、第１構成例と比較して高い静電容量を実現することができる。したがって、再配線の寄生容量による信号遅延を抑制したうえで、電源電圧を安定させるための容量素子の高容量化を図ることが可能になる。
　また、貫通孔４５Aの内部に第２の再配線２４１をプラグ状に埋め込んだことにより、第２の再配線２４１の断線の懸念が少なく安定した容量特性を得ることが可能になる。また、貫通孔４５Aの内部に保護膜４８が埋め込まれないため、貫通孔４５Aの内部に保護膜４８の空洞などが発生することがなく、空洞内のガスの膨張による保護膜４８の破壊などの不具合の発生を抑制することができる。
＜１５．第６構成例に係るキャパシタの製造方法＞
　次に、図２２を参照して、図２１で示した第６構成例に係るキャパシタ５１Fを含む固体撮像装置１の製造方法について説明する。
　図２２のAは、上述した第１構成例のキャパシタ５１Aにおける図４のCと同じである。図２２のAのように、第２の層間絶縁膜４３と貫通孔４６Cが形成されるまでの工程は、第１構成例の図３のAないし図４のCで説明した工程と同様である。
　次に、図２２のBに示されるように、第２の層間絶縁膜４３上の所定の領域と、貫通孔４６Cの内部に、第２の再配線２４１が形成される。第２の再配線２４１は、貫通孔４５Aの内部にプラグ状に埋め込まれる。また、貫通孔４６Cに埋め込まれた第２の再配線２４１の上面も平坦に形成される。第２の再配線２４１の材料も、第１の再配線４２Aと同様に銅とされる。第２の再配線２４１の形成にはカバレッジの良い方法が採用される。
　次に、図２２のCに示されるように、第２の再配線２４１の上面と、第２の再配線２４１が形成されていない第２の層間絶縁膜４３の上面に、保護膜４８が形成される。この工程は、第１構成例における図５のBの工程と同様である。
　図２２のCより後の工程は、第１構成例と同様である。すなわち、保護膜４８の所定の領域に絶縁膜開口部が形成され、露出した第２の再配線４４A及び４４B上に、それぞれ、半田バンプ４７A及び４７Bが形成される。
　以上の工程により、図２１で示した第６構成例に係るキャパシタ５１Fを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第６構成例に係るキャパシタ５１Eを有する固体撮像装置１の製造方法によれば、容量電極の面積拡大により、第１構成例と比較して高い静電容量を実現することができる。貫通孔４５Aの内部に容量電極となる第２の再配線材料をプラグ状に完全に埋め込むため、その後に被着させる保護膜４８の開口内の段差被覆性を気にすることなく形成することができる。
＜１６．キャパシタの第７構成例＞
　図２３は、第７実施の形態の固体撮像装置１が有するキャパシタ５１である、第７構成例に係るキャパシタ５１Gの詳細構造を示す断面図である。
　図２３に示される第７構成例に係るキャパシタ５１Gは、図２に示した第１構成例に係るキャパシタ５１Aと比較すると、対の容量電極を構成する第１の再配線２６１と第２の再配線２６２が、凹凸の断面形状を有している。具体的には、キャパシタ５１Gが形成されている平面領域のシリコン基板３１の一部に、所定の深さまで掘り込まれた溝部２６３A及び２６３Bが形成されており、第１の再配線２６１と第２の再配線２６２は、溝部２６３A及び２６３Bが形成されている部分は深い位置、溝部２６３A及び２６３Bが形成されていない部分は浅い位置の段差を有する断面形状となっている。このように第１の再配線２６１と第２の再配線２６２が、溝部２６３A及び２６３Bに沿った凹凸の断面形状で形成されることにより、第１の再配線２６１と第２の再配線２６２の対向面積を増大させることができる。
　以上のように構成される第７構成例に係るキャパシタ５１Gによれば、第１の再配線２６１と第２の再配線２６２の対向面積を増大させることができるので、実効的なキャパシタ面積が増加し、第１構成例と比較して静電容量を増大させることができる。
＜１７．第７構成例に係るキャパシタの製造方法＞
　次に、図２４ないし図２６を参照して、図２３で示した第７構成例に係るキャパシタ５１Gを含む固体撮像装置１の製造方法について説明する。
　初めに、図２４のAに示されるように、シリコン基板３１のセンサ基板１１側となる第１面上に、多層配線層３２が形成される。多層配線層３２は、２つの内部電極３３A及び３３Cを少なくとも含む複数の金属配線層（不図示）とその間の層間絶縁膜３４とで構成される。
　次に、図２４のBに示されるように、キャパシタ５１Gを形成する平面領域のシリコン基板３１の一部に溝部２６３A及び２６３Bが形成される。
　次に、図２４のCに示されるように、内部電極３３A及び３３Cそれぞれに対応する位置に、シリコン基板３１を貫通する貫通孔４５A及び４５Cが形成される。貫通孔４５A及び４５Cは、それぞれ、内部電極３３A及び３３Cに到達するまで形成され、内部電極３３A及び３３Cの上面の一部が露出される。
　次に、図２５のAに示されるように、シリコン基板３１の上面、溝部２６３A及び２６３Bの内壁と底面、及び、貫通孔４５A及び４５Cの側壁に、第１の層間絶縁膜４１が形成される。第１の層間絶縁膜４１は、例えば、溝部２６３A及び２６３Bを含むシリコン基板３１の上面全面と、貫通孔４５A及び４５Cの底面及び側壁に第１の層間絶縁膜４１を成膜したのちに、リソグラフィ法を用いて貫通孔４５A及び４５Cの底面のみをドライエッチングすることで形成することができる。第１の層間絶縁膜４１は、溝部２６３A及び２６３Bに沿った凹凸の断面形状で形成される。
　次に、図２５のBに示されるように、内部電極３３Aに接続する第１の再配線２６１と、内部電極３３Cに接続する第１の再配線４２Cが、同時に形成される。第１の再配線２６１及び４２Cの材料は、例えば銅とされる。この場合、例えば、所定の領域に開口パターンを設けてレジスト材料を形成し、形成されたレジスト材料をマスクとして電解めっき法により銅膜を形成することで、第１の再配線２６１及び４２Cを形成することができる。第１の再配線２６１及び４２Cの膜厚は、例えば、数μmないし数十μｍ程度とされる。第１の再配線２６１は、溝部２６３A及び２６３Bに沿った凹凸の断面形状で形成される。
　次に、図２５のCに示されるように、第１の再配線２６１及び４２Cの上面と、第１の再配線２６１及び４２Cが形成されていない第１の層間絶縁膜４１の上面に、第２の層間絶縁膜４３が形成される。第２の層間絶縁膜４３の材料には、ソルダーレジストなどの有機材料や、シリコン酸化膜（SiO2膜）などの無機材料などを用いることができる。ソルダーレジストは、塗布装置を用いて形成することができ、シリコン酸化膜は、例えば、CVD、ALD等を用いて形成することができる。第２の層間絶縁膜４３は、貫通孔４５A及び４５C並びに溝部２６３A及び２６３Bの内部に均一な膜厚で被着するように成膜される。第２の層間絶縁膜４３の膜厚は、数nmないし数十μmとすることができる。
　次に、図２６のAに示されるように、第１の再配線４２C上の所定の領域に、第２の層間絶縁膜４３を貫通する貫通孔４６Cが形成される。第２の層間絶縁膜４３が、感光性材料のソルダーレジストなどである場合には、リソグラフィ法により貫通孔４６Cを形成することができる。また例えば、第２の層間絶縁膜４３がシリコン酸化膜である場合には、リソグラフィ法によりレジストパターンを形成し、そのレジストパターンをマスクとして第２の層間絶縁膜４３をドライエッチングすることにより、貫通孔４６Cを形成することができる。なお、図２６のAに示されていないが、貫通孔４６Cと同時に、内部電極３３A側の第１の再配線４２A上にも貫通孔４６A（図１）が形成される。
　次に、図２６のBに示されるように、第２の層間絶縁膜４３上の溝部２６３A及び２６３Bを含む所定の領域と、貫通孔４６Cの内部に、第２の再配線２６２が形成される。第２の再配線２６２の材料も、第１の再配線２６１と同様に銅とされる。第２の再配線２６２の形成方法も、第１の再配線２６１と同様である。第２の再配線２６２の膜厚は、例えば数μmないし数十μm程度とされる。なお、図２６のBに示されていないが、内部電極３３A側の第２の再配線４４Aも、第２の再配線２６２と同時に形成される。第２の再配線２６２も、溝部２６３A及び２６３Bに沿った凹凸の断面形状で形成される。
　次に、図２６のCに示されるように、第２の再配線２６２の上面と、第２の再配線２６２が形成されていない第２の層間絶縁膜４３の上面に、保護膜４８が形成される。保護膜４８の材料には、例えば、有機材料であるソルダーレジストが用いられる。このソルダーレジストとしては、次の工程で半田バンプ４７を配置するための絶縁膜開口部を設けるため、感光性のソルダーレジストを用いることが望ましい。
　図２６のCより後の工程は、第１構成例と同様である。すなわち、最上層の保護膜４８の所定の領域に絶縁膜開口部が形成され、露出した第２の再配線４４A及び４４B上に、それぞれ、半田バンプ４７A及び４７Bが形成される。
　以上の工程により、図２３で示した第７構成例に係るキャパシタ５１Gを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第７構成例に係るキャパシタ５１Gを有する固体撮像装置１の製造方法によれば、キャパシタ面積を大きく形成し、高い静電容量のキャパシタ５１Gを形成することができる。
＜１８．キャパシタの第８構成例＞
　図２７は、第８実施の形態の固体撮像装置１が有するキャパシタ５１である、第８構成例に係るキャパシタ５１Hの詳細構造を示す断面図である。
　図２７に示される第８構成例に係るキャパシタ５１Hは、対の容量電極を構成する第１の再配線２８１と第２の再配線２８２が、溝部２８４A及び２８４Bに沿った凹凸の断面形状を有している点で、図２３に示した第７構成例に係るキャパシタ５１Gと共通する。
　一方、第８構成例に係るキャパシタ５１Hは、溝部２８４A及び２８４Bが、シリコン基板３１の一部を掘り込んで形成されたものではなく、シリコン基板３１を貫通する貫通孔とされている点で、図２３に示した第７構成例に係るキャパシタ５１Gと相違する。溝部２８４A及び２８４Bが形成された領域の多層配線層３２には、内部電極３３A及び３３Cと同層に、溝加工時のストッパとして機能するストッパ膜２８３A及び２８３Bが形成されている。
　以上のように構成される第８構成例に係るキャパシタ５１Hによれば、溝部２８４A及び２８４Bの深さを貫通孔４５A及び４５Bと同じ深さとすることにより、第１の再配線２８１及び第２の再配線２８２の凹凸の段差が大きくなるので、第１の再配線２８１と第２の再配線２８２の対向面積を、第７構成例と比較して、さらに増大させることができる。実効的なキャパシタ面積が第７構成例と比較して増加するので、静電容量をさらに増大させることができる。
＜１９．第８構成例に係るキャパシタの製造方法＞
　次に、図２８ないし図３０を参照して、図２７で示した第８構成例に係るキャパシタ５１Hを含む固体撮像装置１の製造方法について説明する。
　初めに、図２８のAに示されるように、シリコン基板３１のセンサ基板１１側となる第１面上に、多層配線層３２が形成される。多層配線層３２には、２つの内部電極３３A及び３３Cと、ストッパ膜２８３A及び２８３Bと、層間絶縁膜３４とが少なくとも形成されている。ストッパ膜２８３A及び２８３Bは、内部電極３３A及び３３Cと同じ材料で構成することができる。
　次に、図２８のBに示されるように、内部電極３３A及び３３Cに対応する位置に、シリコン基板３１を貫通する貫通孔４５A及び４５Cが形成されるとともに、ストッパ膜２８３A及び２８３Bに対応する位置に、シリコン基板３１を貫通する溝部２８４A及び２８４Bが形成される。貫通孔４５A及び４５Cと、溝部２８４A及び２８４Bは、同時に形成され、内部電極３３A及び３３Cは、貫通孔４５A及び４５Cを形成する際のエッチングストッパとなり、ストッパ膜２８３A及び２８３Bは、溝部２８４A及び２８４Bを形成する際のエッチングストッパとなる。
　次に、図２８のCに示されるように、シリコン基板３１の上面全面と、貫通孔４５A及び４５Cの底面及び側壁、並びに、溝部２８４A及び２８４Bの底面及び側壁に第１の層間絶縁膜４１が成膜される。
　次に、図２９のAに示されるように、エッチバックなどを用いて、貫通孔４５A及び４５Cの底面上と、溝部２８４A及び２８４Bの底面上の第１の層間絶縁膜４１が除去される。
　次に、図２９のBに示されるように、内部電極３３Aに接続する第１の再配線２８１と、内部電極３３Cに接続する第１の再配線４２Cが、同時に形成される。この工程は、第７構成例において図２５のBで説明した工程と同様である。ただし、溝部２８４A及び２８４Bは、貫通孔４５Aと同じ深さで形成されているため、第１の再配線４２Aの断面形状の凹凸の段差は、貫通孔４５Aの段差と同じとなり、第７構成例よりも深くなる。
　次に、図２９のCに示されるように、第１の再配線２８１及び４２Cの上面と、第１の再配線２８１及び４２Cが形成されていない第１の層間絶縁膜４１の上面に、第２の層間絶縁膜４３が形成される。この工程は、第７構成例において図２５のCで説明した工程と同様である。第２の層間絶縁膜４３も、溝部２８４A及び２８４Bに沿った凹凸の断面形状で形成される。
　次に、図３０のAに示されるように、第１の再配線４２C上の所定の領域に、第２の層間絶縁膜４３を貫通する貫通孔４６Cが形成される。第２の層間絶縁膜４３が、感光性材料のソルダーレジストなどである場合には、リソグラフィ法により貫通孔４６Cを形成することができる。また例えば、第２の層間絶縁膜４３がシリコン酸化膜である場合には、リソグラフィ法によりレジストパターンを形成し、そのレジストパターンをマスクとして第２の層間絶縁膜４３をドライエッチングすることにより、貫通孔４６Cを形成することができる。なお、図３０のAに示されていないが、貫通孔４６Cと同時に、内部電極３３A側の第１の再配線４２A上にも貫通孔４６A（図１）が形成される。
　次に、図３０のBに示されるように、第２の層間絶縁膜４３上の溝部２８４A及び２８４Bを含む所定の領域と、貫通孔４６Cの内部に、第２の再配線２８２が形成される。第２の再配線２８２の材料も、第１の再配線２８１と同様に銅とされる。第２の再配線２８２の形成方法も、第１の再配線２８１と同様である。第２の再配線２８２の膜厚は、例えば数μmないし数十μm程度とされる。なお、図３０のBに示されていないが、内部電極３３A側の第２の再配線４４Aも、第２の再配線２８２と同時に形成される。第２の再配線２８２も、溝部２８４A及び２８４Bに沿った凹凸の断面形状で形成される。
　次に、図３０のCに示されるように、第２の再配線２８２の上面と、第２の再配線２８２が形成されていない第２の層間絶縁膜４３の上面に、保護膜４８が形成される。保護膜４８の材料には、例えば、有機材料であるソルダーレジストが用いられる。このソルダーレジストとしては、次の工程で半田バンプ４７を配置するための絶縁膜開口部を設けるため、感光性のソルダーレジストを用いることが望ましい。
　図３０のCより後の工程は、第１構成例と同様である。すなわち、最上層の保護膜４８の所定の領域に絶縁膜開口部が形成され、露出した第２の再配線４４A及び４４B上に、それぞれ、半田バンプ４７A及び４７Bが形成される。
　以上の工程により、図２７で示した第８構成例に係るキャパシタ５１Hを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第８構成例に係るキャパシタ５１Hを有する固体撮像装置１の製造方法によれば、キャパシタ面積を大きく形成し、高い静電容量のキャパシタ５１Hを形成することができる。溝部２８４A及び２８４Bを加工する際にストッパとなるストッパ膜２８３A及び２８３Bを形成したことにより、溝部２８４A及び２８４Bの深さを高精度に制御することができるため、容量ばらつきを抑制することができ、安定した容量値を得ることができる。
＜２０．キャパシタの第９構成例＞
　図３１は、第９実施の形態の固体撮像装置１が有するキャパシタ５１である、第９構成例に係るキャパシタ５１Jの詳細構造を示す断面図である。
　図３１に示される第９構成例に係るキャパシタ５１Jは、対の容量電極を構成する第１の再配線３０１と第２の再配線３０２それぞれの平面形状が櫛歯形状で形成されている。より具体的には、第１の再配線３０１は、平面方向で容量結合される第１配線３０１Aと第２配線３０１Bで構成される。第２の再配線３０２は、平面方向で容量結合される第１配線３０２Aと第２配線３０２Bで構成される。
　図３２のAは、第１の再配線３０１を構成する第１配線３０１A及び第２配線３０１Bの平面図である。図３２のBは、第２の再配線３０２を構成する第１配線３０２A及び第２配線３０２Bの平面図である。
　図３２のAに示される第１の再配線３０１の第１配線３０１A及び第２配線３０１Bは、それぞれ、櫛歯形状で形成されている。第１配線３０１Aの櫛歯配線の間隙に第２配線３０１Bの櫛歯配線が配置されており、第１配線３０１Aの櫛歯配線と第２配線３０１Bの櫛歯配線が向かい合って交互に配置されている。第１配線３０１Aの櫛歯配線と、第２配線３０１Bの櫛歯配線には異なる電位が供給されており、第１配線３０１Aと、第２配線３０１Bを容量電極とする容量素子が構成されている。
　図３２のBに示される第２の再配線３０２の第１配線３０２Aと第２配線３０２Bは、それぞれ、櫛歯形状で形成されている。第１配線３０２Aの櫛歯配線の間隙に第２配線３０２Bの櫛歯配線が配置されており、第１配線３０２Aの櫛歯配線と第２配線３０２Bの櫛歯配線が向かい合って交互に配置されている。第１配線３０２Aの櫛歯配線と、第２配線３０２Bの櫛歯配線には異なる電位が供給されており、第１配線３０２Aと、第２配線３０２Bを容量電極とする容量素子が構成されている。
　したがって、第１の再配線３０１の第１配線３０１A及び第２配線３０１Bは、平面方向で容量結合され、第２の再配線３０２の第１配線３０２A及び第２配線３０２Bは、平面方向で容量結合される。
　また、図３１の断面図から明らかなように、第１の再配線３０１の第１配線３０１A及び第２配線３０１Bと、第２の再配線３０２の第１配線３０２A及び第２配線３０２Bとが、上下方向（積層方向）でも容量素子を構成している。
　以上のように構成される第９構成例に係るキャパシタ５１Jによれば、第１の再配線３０１と第２の再配線３０２が、同一層の平面方向と異層間の上下方向の両方で容量素子として機能することで、高容量のキャパシタを実現することができる。
＜２１．固体撮像装置の第１０実施の形態＞
　図３３は、本技術を適用した固体撮像装置の第１０実施の形態の全体構成断面図である。
　図３３に示される固体撮像装置１は、キャパシタ５１の構成が、第１構成例に係るキャパシタ５１Aから、第１０構成例に係るキャパシタ５１Kに変更されている点が異なり、その他の点で共通する。
　図３３のキャパシタ５１Kは、第１の再配線３３１と、第２の再配線４４Aと同層に形成された他の第２の再配線３３２と、それらの間の第２の層間絶縁膜４３とで構成されている。図１で示したように、第１構成例に係るキャパシタ５１Aは、チップ領域の中央の画素領域７１の一部のみに形成されていた。これに対して、キャパシタ５１Kの第１の再配線３３１及び第２の再配線３３２は、画素領域７１全面に形成されている。
　図３４は、第１０実施の形態に係る固体撮像装置１の平面図である。図３４の平面図は、半田バンプ４７等が形成されている裏面側の平面図である。
　図３４の平面図において、固体撮像装置１は、矩形のチップ領域の中央の画素領域７１と、その外側の周辺領域７２とで構成される。周辺領域７２には、複数の半田バンプ４７が形成されている。
　図３４の平面図において、画素領域７１の外側に破線で示されるキャパシタ領域３５１は、キャパシタ５１Kの第１の再配線３３１及び第２の再配線３３２が重畳している領域を表す。キャパシタ領域３５１は、平面視で、画素領域７１の全領域を含み、画素領域７１よりも大きな平面積で、画素領域７１の下部全体を覆うように形成されている。
　キャパシタ領域３５１が画素領域７１の下部全体を覆うように配置されることにより、固体撮像装置１の裏面側から、赤外光（IR光）の進入を防ぐことができる。また、容量電極となる第１の再配線３３１及び第２の再配線３３２の面積を大きく確保することができるので、高容量を実現することができる。
　なお、上述の例では、キャパシタ５１Kを構成する第１の再配線３３１及び第２の再配線３３２は、平板状の１枚の金属膜で形成されているが、第１の再配線３３１及び第２の再配線３３２のそれぞれは、光の波長よりも短い隙間を開けて、複数領域に分割されていてもよい。
＜２２．第１ないし第１０実施の形態のまとめ＞
　第１ないし第１０実施の形態に係る固体撮像装置１は、シリコン基板３１の第１面側（光入射面側）に形成された内部電極３３と、シリコン基板３１の内部電極３３に対応する位置に形成された貫通孔４５と、シリコン基板３１の第１面側と反対側の第２面側に形成された、貫通孔４５を介して内部電極３３に接続された第１の再配線４２と、第１の再配線４２に接続され、第１の再配線４２よりも半田バンプ４７側に形成された第２の再配線４４と、第１の再配線４２と第２の再配線４４との間に形成された層間絶縁膜４３とを備える。
　キャパシタ５１Aないし５１Kは、第１の再配線４２と第２の再配線４４の２層の再配線層を使って形成される。例えば、第１構成例に係るキャパシタ５１Aは、第１の内部電極３３としての内部電極３３Aに接続された第１の再配線４２Aと、第２の内部電極３３としての内部電極３３Cに接続された第２の再配線４４Cと、その間に形成された層間絶縁膜４３とで構成される。内部電極３３A及び第１の再配線４２Aには半田バンプ４７Aから電源電圧が供給され、内部電極３３C及び第２の再配線４４Cはグラウンドに接続されている。
　このように、第１の再配線４２と第２の再配線４４の２層の再配線層を使ってキャパシタ５１を形成することで、キャパシタ５１は、シリコン基板３１の第１面側に形成された多層配線層３２内ではなく、外部接続端子側の第２面側に形成することができるため、多層配線層３２内に形成する回路の高集積化に対して影響を及ぼさない。
　また、キャパシタ５１を形成する第１の再配線４２と第２の再配線４４の２層の再配線層部分は、第２の層間絶縁膜４３を薄膜化したり、高誘電体膜１６１を設けたり、高容量とする構成を可能とする一方、キャパシタ５１以外の第１の再配線４２と第２の再配線４４の２層の再配線層部分は、第２の層間絶縁膜４３の膜厚を十分に確保することができるため、２層の再配線層による容量素子の形成と寄生容量の削減を両立させることができる。
　電源電圧に繋がる内部電極３３Aにキャパシタ５１を接続することで電位を安定させることにより、信号遅延及びジッタを改善することができる。
　キャパシタ５１は、上述した第１構成例ないし第１０構成例の２つ以上を任意に組み合わせた構成を採用してもよい。
＜２３．３層積層構成例＞
　上述した実施の形態では、固体撮像装置１が、センサ基板１１とロジック基板１２の２枚の基板を積層した２枚積層構造で構成される場合について説明した。しかし、上述したキャパシタ５１は、３枚以上の基板を積層した積層構造の固体撮像装置１に適用することも可能である。
　図３５は、３枚の基板を積層した積層構造の固体撮像装置１にキャパシタ５１が形成された構成例を示している。
　図３５に示される固体撮像装置１は、入射光の入射面側から、第１基板であるセンサ基板１１、第２基板である第１ロジック基板１２A、第３基板である第２ロジック基板１２Bを、その順番で積層して構成されている。
　図３５において固体撮像装置１の上側が、入射光が入射される光入射面側であり、固体撮像装置１の下側が、半導体チップである固体撮像装置１の裏面に相当する。図３５においては、センサ基板１１と第１ロジック基板１２Aとの接合面と、第１ロジック基板１２Aと第２ロジック基板１２Bとの接合面が、１点鎖線で示されている。
　センサ基板１１は、シリコン基板２１を備える。シリコン基板２１には、光電変換素子であるフォトダイオード２２が画素単位に形成されている。図中、上側となるシリコン基板２１の光入射面側にはカラーフィルタ４０１とオンチップレンズ２８が画素毎に形成されている。図３５では、図１において示されていた平坦化膜２３、層間絶縁膜２５、接合樹脂２６、及び、透光性基板２７が省略されている。図１で示した構成のように接合樹脂２６を介してオンチップレンズ２８上に透光性基板２７を設けても良いし、図３５のように透光性基板２７を省略してもよい。
　光入射面側とは反対側の、図中、下側となるシリコン基板２１の回路形成面側には、複数層の金属配線４２１と絶縁層４２２とを含む配線層４０２が形成されている。金属配線１２１の層数は問わない。配線層４０２の下面となる第１ロジック基板１２Aとの接合面には、複数の接合電極４２４が形成されている。接合電極４２４は、配線層４０２内の最下層の金属配線４２１と同層に設けられた内部電極４２３と接続されている。内部電極４２３は、例えば金属配線４２１と同一材料で形成されているが、異なる材料で形成してもよい。また、接合電極４２４は、第１ロジック基板１２Aの接合電極４４３と金属接合（例えばCu-Cu接合）されており、センサ基板１１と第１ロジック基板１２Aを電気的に接続している。金属配線４２１及び接合電極４２４の材料としては、例えば銅（Cu）、タングステン（Ｗ）、アルミニウム（Al）、金（Ａｕ）などを採用することができる。本実施の形態では、金属配線４２１及び接合電極４２４は銅で形成されている。絶縁層４２２は、例えば、SiO2膜、Low-k膜(低誘電率絶縁膜)、SiOC膜等で形成される。絶縁層４２２は、異なる材料からなる複数の絶縁膜で構成されてもよい。
　第１ロジック基板１２Aは、半導体として例えばシリコン（Si）を用いた半導体基板４３１を有する。第１ロジック基板１２Aは、半導体基板４３１のセンサ基板１１側となるおもて面側に配線層４３２を有するとともに、半導体基板４３１の第２ロジック基板１２B側となるうら面側に接合層４３３を有する。配線層４３２は、複数層の金属配線４４１と絶縁層４４２とを含む。金属配線４４１の層数は問わない。配線層４３２の上面となるセンサ基板１１との接合面には、複数の接合電極４４３が形成されている。接合電極４４３は、センサ基板１１の接合電極４２４と金属接合されており、センサ基板１１と第１ロジック基板１２Aを電気的に接続している。接合電極４４３は、配線層４３２内の最上層の金属配線４４１と同層に設けられた内部電極４４１Aと接続されている。配線層４３２内の最下層の金属配線４４１と同層には、半導体基板４３１を貫通する貫通電極(TSV：Through-Silicon Via)４３４と接続された内部電極４４１Bが形成されている。内部電極４４１A及び４４１Bは、例えば金属配線４４１と同一材料で形成されているが、異なる材料で形成してもよい。金属配線４４１及び接合電極４４３の材料としては、例えば銅（Cu）、タングステン（Ｗ）、アルミニウム（Al）、金（Ａｕ）などを採用することができる。本実施の形態では、金属配線４４１及び接合電極４４３は銅で形成されている。絶縁層４４２は、例えば、SiO2膜、Low-k膜(低誘電率絶縁膜)、SiOC膜等で形成される。絶縁層４４２は、異なる材料からなる複数の絶縁膜で構成されてもよい。
　半導体基板４３１の第２ロジック基板１２B側となる裏面側に形成された接合層４３３は、１層以上の金属配線４５１と絶縁層４５２とを含む。金属配線４５１の層数は問わない。接合層４３３内の金属配線４５１と同層に設けられた内部電極４５１Aは、貫通電極４３４及び接合電極４５３と接続されている。貫通電極４３４は、第１ロジック基板１２Aのセンサ基板１１側の配線層４３２内の内部電極４４１Bと接続されており、第１ロジック基板１２Aの配線層４３２と接合層４３３を電気的に接続している。接合電極４５３は、第２ロジック基板１２Bの接合電極４８４と金属接合されており、第１ロジック基板１２Aと第２ロジック基板１２Bを電気的に接続している。金属配線４５１、内部電極４５１A、絶縁層２５２、接合電極４５３の材料は、配線層４３２側の金属配線４４１、内部電極４４１A、絶縁層４４２、接合電極４４３と同様である。
　第２ロジック基板１２Bは、半導体として例えばシリコン（Si）を用いた半導体基板４７１を有する。第２ロジック基板１２Bは、半導体基板４７１の第１ロジック基板１２A側となるおもて面側に配線層４７２を有する。配線層４７２は、複数層の金属配線４８１と絶縁層４８２とを含む。金属配線４８１の層数は問わない。配線層４７２の上面となる第１ロジック基板１２Aとの接合面には、複数の接合電極４８４が形成されている。接合電極４８４は、第１ロジック基板１２Aの接合電極４５３と金属接合されており、第１ロジック基板１２Aと第２ロジック基板１２Bを電気的に接続している。接合電極４８４は、配線層４７２内の最上層の金属配線４８１と同層に設けられた内部電極４８３と接続されている。内部電極４８３は、例えば金属配線４８１と同一材料で形成されているが、異なる材料で形成してもよい。金属配線４８１及び接合電極４８４の材料としては、例えば銅（Cu）、タングステン（Ｗ）、アルミニウム（Al）、金（Ａｕ）などを採用することができる。本実施の形態では、金属配線４８１及び接合電極４８４は銅で形成されている。絶縁層４８２は、例えば、SiO2膜、Low-k膜(低誘電率絶縁膜)、SiOC膜等で形成される。絶縁層４８２は、異なる材料からなる複数の絶縁膜で構成されてもよい。
　第２ロジック基板１２Bには、少なくとも半導体基板４７１を貫通するMIMキャパシタであるキャパシタ５１LA及び５１LBが形成されている。キャパシタ５１LAは、容量電極である第１の再配線５０１A及び第２の再配線５０２Aと、それらの間の第２の層間絶縁膜４９２Aとで構成されている。キャパシタ５１LBは、容量電極である第１の再配線５０１B及び第２の再配線５０２Bと、それらの間の第２の層間絶縁膜４９２Bとで構成されている。キャパシタ５１LA及び５１LBは、半導体基板４７１の裏面側に形成された平面型キャパシタと、少なくとも半導体基板４７１を貫通する貫通孔４９３（４９３Aまたは４９３B）の側面と底部（図３５では上面）に形成されたシリンダ型キャパシタを直列接続した構成となっている。キャパシタ５１LA及び５１LBは、第１の層間絶縁膜４９１により、半導体基板４７１と電気的に分離されている。
　キャパシタ５１LAは、半導体基板４７１を貫通し、第２ロジック基板１２Bの配線層４７２内の内部電極４８３に接続されている。キャパシタ５１LBは、第２ロジック基板１２Bの半導体基板４７１及び配線層４７２、第１ロジック基板１２Aの接合層４３３及び半導体基板４３１を貫通し、第１ロジック基板１２Aの配線層４３２内の内部電極４４１Aに接続されている。キャパシタ５１LBは、キャパシタ５１LAと比較して貫通孔４９３Bの側面の面積が増大するため、静電容量をさらに増大させることができる。
　キャパシタ５１LA及び５１LBは、第２ロジック基板１２Bの裏面において、電源電圧、グラウンド（GND）、または、各種の信号（例えば画素信号や制御信号）を入出力する半田バンプ４７（不図示）と接続されている。図３５において固体撮像装置１の裏面を覆う第２の層間絶縁膜４３や保護膜４８の図示は省略されている。
　以上の３枚の基板を積層した積層構造の固体撮像装置１において、キャパシタ５１LAのように、第２ロジック基板１２Bの配線層４７２内の内部電極４８３に接続される構成とするか、キャパシタ５１LBのように、第１ロジック基板１２Aの配線層４３２内の内部電極４４１Aに接続される構成とするかは、例えば、入出力する信号のフォーマット変換等を行うIF（Interface）回路の配置によって決定することができる。例えば、IF回路が第２ロジック基板１２Bの配線層４７２内に設けられている場合にはキャパシタ５１LAの構成を採用し、IF回路が第１ロジック基板１２Aの配線層４３２内に設けれている場合にはキャパシタ５１LBの構成を採用することができる。
　以上の３枚の基板を積層した積層構造の固体撮像装置１において、第１ロジック基板１２Aの内部電極４４１Aに接続する貫通孔４９３Bと、第２ロジック基板１２Bの内部電極４８３に接続する貫通孔４９３Aのいずれにもキャパシタ５１L（５１LA,５１LB）を形成することが可能であり、より深い貫通孔４９３を形成することで、静電容量を増大させることができる。
　図３５は、３枚の基板を積層した積層構造の例を示したが、４枚以上の基板を積層した積層構造の固体撮像装置１にキャパシタ５１Lを構成することも勿論可能である。その場合、キャパシタ５１Lを介して外部接続端子と接続される内部電極は、４枚の基板のいずれの配線層の内部電極であってもよい。
＜２４．キャパシタの第１１構成例＞
　図３６は、第１１実施の形態の固体撮像装置１が有するキャパシタ５１である、第１１構成例に係るキャパシタ５１Mの詳細構造を示す断面図である。
　図３６の第１１構成例においては、例えば図２の第２構成例と同様に、センサ基板１１とロジック基板１２とが積層されて構成される固体撮像装置１のうち、ロジック基板１２の構成のみが示されている。なお、図２の第２構成例では、外部接続端子である半田バンプ４７が形成された固体撮像装置１の裏面がシリコン基板３１の下側となる向きで図示されていたが、図３６の第１１構成例では、半田バンプ４７に代わる外部接続端子であるピラー（ランド）５３１が形成された固体撮像装置１の裏面が、図３６においてシリコン基板３１の上側となる向きで図示されている。つまり、図３６の上下の向きは図２と反対である。図３６の第１１構成例において、上述した各構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　第１１構成例に係るキャパシタ５１Mは、図３６に示されるように、第１の再配線４２Aと、第２の再配線４４Cと、それらの間の高誘電体膜１６１とで構成されている。キャパシタ５１Mは、シリコン基板３１の裏面側に形成された平面型キャパシタと、シリコン基板３１を貫通する貫通孔４５Dの側面と底部に形成されたシリンダ型キャパシタを直列接続した構成となっている。キャパシタ５１Mは、貫通孔４５Dの側面（内周面）がスキャロップ状とされ、それに応じて貫通孔４５Dの側面の第１の再配線４２A、高誘電体膜１６１、及び、第２の再配線４４Cもスキャロップ状に形成されている点で、上述した他の構成例と異なる。スキャロップ状とは、円弧状の凹みが複数段繰り返された凹凸形状であることをいう。
　すなわち、シリコン基板３１には、おもて面側の多層配線層３２に形成された内部電極３３に対応して、貫通孔４５が形成されている。内部電極３３Aに対応する位置に、貫通孔４５Dが形成され、内部電極３３Cに対応する位置に、貫通孔４５Eが形成されている。この貫通孔４５D及び４５Eの側面は、円弧状の凹みが複数段繰り返された凹凸形状とされている。
　内部電極３３Aに対応する位置に形成された貫通孔４５Dの側面と、シリコン基板３１の裏面側には、第１の層間絶縁膜４１が形成されている。第１の層間絶縁膜４１は、第１の再配線４２Aとシリコン基板３１とを電気的に分離している。第１の再配線４２Aは、シリコン基板３１の裏面側と、貫通孔４５Dの側面に形成されており、おもて面側の多層配線層３２に形成された内部電極３３Aに接続されている。第１の再配線４２Aは、例えば、バリアメタルとCuシード膜とからなるシードメタル５２１Aと、Cu配線５２２Aとで構成される。バリアメタルの材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）及び、その窒化膜、炭化膜等を用いることができる。
　高誘電体膜１６１は、図１３の第３構成例と同様に、キャパシタ５１Mの領域だけでなく、シリコン基板３１上方の全面に形成されている。キャパシタ５１M以外の領域には、高誘電体膜１６１上に第２の層間絶縁膜４３が形成されている。
　第２の再配線４４Cは、キャパシタ５１Mの領域では高誘電体膜１６１上に形成され、キャパシタ５１M以外の領域では第２の層間絶縁膜４３上に形成されている。第２の再配線４４Cは、例えば、バリアメタルとCuシード膜とからなるシードメタル５２３と、Cu配線５２４とで構成される。バリアメタルの材料は、上記と同様である。第２の再配線４４Cの上面の一部の領域にピラー５３１が形成されて露出され、その他の領域は保護膜４８で覆われている。また、第２の再配線４４Cは、内部電極３３Cに接続されている第１の再配線４２Cとも接続されている。
　ピラー５３１は、金属材料の拡散を防止するバリアメタルとCuシード膜とからなるシードメタル５２５と、その内側に埋め込まれた銅（Cu）５２６とで構成される。バリアメタルの材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、及び、その窒化膜（例えば、ＴａＮ、ＴｉＮ）、炭化膜等を用いることができる。銅（Cu）５２６に代えて、タングステン（Ｗ）、アルミニウム（Al）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などの金属材料を用いて形成してもよい。
　第１の再配線４２Cは、内部電極３３Cに対応する位置に形成された貫通孔４５Eの側面と、シリコン基板３１の裏面側（図３６では上側）に、第１の層間絶縁膜４１を介して形成されている。第１の層間絶縁膜４１は、第１の再配線４２Cとシリコン基板３１とを電気的に分離する。第１の再配線４２Cは、例えば、バリアメタルとCuシード膜とからなるシードメタル５２１Cと、Cu配線５２２Cとで構成される。バリアメタルの材料は、上記と同様である。貫通孔４５Eの側面は、貫通孔４５Dと同様にスキャロップ状とされており、第１の層間絶縁膜４１、第１の再配線４２C、高誘電体膜１６１もスキャロップ状で形成されている。なお、貫通孔４５D、４５Eの中心部が第２の層間絶縁膜４３または保護膜４８が埋め込まれていない空洞で形成されているが、上述した他の構成例と同様に第２の層間絶縁膜４３または保護膜４８が埋め込まれるようにしてもよい。
　以上のように構成される第１１構成例に係るキャパシタ５１Mによれば、貫通孔４５Dの側面がスキャロップ状で形成され、第１の再配線４２A、高誘電体膜１６１、及び、第２の再配線４４Cもスキャロップ状で形成される。これにより、貫通孔４５Dの側面を平滑面とした場合と比べて第１の再配線４２Aと第２の再配線４４Cの対向面積を増やすことができ、静電容量を増大させることができる。したがって、再配線の寄生容量による信号遅延を抑制したうえで、電源電圧を安定させるための容量素子の高容量化を図ることが可能になる。つまり、信号遅延及びジッタを改善することができる。キャパシタ５１Mは、平面型キャパシタとシリンダ型キャパシタのうち、ロジック基板１２の多層配線層３２内のロジック回路（IF回路）に近いシリンダ型キャパシタ側で静電容量が増えるため、信号波形がより安定し、高速伝送に寄与できる。
　なお、図３６の第１１構成例においては、シリコン基板３１に形成された貫通孔４５D及び４５Eは、シリコン基板３１の裏面（第２面）からおもて面（第１面）に到達する深さ方向の全ての側面がスキャロップ状で形成された例について説明した。しかし、図３７に示されるように、貫通孔４５D及び４５Eの側面の深さ方向の一部のみ、言い換えれば、シリコン基板３１の裏面（第２面）からおもて面（第１面）に向かう途中の深さまでスキャロップ状で形成され、それより深い側面については平滑面で形成してもよい。この場合も、貫通孔４５Dの側面全面が平滑面である場合と比べて、静電容量を増大させることができる。
　図３８は、キャパシタ５１Mが形成された貫通孔４５Dの側面形状の変形例を説明する断面図である。
　図３６の第１１構成例においては、貫通孔４５Dの側面が、図３８のAに示されるように、円弧状の凹みが複数段繰り返し形成されたスキャロップ状である例について説明した。貫通孔４５Dの側面は、平滑面とした場合よりも面積がより多く確保できるような形状であればよく、例えば、図３８のBに示されるような三角形状や、図３８のCに示されるような四角形状の凹凸形状であってもよい。貫通孔４５Dの側面が、断面視で、シリコン基板３１の深さ方向に垂直な側面方向（シリコン基板３１の平面方向）に、複数の掘り込み深さを有する任意の凹凸形状であればよい。側面方向の掘り込み深さは、例えば、図３８のAに示されるように、突起部の頂点を結ぶ平滑面に対して０．３μm以上の凹みとなるように、貫通孔４５Dの側面の凹凸形状が形成される。
＜２５．第１１構成例に係るキャパシタの製造方法＞
　次に、図３９ないし図４６を参照して、図３６で示した第１１構成例に係るキャパシタ５１Mを含む固体撮像装置１の製造方法について説明する。
　初めに、図３９の示されるように、多層配線層３２が形成されたシリコン基板３１のセンサ基板１１側と反対側のうら面（第２面）上に、フォトレジスト５４１がパターニングされる。フォトレジスト５４１は、２つの内部電極３３A、３３Cそれぞれに対応する位置に、開口部５４２A、５４２Cが形成されている。
　次に、図４０に示されるように、パターニングされたフォトレジスト５４１に基づいて、開口部５４２A、５４２Cの領域のシリコン基板３１をボッシュプロセスによりエッチングすることにより、側面がスキャロップ状で形成された貫通孔４５D及び４５Eが形成される。ボッシュプロセスは、（１）シリコンの等方性エッチング、（２）保護膜の堆積、（３）Siの異方性エッチング（底面の保護膜の除去）の３つのステップを繰り返すことで、シリコン基板３１の深さ方向（垂直方向）に掘り込むドライエッチング技術である。
　次に、図４１に示されるようにフォトレジスト５４１が除去された後、図４２に示されるように、シリコン基板３１の上面と、貫通孔４５D及び４５Eの側壁に、第１の層間絶縁膜４１が形成される。第１の層間絶縁膜４１は、例えば、シリコン基板３１の上面全面と、貫通孔４５D及び４５Eの底面及び側壁に第１の層間絶縁膜４１を成膜したのちに、エッチバックすることにより、貫通孔４５D及び４５Eの底面上のみを除去することで形成することができる。第１の層間絶縁膜４１の材料には、ソルダーレジストなどの有機材料や、シリコン酸化膜（SiO2膜）などの無機材料などを用いることができる。ソルダーレジストは、塗布装置を用いて形成することができ、シリコン酸化膜は、例えば、CVD（気相成長）、ALD（原子層蒸着）等を用いて形成することができる。
　次に、図４３に示されるように、内部電極３３Aに接続する第１の再配線４２Aと、内部電極３３Cに接続する第１の再配線４２Cが、同時に形成される。より詳しくは、第１の再配線４２Aは、例えばTiを用いたバリアメタルとCuシード膜とからなるシードメタル５２１Aと、Cu配線５２２Aとで構成される。第１の再配線４２Cは、例えばTiを用いたバリアメタルとCuシード膜とからなるシードメタル５２１Cと、Cu配線５２２Cとで構成される。シードメタル５２１A、５２１Cは、例えばスパッタリングで成膜し、Cu配線５２２A、５２２Cは、例えば電解めっきで形成することができる。
　次に、図４４に示されるように、高誘電体膜１６１がシリコン基板３１上方の全面に形成された後、第２の再配線４４Cが第１の再配線４２Aの上方に形成される。高誘電体膜１６１は、第１の再配線４２A及び４２Cが形成されている領域では、第１の再配線４２A及び４２Cの上面に形成され、第１の再配線４２A及び４２Cが形成されていない領域では、第１の層間絶縁膜４１の上面に形成される。第２の再配線４４Cは、例えばTiを用いたバリアメタルとCuシード膜とからなるシードメタル５２３と、Cu配線５２４とで構成される。第２の再配線４４Cの形成方法は、第１の再配線４２Cと同様である。これにより、第１の再配線４２Aと、第２の再配線４４Cと、それらの間の高誘電体膜１６１とで構成されるキャパシタ５１Mが形成された。
　次に、図４５に示されるように、高誘電体膜１６１の上面に、第２の層間絶縁膜４３が形成される。第２の層間絶縁膜４３の材料には、ソルダーレジストなどの有機材料や、シリコン酸化膜（SiO2膜）などの無機材料などを用いることができる。この工程は、第１構成例における図４のBの工程と同様である。さらに、第２の層間絶縁膜４３の上面に、平面型キャパシタを構成する部分以外の第２の再配線４４Cであるシードメタル５２３とCu配線５２４とが形成される。
　次に、図４６に示されるように、半田バンプ４７に代わる外部接続端子であるピラー５３１と保護膜４８が形成され、図３６に示したロジック基板１２が完成する。保護膜４８の材料には、例えば、感光性のソルダーレジストが用いられる。ピラー５３１は、例えば、保護膜４８の一部の領域を開口して無電解めっきで金属材料を積み増すことにより形成される。ピラー５３１の金属材料は、Cuが好ましいが、NiやAuなどCu以外の金属材料でもよい。ピラー５３１と保護膜４８の表面（上面）は、CMPにより平坦化されている。
　以上の工程により、図３６で示した第１１構成例に係るキャパシタ５１Mを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第１１構成例に係るキャパシタ５１Mを有する固体撮像装置１の製造方法によれば、貫通孔４５Dの側面全面が平滑面である場合と比べて、静電容量を増大させたキャパシタ５１を製造することができる。
＜２６．キャパシタの第１２構成例＞
　図４７は、第１２実施の形態の固体撮像装置１の断面図である。
　図４７に示される固体撮像装置１は、センサ基板１１とロジック基板１２とが積層されて構成されたチップサイズパッケージ型のCMOS固体撮像装置である。センサ基板１１とロジック基板１２は、一点鎖線で示される面で接合されている。ただし、図４７では、センサ基板１１が下側、ロジック基板１２が上側に配置するように図示されており、固体撮像装置１の上下の向きが、図１と反対である。
　センサ基板１１の構成は、図１と同様であるため、その説明は省略する。センサ基板１１の層間絶縁膜２５、接合樹脂２６、及び、透光性基板２７は省略してもよい。ロジック基板１２は、第１２構成例に係るキャパシタ５１であるキャパシタ５１Nを有している。
　図４８は、固体撮像装置１の裏面側から見たキャパシタ５１N近傍の平面図である。図４７は、図４８のX-X’線における断面図に相当する。なお、図４８の平面図は、キャパシタ５１Nの構造を説明しやすくするため、第２の層間絶縁膜４３や保護膜４８等の一部が省略されている。
　第１２構成例に係るキャパシタ５１Nは、図４７に示されるように、ピラー５７１Aと、その周囲を囲むリング配線５７２Rと、それらの間の高誘電体膜５７３とで構成されたリングキャパシタである。キャパシタ５１NはMIMキャパシタであり、ピラー５７１AはMIMキャパシタの第１電極に相当し、リング配線５７２RはMIMキャパシタの第２電極に相当し、高誘電体膜５７３は、MIMキャパシタの絶縁膜に相当する。高誘電体膜５７３は、例えば比誘電率がSiO2膜よりも高い膜であり、比誘電率εrが３．８より大きい（εr＞３．８）材料とされる。高誘電体膜５７３の具体的材料は、上述した各構成例の高誘電体膜１６１と同様の材料を用いることができ、例えば酸化タンタル膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化チタン膜、酸化ジルコニウム膜、酸化ニオブ膜、窒化シリコン膜、または、これら２つ以上の積層膜などを用いることができる。なお、ピラー５７１Aとリング配線５７２Rとの間の絶縁膜は、高誘電体膜５７３が好ましいが、勿論、ソルダーレジストなどの有機材料や、シリコン酸化膜（SiO2膜）などの無機材料で形成してもよい。
　ピラー５７１Aは、例えば、例えば銅（Cu）、タングステン（Ｗ）、アルミニウム（Al）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などの金属材料を用いて形成される。本実施の形態では、銅を用いることとすると、ピラー５７１Aは、金属材料の拡散を防止するバリアメタルとCuシード膜とからなるシードメタル５６４Aと、銅（Cu）５６５Aとで構成される。バリアメタルの材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、及び、その窒化膜（例えば、ＴａＮ、ＴｉＮ）、炭化膜等を用いることができる。
　ピラー５７１Aは、第１の再配線４２Dに接続され、第１の再配線４２Dを介して貫通孔４５D下の内部電極３３Eに接続されている。第１の再配線４２Dは、シリコン基板３１の裏面側（図４７では上側）と、貫通孔４５Dの側面（内周面）に形成されており、おもて面側の多層配線層３２に形成された内部電極３３Eに接続されている。第１の再配線４２Dは、例えば、バリアメタル５６１Aと、Cuシード膜５６２Aと、Cu配線５６３Aとで構成される。第１の再配線４２Dの材料は、上述した第１の再配線４２Aと同様に、他の材料を用いてもよい。
　リング配線５７２Rも、ピラー５７１Aで例示した金属材料を用いることができ、ピラー５７１Aと同じ材料でも異なる材料であってもよい。本実施の形態では、同一材料を用いることとすると、リング配線５７２Rは、バリアメタルとCuシード膜とからなるシードメタル５６６Aと、銅（Cu）５６７Aとで構成される。
　リング配線５７２Rは、図４８に示されるように、円形状のピラー５７１Aの周囲に、所定の膜厚（幅）の高誘電体膜５７３を介して、円形状に形成されている。ただし、リング配線５７２Rの平面形状は、ピラー５７１Aの平面形状に即したものとなり、例えば、ピラー５７１Aの平面形状が六角形の多角形状である場合には、リング配線５７２Rの平面形状も六角形の多角形状となる。リング配線５７２Rは、ピラー５７１Aを環状に囲む配線であり、第１の再配線５７４を介して隣接する別のピラー５７１Bに接続されている。ピラー５７１Aは、第１の再配線４２Dを介して貫通孔４５D下の内部電極３３E（図４７）に接続され、ピラー５７１Bは、第１の再配線４２Eを介して貫通孔４５E下の内部電極３３Eに接続されている。リング配線５７２Rとピラー５７１Bの外周にも高誘電体膜５７３が形成されている。リング配線５７２Rがピラー５７１Aを環状に囲む構造とすることにより、対向面積を増大させ、静電容量を増大させることができる。
　ピラー５７１Aを第１ピラー５７１A、隣接する別のピラー５７１Bを第２ピラー５７１Bとすると、第１ピラー５７１Aと第２ピラー５７１Bには異なる電位が供給される。例えば、第１ピラー５７１Aに電源電圧が供給され、第２ピラー５７１Bにグラウンド（GND）が供給される。これにより、リングキャパシタであるキャパシタ５１Nに静電容量を持たせることができる。なお、第１ピラー５７１A及び第２ピラー５７１Bは、外部接続端子であるので、例えば画素信号や制御信号等の各種の信号を入出力する場合もある。
　図４７の断面図に示されるように、キャパシタ５１Nが形成された領域以外の第１の再配線４２D上面と第１の層間絶縁膜４１の上面には、第２の層間絶縁膜４３が形成されている。第２の層間絶縁膜４３は、例えば、SiO2膜、Low-k膜（低誘電率絶縁膜）、SiOC膜、SiN膜、SiON膜等で形成される。第２の層間絶縁膜４３は、SiO2膜よりも絶縁性の高い絶縁膜、例えばSiN膜、SiON膜等で構成されることが好ましい。ピラー５７１（５７１A、５７１B）以外の最表面は保護膜４８で覆われている。すなわち、外部接続端子であるピラー５７１のみ露出され、それ以外の固体撮像装置１の裏面全面が保護膜４８で覆われている。保護膜４８の材料には、例えば、有機材料であるソルダーレジストが用いられる。
　以上のように、第１２構成例に係るキャパシタ５１Nは、シリコン基板３１の裏面側（第２面側）に、第１電極である第１ピラー５７１Aと、第１電極の周囲を囲む第２電極であるリング配線５７２Rと、それらの間の絶縁膜である高誘電体膜５７３とで構成される。平面型キャパシタとシリンダ型キャパシタの構成は、貫通孔の位置や再配線の位置に依存するため、設計レイアウトの関係で静電容量を増やすことができない恐れがあり、高速伝送の効果を十分に享受できない可能性がある。リングキャパシタ構成であるキャパシタ５１Nによれば、任意の再配線上に形成することができ、設計の自由度を高めることができる。再配線の回路設計を制限することなく、必要な容量を持つキャパシタを配置することができる。
　高誘電体膜５７３は、キャパシタ５１Nを形成するリング配線５７２Rの箇所だけに成膜されるため、チップの反りも抑制することができる。リング配線５７２Rの箇所以外は、金属が拡散しにくい第２の層間絶縁膜４３で覆われているため、高信頼性の半導体素子となっている。
　第１電極である第１ピラー５７１Aは、外部接続端子であり、第２電極であるリング配線５７２Rは、隣接する外部接続端子である第２ピラー５７１Bに第１の再配線５７４を介して接続されている。第１ピラー５７１Aは、第１の再配線４２Dを介して多層配線層３２の内部電極３３Eに接続されている。第２電極であるリング配線５７２Rの下層は、高誘電体膜５７３を介して第１の再配線４２Dが形成されており、リング配線５７２Rと、第１の再配線４２Dと、その間の高誘電体膜５７３とによる上下方向においてもキャパシタが構成される。
＜２７．第１２構成例に係るキャパシタの製造方法＞
　次に、図４９ないし図５７を参照して、図４７及び図４８で示した第１２構成例に係るキャパシタ５１Mを含む固体撮像装置１の製造方法について説明する。
　図４９に示されるように、多層配線層３２の内部電極３３Eに接続する位置に貫通孔４５Dを形成し、シリコン基板３１の裏面側（図４９では上側）と貫通孔４５Dの内部に、内部電極３３Eに接続する第１の再配線４２Ｄが形成されるまでの工程は、上述した第１１構成例と同様に作成される。第１の再配線４２Dは、例えば、バリアメタル５６１Aと、Cuシード膜５６２Aと、Cu配線５６３Aとで構成される。バリアメタル５６１Aと、Cuシード膜５６２Aが、例えばスパッタリングで成膜され、Cu配線５６３Aが、例えば電解めっきで形成された後、所望の領域以外のバリアメタル５６１A、Cuシード膜５６２A、及び、Cu配線５６３Aがウェットエッチング等により除去されることで、図４９に示される状態となる。
　次に、図５０に示されるように、第１の再配線４２Dと第１の層間絶縁膜４１の上面に、アイソレーション膜としての第２の層間絶縁膜４３が形成される。第２の層間絶縁膜４３の材料には、ソルダーレジストなどの有機材料や、SiO2膜、SiN膜、SiON膜等の無機材料などを用いることができる。SiO2膜よりも絶縁性が高いSiN膜、SiON膜とすることが好ましい。SiO2膜、SiN膜、SiON膜等は、例えば、CVD、ALD等を用いて形成することができる。
　次に、図５１に示されるように、第１の再配線４２D上のキャパシタ５１Nが形成される領域５８１の第２の層間絶縁膜４３が、第１の再配線４２Dが露出するまでドライエッチングにより除去される。
　次に、図５２に示されるように、形成された領域５８１に高誘電体膜５７３が埋め込まれた後、必要な量がエッチバックされる。高誘電体膜５７３は、比誘電率がSiO2膜よりも高い膜であるとし、例えば比誘電率εrが３．８より大きい材料とされる（εr＞３．８）。
　次に、図５３に示されるように、ピラー５７１Aとなる領域５８２の高誘電体膜５７３がドライエッチングにより除去された後、図５４に示されるように、リング配線５７２Rとなる領域５８３の高誘電体膜５７３がドライエッチングにより除去される。高誘電体膜５７３のドライエッチングは、エッチング対象領域以外の領域をフォトレジストでマスクして行われる。ピラー５７１Aとなる領域５８２については、第１の再配線４２Dが露出するまで高誘電体膜５７３が除去されるが、リング配線５７２Rとなる領域５８３については、第１の再配線４２D上に高誘電体膜５７３が所定の膜厚で残るように除去される。図５４の状態で残った高誘電体膜５７３が、最終的にキャパシタ５１Nのピラー５７１Aとリング配線５７２Rとの間の絶縁膜となる。
　次に、図５５に示されるように、バリアメタルとCuシード膜とからなるシードメタル５６４Aと、銅５６５A’とで構成されるピラー５７１Aが領域５８２に形成され、バリアメタルとCuシード膜とからなるシードメタル５６６Aと、銅５６７Aとで構成されるリング配線５７２Rが領域５８３に形成される。バリアメタルの材料には、例えば、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｒｕなどが用いることができる。バリアメタルとCuシード膜は例えばスパッタリングにより形成され、銅の埋め込みは電解めっきで行われる。銅の埋め込み後、CMPにより最上面の不要な金属が除去され、平坦化される。
　次に、図５６に示されるように、保護膜４８がピラー５７１Aの上面を除く領域に形成されてマスクされた後、図５７に示されるように、銅５６５A’の上部に銅が無電解めっきによりさらに積み増しされる。積み増しされて形成された銅５６５Aと保護膜４８の上面がCMPにより平坦化される。保護膜４８の材料には、例えば、感光性のソルダーレジストが用いられる。ピラー５３１の金属材料は、Cuが好ましいが、NiやAuなどCu以外の金属材料でもよい。
　以上の工程により、図４７で示した第１２構成例に係るキャパシタ５１Nを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　第１２構成例に係るキャパシタ５１Nを有する固体撮像装置１の製造方法によれば、任意の再配線上に必要な容量を持つキャパシタ５１を形成することができる。
＜２８．第１２構成例の第１変形例＞
　図５８は、第１２構成例に係るキャパシタ５１Nの第１変形例の詳細構造を示す断面図である。
　図５８において、図４７に示した第１２構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、異なる部分について説明する。
　図５８に示される第１変形例は、図４７に示したリングキャパシタ構成のキャパシタ５１Nと、図１９で説明した平面型キャパシタとシリンダ型キャパシタとの組合せからなるキャパシタ５１Pとの両方を備えた構成である。
　平面型キャパシタとシリンダ型キャパシタとを有するキャパシタ５１Pは、第１の再配線４２Dと、第２の再配線４４Dと、その間の高誘電体膜１６１とで構成されている。第１の再配線４２Dは、先に示した図４７では、バリアメタル５６１Aと、Cuシード膜５６２Aと、Cu配線５６３Aとの３層で示されていたが、図５８では、バリアメタル５６１AとCuシード膜５６２Aとの積層を１層のシードメタル５６１A’で表現している。高誘電体膜１６１は、図１３に示した第３構成例の基板構造と同様に、シリコン基板３１の裏面側全面に形成されている。具体的には、第１の再配線４２Dが形成されている領域では、第１の再配線４２Dの上面に高誘電体膜１６１が形成され、第１の再配線４２Dが形成されていない領域では、第１の層間絶縁膜４１の上面に形成されている。キャパシタ５１Pの平面型キャパシタ領域以外では、高誘電体膜１６１上に第２の層間絶縁膜４３が形成されている。第２の再配線４４Dは、バリアメタルとCuシード膜の積層であるシードメタル８０１A’と、Cu配線８０３Aとで構成されている。
　第２の再配線４４Dは、リングキャパシタ構成のキャパシタ５１Nに接続されるとともに、キャパシタ５１Pのシリンダ型キャパシタが形成された貫通孔４５Dとは別の貫通孔４５Dに形成された第１の再配線４２Dに接続されている。キャパシタ５１Nの一方の容量電極であるピラー５７１Aと、キャパシタ５１Pの一方の容量電極である第２の再配線４４Dの電位が同電位となり、キャパシタ５１Nの他方の容量電極であるリング配線５７２Rと、キャパシタ５１Pの他方の容量電極である第１の再配線４２Dの電位が同電位となる。リングキャパシタ構成のキャパシタ５１Nにおいて対の容量電極に挟まれる絶縁膜として高誘電体膜５７３が形成されている。高誘電体膜５７３は、ピラー５７１Aとリング配線５７２Rとの間、及び、第２の再配線４４Dとリング配線５７２Rとの間だけでなく、第２の再配線４４Dと第２の層間絶縁膜４３の上方を含むシリコン基板３１上方の全面に形成されている。高誘電体膜５７３の上面と、リング配線５７２Rの上面は保護膜４８で覆われ、外部接続端子であるピラー５７１Aの上面のみが露出されている。
　以上のように、第１２構成例に係るキャパシタ５１Mは、平面型キャパシタとシリンダ型キャパシタで構成されるキャパシタ５１Pとともに用いることができる。これにより、さらに静電容量を増大させることができるので、より高速伝送が可能となる。
＜２９．第１２構成例の第１変形例に係るキャパシタの製造方法＞
　次に、図５９ないし図６８を参照して、図５８で示した第１２構成例の第１変形例に係るキャパシタ５１N及び５１Pを含む固体撮像装置１の製造方法について説明する。
　図５９に示されるように、多層配線層３２の内部電極３３Eに接続する位置に貫通孔４５Dを形成し、シリコン基板３１の裏面側（図５９では上側）と貫通孔４５Dの内部に、内部電極３３Eに接続する第１の再配線４２Ｄが形成されるまでの工程は、上述した第１１構成例と同様に作成される。第１の再配線４２Dは、例えば、シードメタル５６１A’とCu配線５６３Aとで構成される。
　次に、図６０に示されるように、高誘電体膜１６１がシリコン基板３１上方の全面に形成される。高誘電体膜１６１は、第１の再配線４２Dが形成されている領域では、第１の再配線４２Dの上面に形成され、第１の再配線４２Dが形成されていない領域では、第１の層間絶縁膜４１の上面に形成される。
　次に、図６１に示されるように、高誘電体膜１６１の上面に、第２の層間絶縁膜４３が形成された後、キャパシタ５１Pとなる領域８２１と、第２の再配線４４Dと第１の再配線４２Dが接続する領域８２２の第２の層間絶縁膜４３が除去される。第２の再配線４４Dと第１の再配線４２Dが接続する領域８２２については、高誘電体膜１６１もエッチングされる。第２の層間絶縁膜４３の材料には、ソルダーレジストなどの有機材料や、シリコン酸化膜（SiO2膜）などの無機材料などを用いることができる。第２の層間絶縁膜４３の材料が、感光性を有するソルダーレジストである場合、リソグラフィ法により、領域８２１と領域８２２の第２の層間絶縁膜４３を除去することができる。
　次に、図６２に示されるように、領域８２１及び領域８２２を含む第２の層間絶縁膜４３上の所定の領域に、第２の再配線４４Dが形成される。第２の再配線４４Dは、バリアメタルとCuシード膜の積層であるシードメタル８０１A’と、Cu配線８０３Aとで構成されている。
　次に、図６３に示されるように、第２の再配線４４Dと第２の層間絶縁膜４３の上面に、高誘電体膜５７３が形成される。高誘電体膜５７３は、例えばCVD、ALD、スパッタリング等を用いて形成することができる。
　次に、図６４に示されるように、第２の再配線４４D上のキャパシタ５１Nが形成される領域８２３の第２の層間絶縁膜４３が、第２の再配線４４Dが露出するまでドライエッチングにより除去される。
　次に、図６５に示されるように、ピラー５７１Aとなる領域８２３の周囲のリング配線５７２Rとなる領域８２４の高誘電体膜５７３がドライエッチングにより除去される。ピラー５７１Aとなる領域８２３は、第２の再配線４４Dが露出するまで高誘電体膜５７３が除去されるが、リング配線５７２Rとなる領域８２４は、第２の再配線４４D上に高誘電体膜５７３が所定の膜厚で残るように除去される。図６５の状態で残った高誘電体膜５７３が、最終的にキャパシタ５１Nのピラー５７１Aとリング配線５７２Rとの間の絶縁膜となる。
　次に、図６６に示されるように、バリアメタルとCuシード膜とからなるシードメタル５６４Aと、銅５６５A’とで構成されるピラー５７１Aが領域８２３に形成され、バリアメタルとCuシード膜とからなるシードメタル５６６Aと、銅５６７Aとで構成されるリング配線５７２Rが領域８２４に形成される。バリアメタルの材料には、例えば、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｒｕなどが用いることができる。バリアメタルとCuシード膜は例えばスパッタリングにより形成され、銅の埋め込みは電解めっきで行われる。銅の埋め込み後、CMPにより最上面の不要な金属が除去され、平坦化される。
　次に、図６７に示されるように、銅５６５A’の上部に銅が無電解めっきによりさらに積み増しされた銅５６５Aと、シードメタル５６４Aで、ピラー５７１Aが形成される。その後、図６８に示されるように、ピラー５７１A以外の領域に保護膜４８が形成された後、ピラー５７１Aと保護膜４８の上面がCMPにより平坦化される。図５６及び図５７を参照して説明した第１２構成例の製造方法では、先に保護膜４８を形成した後、無電解めっきにより銅を積み増ししたが、図６７及び図６８のように、銅を積み増ししてから保護膜４８を形成してもよい。銅の積み増しは、無電解めっきで行っても良いし、セミアディティブ法で行ってもよい。
　以上の工程により、図５８で示した第１２構成例の第１変形例に係るキャパシタ５１N及び５１Pを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
＜３０．第１２構成例の第２変形例＞
　図６９は、第１２構成例に係るキャパシタ５１Nの第２変形例の詳細構造を示す断面図である。
　図６９において、図５８に示した第１変形例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、異なる部分について説明する。
　図６９に示される第２変形例は、図４７に示したリングキャパシタ構成のキャパシタ５１Nと、図１９で説明した平面型キャパシタとシリンダ型キャパシタとの組合せからなるキャパシタ５１Pとの両方を備えた構成である点で、図５８に示した第１変形例と共通する。図５８に示した第１変形例との相違点は、高誘電体膜５７３の一部が第３の層間絶縁膜８３１に置き換えられている点である。すなわち、図５８に示した第１変形例では、高誘電体膜５７３が、ピラー５７１Aとリング配線５７２Rとの間、及び、第２の再配線４４Dとリング配線５７２Rとの間だけでなく、第２の再配線４４Dと第２の層間絶縁膜４３の上方を含むシリコン基板３１上方の全面に形成されていた。これに対して、図６９の第２変形例では、高誘電体膜５７３は、キャパシタ５１Nを構成する領域である、ピラー５７１Aとリング配線５７２Rとの間、及び、第２の再配線４４Dとリング配線５７２Rとの間だけに形成されており、それ以外の第２の再配線４４Dと第２の層間絶縁膜４３の上面には第３の層間絶縁膜８３１が形成されている。第３の層間絶縁膜８３１は、第２の層間絶縁膜４３と同種の材料を用いることができる。第３の層間絶縁膜８３１と第２の層間絶縁膜４３は、同一の材料で形成されてもよいし、異なる材料で形成されてもよい。
　以上のように、第１２構成例に係るキャパシタ５１Mは、平面型キャパシタとシリンダ型キャパシタで構成されるキャパシタ５１Pとともに用いることができる。これにより、さらに静電容量を増大させることができるので、より高速伝送が可能となる。
＜３１．第１２構成例の第２変形例に係るキャパシタの製造方法＞
　次に、図７０ないし図７５を参照して、図６９で示した第１２構成例の第２変形例に係るキャパシタ５１N及び５１Pを含む固体撮像装置１の製造方法について説明する。
　図７０に示される第２の再配線４４Dが形成されるまでの工程は、上述した第１変形例と同様である。図７０は、第１変形例の図６２と同じ状態である。
　次に、図７１に示されるように、第２の再配線４４Dと第２の層間絶縁膜４３の上面に、第３の層間絶縁膜８３１が形成される。第３の層間絶縁膜８３１は、例えばCVD、ALD等を用いて形成する、SiO2膜、SiN膜、SiON膜などとすることができる。その後、第２の再配線４４D上のキャパシタ５１Nが形成される領域８４１の第３の層間絶縁膜８３１が、第２の再配線４４Dが露出するまでドライエッチングにより除去される。
　次に、図７２に示されるように、開口された領域８４１に高誘電体膜５７３が埋め込まれた後、上面全体がCMPにより平坦化される。高誘電体膜５７３は、例えば酸化タンタル膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化チタン膜、酸化ジルコニウム膜、酸化ニオブ膜、窒化シリコン膜などとすることができ、または、これら２つ以上の積層膜であってもよい。高誘電体膜５７３は、例えばCVD、ALD、スパッタリング等を用いて形成することができる。
　次に、図７３に示されるように、ピラー５７１Aとなる領域８４２の高誘電体膜５７３が、第２の再配線４４Dが露出するまでドライエッチングにより除去される。
　次に、図７４に示されるように、ピラー５７１Aとなる領域８４２の周囲のリング配線５７２Rとなる領域８４３の高誘電体膜５７３がドライエッチングにより除去される。ピラー５７１Aとなる領域８４２については、第２の再配線４４Dが露出するまで高誘電体膜５７３が除去されるが、リング配線５７２Rとなる領域８４３については、第２の再配線４４D上に高誘電体膜５７３が所定の膜厚で残るように除去される。図７４の状態で残った高誘電体膜５７３が、最終的にキャパシタ５１Nのピラー５７１Aとリング配線５７２Rとの間の絶縁膜となる。
　次に、図７５に示されるように、バリアメタルとCuシード膜とからなるシードメタル５６４Aと、銅５６５A’とで構成されるピラー５７１Aが領域８４２に形成され、バリアメタルとCuシード膜とからなるシードメタル５６６Aと、銅５６７Aとで構成されるリング配線５７２Rが領域８４３に形成される。バリアメタルの材料には、例えば、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｒｕなどが用いることができる。バリアメタルとCuシード膜は例えばスパッタリングにより形成され、銅の埋め込みは電解めっきで行われる。銅の埋め込み後、CMPにより最上面の不要な金属が除去され、平坦化される。
　図７５以降の銅５６５A’の上部に銅を積み増しすることによるピラー５７１Aを形成し、ピラー５７１A以外の領域に保護膜４８を形成する工程は、上述した図５６及び図５７で説明した工程、または、図６７及び図６８で説明した工程と同様であるため省略する。
　以上の工程により、図６９で示した第１２構成例の第２変形例に係るキャパシタ５１N及び５１Pを含むロジック基板１２が製造される。ロジック基板１２は、適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
＜３２．第１２構成例の第３変形例＞
　図７６は、第１２構成例に係るキャパシタ５１Nの第３変形例の詳細構造を示す断面図である。
　図７６において、図５８に示した第１変形例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、異なる部分について説明する。
　図７６に示される第３変形例は、図４７に示したリングキャパシタ構成のキャパシタ５１Nと、図１９で説明した平面型キャパシタとシリンダ型キャパシタとの組合せからなるキャパシタ５１Pとの両方を備えた構成である点で、図５８に示した第１変形例と共通する。図５８に示した第１変形例との相違点は、第１変形例の高誘電体膜１６１、第２の層間絶縁膜４３、及び、高誘電体膜５７３が、高誘電体膜８５１に置き換えられている点である。高誘電体膜８５１は、高誘電体膜１６１または高誘電体膜５７３と同種の材料を用いることができる。高誘電体膜１６１または高誘電体膜５７３と同一の材料で形成されてもよいし、異なる材料で形成されてもよい。また、図５８に示した第１変形例では、キャパシタ５１Nとキャパシタ５１Pが、平面視で異なる領域に形成されていたが、図７６の第３変形例では、平面視で一部重畳する領域に形成されている。キャパシタ５１Nは、第２の再配線４４D上の任意の位置に形成することができ、第２の再配線４４Dと電気的に接続されればよいためである。
　以上のように、第１２構成例に係るキャパシタ５１Mは、平面型キャパシタとシリンダ型キャパシタで構成されるキャパシタ５１Pとともに用いることができる。これにより、さらに静電容量を増大させることができるので、より高速伝送が可能となる。
＜３３．第１２構成例の第３変形例に係るキャパシタの製造方法＞
　次に、図７７ないし図８０を参照して、図７６で示した第１２構成例の第３変形例に係るキャパシタ５１N及び５１Pを含む固体撮像装置１の製造方法について説明する。
　図７７に示されるように、シリコン基板３１の裏面側（図７７では上側）と貫通孔４５Dの内部に、内部電極３３Eに接続する第１の再配線４２Ｄが形成されるまでの工程は、上述した第２変形例と同様に作成される。第１の再配線４２Ｄ上面を含むシリコン基板３１上方の全面に高誘電体膜８５１Aが形成された後、第２の再配線４４Dと第１の再配線４２Dが接続する領域８６１の高誘電体膜８５１Aがエッチングにより除去される。高誘電体膜８５１Aは、第２変形例の高誘電体膜１６１と同様の膜厚で形成される。
　次に、図７８に示されるように、第１の再配線４２Dが露出した領域８６１と、高誘電体膜８５１A上の所定の領域に、第２の再配線４４Dが形成される。第２の再配線４４Dは、バリアメタルとCuシード膜の積層であるシードメタル８０１A’と、Cu配線８０３Aとで構成されている。
　次に、図７９に示されるように、第２の再配線４４Dと高誘電体膜８５１Aの上面に、CVD、ALD、スパッタリング等を用いて高誘電体膜８５１Bが、第１変形例の高誘電体膜５７３と同程度の膜厚で形成される。この厚膜の高誘電体膜８５１Bと、キャパシタ５１Pの絶縁膜を構成する高誘電体膜８５１Aとで、図７６の高誘電体膜８５１が構成される。
　その後、図８０に示されるように、リングキャパシタ構成であるキャパシタ５１Nと、保護膜４８が形成される。キャパシタ５１Nと保護膜４８の形成方法は、上述した第１２構成例及び第１、２変形例と同様であるため、説明は省略する。
＜第１変形例ないし第３変形例の比較＞
　図５８の第１変形例、図６９の第２変形例、図７６の第３変形例は、図４７に示したリングキャパシタ構成のキャパシタ５１Nと、図１９で説明した平面型キャパシタとシリンダ型キャパシタとの組合せからなるキャパシタ５１Pとの両方を備えた点で共通する。
　一方、相違点は、シリコン基板３１裏面の第１の層間絶縁膜４１と保護膜４８との間の厚膜が、図５８の第１変形例では、第２の層間絶縁膜４３と高誘電体膜５７３の２層を含み、図６９の第２変形例では、第２の層間絶縁膜４３と第３の層間絶縁膜８３１の２層を含み、図７６の第３変形例では、高誘電体膜８５１を含む点である。
　第１変形例は、平面視で、リングキャパシタ構成のキャパシタ５１Nの領域と、それ以外の領域で、高誘電体膜５７３を一部の領域に限定する必要がないため、製造プロセスが簡便となり、製造コストを抑制することができる。
　一方、第２変形例は、平面視で、リングキャパシタ構成のキャパシタ５１Nの領域と、それ以外の領域で、高誘電体膜５７３と第３の層間絶縁膜８３１を分けて形成する必要があるが、高誘電体膜５７３の領域を最小限にすることで、高誘電体膜によるチップ全体の反りを抑制することができ、信頼性を向上させることができる。
　第３変形例は、リングキャパシタ構成のキャパシタ５１Nの配置の変形例である。第１変形例のように高誘電体膜８５１を、キャパシタ５１Nの領域と、それ以外の領域で分けない例であるが、第２変形例のように分けてもよい。
＜３４．キャパシタの第１３構成例＞
　図８１は、第１３実施の形態の固体撮像装置１の断面図である。
　図８１に示される固体撮像装置１は、センサ基板１１とロジック基板１２とが積層されて構成されたチップサイズパッケージ型のCMOS固体撮像装置である。センサ基板１１とロジック基板１２は、一点鎖線で示される面で接合されている。ただし、図８１では、センサ基板１１が下側、ロジック基板１２が上側に配置するように図示されており、固体撮像装置１の上下の向きが、図１と反対である。図８１において上側となる固体撮像装置１の裏面側には、半田バンプ４７に代わる外部接続端子であるピラー（ランド）５３１が形成されている。
　センサ基板１１の構成は、図１と同様であるため、その説明は省略する。センサ基板１１の層間絶縁膜２５、接合樹脂２６、及び、透光性基板２７は省略してもよい。ロジック基板１２は、図５８に示した平面型キャパシタとシリンダ型キャパシタとの組合せからなるキャパシタ５１Pを有する。
　キャパシタ５１Pは、第１の再配線４２Dと、第２の再配線４４Dと、その間の高誘電体膜９０１とで構成されている。図８１において、第１の再配線４２Dは、バリアメタル５６１AとCuシード膜５６２Aとの積層であるシードメタル５６１A’と、Cu配線５６３Aとで構成されている。第１の再配線４２Dは、シリコン基板３１の裏面側（図８１では上側）と、図８１において右側の貫通孔４５Gの側面（内周面）及び底部に形成されており、貫通孔４５G下で内部電極３３Gに接続されている。高誘電体膜９０１は、例えば比誘電率がSiO2膜よりも高い高誘電体膜であるとするが、SiO2膜としてもよい。高誘電体膜９０１の材料は、上述した図５８に示した第１２構成例の高誘電体膜１６１，５７３と同様である。高誘電体膜９０１は、第１２構成例の高誘電体膜１６１と同様に、シリコン基板３１の裏面側全面に形成されている。すなわち、第１の再配線４２Dが形成されている領域では、第１の再配線４２Dの上面に高誘電体膜９０１が形成され、第１の再配線４２Dが形成されていない領域では、第１の層間絶縁膜４１の上面に形成されている。キャパシタ５１Pの平面型キャパシタ領域以外では、高誘電体膜９０１上に第２の層間絶縁膜４３が形成されている。第２の再配線４４Dは、バリアメタルとCuシード膜の積層であるシードメタル８０１A’と、Cu配線８０３Aとで構成されている。
　第２の再配線４４Dの上面の一部の領域にピラー５３１が形成されて露出され、その他の領域は保護膜４８で覆われている。ピラー５３１は、金属材料の拡散を防止するバリアメタルとCuシード膜とからなるシードメタル５２５と、その内側に埋め込まれた銅（Cu）５２６とで構成される。バリアメタルの材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、及び、その窒化膜（例えば、ＴａＮ、ＴｉＮ）、炭化膜等を用いることができる。銅（Cu）５２６に代えて、タングステン（Ｗ）、アルミニウム（Al）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などの金属材料を用いて形成してもよい。
　図８１において左側の貫通孔４５Fの側面及び底部に形成された第１の再配線４２Dは、貫通孔４５F下で内部電極３３Fに接続されている。第１の再配線４２Dは、シリコン基板３１のおもて面側とうら面側を接続するとともに、第２の再配線４４Dを介してピラー５３１にも接続され、ピラー５３１と内部電極３３Fとを電気的に接続している。
　図８１において左側の貫通孔４５F下の内部電極３３Fは、例えば図８２に示される多層配線構造となっている。
　図８２は、図８１の内部電極３３Fの第１構成例を示す断面図であり、内部電極３３F近傍を拡大した断面図である。
　図８１の多層配線層３２は、複数の金属配線層９１１とその間の層間絶縁膜３４とで構成される。内部電極３３Fは、多層配線層３２内の最もシリコン基板３１に近い金属配線層９１１と、シリコン基板３１との間に、格子パターン配線D１ないしD５を基板深さ方向（図８２の上下方向）に積層し、上下間をコンタクト配線９１２で接続した多層配線構造で構成されている。
　格子パターン配線D１ないしD５それぞれは、図８３の平面図で示されるように、格子状のパターン形状を有し、隣接する格子パターン配線Dｘ間（ｘ＝１ないし５のいずれか）で開口部の位置が互い違いになる（交互にずれる）ように配置されている。図８３は、格子パターン配線D１ないしD５のうち、格子パターン配線D１と格子パターン配線D２の関係を示した図である。格子パターン配線D３、D５の開口部の位置は、格子パターン配線D１と同位置に配置され、格子パターン配線D４の開口部の位置は、格子パターン配線D２と同位置に配置されている。
　図８２では、格子パターン配線D１ないしD５のうち、シリコン基板３１に最も近い格子パターン配線D１の上面（第１面）が、貫通孔４５Fの底部に形成された第１の再配線４２D（シードメタル５６１A’とCu配線５６３A）と接続されることにより、内部電極３３Fと第１の再配線４２Dが電気的に接続されている。貫通孔４５Fの側面には、シリコン基板３１と第１の再配線４２Dとを電気的に分離する第１の層間絶縁膜４１が形成されている。第１の再配線４２Dと接続される平面領域周辺のシリコン基板３１と内部電極３３Fとの間にはSTI(Shallow Trench Isolation）９２１が形成され、電気的に分離されている。
　このように、第１３実施の形態の固体撮像装置１において、内部電極３３Fが、複数の格子パターン配線Dｘを開口部の位置が互い違いになるように配置した多層配線構造で構成されている。これにより、内部電極３３Fを低抵抗として、第１の再配線４２Dと接続することができる。
　図８４は、図８１の内部電極３３Fの第２構成例を示す断面図であり、内部電極３３F近傍を拡大した断面図である。
　図８２に示した第１構成例の内部電極３３Fでは、第１の再配線４２D（シードメタル５６１A’とCu配線５６３A）の底部が平面で形成され、第１の再配線４２Dは、シリコン基板３１に最も近い格子パターン配線D１の上面のみと接続されていた。
　これに対して図８４の第２構成例では、第１の再配線４２Dが格子パターン配線D１の開口部を通って格子パターン配線D２の上面まで埋め込まれることにより、第１の再配線４２Dの底部が凹凸形状に形成されている。第１構成例の第１の再配線４２Dの底部が平面形状の場合と比較した凸部の深さ９２２は、例えば２００ｎｍ程度に形成されている。第１の再配線４２Dは、格子パターン配線D１の上面及び開口部の側面と、格子パターン配線D２の上面とで接続され、内部電極３３Fと第１の再配線４２Dとの接続面積を増大させることができる。
　図８５は、シリンダ型キャパシタを含むキャパシタ５１Pの第１の再配線４２Dが接続する図８１の右側の内部電極３３Gの第１構成例を示す断面図であり、内部電極３３G近傍を拡大した断面図である。
　図８５に示される第１構成例の内部電極３３Gは、図８４に示した内部電極３３Fの第第２構成例と同様に、格子パターン配線D１ないしD５と、上下に隣接する格子パターン配線Dｘ間をコンタクト配線９１２で接続した構成を有し、多層配線層３２内の金属配線層９１１と接続している。
　第１の再配線４２Dは、図８１で示したようにシードメタル５６１A’とCu配線５６３Aとで構成されているが、図８５では１層で表現されている。第１の再配線４２Dの上面には、高誘電体膜９０１が形成され、高誘電体膜９０１の上面には、シードメタル８０１A’とCu配線８０３Aとで構成される第２の再配線４４Dが形成されている。
　第２の再配線４４Dと、高誘電体膜９０１と、第１の再配線４２Dは、格子パターン配線D１の開口部を通って格子パターン配線D２の上面まで埋め込まれることにより、凹凸形状に形成されている。格子パターン配線D１の上面より下層に掘り込まれた第２の再配線４４D、高誘電体膜９０１、及び、第１の再配線４２Dを、以下では、キャパシタ５１Pのシリンダキャパシタ凸部９４１と称する。第１の再配線４２Dは、格子パターン配線D１の上面及びの開口部の側面と、格子パターン配線D２の上面に接続されている。図８６は、図８５の断面図において格子パターン配線D１を通る平面でみた平面図を示している。
　第１構成例の内部電極３３Gにおいても多層配線構造で構成することで、平面型キャパシタとシリンダ型キャパシタとの組合せからなるキャパシタ５１Pの第１の再配線４２Dとの接続面積を増大させ、低抵抗を実現することができる。
　図８７は、キャパシタ５１Pの第１の再配線４２Dが接続する図８１の右側の内部電極３３Gの第２構成例を示す断面図であり、内部電極３３G近傍を拡大した断面図である。
　図８５に示した第１構成例の内部電極３３Gでは、格子状のパターン形状を有する格子パターン配線D１ないしD５が、隣接する上下の格子パターン配線Dｘ間（ｘ＝１ないし５のいずれか）で開口部の位置が互い違いになる（交互にずれる）ように配置されていた。そして、キャパシタ５１Pのシリンダキャパシタ凸部９４１が、格子パターン配線D１の開口部を通って格子パターン配線D２の上面まで埋め込まれていた。
　これに対して、図８７に示される第２構成例の内部電極３３Gは、格子パターン配線D１ないしD５の全ての格子状のパターン形状の開口部の位置が一致し、平面視で見たとき重なるように配置されている。そして、キャパシタ５１Pのシリンダキャパシタ凸部９４１が、格子パターン配線D１ないしD５の全ての開口部を通って金属配線層９１１の上面まで埋め込まれている。第１の再配線４２Dは、格子パターン配線D１の上面と、格子パターン配線D１ないしD５の開口部の側面と、金属配線層９１１の上面に接続されている。第１の再配線４２Dの底部が平面形状の場合と比較したシリンダキャパシタ凸部９４１の深さ９２３は、例えば０．１ないし１０μｍ程度に形成されている。
　第２構成例の内部電極３３Gにおいても多層配線構造で構成することで、平面型キャパシタとシリンダ型キャパシタとの組合せからなるキャパシタ５１Pの第１の再配線４２Dとの接続面積を増大させ、低抵抗を実現することができる。
　図８８は、キャパシタ５１Pの第１の再配線４２Dが接続する図８１の右側の内部電極３３Gの第３構成例を示す断面図であり、内部電極３３G近傍を拡大した断面図である。
　図８８に示される第３構成例の内部電極３３Gは、図８５に示した格子パターン配線D１ないしD５が互い違いに配置された構造と、図８７に示した格子パターン配線D１ないしD５の全てが同位置に配置された構造とを組み合わせた構造である。すなわち、格子パターン配線D１ないしD３に関しては格子パターン配線Dｘの開口部が同位置となるように配置され、格子パターン配線D４とD５に関しては格子パターン配線Dｘの開口部が互い違いとなるように配置されている。格子パターン配線D５は、平面視で格子パターン配線D１ないしD３と同じ配置である。キャパシタ５１Pのシリンダキャパシタ凸部９４１は、格子パターン配線D１ないしD３の開口部を通って格子パターン配線D４の上面まで埋め込まれている。第１の再配線４２Dは、格子パターン配線D１の上面と、格子パターン配線D１ないしD３の開口部の側面と、格子パターン配線D４の上面に接続されている。
　このように、格子パターン配線D１ないしD５の開口部の位置を互い違いとなるように配置したり、一致するように配置することで、格子パターン配線D１ないしD５を有する多層配線構造の任意の深さまで、キャパシタ５１Pのシリンダキャパシタ凸部９４１を埋め込む構造とすることができる。図８８の例は、格子パターン配線D１ないしD３のパターン配置を同位置として、キャパシタ５１Pのシリンダキャパシタ凸部９４１を、格子パターン配線D４の上面まで埋め込むように構成した例であるが、格子パターン配線D３の上面まで埋め込む構成や、格子パターン配線D５の上面まで埋め込む構成も可能であることは言うまでもない。
　第３構成例の内部電極３３Gにおいても多層配線構造で構成することで、平面型キャパシタとシリンダ型キャパシタとの組合せからなるキャパシタ５１Pの第１の再配線４２Dとの接続面積を増大させ、低抵抗を実現することができる。
　図８９は、キャパシタ５１Pの第１の再配線４２Dが接続する図８１の右側の内部電極３３Gの第４構成例を示す断面図であり、内部電極３３G近傍を拡大した断面図である。
　キャパシタ５１Pが、径と深さが異なる複数のシリンダキャパシタ凸部９４１を有し、図８９に示される第４構成例の内部電極３３Gは、径と深さが異なる複数のシリンダキャパシタ凸部９４１と複数の深さ位置で電気的に接続する構造である。
　具体的には、キャパシタ５１Pは、第１の径と深さを有する第１のシリンダキャパシタ凸部９４１Aと、第１の径と深さと異なる第２の径と深さを有する第２のシリンダキャパシタ凸部９４１Bとを有している。第１のシリンダキャパシタ凸部９４１Aの径は、第２のシリンダキャパシタ凸部９４１Bの径より大きく、第１のシリンダキャパシタ凸部９４１Aの深さは、第２のシリンダキャパシタ凸部９４１Bの深さより浅い。第１のシリンダキャパシタ凸部９４１Aは、格子パターン配線D１ないしD３の開口部を通って格子パターン配線D４の上面まで埋め込まれている。第１のシリンダキャパシタ凸部９４１Aの第１の再配線４２Dは、格子パターン配線D１の上面と、格子パターン配線D１ないしD３の開口部の側面と、格子パターン配線D４の上面に接続されている。第２のシリンダキャパシタ凸部９４１Bは、格子パターン配線D１ないしD５の開口部を通って金属配線層９１１の上面まで埋め込まれている。第２のシリンダキャパシタ凸部９４１Bの第１の再配線４２Dは、格子パターン配線D１の上面と、格子パターン配線D１ないしD５の開口部の側面と、金属配線層９１１の上面に接続されている。
　図９０は、図８９の内部電極３３Gを、格子パターン配線D１を通る平面でみた平面図を示している。
　第１のシリンダキャパシタ凸部９４１Aは矩形の平面形状で形成され、第２のシリンダキャパシタ凸部９４１Bは、円形の平面形状で形成されている。第１のシリンダキャパシタ凸部９４１Aと第２のシリンダキャパシタ凸部９４１Bは、例えば図９０に示されるように、交互に配置する構成とすることができる。ただし、第１のシリンダキャパシタ凸部９４１Aと第２のシリンダキャパシタ凸部９４１Bは必ずしも交互に配置する必要はなく、ランダムに配置してもよいし、第１のシリンダキャパシタ凸部９４１Aと第２のシリンダキャパシタ凸部９４１Bの本数の比率も任意である。
　以上のように、キャパシタ５１Pは、異なる径、深さ、平面形状を有する複数のシリンダキャパシタ凸部９４１（９４１A、９４１B）を有し、第４構成例の内部電極３３Gは、複数のシリンダキャパシタ凸部９４１と所定の深さ位置で電気的に接続する多層配線構造とすることができる。第１構成例ないし第４構成例に係る内部電極３３Gは、キャパシタ５１Pの第１の再配線４２Dとの接続面積を増大させ、低抵抗を実現することができる。
＜３５．シリンダ型MIMキャパシタの取り出し電極接続断面図＞
　図９１は、シリンダ型MIMキャパシタの断面図である。
　図９１において、上述した図８７と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　図９１は、平面型キャパシタとシリンダ型キャパシタとの組合せで構成されたキャパシタ５１Pのうち、シリコン基板３１上に形成された平面型キャパシタを省略したシリンダ型MIMキャパシタの断面図である。第１の再配線４２Dは、シリコン基板３１上の第１の電極（OUT電極）９６１Aに接続され、第２の再配線４４Dは、シリコン基板３１上の第２の電極（IN電極）９６１Bに接続されている。
　図９２は、図９１のシリンダ型MIMキャパシタを簡略化した概念図である。
　図９１のシリンダ型MIMキャパシタは、図９２に示されるように、第１の再配線４２D、高誘電体膜（絶縁膜）９０１、及び、第２の再配線４４DのMIM構造で構成されている。第１の電極（OUT電極）９６１Aは、高誘電体膜９０１を挟んで貫通孔４５Gの外側に形成された第１の再配線４２Dの取り出し電極であり、第２の電極（IN電極）９６１Bは、高誘電体膜９０１を挟んで貫通孔４５Gの内側に形成された第２の再配線４４Dの取り出し電極である。
　図９１のシリンダ型MIMキャパシタは、図８７と同様に、シリンダキャパシタ凸部９４１が、格子パターン配線D１ないしD５の全ての開口部を通って金属配線層９１１の上面に到達するまで埋め込まれた構造を有する。第１の電極９６１Aは、シリコン基板３１上面でシードメタル９６２Aを介して第１の再配線４２Dに接続され、第２の電極９６１Bは、シリコン基板３１上面でシードメタル９６２Bを介して第２の再配線４４Dに接続されている。第１の電極９６１Aと第１の再配線４２Dとの接続点と、第２の電極９６１Bと第２の再配線４４Dとの接続点以外の領域は、例えば、有機材料であるソルダーレジストを用いた保護膜９６３で覆われている。
＜３６．シリンダ型MIMキャパシタの製造方法＞
　次に、図９３ないし図９９を参照して、図９１で示したシリンダ型MIMキャパシタの製造方法について説明する。
　初めに、図９３に示されるように、多層配線構造の内部電極３３Gが形成されたシリコン基板３１のおもて面側とは反対の裏面側から、貫通孔４５Gが形成される。多層配線構造の内部電極３３Gの格子パターン配線D１ないしD５の開口部の層間絶縁膜３４についても貫通孔４５Gの一部として、金属配線層９１１が露出されるまでエッチングされる。また、貫通孔４５Gの外側に、所定の深さだけ掘り込んだトレンチ１００１A及び１００１Bが形成される。トレンチ１００１Aは、第１の電極９６１Aと第１の再配線４２Dとの接続点となる領域であり、トレンチ１００１Bは、第２の電極９６１Bと第２の再配線４４Dとの接続点となる領域である。
　次に、図９４に示されるように、形成した貫通孔４５Gとトレンチ１００１（１００１A、１００１B）に、第１の層間絶縁膜４１、第１の再配線４２D、高誘電体膜９０１が順に形成される。第１の層間絶縁膜４１は、例えば、CVD等を用いて貫通孔４５Gとトレンチ１００１を含む全面に成膜した後、STI９２１の側面及び上面と、シリコン基板３１の側面及び上面を残すようにエッチングして形成される。第１の再配線４２Dと高誘電体膜９０１も同様に、貫通孔４５Ｇ（内部電極３３Ｇ内も含む）の側面及び底部にパターニングされる。第１の再配線４２Dと高誘電体膜９０１は、図９４に示されるように、第１の電極９６１A側のトレンチ１００１Aの内部まで形成するが、第２の電極９６１Ｂ側のトレンチ１００１Bには形成されない。第２の電極９６１Ｂ側については、第１の再配線４２Dと高誘電体膜９０１は貫通孔４５Ｇの側面までとし、第１の層間絶縁膜４１で絶縁される。第１の電極９６１A側のトレンチ１００１Aの内部には、第１の再配線４２Dと高誘電体膜９０１が形成されない領域が一部残されている。
　次に、図９５に示されるように、高誘電体膜９０１の上層に、シードメタル８０１A’とCu配線８０３Aが形成される。シードメタル８０１A’は、例えばスパッタリングで成膜され、Cu配線８０３Aは、例えば電解めっきにより、シリコン基板３１上が所定の膜厚となるまで形成することができる。シードメタル８０１A’とCu配線８０３Aが内部電極３３Ｇ内の格子パターン配線D１ないしD５の開口部にも埋め込まれることにより、シリンダキャパシタ凸部９４１が形成されている。
　次に、図９６に示されるように、シリコン基板３１の裏面側全面が、第１の電極９６１A側のトレンチ１００１Aに形成された高誘電体膜９０１が除去されるレベルまで、CMPにより除去され、平坦化される。これにより、第１の電極９６１A側のトレンチ１００１Aでは第１の再配線４２Dが露出した状態となり、第２の電極９６１Ｂ側のトレンチ１００１Bでは、第２の再配線４４Dのシードメタル８０１A’が露出した状態となる。
　次に、図９７に示されるように、シリコン基板３１の裏面側全面に、感光性のソルダーレジスト等を用いて保護膜９６３が形成された後、第１の電極９６１Aと第１の再配線４２Dとの接続点となる領域１００２Aと、第２の電極９６１Bと第２の再配線４４Dとの接続点となる領域１００２Bとが開口される。そして、開口された領域１００２A及び１００２Bと保護膜９６３の上面に、シードメタル９６２が、例えばスパッタリングで成膜される。
　次に、図９８に示されるように、第１の電極９６１A及び第２の電極９６１Bが形成される。具体的には、第１の電極９６１Aと第２の電極９６１Bが形成される領域が開口されるようにリソグラフィ法によりフォトレジスト１００３がパターニングされた後、開口された領域に例えば電解めっきによりCuを積み増すことにより、第１の電極９６１Aと第２の電極９６１Bが形成される。
　最後に、図９９に示されるように、第１の電極９６１Aと第２の電極９６１Bの領域以外の領域に形成されたフォトレジスト１００３とシードメタル９６２をウェットエッチング等により除去することにより、図９１で示したシリンダ型MIMキャパシタが完成する。
　図９１で示したシリンダ型MIMキャパシタは以上のようにして製造することができる。
＜３７．シリンダ型MIM２層キャパシタの取り出し電極接続断面図＞
　図１００は、シリンダ型MIMを２層に多層化したシリンダ型MIM２層キャパシタの断面図である。
　図１００において、図９１で示したシリンダ型MIMキャパシタと対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　図１００のシリンダ型MIM２層キャパシタは、簡略化した図１０１の概念図に示されるように、第１の再配線１０１１、第１の絶縁膜としての高誘電体膜１０２１、第２の再配線１０１２、第２の絶縁膜としての高誘電体膜１０２２、第３の再配線１０１３を、その順で積層した２層のMIM構造で構成されている。第１の再配線１０１１と第３の再配線１０１３は、第１の電極（OUT電極）９６１Aに接続され、第２の再配線１０１２は、第２の電極（IN電極）９６１Bに接続されている。
　このように、シリンダ型MIMキャパシタは、奇数の再配線（第１の再配線１０１１、第３の再配線１０１３）を第１の電極９６１Aに接続し、偶数の再配線（第２の再配線１０１２）を第２の電極９６１Bに接続することで、MIM構造を多層化することができる。３層以上のMIM構造とすることも可能である。
　図１００に戻り、シリンダ型MIM２層キャパシタは、図８７と同様に、シリンダキャパシタ凸部９４１が、格子パターン配線D１ないしD５の全ての開口部を通って金属配線層９１１の上面に到達するまで埋め込まれた構造を有する。第１の電極９６１Aは、シリコン基板３１上面でシードメタル９６２Aを介して第１の再配線１０１１と埋め込みCu１０１４に接続され、埋め込みCu１０１４は第３の再配線１０１３に接続されている。第２の電極９６１Bは、シリコン基板３１上面でシードメタル９６２Bを介して第２の再配線１０１２に接続されている。第１の電極９６１Aと第１の再配線１０１１及び埋め込みCu１０１４との接続点と、第２の電極９６１Bと第２の再配線１０１２との接続点以外の領域は、例えば、有機材料であるソルダーレジストを用いた保護膜９６３で覆われている。
＜３８．シリンダ型MIM２層キャパシタの製造方法＞
　次に、図１０２ないし図１０７を参照して、図１００で示したシリンダ型MIM２層キャパシタの製造方法について説明する。
　まず、図１０２に示されるように、シリコン基板３１に貫通孔４５Gとトレンチ１０４１（１０４１A、１０４１B）が形成され、形成した貫通孔４５Gとトレンチ１０４１に、第１の層間絶縁膜４１、第１の再配線１０１１、高誘電体膜１０２１が順に形成されるまでの工程は、図９３及び図９４で説明した図９１のシリンダ型MIMキャパシタと同様である。
　次に、図１０３に示されるように、高誘電体膜１０２１の上層に、第２の再配線１０１２、高誘電体膜１０２２、第３の再配線１０１３を、その順で形成した後、埋め込みCu１０１４が、シリコン基板３１上に所定の膜厚となるまで積み増しされる。第３の再配線１０１３をシードメタルとして電解めっきを行ってもよい。第１の再配線１０１１、高誘電体膜１０２１、第２の再配線１０１２、高誘電体膜１０２２、第３の再配線１０１３、埋め込みCu１０１４が内部電極３３Ｇ内の格子パターン配線D１ないしD５の開口部にも埋め込まれることにより、シリンダキャパシタ凸部９４１が形成されている。
　次に、図１０４に示されるように、シリコン基板３１の裏面側全面が、第１の電極９６１A側のトレンチ１０４１Aに形成された高誘電体膜１０２１が除去されるレベルまで、CMPにより除去され、平坦化される。これにより、第１の電極９６１A側のトレンチ１０４１Aでは第１の再配線１０１１が露出した状態となり、第２の電極９６１Ｂ側トレンチ１０４１Bでは、第２の再配線１０１２が露出した状態となる。
　次に、図１０５に示されるように、シリコン基板３１の裏面側全面に、感光性のソルダーレジスト等を用いて保護膜９６３が形成された後、第１の電極９６１Aと第１の再配線１０１１との接続点となる領域１０４２Aと、第１の電極９６１Aと埋め込みCu１０１４との接続点となる領域１０４２Cと、第２の電極９６１Bと第２の再配線１０１２との接続点となる領域１０４２Bとが開口される。そして、開口された領域１０４２A、１０４２B、及び１０４２Cと保護膜９６３の上面に、シードメタル９６２が、例えばスパッタリングで成膜される。
　次に、図１０６に示されるように、第１の電極９６１Aと第２の電極９６１Bが形成される。具体的には、第１の電極９６１Aと第２の電極９６１Bが形成される領域が開口されるようにリソグラフィ法によりフォトレジスト１０４３がパターニングされた後、開口された領域に例えば電解めっきによりCuを積み増すことにより、第１の電極９６１Aと第２の電極９６１Bが形成される。
　最後に、図１０７に示されるように、第１の電極９６１Aと第２の電極９６１Bの領域以外の領域に形成されたフォトレジスト１０４３とシードメタル９６２をウェットエッチング等により除去することにより、図１００で示したシリンダ型MIM２層キャパシタが完成する。
　図１００で示したシリンダ型MIM２層キャパシタは以上のようにして製造することができる。
＜単板の表面照射型の固体撮像装置への適用＞
　上述した例では、シリンダ型MIMキャパシタが、センサ基板１１とロジック基板１２とが積層されて構成された裏面照射型の固体撮像装置１に適用された例を説明したが、シリンダ型MIMキャパシタは、１枚のシリコン基板（単板の半導体基板）３１を用いた固体撮像装置１にも適用することができる。また、多層配線層３２が形成されたシリコン基板３１のおもて面側から入射された光を光電変換する表面照射型の固体撮像装置１にも適用することができる。
　図１０８は、シリンダ型MIMキャパシタを単板の表面照射型の固体撮像装置１に適用した例を示す断面図である。
　図１０８の固体撮像装置１は、１枚のシリコン基板３１のおもて面側に多層配線層３２、カラーフィルタ４０１、オンチップレンズ２８等を有する単板の表面照射型の固体撮像装置である。
　シリンダ型MIMキャパシタ１０８１が、第１の再配線１０６１、高誘電体膜１０６２、第２の再配線１０６３、及び、埋め込みCu１０６４を備えたMIM構造を有する。シリンダ型MIMキャパシタ１０８１は、STI９２１の開口部を通って内部電極３３の金属配線層１０９１まで埋め込まれたシリンダキャパシタ凸部１０８２を有している。STI９２１のパターン形状を、上述した格子パターン配線Dｘと同様の格子状のパターン形状とすることで、シリンダキャパシタ凸部１０８２を形成することができる。
＜３９．キャパシタの第１４構成例＞
　図１０９は、第１４実施の形態の固体撮像装置１の断面図である。
　図１０９に示される固体撮像装置１は、センサ基板１１とロジック基板１２とが積層されて構成されたチップサイズパッケージ型のCMOS固体撮像装置である。センサ基板１１とロジック基板１２は、一点鎖線で示される面で接合されている。ただし、図１０９では、センサ基板１１が下側、ロジック基板１２が上側に配置するように図示されており、固体撮像装置１の上下の向きが、図１と反対である。図１０９において上側となる固体撮像装置１の裏面側には、半田バンプ４７に代わる外部接続端子であるピラー（ランド）１１４３（１１４３H、１１４３J）が形成されている。
　センサ基板１１の構成は、図１と同様であるため、その説明は省略する。センサ基板１１の層間絶縁膜２５、接合樹脂２６、及び、透光性基板２７は省略してもよい。
　ロジック基板１２は、半導体として例えばシリコン（Si）を用いた半導体基板１１１０を有する。半導体基板１１１０は、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ等の化合物半導体を用いた基板でもよいが、本実施の形態では、上述した他の構成例に合わせてシリコン基板１１１０であるとして説明する。図中、下側となるシリコン基板１１１０の第１面側（センサ基板１１側）に、多層配線層３２が形成されている。多層配線層３２が形成されたシリコン基板１１１０の第１面側と反対の第２面側には、シリコン基板１１１０に近い方から、第１の層間絶縁膜４１、第２の層間絶縁膜１１１１、第１の再配線４２（４２H、４２J）、第３の層間絶縁膜１１１２、及び、保護膜１１１３が形成されている。第１の再配線４２と第３の層間絶縁膜１１１２は同層に形成され、第１の再配線４２が形成されていない領域に第３の層間絶縁膜１１１２が形成されている。第１の再配線４２にはピラー１１４３（１１４３H、１１４３J）が接続されており、ピラー１１４３が形成されていない領域の固体撮像装置１裏面が保護膜１１１３で覆われている。多層配線層３２が形成されたシリコン基板１１１０の第１面側がシリコン基板１１１０のおもて面側に相当し、２層の層間絶縁膜と再配線が形成された第２面側がシリコン基板１１１０の裏面側に相当する。第２の層間絶縁膜１１１１、第３の層間絶縁膜１１１２の材料には、上述した第２の層間絶縁膜４３と同様の材料、例えば、SiO2膜、Low-k膜、SiOC膜、SiN膜、SiON膜等を用いることができる。保護膜１１１３の材料には、上述した保護膜４８と同様の材料、例えば、有機材料であるソルダーレジストなどを用いることができる。
　シリコン基板１１１０の多層配線層３２の所定の領域には、２つの内部電極３３H及び３３Jが形成されている。内部電極３３H及び３３Jに対応する位置のシリコン基板１１１０に、それぞれ、貫通孔４５H及び４５Jが形成されている。
　内部電極３３Hに対応する位置に形成された貫通孔４５Hの側面（内周面）と、シリコン基板１１１０の裏面側には、第１の層間絶縁膜４１が形成されている。第１の層間絶縁膜４１は、第１の再配線４２Hとシリコン基板１１１０とを電気的に分離している。第１の再配線４２Hは、シリコン基板１１１０の裏面側と、貫通孔４５Hの側面（内周面）に形成されており、おもて面側の多層配線層３２に形成された内部電極３３Hに接続されている。また、第１の再配線４２Hの上面の一部には、ピラー１１４３Hが形成されている。第１の再配線４２Hは、例えば、バリアメタルとCuシード膜とからなるシードメタル１１３１Hと、Cu配線１１３２Hとで構成される。バリアメタルの材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）及び、その窒化膜、炭化膜等を用いることができる。
　内部電極３３Jに対応する位置に形成された貫通孔４５Jの側面（内周面）と、シリコン基板１１１０の裏面側には、第１の層間絶縁膜４１が形成されている。第１の層間絶縁膜４１は、第１の再配線４２Jとシリコン基板１１１０とを電気的に分離している。第１の再配線４２Jは、シリコン基板１１１０の裏面側と、貫通孔４５Jの側面（内周面）に形成されており、おもて面側の多層配線層３２に形成された内部電極３３Jに接続されている。また、第１の再配線４２Jの上面の一部には、ピラー１１４３Jが形成されている。第１の再配線４２Jは、例えば、バリアメタルとCuシード膜とからなるシードメタル１１３１Jと、Cu配線１１３２Jとで構成される。バリアメタルの材料は、上記と同様である。
　ピラー１１４３Hと１１４３Jとの間には、キャパシタ５１Qが形成されている。ピラー１１４３Hとピラー１１４３Jには、異なる電位が供給される。これにより、キャパシタ５１Qに静電容量を持たせることができる。図１１０を参照して、キャパシタ５１Qの詳細構造を説明する。
　図１１０は、第１４実施の形態の固体撮像装置１が有するキャパシタ５１であり、第１４構成例に係るキャパシタ５１Qの詳細構造を示す拡大図である。図１１０のAは、平面図を示し、図１１０のBは、断面図を示している。
　キャパシタ５１Qは、第１の再配線４２H、４２Jが形成されたシリコン基板１１１０の裏面側のトレンチ１２３１内に形成されている。トレンチ１２３１は、シリコン基板１１１０の界面と等しい上部の平面積が大きく、掘り込まれた底部の平面積が小さくなるように傾斜が付けられた側面を有する。トレンチ１２３１の傾斜の角度αは、シリコン基板１１１０に平行な平面に対して、例えば、４５ないし７０度の範囲とされる。
　トレンチ１２３１内には、底部から上方に向かって、第１の絶縁膜１２１１A、第２の絶縁膜１２１１B、第１の電極膜１２２１A、誘電体膜１２２２A、第２の電極膜１２２１B、誘電体膜１２２２B、第３の電極膜１２２１C、第３の絶縁膜１２１１Cの順で積層されている。より詳しくは、トレンチ１２３１内の底部に第１の絶縁膜１２１１Aが形成され、第１の絶縁膜１２１１Aの上に第２の絶縁膜１２１１Bが形成され、トレンチ１２３１内の最上部に第３の絶縁膜１２１１Cが形成されている。そして、第２の絶縁膜１２１１Bと第３の絶縁膜１２１１Cとの間に、トレンチ１２３１の底部から上方に向かって、第１の電極膜１２２１A、誘電体膜１２２２A、第２の電極膜１２２１B、誘電体膜１２２２B、第３の電極膜１２２１Cの順に積層されている。第１の電極膜１２２１A、誘電体膜１２２２A、第２の電極膜１２２１B、誘電体膜１２２２B、及び、第３の電極膜１２２１Cは、いずれもトレンチ１２３１の傾斜と同様の角度αの傾きを持ち、トレンチ１２３１の側面に沿ってシリコン基板１１１０の界面に向かうように屈折している。
　第１の電極膜１２２１Aと第３の電極膜１２２１Cは、図中、左側の第１の再配線４２Hのシードメタル１１３１Hに接続されている。第１の電極膜１２２１Aは、第１の再配線４２H（のシードメタル１１３１H）と、線状の電極接続面１２２３Aで接続されている。第３の電極膜１２２１Cは、第１の再配線４２H（のシードメタル１１３１H）と、線状の電極接続面１２２３Cで接続されている。第２の電極膜１２２１Bは、図中、右側の第１の再配線４２Jのシードメタル１１３１Jに接続されている。第２の電極膜１２２１Bは、第１の再配線４２J（のシードメタル１１３１J）と、線状の電極接続面１２２３Bで接続されている。この３個の線状の電極接続面１２２３A、１２２３B、１２２３Cは、平面図に示されるように、平行に並ぶように、換言すれば同一の軸方向（例えば、Y軸方向）に並ぶように配置されている。
　第１の電極膜１２２１Aと第２の電極膜１２２１Bの間の誘電体膜１２２２Aと、第２の電極膜１２２１Bと第３の電極膜１２２１Cの間の誘電体膜１２２２Bは、同一の材料を用いて第１の再配線４２H下方で接続されている。第１の電極膜１２２１Aと第３の電極膜１２２１Cには、第１の再配線４２Hを介して第１の電位（例えば、電源電圧）が供給され、第２の電極膜１２２１Bには、第１の再配線４２Jを介して、第１の電位（例えば、電源電圧）と異なる第２の電位（例えば、グラウンド）が供給される。つまり、キャパシタ５１Qは、２つの平行平板キャパシタを並列に接続したキャパシタ構造である。
　第１の絶縁膜１２１１Aと第２の絶縁膜１２１１Bの材料には、例えば、SiO2膜、Low-k膜、SiOC膜、SiN膜、SiON膜等を用いることができる。ただし、第１の絶縁膜１２１１Aと第２の絶縁膜１２１１Bの材料には、選択比が取れるように異なる材料が用いられる。第１の絶縁膜１２１１Aは、キャパシタ５１Q以外の領域の第２の層間絶縁膜１１１１（図１０９）と共通に形成することができる。
　第１の電極膜１２２１A、第２の電極膜１２２１B、及び、第３の電極膜１２２１Cの材料は、ドライエッチングまたはウェットエッチングによる加工が可能な金属材料であればよく、例えば、例えばチタン（Ｔｉ）、タングステン（Ｗ）、銅（Cu）、アルミニウム（Al）、金（Ａｕ）などを採用することができる。
　誘電体膜１２２２A及び１２２２Bは、シリコン酸化膜（SiO2膜）は勿論、例えば酸化タンタル膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化チタン膜、酸化ジルコニウム膜、酸化ニオブ膜、窒化シリコン膜などとすることができ、または、これら２つ以上の積層膜であってもよい。誘電体膜１２２２Aと１２２２Bは、同一の材料でもよいし、異なる材料でもよい。
　以上のように、第１４構成例に係るキャパシタ５１Qは、隣接する２つの再配線４２（４２H,４２J）の間に、傾斜を付けたトレンチ１２３１を設け、トレンチ内に、複数の電極膜１２２１（１２２１A、１２２１B、１２２１C）と誘電体膜１２２２（１２２２A、１２２２B）を積層して埋め込んで構成される。これにより、静電容量を持たせることができ、より高速伝送が可能となる。
　例えば、図１９で示したキャパシタ５１Eの場合、平面型キャパシタとシリンダ型キャパシタの形成位置が、貫通孔４５Aの位置やシリコン基板３１上の第１の再配線４２Aの位置に律速される。第１４構成例に係るキャパシタ５１Qの場合、既存の配線パターンや下地の半導体（半導体基板１１１０）に律速されず、所望の位置に形成することができる。
＜４０．第１４構成例に係るキャパシタの製造方法＞
　次に、図１１１ないし図１１６を参照して、図１１０で示した第１４構成例に係るキャパシタ５１Qの製造方法について説明する。
　初めに、図１１１のAに示されるように、キャパシタ５１Qを形成するシリコン基板１１１０の領域１２４０が開口するようにフォトレジスト１２４１がパターニングされた後、図１１１のBに示されるように、シリコン基板１１１０をドライエッチングまたはウェットエッチングすることにより、所定の角度αの傾斜を付けたトレンチ１２３１がシリコン基板１１１０に形成される。トレンチ１２３１形成後、フォトレジスト１２４１はウェットエッチングまたはアッシングにより除去される。
　次に、図１１１のCに示されるように、トレンチ１２３１の上面に、第１の絶縁膜１２１１A、第２の絶縁膜１２１１B、第１の電極膜１２２１Aが、その順で成膜される。第１の絶縁膜１２１１A、第２の絶縁膜１２１１B、第１の電極膜１２２１Aのそれぞれは、例えば、CVD、PVD（Physical Vapor Deposition）等を用いて形成することができる。第１の絶縁膜１２１１Aと第２の絶縁膜１２１１Bは選択比を持たせるため、異なる材料とされる。例えば、第１の絶縁膜１２１１AをSiN膜により形成し、第２の絶縁膜１２１１BをSiO2膜により形成することができる。
　次に、図１１２のAに示されるように、第１の電極膜１２２１Aとして必要な領域をフォトレジスト１２４２でマスクした状態でドライエッチングまたはウェットエッチングすることにより、不要な第１の電極膜１２２１Aが除去される。エッチング後、フォトレジスト１２４２は、ウェットエッチングまたはアッシングにより除去され、図１１２のBに示される状態となる。
　次に、図１１２のCに示されるように、パターニングされた第１の電極膜１２２１Aの上に、誘電体膜１２２２A、第２の電極膜１２２１Bが、その順で成膜される。誘電体膜１２２２A、第２の電極膜１２２１Bのそれぞれは、例えば、CVD、PVD等を用いて形成することができる。
　そして、図１１３のAに示されるように、第１の電極膜１２２１Aと同様に、必要な領域をフォトレジスト１２４３でマスクした状態でドライエッチングまたはウェットエッチングすることにより、不要な第２の電極膜１２２１Bが除去される。エッチング後、フォトレジスト１２４３は、ウェットエッチングまたはアッシングにより除去され、図１１３のBに示される状態となる。
　さらに、図１１３のCに示されるように、誘電体膜１２２２B、第３の電極膜１２２１Cが、その順で成膜され、第３の電極膜１２２１Cの不要な領域がドライエッチングまたはウェットエッチングにより除去される。誘電体膜１２２２B、第３の電極膜１２２１Cのそれぞれは、例えば、CVD、PVD等を用いて形成することができる。
　次に、図１１４のAに示されるように、最上層の第３の電極膜１２２１Cの凹部が埋まる膜厚で、CVD、PVD等を用いて第３の絶縁膜１２１１Cが成膜された後、図１１４のBに示されるように、第１の絶縁膜１２１１Aの上面が露出するレベルまで、CMPにより平坦化される。第１の絶縁膜１２１１Aと第２の絶縁膜１２１１Bとは選択比が確保されており、第１の絶縁膜１２１１AがCMPのストッパ膜となって第１の絶縁膜１２１１Aの上面が露出したレベルで平坦化処理が終了する。これにより、第１の電極膜１２２１A、第２の電極膜１２２１B、第３の電極膜１２２１Cが、図１１０のAの平面図に示したように、第１の絶縁膜１２１１Aの上面と同一平面に、線状に並んで露出する。
　次に、図１１４のCに示されるように、バリアメタルとCuシード膜とからなるシードメタル１１３１が、例えばPVDによって成膜された後、第１の再配線４２Hまたは第１の再配線４２Jとなる領域以外の領域にフォトレジスト１２４４がパターニングされる。
　次に、図１１５のAに示されるように、フォトレジスト１２４４で覆われていないシードメタル１１３１上に、例えば電解めっきによりCu配線１１３２H及び１１３２Jが成膜される。
　最後に、図１１５のBに示されるように、フォトレジスト１２４４がウェットエッチングまたはアッシングにより除去され、フォトレジスト１２４４下のシードメタル１１３１がウェットエッチングにより除去される。フォトレジスト１２４４下のシードメタル１１３１が除去されたことにより、左右に残ったシードメタル１１３１が、それぞれ、第１の再配線４２H、４２Jのシードメタル１１３１H、１１３１Jとなる。
　以上の工程により、図１１０で示した第１４構成例に係るキャパシタ５１Qが形成される。キャパシタ５１Qが形成されたロジック基板１２が完成後、ロジック基板１２が適切なタイミングでセンサ基板１１と貼り合わされ、固体撮像装置１が完成する。
　以上のキャパシタ５１Qの構造によれば、容量素子へのコンタクト配線を形成する工程が不要であり、シリコン基板１１１０上に形成した膜をCMPにより平坦化することで再配線４２との接続部（電極接続面１２２３）を一度に形成することができる。よって、簡単な工程でキャパシタ５１を形成することができる。
＜４１．第１４構成例の変形例＞
　第１４構成例に係るキャパシタ５１Qの変形例について説明する。なお、以下の変形例において、図１１０に示したキャパシタ５１Qと対応する部分については同一の符号を付して、その説明を省略する。なお、以下では、図１１０に示したキャパシタ５１Qの構成を、キャパシタ５１Qの基本構成例と称する。
　図１１６のAは、キャパシタ５１Qの第１変形例であるキャパシタ５１Qaの断面図である。
　第１変形例に係るキャパシタ５１Qaは、図１１０に示したキャパシタ５１Qの基本構成と比較すると、左側の第１の再配線４２Hのシードメタル１１３１Hに接続されていた第３の電極膜１２２１Cが省略されている。すなわち、第１変形例に係るキャパシタ５１Qaは、左側の第１の再配線４２Hに接続される第１の電極膜１２２１Aと、右側の第１の再配線４２Jに接続される第２の電極膜１２２１Bの２つの電極膜１２２１と、誘電体膜１２２２A及び１２２２Bとで構成されている。図１１０に示したキャパシタ５１Qの基本構成は、２つの平行平板キャパシタを並列に接続したキャパシタ構造であったが、第１変形例に係るキャパシタ５１Qaは、１つの平行平板キャパシタの構造である。
　図１１６のBは、キャパシタ５１Qの第２変形例であるキャパシタ５１Qbの断面図である。
　第２変形例に係るキャパシタ５１Qbは、図１１０に示したキャパシタ５１Qの基本構成と比較すると、左側の第１の再配線４２Hのシードメタル１１３１Hに接続されていた第３の電極膜１２２１Cが省略されている。図１１６のAの第１変形例に係るキャパシタ５１Qaとの違いは、第１の電極膜１２２１Aと第２の電極膜１２２１Bの２つの電極膜１２２１間の距離（厚み）である。図１１６のAの第１変形例に係るキャパシタ５１Qaでは、第１の電極膜１２２１Aと第２の電極膜１２２１Bとの距離が短く、第１の電極膜１２２１Aの下層にも誘電体膜１２２２Aが形成されている。これに対して、第２変形例に係るキャパシタ５１Qbは、第１の電極膜１２２１Aの下層には誘電体膜１２２２は形成されておらず、第１の電極膜１２２１Aと第２の電極膜１２２１Bとの距離が、第１変形例に係るキャパシタ５１Qaより大きく確保されている。
　以上のように、キャパシタ５１Qは、電極膜１２２１間の距離、電極膜１２２１の個数、配置等を変更することにより、キャパシタ５１Qの静電容量を任意に設計することができる。
　図１１７のAは、キャパシタ５１Qの第３変形例であるキャパシタ５１Qcの断面図である。
　第３変形例に係るキャパシタ５１Qcは、図１１６のBに示した第２変形例のキャパシタ５１Qbの構成に対して、第１の電極膜１２２１Aと第２の電極膜１２２１Bとの間に、いずれの第１の再配線４２にも接続されない第３の電極膜１２２１Cが追加された構成を有する。このキャパシタ５１Qcは、２つの平行平板キャパシタを直列に接続したキャパシタ構造である。キャパシタ５１Qは、このように、積層させた複数の電極膜１２２１を直列に接続した構造とすることもできるし、並列に接続した構造とすることもできる。
　図１１７のBは、キャパシタ５１Qの第４変形例であるキャパシタ５１Qdの断面図である。
　図１１０に示したキャパシタ５１Qの基本構成では、第１の電極膜１２２１Aと第２の電極膜１２２１Bの間の誘電体膜１２２２Aと、第２の電極膜１２２１Bと第３の電極膜１２２１Cの間の誘電体膜１２２２Bの材料に同一の材料が用いられていた。これに対して、第４変形例に係るキャパシタ５１Qdでは、誘電体膜１２２２Aと誘電体膜１２２２Bとで異なる材料が用いられている。誘電体膜１２２２Aと誘電体膜１２２２Bの材料を変更することにより、キャパシタ５１Qの静電容量を任意に設計することができる。
＜その他の構成例＞
　図１１８は、図１１０に示した２個のキャパシタ５１Qを、第１の再配線４２Hと第１の再配線４２Jで並列に接続した構成例を示している。２個のキャパシタ５１Qは、平面サイズが異なり、静電容量の大きさが異なるように構成されているが、同一サイズで形成し、同じ静電容量の２個のキャパシタ５１Qを並列に接続してもよい。また、２個のキャパシタ５１Qを並列に接続するのではなく、第１の再配線４２Hと第１の再配線４２Jで直列に接続してもよい。３個以上の複数のキャパシタ５１Qを、第１の再配線４２で並列または直列に接続した構成例でもよい。
　図１１９は、キャパシタ５１Qのその他の構成例を示す平面図と断面図である。図１１９の左側には、その他の構成例に係るキャパシタ５１Qの平面図を示し、図１１９の右側には、平面図のA-A’線、及びB-B’線における断面図が示されている。
　図１１９のキャパシタ５１Qは、トレンチ１２３１内に４層の電極膜１２５１H、１２５１J、１２５１K、及び１２５１Lと、誘電体膜１２６１を積層して構成されている。トレンチ１２３１は、四角形の角錐台の形状となっている。４層の電極膜１２５１H、１２５１J、１２５１K、及び１２５１Lは、それぞれ、異なる第１の再配線４２に接続される。具体的には、電極膜１２５１Hは、第１の再配線４２Hに接続され、電極膜１２５１Jは、第１の再配線４２Jに接続されている。電極膜１２５１Kは、第１の再配線４２Kに接続され、電極膜１２５１Lは、第１の再配線４２Lに接続されている。電極膜１２５１Hと第１の再配線４２Hは、半導体基板１１１０上の電極接続面１２８１Hで接続する。電極膜１２５１Jと第１の再配線４２Jは、半導体基板１１１０上の電極接続面１２８１Jで接続する。電極膜１２５１Kと第１の再配線４２Kは、半導体基板１１１０上の電極接続面１２８１Kで接続する。電極膜１２５１Lと第１の再配線４２Lは、半導体基板１１１０上の電極接続面１２８１Lで接続する。電極接続面１２８１H、１２８１J、１２８１K、及び、１２８１Lは、半導体基板１１１０上において、平面視で略四角形状に配置されている。ここで、略四角形状とは、四角形の四隅の角部が接続されていない四角形状であることを言う。
　上述した図１１０に示したキャパシタ５１Qの基本構成例及びその変形例では、シリコン基板１１１０界面の線状の電極接続面１２２３A、１２２３B、１２２３Cが、平行に並ぶように、換言すれば同一の軸方向（例えば、Y軸方向）に並ぶように配置されていた。
　これに対して、図１１９のキャパシタ５１Qでは、対向する２個の電極接続面１２８１H、１２８１Jと、対向する他の２個の電極接続面１２８１K、１２８１Lとが直交するように配置され、略四角形状を形成するように配置されている。
　このように、キャパシタ５１Qは、トレンチ１２３１内に積層される電極膜１２５１の層数を４層以上とし、複数の電極膜１２５１のそれぞれがシリコン基板１１１０上の第１の再配線４２と接続する電極接続面１２８１の平面形状が、四角形以上の略多角形状となるように構成することができる。トレンチ１２３１は、多角形の角錐台の形状となる。例えば、トレンチ１２３１内に積層される電極膜１２５１の層数を６層とした場合、複数の電極膜１２５１のそれぞれがシリコン基板１１１０上の第１の再配線４２と接続する電極接続面１２８１の平面形状が、略六角形状となるように構成することができる。トレンチ１２３１は、六角形の角錐台の形状となる。略多角形状の電極接続面１２８１を有する複数の電極膜１２５１のそれぞれには、少なくとも上下方向または平面方向に隣接する電極膜１２５１どうしに異なる電位が印加されるように構成される。略多角形状の電極接続面１２８１を有する複数の電極膜１２５１それぞれに異なる電位が印加されてもよい。
＜４２．第１４構成例に係るキャパシタと他のキャパシタの組合せ＞
　図１２０は、第１４実施の形態の固体撮像装置１の変形例を示す断面図を示している。
　図１２０において、図１０９に示した固体撮像装置１と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、異なる部分について説明する。
　図１２０に示される固体撮像装置１は、図１０９で示したキャパシタ５１Qと、図１９で説明した平面型キャパシタとシリンダ型キャパシタとの組合せからなるキャパシタ５１Rとの両方を備えた構成である。
　平面型キャパシタとシリンダ型キャパシタとを有するキャパシタ５１Rは、第１の再配線４２Jと、第２の再配線４４Jと、その間の第３の層間絶縁膜１１１２とで構成されている。第２の再配線４４Jは、例えば、バリアメタルとCuシード膜とからなるシードメタル１１３３Jと、Cu配線１１３４Jとで構成される。
　以上のように、第１４構成例に係るキャパシタ５１Qは、平面型キャパシタとシリンダ型キャパシタで構成されるキャパシタ５１Rとともに用いることができる。これにより、さらに静電容量を増大させることができるので、より高速伝送が可能となる。
　固体撮像装置１は、上述した第１構成例ないし第１４構成例の２つ以上のキャパシタ５１を任意に組み合わせた構成を採用することができる。
＜４３．イメージセンサの使用例＞
　図１２１は、上述の固体撮像装置１を用いたイメージセンサの使用例を示す図である。
　上述の固体撮像装置１を用いたイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜４４．電子機器への適用例＞
　本技術は、固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　図１２２は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図１２２の撮像装置６００は、レンズ群などからなる光学部６０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP（Digital Signal Processor）回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
　光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、図１の固体撮像装置１、即ち、第１の再配線４２と第２の再配線４４の２層の再配線層を用いてキャパシタ５１を形成し、電源電圧に繋がる内部電極３３Aにキャパシタ５１を接続することで電位を安定させることにより、信号遅延及びジッタを改善した固体撮像装置を用いることができる。
　表示部６０５は、例えば、LCD（Liquid Crystal Display）や有機EL（Electro Luminescence）ディスプレイ等の薄型ディスプレイで構成され、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上述したように、固体撮像装置６０２として、上述した各実施の形態を適用した固体撮像装置１を用いることで、信号遅延及びジッタを改善することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００においても、撮像画像の高速化及び高画質化を図ることができる。
＜４５．内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図１２３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図１２３では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図１２４は、図１２３に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、カメラヘッド１１１０２のレンズユニット１１４０１及び撮像部１１４０２に適用され得る。具体的には、レンズユニット１１４０１及び撮像部１１４０２として、各実施の形態に係る固体撮像装置１を適用することができる。レンズユニット１１４０１及び撮像部１１４０２に本開示に係る技術を適用することにより、カメラヘッド１１１０２を小型化しつつも、より鮮明な術部画像を得ることができる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜４６．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１２５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１２５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１２６は、撮像部１２０３１の設置位置の例を示す図である。
　図１２６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１２６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１として、各実施の形態に係る固体撮像装置１を適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、小型化しつつも、より見やすい撮影画像を得ることができる。また、得られた撮影画像を用いて、ドライバの疲労を軽減したり、ドライバや車両の安全度を高めることが可能になる。
　また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
　また、本技術は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本開示の技術は、以下の構成を取ることができる。
（１）
　半導体基板の第１面側に形成された内部電極と、
　前記半導体基板の前記内部電極に対応する位置に形成された貫通孔と、
　前記半導体基板の第１面側と反対側の第２面側に形成され、前記貫通孔を介して前記内部電極に接続された第１の再配線と、
　前記第１の再配線に接続され、前記第１の再配線よりも外部接続端子側に形成された第２の再配線と、
　前記第１の再配線と前記第２の再配線との間に形成された層間絶縁膜と
　を備え、
　前記内部電極として、第１の内部電極と第２の内部電極の２つが設けられ、
　前記第１の内部電極に接続された前記第１の再配線と、前記第２の内部電極に接続された前記第２の再配線と、前記層間絶縁膜とにより、キャパシタが構成される
　半導体装置。
（２）
　前記半導体基板の前記第１面側に、行列状に配置された光電変換素子をさらに備える
　前記（１）に記載の半導体装置。
（３）
　前記第１の内部電極は、前記第１の再配線と前記第２の再配線を介して外部接続端子と接続されている
　前記（１）または（２）に記載の半導体装置。
（４）
　前記外部接続端子には、電源電圧またはグランドが供給されるように構成される
　前記（３）に記載の半導体装置。
（５）
　前記キャパシタを構成する前記第１の再配線と前記第２の再配線は、前記半導体基板の前記第２面側に形成された平面型キャパシタを含む
　前記（１）ないし（４）のいずれかに記載の半導体装置。
（６）
　前記キャパシタを構成する前記第１の再配線と前記第２の再配線は、前記貫通孔の内部に形成されたシリンダ型キャパシタを含む
　前記（１）ないし（５）のいずれかに記載の半導体装置。
（７）
　前記第２の再配線は、前記貫通孔の内部にプラグ状に埋め込まれている
　前記（６）に記載の半導体装置。
（８）
　前記シリンダ型キャパシタが形成された前記貫通孔の側面は、凹凸形状で形成されている
　前記（６）に記載の半導体装置。
（９）
　前記シリンダ型キャパシタが形成された前記貫通孔の側面は、断面視で、円弧状、三角形状、または、四角形状のいずれかで形成されている
　前記（６）に記載の半導体装置。
（１０）
　前記貫通孔の側面の凹み量は、突起部の頂点を結ぶ平滑面に対して０．３μm以上である
　前記（６）に記載の半導体装置。
（１１）
　前記シリンダ型キャパシタが形成された前記貫通孔の側面の深さ方向の一部のみ、凹凸形状で形成されている
　前記（６）に記載の半導体装置。
（１２）
　前記内部電極は、複数の格子パターン配線を積層した多層配線構造である
　前記（１）に記載の半導体装置。
（１３）
　前記内部電極は、互い違いに積層した複数の格子パターン配線を一部含む多層配線構造である
　前記（１２）に記載の半導体装置。
（１４）
　前記内部電極は、複数の格子パターン配線を互い違いに積層した多層配線構造である
　前記（１２）に記載の半導体装置。
（１５）
　前記内部電極は、複数の格子パターン配線を平面視で重なるように積層した多層配線構造である
　前記（６）に記載の半導体装置。
（１６）
　前記シリンダ型キャパシタの前記第１の再配線の底部は、凹凸形状に形成されている
　前記（６）に記載の半導体装置。
（１７）
　前記内部電極は、複数の格子パターン配線を積層した多層配線構造であり、
　前記シリンダ型キャパシタは、１つ以上の前記格子パターン配線の開口部に埋め込まれた凸部を有する
　前記（６）に記載の半導体装置。
（１８）
　前記シリンダ型キャパシタは、径と深さが異なる複数の前記凸部を有する
　前記（１７）に記載の半導体装置。
（１９）
　前記シリンダ型キャパシタの前記凸部は、円形または矩形の平面形状で形成されている
　前記（１７）に記載の半導体装置。
（２０）
　前記半導体基板の第２面側に形成された再配線に接続する第１電極と、
　平面視で前記第１電極の周囲を囲む第２電極と、
　前記第１電極と前記第２電極との間の絶縁膜と
　をさらに備え、
　前記第１電極と、前記第２電極と、前記絶縁膜とにより、キャパシタが構成される
　前記（１）に記載の半導体装置。
（２１）
　前記半導体基板に形成された、所定の角度で傾斜が付けられた側面を有するトレンチと、
　トレンチ内に積層された第１の電極膜と第２の電極膜の少なくとも２つの電極膜と、
　少なくとも前記第１の電極膜と前記第２の電極膜との間に形成された誘電体膜と
　をさらに備え、
　前記第１の電極膜は、前記トレンチの側面に沿って前記半導体基板上の前記第１の再配線と接続し、
　前記第２の電極膜は、前記トレンチの側面に沿って前記半導体基板上の他の前記第１の再配線と接続し、
　前記第１の電極膜、前記誘電体膜、前記第２の電極膜の積層により、キャパシタが構成される
　前記（１）に記載の半導体装置。
（２２）
　前記キャパシタは、前記半導体基板の前記第２面側に前記第１の再配線と前記第２の再配線で形成された平面型キャパシタと、前記貫通孔の内部に前記第１の再配線と前記第２の再配線で形成されたシリンダ型キャパシタとを直列または並列に接続して構成されている
　前記（１）ないし（７）のいずれかに記載の半導体装置。
（２３）
　前記キャパシタは、前記第１の再配線と前記第２の再配線との間の前記層間絶縁膜の膜厚が、他の前記層間絶縁膜よりも薄く形成された層間薄膜部を有する
　前記（１）ないし（８）のいずれかに記載の半導体装置。
（２４）
　前記層間薄膜部の前記層間絶縁膜の膜厚は、５００nm以下であり、
　他の前記層間絶縁膜の膜厚は、５μmないし１０μmである
　前記（２３）に記載の半導体装置。
（２５）
　前記キャパシタを構成する前記第１の再配線と前記第２の再配線との間の前記層間絶縁膜は、高誘電体膜で形成されている
　前記（１）ないし（１０）のいずれかに記載の半導体装置。
（２６）
　前記高誘電体膜は、平面視で、全面に形成されている
　前記（２５）に記載の半導体装置。
（２７）
　前記高誘電体膜は、前記キャパシタを構成する前記第１の再配線と前記第２の再配線とが重畳する領域内だけに形成されている
　前記（２５）に記載の半導体装置。
（２８）
　前記半導体基板は、所定の深さまで掘り込まれた溝部を有し、
　前記キャパシタを構成する前記第１の再配線と前記第２の再配線は、前記半導体基板の前記溝部で段差が形成されている
　前記（１）ないし（１３）のいずれかに記載の半導体装置。
（２９）
　前記溝部は、前記貫通孔と同じ深さで形成されている
　前記（２８）に記載の半導体装置。
（３０）
　前記第１の再配線は、平面方向で容量結合される第１配線と第２配線を含み、
　前記第２の再配線は、平面方向で容量結合される第３配線と第４配線を含む
　前記（１）ないし（１５）のいずれかに記載の半導体装置。
（３１）
　前記第１配線と前記第２配線の平面形状は、櫛歯形状であり、
　前記第３配線と前記第４配線の平面形状は、櫛歯形状である
　前記（３０）に記載の半導体装置。
（３２）
　前記キャパシタを構成する前記第１の再配線と前記第２の再配線は、画素領域の全領域と重畳する領域に形成されている
　前記（１）ないし（１７）のいずれかに記載の半導体装置。
（３３）
　半導体基板の第１面側に形成された内部電極と、
　前記半導体基板の前記内部電極に対応する位置に形成された貫通孔と、
　前記半導体基板の第１面側と反対側の第２面側に形成され、前記貫通孔を介して前記内部電極に接続された第１の再配線と、
　前記第１の再配線に接続され、前記第１の再配線よりも外部接続端子側に形成された第２の再配線と、
　前記第１の再配線と前記第２の再配線との間に形成された層間絶縁膜と
　を形成し、
　前記内部電極として、第１の内部電極と第２の内部電極の２つが形成され、
　前記第１の内部電極に接続された前記第１の再配線と、前記第２の内部電極に接続された前記第２の再配線と、前記層間絶縁膜とにより、キャパシタが構成される
　半導体装置の製造方法。
（３４）
　半導体基板の第１面側に形成された内部電極と、
　前記半導体基板の前記内部電極に対応する位置に形成された貫通孔と、
　前記半導体基板の第１面側と反対側の第２面側に形成され、前記貫通孔を介して前記内部電極に接続された第１の再配線と、
　前記第１の再配線に接続され、前記第１の再配線よりも外部接続端子側に形成された第２の再配線と、
　前記第１の再配線と前記第２の再配線との間に形成された層間絶縁膜と
　を備え、
　前記内部電極として、第１の内部電極と第２の内部電極の２つが設けられ、
　前記第１の内部電極に接続された前記第１の再配線と、前記第２の内部電極に接続された前記第２の再配線と、前記層間絶縁膜とにより、キャパシタが構成される
　半導体装置
　を備える電子機器。
＜１A＞
　半導体基板の裏面側に形成された再配線に接続する第１電極と、
　平面視で前記第１電極の周囲を囲む第２電極と、
　前記第１電極と前記第２電極との間の絶縁膜と
　を備え、
　前記第１電極と、前記第２電極と、前記絶縁膜とにより、キャパシタが構成される
　半導体装置。
＜２A＞
　前記絶縁膜は、シリコン酸化膜よりも比誘電率の高い高誘電体膜で構成される
　前記＜１A＞に記載の半導体装置。
＜３A＞
　前記第１電極は、外部接続端子であり、
　前記第２電極は、前記第１電極と異なる外部接続端子と接続されている
　前記＜１A＞または＜２A＞に記載の半導体装置。
＜４A＞
　前記第１電極は、再配線に接続されており、
　前記絶縁膜は、前記第２電極と前記再配線との間にも形成され、
　前記キャパシタは、前記第２電極と、前記再配線と、前記絶縁膜とを含む
　前記＜１A＞ないし＜３A＞のいずれかに記載の半導体装置。
＜５A＞
　前記第１電極は、外部接続端子であり、
　前記第１電極には、電源電圧、グラウンド、または信号が供給されるように構成される
　前記＜１A＞ないし＜４A＞のいずれかに記載の半導体装置。
＜６A＞
　平面視で、前記第１電極の周囲は保護膜で覆われており、
　前記第２電極の上面は、前記保護膜で覆われている
　前A記＜１A＞ないし＜５A＞のいずれかに記載の半導体装置。
＜７A＞
　平面視で、前記第２電極の周囲は、前記絶縁膜で覆われている
　前記＜１A＞ないし＜６A＞のいずれかに記載の半導体装置。
＜８A＞
　前記第１電極を除く装置裏面は保護膜で覆われている
　前記＜１A＞ないし＜７A＞のいずれかに記載の半導体装置。
＜９A＞
　前記第２電極は、平面視で前記第１電極を環状に囲む配線である
　前記＜１A＞ないし＜８A＞のいずれかに記載の半導体装置。
＜１０A＞
　前記第１電極は、平面視で、円形状または多角形状であり、
　前記第２電極は、円形状または多角形状の前記第１電極を環状に囲む配線である
　前記＜１A＞ないし＜９A＞のいずれかに記載の半導体装置。
＜１１A＞
　前記第１電極及び前記第２電極は、側面にバリアメタルを有し、
　前記バリアメタルの材料は、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｒｕのいずれかを含む
　前記＜１A＞ないし＜１０A＞のいずれかに記載の半導体装置。
＜１２A＞
　半導体基板の裏面側に形成された再配線に接続する第１電極と、
　平面視で前記第１電極の周囲を囲む第２電極と、
　前記第１電極と前記第２電極との間の絶縁膜と
　を形成し、
　前記第１電極と、前記第２電極と、前記絶縁膜とにより、キャパシタが構成される
　半導体装置の製造方法。
＜１B＞
　半導体基板に形成された、所定の角度で傾斜が付けられた側面を有するトレンチと、
　トレンチ内に積層された第１の電極膜と第２の電極膜の少なくとも２つの電極膜と、
　少なくとも前記第１の電極膜と前記第２の電極膜との間に形成された誘電体膜と
　をさらに備え、
　前記トレンチの側面に沿って形成された前記第１の電極膜は半導体基板上の第１の再配線と接続し、
　前記トレンチの側面に沿って形成された前記第２の電極膜は前記半導体基板上の他の前記第１の再配線と接続し、
　前記第１の電極膜、前記誘電体膜、及び、前記第２の電極膜の積層により、キャパシタが構成される
　半導体装置。
＜２B＞
　前記トレンチ内に第３の電極膜をさらに備え、
　前記キャパシタは、前記第１の電極膜ないし第３の電極膜と、前記誘電体膜との積層により構成される
　前記＜１B＞に記載の半導体装置。
＜３B＞
　前記第３の電極膜は、前記トレンチの側面に沿って前記半導体基板上の前記第１の再配線と接続して構成される
　前記＜２B＞に記載の半導体装置。
＜４B＞
　前記第３の電極膜は、前記半導体基板上のいずれの前記第１の再配線にも接続されない構成とされる
　前記＜２B＞に記載の半導体装置。
＜５B＞
　前記第１の電極膜と前記第２の電極膜との間の前記誘電体膜の材料と、前記第２の電極膜と前記第３の電極膜との間の前記誘電体膜の材料は異なる構成とされる
　前記＜２B＞ないし＜４B＞のいずれかに記載の半導体装置。
＜６B＞
　前記キャパシタは、２つの平行平板キャパシタを並列に接続した構成である
　前記＜２B＞ないし＜５B＞のいずれかに記載の半導体装置。
＜７B＞
　前記キャパシタは、２つの平行平板キャパシタを直列に接続した構成である
　前記＜２B＞ないし＜６B＞のいずれかに記載の半導体装置。
＜８B＞
　前記所定の角度は４５ないし７０度の範囲である
　前記＜１B＞ないし＜７B＞のいずれかに記載の半導体装置。
＜９B＞
　前記第１の電極膜と前記第１の再配線との接続面と、前記第２の電極膜と他の前記第１の再配線との接続面は、平面視で線状であり、平行に配置されている
　前記＜１B＞ないし＜８B＞のいずれかに記載の半導体装置。
＜１０B＞
　前記トレンチ内に第３の電極膜と第４の電極膜をさらに備え、
　前記第１の電極膜ないし第４の電極膜が、それぞれ、異なる前記第１の再配線と接続して構成される
　前記＜１B＞ないし＜９B＞のいずれかに記載の半導体装置。
＜１１B＞
　前記第１の電極膜ないし第４の電極膜が前記第１の再配線と接続する４つの接続面は、平面視で略四角形状に配置されている
　前記＜１０B＞に記載の半導体装置。
＜１２B＞
　前記第１の電極膜ないし第４の電極膜のうち、少なくとも隣接する２つの電極膜には異なる電位が供給される
　前記＜１０B＞または＜１１B＞に記載の半導体装置。
＜１３B＞
　前記第１の電極膜ないし第４の電極膜には異なる電位が供給される
　前記＜１０B＞ないし＜１２B＞のいずれかに記載の半導体装置。
＜１４B＞
　前記トレンチは、多角形の角錐台の形状である
　前記＜１０B＞ないし＜１３B＞のいずれかに記載の半導体装置。
＜１５B＞
　前記トレンチは、四角形の角錐台の形状である
　前記＜１０B＞ないし＜１４B＞のいずれかに記載の半導体装置。
＜１６B＞
　複数の前記キャパシタを前記第１の再配線により並列または直列に接続して構成される
　前記＜１B＞ないし＜１５B＞のいずれかに記載の半導体装置。
＜１７B＞
　前記トレンチの底部に、材料の異なる２層の絶縁膜が積層されている
　前記＜１B＞ないし＜１６B＞のいずれかに記載の半導体装置。
＜１８B＞
　所定の角度で傾斜が付けられた側面を有するトレンチを半導体基板に形成し、
　トレンチ内に積層された第１の電極膜と第２の電極膜の少なくとも２つの電極膜を形成し、
　少なくとも前記第１の電極膜と前記第２の電極膜との間に誘電体膜を形成し、
　前記トレンチの側面に沿って形成した前記第１の電極膜が半導体基板上の第１の再配線と接続し、前記トレンチの側面に沿って形成した前記第２の電極膜が前記半導体基板上の他の前記第１の再配線と接続するように形成し、
　前記第１の電極膜、前記誘電体膜、及び、前記第２の電極膜の積層により、キャパシタが構成される
　半導体装置の製造方法。
　１　固体撮像装置，　１１　センサ基板，　１２　ロジック基板，　２１　半導体基板（シリコン基板），　２２　フォトダイオード，　２３　平坦化膜，　２４　レンズ層，　２５　層間絶縁膜，　２６　接合樹脂，　２７　透光性基板，　２８　オンチップレンズ，　３１　半導体基板（シリコン基板），　３２　多層配線層，　３３Aないし３３J　内部電極，　３４　層間絶縁膜，　４１　第１の層間絶縁膜，　４２ないし４２L　第１の再配線，　４３,４３X,４３Y,４３Y'　第２の層間絶縁膜，　４４Aないし４４J　第２の再配線，　４５Aないし４５J　貫通孔，　４６Aないし４６C　貫通孔，　４７A,４７B　半田バンプ，　４８　保護膜，　５１Aないし５１R　キャパシタ，　７１　画素領域，　７２　周辺領域，　１１１　層間薄膜部，　１６１　高誘電体膜，　２２１　第２の再配線，　２４１　第２の再配線，　２６１　第１の再配線，　２６２　第２の再配線，　２６３A,２６３B　溝部，　２８１　第１の再配線，　２８２　第２の再配線，　２８３A,２８３B　ストッパ膜，　２８４A,２８４B　溝部，　３０１　第１の再配線，　３０１A　第１配線，　３０１B　第２配線，　３０２　第２の再配線，　３０２A　第１配線，　３０２B　第２配線，　３３１　第１の再配線，　３３２　第２の再配線，　３５１　キャパシタ領域，　４３１　半導体基板，　４７１　半導体基板，　４８３　内部電極，　４９２A，４９２B　第２の層間絶縁膜，　４９３　貫通孔，　５０１A，５０１B　第１の再配線，　５０２A，５０２B　第２の再配線，　５２１A，５２１C　シードメタル，　５２２A，５２２C　Cu配線，　５２３　シードメタル，　５２４　Cu配線，　５２５　シードメタル，　５３１　ピラー，　５６１A　バリアメタル，　５６１A'　シードメタル，　５６２A　Cuシード膜，　５６３A　Cu配線，　５６４A　シードメタル，　５６５A　銅，　５６５A'　銅，　５６６A　シードメタル，　５６７A　銅，　５７１　ピラー，　５７２R　リング配線，　５７３　高誘電体膜，　５７４　第１の再配線，　６００　撮像装置，　６０２　固体撮像装置，　８０１A'　シードメタル，　８０３A　Cu配線，　８３１　第３の層間絶縁膜，　８５１　高誘電体膜，　８５１A　高誘電体膜，　８５１B　高誘電体膜，　８６１　領域，　D１ないしD５　格子パターン配線，　９０１　高誘電体膜，　９１１　金属配線層，　９１２　コンタクト配線，　９４１　シリンダキャパシタ凸部，　９６１A　第１の電極，　９６１Ｂ　第２の電極，　９６１B　第２の電極，　９６２　シードメタル，　９６３　保護膜，　１０１１　第１の再配線，　１０１２　第２の再配線，　１０１３　第３の再配線，　１０２１　高誘電体膜，　１０２２　高誘電体膜，　１０６１　第１の再配線，　１０６２　高誘電体膜，　１０６３　第２の再配線，　１０８１　シリンダ型MIMキャパシタ，　１０８２　シリンダキャパシタ凸部，　１０９１　金属配線層，　１１１０　半導体基板，　１１１１　第２の層間絶縁膜，　１１１２　第３の層間絶縁膜，　１１１３　保護膜，　１１３１　シードメタル，　１２１１　絶縁膜，　１２２１　電極膜，　１２２２　誘電体膜，　１２２３　電極接続面，　１２３１　トレンチ，　１２４１　フォトレジスト，　１２４２　フォトレジスト，　１２４３　フォトレジスト，　１２４４　フォトレジスト，　１２５１　電極膜，　１２６１　誘電体膜，　１２８１　電極接続面

Claims (64)

  1. 　半導体基板の第１面側に形成された内部電極と、
    　前記半導体基板の前記内部電極に対応する位置に形成された貫通孔と、
    　前記半導体基板の第１面側と反対側の第２面側に形成され、前記貫通孔を介して前記内部電極に接続された第１の再配線と、
    　前記第１の再配線に接続され、前記第１の再配線よりも外部接続端子側に形成された第２の再配線と、
    　前記第１の再配線と前記第２の再配線との間に形成された層間絶縁膜と
    　を備え、
    　前記内部電極として、第１の内部電極と第２の内部電極の２つが設けられ、
    　前記第１の内部電極に接続された前記第１の再配線と、前記第２の内部電極に接続された前記第２の再配線と、前記層間絶縁膜とにより、キャパシタが構成される
    　半導体装置。
  2. 　前記半導体基板の前記第１面側に、行列状に配置された光電変換素子をさらに備える
    　請求項１に記載の半導体装置。
  3. 　前記第１の内部電極は、前記第１の再配線と前記第２の再配線を介して外部接続端子と接続されている
    　請求項１に記載の半導体装置。
  4. 　前記外部接続端子には、電源電圧またはグラウンドが供給されるように構成される
    　請求項３に記載の半導体装置。
  5. 　前記キャパシタを構成する前記第１の再配線と前記第２の再配線は、前記半導体基板の前記第２面側に形成された平面型キャパシタを含む
    　請求項１に記載の半導体装置。
  6. 　前記キャパシタを構成する前記第１の再配線と前記第２の再配線は、前記貫通孔の内部に形成されたシリンダ型キャパシタを含む
    　請求項１に記載の半導体装置。
  7. 　前記第２の再配線は、前記貫通孔の内部にプラグ状に埋め込まれている
    　請求項６に記載の半導体装置。
  8. 　前記シリンダ型キャパシタが形成された前記貫通孔の側面は、凹凸形状で形成されている
    　請求項６に記載の半導体装置。
  9. 　前記シリンダ型キャパシタが形成された前記貫通孔の側面は、断面視で、円弧状、三角形状、または、四角形状のいずれかで形成されている
    　請求項６に記載の半導体装置。
  10. 　前記貫通孔の側面の凹み量は、突起部の頂点を結ぶ平滑面に対して０．３μm以上である
    　請求項６に記載の半導体装置。
  11. 　前記シリンダ型キャパシタが形成された前記貫通孔の側面の深さ方向の一部のみ、凹凸形状で形成されている
    　請求項６に記載の半導体装置。
  12. 　前記内部電極は、複数の格子パターン配線を積層した多層配線構造である
    　請求項１に記載の半導体装置。
  13. 　前記内部電極は、互い違いに積層した複数の格子パターン配線を一部含む多層配線構造である
    　請求項１２に記載の半導体装置。
  14. 　前記内部電極は、複数の格子パターン配線を互い違いに積層した多層配線構造である
    　請求項１２に記載の半導体装置。
  15. 　前記内部電極は、複数の格子パターン配線を平面視で重なるように積層した多層配線構造である
    　請求項６に記載の半導体装置。
  16. 　前記シリンダ型キャパシタの前記第１の再配線の底部は、凹凸形状に形成されている
    　請求項６に記載の半導体装置。
  17. 　前記内部電極は、複数の格子パターン配線を積層した多層配線構造であり、
    　前記シリンダ型キャパシタは、１つ以上の前記格子パターン配線の開口部に埋め込まれた凸部を有する
    　請求項６に記載の半導体装置。
  18. 　前記シリンダ型キャパシタは、径と深さが異なる複数の前記凸部を有する
    　請求項１７に記載の半導体装置。
  19. 　前記シリンダ型キャパシタの前記凸部は、円形または矩形の平面形状で形成されている
    　請求項１７に記載の半導体装置。
  20. 　前記半導体基板の第２面側に形成された再配線に接続する第１電極と、
    　平面視で前記第１電極の周囲を囲む第２電極と、
    　前記第１電極と前記第２電極との間の絶縁膜と
    　をさらに備え、
    　前記第１電極と、前記第２電極と、前記絶縁膜とにより、キャパシタが構成される
    　請求項１に記載の半導体装置。
  21. 　前記半導体基板に形成された、所定の角度で傾斜が付けられた側面を有するトレンチと、
    　トレンチ内に積層された第１の電極膜と第２の電極膜の少なくとも２つの電極膜と、
    　少なくとも前記第１の電極膜と前記第２の電極膜との間に形成された誘電体膜と
    　をさらに備え、
    　前記第１の電極膜は、前記トレンチの側面に沿って前記半導体基板上の前記第１の再配線と接続し、
    　前記第２の電極膜は、前記トレンチの側面に沿って前記半導体基板上の他の前記第１の再配線と接続し、
    　前記第１の電極膜、前記誘電体膜、前記第２の電極膜の積層により、キャパシタが構成される
    　請求項１に記載の半導体装置。
  22. 　前記キャパシタは、前記半導体基板の前記第２面側に前記第１の再配線と前記第２の再配線で形成された平面型キャパシタと、前記貫通孔の内部に前記第１の再配線と前記第２の再配線で形成されたシリンダ型キャパシタとを直列または並列に接続して構成されている
    　請求項１に記載の半導体装置。
  23. 　前記キャパシタは、前記第１の再配線と前記第２の再配線との間の前記層間絶縁膜の膜厚が、他の前記層間絶縁膜よりも薄く形成された層間薄膜部を有する
    　請求項１に記載の半導体装置。
  24. 　前記層間薄膜部の前記層間絶縁膜の膜厚は、５００nm以下であり、
    　他の前記層間絶縁膜の膜厚は、５μmないし１０μmである
    　請求項２３に記載の半導体装置。
  25. 　前記キャパシタを構成する前記第１の再配線と前記第２の再配線との間の前記層間絶縁膜は、高誘電体膜で形成されている
    　請求項１に記載の半導体装置。
  26. 　前記高誘電体膜は、平面視で、全面に形成されている
    　請求項２５に記載の半導体装置。
  27. 　前記高誘電体膜は、前記キャパシタを構成する前記第１の再配線と前記第２の再配線とが重畳する領域内だけに形成されている
    　請求項２５に記載の半導体装置。
  28. 　前記半導体基板は、所定の深さまで掘り込まれた溝部を有し、
    　前記キャパシタを構成する前記第１の再配線と前記第２の再配線は、前記半導体基板の前記溝部で段差が形成されている
    　請求項１に記載の半導体装置。
  29. 　前記溝部は、前記貫通孔と同じ深さで形成されている
    　請求項２８に記載の半導体装置。
  30. 　前記第１の再配線は、平面方向で容量結合される第１配線と第２配線を含み、
    　前記第２の再配線は、平面方向で容量結合される第３配線と第４配線を含む
    　請求項１に記載の半導体装置。
  31. 　前記第１配線と前記第２配線の平面形状は、櫛歯形状であり、
    　前記第３配線と前記第４配線の平面形状は、櫛歯形状である
    　請求項３０に記載の半導体装置。
  32. 　前記キャパシタを構成する前記第１の再配線と前記第２の再配線は、平面視で、画素領域の全領域を含む領域に形成されている
    　請求項１に記載の半導体装置。
  33. 　半導体基板の第１面側に形成された内部電極と、
    　前記半導体基板の前記内部電極に対応する位置に形成された貫通孔と、
    　前記半導体基板の第１面側と反対側の第２面側に形成され、前記貫通孔を介して前記内部電極に接続された第１の再配線と、
    　前記第１の再配線に接続され、前記第１の再配線よりも外部接続端子側に形成された第２の再配線と、
    　前記第１の再配線と前記第２の再配線との間に形成された層間絶縁膜と
    　を形成し、
    　前記内部電極として、第１の内部電極と第２の内部電極の２つが形成され、
    　前記第１の内部電極に接続された前記第１の再配線と、前記第２の内部電極に接続された前記第２の再配線と、前記層間絶縁膜とにより、キャパシタが構成される
    　半導体装置の製造方法。
  34. 　半導体基板の第１面側に形成された内部電極と、
    　前記半導体基板の前記内部電極に対応する位置に形成された貫通孔と、
    　前記半導体基板の第１面側と反対側の第２面側に形成され、前記貫通孔を介して前記内部電極に接続された第１の再配線と、
    　前記第１の再配線に接続され、前記第１の再配線よりも外部接続端子側に形成された第２の再配線と、
    　前記第１の再配線と前記第２の再配線との間に形成された層間絶縁膜と
    　を備え、
    　前記内部電極として、第１の内部電極と第２の内部電極の２つが設けられ、
    　前記第１の内部電極に接続された前記第１の再配線と、前記第２の内部電極に接続された前記第２の再配線と、前記層間絶縁膜とにより、キャパシタが構成される
    　半導体装置
    　を備える電子機器。
  35. 　半導体基板の裏面側に形成された再配線に接続する第１電極と、
    　平面視で前記第１電極の周囲を囲む第２電極と、
    　前記第１電極と前記第２電極との間の絶縁膜と
    　を備え、
    　前記第１電極と、前記第２電極と、前記絶縁膜とにより、キャパシタが構成される
    　半導体装置。
  36. 　前記絶縁膜は、シリコン酸化膜よりも比誘電率の高い高誘電体膜で構成される
    　請求項３５に記載の半導体装置。
  37. 　前記第１電極は、外部接続端子であり、
    　前記第２電極は、前記第１電極と異なる外部接続端子と接続されている
    　請求項３５に記載の半導体装置。
  38. 　前記第１電極は、再配線に接続されており、
    　前記絶縁膜は、前記第２電極と前記再配線との間にも形成され、
    　前記キャパシタは、前記第２電極と、前記再配線と、前記絶縁膜とを含む
    　請求項３５に記載の半導体装置。
  39. 　前記第１電極は、外部接続端子であり、
    　前記第１電極には、電源電圧、グラウンド、または信号が供給されるように構成される
    　請求項３５に記載の半導体装置。
  40. 　平面視で、前記第１電極の周囲は保護膜で覆われており、
    　前記第２電極の上面は、前記保護膜で覆われている
    　請求項３５に記載の半導体装置。
  41. 　平面視で、前記第２電極の周囲は、前記絶縁膜で覆われている
    　請求項３５に記載の半導体装置。
  42. 　前記第１電極を除く装置裏面は保護膜で覆われている
    　請求項３５に記載の半導体装置。
  43. 　前記第２電極は、平面視で前記第１電極を環状に囲む配線である
    　請求項３５に記載の半導体装置。
  44. 　前記第１電極は、平面視で、円形状または多角形状であり、
    　前記第２電極は、円形状または多角形状の前記第１電極を環状に囲む配線である
    　請求項３５に記載の半導体装置。
  45. 　前記第１電極及び前記第２電極は、側面にバリアメタルを有し、
    　前記バリアメタルの材料は、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｒｕのいずれかを含む
    　請求項３５に記載の半導体装置。
  46. 　半導体基板の裏面側に形成された再配線に接続する第１電極と、
    　平面視で前記第１電極の周囲を囲む第２電極と、
    　前記第１電極と前記第２電極との間の絶縁膜と
    　を形成し、
    　前記第１電極と、前記第２電極と、前記絶縁膜とにより、キャパシタが構成される
    　半導体装置の製造方法。
  47. 　半導体基板に形成された、所定の角度で傾斜が付けられた側面を有するトレンチと、
    　トレンチ内に積層された第１の電極膜と第２の電極膜の少なくとも２つの電極膜と、
    　少なくとも前記第１の電極膜と前記第２の電極膜との間に形成された誘電体膜と
    　をさらに備え、
    　前記トレンチの側面に沿って形成された前記第１の電極膜は半導体基板上の第１の再配線と接続し、
    　前記トレンチの側面に沿って形成された前記第２の電極膜は前記半導体基板上の他の前記第１の再配線と接続し、
    　前記第１の電極膜、前記誘電体膜、及び、前記第２の電極膜の積層により、キャパシタが構成される
    　半導体装置。
  48. 　前記トレンチ内に第３の電極膜をさらに備え、
    　前記キャパシタは、前記第１の電極膜ないし第３の電極膜と、前記誘電体膜との積層により構成される
    　請求項４７に記載の半導体装置。
  49. 　前記第３の電極膜は、前記トレンチの側面に沿って前記半導体基板上の前記第１の再配線と接続して構成される
    　請求項４８に記載の半導体装置。
  50. 　前記第３の電極膜は、前記半導体基板上のいずれの前記第１の再配線にも接続されない構成とされる
    　請求項４８に記載の半導体装置。
  51. 　前記第１の電極膜と前記第２の電極膜との間の前記誘電体膜の材料と、前記第２の電極膜と前記第３の電極膜との間の前記誘電体膜の材料は異なる構成とされる
    　請求項４８に記載の半導体装置。
  52. 　前記キャパシタは、２つの平行平板キャパシタを並列に接続した構成である
    　請求項４８に記載の半導体装置。
  53. 　前記キャパシタは、２つの平行平板キャパシタを直列に接続した構成である
    　請求項４８に記載の半導体装置。
  54. 　前記所定の角度は４５ないし７０度の範囲である
    　請求項４７に記載の半導体装置。
  55. 　前記第１の電極膜と前記第１の再配線との接続面と、前記第２の電極膜と他の前記第１の再配線との接続面は、平面視で線状であり、平行に配置されている
    　請求項４７に記載の半導体装置。
  56. 　前記トレンチ内に第３の電極膜と第４の電極膜をさらに備え、
    　前記第１の電極膜ないし第４の電極膜が、それぞれ、異なる前記第１の再配線と接続して構成される
    　請求項４７に記載の半導体装置。
  57. 　前記第１の電極膜ないし第４の電極膜が前記第１の再配線と接続する４つの接続面は、平面視で略四角形状に配置されている
    　請求項５６に記載の半導体装置。
  58. 　前記第１の電極膜ないし第４の電極膜のうち、少なくとも隣接する２つの電極膜には異なる電位が供給される
    　請求項５６に記載の半導体装置。
  59. 　前記第１の電極膜ないし第４の電極膜には異なる電位が供給される
    　請求項５６に記載の半導体装置。
  60. 　前記トレンチは、多角形の角錐台の形状である
    　請求項５６に記載の半導体装置。
  61. 　前記トレンチは、四角形の角錐台の形状である
    　請求項５６に記載の半導体装置。
  62. 　複数の前記キャパシタを前記第１の再配線により並列または直列に接続して構成される
    　請求項４７に記載の半導体装置。
  63. 　前記トレンチの底部に、材料の異なる２層の絶縁膜が積層されている
    　請求項４７に記載の半導体装置。
  64. 　所定の角度で傾斜が付けられた側面を有するトレンチを半導体基板に形成し、
    　トレンチ内に積層された第１の電極膜と第２の電極膜の少なくとも２つの電極膜を形成し、
    　少なくとも前記第１の電極膜と前記第２の電極膜との間に誘電体膜を形成し、
    　前記トレンチの側面に沿って形成した前記第１の電極膜が半導体基板上の第１の再配線と接続し、前記トレンチの側面に沿って形成した前記第２の電極膜が前記半導体基板上の他の前記第１の再配線と接続するように形成し、
    　前記第１の電極膜、前記誘電体膜、及び、前記第２の電極膜の積層により、キャパシタが構成される
    　半導体装置の製造方法。
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