WO2024014118A1 - レベルシフト回路 - Google Patents

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WO2024014118A1
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output terminal
level shift
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negative
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寛二 安部
裕也 石黒
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Definitions

  • the present technology relates to a level shift circuit. Specifically, the present technology relates to a level shift circuit in which a positive DC voltage and a negative DC voltage are used.
  • level shift circuits are sometimes used to convert the level of signals.
  • a level shift circuit for example, when converting the level of a signal from a first potential to a second potential, a power supply with an intermediate potential between the first potential and the second potential is provided, and once the signal is converted to an intermediate level signal, the potential difference is reduced.
  • a technique has been proposed in which conversion is repeatedly performed in a natural manner (for example, see Patent Document 1).
  • This technology was created in view of this situation, and its purpose is to speed up level shifting using positive DC voltage and negative DC voltage.
  • the present technology has been developed to solve the above-mentioned problems, and its first aspect is a level shift unit that level-shifts a signal from a first potential to a second potential and outputs it via an output terminal.
  • a current path setting section that sets a second current path separate from the first current path from the level shift section to the output terminal to the output terminal; and a current path setting section that opens and closes the first current path and the second current path.
  • This is a level shift circuit comprising an opening/closing section. This brings about the effect that restrictions on the impedance of charging and discharging the load at the time of level shifting are alleviated.
  • the current path setting unit sets the second current path so that the potential of the output terminal approaches the second potential when the output terminal is disconnected from the second potential. It may be set to the above output terminal. This brings about the effect that the amount of charge charged and discharged in the load when the output terminal is switched to the second potential is reduced.
  • the second current path includes at least one of a discharging path through which electric charges are discharged via the output terminal and a charging path through which electric charges are charged through the output terminal. But that's fine. This brings about the effect that the second current path used for charging and discharging the load is secured separately from the first current path when the output terminal is switched to the second potential.
  • the second potential includes a positive DC potential and a negative DC potential
  • the level shift section changes the first potential to the positive DC potential or the negative DC potential. It may be selectively converted and outputted via the output terminal. This brings about the effect that the signal at the first potential is level-shifted to a positive DC potential or a negative DC potential.
  • the level shift section includes a first switching element that connects the positive DC potential to the output terminal, and a second switching element that connects the negative DC potential to the output terminal. You may prepare. This brings about the effect that the signal at the first potential is selectively converted into a positive DC potential or a negative DC potential.
  • the current path setting section may include a third switching element that connects the output terminal to a third potential. This provides the effect of ensuring a current path used for charging and discharging the load.
  • the third potential may be a ground potential, a power supply potential, or an intermediate potential between the positive DC potential and the negative DC potential. This brings about the effect that the load is charged and discharged without intervening the level shift section.
  • the switching unit connects the output terminal to the positive DC potential, disconnects the output terminal from the positive DC potential, and then connects the output terminal to the ground potential. , after disconnecting the output terminal from the ground potential, the output terminal may be connected to the negative DC potential. This brings about the effect that the load is discharged before the potential of the output terminal is switched from a positive DC potential to a negative DC potential.
  • the switching section connects the output terminal to the positive DC potential, disconnects the output terminal from the positive DC potential, and then connects the output terminal to the intermediate potential. , after disconnecting the output terminal from the intermediate potential, the output terminal may be connected to the negative DC potential. This brings about the effect that the load is discharged so as to approach the negative DC potential before the potential of the output terminal is switched from the positive DC potential to the negative DC potential.
  • the switching unit connects the output terminal to the negative DC potential, disconnects the output terminal from the negative DC potential, and then connects the output terminal to the power supply potential. , after disconnecting the output terminal from the power supply potential, the output terminal may be connected to the positive DC potential. This brings about the effect that the load is charged before the potential of the output terminal is switched from a negative DC potential to a positive DC potential.
  • the switching unit connects the output terminal to the negative DC potential, disconnects the output terminal from the negative DC potential, and then connects the output terminal to the intermediate potential. , after disconnecting the output terminal from the intermediate potential, the output terminal may be connected to the positive DC potential. This brings about the effect that before the potential of the output terminal is switched from a negative DC potential to a positive DC potential, the load is charged so that it approaches the positive DC potential.
  • the current path setting section may include a fourth switching element that connects the output terminal to a fourth potential. This brings about the effect that the current path used for discharging the load and the current path used for charging the load are secured separately.
  • the third potential may be a ground potential
  • the fourth potential may be a power supply potential. This brings about the effect that the load is charged and discharged via a current path that does not involve a level shift section.
  • the third potential is a positive intermediate potential between the positive DC potential and the negative DC potential
  • the fourth potential is a positive intermediate potential between the positive DC potential and the negative DC potential. It may be a negative intermediate potential between. This brings about the effect that the load is charged and discharged via a current path that does not involve a level shift section so as to approach a positive DC potential or a negative DC potential.
  • the first aspect may further include a delay circuit that delays connection of the second potential to the output terminal when the signal is level-shifted from the first potential to the second potential. good. This provides the effect of ensuring time for the load to be charged and discharged before the signal is level-shifted from the first potential to the second potential.
  • the switching unit is configured to open the first current path and close the second current path when connection of the second potential to the output terminal is delayed. You can also use it as This brings about the effect that the load is charged and discharged before the level of the signal is shifted from the first potential to the second potential.
  • FIG. 2 is a block diagram showing an example of the functional configuration of a level shift circuit according to the first embodiment.
  • FIG. 3 is a diagram showing an example of the load of the level shift circuit according to the first embodiment.
  • 1 is a diagram showing an example of a circuit configuration of a level shift circuit according to a first embodiment;
  • FIG. 7 is a timing chart showing a first operation example of the level shift circuit according to the first embodiment.
  • FIG. FIG. 3 is a diagram showing a current path based on a first example of level shift operation according to the first embodiment.
  • FIG. 3 is a diagram showing a current path based on a first example of level shift operation according to the first embodiment.
  • FIG. 3 is a diagram showing a current path based on a first example of level shift operation according to the first embodiment.
  • FIG. 7 is a diagram showing a waveform when a gate voltage falls based on a level shift operation according to the first embodiment.
  • 7 is a timing chart showing a second operation example of the level shift circuit according to the first embodiment.
  • FIG. 7 is a diagram showing a current path based on a second example of level shift operation according to the first embodiment.
  • FIG. 7 is a diagram showing a current path based on a second example of level shift operation according to the first embodiment.
  • FIG. 7 is a diagram showing a current path based on a second example of level shift operation according to the first embodiment.
  • FIG. 6 is a diagram showing a waveform at the time of rise of a gate voltage based on a level shift operation according to the first embodiment.
  • FIG. 1 is a diagram showing an example of a circuit configuration of a level shift circuit according to a first embodiment
  • FIG. FIG. 3 is a diagram showing the relationship between the discharge time and the output switching time of the level shift circuit according to the first embodiment.
  • FIG. 7 is a diagram showing an example of a circuit configuration of a level shift circuit according to a second embodiment.
  • FIG. 7 is a diagram showing an example of a circuit configuration of a level shift circuit according to a third embodiment.
  • FIG. 7 is a diagram showing an example of a circuit configuration of a level shift circuit according to a fourth embodiment.
  • First embodiment (example in which a charging/discharging path is provided at ground potential) 2.
  • Second embodiment (example in which a charging/discharging path is provided in the power supply potential) 3.
  • Third embodiment (example in which charging and discharging paths are provided for ground potential and power supply potential) 4.
  • Fourth embodiment (example in which a charging/discharging path is provided at an intermediate potential between a positive DC potential and a negative DC potential)
  • FIG. 1 is a block diagram showing an example of the functional configuration of a level shift circuit according to the first embodiment.
  • the level shift circuit 100 sets a second current path separate from the first current path used for signal level shifting, charges and discharges charges via the second current path, and then The signal level is shifted through one current path. Note that when it is referred to as charging and discharging in this specification, it is not necessarily necessary to perform both charging and discharging, and only charging or discharging may be performed.
  • the level shift circuit 100 includes a level shift section 101, an input/output switching section 102, and a charging/discharging section 103.
  • the level shift unit 101 level-shifts the digital signal VC from the first potential to the second potential and outputs the level-shifted signal VC.
  • the second potential may include a positive DC potential VIP and a negative DC potential VIN.
  • the level shift unit 101 can selectively convert the digital signal VC at the first potential into a positive DC potential VIP or a negative DC potential VIN and output the converted signal.
  • the input/output switching unit 102 opens and closes the path between the output of the level shift unit 101 and the input of the charging/discharging unit 103 based on the control signals ⁇ 1 and ⁇ 2.
  • the control signal ⁇ 1 controls the level shift to the positive DC potential VIP
  • the control signal ⁇ 2 controls the level shift to the negative DC potential VIN.
  • the charging/discharging current flowing to the output OUT via the charging/discharging unit 103 is cut off, and the output OUT is a positive DC current. It is selectively connected to potential VIP or negative DC potential VIN.
  • the charging/discharging unit 103 sets a second current path that is separate from the first current path used for level shifting of the signal.
  • the charging/discharging unit 103 may set the second current path to the output terminal so that the potential of the output terminal approaches the second potential when the output terminal of the level shift circuit 100 is separated from the two potentials.
  • the second current path may be a discharge path where charges are discharged via the output terminal of the level shift circuit 100, or a charging path where charges are charged via the output terminal of the level shift circuit 100.
  • the charging/discharging unit 103 may connect the output terminal of the level shift circuit 100 to the third potential.
  • the third potential may be a ground potential, a power supply potential, or an intermediate potential between a positive DC potential and a negative DC potential.
  • the input/output opening/closing unit 102 is an example of an opening/closing unit that opens and closes the first current path described in the claims.
  • the charging/discharging unit 103 is an example of a current path setting unit and an opening/closing unit that opens and closes the second current path described in the claims.
  • FIG. 2 is a diagram showing an example of the load of the level shift circuit according to the first embodiment.
  • an NMOS transistor 110 is provided as a load of the level shift circuit 100.
  • the output terminal TO of the level shift circuit 100 is connected to the gate of the NMOS transistor 110.
  • the level shift circuit 100 controls the gate voltage of the NMOS transistor 110 based on the output OUT from the output terminal TO.
  • FIG. 3 is a diagram showing an example of the circuit configuration of the level shift circuit according to the first embodiment.
  • a level shift circuit 100 includes switching elements 201 to 203 and a control circuit 205. Note that each of the switching elements 201 to 203 may be a MOS transistor.
  • the switching element 201 connects the positive DC potential VIP to the output terminal TO based on the control signal ⁇ 1.
  • the switching element 202 connects the negative DC potential VIN to the output terminal TO based on the control signal ⁇ 2.
  • Switching element 203 connects output terminal TO to ground potential GND based on control signal ⁇ 3.
  • the control circuit 205 generates control signals ⁇ 1 to ⁇ 3 based on the digital signal VC, and outputs them to each of the switching elements 201 to 203.
  • control circuit 205 converts the level of the digital signal VC to the positive DC potential VIP when the output OUT is at the negative DC potential VIN.
  • the control circuit 205 turns on the switching element 201 with a delay from the input timing of the digital signal VC, and connects the positive DC potential VIP to the output terminal TO.
  • the control circuit 205 turns on the switching element 203 and connects the output terminal TO to the ground potential GND, thereby charging the battery through the output terminal TO.
  • the control circuit 205 converts the level of the digital signal VC to the negative DC potential VIN when the output OUT is at the positive DC potential VIP. At this time, the control circuit 205 turns on the switching element 202 with a delay from the input timing of the digital signal VC, and connects the negative DC potential VIN to the output terminal TO.
  • the control circuit 205 turns on the switching element 203 and connects the output terminal TO to the ground potential GND, thereby causing discharge through the output terminal TO.
  • the switching elements 201 and 202 are examples of a level shift unit and an opening/closing unit that opens and closes the first current path described in the claims.
  • the switching element 203 is an example of a current path setting section and an opening/closing section that opens and closes the second current path described in the claims.
  • FIG. 4 is a timing chart showing a first operation example of the level shift circuit according to the first embodiment
  • FIGS. 5 to 7 show a first example of the level shift operation according to the first embodiment.
  • This capacitive load 206 is, for example, the gate capacitance of the NMOS transistor 110 in FIG.
  • the control circuit 205 transitions the control signal ⁇ 1 from high level to low level to turn off the switching element 201, and transitions the control signal ⁇ 3 from low level to high level to turn on the switching element 203.
  • the switching element 203 is turned on, as shown in FIG. 6, the output terminal TO is connected to the ground potential GND, and a current LN2 flows from the capacitive load 206 to the ground potential GND. Then, the electric charge accumulated in the capacitive load 206 is discharged to the ground potential GND, so that the potential of the output terminal TO decreases.
  • the control circuit 205 transitions the control signal ⁇ 3 from high level to low level to turn off the switching element 203, and transitions the control signal ⁇ 2 from low level to high level, causing the switching element to switch off.
  • 202 is turned on.
  • the switching element 202 is turned on, as shown in FIG. 7, the output terminal TO is connected to the negative DC potential VIN, and a current LN3 flows from the capacitive load 206 to the negative DC potential VIN. Then, the electric charge accumulated in the capacitive load 206 is discharged to the negative DC potential VIN, so that the potential of the output terminal TO decreases.
  • the potential of the output terminal TO is set to the negative DC potential VIN.
  • the switching time T for switching the potential of the output OUT from the positive DC potential VIP to the negative DC potential VIN can be given by TC+TD.
  • FIG. 8 is a diagram showing a waveform when the gate voltage falls based on the level shift operation according to the first embodiment.
  • the waveform WN1 of the output OUT is such that when switching the potential of the output OUT from the positive DC potential VIP to the negative DC potential VIN, the charge accumulated in the capacitive load 206 is discharged to the ground potential GND. is shown by a solid line.
  • a dotted line indicates a waveform WN2 of the output OUT that prevents the charge accumulated in the capacitive load 206 from being discharged to the ground potential GND when switching the potential of the output OUT from the positive DC potential VIP to the negative DC potential VIN.
  • the switching time T with discharge to the ground potential GND is longer than the switching time T' with no discharge to the ground potential GND. It also becomes shorter, allowing for faster level shifting.
  • FIG. 9 is a timing chart showing a second operation example of the level shift circuit according to the first embodiment
  • FIGS. 10 to 12 are timing charts showing a first example of the level shift operation according to the first embodiment.
  • the control circuit 205 transitions the control signal ⁇ 2 from high level to low level to turn off the switching element 202, and transitions the control signal ⁇ 3 from low level to high level to turn on the switching element 203.
  • the switching element 203 is turned on, the output terminal TO is connected to the ground potential GND, and a current LP2 flows from the ground potential GND to the capacitive load 206, as shown in FIG. Then, as the capacitive load 206 is charged from the ground potential GND, the potential of the output terminal TO increases.
  • the control circuit 205 transitions the control signal ⁇ 3 from high level to low level to turn off the switching element 203, and transitions the control signal ⁇ 1 from low level to high level, causing the switching element to switch off.
  • Turn on 201 When the switching element 201 is turned on, as shown in FIG. 12, the output terminal TO is connected to the positive DC potential VIP, and a current LP3 flows from the positive DC potential VIP to the capacitive load 206. Then, by charging the capacitive load 206 from the positive DC potential VIP, the potential of the output terminal TO increases. Then, after the setup time TC has elapsed, the potential of the output terminal TO is set to the positive DC potential VIP. At this time, the switching time T for switching the potential of the output OUT from the negative DC potential VIN to the positive DC potential VIP can be given by TC+TD.
  • FIG. 13 is a diagram showing the waveform at the time of rise of the gate voltage based on the level shift operation according to the first embodiment.
  • the waveform WP1 of the output OUT which causes the capacitive load 206 to be charged from the ground potential GND when switching the potential of the output OUT from the negative DC potential VIN to the positive DC potential VIP, is shown by a solid line.
  • a waveform WP2 of the output OUT in which the capacitive load 206 is not charged from the ground potential GND when switching the potential of the output OUT from the negative DC potential VIN to the positive DC potential VIP is shown by a dotted line.
  • the capacitive load 206 is not charged from the ground potential GND when switching the potential of the output OUT from the negative DC potential VIN to the positive DC potential VIP. At this time, the capacitive load 206 is charged via the level shift section 101 in FIG. Limited by impedance.
  • the capacitive load 206 is charged from the ground potential GND. At this time, the capacitive load 206 is charged without going through the level shift unit 101 of FIG. 1 until the delay time TD has elapsed. Therefore, until the delay time TD elapses, charging of the capacitive load 206 is not restricted by the impedance of the level shift section 101.
  • the switching time T with charging from the ground potential GND is longer than the switching time T' with no charging from the ground potential GND. It also becomes shorter, allowing for faster level shifting.
  • FIG. 14 is a diagram showing an example of the circuit configuration of the level shift circuit according to the first embodiment.
  • the switching element 201 includes a PMOS transistor 281.
  • Switching element 202 includes an NMOS transistor 282.
  • the switching element 203 includes an NMOS transistor 283.
  • the control circuit 205 includes a delay circuit 211, an exclusive OR circuit 212, an OR circuit 213, an AND circuit 217, and inverters 214 to 216, 218, and 219. Further, the control circuit 205 includes PMOS transistors 221, 222, 241, 242, 261, and 262, and NMOS transistors 231, 232, 251, 252, 271, and 272.
  • the PMOS transistor 221 and the NMOS transistor 231 are connected in series with each other.
  • PMOS transistor 222 and NMOS transistor 232 are connected in series with each other.
  • PMOS transistor 241 and NMOS transistor 251 are connected in series with each other.
  • PMOS transistor 242 and NMOS transistor 252 are connected in series with each other.
  • PMOS transistor 261 and NMOS transistor 271 are connected in series with each other.
  • PMOS transistor 262 and NMOS transistor 272 are connected in series with each other.
  • PMOS transistor 281 and NMOS transistor 282 are connected in series with each other.
  • the power supply terminal TVD supplies a power supply for the exclusive OR circuit 212, a power supply for the OR circuit 213, a power supply for the AND circuit 217, a power supply for each inverter 214 to 216, 218, and 219, and each PMOS transistor 221, 222. connected to the source.
  • a power supply voltage VDD is supplied to the power supply terminal TVD.
  • the signal input terminal TVC is connected to an input of the delay circuit 211, one input of the exclusive OR circuit 212, one input of the OR circuit 213, and one input of the AND circuit 217.
  • a digital signal VC is input to the signal input terminal TVC.
  • the positive DC terminal TIP is connected to the sources of each PMOS transistor 241, 242, 261 and 281.
  • a positive DC potential VIP is supplied to the positive DC terminal TIP.
  • the negative DC terminal TIN is connected to the sources of each NMOS transistor 231, 232, 272, and 282.
  • a negative DC potential VIN is supplied to the negative DC terminal TIN.
  • the output of the delay circuit 211 is connected to the other input of the exclusive OR circuit 212.
  • the output of the exclusive OR circuit 212 is connected to the other input of the OR circuit 213, the input of the inverter 214, and the gate of the NMOS transistor 283.
  • the output of inverter 214 is connected to the other input of AND circuit 217.
  • the output of OR circuit 213 is connected to the input of inverter 215, and the output of inverter 215 is connected to the input of inverter 216 and the gate of PMOS transistor 222.
  • the output of AND circuit 217 is connected to the input of inverter 218, and the output of inverter 218 is connected to the input of inverter 219 and the gate of NMOS transistor 252.
  • the gate of the PMOS transistor 241 is connected to the drain of the PMOS transistor 242, and the gate of the PMOS transistor 242 is connected to the drain of the PMOS transistor 241. Further, the drain of the PMOS transistor 242 is connected to the gate of the PMOS transistor 261 and the gate of the NMOS transistor 271. Further, the drain of the NMOS transistor 271 is connected to the gate of the PMOS transistor 281, and the source of the NMOS transistor 271 is connected to the source of the PMOS transistor 262. The source of each NMOS transistor 251 and 252 is connected to the source of NMOS transistor 283. The source of the NMOS transistor 283 is connected to the ground potential GND, and the drain of the NMOS transistor 283 is connected to the output terminal TO.
  • the gate of the NMOS transistor 231 is connected to the drain of the NMOS transistor 232, and the gate of the NMOS transistor 232 is connected to the drain of the NMOS transistor 231. Further, the drain of the NMOS transistor 232 is connected to the gate of the PMOS transistor 262 and the gate of the NMOS transistor 272. The drain of NMOS transistor 272 is connected to the gate of NMOS transistor 282.
  • control circuit 205 generates control signals ⁇ 1 to ⁇ 3 based on the digital signal VC. Then, the control circuit 205 outputs the control signal ⁇ 1 to the gate of the PMOS transistor 281, the control signal ⁇ 2 to the gate of the NMOS transistor 282, and the control signal ⁇ 3 to the gate of the NMOS transistor 283. At this time, the control circuit 205 can generate control signals ⁇ 1 to ⁇ 3 according to the timing shown in FIG.
  • the delay circuit 211 can set the delay time TD.
  • FIG. 15 is a diagram showing the relationship between the discharge time and the output switching time of the level shift circuit according to the first embodiment. Note that this relationship was obtained through simulation using the level shift circuit shown in FIG.
  • the discharge time is equal to the delay time TD in FIG.
  • the switching time T' of the output OUT was 27 ⁇ sec.
  • the switching time T of the output OUT tended to become shorter. For example, when the discharge time is 10 ⁇ sec, the output OUT switching time T is 19 ⁇ sec, which is 30% shorter than the output OUT switching time T′ when the discharge time is 0 ⁇ sec.
  • the level shift circuit 100 sets the output terminal TO to the ground potential GND when performing level conversion between the negative DC potential VIN and the positive DC potential VIP.
  • a current path via the output terminal TO is provided to the ground potential GND. This makes it possible to reduce restrictions on the impedance of charging and discharging the capacitive load 206 during level shifting, and to speed up level shifting.
  • Second embodiment> when performing level conversion between the negative DC potential VIN and the positive DC potential VIP, the output terminal TO is connected to the ground potential GND, and the current through the output terminal TO is A path was provided to the ground potential GND.
  • the output terminal TO when performing level conversion between a negative DC potential VIN and a positive DC potential VIP, the output terminal TO is connected to the power supply potential VDD, and a current path is established via the output terminal TO. is set at the power supply potential VDD.
  • FIG. 16 is a diagram showing an example of a circuit configuration of a level shift circuit according to the second embodiment.
  • a level shift circuit 300 includes a switching element 204 in place of the switching element 203 of the first embodiment described above.
  • the rest of the configuration of the level shift circuit 300 of the second embodiment is similar to the configuration of the level shift circuit 100 of the first embodiment described above.
  • the switching element 204 connects the output terminal TO to the power supply potential VDD based on the control signal ⁇ 4.
  • Power supply potential VDD may be set between ground potential GND and positive DC potential VIP, or may be higher than positive DC potential VIP.
  • power supply potential VDD is set between ground potential GND and positive DC potential VIP.
  • the control circuit 205 converts the level of the digital signal VC to the positive DC potential VIP when the output OUT is at the negative DC potential VIN.
  • the control circuit 205 turns on the switching element 201 with a delay from the input timing of the digital signal VC, and connects the positive DC potential VIP to the output terminal TO.
  • the control circuit 205 turns on the switching element 204 and connects the output terminal TO to the power supply potential VDD, thereby charging the battery through the output terminal TO.
  • control circuit 205 converts the level of the digital signal VC to the negative DC potential VIN when the output OUT is at the positive DC potential VIP. At this time, the control circuit 205 turns on the switching element 202 with a delay from the input timing of the digital signal VC, and connects the negative DC potential VIN to the output terminal TO.
  • the control circuit 205 turns on the switching element 204 and connects the output terminal TO to the power supply potential VDD, thereby causing discharge through the output terminal TO.
  • the output terminal TO may be connected to the power supply potential VDD and only charging may be performed via the output terminal TO.
  • the level shift circuit 300 sets the output terminal TO to the power supply potential VDD when performing level conversion between the negative DC potential VIN and the positive DC potential VIP.
  • a current path is provided to the power supply potential VDD via the output terminal TO. This makes it possible to reduce restrictions on the impedance of charging and discharging the capacitive load 206 during level shifting, and to speed up level shifting.
  • FIG. 17 is a diagram showing an example of the circuit configuration of a level shift circuit according to the third embodiment.
  • a level shift circuit 400 has the switching element 204 of the second embodiment described above added to the level shift circuit 100 of the first embodiment described above.
  • the other configuration of the level shift circuit 400 of the third embodiment is the same as the configuration of the level shift circuit 100 of the first embodiment described above.
  • control circuit 205 converts the level of the digital signal VC to the positive DC potential VIP when the output OUT is at the negative DC potential VIN. At this time, the control circuit 205 turns on the switching element 201 with a delay from the input timing of the digital signal VC, and connects the positive DC potential VIP to the output terminal TO. Here, before turning on the switching element 201, the control circuit 205 turns on the switching element 204 and connects the output terminal TO to the power supply potential VDD, thereby charging the battery through the output terminal TO.
  • the control circuit 205 converts the level of the digital signal VC to the negative DC potential VIN when the output OUT is at the positive DC potential VIP. At this time, the control circuit 205 turns on the switching element 202 with a delay from the input timing of the digital signal VC, and connects the negative DC potential VIN to the output terminal TO.
  • the control circuit 205 turns on the switching element 203 and connects the output terminal TO to the ground potential GND, thereby causing discharge through the output terminal TO.
  • the power supply potential VDD connected to the charging path can be made higher than the ground potential GND connected to the discharging path. Therefore, when converting the level from the negative DC potential VIN to the positive DC potential VIP, charging via the output terminal TO can be accelerated, and level shifting can be accelerated.
  • FIG. 18 is a diagram showing an example of the circuit configuration of a level shift circuit according to the fourth embodiment.
  • a level shift circuit 500 can be configured similarly to the level shift circuit 400 of the third embodiment described above.
  • the switching element 203 connects the output terminal TO to the intermediate potential VM2 based on the control signal ⁇ 3.
  • the switching element 204 connects the output terminal TO to the intermediate potential VM1 based on the control signal ⁇ 4.
  • the intermediate potentials VM1 and VM2 can satisfy the relationship VIN ⁇ VM2 ⁇ VM1 ⁇ VIP.
  • the intermediate potential VM1 may be a positive intermediate potential between the positive DC potential VIP and the negative DC potential VIN
  • the intermediate potential VM2 may be a positive intermediate potential between the positive DC potential VIP and the negative DC potential VIN. It may be an intermediate potential.
  • the intermediate potential VM1 is preferably set to a value close to the positive DC potential VIP
  • the intermediate potential VM2 is preferably set to a value close to the negative DC potential VIN.
  • control circuit 205 converts the level of the digital signal VC to the positive DC potential VIP when the output OUT is at the negative DC potential VIN. At this time, the control circuit 205 turns on the switching element 201 with a delay from the input timing of the digital signal VC, and connects the positive DC potential VIP to the output terminal TO. Here, before turning on the switching element 201, the control circuit 205 turns on the switching element 204 and connects the output terminal TO to the intermediate potential VM1, thereby charging the battery through the output terminal TO.
  • the control circuit 205 converts the level of the digital signal VC to the negative DC potential VIN when the output OUT is at the positive DC potential VIP. At this time, the control circuit 205 turns on the switching element 202 with a delay from the input timing of the digital signal VC, and connects the negative DC potential VIN to the output terminal TO.
  • the control circuit 205 turns on the switching element 203 and connects the output terminal TO to the intermediate potential VM2, thereby causing discharge through the output terminal TO.
  • the intermediate potential VM1 connected to the charging path is made close to the positive DC potential VIP
  • the intermediate potential VM2 connected to the discharging path is made close to the negative DC potential VIN. can do. Therefore, when converting the level between the negative DC potential VIN and the positive DC potential VIP, charging and discharging via the output terminal TO can be accelerated, and level shifting can be accelerated.
  • the level shift circuit described above may be applied to, for example, a communication IC (Integrated Circuit), an inverter used to drive a motor, etc., or a semiconductor integrated circuit in which multiple power sources are mixed. May be applied to
  • the embodiments described above are examples for embodying the present technology, and the matters in the embodiments and the matters specifying the invention in the claims have a corresponding relationship, respectively.
  • the matters specifying the invention in the claims and the matters in the embodiments of the present technology having the same names have a corresponding relationship.
  • the present technology is not limited to the embodiments, and can be realized by making various modifications to the embodiments without departing from the gist thereof. Further, the effects described in this specification are merely examples and are not limited, and other effects may also be present.
  • the present technology can also have the following configuration.
  • a level shift unit that level-shifts a signal from a first potential to a second potential and outputs it via an output terminal;
  • a current path setting unit that sets a second current path separate from a first current path from the level shift unit to the output terminal to the output terminal;
  • a level shift circuit comprising an opening/closing section that opens and closes the first current path and the second current path.
  • the current path setting unit sets the second current path to the output terminal so that the potential of the output terminal approaches the second potential when the output terminal is disconnected from the second potential.
  • the second current path includes at least one of a discharging path through which electric charges are discharged via the output terminal and a charging path through which electric charges are charged through the output terminal (1) or The level shift circuit according to (2).
  • the second potential includes a positive DC potential and a negative DC potential, According to any one of (1) to (3), the level shift unit selectively converts the first potential into the positive DC potential or the negative DC potential and outputs the same through the output terminal. level shift circuit.
  • the level shift section includes: a first switching element that connects the positive DC potential to the output terminal; The level shift circuit according to (4), further comprising a second switching element that connects the negative DC potential to the output terminal.
  • the current path setting section includes: The level shift circuit according to (5) above, including a third switching element that connects the output terminal to a third potential.
  • the level shift circuit according to (6) wherein the third potential is a ground potential, a power supply potential, or an intermediate potential between the positive DC potential and the negative DC potential.
  • the opening/closing unit connects the output terminal to the positive DC potential, disconnects the output terminal from the positive DC potential, and then connects the output terminal to the ground potential, and connects the output terminal to the ground potential.
  • the opening/closing unit connects the output terminal to the positive DC potential, disconnects the output terminal from the positive DC potential, and then connects the output terminal to the intermediate potential, and connects the output terminal to the intermediate potential.
  • the switching unit connects the output terminal to the negative DC potential, disconnects the output terminal from the negative DC potential, and then connects the output terminal to the power supply potential, and connects the output terminal to the power supply potential.
  • the opening/closing unit connects the output terminal to the negative DC potential, disconnects the output terminal from the negative DC potential, and then connects the output terminal to the intermediate potential, and connects the output terminal to the intermediate potential.
  • the current path setting section includes: The level shift circuit according to any one of (6) to (11), including a fourth switching element that connects the output terminal to a fourth potential.
  • the third potential is a positive intermediate potential between the positive DC potential and the negative DC potential
  • the fourth potential is a negative intermediate potential between the positive DC potential and the negative DC potential.
  • the level shift circuit according to (12) above which has an intermediate potential.
  • the opening/closing unit is configured to open the first current path and close the second current path when connection of the second potential to the output terminal is delayed. ) level shift described
  • Level shift circuit 100, 300, 400, 500 Level shift circuit 101 Level shift section 102 Input/output switching section 103 Charging/discharging section 201 to 204 Switching element 205 Control circuit 206 Capacitive load

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Abstract

正の直流電源および負の直流電源が用いられるレベルシフトの高速化を図る。　レベルシフト回路は、第１電位から第２電位へ信号をレベルシフトし、出力端子を介して出力するレベルシフト部と、レベルシフト部から出力端子までの第１電流経路と別個の第２電流経路を出力端子に設定する電流経路設定部と、第１電流経路および第２電流経路を開閉する開閉部とを備える。第２電位は、正の直流電位と負の直流電位とを備えてもよい。第２電流経路は、出力端子を介して電荷が放電される放電経路また出力端子を介して電荷が充電される充電経路でもよい。

Description

レベルシフト回路
　本技術は、レベルシフト回路に関する。詳しくは、本技術は、正の直流電圧および負の直流電圧が用いられるレベルシフト回路に関する。
　電子回路では、信号のレベル変換を行うために、レベルシフト回路が用いられることがある。レベルシフト回路として、例えば、第１電位から第２電位へ信号をレベル変換する場合に第１電位と第２電位の間の中間電位の電源を設け、一度中間レベルの信号に変換して電位差の無理のない状態で繰り返し変換していく技術が提案されている（例えば、特許文献１参照）。
特開平９－１４８９１３号公報
　しかしながら、上述の従来技術では、電源電流のみによって負荷が充放電されるため、負荷の充放電の高速化に際し、電源およびレベルシフト回路のインピーダンスの制約が大きかった。
　本技術はこのような状況に鑑みて生み出されたものであり、正の直流電圧および負の直流電圧が用いられるレベルシフトの高速化を図ることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１電位から第２電位へ信号をレベルシフトし、出力端子を介して出力するレベルシフト部と、上記レベルシフト部から上記出力端子までの第１電流経路と別個の第２電流経路を上記出力端子に設定する電流経路設定部と、上記第１電流経路および上記第２電流経路を開閉する開閉部とを具備するレベルシフト回路である。これにより、レベルシフト時の負荷の充放電のインピーダンスの制約が軽減されるという作用をもたらす。
　また、第１の側面において、上記電流経路設定部は、上記出力端子が上記第２電位から切り離されているときに上記出力端子の電位が上記第２電位に近づくように上記第２電流経路を上記出力端子に設定してもよい。これにより、出力端子が第２電位に切り替えられるときの負荷の充放電の電荷量が低減されるという作用をもたらす。
　また、第１の側面において、上記第２電流経路は、上記出力端子を介して電荷が放電される放電経路および上記出力端子を介して電荷が充電される充電経路の少なくともいずれか１つを含んでもよい。これにより、出力端子が第２電位に切り替えられるときに負荷の充放電に用いられる第２電流経路が第１電流経路と別個に確保されるという作用をもたらす。
　また、第１の側面において、上記第２電位は、正の直流電位と負の直流電位とを備え、上記レベルシフト部は、上記第１電位を上記正の直流電位または上記負の直流電位に選択的に変換して上記出力端子を介して出力してもよい。これにより、第１電位の信号が、正の直流電位または負の直流電位にレベルシフトされるという作用をもたらす。
　また、第１の側面において、上記レベルシフト部は、上記正の直流電位を上記出力端子に接続する第１スイッチング素子と、上記負の直流電位を上記出力端子に接続する第２スイッチング素子とを備えてもよい。これにより、第１電位の信号が、正の直流電位または負の直流電位に選択的に変換されるという作用をもたらす。
　また、第１の側面において、上記電流経路設定部は、上記出力端子を第３電位に接続する第３スイッチング素子を備えてもよい。これにより、負荷の充放電に用いられる電流経路が確保されるという作用をもたらす。
　また、第１の側面において、上記第３電位は、接地電位、電源電位または上記正の直流電位と上記負の直流電位との間の中間電位でもよい。これにより、レベルシフト部を介在させることなく、負荷が充放電されるという作用をもたらす。
　また、第１の側面において、上記開閉部は、上記出力端子を上記正の直流電位に接続し、上記出力端子を上記正の直流電位から切り離した後、上記出力端子を上記接地電位に接続し、上記出力端子を上記接地電位から切り離した後、上記出力端子を上記負の直流電位に接続してもよい。これにより、出力端子の電位が正の直流電位から負の直流電位に切り替えられる前に負荷が放電されるという作用をもたらす。
　また、第１の側面において、上記開閉部は、上記出力端子を上記正の直流電位に接続し、上記出力端子を上記正の直流電位から切り離した後、上記出力端子を上記中間電位に接続し、上記出力端子を上記中間電位から切り離した後、上記出力端子を上記負の直流電位に接続してもよい。これにより、出力端子の電位が正の直流電位から負の直流電位に切り替えられる前に、負の直流電位に近づくように負荷が放電されるという作用をもたらす。
　また、第１の側面において、上記開閉部は、上記出力端子を上記負の直流電位に接続し、上記出力端子を上記負の直流電位から切り離した後、上記出力端子を上記電源電位に接続し、上記出力端子を上記電源電位から切り離した後、上記出力端子を上記正の直流電位に接続してもよい。これにより、出力端子の電位が負の直流電位から正の直流電位に切り替えられる前に負荷が充電されるという作用をもたらす。
　また、第１の側面において、上記開閉部は、上記出力端子を上記負の直流電位に接続し、上記出力端子を上記負の直流電位から切り離した後、上記出力端子を上記中間電位に接続し、上記出力端子を上記中間電位から切り離した後、上記出力端子を上記正の直流電位に接続してもよい。これにより、出力端子の電位が負の直流電位から正の直流電位に切り替えられる前に、正の直流電位に近づくように負荷が充電されるという作用をもたらす。
　また、第１の側面において、上記電流経路設定部は、上記出力端子を第４電位に接続する第４スイッチング素子を備えてもよい。これにより、負荷の放電に用いられる電流経路と負荷の充電に用いられる電流経路とが別個に確保されるという作用をもたらす。
　また、第１の側面において、上記第３電位は接地電位、上記第４電位は電源電位でもよい。これにより、レベルシフト部が介在しない電流経路を介して負荷が充放電されるという作用をもたらす。
　また、第１の側面において、上記第３電位は上記正の直流電位と上記負の直流電位との間の正の中間電位、上記第４電位は上記正の直流電位と上記負の直流電位との間の負の中間電位でもよい。これにより、正の直流電位または負の直流電位に近づくように、レベルシフト部が介在しない電流経路を介して負荷が充放電されるという作用をもたらす。
　また、第１の側面において、上記信号が上記第１電位から上記第２電位へレベルシフトされるときに、上記出力端子への上記第２電位の接続を遅延させる遅延回路をさらに具備してもよい。これにより、第１電位から第２電位へ信号がレベルシフトされる前に負荷が充放電される時間が確保されるという作用をもたらす。
　また、第１の側面において、上記開閉部は、上記出力端子への上記第２電位の接続が遅延されているときに、上記第１電流経路を開状態とし、上記第２電流経路を閉状態としてもよい。これにより、第１電位から第２電位へ信号がレベルシフトされる前に負荷が充放電されるという作用をもたらす。
第１の実施の形態に係るレベルシフト回路の機能構成例を示すブロック図である。 第１の実施の形態に係るレベルシフト回路の負荷の一例を示す図である。 第１の実施の形態に係るレベルシフト回路の回路構成例を示す図である。 第１の実施の形態に係るレベルシフト回路の第１の動作例を示すタイミングチャートである。 第１の実施の形態に係るレベルシフト動作の第１の例に基づく電流経路を示す図である。 第１の実施の形態に係るレベルシフト動作の第１の例に基づく電流経路を示す図である。 第１の実施の形態に係るレベルシフト動作の第１の例に基づく電流経路を示す図である。 第１の実施の形態に係るレベルシフト動作に基づくゲート電圧の立ち下がり時の波形を示す図である。 第１の実施の形態に係るレベルシフト回路の第２の動作例を示すタイミングチャートである。 第１の実施の形態に係るレベルシフト動作の第２の例に基づく電流経路を示す図である。 第１の実施の形態に係るレベルシフト動作の第２の例に基づく電流経路を示す図である。 第１の実施の形態に係るレベルシフト動作の第２の例に基づく電流経路を示す図である。 第１の実施の形態に係るレベルシフト動作に基づくゲート電圧の立ち上がり時の波形を示す図である。 第１の実施の形態に係るレベルシフト回路の回路構成例を示す図である。 第１の実施の形態に係るレベルシフト回路の放電時間と出力に切替時間との関係を示す図である。 第２の実施の形態に係るレベルシフト回路の回路構成例を示す図である。 第３の実施の形態に係るレベルシフト回路の回路構成例を示す図である。 第４の実施の形態に係るレベルシフト回路の回路構成例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（接地電位に充放電経路を設けた例）
　２．第２の実施の形態（電源電位に充放電経路を設けた例）
　３．第３の実施の形態（接地電位および電源電位に充放電経路を設けた例）
　４．第４の実施の形態（正の直流電位と負の直流電位との間の中間電位に充放電経路を設けた例）
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係るレベルシフト回路の機能構成例を示すブロック図である。
　同図において、レベルシフト回路１００は、信号のレベルシフトに用いられる第１電流経路とは別個の第２電流経路を設定し、第２電流経路を介して電荷の充放電を行ってから、第１電流経路を介して信号のレベルシフトを行う。なお、本明細書で充放電と言うときは、必ずしも充電と放電の両方を行う必要はなく、充電のみを行ってもよいし、放電のみを行ってもよい。レベルシフト回路１００は、レベルシフト部１０１、入出力開閉部１０２および充放電部１０３を備える。
　レベルシフト部１０１は、第１電位から第２電位へデジタル信号ＶＣをレベルシフトして出力する。第２電位は、正の直流電位ＶＩＰと負の直流電位ＶＩＮとを備えてもよい。このとき、レベルシフト部１０１は、第１電位のデジタル信号ＶＣを正の直流電位ＶＩＰまたは負の直流電位ＶＩＮに選択的に変換して出力することができる。
　入出力開閉部１０２は、制御信号Φ１およびΦ２に基づいて、レベルシフト部１０１の出力と充放電部１０３の入力との間の経路を開閉する。制御信号Φ１は、正の直流電位ＶＩＰへのレベルシフトを制御し、制御信号Φ２は、負の直流電位ＶＩＮへのレベルシフトを制御する。このとき、レベルシフト部１０１の出力と充放電部１０３の入力との間の経路が開状態のときは、レベルシフト部１０１の出力ＯＵＴは、正の直流電位ＶＩＰおよび負の直流電位ＶＩＮと切り離され、充放電部１０３を介して充放電電流が出力ＯＵＴに流れる。レベルシフト部１０１の出力と充放電部１０３の入力との間の経路が閉状態のときは、充放電部１０３を介して出力ＯＵＴに流れる充放電電流が遮断され、出力ＯＵＴは、正の直流電位ＶＩＰまたは負の直流電位ＶＩＮに選択的に接続される。
　充放電部１０３は、制御信号Φ３に基づいて、信号のレベルシフトに用いられる第１電流経路とは別個の第２電流経路を設定する。充放電部１０３は、レベルシフト回路１００の出力端子が２電位から切り離されているときに出力端子の電位が第２電位に近づくように第２電流経路を出力端子に設定してもよい。第２電流経路は、レベルシフト回路１００の出力端子を介して電荷が放電される放電経路でもよいし、レベルシフト回路１００の出力端子を介して電荷が充電される充電経路でもよい。このとき、充放電部１０３は、レベルシフト回路１００の出力端子を第３電位に接続してもよい。第３電位は、接地電位でもよいし、電源電位でもよいし、正の直流電位と負の直流電位との間の中間電位でもよい。充放電部１０３は、レベルシフト部１０１の出力ＯＵＴが正の直流電位ＶＩＰから負の直流電位ＶＩＮに切り替えられるときは、出力ＯＵＴが供給される負荷に蓄積された電荷を放電させる。充放電部１０３は、レベルシフト部１０１の出力ＯＵＴが負の直流電位ＶＩＮから正の直流電位ＶＩＰに切り替えられるときは、出力ＯＵＴが供給される負荷を充電する。
　なお、入出力開閉部１０２は、特許請求の範囲に記載の第１電流経路を開閉する開閉部の一例である。充放電部１０３は、特許請求の範囲に記載の電流経路設定部および第２電流経路を開閉する開閉部の一例である。
　図２は、第１の実施の形態に係るレベルシフト回路の負荷の一例を示す図である。
　同図において、レベルシフト回路１００の負荷として、例えば、ＮＭＯＳトランジスタ１１０が設けられている。レベルシフト回路１００の出力端子ＴＯは、ＮＭＯＳトランジスタ１１０のゲートに接続されている。このとき、レベルシフト回路１００は、出力端子ＴＯからの出力ＯＵＴに基づいて、ＮＭＯＳトランジスタ１１０のゲート電圧を制御する。
　図３は、第１の実施の形態に係るレベルシフト回路の回路構成例を示す図である。
　同図において、レベルシフト回路１００は、スイッチング素子２０１から２０３および制御回路２０５を備える。なお、各スイッチング素子２０１から２０３は、ＭＯＳトランジスタでもよい。
　スイッチング素子２０１は、制御信号Φ１に基づいて、正の直流電位ＶＩＰを出力端子ＴＯに接続する。スイッチング素子２０２は、制御信号Φ２に基づいて、負の直流電位ＶＩＮを出力端子ＴＯに接続する。スイッチング素子２０３は、制御信号Φ３に基づいて、出力端子ＴＯを接地電位ＧＮＤに接続する。制御回路２０５は、デジタル信号ＶＣに基づいて、制御信号Φ１からΦ３を生成し、各スイッチング素子２０１から２０３に出力する。
　ここで、制御回路２０５は、出力ＯＵＴが負の直流電位ＶＩＮにあるときに、デジタル信号ＶＣを正の直流電位ＶＩＰにレベル変換するものとする。このとき、制御回路２０５は、デジタル信号ＶＣの入力タイミングから遅延させてスイッチング素子２０１をオンし、正の直流電位ＶＩＰを出力端子ＴＯに接続する。ここで、制御回路２０５は、スイッチング素子２０１をオンさせる前に、スイッチング素子２０３をオンし、出力端子ＴＯを接地電位ＧＮＤに接続することにより、出力端子ＴＯを介して充電させる。
　一方、制御回路２０５は、出力ＯＵＴが正の直流電位ＶＩＰにあるときに、デジタル信号ＶＣを負の直流電位ＶＩＮにレベル変換するものとする。このとき、制御回路２０５は、デジタル信号ＶＣの入力タイミングから遅延させてスイッチング素子２０２をオンし、負の直流電位ＶＩＮを出力端子ＴＯに接続する。ここで、制御回路２０５は、スイッチング素子２０２をオンさせる前に、スイッチング素子２０３をオンし、出力端子ＴＯを接地電位ＧＮＤに接続することにより、出力端子ＴＯを介して放電させる。
　なお、スイッチング素子２０１および２０２は、特許請求の範囲に記載のレベルシフト部および第１電流経路を開閉する開閉部の一例である。スイッチング素子２０３は、特許請求の範囲に記載の電流経路設定部および第２電流経路を開閉する開閉部の一例である。
　図４は、第１の実施の形態に係るレベルシフト回路の第１の動作例を示すタイミングチャート、図５から図７は、第１の実施の形態に係るレベルシフト動作の第１の例に基づく電流経路を示す図である。なお、図５から図７では、出力端子ＴＯに接続される容量負荷２０６を等価的に示した。この容量負荷２０６は、例えば、図２のＮＭＯＳトランジスタ１１０のゲート容量である。
　図４において、制御信号Φ１がハイレベルの場合、スイッチング素子２０１がオンする。このとき、図５に示すように、出力端子ＴＯは正の直流電位ＶＩＰに接続され、正の直流電位ＶＩＰから容量負荷２０６に電流ＬＮ１が流れる。そして、容量負荷２０６に電荷が蓄積され、出力ＯＵＴは、正の直流電位ＶＩＰに設定される。
　出力ＯＵＴが正の直流電位ＶＩＰに設定されているときに、デジタル信号ＶＣがロウレベルからハイレベルに遷移したものとする。このとき、制御回路２０５は、制御信号Φ１をハイレベルからロウレベルに遷移させ、スイッチング素子２０１をオフさせるとともに、制御信号Φ３をロウレベルからハイレベルに遷移させ、スイッチング素子２０３をオンさせる。スイッチング素子２０３がオンされると、図６に示すように、出力端子ＴＯは接地電位ＧＮＤに接続され、容量負荷２０６から接地電位ＧＮＤに電流ＬＮ２が流れる。そして、容量負荷２０６に蓄積されている電荷が接地電位ＧＮＤに放電されることで、出力端子ＴＯの電位は低下する。
　次に、制御回路２０５は、遅延時間ＴＤが経過した後、制御信号Φ３をハイレベルからロウレベルに遷移させ、スイッチング素子２０３をオフさせるとともに、制御信号Φ２をロウレベルからハイレベルに遷移させ、スイッチング素子２０２をオンさせる。スイッチング素子２０２がオンされると、図７に示すように、出力端子ＴＯは負の直流電位ＶＩＮに接続され、容量負荷２０６から負の直流電位ＶＩＮに電流ＬＮ３が流れる。そして、容量負荷２０６に蓄積されている電荷が負の直流電位ＶＩＮに放電されることで、出力端子ＴＯの電位は低下する。そして、セットアップ時間ＴＣが経過した後、出力端子ＴＯの電位は、負の直流電位ＶＩＮに設定される。このとき、正の直流電位ＶＩＰから負の直流電位ＶＩＮに出力ＯＵＴの電位を切り替える切替時間Ｔは、ＴＣ＋ＴＤで与えることができる。
　図８は、第１の実施の形態に係るレベルシフト動作に基づくゲート電圧の立ち下がり時の波形を示す図である。なお、同図では、正の直流電位ＶＩＰから負の直流電位ＶＩＮに出力ＯＵＴの電位を切り替えるときに容量負荷２０６に蓄積されている電荷を接地電位ＧＮＤに放電させるようにした出力ＯＵＴの波形ＷＮ１を実線で示した。正の直流電位ＶＩＰから負の直流電位ＶＩＮに出力ＯＵＴの電位を切り替えるときに容量負荷２０６に蓄積されている電荷を接地電位ＧＮＤに放電させないようにした出力ＯＵＴの波形ＷＮ２を点線で示した。
　同図において、正の直流電位ＶＩＰから負の直流電位ＶＩＮに出力ＯＵＴの電位を切り替えるときに容量負荷２０６に蓄積されている電荷を接地電位ＧＮＤに放電させないものとする。このとき、容量負荷２０６に蓄積されている電荷は、図１のレベルシフト部１０１を介して放電され、正の直流電位ＶＩＰから負の直流電位ＶＩＮに出力ＯＵＴの電位を切り替える切替時間Ｔ´は、レベルシフト部１０１のインピーダンスによって制約される。
　一方、正の直流電位ＶＩＰから負の直流電位ＶＩＮに出力ＯＵＴの電位を切り替えるときに容量負荷２０６に蓄積されている電荷を接地電位ＧＮＤに放電させるものとする。このとき、遅延時間ＴＤが経過するまでは、容量負荷２０６に蓄積されている電荷は、図１のレベルシフト部１０１を介することなく放電される。このため、遅延時間ＴＤが経過するまでは、容量負荷２０６に蓄積されている電荷の放電では、レベルシフト部１０１のインピーダンスによる制約がなくなる。この結果、正の直流電位ＶＩＰから負の直流電位ＶＩＮに出力ＯＵＴの電位を切り替えるときに、接地電位ＧＮＤへの放電がある切替時間Ｔは、接地電位ＧＮＤへの放電がない切替時間Ｔ´よりも短くなり、レベルシフトを高速化することができる。
　図９は、第１の実施の形態に係るレベルシフト回路の第２の動作例を示すタイミングチャート、図１０から図１２は、第１の実施の形態に係るレベルシフト動作の第１の例に基づく電流経路を示す図である。
　図９において、制御信号Φ２がハイレベルの場合、スイッチング素子２０２がオンする。このとき、図１０に示すように、出力端子ＴＯは負の直流電位ＶＩＮに接続され、容量負荷２０６から負の直流電位ＶＩＮに電流ＬＰ１が流れる。そして、容量負荷２０６から電荷が放電され、出力ＯＵＴは、負の直流電位ＶＩＮに設定される。
　出力ＯＵＴが負の直流電位ＶＩＮに設定されているときに、デジタル信号ＶＣがロウレベルからハイレベルに遷移したものとする。このとき、制御回路２０５は、制御信号Φ２をハイレベルからロウレベルに遷移させ、スイッチング素子２０２をオフさせるとともに、制御信号Φ３をロウレベルからハイレベルに遷移させ、スイッチング素子２０３をオンさせる。スイッチング素子２０３がオンされると、図１１に示すように、出力端子ＴＯは接地電位ＧＮＤに接続され、接地電位ＧＮＤから容量負荷２０６に電流ＬＰ２が流れる。そして、接地電位ＧＮＤから容量負荷２０６に電荷が充電されることで、出力端子ＴＯの電位は上昇する。
　次に、制御回路２０５は、遅延時間ＴＤが経過した後、制御信号Φ３をハイレベルからロウレベルに遷移させ、スイッチング素子２０３をオフさせるとともに、制御信号Φ１をロウレベルからハイレベルに遷移させ、スイッチング素子２０１をオンさせる。スイッチング素子２０１がオンされると、図１２に示すように、出力端子ＴＯは正の直流電位ＶＩＰに接続され、正の直流電位ＶＩＰから容量負荷２０６に電流ＬＰ３が流れる。そして、正の直流電位ＶＩＰから容量負荷２０６に充電されることで、出力端子ＴＯの電位は上昇する。そして、セットアップ時間ＴＣが経過した後、出力端子ＴＯの電位は、正の直流電位ＶＩＰに設定される。このとき、負の直流電位ＶＩＮから正の直流電位ＶＩＰに出力ＯＵＴの電位を切り替える切替時間Ｔは、ＴＣ＋ＴＤで与えることができる。
　図１３は、第１の実施の形態に係るレベルシフト動作に基づくゲート電圧の立ち上がり時の波形を示す図である。なお、同図では、負の直流電位ＶＩＮから正の直流電位ＶＩＰに出力ＯＵＴの電位を切り替えるときに接地電位ＧＮＤから容量負荷２０６に充電させるようにした出力ＯＵＴの波形ＷＰ１を実線で示した。負の直流電位ＶＩＮから正の直流電位ＶＩＰに出力ＯＵＴの電位を切り替えるときに接地電位ＧＮＤから容量負荷２０６に充電させないようにした出力ＯＵＴの波形ＷＰ２を点線で示した。
　同図において、負の直流電位ＶＩＮから正の直流電位ＶＩＰに出力ＯＵＴの電位を切り替えるときに接地電位ＧＮＤから容量負荷２０６に充電させないものとする。このとき、容量負荷２０６は、図１のレベルシフト部１０１を介して充電され、負の直流電位ＶＩＮから正の直流電位ＶＩＰに出力ＯＵＴの電位を切り替える切替時間Ｔ´は、レベルシフト部１０１のインピーダンスによって制約される。
　一方、負の直流電位ＶＩＮから正の直流電位ＶＩＰに出力ＯＵＴの電位を切り替えるときに接地電位ＧＮＤから容量負荷２０６に充電させるものとする。このとき、遅延時間ＴＤが経過するまでは、容量負荷２０６には、図１のレベルシフト部１０１を介することなく充電される。このため、遅延時間ＴＤが経過するまでは、容量負荷２０６の充電では、レベルシフト部１０１のインピーダンスによる制約がなくなる。この結果、負の直流電位ＶＩＮから正の直流電位ＶＩＰに出力ＯＵＴの電位を切り替えるときに、接地電位ＧＮＤからの充電がある切替時間Ｔは、接地電位ＧＮＤからの充電がない切替時間Ｔ´よりも短くなり、レベルシフトを高速化することができる。
　図１４は、第１の実施の形態に係るレベルシフト回路の回路構成例を示す図である。
　同図において、スイッチング素子２０１は、ＰＭＯＳトランジスタ２８１を備える。スイッチング素子２０２は、ＮＭＯＳトランジスタ２８２を備える。スイッチング素子２０３は、ＮＭＯＳトランジスタ２８３を備える。制御回路２０５は、遅延回路２１１と、排他的論理和回路２１２と、論理和回路２１３と、論理積回路２１７と、インバータ２１４から２１６、２１８および２１９とを備える。さらに、制御回路２０５は、ＰＭＯＳトランジスタ２２１、２２２、２４１、２４２、２６１および２６２と、ＮＭＯＳトランジスタ２３１、２３２、２５１、２５２、２７１および２７２とを備える。
　ＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２３１とは互いに直列に接続されている。ＰＭＯＳトランジスタ２２２とＮＭＯＳトランジスタ２３２とは互いに直列に接続されている。ＰＭＯＳトランジスタ２４１とＮＭＯＳトランジスタ２５１とは互いに直列に接続されている。ＰＭＯＳトランジスタ２４２とＮＭＯＳトランジスタ２５２とは互いに直列に接続されている。ＰＭＯＳトランジスタ２６１とＮＭＯＳトランジスタ２７１とは互いに直列に接続されている。ＰＭＯＳトランジスタ２６２とＮＭＯＳトランジスタ２７２とは互いに直列に接続されている。ＰＭＯＳトランジスタ２８１とＮＭＯＳトランジスタ２８２とは互いに直列に接続されている。
　電源端子ＴＶＤは、排他的論理和回路２１２の電源と、論理和回路２１３の電源と、論理積回路２１７の電源と、各インバータ２１４から２１６、２１８および２１９の電源と、各ＰＭＯＳトランジスタ２２１、２２２のソースに接続されている。電源端子ＴＶＤには、電源電圧ＶＤＤが供給される。
　信号入力端子ＴＶＣは、遅延回路２１１の入力と、排他的論理和回路２１２の一方の入力と、論理和回路２１３の一方の入力と、論理積回路２１７の一方の入力に接続されている。信号入力端子ＴＶＣには、デジタル信号ＶＣが入力される。
　正の直流端子ＴＩＰは、各ＰＭＯＳトランジスタ２４１、２４２、２６１および２８１のソースに接続されている。正の直流端子ＴＩＰには、正の直流電位ＶＩＰが供給される。
　負の直流端子ＴＩＮは、各ＮＭＯＳトランジスタ２３１、２３２、２７２および２８２のソースに接続されている。負の直流端子ＴＩＮには、負の直流電位ＶＩＮが供給される。
　遅延回路２１１の出力は、排他的論理和回路２１２の他方の入力に接続されている。排他的論理和回路２１２の出力は、論理和回路２１３の他方の入力と、インバータ２１４の入力と、ＮＭＯＳトランジスタ２８３のゲートに接続されている。インバータ２１４の出力は、論理積回路２１７の他方の入力に接続されている。論理和回路２１３の出力は、インバータ２１５の入力に接続され、インバータ２１５の出力は、インバータ２１６の入力およびＰＭＯＳトランジスタ２２２のゲートに接続されている。論理積回路２１７の出力は、インバータ２１８の入力に接続され、インバータ２１８の出力は、インバータ２１９の入力およびＮＭＯＳトランジスタ２５２のゲートに接続されている。
　ＰＭＯＳトランジスタ２４１のゲートは、ＰＭＯＳトランジスタ２４２のドレインに接続され、ＰＭＯＳトランジスタ２４２のゲートは、ＰＭＯＳトランジスタ２４１のドレインに接続されている。また、ＰＭＯＳトランジスタ２４２のドレインは、ＰＭＯＳトランジスタ２６１のゲートと、ＮＭＯＳトランジスタ２７１のゲートに接続されている。また、ＮＭＯＳトランジスタ２７１のドレインは、ＰＭＯＳトランジスタ２８１のゲートに接続され、ＮＭＯＳトランジスタ２７１のソースは、ＰＭＯＳトランジスタ２６２のソースに接続されている。各ＮＭＯＳトランジスタ２５１および２５２のソースは、ＮＭＯＳトランジスタ２８３のソースに接続されている。ＮＭＯＳトランジスタ２８３のソースは、接地電位ＧＮＤに接続され、ＮＭＯＳトランジスタ２８３のドレインは、出力端子ＴＯに接続されている。
　ＮＭＯＳトランジスタ２３１のゲートは、ＮＭＯＳトランジスタ２３２のドレインに接続され、ＮＭＯＳトランジスタ２３２のゲートは、ＮＭＯＳトランジスタ２３１のドレインに接続されている。また、ＮＭＯＳトランジスタ２３２のドレインは、ＰＭＯＳトランジスタ２６２のゲートと、ＮＭＯＳトランジスタ２７２のゲートに接続されている。ＮＭＯＳトランジスタ２７２のドレインは、ＮＭＯＳトランジスタ２８２のゲートに接続されている。
　ここで、制御回路２０５は、デジタル信号ＶＣに基づいて、制御信号Φ１からΦ３を生成する。そして、制御回路２０５は、制御信号Φ１をＰＭＯＳトランジスタ２８１のゲートに出力し、制御信号Φ２をＮＭＯＳトランジスタ２８２のゲートに出力し、制御信号Φ３をＮＭＯＳトランジスタ２８３のゲートに出力する。このとき、制御回路２０５は、図４のタイミングに従って制御信号Φ１からΦ３を生成することができる。ここで、遅延回路２１１は、遅延時間ＴＤを設定することができる。
　図１５は、第１の実施の形態に係るレベルシフト回路の放電時間と出力の切替時間との関係を示す図である。なお、この関係は、図１４のレベルシフト回路を用いてシミュレーションによって求めた。
　同図において、放電時間は、図９の遅延時間ＴＤに等しい。放電時間が０μｓｅｃでは、出力ＯＵＴの切替時間Ｔ´は、２７μｓｅｃだった。放電時間を長くすると、出力ＯＵＴの切替時間Ｔは短くなる傾向になった。例えば、放電時間が１０μｓｅｃのときの出力ＯＵＴの切替時間Ｔは１９μｓｅｃとなり、放電時間が０μｓｅｃのときの出力ＯＵＴの切替時間Ｔ´に比べて３０％だけ短くすることができた。
　このように、上述の第１の実施の形態では、レベルシフト回路１００は、負の直流電位ＶＩＮと正の直流電位ＶＩＰとの間でレベル変換を行うときに、出力端子ＴＯを接地電位ＧＮＤに接続し、出力端子ＴＯを介した電流経路を接地電位ＧＮＤに設ける。これにより、レベルシフト時の容量負荷２０６の充放電のインピーダンスの制約を軽減することができ、レベルシフトを高速化することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、負の直流電位ＶＩＮと正の直流電位ＶＩＰとの間でレベル変換を行うときに、出力端子ＴＯを接地電位ＧＮＤに接続し、出力端子ＴＯを介した電流経路を接地電位ＧＮＤに設けた。この第２の実施の形態では、負の直流電位ＶＩＮと正の直流電位ＶＩＰとの間でレベル変換を行うときに、出力端子ＴＯを電源電位ＶＤＤに接続し、出力端子ＴＯを介した電流経路を電源電位ＶＤＤに設ける。
　図１６は、第２の実施の形態に係るレベルシフト回路の回路構成例を示す図である。
　同図において、レベルシフト回路３００は、上述の第１の実施の形態のスイッチング素子２０３に代えて、スイッチング素子２０４を備える。第２の実施の形態のレベルシフト回路３００のそれ以外の構成は、上述の第１の実施の形態のレベルシフト回路１００の構成と同様である。
　スイッチング素子２０４は、制御信号Φ４に基づいて、出力端子ＴＯを電源電位ＶＤＤに接続する。電源電位ＶＤＤは、接地電位ＧＮＤと正の直流電位ＶＩＰとの間に設定されてもよいし、正の直流電位ＶＩＰより高くてもよい。
　ここで、電源電位ＶＤＤは、接地電位ＧＮＤと正の直流電位ＶＩＰとの間に設定されるものとする。そして、制御回路２０５は、出力ＯＵＴが負の直流電位ＶＩＮにあるときに、デジタル信号ＶＣを正の直流電位ＶＩＰにレベル変換するものとする。このとき、制御回路２０５は、デジタル信号ＶＣの入力タイミングから遅延させてスイッチング素子２０１をオンし、正の直流電位ＶＩＰを出力端子ＴＯに接続する。ここで、制御回路２０５は、スイッチング素子２０１をオンさせる前に、スイッチング素子２０４をオンし、出力端子ＴＯを電源電位ＶＤＤに接続することにより、出力端子ＴＯを介して充電させる。
　一方、制御回路２０５は、出力ＯＵＴが正の直流電位ＶＩＰにあるときに、デジタル信号ＶＣを負の直流電位ＶＩＮにレベル変換するものとする。このとき、制御回路２０５は、デジタル信号ＶＣの入力タイミングから遅延させてスイッチング素子２０２をオンし、負の直流電位ＶＩＮを出力端子ＴＯに接続する。ここで、制御回路２０５は、スイッチング素子２０２をオンさせる前に、スイッチング素子２０４をオンし、出力端子ＴＯを電源電位ＶＤＤに接続することにより、出力端子ＴＯを介して放電させる。
　なお、電源電位ＶＤＤの方が正の直流電位ＶＩＰよりも大きい場合、出力端子ＴＯを電源電位ＶＤＤに接続しても、出力端子ＴＯを介して放電させることはできない。このため、電源電位ＶＤＤの方が正の直流電位ＶＩＰよりも大きい場合、出力端子ＴＯを電源電位ＶＤＤに接続して出力端子ＴＯを介して充電のみを行ってもよい。
　このように、上述の第２の実施の形態では、レベルシフト回路３００は、負の直流電位ＶＩＮと正の直流電位ＶＩＰとの間でレベル変換を行うときに、出力端子ＴＯを電源電位ＶＤＤに接続し、出力端子ＴＯを介した電流経路を電源電位ＶＤＤに設ける。これにより、レベルシフト時の容量負荷２０６の充放電のインピーダンスの制約を軽減することができ、レベルシフトを高速化することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、負の直流電位ＶＩＮと正の直流電位ＶＩＰとの間でレベル変換を行うときに、出力端子ＴＯを接地電位ＧＮＤに接続し、出力端子ＴＯを介した電流経路を接地電位ＧＮＤに設けた。この第３の実施の形態では、負の直流電位ＶＩＮと正の直流電位ＶＩＰとの間でレベル変換を行うときに、出力端子ＴＯを介した電流経路を接地電位ＧＮＤおよび電源電位ＶＤＤに設ける。
　図１７は、第３の実施の形態に係るレベルシフト回路の回路構成例を示す図である。
　同図において、レベルシフト回路４００は、上述の第１の実施の形態のレベルシフト回路１００に、上述の第２の実施の形態のスイッチング素子２０４が追加されている。第３の実施の形態のレベルシフト回路４００のそれ以外の構成は、上述の第１の実施の形態のレベルシフト回路１００の構成と同様である。
　制御回路２０５は、出力ＯＵＴが負の直流電位ＶＩＮにあるときに、デジタル信号ＶＣを正の直流電位ＶＩＰにレベル変換するものとする。このとき、制御回路２０５は、デジタル信号ＶＣの入力タイミングから遅延させてスイッチング素子２０１をオンし、正の直流電位ＶＩＰを出力端子ＴＯに接続する。ここで、制御回路２０５は、スイッチング素子２０１をオンさせる前に、スイッチング素子２０４をオンし、出力端子ＴＯを電源電位ＶＤＤに接続することにより、出力端子ＴＯを介して充電させる。
　一方、制御回路２０５は、出力ＯＵＴが正の直流電位ＶＩＰにあるときに、デジタル信号ＶＣを負の直流電位ＶＩＮにレベル変換するものとする。このとき、制御回路２０５は、デジタル信号ＶＣの入力タイミングから遅延させてスイッチング素子２０２をオンし、負の直流電位ＶＩＮを出力端子ＴＯに接続する。ここで、制御回路２０５は、スイッチング素子２０２をオンさせる前に、スイッチング素子２０３をオンし、出力端子ＴＯを接地電位ＧＮＤに接続することにより、出力端子ＴＯを介して放電させる。
　このように、上述の第３の実施の形態では、充電経路に接続される電源電位ＶＤＤを放電経路に接続される接地電位ＧＮＤより高くすることができる。このため、負の直流電位ＶＩＮから正の直流電位ＶＩＰへレベル変換するときに、出力端子ＴＯを介した充電を高速化することができ、レベルシフトを高速化することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、負の直流電位ＶＩＮと正の直流電位ＶＩＰとの間でレベル変換を行うときに、出力端子ＴＯを介した電流経路を接地電位ＧＮＤおよび電源電位ＶＤＤに設けた。この第４の実施の形態では、負の直流電位ＶＩＮと正の直流電位ＶＩＰとの間でレベル変換を行うときに、出力端子ＴＯを介した電流経路を負の直流電位ＶＩＮと正の直流電位ＶＩＰとの間の中間電位に設ける。
　図１８は、第４の実施の形態に係るレベルシフト回路の回路構成例を示す図である。
　同図において、レベルシフト回路５００は、上述の第３の実施の形態のレベルシフト回路４００と同様に構成することができる。ただし、スイッチング素子２０３は、制御信号Φ３に基づいて、出力端子ＴＯを中間電位ＶＭ２に接続する。スイッチング素子２０４は、制御信号Φ４に基づいて、出力端子ＴＯを中間電位ＶＭ１に接続する。中間電位ＶＭ１およびＶＭ２は、ＶＩＮ＜ＶＭ２＜ＶＭ１＜ＶＩＰという関係を満たすことができる。中間電位ＶＭ１は、正の直流電位ＶＩＰと負の直流電位ＶＩＮとの間の正の中間電位でもよいし、中間電位ＶＭ２は、正の直流電位ＶＩＰと前記負の直流電位ＶＩＮとの間の負の中間電位でもよい。このとき、中間電位ＶＭ１は、正の直流電位ＶＩＰに近い値に設定し、中間電位ＶＭ２は、負の直流電位ＶＩＮに近い値に設定するのが好ましい。
　制御回路２０５は、出力ＯＵＴが負の直流電位ＶＩＮにあるときに、デジタル信号ＶＣを正の直流電位ＶＩＰにレベル変換するものとする。このとき、制御回路２０５は、デジタル信号ＶＣの入力タイミングから遅延させてスイッチング素子２０１をオンし、正の直流電位ＶＩＰを出力端子ＴＯに接続する。ここで、制御回路２０５は、スイッチング素子２０１をオンさせる前に、スイッチング素子２０４をオンし、出力端子ＴＯを中間電位ＶＭ１に接続することにより、出力端子ＴＯを介して充電させる。
　一方、制御回路２０５は、出力ＯＵＴが正の直流電位ＶＩＰにあるときに、デジタル信号ＶＣを負の直流電位ＶＩＮにレベル変換するものとする。このとき、制御回路２０５は、デジタル信号ＶＣの入力タイミングから遅延させてスイッチング素子２０２をオンし、負の直流電位ＶＩＮを出力端子ＴＯに接続する。ここで、制御回路２０５は、スイッチング素子２０２をオンさせる前に、スイッチング素子２０３をオンし、出力端子ＴＯを中間電位ＶＭ２に接続することにより、出力端子ＴＯを介して放電させる。
　このように、上述の第４の実施の形態では、充電経路に接続される中間電位ＶＭ１を正の直流電位ＶＩＰに近くし、放電経路に接続される中間電位ＶＭ２を負の直流電位ＶＩＮに近くすることができる。このため、負の直流電位ＶＩＮと正の直流電位ＶＩＰとの間でレベル変換するときに、出力端子ＴＯを介した充放電を高速化することができ、レベルシフトを高速化することができる。
　なお、上述のレベルシフト回路は、例えば、通信用ＩＣ(Integrated Circuit)に適用してもよいし、モータなどの駆動に用いられるインバータに適用してもよいし、多電源が混在する半導体集積回路に適用してもよい。
　また、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）第１電位から第２電位へ信号をレベルシフトし、出力端子を介して出力するレベルシフト部と、
　前記レベルシフト部から前記出力端子までの第１電流経路と別個の第２電流経路を前記出力端子に設定する電流経路設定部と、
　前記第１電流経路および前記第２電流経路を開閉する開閉部と
を具備するレベルシフト回路。
（２）前記電流経路設定部は、前記出力端子が前記第２電位から切り離されているときに前記出力端子の電位が前記第２電位に近づくように前記第２電流経路を前記出力端子に設定する
前記（１）記載のレベルシフト回路。
（３）前記第２電流経路は、前記出力端子を介して電荷が放電される放電経路および前記出力端子を介して電荷が充電される充電経路の少なくともいずれか１つを含む
前記（１）または（２）に記載のレベルシフト回路。
（４）前記第２電位は、正の直流電位と負の直流電位とを備え、
　前記レベルシフト部は、前記第１電位を前記正の直流電位または前記負の直流電位に選択的に変換して前記出力端子を介して出力する
前記（１）から（３）のいずれかに記載のレベルシフト回路。
（５）前記レベルシフト部は、
　前記正の直流電位を前記出力端子に接続する第１スイッチング素子と、
　前記負の直流電位を前記出力端子に接続する第２スイッチング素子と
を備える前記（４）記載のレベルシフト回路。
（６）前記電流経路設定部は、
　前記出力端子を第３電位に接続する第３スイッチング素子
を備える前記（５）記載のレベルシフト回路。
（７）前記第３電位は、接地電位、電源電位または前記正の直流電位と前記負の直流電位との間の中間電位である
前記（６）記載のレベルシフト回路。
（８）前記開閉部は、前記出力端子を前記正の直流電位に接続し、前記出力端子を前記正の直流電位から切り離した後、前記出力端子を前記接地電位に接続し、前記出力端子を前記接地電位から切り離した後、前記出力端子を前記負の直流電位に接続する
前記（７）記載のレベルシフト回路。
（９）前記開閉部は、前記出力端子を前記正の直流電位に接続し、前記出力端子を前記正の直流電位から切り離した後、前記出力端子を前記中間電位に接続し、前記出力端子を前記中間電位から切り離した後、前記出力端子を前記負の直流電位に接続する
前記（７）記載のレベルシフト回路。
（１０）前記開閉部は、前記出力端子を前記負の直流電位に接続し、前記出力端子を前記負の直流電位から切り離した後、前記出力端子を前記電源電位に接続し、前記出力端子を前記電源電位から切り離した後、前記出力端子を前記正の直流電位に接続する
前記（７）記載のレベルシフト回路。
（１１）前記開閉部は、前記出力端子を前記負の直流電位に接続し、前記出力端子を前記負の直流電位から切り離した後、前記出力端子を前記中間電位に接続し、前記出力端子を前記中間電位から切り離した後、前記出力端子を前記正の直流電位に接続する
前記（７）記載のレベルシフト回路。
（１２）前記電流経路設定部は、
　前記出力端子を第４電位に接続する第４スイッチング素子
を備える前記（６）から（１１）のいずれかに記載のレベルシフト回路。
（１３）前記第３電位は接地電位、前記第４電位は電源電位である
前記（１２）記載のレベルシフト回路。
（１４）前記第３電位は前記正の直流電位と前記負の直流電位との間の正の中間電位、前記第４電位は前記正の直流電位と前記負の直流電位との間の負の中間電位である
前記（１２）記載のレベルシフト回路。
（１５）前記信号が前記第１電位から前記第２電位へレベルシフトされるときに、前記出力端子への前記第２電位の接続を遅延させる遅延回路をさらに具備する
前記（１）から（１４）のいずれかに記載のレベルシフト回路。
（１６）前記開閉部は、前記出力端子への前記第２電位の接続が遅延されているときに、前記第１電流経路を開状態とし、前記第２電流経路を閉状態とする
前記（１５）記載のレベルシフト
　１００、３００、４００、５００　レベルシフト回路
　１０１　レベルシフト部
　１０２　入出力開閉部
　１０３　充放電部
　２０１から２０４　スイッチング素子
　２０５　制御回路
　２０６　容量負荷

Claims (16)

  1. 　第１電位から第２電位へ信号をレベルシフトし、出力端子を介して出力するレベルシフト部と、
    　前記レベルシフト部から前記出力端子までの第１電流経路と別個の第２電流経路を前記出力端子に設定する電流経路設定部と、
    　前記第１電流経路および前記第２電流経路を開閉する開閉部と
    を具備するレベルシフト回路。
  2. 　前記電流経路設定部は、前記出力端子が前記第２電位から切り離されているときに前記出力端子の電位が前記第２電位に近づくように前記第２電流経路を前記出力端子に設定する
    請求項１記載のレベルシフト回路。
  3. 　前記第２電流経路は、前記出力端子を介して電荷が放電される放電経路および前記出力端子を介して電荷が充電される充電経路の少なくともいずれか１つを含む
    請求項１記載のレベルシフト回路。
  4. 　前記第２電位は、正の直流電位と負の直流電位とを備え、
    　前記レベルシフト部は、前記第１電位を前記正の直流電位または前記負の直流電位に選択的に変換して前記出力端子を介して出力する
    請求項１記載のレベルシフト回路。
  5. 　前記レベルシフト部は、
    　前記正の直流電位を前記出力端子に接続する第１スイッチング素子と、
    　前記負の直流電位を前記出力端子に接続する第２スイッチング素子と
    を備える請求項４記載のレベルシフト回路。
  6. 　前記電流経路設定部は、
    　前記出力端子を第３電位に接続する第３スイッチング素子
    を備える請求項５記載のレベルシフト回路。
  7. 　前記第３電位は、接地電位、電源電位または前記正の直流電位と前記負の直流電位との間の中間電位である
    請求項６記載のレベルシフト回路。
  8. 　前記開閉部は、前記出力端子を前記正の直流電位に接続し、前記出力端子を前記正の直流電位から切り離した後、前記出力端子を前記接地電位に接続し、前記出力端子を前記接地電位から切り離した後、前記出力端子を前記負の直流電位に接続する
    請求項７記載のレベルシフト回路。
  9. 　前記開閉部は、前記出力端子を前記正の直流電位に接続し、前記出力端子を前記正の直流電位から切り離した後、前記出力端子を前記中間電位に接続し、前記出力端子を前記中間電位から切り離した後、前記出力端子を前記負の直流電位に接続する
    請求項７記載のレベルシフト回路。
  10. 　前記開閉部は、前記出力端子を前記負の直流電位に接続し、前記出力端子を前記負の直流電位から切り離した後、前記出力端子を前記電源電位に接続し、前記出力端子を前記電源電位から切り離した後、前記出力端子を前記正の直流電位に接続する
    請求項７記載のレベルシフト回路。
  11. 　前記開閉部は、前記出力端子を前記負の直流電位に接続し、前記出力端子を前記負の直流電位から切り離した後、前記出力端子を前記中間電位に接続し、前記出力端子を前記中間電位から切り離した後、前記出力端子を前記正の直流電位に接続する
    請求項７記載のレベルシフト回路。
  12. 　前記電流経路設定部は、
    　前記出力端子を第４電位に接続する第４スイッチング素子
    を備える請求項６記載のレベルシフト回路。
  13. 　前記第３電位は接地電位、前記第４電位は電源電位である
    請求項１２記載のレベルシフト回路。
  14. 　前記第３電位は前記正の直流電位と前記負の直流電位との間の正の中間電位、前記第４電位は前記正の直流電位と前記負の直流電位との間の負の中間電位である
    請求項１２記載のレベルシフト回路。
  15. 　前記信号が前記第１電位から前記第２電位へレベルシフトされるときに、前記出力端子への前記第２電位の接続を遅延させる遅延回路をさらに具備する
    請求項１記載のレベルシフト回路。
  16. 　前記開閉部は、前記出力端子への前記第２電位の接続が遅延されているときに、前記第１電流経路を開状態とし、前記第２電流経路を閉状態とする
    請求項１５記載のレベルシフト回路。
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