WO2023286235A1 - 炭化珪素半導体装置および電力変換装置 - Google Patents

炭化珪素半導体装置および電力変換装置 Download PDF

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    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Definitions

  • the present disclosure relates to silicon carbide semiconductor devices.
  • Transistor insulated gate bipolar transistor
  • the depletion layer extends in the drift layer and functions as a breakdown voltage layer. If the thickness of the drift layer is small or the impurity concentration of the drift layer is high, only a thin depletion layer is formed, and the breakdown voltage of the device is lowered.
  • the ON resistance which is the resistance of the drift layer
  • the drift resistance is one of the main resistance components of the MOSFET because it is higher than the resistance of the semiconductor substrate. Therefore, the on-resistance can be substantially lowered by lowering the drift resistance.
  • a typical method for lowering the on-resistance is to reduce the thickness of the drift layer or to increase the impurity concentration of the drift layer. For the above reasons, there is a trade-off between high breakdown voltage and low on-resistance.
  • a superjunction structure (hereinafter also referred to as an SJ structure) has been proposed as a structure that solves the trade-off between breakdown voltage and on-resistance.
  • SJ structure in the drift layer, p-type pillars and n-type pillars are alternately arranged along the direction orthogonal to the direction of current flow.
  • the depletion layer in addition to the depletion layer spreading from the pn junction surface or metal junction surface existing near the surface of the semiconductor element, the depletion layer also spreads from the pn junction surface between the p-type pillar and the n-type pillar. That is, a depletion layer is formed in the drift layer to the same depth as the p-type pillar or the n-type pillar.
  • the conductivity type of the drift layer is n-type
  • the impurity concentration of the n-type pillar is increased to reduce the drift resistance
  • the impurity concentration balance between the n-type pillar and the p-type pillar is maintained.
  • a high withstand voltage can be maintained by completely depleting the insides of the n-type pillar and the p-type pillar. Therefore, the SJ structure is expected to dramatically improve the trade-off between the breakdown voltage and the on-resistance of the semiconductor device.
  • the multi-epitaxial method is a method in which an epitaxial growth process and an ion implantation process are alternately repeated.
  • the embedded epitaxial method is a method of forming a trench in an epitaxial layer and then forming an epitaxial layer to fill the trench. In either method, there is a limit to reducing the spacing of the pillar structures. In particular, in the case of a semiconductor device using silicon carbide (SiC), which is rapidly spreading at present as a wide bandgap material, it is difficult to reduce the interval of the pillar structure as described below.
  • SiC generally has a very small thermal diffusion coefficient of impurities.
  • Al and B which are p-type impurities, also have very small thermal diffusion coefficients in SiC. Therefore, in order to form the p-type region by the multi-epitaxial method, it is necessary to form a uniform profile by performing high-energy ion implantation multiple times. Therefore, in the multi-epitaxial method, it is necessary to form a thick resist film for ion implantation and separately create regions into which ions are implanted and regions into which ions are not implanted.
  • the embedded epitaxial method also has the same problem. Compared to silicon (Si), which is mainly used in power devices, SiC has a strong bonding force between atoms, so it is difficult to etch by reactive ion etching (RIE) or the like. Therefore, SiC has a smaller selectivity with respect to an etching mask than Si, and the aspect ratio of trenches that can be formed by etching is more limited. Therefore, in SiC, even if the embedded epitaxial method is used, there is a limit to the practical width of the p-type pillar. As described above, in SiC, the pillar spacing of the SJ structure tends to be wider than in Si.
  • RIE reactive ion etching
  • SiC has the problem that the channel resistance of the MOSFET becomes very high.
  • the channel mobility of an n-type Si-MOSFET is about several hundred cm 2 /Vs, while that of an n-type SiC-MOSFET is only about several tens of cm 2 /Vs.
  • SiC has a problem that the mobility of holes is very low.
  • the hole mobility is about 500 cm 2 /Vs, which is about one third of the electron mobility of about 1500 cm 2 /Vs.
  • the hole mobility is about 100 cm 2 /Vs, which is about 1/10 of the electron mobility of about 1100 cm 2 /Vs.
  • the high dielectric breakdown electric field which is a feature of SiC, produces the merit of lowering the resistance of the drift layer, but causes the problem of an increase in the electric field in the gate insulating film provided in contact with SiC.
  • the SiC-MOSFET has a problem that the lifetime of the gate insulating film is shortened due to the increase in the electric field in the JFET region, which was not taken into consideration in the SiC-MOSFET with a small breakdown electric field. Therefore, in SiC-MOSFETs, the JFET region must be formed narrower than in Si-MOSFETs. As the JFET region becomes narrower, the resistance of the JFET region (JFET resistance) increases, which becomes an obstacle to reducing the on-resistance in the same way as the increase in channel resistance, particularly in low-voltage elements.
  • the repetition period of the MOSFET is made smaller than the repetition period of the p-type pillar. can be considered. As a result, the channel width density of SiC is increased, and the resistance is reduced.
  • the repetition period of the MOSFET is set to be smaller than the repetition period of the p-type pillar, if the MOSFET and the p-pillar repeat in the same direction, the repetition period of the MOSFET is an integer fraction of the repetition period of the p-type pillar. Limited to 1.
  • variations in breakdown voltage occur due to misalignment between the MOSFET and the SJ region. This is because the electric field applied to the pn junction varies greatly depending on where the JFET region of the MOSFET is positioned between the p-type pillars.
  • the present disclosure has been made to solve the above problems, and in a silicon carbide semiconductor device having an SJ structure and an insulated gate structure, a low-resistance contact is realized in a pillar region and variations in breakdown voltage are suppressed. , to reduce channel resistance and JFET resistance.
  • a silicon carbide semiconductor device of the present disclosure includes an n-type silicon carbide substrate having a first main surface and a second main surface facing each other, and an SJ region made of silicon carbide provided on the first main surface of the silicon carbide substrate. , and a MOSFET region provided on the upper surface of the SJ region.
  • the SJ regions are a plurality of n-type first pillar regions extending in a first direction parallel to the first main surface and alternately arranged in a second direction parallel to the first main surface and perpendicular to the first direction. and p-type second pillar regions.
  • the MOSFET region extends in the second direction, is arranged in the first direction with a second repetition period shorter than the first repetition period, which is the repetition period of the second pillar region, and is connected to the second pillar region, p-type a plurality of BPW regions made of silicon carbide, a plurality of gate electrodes provided in respective trenches provided in the second direction over the respective BPW regions with gate insulating films interposed therebetween, and between two adjacent BPW regions, and a plurality of JFET regions made of n-type silicon carbide extending in the second direction between two adjacent trenches, and p-type silicon carbide provided on and in contact with each JFET region.
  • the silicon carbide semiconductor device includes an upper electrode provided on each body contact region and a lower electrode provided on the second main surface of the silicon carbide substrate.
  • FIG. 1 is a schematic plan view of an SJ-SiC-MOSFET of Embodiment 1 or Embodiment 2;
  • FIG. 2 is a perspective view of a unit cell of the SJ-SiC-MOSFET of Embodiment 1;
  • FIG. 2 is a perspective view of a unit cell of the SJ-SiC-MOSFET of Embodiment 1;
  • FIG. 2 is an xy plan view of a boundary portion between an SJ region and a MOSFET region of SJ-SiC-MOSFET 101 of Embodiment 1.
  • FIG. FIG. 5 is a cross-sectional view of SJ-SiC-MOSFET 101 of Embodiment 1 taken along line A1-A1′ in FIG. 4;
  • FIG. 5 is a cross-sectional view of the SJ-SiC-MOSFET 101 of the first embodiment taken along the line A2-A2′ in FIG. 4;
  • FIG. 10 is a diagram showing a pn diode structure used for a trial calculation example of optimum design of the SJ region;
  • FIG. 4 is a diagram showing the relationship between pillar pitch, on-resistance, and impurity concentration in an optimized SJ region; 7 shows TCAD simulation results of the electric field distribution on top of the pn diode structure of FIG. 6;
  • FIG. FIG. 4 is a diagram showing the relationship between the average current density and sheet resistance in the conduction path of holes from the intersection region to the source electrode, and the impurity concentration of the first pillar region;
  • FIG. 4 is a diagram showing acceptor impurity concentration dependence of hole mobility and ionization rate in a p-type region;
  • FIG. 4 is a diagram showing acceptor impurity concentration dependence of the resistivity of a p-type region;
  • FIG. 4 is a diagram showing the relationship between the impurity concentration of the connection region and the area occupation ratio in the xy plane;
  • FIG. 4 shows a diode structure used for TCAD calculations;
  • FIG. 4 is a diagram showing a time waveform of a current flowing through a cathode;
  • FIG. 10 is a diagram showing a time waveform of a voltage difference between immediately above and below the mobility-reduced region;
  • FIG. 10 is a diagram showing the results of trial calculations of the relationship between the impurity concentration of the connection region and the area occupation ratio in the xy plane when the resistivity of the connection region is 1 m ⁇ cm 2 and 0.3 m ⁇ cm 2 ;
  • FIG. 10 is a perspective view of a unit cell of an SJ-SiC-MOSFET of a first modified example of the first embodiment;
  • FIG. 10 is a plan view in the xy plane passing through the intersection region of the SJ-SiC-MOSFET of the first modification of the first embodiment;
  • FIG. 20 is a cross-sectional view of the SJ-SiC-MOSFET of the first modification of the first embodiment taken along the line A1-A1′ in FIG. 19;
  • FIG. 20 is a cross-sectional view of the SJ-SiC-MOSFET of the first modification of the first embodiment taken along the line A2-A2′ in FIG. 19;
  • 10 is a perspective view of a unit cell of an SJ-SiC-MOSFET of a second modification of the first embodiment;
  • FIG. FIG. 10 is a plan view in the xy plane passing through the intersection region of the SJ-SiC-MOSFET of the second modification of the first embodiment;
  • FIG. 24 is a cross-sectional view of the SJ-SiC-MOSFET of the second modification of the first embodiment taken along the line A1-A1′ in FIG. 23;
  • FIG. 24 is a cross-sectional view of the SJ-SiC-MOSFET of the second modification of the first embodiment taken along the line A2-A2′ in FIG. 23;
  • 10 is a perspective view of a unit cell of an SJ-SiC-MOSFET of a third modified example of the first embodiment;
  • FIG. FIG. 10 is a plan view in the xy plane passing through the intersection region of the SJ-SiC-MOSFET of the third modification of the first embodiment;
  • FIG. 28 is a cross-sectional view of the SJ-SiC-MOSFET of the third modification of the first embodiment taken along the line A1-A1′ in FIG. 27;
  • FIG. 28 is a cross-sectional view of the SJ-SiC-MOSFET of the third modification of the first embodiment taken along the line A2-A2′ in FIG. 27; 10 is a cross-sectional view along the xz plane passing through the first pillar region of the SJ-SiC-MOSFET of the fourth modification of the first embodiment; FIG. 10 is a cross-sectional view along the xz plane passing through the second pillar region of the SJ-SiC-MOSFET of the fourth modification of the first embodiment; FIG. FIG. 10 is a perspective view of a unit cell of the SJ-SiC-MOSFET of Embodiment 2; FIG.
  • FIG. 10 is a perspective view of a unit cell of an SJ-SiC-MOSFET of a first modified example of the second embodiment
  • FIG. 11 is a perspective view of a unit cell of an SJ-SiC-MOSFET of a second modified example of the second embodiment
  • FIG. 11 is a perspective view of a unit cell of an SJ-SiC-MOSFET of a third modified example of the second embodiment
  • FIG. 10 is a configuration diagram of a power conversion system according to Embodiment 3;
  • a silicon carbide (SiC) semiconductor device is used as an example of a semiconductor device, and an n-channel silicon carbide MOSFET having a first conductivity type of n type and a second conductivity type of p type.
  • SiC silicon carbide
  • MOSFET having a first conductivity type of n type and a second conductivity type of p type.
  • the description about the level of the potential is for the case where the first conductivity type is n-type and the second conductivity type is p-type. , the description of the high and low potentials is also reversed.
  • the region other than the active region where the unit cells are arranged periodically is referred to as the peripheral region in the present application.
  • Embodiment 1 > ⁇ A-1. Configuration> First, the configuration of the silicon carbide semiconductor device according to the first embodiment will be described.
  • FIG. 1 shows a silicon carbide MOSFET (hereinafter referred to as SJ-SiC-MOSFET) 101 having an SJ structure which is the silicon carbide semiconductor device of the first embodiment or SJ-SiC which is the silicon carbide semiconductor device of the second embodiment.
  • SJ-SiC-MOSFET silicon carbide MOSFET
  • FIG. 1 It is a schematic plan view of the MOSFET 102 viewed from above.
  • a gate pad 81 is formed on part of the upper surfaces of the SJ-SiC-MOSFETs 101 and 102, and a source electrode 80 is formed adjacent thereto.
  • a gate wiring 82 is formed extending from gate pad 81 .
  • FIG. 2 is a perspective view of a unit cell of the SJ-SiC-MOSFET 101.
  • FIG. 2 the structure above the MOSFET region 91 is omitted in order to visualize the structure of the unit cell.
  • the unit cell of SJ-SiC-MOSFET 101 shown in FIG. 2 is periodically repeated under the source electrode 80 of FIG.
  • the z-axis direction in FIG. 2 is the surface direction of the chip forming the SJ-SiC-MOSFET 101 .
  • the x-axis direction and the y-axis direction in FIG. are not necessarily defined uniquely and have a certain degree of arbitrariness.
  • the x-axis and the y-axis should be horizontal to the surface direction of the chip and perpendicular to the z-axis, and form an angle of at least a certain value, for example, 10° or more.
  • FIG. 2 shows only the region inside the semiconductor layer made of SiC and the trench gate location.
  • FIG. 2 shows the SJ-SiC-MOSFET 101 cut at various cross sections.
  • the SJ-SiC-MOSFET 101 includes an n-type silicon carbide substrate 10, an n-type drift layer 20, an SJ region 90 and a MOSFET region 91.
  • the upper and lower surfaces of silicon carbide substrate 10 in FIG. 2 are also referred to as a first main surface and a second main surface, respectively.
  • Drift layer 20 is formed on silicon carbide substrate 10 .
  • SJ region 90 is formed on drift layer 20 .
  • MOSFET region 91 is formed on SJ region 90 .
  • SJ region 90 is not in contact with silicon carbide substrate 10 in FIG. 2, it may be in contact with silicon carbide substrate 10 as shown in FIG. That is, SJ region 90 may be formed on silicon carbide substrate 10 with drift layer 20 interposed therebetween, or may be formed directly on silicon carbide substrate 10 .
  • the SJ region 90 includes a plurality of n-type first pillar regions 21 and a plurality of p-type second pillar regions 30 .
  • Each first pillar region 21 and each second pillar region 30 extend in the x-axis direction and are alternately arranged in stripes in the y-axis direction at a repetition period d1. That is, each first pillar region 21 and each second pillar region 30 extend in the x-axis direction, which is the first direction parallel to the first main surface of silicon carbide substrate 10, and parallel to the first main surface and to the x-axis. are alternately arranged in the y-axis direction, which is the second direction perpendicular to the .
  • the repetition period d1 is also called a first repetition period.
  • a small portion of second pillar region 30 may extend into MOSFET region 91 .
  • the impurity concentrations of the first pillar region 21 and the second pillar region 30 may fluctuate due to variations in the process, etc., it is desirable that they be designed so as to generally achieve charge balance.
  • Charge balance means that the sum of space charge densities when the regions at the same depth of the first pillar region 21 and the second pillar region 30 are completely depleted is almost zero due to cancellation of positive and negative charges.
  • the product of the width of the first pillar region 21 and the impurity concentration of the first pillar region 21 is substantially equal to the product of the width of the second pillar region 30 and the impurity concentration of the second pillar region 30 .
  • SJ region 90 may be designed.
  • the MOSFET region 91 includes an n-type JFET region 22, a p-type body region 32, a source region 23 which is an n-type impurity region, a p-type body contact region 33, a gate insulating film 50, a gate electrode 60, and a p-type impurity region.
  • a BPW region 31 and a p-type connection region 34 are provided.
  • a JFET region 22 is formed over the SJ region 90 .
  • Body region 32 is formed over JFET region 22 .
  • Source region 23 is formed over body region 32 .
  • Body contact region 33 is formed to reach body region 32 from the upper surface of source region 23 through source region 23 .
  • a trench 55 is formed penetrating source region 23 and body region 32 from the upper surface of source region 23 .
  • a gate insulating film 50 made of thin silicon oxide having a thickness of about 50 nm to 100 nm is formed on the inner wall of the trench 55 .
  • a gate electrode 60 made of polycrystalline silicon or the like is formed in trench 55 with gate insulating film 50 interposed therebetween.
  • the side surfaces of the trench 55 may have any plane orientation.
  • the channel region can be a (1-100) or ( ⁇ 1100) m-plane. can be utilized. Therefore, it is possible to form a channel region that is less susceptible to the off-angle of silicon carbide substrate 10 and has less variation.
  • a plurality of p-type BPW regions 31 extending in the y-axis direction are formed in stripes with a repetition period of d2 in the x-axis direction. That is, the BPW region 31 extends in the y-axis direction orthogonal to the x-axis direction, which is the extension direction of the second pillar regions 30 of the SJ region 90 .
  • the repetition period d2 of the BPW region 31 is also called a second repetition period.
  • the repetition period d2 of the BPW regions 31 is shorter than the repetition period d1 of the second pillar regions 30 .
  • An intersection of the BPW area 31 and the second pillar area 30 is defined as an intersection area 92 .
  • the BPW regions 31 are connected to the second pillar regions 30 at the intersection regions 92 .
  • connection region 34 is provided in contact with the intersection region 92 or in the vicinity of the intersection region 92 .
  • that the connection region 34 is in the vicinity of the intersection region 92 means that the connection region 34 is at a position electrically connected to the intersection region 92 with low resistance.
  • the connection region 34 is located near the intersection region 92. It can be assumed that there is Connection region 34 extends in the longitudinal or z-axis direction and connects to body region 32 .
  • the impurity concentration of the BPW region 31 is desirably higher than that of the second pillar region 30 , but may be lower than that of the second pillar region 30 .
  • the JFET regions 22 are formed between the trenches 55 and between the BPW regions 31 with a higher impurity concentration than the first pillar regions 21 .
  • the JFET region 22 is also formed on top of the p-type second pillar region 30 .
  • the body region 32 is formed above the JFET region 22 and is formed to fill the spaces between the trenches 55 .
  • a source region 23 is formed above the body region 32 so as to be in contact with the gate insulating film 50 .
  • the body contact regions 33 are formed periodically so as to penetrate the source regions 23 and contact the body regions 32 .
  • FIG. 4 is an xy plan view of the boundary portion between the SJ region 90 and the MOSFET region 91 of the SJ-SiC-MOSFET 101.
  • the positive direction of the z-axis is the front side perpendicular to the paper surface.
  • an intersection area 92 is defined at the intersection of the BPW area 31 and the second pillar area 30 . Since the BPW region 31 is formed mainly by ion implantation, it protrudes into the SJ region 90. However, it may be formed by a method other than ion implantation and may not protrude into the SJ region 90.
  • FIG. The BPW region 31 is connected with the second pillar region 30 at the intersection region 92 .
  • the connection region 34 is formed adjacent to the intersection region 92 and extends in the z-axis direction.
  • the section parallel to the z-axis and passing through the center of the second pillar region 30 is defined as the A1-A1' section.
  • a cross section parallel to the z-axis and passing through the center of the first pillar region 21 is defined as an A2-A2' cross section.
  • 5 is an A1-A1' cross-sectional view of the SJ-SiC-MOSFET 101
  • FIG. 6 is an A2-A2' cross-sectional view of the SJ-SiC-MOSFET 101.
  • the structure above the MOSFET region 91 is not omitted.
  • the SJ-SiC-MOSFET 101 includes an interlayer insulating film 51, a source electrode 80 as an upper electrode, a first ohmic contact region 70 and a drain electrode 83 as a lower electrode.
  • An interlayer insulating film 51 covers the top of the gate electrode 60 and insulates the gate electrode 60 from the source electrode 80 .
  • a contact hole exposing the body contact region 33 is formed in the interlayer insulating film 51 .
  • a source electrode 80 is formed on interlayer insulating film 51 and in the contact hole, and is in contact with body contact region 33 through the contact hole.
  • a first ohmic contact region 70 is formed at the boundary between the source electrode 80 and the body contact region 33 , and the source electrode 80 contacts the body contact region 33 via the first ohmic contact region 70 .
  • the BPW region 31 is connected with the second pillar region 30 at the crossing region 92 .
  • BPW region 31 is also connected to body region 32 via connection region 34 .
  • Body region 32 is connected to source electrode 80 via body contact region 33 and first ohmic contact region 70 .
  • An n-type JFET region 22 is also formed above the second pillar region 30 .
  • the JFET region 22 extends in the y-axis direction and reaches the top of the first pillar region 21, thereby contributing to conduction.
  • source region 23 is not in contact with first ohmic contact region 70.
  • the source region 23 is in contact with the first ohmic contact region 70 and is ohmically connected to the source electrode 80 in the section between the A1-A1' section and the A2-A2' section.
  • the first pillar region 21 occupies the entire SJ region 90 in the A2-A2' cross section.
  • the connection region 34 does not exist in the MOSFET region 91 in the A2-A2' cross section.
  • the structure of other A2-A2' cross sections is almost the same as the structure of the A1-A1' cross section shown in FIG.
  • a method for manufacturing the SJ-SiC-MOSFET 101 will be described. First, a method for forming the SJ region 90 will be described. As described above, there are a multi-epitaxial method and a buried epitaxial method for forming SJs, and either method may be used.
  • Drift layer 20 having a thickness of 5 ⁇ m or more and 200 ⁇ m or less is epitaxially grown on n-type silicon carbide substrate 10 by chemical vapor deposition (CVD method).
  • Silicon carbide substrate 10 has a (0001) plane with a plane orientation of a first main surface in the positive z-axis direction having an off angle, a polytype of 4H, and an n-type impurity concentration of 1 ⁇ 10 18 . cm ⁇ 3 to 5 ⁇ 10 19 cm ⁇ 3 or less.
  • Drift layer 20 is silicon carbide having an n-type impurity concentration of 1 ⁇ 10 14 cm ⁇ 3 or more to 5 ⁇ 10 17 cm ⁇ 3 or less.
  • a SiO2 layer is formed on the drift layer 20. Then, this SiO2 layer is processed into stripes by photolithography, reactive ion etching, or the like. Thereafter, trenches 55 having a width of about 1 ⁇ m or more and 10 ⁇ m or less are formed in the drift layer 20 by using an etching gas having a selective ratio with SiO2. It is desirable that the trench 55 has a large depth-to-width ratio, and is etched deeply to the entire drift layer 20 in the depth direction. However, the depth of the trench 55 may be about half of the depth of the drift layer 20 with emphasis on reducing the width of the trench 55 . Such an SJ structure with trenches 55 is also called a half SJ structure or a small SJ structure.
  • the drift layer 20 between the trenches 55 that remains without being etched when the trenches 55 are formed becomes the first pillar regions 21 .
  • a p-type SiC layer is epitaxially grown on the trenches 55 by CVD to completely fill the trenches 55 with the p-type epitaxial layer.
  • aluminum (Al) or boron (B) is typical as the p-type impurity of the epitaxial layer filling the trench 55 .
  • the second pillar regions 30 are formed.
  • the p-type impurity concentration of the second pillar region 30 is desirably set so as to achieve charge balance in relation to the n-type impurity concentration of the first pillar region 21 as described above.
  • the p-type epitaxial layer is also formed on the mesa regions between the trenches 55 . Therefore, by a method such as chemical mechanical polishing, only the p-type epitaxial layer on the mesa region is removed, and both the first pillar region 21 and the second pillar region 30 are exposed to the surface of the semiconductor layer, and the SJ Area 90 is completed.
  • n-type silicon carbide substrate 10 On n-type silicon carbide substrate 10, an n-type epitaxial layer having a thickness of approximately several hundred nm to ten-odd ⁇ m is formed by the CVD method. Thereafter, an SiO2 film is formed on the n-type epitaxial layer and patterned by photolithography to form an ion implantation mask. Next, ions are implanted while varying the implantation energy and dose within a range that does not penetrate the ion implantation mask, thereby forming a p-type region having a uniform impurity concentration distribution in the depth direction.
  • the implantation energy that does not penetrate the ion implantation mask depends on the thickness of the ion implantation dose mask, and is, for example, several 100 keV or more and several MeV. B or Al is used as the implanted element. After that, the ion implantation mask is removed.
  • an n-type epitaxial layer is formed again, and the p-type region is extended in the depth direction by the method described above.
  • the obtained p-type regions become the second pillar regions 30
  • the n-type epitaxial layers between the second pillar regions 30 become the first pillar regions 21, and the SJ regions 90 are obtained. .
  • ion implantation may be performed on the entire surface to form an n-type region that becomes the drift layer 20 or the first pillar region 21 .
  • ion implantation has less variation in impurities than epitaxial growth, so that deviation from the charge balance state in the SJ region 90 can be reduced. Therefore, variations in on-resistance or breakdown voltage can be suppressed, and the SJ region 90 with high yield can be realized.
  • the n-type region and the p-type region may be formed by separately forming masks to further increase the degree of freedom in design.
  • Nitrogen (N) or phosphorus (P) is generally used as an impurity implanted to form the n-type region.
  • the cost of the multi-episode method mainly depends on the number of multi-episodes.
  • a special process such as setting the ion implantation energy to MeV is required. It leads to the deterioration of the performance side, such as the expansion of dimensions.
  • the relationship between the impurity concentrations in the silicon carbide substrate 10, the drift layer 20 and the SJ region 90 is as follows.
  • silicon carbide substrate 10 has the highest impurity concentration in the n-type region.
  • the impurity concentration of the drift layer 20 is designed to be lower than the impurity concentration of the first pillar region 21 .
  • the p-type impurity concentration of the second pillar region 30 varies depending on the charge balance design within the SJ region 90 .
  • charge balance is basically achieved if the total amount of donors/total amount of acceptors is in the range of 0.5 to 2 in the xy plane where the depth in the SJ region 90 in the active region is constant.
  • an n-type epitaxial layer is formed on the SJ region 90 .
  • the formed epitaxial layer may be used as the JFET region 22 as it is by controlling the epitaxial conditions so that the impurity concentration of the JFET region 22 is obtained. Thereby, the number of processes for forming the JFET region 22 can be reduced.
  • the epitaxial layer may be ion-implanted to increase the n-type impurity concentration to form the JFET region 22 . . According to this method, variations in the impurity concentration of the JFET region 22 can be reduced, and variations in products can be reduced and yields can be increased.
  • the JFET region 22 has a higher impurity concentration than the drift layer 20 and the first pillar region 21 .
  • the MOSFET formed on the second pillar region 30 can also contribute to current conduction through the JFET region 22 .
  • the impurity concentration of the JFET region 22 may be, for example, 5 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less. Note that the impurity concentration of the JFET region 22 may be the same as that of the first pillar region 21 .
  • a p-type body region 32 is formed by implanting acceptor ions such as Al into the surface layer of the JFET region 22 .
  • the impurity concentration of the body region 32 may be, for example, 5 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • Body region 32 has a higher impurity concentration than JFET region 22 .
  • the depth of the body region 32 may be about 0.5 ⁇ m or more and 2 ⁇ m or less. If the body region 32 is deep, the channel length can be lengthened and the short circuit resistance can be increased.
  • a p-type epitaxial layer may be formed as the body region 32 on the JFET region 22 .
  • an n-type source region 23 and a p-type body contact region 33 are formed in the surface layer of the body region 32 by ion implantation and photolithography.
  • the source region 23 is formed by implanting N ions, P ions, or the like.
  • the n-type impurity concentration of the source region 23 is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 and exceeds the p-type impurity concentration of the body region 32 .
  • Body contact region 33 is formed by implanting Al ions, B ions, or the like.
  • the body contact region 33 has an impurity concentration of 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less, which exceeds the p-type impurity concentration of the body region 32 .
  • a mask for trench etching is formed by forming a SiO2 film and photolithography. Then, using this mask, a trench 55 penetrating through the body region 32 is formed by RIE or the like. Further, a p-type BPW region 31 is formed under the trench 55 by ion implantation. At this time, the mask for etching the trench 55 may also be used as the mask for ion implantation for forming the BPW region, thereby reducing the number of processes for creating the mask. It is desirable that the p-type impurity concentration of the BPW region 31 is higher than the p-type impurity concentration of the body region 32 .
  • connection region 34 are formed using, for example, photolithography and angled ion implantation into trenches 55 .
  • Connection region 34 may be formed in contact with intersection region 92 or in the vicinity of intersection region 92 .
  • the p-type impurity concentration of the connection region 34 should be equal to or higher than the p-type impurity concentration of the body region 32 .
  • annealing is performed for 30 seconds to 1 hour at a temperature of 1300° C. to 1900° C. in an inert gas atmosphere such as argon (Ar) gas using a heat treatment apparatus.
  • This annealing electrically activates the n-type impurity ions and the p-type impurity ions implanted into the silicon carbide semiconductor layer.
  • a silicon oxide film having a desired thickness is formed as the gate insulating film 50 on the inner wall of the trench 55 . Further, a conductive polycrystalline silicon film is formed on the gate insulating film 50 by low pressure CVD and patterned to form the gate electrode 60 inside the trench 55 . After that, an interlayer insulating film 51 made of silicon oxide is formed by low-pressure CVD.
  • a contact hole is formed through the interlayer insulating film 51 and the gate insulating film 50 to reach the body contact region 33 and the source region 23 in the active region. 5 and 6, the contact holes in the interlayer insulating film 51 and the gate insulating film 50 do not reach the source region 23. FIG. However, the contact holes in the interlayer insulating film 51 and the gate insulating film 50 reach the source region 23 in the xz cross section that does not pass through the body contact region 33 .
  • a metal film containing Ni as a main component is formed by a sputtering method or the like. Further, heat treatment is performed at a temperature of 600° C. to 1100° C. to react the metal film containing Ni as a main component and the silicon carbide layer of body contact region 33 to form silicide therebetween. Subsequently, the remaining metal film other than the silicide formed by the reaction is removed by wet etching. As a result, the remaining silicide becomes the first ohmic contact region 70 .
  • a metal film containing Ni as a main component is formed on the second main surface, which is the back surface of silicon carbide substrate 10, and heat treatment is performed to form a second ohmic region (not shown).
  • the outer peripheral region is also formed at the same time in the steps up to this point.
  • a general structure is assumed for the peripheral region. For example, a step of forming a field insulating film under the peripheral polycrystalline silicon film may be provided separately.
  • a wiring metal such as Al is formed on the surface side of silicon carbide substrate 10 by sputtering or vapor deposition, and processed into a predetermined shape by photolithography, thereby forming source electrode 80, gate pad 81, and gate.
  • a wiring 82 is formed. Source electrode 80 and gate pad 81 contact first ohmic contact region 70 and gate electrode 60, respectively.
  • drain electrode 83 which is a metal film, is formed on the surface of the second ohmic region (not shown) formed on the back surface of the silicon carbide substrate 10, the SiC ⁇ shown in FIGS. MOSFET 101 is completed.
  • the SJ-SiC-MOSFET 101 whose semiconductor material is 4H-type silicon carbide will be described below as an example.
  • Power devices perform various operations in power conversion equipment such as inverters, but as operations and states in which the SJ-SiC-MOSFET 101 exerts its effects, off state, on state, and switching operations (turn-on, turn-off) will be described.
  • OFF state First, a general off-state common to n-channel SJ-MOSFETs will be described.
  • the gate voltage is below the threshold, generally 0 V or minus several volts, and the n-channel is not formed, resulting in a high resistance state.
  • the inverter In the inverter, a high voltage is applied to the drain of the device in this off state.
  • a positive voltage is applied to the drain, a reverse bias is applied to the pn junction between the first pillar region 21 and the second pillar region 30 in the SJ region 90 . Therefore, the depletion layer extends laterally in the SJ region 90 .
  • the drain voltage exceeds a certain value, the first pillar region 21 and the second pillar region 30 are completely depleted. As a result, the resistance between the drain and the source is greatly increased, and the OFF state can be maintained. At this time, if the charge balance is not perfect, even if one of the electrodes is completely depleted, the other is not completely depleted, resulting in an extra electric field.
  • the vertical electric field increases.
  • the maximum electric field is primarily at the bottom of SJ region 90 or at the pn junction between body region 32 and JFET region 22 . If the maximum electric field at this time exceeds the dielectric breakdown electric field of SiC (approximately 3 MV/cm), dielectric breakdown occurs due to the avalanche current.
  • Non-Patent Document 1 Fujihira's theory
  • the technique of the present disclosure also assumes utilization of the SJ structure optimized based on Fujihira's theory.
  • the results of the optimal design of the SJ region are shown.
  • a pn diode structure with equal p-pillar and n-pillar widths as shown in FIG.
  • the on-resistance and element breakdown voltage of the SJ layer are obtained by the following equations.
  • R on. sp is the on-resistance
  • d is the pillar width/2
  • VB is the breakdown voltage
  • ⁇ is the mobility
  • ⁇ S is the dielectric constant of the semiconductor
  • E C is the breakdown electric field.
  • Ezmax is the maximum vertical electric field at the center of the SJ layer
  • Exmax is the maximum horizontal electric field at the center of the SJ layer.
  • the width and impurity concentration of the p-type pillar are equal to the width and impurity concentration of the n-type pillar.
  • an electric field of Ezmax in the vertical direction is applied to the center of the SJ, and an electric field of Exmax + Ezmax is applied in the vertical direction to the upper and lower ends of the center of the pillar of the SJ layer. occur.
  • the breakdown voltage and on-resistance can be maximized by designing equal electric fields in the vertical and horizontal directions as shown in equation (3).
  • the impurity concentration N of the n- and p-type pillars at this time is obtained as follows from equations (2), (3), and Gauss' law.
  • FIG. 8 shows the pillar pitch 4d ( ⁇ m), which is the repetition period of the pillars, and the on-resistance R on. It shows the result of calculating the relationship between sp (m ⁇ cm 2 ) and impurity concentration N (cm ⁇ 3 ).
  • the on-resistance R on As the pillar pitch 4d is reduced, the on-resistance R on. It can be seen that the sp decreases and the impurity concentration N increases. Therefore, by reducing the pillar pitch 4d, the on-resistance R on. It can be said that when sp is reduced, the total amount of charge required for charging and discharging the pillar tends to increase at the same time.
  • FIG. 9 shows the calculation results of the electric field by TCAD simulation performed on the SiC pn diode structure corresponding to half the repetition period (half pitch) of the pn diode structure shown in FIG.
  • the electric field strength on the vertical axis in FIG. 9 is the value near the top of the SJ layer where dielectric breakdown is likely to occur.
  • the horizontal axis of FIG. 9 represents the distance from the center of the n-type pillar using d, which is the half value of the pillar width. It can be seen from FIG. 9 that the electric field intensity increases as the center of the n-type pillar is approached.
  • the gate electrode 60 is applied with a positive voltage higher than the threshold value, for example, a voltage of about 15V.
  • a positive voltage higher than the threshold value for example, a voltage of about 15V.
  • an n-type inversion layer channel is induced in the channel region directly under the gate insulating film 50, that is, at the interface between the body region 32 sandwiched between the n-type JFET region 22 and the source region 23 and the gate insulating film 50. .
  • the source region 23 and the JFET region 22 are connected with low resistance, and as a result, the drain electrode 83 and the source electrode 80 are connected with low resistance.
  • the SJ-SiC-MOSFET 101 not only the stripe direction of the SJ region 90 and the stripe direction of the MOSFET region 91 intersect, but also the JFET region 22 is formed above the second pillar region 30, so that the JFET resistance and Channel resistance is reduced. As shown in FIG. 2, the MOSFET on top of the second pillar region 30 can also pass current through the JFET region 22 to the first pillar region 21 .
  • the ON resistance of the SJ-SiC-MOSFET 101 can be approximately expressed by the following equation.
  • R on. sp is the on-resistance
  • Rsub is the substrate resistance
  • RdriftSJ is the resistance of the drift layer 20 and the first pillar region
  • RJFET is the resistance of the JFET region 22
  • Rch is the channel resistance.
  • the RJFET can be decomposed as follows.
  • R JFETmos is a resistance value that contributes to the ON resistance in the current distribution when the SJ region 90 is a normal n-type drift layer without the p-type second pillar region 30 .
  • R JFETspred is an additional resistance component caused by current flowing around the top of the second pillar region 30 .
  • a is the occupancy ratio of the first pillar region 21 in the SJ region 90 , specifically, the width of the first pillar region 21 divided by the repetition period d1 of the second pillar region 30 .
  • both R JFETmos and R JFETspred can be reduced by increasing the impurity concentration of JFET region 22 .
  • the JFET resistance becomes sufficiently small. Further, if the occupation ratio a of the first pillar region 21 in the SJ region 90 is increased, the contribution of the RJFETspred to the JFET resistance is reduced, so that the on-resistance can be further reduced.
  • Equation (7) the third term on the right side represents the channel resistance, and the fourth term on the right side represents the JFET resistance.
  • the occupation ratio a of the first pillar regions 21 in the SJ region 90 is 1 or less. Therefore, the channel resistance and JFET resistance of conventional SJ-MOSFET are higher than those of SJ-SiC-MOSFET 101 and JFET resistance, respectively.
  • Turn-off is an operation in which the n-channel disappears and turns off by switching the gate voltage from a state in which an on-current is flowing at a low resistance to a voltage below the threshold, such as 0 or ⁇ 10 V, for example. At this time, the drain voltage rapidly increases, and then the current drops to near zero.
  • the current IL flowing to the load such as the motor flows through the device in the state of ON voltage with low drain voltage.
  • the gate voltage begins to drop as charges are drawn from the gate terminal by the gate driver. This causes the channel region resistance to increase, the voltage on the drain to begin to increase, the MOSFET to transition from the linear region to the saturation region, and the depletion layer to begin spreading in the JFET region 22 and the drift layer 20 .
  • the extraction of charge from the gate that is, the current flowing from the gate toward the driver is mainly used to compensate for the spread of the depletion layer.
  • gate current is consumed to accumulate negative charges on the gate side of the gate-drain capacitance Cgd. Therefore, the gate voltage does not change, and only the drain voltage increases rapidly. This is called the mirror period. The drain voltage rises to the load voltage VL .
  • the gate voltage starts to drop and at the same time the current starts to decrease. This is because the depletion layer expands sufficiently to hold the load voltage VL , and Cgd is sufficiently charged, so that the gate current can be used to change the gate voltage, that is, to charge and discharge the gate-source capacitance Cgs. be.
  • the turn-off is completed when the current drops to near zero (the breakdown voltage leakage level of the element) and when the voltage at the gate reaches the set off-voltage.
  • the turn-off loss in the switching loss is the time integral of the product of the drain current and the drain voltage generated in a series of these turn-off periods. Reducing the turn-off loss requires shortening the mirror period by increasing the rate of drain voltage increase under constant current IL. Reduction of Cgd is generally effective for shortening the mirror period.
  • the SJ-SiC-MOSFET 101 is characterized in that the extending direction of the first pillar region 21 and the second pillar region 30 forming the SJ region 90 intersects the extending direction of the BPW region 31 of the MOSFET region 91 .
  • a depletion layer begins to spread from the pn junctions of the first pillar region 21 and the second pillar region 30 of the SJ region 90 .
  • the charged and discharged electric charges flow through the intersection region 92 , the BPW region 31 and the connection region 34 , and reach the source electrode 80 from the body region 32 through the body contact region 33 .
  • connection region 34 Current due to charging and discharging charges is spatially concentrated in the intersection region 92 and the connection region 34 .
  • the problem is that the hole mobility is much lower than the electron mobility. If the connection region 34 is not formed with a sufficiently low resistance, the charged and discharged electric charges cannot be discharged smoothly.
  • the potentials of the connection region 34 and the BPW region 31 rise under the influence of the drain voltage. Specifically, the release of holes is delayed, so that the positive charge becomes excessive and the potential increases. As a result, a large electric field is applied to the gate insulating film 50 between the gate electrode 60 and the BPW region 31 and connection region 34, leading to breakdown in the worst case. Further, even if the gate insulating film 50 does not break down, the application of additional stress to the gate insulating film 50 shortens the life of the gate insulating film 50 .
  • Q tot (C/cm 2 ) required per unit area for complete depletion of the first pillar region 21 is obtained.
  • Q tot is expressed by the following equation.
  • connection region 34, the BPW region 31 and other regions are arranged so that the voltage generated in the p-type region near the intersection region 92 is at least 5 V or less when the charge amount Qtot is discharged during the voltage rise time trise at turn-off.
  • a p-type region needs to be designed.
  • tri rise depends on the rate of voltage rise (dV/dt) at turn-off and the load voltage VL .
  • SiC devices used in power electronics equipment are advanced in technology enabling high-speed operation, so it is desirable to consider up to about 100 kV/ ⁇ s as dV/dt.
  • t rise can be represented by the following formula.
  • the following formula is obtained by modifying the formula (12).
  • the voltage generated in the BPW region 31 and the connection region 34 should be designed to be sufficiently low, for example, less than 5V.
  • the sheet resistance which is the resistance per area of the conduction path of holes from the intersection region 92 to the source electrode 80, is expressed as Rptot ( ⁇ cm 2 )
  • VL VB . /2
  • FIG. 10 is a graph of equations (15) and (17).
  • the horizontal axis represents the pillar pitch d1 of the SJ region 90
  • the vertical axis represents the average current density i ave and the surface resistance R ptot of the conduction path of holes from the intersection region 92 to the source electrode 80 .
  • the width 2d of the second pillar region 30 is set to 1 ⁇ m or more and 10 ⁇ m or less. That is, the repetition period d1 of the second pillar regions 30 is 2 ⁇ m or more and 20 ⁇ m or less. Under this condition, the desired effect can be obtained if Rptot at room temperature is designed to be 3 m ⁇ cm 2 or less.
  • Non-Patent Document 2 describes a low resistance of 1 ⁇ 10 ⁇ 5 ⁇ cm 2 or more and 1 ⁇ 10 ⁇ 4 ⁇ cm 2 or less. Techniques have already been demonstrated to obtain the ratio. Therefore, if the area occupation ratio of the connection area between the first ohmic contact region 70 and the body contact region 33 in the active region is, for example, about 20%, the contact resistivity is assumed to be as high as 1 ⁇ 10 ⁇ 4 ⁇ cm 2 . However, the contact resistance is 0.5 m ⁇ cm 2 , and the contribution to Rptot is sufficiently small to be ignored.
  • the p-type regions are the body contact regions 33 , the body regions 32 , the connection regions 34 , the BPW regions 31 and the second pillar regions 30 .
  • the p-type region in general has low hole mobility and high resistance. We discuss this point quantitatively.
  • hole mobility has concentration dependence. Even if the acceptor is properly activated by active region annealing, the acceptor ionization rate is low at room temperature because the acceptor level is relatively deep from the valence band. The acceptor ionization rate is the ratio of the acceptor impurity concentration at which holes are actually formed. The ionization rate is concentration dependent.
  • Non-Patent Document 3 was referred to for the concentration dependence of hole mobility and ionization rate p/Na.
  • FIG. 11 shows the impurity concentration dependence of the hole mobility and the ionization rate p/Na used in subsequent calculations.
  • the horizontal axis of FIG. 11 represents the acceptor impurity concentration Na (cm ⁇ 3 ), and the vertical axis represents the hole mobility (cm 2 /Vs) at 300K and the ionization rate p/Na.
  • the horizontal axis of FIG. 12 represents the acceptor impurity concentration Na (cm ⁇ 3 ), and the vertical axis represents the resistivity ⁇ ( ⁇ cm) of the p-type region.
  • the body contact region 33 and the body region 32 do not contribute to Rptot .
  • the body contact region 33 has a lower impurity concentration of 5 ⁇ 10 18 cm ⁇ 3 , a thicker thickness of 1 ⁇ m, and a lower area occupation ratio of 20% in the active region. Even with such a strict assumption, the vertical sheet resistance of the body contact region 33 is 0.38 m ⁇ cm 2 calculated based on the resistivity in FIG. 11, which is sufficiently small and can be ignored.
  • the body region 32 has a lower impurity concentration of 5 ⁇ 10 17 cm ⁇ 3 , a thicker thickness of 2 ⁇ m, and an area occupation ratio of 80% in the active region.
  • the vertical surface resistance value of the body contact region 33 is 0.63 m ⁇ cm 2 calculated based on the resistivity of FIG. 11, which is also small and can be ignored. Also, since the BPW region 31 is adjacent to the connection region 34 and has an impurity concentration higher than that of the body region 32, it does not contribute to vertical conduction and its contribution to Rptot can be ignored.
  • connection region 34 the main factor affecting R_ptot is the resistance of connection region 34 . It is assumed that the length of the connection region 34 in the depth direction is 3 ⁇ m, which is relatively long. Based on this assumption, the relationship between the impurity concentration Na (cm ⁇ 3 ) at which the generated voltage is 5 V and the resistivity is 3 m ⁇ cm 2 in the connection region 34 and the area occupancy in the xy plane is calculated as shown in FIG. calculated based on The results are shown in FIG.
  • the area ratio of the second pillar region 30 to the SJ region 90 in the xy plane is 50%.
  • the JFET region 22 can be formed in a region having an area ratio of half or more in the xy plane in the upper region of the second pillar region 30, the effects of the present technology can be enjoyed at a minimum.
  • the area occupation ratio of the connection region 34 in the xy plane is 25% or less. Therefore, according to FIG.
  • the impurity concentration of the connection region 34 should be 4 ⁇ 10 17 cm ⁇ 3 or more.
  • the area occupation ratio of the connection region 34 By reducing the area occupation ratio of the connection region 34, the area occupation ratio of the JFET region 22 is increased.
  • the JFET resistance in the upper portion of the second pillar region 30 is reduced, and the channel width density that contributes to conducting ON current is increased.
  • the impurity concentration of the connection region 34 should be 2 ⁇ 10 18 cm ⁇ 3 or more from FIG.
  • connection region 34 that allows the average current obtained by dividing the discharge charge in the second pillar region 30 by the voltage rise time to flow smoothly.
  • the current caused by the spread of the depletion layer in the actual SJ region 90 is not simple as described above, but is non-linear and complicated. This is because the depletion layer capacitance of the semiconductor is a variable capacitance that depends on the applied voltage.
  • the above discussion of average values also describes the rough behavior of the switching characteristics of the MOSFET, on which the connection region 34 can be designed. However, more detailed trial calculations are required to improve the performance.
  • FIG. 14 shows the pn diode structure used for TCAD calculations.
  • This diode structure has a p-type pillar region 71 and an n-type pillar region 72 .
  • a region (hereinafter referred to as mobility-reduced region) 73 in which the hole mobility is locally reduced is provided in order to simulate the connection region 34 above the p-type pillar region 71 .
  • the hole mobility of the mobility-reduced region 73 is expressed as ⁇ h joint
  • the hole mobility of the other p-type pillar regions 71 is expressed as ⁇ h .
  • the voltage rise takes 1.2 ⁇ 10 ⁇ 8 s, but the cathode current is concentrated in the first half of the voltage rise. This is because the depletion layer capacitance is the largest at the initial stage of expansion of the depletion layer of the SJ region 90 because the depletion layer width is small, while the depletion layer capacitance decreases as the depletion layer expands.
  • FIG. 16 shows the time waveform of the voltage difference between the regions directly above and below the mobility-reduced region 73 .
  • the region after 0.8 ⁇ 10 ⁇ 8 s on the horizontal axis indicates the voltage rise due to the depletion of the entire mobility-reduced region 73 , so it need not be considered.
  • R ptot 3 m ⁇ cm 2 or less. It can be confirmed that a voltage can be generated. This is because the cathodic current concentrates in the period when the depletion layer begins to spread, where the depletion layer capacity is high.
  • RpJoint is 1/3 or less, that is, 1 m ⁇ cm 2 or less, the generated voltage can be suppressed to 5 V or less in most of the period, and the effect of the present technology can be further enhanced. Further, if RpJoint is set to 1/10 or less, that is, 0.3 m ⁇ cm 2 or less, the generated voltage can be suppressed to 5 V or less in the entire period, and the effect of the present technology can be sufficiently obtained.
  • the acceptor concentration of the connection region 34 should be 4 ⁇ 10 19 cm ⁇ 3 or more when the area occupation ratio of the connection region 34 is 25%. If the area occupation ratio of the connection region 34 is 10%, the acceptor concentration of the connection region 34 should be 1 ⁇ 10 20 cm ⁇ 3 .
  • Turn-on is an operation in which the MOSFET is turned on by inducing the n-channel by switching the gate voltage from the state in which the load voltage VL is applied to the MOSFET in the high resistance state to a voltage higher than the threshold, such as 15 V, for example. be. At this time, the drain current rapidly increases, and then the voltage drops to near the on-voltage.
  • a load voltage VL generated by a current IL flowing through a load such as a motor is applied to the drain electrode 83 .
  • the gate voltage begins to rise as charges are charged from the gate terminal by the gate driver.
  • the gate voltage exceeds the threshold voltage Vth the resistance of the channel region begins to decrease and the drain current begins to increase.
  • the drain voltage remains V L and the MOSFET operates in the saturation region, so the drain current changes depending on the gate voltage. Since the drain voltage remains at VL , the increase in the gate voltage at this time is determined by the speed of accumulating positive charges on the gate side of the gate-source capacitance Cgs in circuit terms.
  • the drain current continues to rise up to the current IL flowing into the load.
  • the drain voltage starts to drop. This is because the positive charge charged by the gate current is consumed to compensate for the shrinking of the depletion layer of the MOSFET. Expressed in circuit terms, this is because the gate current is consumed to discharge the gate-drain capacitance Cgd.
  • the gate voltage does not change, which is called the mirror period, just like during turn-off.
  • the space charge accumulated in the depletion layer of the drift layer can be compensated. This causes the drain voltage to start dropping.
  • the drain voltage drops sufficiently, the operating region of the MOSFET changes from the saturation region to the linear region. As a result, the gate voltage further increases and finally increases to a specified value, so that the drain voltage decreases to the ON voltage and turn-on is completed.
  • the turn-on loss in the switching loss is the time integral of the product of the drain current and the drain voltage generated in a series of these turn-on periods.
  • it is necessary to shorten the mirror period that is, to increase the rate of drain voltage drop when a constant current IL is flowing.
  • Reduction of Cgd is generally effective for shortening the mirror period.
  • dV/dt which is the rate of voltage change at turn-on, although the sign is opposite to dV/dt at turn-off. Therefore, the conditions required for the connection region 34 are the same as those at the time of turn-off, so the details are omitted. This completes the explanation of the operation of the SJ-MOSFET.
  • FIG. 18 is a perspective view of a unit cell of the SJ-SiC-MOSFET 101A of the first modified example of the first embodiment.
  • the p-type connection region 34 is provided not only for the BPW region 31 above the second pillar region 30, but also for the BPW region 31 above the first pillar region 21. It differs from the SJ-SiC-MOSFET 101 in this point. That is, the BPW region 31 above the first pillar region 21 is connected to the body region 32 via the connection region 34 .
  • the electric field applied to the gate insulating film 50 is reduced because the current flowing to the BPW region 31 due to the variation of the electric field in the n-type first pillar region 21 can flow separately from the charging and discharging of the SJ pillar.
  • connection region 34 is formed in contact with not only the intersection region 92 of the BPW region 31 but also portions other than the intersection region 92 .
  • FIG. 20 is a cross-sectional view of the SJ-SiC-MOSFET 101A taken along line A1-A1' in FIG.
  • FIG. 20 is similar to FIG.
  • FIG. 21 is a cross-sectional view of the SJ-SiC-MOSFET 101A taken along line A2-A2' in FIG.
  • FIG. 22 is a perspective view of a unit cell of the SJ-SiC-MOSFET 101B of the second modification of the first embodiment.
  • FIG. 23 is a plan view of the SJ-SiC-MOSFET 101B in the xy plane passing through the intersection region 92 between the BPW region 31 and the second pillar region 30.
  • FIG. 24 is a cross-sectional view of the SJ-SiC-MOSFET 101B taken along line A1-A1' in FIG.
  • FIG. 25 is a cross-sectional view of the SJ-SiC-MOSFET 101B taken along line A2-A2' in FIG.
  • the SJ-SiC-MOSFET 101B differs from the SJ-SiC-MOSFET 101 in that the connection region 34 connecting the body region 32 and the BPW region 31 is provided over one side of each trench 55 .
  • FIGS. 22 to 25 illustrate a configuration in which the connection region 34 is provided on the side surface of each trench 55 on the negative side in the x-axis direction.
  • the channel width density is reduced, so the channel resistance is increased, but the saturation current density is reduced, so the short-circuit withstand capability is increased. Also, since the connection resistance to the second pillar region 30 is lowered, the electric field applied to the gate insulating film 50 is reduced. Furthermore, since an increase in JFET resistance is minimized and a current path above the second pillar region 30 can also be used, the effect of the present technology can be sufficiently enjoyed.
  • FIG. 26 is a perspective view of a unit cell of the SJ-SiC-MOSFET 101C of the third modification of the first embodiment.
  • 27 is a plan view of the SJ-SiC-MOSFET 101C in the xy plane passing through the intersection region 92 between the BPW region 31 and the second pillar region 30.
  • FIG. FIG. 28 is a cross-sectional view of the SJ-SiC-MOSFET 101C taken along line A1-A1' in FIG.
  • FIG. 29 is a cross-sectional view of the SJ-SiC-MOSFET 101C taken along line A2-A2' in FIG.
  • the trenches 55 provided with the connection regions 34 over the entire side surfaces of both sides and the trenches 55 without the connection regions 34 except in the vicinity of the intersection region 92 are alternately arranged. It is different from the SiC-MOSFET 101.
  • the connection regions 34 are formed in contact with the entire side surfaces of both sides of the trenches 55 for some of the trenches 55 , and for the other portion of the trenches 55 , the BPW under the trenches 55 . It is formed only at the intersections of the regions 31 and the second pillar regions 30 .
  • the channel width density is reduced as in the SJ-SiC-MOSFET 101B, so the channel resistance is increased. Also, since the connection resistance to the second pillar region 30 is lowered, the electric field applied to the gate insulating film 50 is reduced. Furthermore, since an increase in JFET resistance is minimized and a current path above the second pillar region 30 can also be used, the effect of the present technology can be sufficiently enjoyed.
  • the trench 55 whose side walls are covered with the connection regions 34 does not contribute to the static characteristics of the transistor. Therefore, the gate electrode 60 formed in the trench 55 may be left floating without being connected to the gate wiring 82 . Also, the gate electrode 60 formed in the trench 55 may be connected to the source electrode 80 to form a dummy trench gate. In that case, the input capacitance of the gate of the MOSFET as a whole can be reduced by almost half, so that the switching speed that can be operated with the same gate driver, that is, dV/dt, dI/dt, etc., can be increased. A MOSFET that is easy to operate can be realized.
  • the repetition period of the trenches 55 is not constant at 1:1, and may be 2:3 or 1:5, for example.
  • the trade-off between gate input capacitance and on-resistance may be adjusted to provide an optimum configuration.
  • FIG. 30 and 31 are cross-sectional views of the SJ-SiC-MOSFET 101D of the fourth modification of the first embodiment.
  • 30 is a cross-sectional view along the xz plane passing through the first pillar region 21.
  • FIG. 31 is a cross-sectional view along the xz plane passing through the second pillar region 30.
  • the SJ-SiC-MOSFET 101D differs from the SJ-SiC-MOSFET 101B of the second modification in that the first pillar region 21 and the second pillar region 30 are not directly connected to the BPW region 31 but are connected via the connection region 34. different from
  • SJ-SiC-MOSFET 101 which is the silicon carbide semiconductor device of the first embodiment, includes n-type silicon carbide substrate 10, SJ region 90 made of silicon carbide, and MOSFET region 91 provided on the upper surface of SJ region 90.
  • Silicon carbide substrate 10 has a first main surface and a second main surface facing each other.
  • SJ region 90 is provided on the first main surface of silicon carbide substrate 10 .
  • the SJ regions 90 extend in the x-axis direction, which is the first direction parallel to the first main surface, and are alternately arranged in the y-axis direction, which is the second direction parallel to the first main surface and perpendicular to the first direction.
  • MOSFET region 91 includes a plurality of BPW regions 31 made of p-type silicon carbide, a plurality of gate electrodes 60, a plurality of JFET regions 22 made of n-type silicon carbide, and a plurality of bodies made of p-type silicon carbide.
  • Each BPW region 31 extends in the y-axis direction and is arranged in the x-axis direction at a second repetition period d2 that is shorter than the first repetition period d1 that is the repetition period of the second pillar regions 30.
  • Each gate electrode 60 is provided in each trench 55 provided in the y-axis direction on each BPW region 31 with a gate insulating film 50 interposed therebetween.
  • Each JFET region 22 extends in the y-axis direction between two adjacent BPW regions 31 and between two adjacent trenches 55 .
  • Each body region 32 is provided on and in contact with each JFET region 22 .
  • Each body contact region 33 is provided over each body region 32 and has a lower resistivity than each body region 32 .
  • a source region 23 is provided on each body region 32 in contact with each trench 55 and each body contact region 33 .
  • At least one connection region 34 contacts at least one JFET region 22 and connects at least one BPW region 31 and at least one body region 32 .
  • SJ-SiC-MOSFET 101 includes source electrode 80 which is an upper surface electrode provided on each body contact region 33 and drain electrode 83 which is a lower surface electrode provided on the second main surface of silicon carbide substrate 10 .
  • FIG. 32 is a perspective view of a unit cell of the SJ-SiC-MOSFET 102 of Embodiment 2.
  • FIG. The SJ-SiC-MOSFET 101 of the first embodiment is a trench MOSFET, but the SJ-SiC-MOSFET 102 is a planar MOSFET. That is, the SJ-SiC-MOSFET 102 is obtained by applying the characteristic configuration of the SJ-SiC-MOSFET 101 described in the first embodiment to a planar MOSFET.
  • the SJ-SiC-MOSFET 102 differs from the SJ-SiC-MOSFET 101 only in the configuration of the MOSFET region 91 .
  • the MOSFET region 91 of the SJ-SiC-MOSFET 102 will be described below.
  • the p-type body regions 32 and the n-type JFET regions 22 are alternately arranged on the SJ regions 90 .
  • the body regions 32 extend along the y-axis direction and are arranged in plurality along the x-axis direction at a repetition period d21.
  • the repetition period d2 of the BPW region 31 is referred to as the second repetition period in the first embodiment
  • the repetition period d21 of the body region 32 is referred to as the second repetition period in the second embodiment.
  • the repetition period d21 of the body regions 32 is shorter than the repetition period d1 of the second pillar regions 30 .
  • JFET regions 22 are disposed between body regions 32 .
  • An n-type source region 23 is formed in the surface layer of the body region 32 .
  • a p-type body contact region 33 extends from the upper surface of the source region 23 through the source region 23 to reach the body region 32 .
  • a surface layer of body region 32 sandwiched between JFET region 22 and source region 23 is defined as a channel region.
  • a gate electrode 60 is formed on the channel region and JFET region 22 with a gate insulating film 50 interposed therebetween. The above is the configuration of the MOSFET region 91 .
  • the gate electrode 60 is covered with an interlayer insulating film 51 and insulated from the source electrode 80 .
  • a contact hole is formed in gate insulating film 50 and interlayer insulating film 51 .
  • a source electrode 80 is formed inside the contact hole and on interlayer insulating film 51 .
  • Source electrode 80 is in ohmic contact with body contact region 33 and source region 23 via first ohmic contact region 70 inside the contact hole.
  • MOSFET region 91 of SJ-SiC-MOSFET 102 does not comprise trench 55 , BPW region 31 and connection region 34 unlike SJ-SiC-MOSFET 101 .
  • a relatively high concentration body region 32 is directly connected to the second pillar region 30 .
  • a crossing region 92 is an intersection of the body region 32 and the second pillar region 30 . Therefore, the sheet resistance Rptot in the conduction path of holes from the intersection region 92 to the source electrode 80 can be kept small. Therefore, the effects of the present technology can be enjoyed to some extent without adding a special structure.
  • the method of manufacturing the SJ-SiC-MOSFET 102 is generally the same as the method of manufacturing the SJ-SiC-MOSFET 101 described in the first embodiment.
  • the process up to growing an n-type epitaxial region is the same as in the first embodiment.
  • the steps of forming the body region 32, the JFET region 22, the source region 23, and the body contact region 33 by a photolithography process, an ion implantation process, and an activation annealing process are the same as in the first embodiment. be.
  • a high-quality gate insulating film 50 is formed by thermal oxidation. Subsequent steps are the same as those of the first embodiment.
  • FIG. 33 is a perspective view of a unit cell of the SJ-SiC-MOSFET 102A of the first modified example of the second embodiment.
  • the SJ-SiC-MOSFET 102A differs from the SJ-SiC-MOSFET 102 in that the body contact region 33 penetrates the body region 32 and reaches the SJ region 90.
  • the body contact region 33 also functions as the connection region 34 of the first embodiment, which connects the second pillar region 30 and the body region 32 .
  • the surface resistance of the conduction path of holes from the second pillar region 30 to the source electrode 80 is reduced.
  • R_ptot can be made smaller. As a result, the electric field applied to the gate insulating film 50 can be reduced.
  • the impurity concentration of the body contact region 33 may be the same or different between the lower portion and the upper portion contacting the SJ region 90 .
  • FIG. 34 is a perspective view of a unit cell of the SJ-SiC-MOSFET 102B of the second modified example of the second embodiment.
  • body region 32 and second pillar region 30 are not connected.
  • the body contact region 33 penetrates the body region 32 to protrude from the bottom surface of the body region 32 and connect with the second pillar region 30 to form the intersection region 92 . That is, the lower portion of body contact region 33 protruding from the lower surface of body region 32 has the function of connection region 34 in the first embodiment.
  • the lower part of the body contact region 33 is striped and adjacent to the JFET region 22 . According to this configuration, switching loss can be reduced because the body region 32 and the second pillar region 30 are connected by the body contact region 33 having a high impurity concentration. In addition, since the lower part of the body contact region 33 functioning as the connection region 34 is adjacent to the JFET region 22, the JFET resistance can be reduced, and the on-resistance can be further reduced.
  • the impurity concentration of the body contact region 33 may be the same or different between the lower portion and the upper portion in contact with the JFET region 22 .
  • FIG. 35 is a perspective view of a unit cell of the SJ-SiC-MOSFET 102C of the third modified example of the second embodiment.
  • body contact region 33 protrudes from the lower surface of body region 32 only at the upper portion of second pillar region 30 and is connected to second pillar region 30 to form intersection region 92 .
  • the body contact region 33 does not protrude from the bottom surface of the body region 32 above the first pillar region 21 .
  • the SJ-SiC-MOSFET 102C has the same configuration as the SJ-SiC-MOSFET 102B.
  • the area occupation ratio of the JFET region 22 in the xy plane is larger than that of the SJ-SiC-MOSFET 102B, so the on-resistance can be reduced.
  • the body region 32 and the second pillar region 30 are connected by the body contact region 33 with a high impurity concentration, so that Rptot can be kept low.
  • the impurity concentration of the body contact region 33 may be the same or different between the lower portion and the upper portion in contact with the JFET region 22 .
  • MOSFET regions 91 and SJ regions 90 are connected in all intersection regions 92 .
  • the MOSFET regions 91 and SJ regions 90 do not need to be connected at all the intersection regions 92 as long as the Rptot is kept low when viewed from a macroscopic point of view and is uniform throughout the active region.
  • 80% or more of the intersection regions 92 may be connected directly or via the connection regions 34 or the body contact regions 33 .
  • the on-resistance may be further reduced by a method such as forming the JFET region 22 in the intersection region 92 where the MOSFET region 91 and the SJ region 90 are not connected.
  • the SJ-SiC-MOSFET has been described as an example of the silicon carbide semiconductor device having both the SJ structure and the MOSFET structure, but the technology of the present disclosure can also be applied to IGBTs in addition to MOSFETs. is possible.
  • an emitter electrode, a collector electrode and an emitter region are used instead of the source electrode, the drain electrode and the source region.
  • a p-type collector layer is provided between silicon carbide substrate 10 and the drain electrode.
  • SJ-SiC-MOSFET 102 which is the silicon carbide semiconductor device of the second embodiment, includes n-type silicon carbide substrate 10, SJ region 90 made of silicon carbide, and MOSFET region 91 provided on the upper surface of SJ region 90.
  • Silicon carbide substrate 10 has a first main surface and a second main surface facing each other.
  • SJ region 90 is provided on the first main surface of silicon carbide substrate 10 .
  • the SJ regions 90 extend in the x-axis direction, which is the first direction parallel to the first main surface, and are alternately arranged in the y-axis direction, which is the second direction parallel to the first main surface and perpendicular to the first direction.
  • MOSFET region 91 includes a plurality of body regions 32 made of p-type silicon carbide, a plurality of JFET regions 22 made of n-type silicon carbide, and a plurality of source regions 23 made of n-type silicon carbide, which are impurity regions. , a plurality of body contact regions 33 made of p-type silicon carbide, and a plurality of gate electrodes 60 provided on each body region 32 between each source region 23 and each JFET region 22 with a gate insulating film 50 interposed therebetween. And prepare.
  • Each body region 32 extends in the y-axis direction, is arranged in the x-axis direction at a second repetition period d21 shorter than the first repetition period d1 of the second pillar regions 30, and is connected to each second pillar region.
  • Each JFET region 22 is provided between each body region 32 .
  • Each source region 23 is provided in the surface layer of each body region 32 .
  • Each body contact region 33 extends from the upper surface of each source region 23 through each source region 23 to reach each body region 32 and has a lower resistivity than each body region 32 .
  • a plurality of gate electrodes 60 are provided on each body region 32 between each source region 23 and each JFET region 22 via a gate insulating film 50 .
  • SJ-SiC-MOSFET 102 includes source electrode 80 which is an upper surface electrode provided on multiple body contact regions 33 and drain electrode 83 which is a lower surface electrode formed on the second main surface of silicon carbide substrate 10 .
  • source electrode 80 which is an upper surface electrode provided on multiple body contact regions 33
  • drain electrode 83 which is a lower surface electrode formed on the second main surface of silicon carbide substrate 10 .
  • Embodiment 3 The present embodiment applies the silicon carbide semiconductor devices according to the above-described first and second embodiments to a power converter.
  • Application of the silicon carbide semiconductor devices according to the first and second embodiments is not limited to a specific power converter, but hereinafter, as a third embodiment, the first and second embodiments will be applied to a three-phase inverter. A case where a silicon carbide semiconductor device is applied will be described.
  • FIG. 36 is a block diagram showing the configuration of a power conversion system to which the power conversion device according to this embodiment is applied.
  • the power conversion system shown in FIG. 36 includes a power supply 100, a power conversion device 200 and a load 300.
  • the power supply 100 is a DC power supply and supplies DC power to the power converter 200 .
  • Power supply 100 can be configured in a variety of ways.
  • the power supply 100 can be composed of, for example, a DC system, a solar battery, a storage battery, or a rectifier circuit or an AC/DC converter connected to an AC system.
  • the power supply 100 can also be configured by a DC/DC converter that converts DC power output from a DC system into predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power supply 100 and the load 300 , converts the DC power supplied from the power supply 100 into AC power, and supplies the AC power to the load 300 .
  • the power conversion device 200 includes a main conversion circuit 201 that converts DC power into AC power and outputs it, and a drive circuit 202 that outputs a drive signal for driving each switching element of the main conversion circuit 201. , and a control circuit 203 that outputs a control signal for controlling the drive circuit 202 to the drive circuit 202 .
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power converter 200 .
  • the load 300 is not limited to a specific application, and is an electric motor mounted on various electrical equipment, such as a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an electric motor for an air conditioner.
  • the main conversion circuit 201 includes a switching element and a freewheeling diode (not shown). By switching the switching element, the DC power supplied from the power supply 100 is converted into AC power and supplied to the load 300 .
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and has six switching elements and It can consist of six freewheeling diodes in anti-parallel.
  • the silicon carbide semiconductor device according to any one of the first and second embodiments described above is applied to each switching element of main conversion circuit 201 .
  • each upper and lower arm forms each phase (U phase, V phase, W phase) of the full bridge circuit.
  • Output terminals of the upper and lower arms, that is, three output terminals of the main conversion circuit 201 are connected to the load 300 .
  • the drive circuit 202 generates a drive signal for driving the switching element of the main converter circuit 201 and supplies it to the control electrode of the switching element of the main converter circuit 201 .
  • a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
  • the driving signal is a voltage signal (ON signal) equal to or higher than the threshold voltage of the switching element, and when maintaining the switching element in the OFF state, the driving signal is a voltage equal to or less than the threshold voltage of the switching element. signal (off signal).
  • the control circuit 203 controls the switching elements of the main conversion circuit 201 so that the desired power is supplied to the load 300 . Specifically, based on the power to be supplied to the load 300, the time (on time) during which each switching element of the main conversion circuit 201 should be in the ON state is calculated. For example, the main conversion circuit 201 can be controlled by PWM control that modulates the ON time of the switching element according to the voltage to be output. Then, a control command (control signal) is output to the drive circuit 202 so that an ON signal is output to the switching element that should be in the ON state at each time point, and an OFF signal is output to the switching element that should be in the OFF state. The drive circuit 202 outputs an ON signal or an OFF signal as a drive signal to the control electrode of each switching element according to this control signal.
  • the silicon carbide semiconductor devices according to the first and second embodiments are applied as switching elements of the main conversion circuit 201, so reliability and conversion efficiency are improved.
  • the silicon carbide semiconductor devices according to Embodiments 1 and 2 to a two-level three-phase inverter has been described.
  • the present invention is not limited to this, and can be applied to various power converters.
  • a two-level power conversion device is used, but a three-level or multi-level power conversion device may be used.
  • the silicon carbide semiconductor device according to 1 and 2 may be applied.
  • the silicon carbide semiconductor devices according to the first and second embodiments can be applied to a DC/DC converter or an AC/DC converter.
  • the power conversion device to which the silicon carbide semiconductor device according to the first and second embodiments is applied is not limited to the case where the above-described load is an electric motor, and for example, an electric discharge machine, a laser processing machine, or an induction heating cooking machine. It can also be used as a power supply device for a device or a contactless power supply system, and can also be used as a power conditioner for a photovoltaic power generation system, an electric storage system, or the like.

Landscapes

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Abstract

本開示は、ＳＪ構造および絶縁ゲート構造を有する炭化珪素半導体装置において、ピラー領域に低抵抗なコンタクトを実現し、耐圧のばらつきを抑制し、チャネル抵抗およびＪＦＥＴ抵抗を低減することを目的とする。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ（１０１）は、ＳＪ領域（９０）と、ＳＪ領域（９０）の上面上のＭＯＳＦＥＴ領域（９１）とを備える。ＳＪ領域（９０）は、第１主面と平行な第１方向に伸長し、第１主面と平行かつ第１方向に垂直な第２方向に交互に配列された、ｎ型の複数の第１ピラー領域（２１）およびｐ型の複数の第２ピラー領域（３０）を備える。ＭＯＳＦＥＴ領域（９１）は、第２方向に伸長し、第１方向に第２ピラー領域（３０）の繰り返し周期である第１繰り返し周期（ｄ１）より短い第２繰り返し周期（ｄ２）で配列され、第２ピラー領域（３０）に接続される、ｐ型の炭化珪素からなる複数のＢＰＷ領域（３１）とを備える。

Description

炭化珪素半導体装置および電力変換装置
　本開示は、炭化珪素半導体装置に関する。
　パワーエレクトロニクスで用いられる半導体装置としては、半導体基板の両面に電極を有する縦型素子が主流であり、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）が典型的なものである。通常の縦型ＭＯＳＦＥＴは、オフ状態とされると、ドリフト層内で空乏層が伸び、耐圧層として機能する。ドリフト層の厚みが小さかったり、またはドリフト層の不純物濃度が高かったりすると、薄い空乏層しか形成されないため、素子の耐圧は低下する。
　一方、ＭＯＳＦＥＴがオン状態のときは、半導体基板とドリフト層とを通る電流が流れ、この電流が受ける抵抗はオン抵抗と称される。ドリフト層が有する抵抗であるドリフト抵抗は、半導体基板の抵抗に比べて高いため、ＭＯＳＦＥＴの主要な抵抗成分の一つである。従って、ドリフト抵抗を低くすることによってオン抵抗を実質的に下げることができる。オン抵抗を下げるための典型的な方法は、ドリフト層の厚みを小さくすること、または、ドリフト層の不純物濃度を高めることである。以上の理由により、高い耐圧と低いオン抵抗との間にはトレードオフが存在する。
　耐圧とオン抵抗との間のトレードオフを解決する構造として、スーパージャンクション構造（以下、ＳＪ構造とも称する）が提案されている。ＳＪ構造では、ドリフト層において、電流が流れる方向に直交する方向に沿って、ｐ型ピラーとｎ型ピラーとが交互に配列されている。ＳＪ構造によれば、半導体素子の表面近傍に存在するｐｎ接合面または金属接合面から広がる空乏層の他に、ｐ型ピラーとｎ型ピラーとの間のｐｎ接合面からも空乏層が広がる。つまり、ドリフト層にはｐ型ピラーまたはｎ型ピラーの深さと同じ深さにわたって空乏層が形成される。たとえばドリフト層の導電型がｎ型である場合、ドリフト抵抗を低減するためにｎ型ピラーの不純物濃度が高められたとしても、ｎ型ピラーとｐ型ピラーとの間で不純物濃度の釣り合いを維持することにより、ｎ型ピラーおよびｐ型ピラー内が完全に空乏化されるようにすれば、高い耐圧を維持することができる。よって、ＳＪ構造により半導体装置の耐圧とオン抵抗との間のトレードオフを劇的に改善することが期待される。
　上述したピラーの形成方法として、マルチエピタキシャル方式（以下、マルチエピ方式とも称する）と、埋め込みエピタキシャル方式（以下、埋め込みエピ方式とも称する）とがある。マルチエピ方式は、エピタキシャル成長工程およびイオン注入工程を交互に繰り返す方式である。埋め込みエピ方式は、エピタキシャル層にトレンチを形成した後にそれを埋め込むエピタキシャル層をさらに形成する方式である。いずれの方式においても、ピラー構造の間隔を小さくすることには限界がある。特に、ワイドバンドギャップ材料として、現在普及が急速に進んでいる炭化珪素（ＳｉＣ）を用いた半導体装置の場合、ピラー構造の間隔を小さくすることは以下に示すとおり困難である。
　マルチエピ方式の問題点について説明する。ＳｉＣでは一般的に不純物の熱拡散係数が非常に小さい。ｐ型不純物であるＡｌおよびＢなども、ＳｉＣにおける熱拡散係数は非常に小さい。そのため、マルチエピ方式でｐ型領域を形成するためには、高エネルギーのイオン注入を複数回行うことにより均一なプロファイルを形成する必要がある。従って、マルチエピ方式では、イオン注入のために厚膜のレジストを形成し、イオンが注入される領域とされない領域を作り分ける必要がある。
　マルチエピ方式において少ないコストでｐ型ピラー領域を形成するためには、エピタキシャル成長の回数をなるべく少なくする必要がある。しかし、エピタキシャル成長の回数を少なくすると、その分イオン注入エネルギーが増大するため、厚膜のレジストが必要となる。
　以上のようにマルチエピ方式では、ｐ型ピラー領域の幅と、プロセスコストの間にはトレードオフの関係があり、産業応用において現実的なｐ型ピラーの幅には限界があった。
　埋め込みエピ方式にも同様の課題がある。パワーデバイスで主流の珪素（Ｓｉ）と比較し、ＳｉＣは原子間の結合力が強いため、反応性イオンエッチング（ＲＩＥ）などでエッチングがしにくい。そのため、ＳｉＣはＳｉに比べてエッチングマスクとの選択比が小さく、エッチングにより形成できるトレンチのアスペクト比に、より制限がかかる。従って、ＳｉＣでは埋め込みエピ方式を用いたとしても実用的なｐ型ピラーの幅に限界がある。以上の通り、ＳｉＣにおいては、Ｓｉと比較してＳＪ構造のピラー間隔が広くなりがちである。
　ピラー間隔の課題に加えて、ＳｉＣではＭＯＳＦＥＴのチャネル抵抗が非常に高くなってしまうという課題がある。チャネル移動度は、ｎ型のＳｉ－ＭＯＳＦＥＴでは数百ｃｍ２／Ｖｓ程度であるのに対し、ｎ型のＳｉＣ－ＭＯＳＦＥＴではわずか数１０ｃｍ２／Ｖｓ程度である。
　さらに、ＳｉＣでは正孔の移動度が非常に低いという課題がある。例えば、Ｓｉの場合は、正孔移動度が５００ｃｍ２／Ｖｓ程度であり、１５００ｃｍ２／Ｖｓ程度の電子移動度の３分の１程度である。一方、ＳｉＣの場合は、正孔移動度が１００ｃｍ２／Ｖｓ程度であり、１１００ｃｍ２／Ｖｓ程度の電子移動度の１０分の１程度である。
　この正孔移動度の低さは、ＭＯＳＦＥＴの動特性に悪影響を与える。ＳｉＣではＳｉと比較して、絶縁破壊電界が約１０倍であるため、ドリフト層の空乏層に蓄積される電荷も約１０倍となる。動特性では空乏層の素早い応答の実現が重要である。しかし、ＳｉＣ－ＭＯＳＦＥＴでは、特にｐ型領域において、Ｓｉ－ＭＯＳＦＥＴの１０倍の空乏層電荷量を、Ｓｉよりもはるかに移動度の小さい正孔を通じて充放電しなければならない。そのため、よりｐ型領域に密にコンタクト領域を形成しなければ、さまざまな不具合が生じる。具体的には、ｐ型領域での電位発生によりゲート絶縁膜のストレスが増大し、これに起因して製品寿命の低下またはｄＶ／ｄｔ耐量の低下が生じる。
　ＳＪ－ＭＯＳＦＥＴではチャージバランスを実現するために、通常のプレーナ型のＭＯＳＦＥＴよりも単位面積当たりでより多くの空乏層電荷が生じる。ＳＪ－ＭＯＳＦＥＴは、この電荷を比較的濃度の薄いｐ型ピラー領域を通じて引き抜かなければならないため、通常のプレーナ型のＭＯＳＦＥＴより、上記の課題が顕著に表れる。
　さらに、ＳｉＣの特徴である高い絶縁破壊電界は、ドリフト層の低抵抗化というメリットを生む一方で、ＳｉＣに接して設けられるゲート絶縁膜における電界の増大という課題を引き起こす。ＳｉＣ－ＭＯＳＦＥＴでは、絶縁破壊電界の小さいＳｉＣ－ＭＯＳＦＥＴでは考慮されなかった、ＪＦＥＴ領域の電界上昇によるゲート絶縁膜寿命の低下という課題が生じる。そのため、ＳｉＣ－ＭＯＳＦＥＴではＳｉ－ＭＯＳＦＥＴと比較してＪＦＥＴ領域を狭く形成しなければならない。ＪＦＥＴ領域が狭くなるとＪＦＥＴ領域の抵抗（ＪＦＥＴ抵抗）が増大するため、特に低耐圧の素子において、チャネル抵抗の増大と同様に、オン抵抗を低減する上での障害となる。
特許第６３７７３０２号公報
Ｔ．　Ｆｕｊｉｈｉｒａ，　"Ｔｈｅｏｒｙ　ｏｆ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｓｕｐｅｒｊｕｎｃｔｉｏｎ　Ｄｅｖｉｃｅｓ，"　Ｊｐｎ．　Ｊ．　Ａｐｐｌ．　Ｐｈｙｓ．，　ｖｏｌ．　３６，　ｐｐ．　６２５４－６２６２，　１９９７． Ｓ．　Ｋ．　Ｌｅｅ．，　ｅｔ　ａｌ．，　"Ｌｏｗ　ｒｅｓｉｓｔｉｖｉｔｙ　ｏｈｍｉｃ　ｔｉｔａｎｉｕｍ　ｃａｒｂｉｄｅ　ｃｏｎｔａｃｔｓ　ｔｏ　ｎ－　ａｎｄ　ｐ－ｔｙｐｅ　４Ｈ－ｓｉｌｉｃｏｎ　ｃａｒｂｉｄｅ"　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｅｌｅｃｔｒｏｎｉｃｓ　４４　（２０００）　１１７９－１１８６． Ｃ．　Ｄａｒｍｏｄｙａ　ａｎｄ　Ｎ．　Ｇｏｌｄｓｍａｎｂ，　"Ｉｎｃｏｍｐｌｅｔｅ　ｉｏｎｉｚａｔｉｏｎ　ｉｎ　ａｌｕｍｉｎｕｍ－ｄｏｐｅｄ　４Ｈ－ｓｉｌｉｃｏｎ　ｃａｒｂｉｄｅ"　Ｊ．　Ａｐｐｌ．　Ｐｈｙｓ．　１２６，　１４５７０１　（２０１９）．
　上記の制約および課題を踏まえた上で、ＳｉＣにおいて高性能な使いやすいＳＪ－ＭＯＳＦＥＴを実現する方法として、特許文献１に示されるように、ＭＯＳＦＥＴの繰り返し周期をｐ型ピラーの繰り返し周期よりも小さくすることが考えられる。これにより、ＳｉＣのチャネル幅密度が上昇し、低抵抗化が実現する。
　しかしながら、上記のような工夫を施した場合であっても依然として課題は残存する。まず、ＭＯＳＦＥＴの繰り返し周期をｐ型ピラーの繰り返し周期より小さくしたとしても、ＭＯＳＦＥＴとｐ型ピラーとで繰り返しの向きが同じである場合、ＭＯＳＦＥＴの繰り返し周期はｐ型ピラーの繰り返し周期の整数分の１に制限される。加えて、ＭＯＳＦＥＴとＳＪ領域の合わせズレに起因して耐圧のばらつきが発生する。これは、ＭＯＳＦＥＴのＪＦＥＴ領域がｐ型ピラー間のどこに位置するかによって、ｐｎ接合に印加される電界が大きく変わってくるからである。
　また、比較的大きな幅に制限されてしまうｐ型ピラーの上部にはチャネル領域は形成されない。そのため、一般的なプレーナ型ＭＯＳＦＥＴと比較して、チャネル抵抗およびＪＦＥＴ抵抗が高止まりしてしまう。
　本開示は、上記の問題点を解決するためになされたものであり、ＳＪ構造および絶縁ゲート構造を有する炭化珪素半導体装置において、ピラー領域に低抵抗なコンタクトを実現し、耐圧のばらつきを抑制し、チャネル抵抗およびＪＦＥＴ抵抗を低減することを目的とする。
　本開示の炭化珪素半導体装置は、互いに対向する第１主面および第２主面を有するｎ型の炭化珪素基板と、炭化珪素基板の第１主面上に設けられる炭化珪素からなるＳＪ領域と、ＳＪ領域の上面上に設けられるＭＯＳＦＥＴ領域とを備える。ＳＪ領域は、第１主面と平行な第１方向に伸長し、第１主面と平行かつ第１方向に垂直な第２方向に交互に配列された、ｎ型の複数の第１ピラー領域およびｐ型の複数の第２ピラー領域を備える。ＭＯＳＦＥＴ領域は、第２方向に伸長し、第１方向に、第２ピラー領域の繰り返し周期である第１繰り返し周期より短い第２繰り返し周期で配列され、第２ピラー領域に接続される、ｐ型の炭化珪素からなる複数のＢＰＷ領域と、各ＢＰＷ領域の上に第２方向に設けられる各トレンチ内にゲート絶縁膜を介して設けられる複数のゲート電極と、隣り合う２つのＢＰＷ領域の間、および隣り合う２つのトレンチの間で第２方向に伸長する、ｎ型の炭化珪素からなる複数のＪＦＥＴ領域と、各ＪＦＥＴ領域の上に各ＪＦＥＴ領域に接して設けられる、ｐ型の炭化珪素からなる複数のボディ領域と、各ボディ領域の上に設けられる各ボディ領域より抵抗率が低いｐ型の炭化珪素からなる複数のボディコンタクト領域と、各ボディ領域の上に各トレンチおよび各ボディコンタクト領域の夫々に接して設けられるｎ型の炭化珪素からなる複数の不純物領域と、少なくとも１つのＪＦＥＴ領域に接し、少なくとも１つのＢＰＷ領域と少なくとも１つのボディ領域とを接続するｐ型の炭化珪素からなる少なくとも１つの接続領域とを備える。炭化珪素半導体装置は、各ボディコンタクト領域上に設けられる上面電極と、炭化珪素基板の第２主面上に設けられる下面電極とを備える。
　本開示の炭化珪素半導体装置によれば、第２ピラー領域に対する低抵抗なコンタクトが実現し、耐圧のばらつきが抑制され、チャネル抵抗およびＪＦＥＴ抵抗が低減する。本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１または実施の形態２のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの平面模式図である。 実施の形態１のＳＪ－ＳｉＣ－ＭＯＳＦＥＴのユニットセルの斜視図である。 実施の形態１のＳＪ－ＳｉＣ－ＭＯＳＦＥＴのユニットセルの斜視図である。 実施の形態１のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１のＳＪ領域とＭＯＳＦＥＴ領域との境界部分のｘｙ平面図である。 実施の形態１のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１の図４におけるＡ１－Ａ１´断面図である。 実施の形態１のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１の図４におけるＡ２－Ａ２´断面図である。 ＳＪ領域の最適設計の試算例に用いられるｐｎダイオード構造を示す図である。 最適化されたＳＪ領域におけるピラーピッチとオン抵抗および不純物濃度との関係を示す図である。 図６のｐｎダイオード構造の上部の電界分布のＴＣＡＤシミュレーション結果を示す図である。 交差領域からソース電極までの正孔の通電経路における平均電流密度および面抵抗と、第１ピラー領域の不純物濃度との関係を示す図である。 ｐ型領域における正孔移動度およびイオン化率のアクセプタ不純物濃度依存性を示す図である。 ｐ型領域の抵抗率のアクセプタ不純物濃度依存性を示す図である。 接続領域の不純物濃度とｘｙ平面における面積占有率との関係を示す図である。 ＴＣＡＤの計算に用いたダイオード構造を示す図である。 カソードに流れる電流の時間波形を示す図である。 移動度低下領域の直上部と直下部との電圧差の時間波形を示す図である。 接続領域の不純物濃度とｘｙ平面における面積占有率との関係を、接続領域の抵抗率が１ｍΩｃｍ２、０．３ｍΩｃｍ２の場合について試算した結果を示す図である。 実施の形態１の第１変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴのユニットセルの斜視図である。 実施の形態１の第１変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの交差領域を通るｘｙ平面における平面図である。 実施の形態１の第１変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの図１９におけるＡ１－Ａ１´断面図である。 実施の形態１の第１変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの図１９におけるＡ２－Ａ２´断面図である。 実施の形態１の第２変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴのユニットセルの斜視図である。 実施の形態１の第２変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの交差領域を通るｘｙ平面における平面図である。 実施の形態１の第２変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの図２３におけるＡ１－Ａ１´断面図である。 実施の形態１の第２変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの図２３におけるＡ２－Ａ２´断面図である。 実施の形態１の第３変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴのユニットセルの斜視図である。 実施の形態１の第３変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの交差領域を通るｘｙ平面における平面図である。 実施の形態１の第３変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの図２７におけるＡ１－Ａ１´断面図である。 実施の形態１の第３変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの図２７におけるＡ２－Ａ２´断面図である。 実施の形態１の第４変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの第１ピラー領域を通るｘｚ平面における断面図である。 実施の形態１の第４変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの第２ピラー領域を通るｘｚ平面における断面図である。 実施の形態２のＳＪ－ＳｉＣ－ＭＯＳＦＥＴのユニットセルの斜視図である。 実施の形態２の第１変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴのユニットセルの斜視図である。 実施の形態２の第２変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴのユニットセルの斜視図である。 実施の形態２の第３変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴのユニットセルの斜視図である。 実施の形態３の電力変換システムの構成図である。
　以下、添付の図面を参照しながら実施の形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　本明細書に記載の実施の形態においては、半導体装置の一例として、炭化珪素（ＳｉＣ）半導体装置であり、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。電位の高低についての記述は、第１導電型をｎ型、第２導電型をｐ型とした場合に対する記述であり、第１導電体をｐ型、第２導電型をｎ型とした場合には、電位の高低の記述も逆になる。さらに、半導体装置全体のうち、ユニットセルが周期的に並ぶ活性領域以外の領域を、本願では外周領域と呼んで説明する。
　＜Ａ．実施の形態１＞
　＜Ａ－１．構成＞
　まず、実施の形態１にかかる炭化珪素半導体装置の構成を説明する。
　図１は、実施の形態１の炭化珪素半導体装置であるＳＪ構造を有する炭化珪素ＭＯＳＦＥＴ（以下、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴと称する）１０１、または実施の形態２の炭化珪素半導体装置であるＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２を上面から見た平面模式図である。図１においてＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１，１０２の上面の一部にはゲートパッド８１が形成されており、これに隣接してソース電極８０が形成されている。また、ゲートパッド８１から延びるように、ゲート配線８２が形成されている。
　図２はＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１のユニットセルの斜視図である。図２ではユニットセルの構成を可視化するため、ＭＯＳＦＥＴ領域９１の上部の構成が省略されている。図２に示されるＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１のユニットセルは、図１のソース電極８０の下部に周期的に繰り返される。図２におけるｚ軸方向は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１を構成するチップの表面方向である。また、図２におけるｘ軸方向およびｙ軸方向は、それぞれＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１を構成するチップの各辺方向である。ただし、これらの軸の取り方は必ずしも一義的に定義されるものではなく一定の任意性を有する。ｘ軸およびｙ軸は、チップの面方向に水平かつｚ軸に垂直であり、互いに一定以上の角度、例えば１０°以上の角度をなしていればよい。
　図２の具体的な説明に移る。説明の簡単化のため、図２ではＳｉＣで形成されている半導体層の内部の領域およびトレンチゲート箇所のみが図示されている。立体的な構造を簡潔に表すため、図２はＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１が様々な箇所の断面で切り出された状態を示している。
　図２に示されるように、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１は、ｎ型の炭化珪素基板１０、ｎ型のドリフト層２０、ＳＪ領域９０およびＭＯＳＦＥＴ領域９１を備えている。図２における炭化珪素基板１０の上面および下面をそれぞれ第１主面および第２主面とも称する。
　ドリフト層２０は炭化珪素基板１０上に形成される。ＳＪ領域９０はドリフト層２０上に形成される。ＭＯＳＦＥＴ領域９１はＳＪ領域９０上に形成される。ＳＪ領域９０は、図２において炭化珪素基板１０と接していないが、図３に示されるように炭化珪素基板１０と接していてもよい。すなわち、ＳＪ領域９０はドリフト層２０を介して炭化珪素基板１０上に形成されてもよいし、直接炭化珪素基板１０上に形成されてもよい。
　ＳＪ領域９０は、複数のｎ型の第１ピラー領域２１と、複数のｐ型の第２ピラー領域３０とを備える。各第１ピラー領域２１および各第２ピラー領域３０は、ｘ軸方向に伸長し、かつｙ軸方向に繰り返し周期ｄ１でストライプ状に交互に配列される。すなわち、各第１ピラー領域２１および各第２ピラー領域３０は、炭化珪素基板１０の第１主面と平行な第１方向であるｘ軸方向に伸長し、第１主面と平行かつｘ軸に垂直な第２方向であるｙ軸方向に交互に配列される。繰り返し周期ｄ１を第１繰り返し周期とも称する。第２ピラー領域３０のごく一部がＭＯＳＦＥＴ領域９１へ延伸してもよい。
　第１ピラー領域２１および第２ピラー領域３０の不純物濃度は、プロセス上のばらつき等で変動し得るものの、おおむねチャージバランスを実現するように設計されることが望ましい。チャージバランスとは、第１ピラー領域２１および第２ピラー領域３０の同一深さにおける領域がそれぞれ完全空乏化したときの空間電荷密度の総和が、正負打ち消しあってほぼゼロとなることを指す。具体的には、第１ピラー領域２１の幅と第１ピラー領域２１の不純物濃度との積が、第２ピラー領域３０の幅と第２ピラー領域３０の不純物濃度との積にほぼ等しくなるよう、ＳＪ領域９０が設計されればよい。
　ＭＯＳＦＥＴ領域９１は、ｎ型のＪＦＥＴ領域２２、ｐ型のボディ領域３２、ｎ型の不純物領域であるソース領域２３、ｐ型のボディコンタクト領域３３、ゲート絶縁膜５０、ゲート電極６０、ｐ型のＢＰＷ領域３１およびｐ型の接続領域３４を備える。
　ＪＦＥＴ領域２２はＳＪ領域９０の上に形成される。ボディ領域３２はＪＦＥＴ領域２２の上に形成される。ソース領域２３はボディ領域３２の上に形成される。ボディコンタクト領域３３は、ソース領域２３の上面からソース領域２３を貫通してボディ領域３２に達するように形成される。ソース領域２３の上面からソース領域２３およびボディ領域３２を貫通するトレンチ５５が形成される。トレンチ５５の内壁には５０ｎｍ以上１００ｎｍ以下程度の薄い酸化珪素からなるゲート絶縁膜５０が形成される。トレンチ５５の内部には、ゲート絶縁膜５０を介して多結晶シリコンなどからなるゲート電極６０が形成される。ここで、トレンチ５５の側面はいずれの面方位であってもよい。例えば、炭化珪素半導体のポリタイプが４Ｈ－ＳｉＣの場合、トレンチ５５の側面を＜１１―２０＞方向と平行に形成すれば、チャネル領域が（１－１００）または（－１１００）のｍ面を活用できる。そのため、炭化珪素基板１０のオフ角の影響を受けにくい、ばらつきの少ないチャネル領域を形成することができる。
　トレンチ５５の底部には、ｙ軸方向に伸長する複数のｐ型のＢＰＷ領域３１がｘ軸方向に繰り返し周期ｄ２でストライプ状に形成されている。すなわち、ＢＰＷ領域３１はＳＪ領域９０の第２ピラー領域３０の伸長方向であるｘ軸方向に直交するｙ軸方向に伸長する。ＢＰＷ領域３１の繰り返し周期ｄ２を第２の繰り返し周期とも称する。ＢＰＷ領域３１の繰り返し周期ｄ２は、第２ピラー領域３０の繰り返し周期ｄ１よりも短い。ＢＰＷ領域３１と第２ピラー領域３０との交差点を交差領域９２と定義する。交差領域９２において、ＢＰＷ領域３１は第２ピラー領域３０と接続される。
　交差領域９２に接して、または交差領域９２の近傍に接続領域３４が設けられる。ここで、接続領域３４が交差領域９２の近傍にあるとは、接続領域３４が交差領域９２と電気的に低い抵抗で接続された位置にあることを意味する。具体的には、接続領域３４と交差領域９２との距離が、交差領域９２の繰り返し方向において隣り合う交差領域９２の離間距離の１／４より短ければ、接続領域３４は交差領域９２の近傍にあるとみなしてよい。接続領域３４は、縦方向すなわちｚ軸方向に伸長し、ボディ領域３２に接続される。ＢＰＷ領域３１の不純物濃度は、第２ピラー領域３０の不純物濃度よりも高いことが望ましいが、第２ピラー領域３０の不純物濃度以下であってもよい。
　ＪＦＥＴ領域２２は、トレンチ５５の間およびＢＰＷ領域３１の間に、第１ピラー領域２１より高い不純物濃度で形成される。ＪＦＥＴ領域２２はｐ型の第２ピラー領域３０の上部にも形成される。
　ボディ領域３２はＪＦＥＴ領域２２の上部に形成され、かつトレンチ５５の間を埋めるように形成されている。ボディ領域３２の上部には、ソース領域２３がゲート絶縁膜５０に接するよう形成されている。ボディコンタクト領域３３はソース領域２３を貫通し、ボディ領域３２に接するように周期的に形成されている。
　図４は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１のＳＪ領域９０とＭＯＳＦＥＴ領域９１との境界部分のｘｙ平面図である。図４において、紙面に垂直かつ手前側をｚ軸正方向としている。図４に示されるように、ＢＰＷ領域３１と第２ピラー領域３０との交差点に交差領域９２が定義される。ＢＰＷ領域３１は、主にイオン注入により形成されるためＳＪ領域９０にはみ出すが、イオン注入以外で形成されＳＪ領域９０にはみ出していなくてもよい。ＢＰＷ領域３１は交差領域９２で第２ピラー領域３０と接続される。接続領域３４は交差領域９２に隣接するように形成され、ｚ軸方向に伸びている。
　図４において、ｚ軸に水平であり、かつ第２ピラー領域３０の中心を通る断面をＡ１－Ａ１´断面と定義する。同様に、ｚ軸に水平であり、かつ第１ピラー領域２１の中心を通る断面をＡ２－Ａ２´断面と定義する。図５はＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１のＡ１－Ａ１´断面図であり、図６はＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１のＡ２－Ａ２´断面図である。図５および図６では、図２および図３と異なり、ＭＯＳＦＥＴ領域９１の上部の構造が省略されず図示されている。
　図５および図６に示されるように、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１は、層間絶縁膜５１、上面電極であるソース電極８０、第１オーミックコンタクト領域７０および下面電極であるドレイン電極８３を備える。層間絶縁膜５１はゲート電極６０の上部を覆い、ゲート電極６０とソース電極８０とを絶縁する。層間絶縁膜５１にはボディコンタクト領域３３を露出するコンタクトホールが形成される。層間絶縁膜５１上およびコンタクトホール内にソース電極８０が形成され、コンタクトホールを介してソース電極８０はボディコンタクト領域３３と接触する。具体的には、ソース電極８０とボディコンタクト領域３３の境界には第１オーミックコンタクト領域７０が形成され、ソース電極８０は第１オーミックコンタクト領域７０を介してボディコンタクト領域３３と接触する。
　図５に示されるように、ＢＰＷ領域３１は交差領域９２において第２ピラー領域３０と接続される。また、ＢＰＷ領域３１は接続領域３４を介してボディ領域３２と接続される。ボディ領域３２はボディコンタクト領域３３および第１オーミックコンタクト領域７０を介してソース電極８０と接続される。この構成により、ソース電極８０から第２ピラー領域３０までの正孔の通電経路が低抵抗化する。第２ピラー領域３０の上部にもｎ型のＪＦＥＴ領域２２が形成されている。このＪＦＥＴ領域２２はｙ軸方向に伸長して第１ピラー領域２１の上部に達するため、導通に寄与する。なお、図５および図６において、ソース領域２３は第１オーミックコンタクト領域７０に接触していない。しかし実際には、Ａ１－Ａ１´断面とＡ２－Ａ２´断面の間の断面において、ソース領域２３は第１オーミックコンタクト領域７０に接触し、ソース電極８０とオーミック接続される。
　図６に示されるように、Ａ２－Ａ２´断面においては、第１ピラー領域２１がＳＪ領域９０の全域を占める。また、Ａ２－Ａ２´断面においては、ＭＯＳＦＥＴ領域９１において接続領域３４が存在しない。その他のＡ２－Ａ２´断面の構造は、図５に示されたＡ１－Ａ１´断面の構造にほぼ等しい。
　＜Ａ－２．製造方法＞
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１の製造方法について説明する。まず、ＳＪ領域９０の形成方法について述べる。上記のとおり、ＳＪの形成方法にはマルチエピ方式と埋め込みエピ方式とがあり、いずれの方法を用いてもよい。
　まず、埋め込みエピ方式について説明する。ｎ型の炭化珪素基板１０の上に、化学気相堆積法（ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、５μｍ以上２００μｍ以下の厚さのドリフト層２０をエピタキシャル成長させる。炭化珪素基板１０は、ｚ軸正方向の面である第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有し、ｎ型不純物濃度が１×１０１８ｃｍ－３以上５×１０１９ｃｍ－３以下程度である。ドリフト層２０は、ｎ型不純物濃度が１×１０１４ｃｍ－３以上から５×１０１７ｃｍ－３以下の炭化珪素である。
　次に、ドリフト層２０上にＳｉＯ２層を形成する。そして、このＳｉＯ２層をフォトリソフィおよび反応性イオンエッチングなどでストライプ状に加工する。その後、ＳｉＯ２と選択比の取れるエッチングガスを用い、ドリフト層２０に１μｍ以上１０μｍ以下程度の幅のトレンチ５５を形成する。トレンチ５５は幅に対する深さの比が大きく、深さ方向においてはドリフト層２０の全域にまで深くエッチングされていることが望ましい。ただし、トレンチ５５の幅を小さくすることを重視して、トレンチ５５の深さはドリフト層２０の深さの半分程度であってもよい。このようなトレンチ５５によるＳＪ構造をハーフＳＪ構造または小型ＳＪ構造をも称する。トレンチ５５形成時にエッチングされず残った、トレンチ５５間のドリフト層２０が第１ピラー領域２１となる。
　次に、トレンチ５５上にＣＶＤ法によりｐ型のＳｉＣ層をエピタキシャル成長させ、トレンチ５５をｐ型のエピタキシャル層により完全に埋め込む。ここで、トレンチ５５を埋め込むエピタキシャル層のｐ型不純物としては、アルミニウム（Ａｌ）またはボロン（Ｂ）が代表的である。これにより第２ピラー領域３０が形成される。第２ピラー領域３０のｐ型不純物濃度は、上記のとおり第１ピラー領域２１のｎ型不純物濃度との関係でチャージバランスが実現するように設定されることが望ましい。
　なお、トレンチ５５をｐ型エピタキシャル層により埋め込む際、トレンチ５５間のメサ領域上にもｐ型エピタキシャル層が形成されてしまう。そのため、化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）などの方法により、メサ領域上のｐ型エピタキシャル層のみ削り取り、第１ピラー領域２１および第２ピラー領域３０がともに半導体層の表面に露出する状態として、ＳＪ領域９０が完成する。
　次に、マルチエピ方式を用いた場合について説明する。ｎ型の炭化珪素基板１０の上に、ＣＶＤ法により、数百ｎｍ以上１０数μｍ以下程度の厚さのｎ型エピタキシャル層を形成する。その後、ｎ型エピタキシャル層上にＳｉＯ２膜を形成し、フォトリソグラフィによりパターニングしてイオン注入用マスクを作成する。次に、イオン注入用マスクを貫通しない範囲で注入エネルギーおよびドーズ量を変化させながらイオン注入を行い、深さ方向に均一な不純物濃度分布を有するｐ型領域を形成する。ここで、イオン注入用マスクを貫通しない注入エネルギーは、イオン注入量マスクの厚さに依存し、例えば数１００ｋｅＶ以上数ＭｅＶである。注入元素にはＢまたはＡｌが用いられる。その後、イオン注入用マスクを除去する。
　その後、再びｎ型のエピタキシャル層を形成すると共に、上記の方法でｐ型領域を深さ方向に延在させる。この工程を複数回繰り返すことによって、得られたｐ型領域が第２ピラー領域３０となり、第２ピラー領域３０間のｎ型エピタキシャル層が第１ピラー領域２１となって、ＳＪ領域９０が得られる。
　上記では、簡単化のため、ｎ型のエピタキシャル層にイオン注入を行ってｐ型領域を形成する方法を説明したが、ｎ型とｐ型とを逆にしてもよい。また、不純物濃度の小さいｎ型エピタキシャル層を形成した後、全面にイオン注入をおこなってドリフト層２０または第１ピラー領域２１となるｎ型領域を形成してもよい。一般的に、イオン注入はエピタキシャル成長に比べて不純物のばらつきが小さいため、ＳＪ領域９０においてチャージバランス状態からのずれを小さくできる。そのため、オン抵抗または耐圧のばらつきを抑え、歩留まりの高いＳＪ領域９０を実現することができる。さらにコストはかかるが、ｎ型領域とｐ型領域とを個別にマスクを形成して作成し、設計の自由度をさらに上昇させてもよい。ｎ型領域を形成する際に注入する不純物は窒素（Ｎ）またはリン（Ｐ）が一般的である。
　マルチエピ方式のコストは、主にマルチエピ回数に依存する。一方で、マルチエピ回数を少なくするにはイオンの注入エネルギーをＭｅＶにするなどの特殊な工程が必要であるため、例えば注入エネルギーの増大による注入欠陥の増大、または注入用マスクの厚膜化による加工寸法の拡大など、性能面の悪化につながる。なお、詳細は後述するが、一般的にＳＪ－ＭＯＳＦＥＴでは微細化が進むほどに、すなわち、第２ピラー領域３０のアスペクト比を高く、ｐ型不純物濃度を高く、繰り返し周期を短くするほどに性能が高くなる、すなわち同一耐圧におけるオン抵抗が低くなる。そのため、マルチエピ方式ではコストと性能の間にトレードオフがあり、そのバランスは主にマルチエピ回数によって定まる。
　なお、埋め込みエピ方式およびマルチエピ方式の双方において、炭化珪素基板１０、ドリフト層２０およびＳＪ領域９０における不純物濃度の関係は次のようになる。まず、ｎ型領域では炭化珪素基板１０の不純物濃度が最も高い。ドリフト層２０の不純物濃度は第１ピラー領域２１の不純物濃度以下に設計される。次に、第２ピラー領域３０のｐ型不純物濃度は、ＳＪ領域９０内のチャージバランスの設計によって異なる。本明細書では、基本的には活性領域におけるＳＪ領域９０中の深さが一定なｘｙ平面内において、ドナー総量／アクセプタ総量が０．５以上２以下の範囲であれば、チャージバランスしているとみなす。
　次に、ＭＯＳＦＥＴ領域９１の形成方法について説明する。まず、ＳＪ領域９０の上部にｎ型のエピタキシャル層を形成する。ここで、ＪＦＥＴ領域２２の不純物濃度が得られるようにエピ条件を制御することによって、形成されたエピタキシャル層をそのままＪＦＥＴ領域２２としてもよい。これにより、ＪＦＥＴ領域２２を作成する工程数を削減することができる。あるいは、例えば１×１０１４ｃｍ－３など不純物濃度の小さいｎ型のエピタキシャル層を形成した後、エピタキシャル層にイオン注入を行うことによりｎ型不純物濃度を高めてＪＦＥＴ領域２２を形成してもよい。この方法によれば、ＪＦＥＴ領域２２の不純物濃度のばらつきを小さくすることができ、製品のばらつき低減および歩留まり上昇を実現することができる。
　ＳｉＣ－ＭＯＳＦＥＴ１０１の特徴の一つは、ＪＦＥＴ領域２２の不純物濃度がドリフト層２０および第１ピラー領域２１の不純物濃度よりも高いことである。これにより、第２ピラー領域３０の上に形成されたＭＯＳＦＥＴもＪＦＥＴ領域２２を通して電流通電に寄与することができる。ＪＦＥＴ領域２２の不純物濃度は、例えば５×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であればよい。なお、ＪＦＥＴ領域２２の不純物濃度は第１ピラー領域２１の不純物濃度と同じであってもよい。
　次に、ＪＦＥＴ領域２２の表層にＡｌなどのアクセプタイオンを注入することにより、ｐ型のボディ領域３２を形成する。ボディ領域３２の不純物濃度は、例えば５×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下であればよい。ボディ領域３２の不純物濃度はＪＦＥＴ領域２２より高い。ボディ領域３２の深さは０．５μｍ以上２μｍ以下程度であればよい。ボディ領域３２が深ければチャネル長を長くすることができ、短絡耐量を増やすことができる。なお、ＪＦＥＴ領域２２上にｐ型のエピタキシャル層をボディ領域３２として形成してもよい。
　次に、イオン注入およびフォトリソグラフィによってボディ領域３２の表層にｎ型のソース領域２３およびｐ型のボディコンタクト領域３３を形成する。ソース領域２３はＮイオンまたはＰイオンなどの注入により形成される。ソース領域２３のｎ型不純物濃度は１×１０１８以上１×１０２１ｃｍ－３以下であり、ボディ領域３２のｐ型不純物濃度を超える。ボディコンタクト領域３３はＡｌイオンまたはＢイオンなどの注入により形成される。ボディコンタクト領域３３の不純物濃度は５×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下であり、ボディ領域３２のｐ型不純物濃度を超える。
　次に、トレンチエッチング用のマスクをＳｉＯ２膜の成膜およびフォトリソグラフィにより形成する。そして、このマスクを用いてＲＩＥなどにより、ボディ領域３２を貫通するトレンチ５５を形成する。さらに、トレンチ５５の下部にイオン注入によりｐ型のＢＰＷ領域３１を形成する。このとき、トレンチ５５エッチング用のマスクをＢＰＷ領域を形成するイオン注入用のマスクとしても用いることによって、マスクを作成する工程数を削減してもよい。ＢＰＷ領域３１のｐ型不純物濃度はボディ領域３２のｐ型不純物濃度以上であることが望ましい。
　次に、例えばフォトリソグラフィおよびトレンチ５５内部への傾斜イオン注入を用いてｐ型の接続領域３４を形成する。接続領域３４は、交差領域９２に接するか、または交差領域９２の近傍に形成されればよい。接続領域３４のｐ型不純物濃度はボディ領域３２のｐ型不純物濃度以上であればよい。
　次に、熱処理装置により、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００℃以上１９００℃以下の温度で、３０秒から１時間のアニールを行う。このアニールにより、炭化珪素半導体層にイオン注入されたｎ型不純物イオンおよびｐ型不純物イオンが電気的に活性化する。
　次に、炭化珪素半導体層の表面を熱酸化することにより、トレンチ５５の内壁に所望の厚みの酸化珪素膜をゲート絶縁膜５０として形成する。さらに、ゲート絶縁膜５０の上に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることにより、トレンチ５５内部にゲート電極６０を形成する。その後、酸化珪素からなる層間絶縁膜５１を減圧ＣＶＤ法により形成する。
　次に、層間絶縁膜５１およびゲート絶縁膜５０を貫通し、活性領域内のボディコンタクト領域３３およびソース領域２３に到達するコンタクトホールを形成する。なお、図５および図６において、層間絶縁膜５１およびゲート絶縁膜５０のコンタクトホールはソース領域２３に到達していない。しかし、ボディコンタクト領域３３を通らないｘｚ断面において、層間絶縁膜５１およびゲート絶縁膜５０のコンタクトホールはソース領域２３に到達している。
　次に、スパッタ法などにより、Ｎｉを主成分とする金属膜を形成する。さらに、６００℃から１１００℃の温度で熱処理を行ない、Ｎｉを主成分とする金属膜とボディコンタクト領域３３の炭化珪素層とを反応させて、両者の間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の残留した金属膜をウェットエッチングにより除去する。これにより、残ったシリサイドが第１オーミックコンタクト領域７０となる。
　その後、炭化珪素基板１０の裏面である第２主面に、Ｎｉを主成分とする金属膜を形成し、熱処理することにより、第２オーミック領域（図示せず）を形成する。
　なお、これまでの工程で外周領域も同時に形成される。外周領域には一般的な構造が想定される。例えば、外周の多結晶シリコン膜の下部にフィールド絶縁膜を形成する工程が別途設けられてもよい。
　次に、炭化珪素基板１０の表面側に、スパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィ技術により所定の形状に加工することで、ソース電極８０、ゲートパッド８１、およびゲート配線８２を形成する。ソース電極８０およびゲートパッド８１は、第１オーミックコンタクト領域７０およびゲート電極６０にそれぞれ接触する。
　最後に、炭化珪素基板１０の裏面に形成された第２オーミック領域（図示せず）の表面上に、金属膜であるドレイン電極８３を形成すれば、図１から図６に示されたＳｉＣ－ＭＯＳＦＥＴ１０１が完成する。
　＜Ａ－３．動作＞
　次に、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１の動作について説明する。以下、半導体材料が４Ｈ型の炭化珪素であるＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１を例に説明する。パワーデバイスはインバータ等の電力変換機器内で様々な動作をするが、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１が効果を発揮する動作および状態として、オフ状態、オン状態およびスイッチング動作（ターンオン、ターンオフ）について説明する。
　＜Ａ－３－１．オフ状態＞
　まず、ｎチャネル型ＳＪ－ＭＯＳＦＥＴに共通の一般的なオフ状態について述べる。オフ状態において、ゲート電圧は閾値以下、一般的に０Ｖまたはマイナス数Ｖであり、ｎチャネルが形成されておらず高抵抗状態となっている。インバータではこのオフ状態のときに、素子のドレインに高電圧がかかる。ドレインに正電圧が印加されると、ＳＪ領域９０において第１ピラー領域２１および第２ピラー領域３０の間のｐｎ接合に逆バイアスが印加される。そのため、ＳＪ領域９０の横方向に向かって空乏層が伸びていく。ドレイン電圧がある値を超えると、第１ピラー領域２１および第２ピラー領域３０が完全に空乏化する。これにより、ドレイン－ソース間が大幅に高抵抗化し、オフ状態を維持できる。この時、チャージバランスが完全でないと、どちらかが完全空乏化してももう片方は完全空乏化しないため、電界が余計に生じてしまう。
　オフ状態において、ドレイン電圧がさらに大きくなると、今度は縦方向の電界が増大していく。設計にもよるが、電界が最大になる箇所は、主にＳＪ領域９０の最下部、またはボディ領域３２とＪＦＥＴ領域２２とのｐｎ接合部である。この時の最大電界がＳｉＣの絶縁破壊電界（３ＭＶ／ｃｍ程度）を超えるとアバランシェ電流による絶縁破壊が生じる。
　このように、ＳＪ－ＭＯＳＦＥＴの設計においては第１ピラー領域２１および第２ピラー領域３０のチャージバランスの調整が非常に重要であることがわかる。第１ピラー領域２１および第２ピラー領域３０の設計を最適化する理論として、例えばＦｕｊｉｈｉｒａの理論（非特許文献１）が有名である。本開示の技術においても、Ｆｕｊｉｈｉｒａの理論をもとに最適化されたＳＪ構造の活用を前提とする。
　例として、ＳＪ領域の最適設計の結果を示す。ここでは簡単のため、図７に示されるようなｐ型ピラーおよびｎ型ピラーの幅が等しいｐｎダイオード構造を考慮する。このｐｎダイオード構造にＦｕｊｉｈｉｒａの理論に基づく最適設計を実施した場合、ＳＪ層のオン抵抗および素子耐圧は以下の式で求められる。
Figure JPOXMLDOC01-appb-M000001
　式（１）において、Ｒｏｎ．ｓｐはオン抵抗、ｄはピラー幅／２、ＶＢは耐圧、μは移動度、εＳは半導体の誘電率、ＥＣは絶縁破壊電界を表している。
　式（１）が成り立つ最適設計の条件下において、カソードにＶＢが印加された際の最大電界はちょうどＥＣとなるが、その内訳は以下の式（２）および（３）で示される。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
　ここで、ＥｚｍａｘはＳＪ層の中心部における縦方向の最大電界であり、Ｅｘｍａｘは同じくＳＪ層の中心部における横方向の最大電界である。
　図６の構造において、ｐ型ピラーの幅および不純物濃度はｎ型ピラーの幅および不純物濃度に等しい。ある電圧までカソード電圧が上昇すると、ｐ型ピラーとｎ型ピラーにそれぞれｐｎ接合面から空乏層がｄだけ広がる。この時、ｎ型ピラーおよびｐ型ピラーは完全空乏化し、ＳＪ層の中心部では横方向に、ＳＪ層のピラー中心部の上下端部では縦方向にそれぞれ、電界Ｅｘｍａｘが印加される。絶縁破壊時にはＳＪ中心部には、縦方向にＥｚｍａｘ、ＳＪ層のピラー中心部の上下端部には、縦方向にＥｘｍａｘ＋Ｅｚｍａｘの電界がかかり、この値が絶縁破壊電界に達することで、絶縁破壊が生じる。この構造の場合、式（３）に示すように縦方向と横方向の電界を等しく設計することで、耐圧とオン抵抗を最大化できる。
　この時のｎおよびｐ型ピラーの不純物濃度Ｎは式（２）、式（３）およびガウスの法則より、以下のように求められる。
Figure JPOXMLDOC01-appb-M000004
　図８は、式（４）および式（１）を基に、ピラーの繰り返し周期であるピラーピッチ４ｄ（μｍ）と、オン抵抗Ｒｏｎ．ｓｐ（ｍΩｃｍ２）および不純物濃度Ｎ（ｃｍ－３）との関係を計算した結果を示している。傾向として、ピラーピッチ４ｄの縮小に伴い、オン抵抗Ｒｏｎ．ｓｐは低下し、不純物濃度Ｎが上昇することが分かる。従って、ピラーピッチ４ｄを縮小し、オン抵抗Ｒｏｎ．ｓｐを低減すると、同時にピラーの充放電に必要な総電荷量が増大する傾向にあるといえる。
　耐圧保持時にＳＪピラーが完全に空乏化されることはすでに述べた。その時のＳＪピラーにおける電界分布は図９に示すようになる。図９は、図７に示すｐｎダイオード構造の繰り返し周期の半分（ハーフピッチ）を抜き出したものに相当するＳｉＣのｐｎダイオード構造に対して行ったＴＣＡＤシミュレーションによる電界の計算結果である。図９の縦軸の電界強度は、絶縁破壊が生じやすいＳＪ層の最上部近傍の値を抽出している。図９の横軸はｎ型ピラーの中心からの距離を、ピラー幅の半値であるｄを用いて表している。図９より、ｎ型ピラーの中心に近づくほど電界強度が高くなることが分かる。そのため、例えば特許文献１で示されたような、ＳＪピラー内に複数のＪＦＥＴ領域を作り、かつＳＪピラーと平行な繰り返し構造を仮定した場合、ＳＪピラーとＭＯＳＦＥＴ領域のわずかなパターンの合わせズレにより、ＭＯＳＦＥＴのＪＦＥＴ領域に印加される最大電界が変化し、耐圧がばらついてしまう。一方、本実施の形態のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１では、ＭＯＳＦＥＴ領域９１のＪＦＥＴ領域２２が第１ピラー領域２１および第２ピラー領域３０に対して交差しているため、最大電界は合わせズレの大小によらない。したがって耐圧のばらつきを低減することができる。
　＜Ａ－３－２．オン状態＞
　オン状態では、ゲート電極６０に閾値以上の正電圧、例えば１５Ｖ程度の電圧が印加される。この時、ゲート絶縁膜５０直下のチャネル領域、すなわち、ｎ型のＪＦＥＴ領域２２とソース領域２３に挟まれたボディ領域３２とゲート絶縁膜５０の界面に、ｎ型の反転層チャネルが誘起される。これにより、ソース領域２３とＪＦＥＴ領域２２が低抵抗で接続され、結果、ドレイン電極８３とソース電極８０が低抵抗で接続される。
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１によれば、ＳＪ領域９０のストライプ方向とＭＯＳＦＥＴ領域９１のストライプ方向が交差するだけでなく、ＪＦＥＴ領域２２が第２ピラー領域３０の上部にも形成されるため、ＪＦＥＴ抵抗およびチャネル抵抗が低減する。図２に示されるように、第２ピラー領域３０の上部のＭＯＳＦＥＴでもＪＦＥＴ領域２２を通じて第１ピラー領域２１に電流を通電することができる。
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１による効果を定量化する。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１のオン抵抗はおおよそ以下の式で表現できる。
Figure JPOXMLDOC01-appb-M000005
　ここで、Ｒｏｎ．ｓｐはオン抵抗、Ｒｓｕｂは基板抵抗、ＲｄｒｉｆｔＳＪはドリフト層２０および第１ピラー領域２１の抵抗、ＲＪＦＥＴはＪＦＥＴ領域２２の抵抗、Ｒｃｈはチャネル抵抗を表す。このうち、ＲＪＦＥＴは以下のように分解できる。
Figure JPOXMLDOC01-appb-M000006
　ここで、ＲＪＦＥＴｍｏｓはＳＪ領域９０がｐ型の第２ピラー領域３０を持たない通常のｎ型ドリフト層であった場合の電流分布において、オン抵抗に寄与する抵抗値である。ＲＪＦＥＴｓｐｒｅｄは、電流が第２ピラー領域３０上部を回り込むことで生じる追加の抵抗成分である。ａはＳＪ領域９０における第１ピラー領域２１の占有率であり、具体的には第１ピラー領域２１の幅を第２ピラー領域３０の繰り返し周期ｄ１で割ったものである。基本的に、ＲＪＦＥＴｍｏｓ、ＲＪＦＥＴｓｐｒｅｄはともにＪＦＥＴ領域２２の不純物濃度を高めることで低減できる。ＪＦＥＴ領域２２の不純物濃度が第１ピラー領域２１の不純物濃度より高ければ、ＪＦＥＴ抵抗が十分小さくなる。また、ＳＪ領域９０における第１ピラー領域２１の占有率ａを大きくすれば、ＪＦＥＴ抵抗に対するＲＪＦＥＴｓｐｒｅｄの寄与が低下するため、オン抵抗をより低減できる。
　比較例として、従来のＳＪ－ＭＯＳＦＥＴを考える。従来のＳＪ－ＭＯＳＦＥＴでは第２ピラー領域３０の上部にＭＯＳＦＥＴが形成されない。そのため、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１と同程度のＭＯＳＦＥＴの繰り返し周期を仮定した場合に、オン抵抗は以下の式で示される。
Figure JPOXMLDOC01-appb-M000007
　式（７）において、右辺の第３項はチャネル抵抗を表し、右辺の第４項はＪＦＥＴ抵抗を表している。ＳＪ領域９０における第１ピラー領域２１の占有率ａは１以下である。従って、従来のＳＪ－ＭＯＳＦＥＴのチャネル抵抗およびＪＦＥＴ抵抗は、それぞれＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１のチャネル抵抗およびＪＦＥＴ抵抗よりも高くなる。
　＜Ａ－３－３．ターンオフ＞
　次に、スイッチング動作のうちターンオフについて述べる。ターンオフは、オン電流を低抵抗で流していた状態から、ゲート電圧が閾値以下、例えば０または－１０Ｖなどの電圧に切り替わることにより、ｎチャネルが消失しオフ状態となる動作である。この時にドレイン電圧が急速に増大し、その後電流がゼロ近傍に低下していく。
　ターンオフ状態における素子状態の推移について述べる。まず、素子にはモーターなどの負荷に流れる電流ＩＬが、ドレイン電圧が低いオン電圧の状態で流れている。ゲートドライバによりゲート端子から電荷が引き抜かれることによりゲート電圧が低下し始める。これによりチャネル領域の抵抗が増大し、ドレインの電圧が増大し始め、ＭＯＳＦＥＴが線形領域から飽和領域へ移行し、ＪＦＥＴ領域２２およびドリフト層２０に空乏層が拡がり始める。ターンオフ動作の初期においては、ゲートからの電荷の引き抜き、すなわちゲートからドライバ方向へ流れる電流は、主にこの空乏層の広がりによる電荷を補償するために費やされる。回路的な表現をすると、ゲート－ドレイン間容量Ｃｇｄのゲート側に負の電荷を蓄積するためにゲート電流が消費される。そのため、ゲート電圧は変化せず、ドレイン電圧のみが急速に増大する。これをミラー期間という。ドレイン電圧は負荷の電圧ＶＬまで上昇する。
　ドレイン電圧の増大後、ゲート電圧が低下し始め、同時に電流が減少し始める。これは、負荷電圧ＶＬを保持するのに十分な空乏層が拡がり、Ｃｇｄに十分電荷が充電されたため、ゲート電流をゲート電圧の変動、すなわちゲートソース間容量Ｃｇｓの充放電に利用できるためである。電流がゼロ近傍（素子の耐圧リークレベル）まで低下し、さらにゲートで電圧が設定したオフ電圧に到達すると、ターンオフが完了する。
　これらの一連のターンオフ期間において発生するドレイン電流とドレイン電圧の積の時間積分が、スイッチング損失のうちのターンオフ損失である。ターンオフ損失の低減には、一定電流ＩＬが流れている状態でのドレイン電圧増大の速度を高めることにより、ミラー期間を短縮することが必要である。ミラー期間の短縮には一般的にＣｇｄの低減が有効である。
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１は、ＳＪ領域９０を構成する第１ピラー領域２１および第２ピラー領域３０の伸長方向が、ＭＯＳＦＥＴ領域９１のＢＰＷ領域３１の伸長方向と交差するという特徴を有する。ターンオフ動作の前半のミラー期間において、ＳＪ領域９０の第１ピラー領域２１および第２ピラー領域３０のｐｎ接合から空乏層が広がり始める。この時、充放電電荷は交差領域９２を経由し、ＢＰＷ領域３１、接続領域３４と流れ、ボディ領域３２からボディコンタクト領域３３を経てソース電極８０に至る。充放電電荷による電流は交差領域９２および接続領域３４に空間的に集中する。ここで、ＳｉＣでは正孔の移動度が電子移動度より大幅に小さいことが問題となる。接続領域３４を十分低抵抗に形成しなければ、充放電電荷をスムーズに排出できない。
　ターンオフ動作において、正孔がソース電極８０へスムーズに放出されないと次のような不具合が生じる。まず、接続領域３４およびＢＰＷ領域３１の電位がドレイン電圧の影響を受けて上昇する。具体的には正孔の放出が遅れることで、正電荷が過剰になり電位が高まる。このことにより、ゲート電極６０とＢＰＷ領域３１および接続領域３４との間のゲート絶縁膜５０に大きな電界がかかり、最悪の場合は破壊に至る。また、破壊に至らずとも、ゲート絶縁膜５０へ追加的なストレスが印加されることでゲート絶縁膜５０の寿命が低下する。
　よって、ゲート絶縁膜５０の破壊または寿命の低下を招かないよう、交差領域９２からソース電極８０までの通電経路を形成する必要がある。まず、第１ピラー領域２１の完全空乏化に必要な単位面積あたりの電荷量Ｑｔｏｔ（Ｃ／ｃｍ２）を求める。Ｑｔｏｔは図２より交差領域９２近傍の第２ピラー領域３０の総不純物量と等しい。したがって、ＳＪ領域９０の深さをＬ、第２ピラー領域３０の幅がＳＪピラーピッチｄ１に占める占有率をβ（β＝（第２ピラー領域３０の幅）／ｄ１）、不純物濃度をＮａとした場合、Ｑｔｏｔは以下の式で表される。
Figure JPOXMLDOC01-appb-M000008
　ここで、ｑは素電荷である。電荷量Ｑｔｏｔが、ターンオフ時の電圧上昇の時間ｔｒｉｓｅで放電された時、交差領域９２近傍のｐ型領域で発生する電圧が少なくとも５Ｖ以下になるよう、接続領域３４、ＢＰＷ領域３１およびその他のｐ型領域を設計する必要がある。
　ｔｒｉｓｅは、ターンオフ時の電圧上昇の速度（ｄＶ／ｄｔ）と負荷電圧ＶＬに依存する。パワーエレクトロニクス機器で用いられるＳｉＣデバイスでは、高速動作を可能とする技術が進歩しているため、ｄＶ／ｄｔとして１００ｋＶ／μｓ程度まで考慮することが望ましい。その場合、ｔｒｉｓｅは以下の式で表せる。
Figure JPOXMLDOC01-appb-M000009
　式（８）、（９）により、ターンオフの電圧上昇時にＳＪ領域９０の電荷放電によって流れる平均電流密度ｉａｖｅ（Ａ／ｃｍ２）は、
Figure JPOXMLDOC01-appb-M000010
と表せる。さらに、式（３）が成り立つ最適設計の下では、電圧ＶＢが印加されたとき、ＳＪ領域９０の深さＬがほぼドリフト層２０の深さに等しいとすると、電界と耐圧の関係は、以下の式で表される。
Figure JPOXMLDOC01-appb-M000011
　この式は、ドリフト層２０を空間電荷０、かつ絶縁破壊電界がＳｉＣのＥｃの半分（∵Ｅｃ／２＝Ｅｘｍａｘ）である絶縁膜とみなすことを意味する。これは、チャージバランスのため、空間電荷による電位分布の影響を巨視的なレベルでは無視できることに起因する。式（２）、（３）、（４）、（１１）により、Ｎａは耐圧で表現でき、以下の式が得られる。
Figure JPOXMLDOC01-appb-M000012
　ここで、Ｎ＝Ｎａ、ｄ＝ｄ１×β／２とした。式（１２）を変形して以下の式が得られる。
Figure JPOXMLDOC01-appb-M000013
　ここで、負荷電圧ＶＬは一般的にアバランシェ電圧よりも十分低い値で設計されるため、例えばＶＬ＝ＶＢ／２と仮定すると、以下の式が得られる。
Figure JPOXMLDOC01-appb-M000014
　式（９）、（１４）よりＮａＬを消去すると、平均電流密度ｉａｖｅは以下の式で表される。
Figure JPOXMLDOC01-appb-M000015
　このように、構造パラメータ（ｄ１、β）、物理定数εＳ、および動作条件（ＶＬ＝ＶＢ／２、ｄＶ／ｄｔ＝１００ｋＶ／μｓ）により、ターンオフ時に流れる平均電流密度を表現できる。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１において、このＩａｖｅの通電を想定し、ＢＰＷ領域３１および接続領域３４における発生電圧を十分低く、例えば５Ｖを下回る程度の値に設計すればよい。交差領域９２からソース電極８０までの正孔の通電経路の面積当たりの抵抗である面抵抗をＲｐｔｏｔ（Ωｃｍ２）と表現すると、ＲｐｔｏｔはｄＶ／ｄｔ＝１００ｋＶ／μｓ、ＶＬ＝ＶＢ／２という条件下で以下の式を満たせばよい。
Figure JPOXMLDOC01-appb-M000016
　Ｒｐｔｏｔを中心に式（１６）を変形すると、以下の式が得られる。
Figure JPOXMLDOC01-appb-M000017
　図１０は、式（１５）、（１７）をグラフ化したものである。図１０において、横軸はＳＪ領域９０のピラーピッチｄ１を表し、縦軸は平均電流密度ｉａｖｅと交差領域９２からソース電極８０までの正孔の通電経路の面抵抗Ｒｐｔｏｔを表している。本仮定（ｄＶ／ｄｔ＝１００ｋＶ／μｓ，ＶＬ＝ＶＢ／２）のもと、Ｆｕｊｉｈｉｒａの理論の下に最適設計されたＳＪ－ＭＯＳＦＥＴでは、図１０に示す平均電流密度ｉａｖｅの電流が流れる。図１０より、ｉａｖｅはｄ１依存性を有しており、ＳＪ領域９０のピラーピッチｄ１を小さくするほど大きな過渡電流が流れることが分かる。ｄ１を３μｍ程度と仮定すると、ｉａｖｅは１０００Ａ／ｃｍ２を超える大電流となる。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１では、第２ピラー領域３０の幅２ｄを１μｍ以上１０μｍ以下とする。すなわち、第２ピラー領域３０の繰り返し周期ｄ１は、２μｍ以上２０μｍ以下である。この条件下では、室温におけるＲｐｔｏｔが３ｍΩｃｍ２以下に設計されれば、所望の効果が得られる。
　Ｒｐｔｏｔの構成要素を具体的に分解する。まず、第１オーミックコンタクト領域７０を介したボディコンタクト領域３３とソース電極８０とのコンタクト抵抗については、非特許文献２に１×１０－５Ωｃｍ２以上１×１０－４Ωｃｍ２以下の低い抵抗率が得られる技術が既に示されている。したがって、例えば第１オーミックコンタクト領域７０とボディコンタクト領域３３との接続面積の活性領域における面積占有率を例えば２０％程度とすれば、コンタクト抵抗率を１×１０－４Ωｃｍ２と高めに仮定しても、コンタクト抵抗は０．５ｍΩｃｍ２となり、Ｒｐｔｏｔへの寄与は十分小さく無視できる。
　次に、ＭＯＳＦＥＴ領域９１のｐ型領域の内部抵抗について述べる。ここで、ｐ型領域とは、ボディコンタクト領域３３、ボディ領域３２、接続領域３４、ＢＰＷ領域３１および第２ピラー領域３０である。ＳｉＣ特有の課題として、ｐ型領域全般は正孔移動度が低く抵抗が高い。この点について定量的に議論する。まず、正孔移動度には濃度依存性がある。仮にアクセプタが活性領域アニールにより適正に活性化していた場合であっても、アクセプタ準位が比較的価電子帯から深い位置にあるため、室温においてアクセプタのイオン化率は低い。アクセプタのイオン化率とは、アクセプタ不純物濃度のうち実際に正孔が形成されている比率である。イオン化率には濃度依存性がある。正孔移動度およびイオン化率ｐ／Ｎａの濃度依存性について、非特許文献３を参照した。図１１は、以降の計算に用いた正孔移動度およびイオン化率ｐ／Ｎａの不純物濃度依存性を示している。図１１の横軸はアクセプタ不純物濃度Ｎａ（ｃｍ－３）を表し、縦軸は３００Ｋにおける正孔移動度（ｃｍ２／Ｖｓ）およびイオン化率ｐ／Ｎａを表している。図１１に示す正孔移動度およびイオン化率ｐ／Ｎａの濃度依存性を基に、ｐ型領域の抵抗率ρをρ＝１／ｑμＮａγにより計算した結果を図１２に示す。ここでγは活性化率である。図１２の横軸はアクセプタ不純物濃度Ｎａ（ｃｍ－３）を表し、縦軸はｐ型領域の抵抗率ρ（Ωｃｍ）を表している。
　図１１を基に、ボディコンタクト領域３３およびボディ領域３２がＲｐｔｏｔに寄与しない事を説明する。まず、ボディコンタクト領域３３について、不純物濃度を低めの５×１０１８ｃｍ－３とし、厚さを厚めの１μｍとし、活性領域における面積占有率を低めの２０％と仮定する。このような厳しめの仮定であっても、ボディコンタクト領域３３の縦方向の面抵抗値は、図１１の抵抗率を基に計算すると０．３８ｍΩｃｍ２となり、十分小さく無視できる。次に、ボディ領域３２について、不純物濃度を低めの５×１０１７ｃｍ－３、厚さを厚めの２μｍ、活性領域における面積占有率を８０％と仮定する。ボディコンタクト領域３３の縦方向の面抵抗値は、図１１の抵抗率を基に計算すると０．６３ｍΩｃｍ２となり、やはり小さく無視できる。また、ＢＰＷ領域３１は、接続領域３４に隣接しておりボディ領域３２以上の不純物濃度を有しているため、縦方向の伝導に寄与せず、Ｒｐｔｏｔへの寄与は無視できる。
　したがって、Ｒｐｔｏｔに影響を与える主な要素は接続領域３４の抵抗である。接続領域３４の深さ方向への長さは３μｍと比較的長めの値を仮定する。この仮定をもとに、接続領域３４において、発生電圧が５Ｖ、抵抗率が３ｍΩｃｍ２となる不純物濃度Ｎａ（ｃｍ－３）とｘｙ平面における面積占有率との関係を図１２の抵抗率試算結果をもとに計算した。その結果を図１３に示す。
　ＪＦＥＴ抵抗を小さくするためには、第２ピラー領域３０の上部のＪＦＥＴ領域２２をある程度電流が通過しなければならない。第２ピラー領域３０の幅と第１ピラー領域２１の幅との比が１：１のとき、ｘｙ平面において第２ピラー領域３０がＳＪ領域９０に占める面積比率は５０％となる。その場合、第２ピラー領域３０の上部領域のうちｘｙ平面における面積比で半分以上の領域にＪＦＥＴ領域２２を形成できれば、本技術の効果を最低限享受できる。その場合、接続領域３４のｘｙ平面における面積占有率は２５％以下となる。従って、図１３より接続領域３４の不純物濃度は４×１０１７ｃｍ－３以上であればよい。より確実に本技術の効果を享受する場合、接続領域３４のｘｙ平面における面積占有率をさらに低減することが望ましい。接続領域３４の面積占有率を低減することで、ＪＦＥＴ領域２２の面積占有率が高くなる。その結果、第２ピラー領域３０の上部のＪＦＥＴ抵抗が低減され、さらにオン電流の通電に寄与するチャネル幅密度が増加する。例えば接続領域３４の面積占有率を１０％以下にすれば、より顕著に本技術の効果が得られる。その場合、接続領域３４の不純物濃度は図１３より２×１０１８ｃｍ－３以上であればよい。
　これまでの議論は、主に第２ピラー領域３０の放電電荷を電圧上昇時間で割って得られる平均値の電流をスムーズに流すことができる接続領域３４の条件に関するものであった。一方で、実際のＳＪ領域９０における空乏層の広がりに起因する電流は上記のように単純なものではなく、非線形で複雑である。これは半導体の空乏層容量が印加電圧に依存する可変容量であることに起因する。もちろん、上記の平均値の議論によってもＭＯＳＦＥＴのスイッチング特性の大まかな振る舞いは記述でき、それに基づき接続領域３４を設計することができる。しかし、より性能を向上させるためには、より詳細な試算が必要である。
　そのため、ＴＣＡＤの計算により、ｄ１＝３μｍのｐｎダイオード構造においてスイッチング時に通電される電流を求めた。図１４にＴＣＡＤの計算に用いたｐｎダイオード構造を示す。このダイオード構造は、ｐ型ピラー領域７１とｎ型ピラー領域７２とを有している。また、ｐ型ピラー領域７１の上部には、接続領域３４を模擬するため、正孔移動度が局所的に低下した領域（以下、移動度低下領域）７３が設けられている。移動度低下領域７３の正孔移動度をμｈｊｏｉｎｔと表し、その他のｐ型ピラー領域７１の正孔移動度をμｈと表す。
　カソード電圧をｄＶ／ｄｔ＝１００ｋＶ／μｓで０Ｖから１２００Ｖまで上昇させたときに、カソードに流れる電流の時間波形を図１５に示す。電圧上昇にかかる時間は１．２×１０－８ｓであるが、カソード電流は電圧上昇の前半に集中している。これは、ＳＪ領域９０の空乏層が拡がる初期に、空乏層幅が小さいため最も空乏層容量が大きい一方、空乏層が拡がるにつれ空乏層容量が低下していくためである。カソード電流のピーク値は３２５０Ａ／ｃｍ２となり、図１０においてｄ１＝３μｍとした場合の２から３倍の電流が流れている。
　図１６は、移動度低下領域７３の直上部と直下部との電圧差の時間波形を示している。図１６において横軸が０．８×１０－８ｓ以降の領域は、移動度低下領域７３の全体が空乏化することによる電圧上昇を示しているため、考慮しなくてよい。平均電流による議論ではＲｐｔｏｔ＝３ｍΩｃｍ２以下であれば十分効果が期待できるが、これに相当する移動度低下領域７３の抵抗ＲｐＪｏｉｎｔが３ｍΩｃｍ２以下であっても、瞬間的には５Ｖを超える電圧が発生しうることが確認できる。これは、カソード電流が、空乏層容量の高い空乏層の拡がり始めの期間に集中するためである。ＲｐＪｏｉｎｔを３分の１以下、すなわち１ｍΩｃｍ２以下にすれば、ほとんどの期間で発生電圧を５Ｖ以下に抑えることができ、本技術の効果をさらに高めることができる。また、ＲｐＪｏｉｎｔを１０分の１以下、すなわち０．３ｍΩｃｍ２以下にすれば、全期間で発生電圧を５Ｖ以下に抑えることができ、本技術の効果が十二分に得られる。
　そこで、図１２と同様に、接続領域３４の不純物濃度Ｎａ（ｃｍ－３）とｘｙ平面における面積占有率との関係を、接続領域３４の抵抗率が１ｍΩｃｍ２、０．３ｍΩｃｍ２の場合についても試算した結果を図１７に示す。図１７の結果によれば、Ｒｐｔｏｔ＝１ｍΩｃｍ２を実現するためには、接続領域３４の面積占有率が２５％の場合、接続領域３４のアクセプタ濃度を４×１０１８ｃｍ－３にすればよい。また、接続領域３４の面積占有率が１０％の場合、接続領域３４のアクセプタ濃度を３×１０１９ｃｍ－３にすればよい。また、Ｒｐｔｏｔ＝０．３ｍΩｃｍ２を実現するためには、接続領域３４の面積占有率が２５％の場合、接続領域３４のアクセプタ濃度を４×１０１９ｃｍ－３以上にすればよい。また、接続領域３４の面積占有率が１０％の場合、接続領域３４のアクセプタ濃度を１×１０２０ｃｍ－３にすればよい。
　＜Ａ－３－４．ターンオン＞
　次に、スイッチング動作のうちターンオンについて述べる。ターンオンは、高抵抗状態のＭＯＳＦＥＴに負荷電圧ＶＬが印加された状態から、ゲート電圧が閾値以上、例えば１５Ｖなどの電圧に切り替わることにより、ｎチャネルが誘起され、ＭＯＳＦＥＴがオン状態となる動作である。この時にドレイン電流が急速に増大し、その後電圧がオン電圧近傍に低下していく。
　ターンオン状態における素子状態の推移について述べる。まず、モーターなどの負荷に流れる電流ＩＬにより発生する負荷電圧ＶＬがドレイン電極８３に印加されている。ゲートドライバによりゲート端子から電荷が充電されることによりゲート電圧が上昇し始める。ゲート電圧が閾値電圧Ｖｔｈを超えるとチャネル領域の抵抗が減少し始め、ドレイン電流が増大し始める。この時ドレイン電圧はＶＬのままであり、ＭＯＳＦＥＴは飽和領域で動作するため、ドレイン電流はゲート電圧に依存して変化する。ドレイン電圧はＶＬのまま変化しないため、この時のゲート電圧の上昇は回路的な表現をするとゲート－ソース間容量Ｃｇｓのゲート側に正の電荷を蓄積する速度によって決まる。ドレイン電流は負荷に流れる電流ＩＬまで上昇を続ける。
　ドレイン電流の増大後、さらにゲート電流を流し続けるとドレイン電圧が低下し始める。これはゲート電流による正の電荷の充電が、ＭＯＳＦＥＴの空乏層の縮小を補償するために消費されるためである。回路的な表現をすると、ゲート－ドレイン間容量のＣｇｄの放電にゲート電流が消費されるためである。この期間、ゲート電圧は変化せず、これをターンオフの際と同様、ミラー期間という。ミラー期間においてＣｇｄのゲート端子に正電荷を充電することで、ドリフト層の空乏層にたまった空間電荷を補償することができる。これによりドレイン電圧が低下し始める。ドレイン電圧が十分低下したら、ＭＯＳＦＥＴの動作領域が飽和領域から線形領域に変化する。これによりゲート電圧がさらに上昇し、最終的に規定値まで増大することで、ドレイン電圧はオン電圧まで低下し、ターンオンが完了する。
　これらの一連のターンオン期間において発生するドレイン電流とドレイン電圧の積の時間積分がスイッチング損失のうちのターンオン損失である。このターンオン損失を低減するためには、ミラー期間の短縮、すなわち、一定電流ＩＬが流れている状態でのドレイン電圧低下の速度を高めることが必要である。ミラー期間の短縮には一般的にＣｇｄの低減が有効である。この点はターンオフ時と同様である。したがって、ターンオンにおける電圧の変化速度であるｄＶ／ｄｔは、ターンオフにおけるｄＶ／ｄｔと符号が逆になるものの同じ議論が適用できる。したがって、接続領域３４に求められる条件はターンオフ時と同じになるため、詳細は省略する。以上でＳＪ－ＭＯＳＦＥＴの動作の説明を終える。
　＜Ａ－４．変形例＞
　図１８は、実施の形態１の第１変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ａのユニットセルの斜視図である。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ａは、ｐ型の接続領域３４が、第２ピラー領域３０の上部のＢＰＷ領域３１に対してだけでなく、第１ピラー領域２１の上部のＢＰＷ領域３１に対しても設けられる点で、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１と異なる。つまり、第１ピラー領域２１の上部のＢＰＷ領域３１は、接続領域３４を介してボディ領域３２と接続する。これにより、ｎ型の第１ピラー領域２１における電界の変動によりＢＰＷ領域３１へ流れる電流を、ＳＪピラーの充放電とは別に流すことができるため、ゲート絶縁膜５０にかかる電界が低減する。
　図１９は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ａの、ＢＰＷ領域３１と第２ピラー領域３０との交差領域９２を通るｘｙ平面における平面図である。図１９に示されるように、接続領域３４はＢＰＷ領域３１の交差領域９２だけでなく、交差領域９２以外の部分にも接して形成されている。
　図２０は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ａの図１９におけるＡ１－Ａ１´断面図である。図２０は図５と同様である。図２１は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ａの図１９におけるＡ２－Ａ２´断面図である。
　図２２は、実施の形態１の第２変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｂのユニットセルの斜視図である。図２３は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｂの、ＢＰＷ領域３１と第２ピラー領域３０との交差領域９２を通るｘｙ平面における平面図である。図２４は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｂの図２３におけるＡ１－Ａ１´断面図である。図２５は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｂの図２３におけるＡ２－Ａ２´断面図である。
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｂは、ボディ領域３２とＢＰＷ領域３１とを接続する接続領域３４が、各トレンチ５５の片側の側面の全体に設けられる点で、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１と異なる。図２２から図２５では、接続領域３４が各トレンチ５５のｘ軸方向負側の側面に対して設けられる構成が例示されている。
　この構成によれば、チャネル幅密度が減少するためチャネル抵抗は増大するが、代わりに飽和電流密度が低下するため、短絡耐量が増大する。また、第２ピラー領域３０への接続抵抗が下がるため、ゲート絶縁膜５０にかかる電界が低減する。さらに、ＪＦＥＴ抵抗の増加を最小限とし、第２ピラー領域３０上部の電流経路も利用することができるため、本技術の効果を十分享受できる。
　図２６は、実施の形態１の第３変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｃのユニットセルの斜視図である。図２７は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｃの、ＢＰＷ領域３１と第２ピラー領域３０との交差領域９２を通るｘｙ平面における平面図である。図２８は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｃの図２７におけるＡ１－Ａ１´断面図である。図２９は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｃの図２７におけるＡ２－Ａ２´断面図である。
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｃは、両側の側面全体に接続領域３４が設けられたトレンチ５５と、交差領域９２の近傍以外では接続領域３４を持たないトレンチ５５とが交互に配置される点で、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１と異なる。言い換えれば、接続領域３４は、一部のトレンチ５５に対しては、トレンチ５５の両側の側面の全体に接して形成され、他の一部のトレンチ５５に対しては、トレンチ５５の下部のＢＰＷ領域３１と第２ピラー領域３０との交差部にのみ形成される。
　この構成によれば、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｂと同様にチャネル幅密度が減少するため、チャネル抵抗は増大するが、代わりに飽和電流密度が低下するため、短絡耐量が増大する。また、第２ピラー領域３０への接続抵抗が下がるため、ゲート絶縁膜５０にかかる電界が低減する。さらに、ＪＦＥＴ抵抗の増加を最小限とし、第２ピラー領域３０上部の電流経路も利用することができるため、本技術の効果を十分享受できる。
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｃにおいて、両側の側壁を接続領域３４で覆われたトレンチ５５は、トランジスタの静特性に寄与しない。そのため、当該トレンチ５５内に形成されたゲート電極６０をゲート配線８２に接続せずフローティングとしてもよい。また、当該トレンチ５５内に形成されたゲート電極６０をソース電極８０に接続してダミートレンチゲートとしてもよい。その場合、ＭＯＳＦＥＴ全体で見た際のゲートの入力容量をほぼ半減できるため、同一のゲートドライバで動作させることのできるスイッチング速度、すなわちｄＶ／ｄｔ、ｄＩ／ｄｔなどを上昇させることができ、高速動作をさせやすいＭＯＳＦＥＴを実現できる。
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｃにおいて、トレンチ５５の繰り返し周期は１：１と一定でなく、例えば２：３または１：５であってもよい。繰り返し周期を変化させることでゲートの入力容量とオン抵抗のトレードオフを調整し、最適な形態を提供してもよい。
　図３０および図３１は、実施の形態１の第４変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｄの断面図である。図３０は、第１ピラー領域２１を通るｘｚ平面における断面図である。図３１は、第２ピラー領域３０を通るｘｚ平面における断面図である。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｄは、第１ピラー領域２１および第２ピラー領域３０がＢＰＷ領域３１と直接接続されず、接続領域３４を介して接続される点で、第２変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１Ｂと異なる。
　＜Ａ－５．効果＞
　実施の形態１の炭化珪素半導体装置であるＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１は、ｎ型の炭化珪素基板１０と、炭化珪素からなるＳＪ領域９０と、ＳＪ領域９０の上面上に設けられたＭＯＳＦＥＴ領域９１とを備える。炭化珪素基板１０は、互いに対向する第１主面および第２主面を有する。ＳＪ領域９０は、炭化珪素基板１０の第１主面上に設けられる。ＳＪ領域９０は、第１主面と平行な第１方向であるｘ軸方向に伸長し、第１主面と平行かつ第１方向に垂直な第２方向であるｙ軸方向に交互に配列された、ｎ型の複数の第１ピラー領域２１およびｐ型の複数の第２ピラー領域３０を備える。ＭＯＳＦＥＴ領域９１は、ｐ型の炭化珪素からなる複数のＢＰＷ領域３１と、複数のゲート電極６０と、ｎ型の炭化珪素からなる複数のＪＦＥＴ領域２２と、ｐ型の炭化珪素からなる複数のボディ領域３２と、ｐ型の炭化珪素からなる複数のボディコンタクト領域３３と、ｎ型の炭化珪素からなる複数の不純物領域であるソース領域２３と、ｐ型の炭化珪素からなる少なくとも１つの接続領域３４とを備える。各ＢＰＷ領域３１は、ｙ軸方向に伸長し、ｘ軸方向に、第２ピラー領域３０の繰り返し周期である第１繰り返し周期ｄ１より短い第２繰り返し周期ｄ２で配列され、第２ピラー領域３０に接続される。各ゲート電極６０は、各ＢＰＷ領域３１の上にｙ軸方向に設けられた各トレンチ５５内にゲート絶縁膜５０を介して設けられる。各ＪＦＥＴ領域２２は、隣り合う２つのＢＰＷ領域３１の間、および隣り合う２つのトレンチ５５の間でｙ軸方向に伸長する。各ボディ領域３２は、各ＪＦＥＴ領域２２の上に各ＪＦＥＴ領域２２に接して設けられる。各ボディコンタクト領域３３は、各ボディ領域３２の上に設けられ、各ボディ領域３２より抵抗率が低い。ソース領域２３は、各ボディ領域３２の上に各トレンチ５５および各ボディコンタクト領域３３の夫々に接して設けられる。少なくとも１つの接続領域３４は、少なくとも１つのＪＦＥＴ領域２２に接し、少なくとも１つのＢＰＷ領域３１と少なくとも１つのボディ領域３２とを接続する。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１は、各ボディコンタクト領域３３上に設けられる上面電極であるソース電極８０と、炭化珪素基板１０の第２主面上に設けられる下面電極であるドレイン電極８３とを備える。以上の構成により、第２ピラー領域３０への低抵抗なコンタクトが実現し、耐圧のばらつきが抑制され、チャネル抵抗およびＪＦＥＴ抵抗が低減する。
　＜Ｂ．実施の形態２＞
　＜Ｂ－１．構成＞
　図３２は、実施の形態２のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２のユニットセルの斜視図である。実施の形態１のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１はトレンチ型のＭＯＳＦＥＴであったが、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２はプレーナ型のＭＯＳＦＥＴである。つまり、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２は実施の形態１で説明したＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１の特徴的な構成をプレーナ型のＭＯＳＦＥＴに適用したものである。
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２において、ＭＯＳＦＥＴ領域９１の構成のみがＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１と異なる。以下、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２のＭＯＳＦＥＴ領域９１について説明する。
　ｐ型のボディ領域３２およびｎ型のＪＦＥＴ領域２２がＳＪ領域９０上に交互に配置される。ボディ領域３２はｙ軸方向に沿って伸長し、ｘ軸方向に沿って繰り返し周期ｄ２１で複数配置される。実施の形態１ではＢＰＷ領域３１の繰り返し周期ｄ２を第２繰り返し周期と称したが、実施の形態２ではボディ領域３２の繰り返し周期ｄ２１を第２繰り返し周期と称する。ボディ領域３２の繰り返し周期ｄ２１は第２ピラー領域３０の繰り返し周期ｄ１より短い。ＪＦＥＴ領域２２はボディ領域３２の間に配置される。ｎ型のソース領域２３はボディ領域３２の表層に形成される。ｐ型のボディコンタクト領域３３は、ソース領域２３の上面からソース領域２３を貫通してボディ領域３２に達する。ＪＦＥＴ領域２２とソース領域２３とに挟まれたボディ領域３２の表層はチャネル領域として規定される。チャネル領域およびＪＦＥＴ領域２２上にゲート絶縁膜５０を介してゲート電極６０が形成される。以上がＭＯＳＦＥＴ領域９１の構成である。
　ゲート電極６０は層間絶縁膜５１に覆われ、ソース電極８０と絶縁される。ゲート絶縁膜５０および層間絶縁膜５１にはコンタクトホールが形成される。コンタクトホールの内部および層間絶縁膜５１上にソース電極８０が形成される。ソース電極８０は、コンタクトホールの内部で第１オーミックコンタクト領域７０を介してボディコンタクト領域３３およびソース領域２３とオーミック接触する。
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２のＭＯＳＦＥＴ領域９１は、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１と異なり、トレンチ５５、ＢＰＷ領域３１および接続領域３４を備えない。比較的高濃度のボディ領域３２が直接第２ピラー領域３０に接続される。ボディ領域３２と第２ピラー領域３０との交差点が交差領域９２となる。そのため、交差領域９２からソース電極８０への正孔の通電経路における面抵抗Ｒｐｔｏｔは小さく抑えられる。よって、特別な構造を追加せずとも、本技術の効果をある程度享受できる。
　＜Ｂ－２．製造方法＞
　ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２の製造方法は、概ね実施の形態１で説明したＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０１の製造方法と同様である。炭化珪素基板１０上にＳＪ領域９０を形成した後、さらにｎ型のエピ領域を成長させるところまでは実施の形態１と同様である。その後、構造は異なるが、フォトリソグラフィ工程、イオン注入工程、および活性化アニール工程によってボディ領域３２、ＪＦＥＴ領域２２、ソース領域２３、ボディコンタクト領域３３を形成するところも、実施の形態１と同様である。トレンチエッチング、ＢＰＷ領域３１、接続領域３４を形成する工程は存在しない。その後、熱酸化により高品質なゲート絶縁膜５０を形成する。その後の工程は、実施の形態１と同様である。
　＜Ｂ－３．変形例＞
　図３３は、実施の形態２の第１変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２Ａのユニットセルの斜視図である。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２Ａは、ボディコンタクト領域３３がボディ領域３２を貫通してＳＪ領域９０に達する点でＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２と異なる。これにより、ボディコンタクト領域３３が第２ピラー領域３０とボディ領域３２とを接続する、実施の形態１の接続領域３４の機能を兼ねることになる。第２ピラー領域３０とボディ領域３２とが、ｐ型不純物濃度の高いボディコンタクト領域３３を用いて接続されることにより、第２ピラー領域３０からソース電極８０への正孔の通電経路における面抵抗Ｒｐｔｏｔを小さくすることができる。その結果、ゲート絶縁膜５０にかかる電界を低減できる。
　なお、ボディコンタクト領域３３の不純物濃度は、ＳＪ領域９０に接触する下部と上部とで同じでも異なっていてもよい。
　図３４は、実施の形態２の第２変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２Ｂのユニットセルの斜視図である。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２Ｂでは、ボディ領域３２と第２ピラー領域３０とが接続されていない。一方で、ボディコンタクト領域３３はボディ領域３２を貫通してボディ領域３２の下面から突出し、第２ピラー領域３０と接続されて交差領域９２を形成する。すなわち、ボディコンタクト領域３３のボディ領域３２の下面から突出した下部が、実施の形態１における接続領域３４の機能を有する。
　ボディコンタクト領域３３の下部はストライプ状であり、ＪＦＥＴ領域２２と隣接する。この構成によれば、ボディ領域３２と第２ピラー領域３０とが高い不純物濃度を有するボディコンタクト領域３３によって接続されるため、スイッチング損失が低減できる。また、接続領域３４の機能を有するボディコンタクト領域３３の下部がＪＦＥＴ領域２２に隣接するため、ＪＦＥＴ抵抗を低減し、さらにオン抵抗を低減することができる。なお、ボディコンタクト領域３３の不純物濃度は、ＪＦＥＴ領域２２に接触する下部と上部とで同じでも異なっていてもよい。
　図３５は、実施の形態２の第３変形例のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２Ｃのユニットセルの斜視図である。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２Ｃでは、ボディコンタクト領域３３が、第２ピラー領域３０の上部においてのみボディ領域３２の下面から突出し、第２ピラー領域３０と接続されて交差領域９２を形成する。第１ピラー領域２１の上部では、ボディコンタクト領域３３はボディ領域３２の下面から突出しない。その他の点で、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２ＣはＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２Ｂと同様の構成である。
　この構成によれば、ｘｙ平面におけるＪＦＥＴ領域２２の面積占有率がＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２Ｂに比べて大きくなるため、オン抵抗を低減することができる。また、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２Ｂと同様に、ボディ領域３２と第２ピラー領域３０とが不純物濃度の高いボディコンタクト領域３３で接続されるため、Ｒｐｔｏｔを低く抑えることができる。なお、ボディコンタクト領域３３の不純物濃度は、ＪＦＥＴ領域２２に接触する下部と上部とで同じでも異なっていてもよい。
　実施の形態１および実施の形態２の説明では、全ての交差領域９２においてＭＯＳＦＥＴ領域９１とＳＪ領域９０が接続されていた。しかし、活性領域内で全体的に均一、かつマクロ的視点で見た際にＲｐｔｏｔが低く抑えられている限り、ＭＯＳＦＥＴ領域９１とＳＪ領域９０とは全ての交差領域９２で接続される必要はなく、例えば８０％以上の交差領域９２において直接もしくは接続領域３４またはボディコンタクト領域３３を介して接続されていればよい。この場合、ＭＯＳＦＥＴ領域９１とＳＪ領域９０とが接続されなかった交差領域９２にＪＦＥＴ領域２２を形成するなどの方法で、さらにオン抵抗を低減してもよい。
　実施の形態１および実施の形態２では、ＳＪ構造かつＭＯＳＦＥＴ構造を有する炭化珪素半導体装置の例としてＳＪ－ＳｉＣ－ＭＯＳＦＥＴについて説明したが、本開示の技術はＭＯＳＦＥＴの他、ＩＧＢＴにも適用することが可能である。この場合、ソース電極、ドレイン電極およびソース領域に代えてエミッタ電極、コレクタ電極およびエミッタ領域が用いられる。また、炭化珪素基板１０とドレイン電極の間にｐ型のコレクタ層が設けられる。
　＜Ｂ－４．効果＞
　実施の形態２の炭化珪素半導体装置であるＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２は、ｎ型の炭化珪素基板１０と、炭化珪素からなるＳＪ領域９０と、ＳＪ領域９０の上面上に設けられたＭＯＳＦＥＴ領域９１とを備える。炭化珪素基板１０は、互いに対向する第１主面および第２主面を有する。ＳＪ領域９０は、炭化珪素基板１０の第１主面上に設けられる。ＳＪ領域９０は、第１主面と平行な第１方向であるｘ軸方向に伸長し、第１主面と平行かつ第１方向に垂直な第２方向であるｙ軸方向に交互に配列された、ｎ型の複数の第１ピラー領域２１およびｐ型の複数の第２ピラー領域３０を備える。ＭＯＳＦＥＴ領域９１は、ｐ型の炭化珪素からなる複数のボディ領域３２と、ｎ型の炭化珪素からなる複数のＪＦＥＴ領域２２と、ｎ型の炭化珪素からなる複数の不純物領域であるソース領域２３と、ｐ型の炭化珪素からなる複数のボディコンタクト領域３３と、各ソース領域２３と各ＪＦＥＴ領域２２との間の各ボディ領域３２上にゲート絶縁膜５０を介して設けられた複数のゲート電極６０と、を備える。各ボディ領域３２は、ｙ軸方向に伸長し、ｘ軸方向に第２ピラー領域３０の第１繰り返し周期ｄ１より短い第２繰り返し周期ｄ２１で配列され、各第２ピラー領域に接続される。各ＪＦＥＴ領域２２は、各ボディ領域３２の間に設けられる。各ソース領域２３は、各ボディ領域３２の表層に設けられる。各ボディコンタクト領域３３は、各ソース領域２３の上面から各ソース領域２３を貫通して各ボディ領域３２に達し、各ボディ領域３２より抵抗率が低い。複数のゲート電極６０は、各ソース領域２３と各ＪＦＥＴ領域２２との間の各ボディ領域３２上にゲート絶縁膜５０を介して設けられる。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０２は、複数のボディコンタクト領域３３上に設けられた上面電極であるソース電極８０と、炭化珪素基板１０の第２主面上に形成される下面電極であるドレイン電極８３とを備える。以上の構成により、第２ピラー領域３０への低抵抗なコンタクトが実現し、耐圧のばらつきが抑制され、チャネル抵抗およびＪＦＥＴ抵抗が低減する。
　＜Ｃ．実施の形態３＞
　本実施の形態は、上述した実施の形態１，２にかかる炭化珪素半導体装置を電力変換装置に適用したものである。実施の形態１，２にかかる炭化珪素半導体装置の適用は特定の電力変換装置に限定されるものではないが、以下、実施の形態３として、三相のインバータに実施の形態１，２にかかる炭化珪素半導体装置を適用した場合について説明する。
　図３６は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図３６に示す電力変換システムは、電源１００、電力変換装置２００および負荷３００を備えて構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能である。電源１００は、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することもできる。また、電源１００は、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することもできる。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図３６に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１，２のいずれかにかかる炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１，２にかかる炭化珪素半導体装置を適用するため、信頼性及び変換効率が向上する。
　本実施の形態では、２レベルの三相インバータに実施の形態１，２にかかる炭化珪素半導体装置を適用する例を説明したが、実施の形態１，２にかかる炭化珪素半導体装置の適用は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに実施の形態１，２にかかる炭化珪素半導体装置を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに実施の形態１，２にかかる炭化珪素半導体装置を適用することも可能である。
　また、実施の形態１，２にかかる炭化珪素半導体装置を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器または非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。上記の説明は、すべての態様において、例示である。例示されていない無数の変形例が想定され得るものと解される。
　１０　炭化珪素基板、２０　ドリフト層、２１　第１ピラー領域、２２　ＪＦＥＴ領域、２３　ソース領域、３０　第２ピラー領域、３１　ＢＰＷ領域、３２　ボディ領域、３３　ボディコンタクト領域、３４　接続領域、５０　ゲート絶縁膜、５１　層間絶縁膜、５５　トレンチ、６０　ゲート電極、７０　第１オーミックコンタクト領域、７１　ｐ型ピラー領域、７２　ｎ型ピラー領域、７３　移動度低下領域、８０　ソース電極、８１　ソースパッド、８２　ゲート配線、８３　ドレイン電極、９０　ＳＪ領域、９１　ＭＯＳＦＥＴ領域、９２　交差領域、１００　電源、２００　電力変換装置、２０１　主変換回路、２０２　駆動回路、２０３　制御回路、３００　負荷。

Claims (17)

  1. 　互いに対向する第１主面および第２主面を有するｎ型の炭化珪素基板と、
    　前記炭化珪素基板の前記第１主面上に設けられる炭化珪素からなるＳＪ領域と、
    　前記ＳＪ領域の上面上に設けられるＭＯＳＦＥＴ領域とを備え、
    　前記ＳＪ領域は、前記第１主面と平行な第１方向に伸長し、前記第１主面と平行かつ前記第１方向に垂直な第２方向に交互に配列された、ｎ型の複数の第１ピラー領域およびｐ型の複数の第２ピラー領域を備え、
    　前記ＭＯＳＦＥＴ領域は、
    　前記第２方向に伸長し、前記第１方向に、前記第２ピラー領域の繰り返し周期である第１繰り返し周期より短い第２繰り返し周期で配列され、前記第２ピラー領域に接続される、ｐ型の炭化珪素からなる複数のＢＰＷ領域と、
    　各前記ＢＰＷ領域の上に前記第２方向に設けられる各トレンチ内にゲート絶縁膜を介して設けられる複数のゲート電極と、
    　隣り合う２つの前記ＢＰＷ領域の間、および隣り合う２つの前記トレンチの間で前記第２方向に伸長する、ｎ型の炭化珪素からなる複数のＪＦＥＴ領域と、
    　各前記ＪＦＥＴ領域の上に各前記ＪＦＥＴ領域に接して設けられる、ｐ型の炭化珪素からなる複数のボディ領域と、
    　各前記ボディ領域の上に設けられる各前記ボディ領域より抵抗率が低いｐ型の炭化珪素からなる複数のボディコンタクト領域と、
    　各前記ボディ領域の上に各前記トレンチおよび各前記ボディコンタクト領域の夫々に接して設けられるｎ型の炭化珪素からなる複数の不純物領域と、
    　少なくとも１つの前記ＪＦＥＴ領域に接し、少なくとも１つの前記ＢＰＷ領域と少なくとも１つの前記ボディ領域とを接続するｐ型の炭化珪素からなる少なくとも１つの接続領域とを備え、
    　各前記ボディコンタクト領域上に設けられる上面電極と、
    　前記炭化珪素基板の前記第２主面上に設けられる下面電極とを備える、
    炭化珪素半導体装置。
  2. 　各前記第２ピラー領域と各前記ＢＰＷ領域とが直接接続される、
    請求項１に記載の炭化珪素半導体装置。
  3. 　前記少なくとも１つの接続領域は、各前記ＪＦＥＴ領域に接し、各前記ＢＰＷ領域と各前記ボディ領域とを接続する複数の接続領域であり、
    　各前記第２ピラー領域と各前記ＢＰＷ領域とが各前記接続領域を介して接続される、
    請求項１に記載の炭化珪素半導体装置。
  4. 　前記少なくとも１つの接続領域は、各前記ＪＦＥＴ領域に接し、各前記ＢＰＷ領域と各前記ボディ領域とを接続する複数の接続領域であり、
    　前記複数の接続領域は、各前記第１ピラー領域上に設けられる接続領域を含む、
    請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記少なくとも１つの接続領域は、各前記ＪＦＥＴ領域に接し、各前記ＢＰＷ領域と各前記ボディ領域とを接続する複数の接続領域であり、
    　各前記接続領域は、各前記トレンチの片側の側面の全体に接して設けられる、
    請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記少なくとも１つの接続領域は、各前記ＪＦＥＴ領域に接し、各前記ＢＰＷ領域と各前記ボディ領域とを接続する複数の接続領域であり、
    　前記複数の接続領域は、一部の前記トレンチに対しては、前記トレンチの両側の側面の全体に接して設けられ、他の一部の前記トレンチに対しては、前記トレンチの下部の前記ＢＰＷ領域と前記第２ピラー領域との交差部にのみ設けられる、
    請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記複数の第２ピラー領域と前記複数のＢＰＷ領域との交差点のうち８０％以上の数の交差点において、各前記第２ピラー領域と各前記ＢＰＷ領域とが直接接続される、
    請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記少なくとも１つの接続領域は、各前記ＪＦＥＴ領域に接し、各前記ＢＰＷ領域と各前記ボディ領域とを接続する複数の接続領域であり、
    　前記複数の第２ピラー領域と前記複数のＢＰＷ領域との交差点のうち８０％以上の数の交差点において、各前記第２ピラー領域と各前記ＢＰＷ領域とが各前記接続領域を介して接続される、
    請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  9. 　各前記ＪＦＥＴ領域のｎ型不純物濃度は、各前記第１ピラー領域のｎ型不純物濃度より高い、
    請求項１から請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記第１主面と平行な平面における前記少なくとも１つの接続領域の面積占有率が２５％以下である、
    請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 　前記少なくとも１つの接続領域のｐ型不純物濃度が４×１０１７ｃｍ－３以上である、
    請求項１から請求項１０のいずれか１項に記載の炭化珪素半導体装置。
  12. 　互いに対向する第１主面および第２主面を有するｎ型の炭化珪素基板と、
    　前記炭化珪素基板の前記第１主面上に設けられる炭化珪素からなるＳＪ領域と、
    　前記ＳＪ領域の上面上に設けられるＭＯＳＦＥＴ領域とを備え、
    　前記ＳＪ領域は、前記第１主面と平行な第１方向に伸長し、前記第１主面と平行かつ前記第１方向と垂直な第２方向に交互に配列された、ｎ型の複数の第１ピラー領域およびｐ型の複数の第２ピラー領域を備え、
    　前記ＭＯＳＦＥＴ領域は、
    　前記第２方向に伸長し、前記第１方向に、前記第２ピラー領域の繰り返し周期である第１繰り返し周期より短い第２繰り返し周期で配列され、各前記第２ピラー領域に接続される、ｐ型の炭化珪素からなる複数のボディ領域と、
    　各前記ボディ領域の間に設けられるｎ型の炭化珪素からなる複数のＪＦＥＴ領域と、
    　各前記ボディ領域の表層に設けられるｎ型の炭化珪素からなる複数の不純物領域と、
    　各前記不純物領域の上面から各前記不純物領域を貫通して各前記ボディ領域に達する、各前記ボディ領域より抵抗率が低いｐ型の炭化珪素からなる複数のボディコンタクト領域と、
    　各前記不純物領域と各前記ＪＦＥＴ領域との間の各前記ボディ領域上にゲート絶縁膜を介して設けられる複数のゲート電極と、を備え、
    　前記複数のボディコンタクト領域上に設けられる上面電極と、
    　前記炭化珪素基板の前記第２主面上に設けられる下面電極とを備える、
    炭化珪素半導体装置。
  13. 　各前記第２ピラー領域と各前記ボディ領域とが直接接続される、
    請求項１２に記載の炭化珪素半導体装置。
  14. 　各前記ボディコンタクト領域は各前記ボディ領域を貫通して各前記第２ピラー領域と接触し、
    　各前記第２ピラー領域と各前記ボディ領域とが各前記ボディコンタクト領域を介して接続される、
    請求項１２に記載の炭化珪素半導体装置。
  15. 　前記複数の第２ピラー領域と前記複数のボディ領域との交差点のうち８０％以上の数の交差点において、各前記第２ピラー領域と各前記ボディ領域とが直接接続される、
    請求項１から請求項１４のいずれか１項に記載の炭化珪素半導体装置。
  16. 　前記複数の第２ピラー領域と前記複数のボディ領域との交差点のうち８０％以上の数の交差点において、各前記第２ピラー領域と各前記ボディ領域とが各前記ボディコンタクト領域を介して接続される、
    請求項１から請求項１４のいずれか１項に記載の炭化珪素半導体装置。
  17. 　請求項１から請求項１６のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備える、
    電力変換装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025211288A1 (ja) * 2024-04-05 2025-10-09 富士電機株式会社 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN120111920B (zh) * 2025-02-25 2026-04-17 中国科学院微电子研究所 一种抗辐射加固设计的四端子SiC MOSFET器件及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229569A (ja) * 2002-01-31 2003-08-15 Fuji Electric Co Ltd 超接合半導体素子の製造方法
JP2004356577A (ja) * 2003-05-30 2004-12-16 Denso Corp 半導体装置の製造方法および半導体基板ならびにそれらにより製造される半導体装置
JP2008159601A (ja) * 2005-11-28 2008-07-10 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
JP2008283151A (ja) * 2007-05-14 2008-11-20 Denso Corp 半導体装置およびその製造方法
JP2019510376A (ja) * 2016-03-22 2019-04-11 ゼネラル・エレクトリック・カンパニイ 高速スイッチング機能を有する超接合パワー半導体デバイス

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6377302U (ja) 1986-11-07 1988-05-23

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229569A (ja) * 2002-01-31 2003-08-15 Fuji Electric Co Ltd 超接合半導体素子の製造方法
JP2004356577A (ja) * 2003-05-30 2004-12-16 Denso Corp 半導体装置の製造方法および半導体基板ならびにそれらにより製造される半導体装置
JP2008159601A (ja) * 2005-11-28 2008-07-10 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
JP2008283151A (ja) * 2007-05-14 2008-11-20 Denso Corp 半導体装置およびその製造方法
JP2019510376A (ja) * 2016-03-22 2019-04-11 ゼネラル・エレクトリック・カンパニイ 高速スイッチング機能を有する超接合パワー半導体デバイス

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025211288A1 (ja) * 2024-04-05 2025-10-09 富士電機株式会社 半導体装置

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